KR101627728B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

제조공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법이 제공된다. 박막 트랜지스터 어레이 기판은 표시영역과 주변영역을 포함하고, 절연 기판상에 형성된 게이트 라인 및 게이트 전극을 포함하는 게이트 배선과, 게이트 배선을 덮는 게이트 절연막과, 게이트 절연막 상에 형성된 반도체층과, 반도체층 상에 형성된 데이터 라인, 소스 및 드레인 전극을 포함하는 데이터 배선과, 데이터 배선 상에 형성되며, 드레인 전극의 일부를 노출하는 컨택홀을 갖는 보호막과, 상기 컨택홀을 통하여 상기 드레인 전극과 전기적으로 연결되며, 상기 표시영역의 일부분인 투과영역에서 보호막 상부에 형성되는 화소 전극을 포함한다.
리프트 오프, 언더컷, 보호막, 박막 트랜지스터, 3 마스크

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin film transistor array substrate and method of manufacturing the same}
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 제조공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로사용되는 것은 전계 생성 전극이 제1 및 제2 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 제1 기판(즉, 박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 제2 기판에는 하나의 공통 전극이 기판 전면을덮고 있다.
이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의전압을 인 가함으로써 이루어진다. 이를 위해서 화소 전극에인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 포함하는 다수의 배선을 기판 상에 형성한다.
액정 표시 장치는 서로 대향하는 2장의 표시판과 2장의 표시판들 사이에 개재되어 있는 액정층을 포함하여 이루어진다. 각 표시판들은 지지 기판으로서 투명한 절연 기판이 채용한다. 절연 기판 위에는 다수개의 박막 패턴이 형성된다. 박막 패턴을 형성하는 대표적인 방법으로는, 구성 물질을 적층하고, 마스크 공정을 통해 패터닝하는 방법이 있다. 그러나, 사진 식각 공정은 포토레지스트 도포, 마스크 정렬, 노광, 베이크, 현상 등의 공정이, 세정 등의 공정이 수반되기 때문에, 공정 시간의 증가와 제품 원가 상승의 원인이 된다.
이와 같은 마스크 공정의 수를 감소시키는 방법으로서 리프트 오프법이 연구되고 있다. 구체적인 예를 들어 설명하면, 박막 트랜지스터 어레이 기판의 보호막 및 화소 전극을 형성할 때, 먼저 포토레지스트 패턴을 이용하여 보호막을 패터닝하고, 기판 전면에 도전 물질을 적층한 다음, 포토레지스트 스트리퍼를 이용하여 포토레지스트 패턴 및 상부의 도전 물질을 동시에 제거하여 화소 전극 패턴을 형성한다.
그런데, 상면이 도전 물질에 덮인 포토레지스트 패턴을 제거하기 위해서는 포토레지스트 패턴의 측면 또는 하면 측으로 포토레지스트 스트리퍼를 접촉시켜야 한다. 이때, 포토레지스트 패턴의 잔류에 따른 패턴 불량을 방지하기 위해서는 포토레지스트 스트리퍼에 접촉하는 포토레지스트 패턴의 접촉 면적이 충분히 넓어야 한다. 즉, 포토레지스트 패턴의 아래에 위치하는 보호막은 포토레지스트 패턴의 내측으로 충분한 언더컷을 형성하여야 한다. 그러나, 충분한 언더컷을 형성하기 위해 보호막을 과식각하는 경우, 유지 전극 상부의 절연막이 과식각되어 두께가 불균일해지며, 그에 따라 구동 마진이 감소할 수 있다. 또, 과식각에 의해 데이터 배선이 손상될 수 있으며, 특히 콘택 영역에서 데이터 배선이 식각되어 콘택 불량을 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 용이한 리프트 오프가 가능하고, 공정에 사용되는 마스크 수를 줄 일 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은 표시 영역과 주변영역을 포함하며, 절연 기판 상에 형성된 게이트 라인 및 게이트 전극을 포함하는 게이트 배선과, 상기 게이트 배선을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 데이터 라인, 소오스 전극 및 드레인 전극을 포함하는 데이터 배선과, 상기 데이터 배선 상에 형성되며, 상기 드레인 전극의 일부를 노출하는 컨택홀을 갖는 제1 보호막과 상기 컨택홀을 통하여 상기 드레인 전극과 전기적으로 연결되며, 상기 표시영역의 일부분인 투과영역에서 상기 제 1 보호막 상부에 형성되는 화소전극을 포함한다.상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 절연 기판 상에 게이트 라인 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 반도체층과, 데이터 라인, 소오스 전극, 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계와, 상기 데이터 배선 상에 제1 보호막을 형성하는 단계, 제 1 온도 범위로 제 1 보호막 상부에 제 2 보호막을 형성하는 단계 및 제 1 온도 범위보다 높은 제 2 온도 범위로 제 2 보호막 상부에 연속하여 제 3 보호막을 형성하는 단계와제 3 보호막, 제 2 보호막 및 제 1 보호막을 연속 식각하여, 드레인전극-화소전극간 컨택부의 드레인 전극을 노출하는 단계, 및 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함한다.상기 또다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 절연 기판 상에 게이트 라인 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 반도체층과, 데이터 라인, 소오스 전극, 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계와,데이터 배선 상에 제 1 보호막을 형성하는 단계와, 제 1 보호막 상부에 연속적 으로 제 2 보호막을 형성하는 단계와, 제2 보호막 및 제 1 보호막을 건식 식각 및 습식 식각하여 드레인 전극-화소 전극 콘택부의 드레인 전극을 노출하는 단계, 및 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와같이 하 나의 소자또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐동일 참조 부호는동일 구성 요소를지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 레이아웃도이다. 도 2는 도 1의 A-A'선 및 B-B'선 을 따라 자른 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은 절연 기판 상에 형성된 박막 트랜지스터, 박막 트랜지스터를 덮는 산화실리콘(SiOx) 또는 산화질소실리콘 (SION)을 포함하는 제1 보호막을 포함한다. 박막 트랜지스터는 제어단, 입력단, 및 출력단을 포함하는 삼단자 소자로서, 게이트 전극, 소오스 전극 및 드레인 전극과 반도체층을 포함하여 이루어진다. 게이트 전극은 박막 트랜지스터의 제어단을 이루고, 소오스 전극은 입력단을 이루며, 드레인 전극은 출력단을 이룬다. 반도체층은 박막 트랜지스터의 채널 영역을 형성한다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판에 대해 더욱 상세히 설명하면, 절연 기판(10)은 박막 트랜지스터를 지지하며, 예컨대, 투명한 유리 또는 플라스틱으로 이루어진다. 절연 기판(10) 위에는 게이트 라인(22), 게이트 패드(27), 및 게이트 전극(24)이 형성되어 있다. 상기 박막 트랜지스터 어레이 기판은 표시 영역과 주변 영역을 포함한다. 상기 표시영역은 단위 화소들이 모여있는 영역이며, 주변영역은 상기 표시 영역 이외의 영역이다.
게이트 라인(22)은 절연 기판(10) 상에 다수개가 구비된다. 각각의 게이트 라인(22)은 서로 이격되어 있으며, 예컨대 도 1의 가로 방향과 같은 제1 방향으로 평행하게 연장되어 있을 수 있다. 또는 도시되지는 않았으나 세로 방향으로 평행하게 연장되어 있을 수도 있다. 각 게이트 라인(22)의 일측 말단에는 폭이 확장되어 있는 게이트 패드(27)가 형성되어 있다. 도시되지 않은 변형예에서는 게이트 패드(27)가 게이트 라인(22)의 양측 말단에 형성되거나, 형성되지 않을 수도 있다.
게이트 전극(24)은 게이트 라인(22)과 연결되어 있다. 하나의 게이트 라인(22)에는 다수개의 게이트 전극(24)이 연결될 수 있다. 각 게이트 전극(24)은 게이트 라인(22)으로부터 확장되어 형성될 수 있다. 도시되지는 않았으나, 게이트 전극을 게이트 선과 분리하여 형성하고, 상기 게이트 전극 및 게이트 선을 별도의 컨택홀을 통하여 전기적으로 연결시킬 수도 있다.
이러한, 게이트 전극(24), 게이트 라인(22) 및 게이트 패드(27)는 절연 기판(10)의 직접 위에 형성 될 수도 있다. 본 명세서에서 게이트 전극(24), 게이트 라인(22) 및 게이트 패드(27)는 설명의 편의상 때때로 '게이트 배선'으로 통합되어 호칭된다.
또한, 절연 기판(10)의 직접 위에는 게이트 배선(22, 24, 27)과 동일한 물질로 이루어진 유지 전극(28)이 형성될 수 있다. 유지 전극(28)은 게이트 라인(22)과 인접하여 평행하게 연장되어 있을 수 있다. 도시되지는 않았으나, 유지전극은 게이트선과 물리적으로 이격되어 형성될 수 있다. 이때, 유지전극은 상기 게이트 배선과 동일한 물질로 형성할 수 있다. 도면에 도시되지는 않았지만, 유지 전극(28)의 적어도 일측 말단에 게이트 패드(27)와 유사한 유지 전극 패드(미도시)가 형성될 수 있다. 유지 전극(28)의 형상은 다양하게 변형될 수 있으며, 경우에 따라서는 생략될 수도 있다.
게이트 배선(22, 24, 27) 및 유지 전극(28)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), ITO(Indium- Tin- Oxide), IZO (Indium- Zinc- Oxide) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막일 수 있지만, 본 발명이 상기 예시에 제한되는 것은 아니다.
게이트 배선(22, 24, 27) 및 유지 전극(28)은 게이트 패드(27)가 보조 게이트 패드(96)와 콘택하는 게이트 콘택부(76) 형성 영역을 제외하고는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(32)에 의해 덮일 수 있다. 상기 게이트 절연막은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 상기 게이트 절연막은 단일막뿐만 아니라 게이트 전극을 덮는 실리콘 질화막, 상기 실리콘 질화막 상부에 형성되는 실리콘 산화막 구조와 같이 다중층으로 형성할 수 있다. 게이트 절연막(32) 위에는 수소화 비정질 규소 등으로 이루어진 반도체층(44) 및 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 저항성 접촉층(미도시)이 형성되어 있을 수 있다. 또는 상기 반도체 층은 인듐(In), 아연(Zn), 갈륨(Ga), 하프늄(Hf) 중 적어도 하나 이상을 포함하는 산화물로 이루어진 반도체층일 수도 있다. 상기 산화물로 이루어진 반도체층을 이하 산화물 반도체층이라 하기로 한다. 상기 산화물로 이루어진 반도체층의 경우 경우에 따라서 저항성 접촉층이 생략될 수 있다. 도 2의 경우에는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소등으로 이루어진 저항성 접촉층이 생략되어 있다. 반도체층(44)은 채널 영역을 제외하고 후술하는 데이터 배선과 실질적으로 동일한 패턴으로 형성될 수 있다. 박막 트랜지스터의 채널 영역은 게이트 전극(24)과 오버랩되어 있는 반도체층(44)에 의해 형성된다. 도시 되지는 않았으나, 상기 반도체층 상부에 저항성 접촉층을 형성할 경우, 상기 저항성 접촉층(미도시)은 채널 영역에서 분리되어 있는 것을 포함하여, 후술할 상부의 데이터 배선(62, 65, 66)과 실질적으로 동일한 패턴을 가질수 있다.
반도체층(44) 위에는 데이터 라인(62), 데이터 패드(67), 소오스 전극(65), 및 드레인 전극(66)이 형성되어 있다. 또는 상기 반도체층 상부에 저항성 접촉층이 형성되어 있는 경우에는 상기 반도체층 및 상부의 저항성 접촉층 위에 데이터 라인, 데이터 패드, 소오스 전극, 및 드레인 전극이 형성 될 수 도 있다.
데이터 라인(62)은 저항성 접촉층(미도시) 상에 다수개가 구비될 수 있다. 반도체층으로 산화물 반도체층을 이용할 경우와 같이 저항성 접촉층을 생략할 수 있는 경우 데이터 라인(62), 데이터 패드(67), 소오스 전극(65), 및 드레인 전극(66)은 상기 반도체층(44) 상에 직접 다수개가 형성 될 수도 있다. 각각의 데이터 라인(62)은 서로 이격되어 있으며, 예컨대 도 1의 세로 방향과 같은 제2 방향으로 평행하게 연장되어 게이트 라인(22)과 교차할 수 있다. 각 데이터 라인(62)의 일측 말단에는 폭이 확장되어 있는 데이터 패드(67)가 형성되어 있다. 데이터 패드(67)는 데이터 라인(62)의 양측 말단에 각각 형성될 수도 있다.
소오스 전극(65)은 데이터 라인(62)과 연결되어 있다. 하나의 데이터 라인(62)에는 다수개의 소오스 전극(65)이 연결될 수 있다. 각각의 소오스 전극(65)은 그와 이격되어 있는 드레인 전극(66)에 대향한다. 소오스 전극(65)과 드레인 전극(66)의 이격 공간에서는 반도체층(44)이 노출된다. 본 명세서에서 데이터 라인(62), 데이터 패드(67), 소오스 전극(65), 및 드레인 전극(66)은 설명의 편의상 때때로 '데이터 배선'으로 통합되어 호칭된다.
데이터 배선(62, 65, 66, 67)은 이에 제한되는 것은 아니지만, 예컨대 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), ITO (Indium- Tin- Oxide), IZO (Indium- Zinc- Oxide) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막일 수 있다.
데이터 배선(62, 65, 66, 67) 위에는 제1 보호막(72)이 형성되어 있다. 제1 보호막(72)은 드레인 전극-화소 전극 콘택부(101) 및 데이터 패드(67)가 보조 데이터 패드(97)와 콘택하는 데이터 콘택부(77) 형성 영역을 제외한 대부분의 데이터 배선(62, 65, 66, 67) 및 채널 영역의 노출된 반도체층(44) 위에 위치한다. 또, 제1 보호막(72)은 게이트 콘택부(76) 형성 영역 이외의 게이트 배선(22, 24, 27)과도 오버랩된다. 여기서, 게이트 배선(22, 24, 27)이 데이터 배선(62, 65, 66, 67)과 오버랩되지 않은 영역에서 제1 보호막(72)은 게이트 배선(22, 24, 27) 위의 게이트 절연막(32) 상에 형성된다. 데이터 배선(62, 65, 66, 67)과 오버랩된 영역인 게이트 라인(22)-데이터 라인(62) 교차 영역이나, 게이트 전극(24)과 오버랩되어 있는 소오스 전극(65) 및 드레인 전극(66) 형성 영역에서 제1 보호막(72)은 각각에 해당하는 데이터 배선(62, 65, 66, 67) 위에 형성된다. 게이트 전극(24)과 오버랩된 소오스 전극(65)과 드레인 전극(66)의 이격 공간에서 제1 보호막(72)은 반도체층 위에 형성된다.
제1 보호막(72)의 구성 물질은 예컨대, 산화 규소(SiOx) 또는 산질화 규소(SiOxNy) 등일 수 있다. 제1 보호막(72)의 두께는 예컨대 50Å 내지 500Å일 수 있으며, 바람직하기로는 100Å 내지 300Å일 수 있다. 도시되지는 않으나, 제 2 보호막 및 제 3 보호막은 상기 박막 트랜지스터의 제조과정 중에 이용되고 후술할 화소전극 및 제 1 보호막 패터닝시에 제거된다.
이러한 제1 보호막(72)은 데이터 배선(62, 65, 66, 67), 반도체층(44)이나 게이트 배선(22, 24, 27) 등과 같은 하부 구조물을 패시베이션(passivation)한다.
한편, 게이트 패드(27) 형성 영역에서는 게이트 절연막(32), 제1 보호막(72)을 관통하는 게이트 콘택부(76)가 형성되어 있고, 데이터 패드(67) 형성 영역에서는 제1 보호막(72)을 관통하는 데이터 콘택부(77)가 형성되어 있다.
화소 영역에 해당하는 절연 기판(10) 위에는 ITO나 IZO 등과 같은 투명한 도전 물질 또는 구리(Cu)나 은(Ag)과 같은 반사성 도전 물질로 이루어진 화소 전극(92)이 형성되어 있다. 화소 전극(92)은 드레인 전극-화소 전극 콘택부(101)에까지 확장되어 있으며, 여기에서 드레인 전극(66)과 전기적으로 연결된다. 상기 화소 전극은 상기 표시 영역 중 빛이 투과하는 영역(T)에서 상기 제 1 보호막 상부에 형성된다. 또, 게이트 패드(27) 형성 영역 및 게이트 패드(27)와 전기적으로 연결된 보조 게이트 패드(96)가 형성되어 있고, 데이터 패드(67) 형성 영역에서는 데이터 패드(67)와 전기적으로 연결된 보조 데이터 패드(97)가 형성되어 있다. 보조 게이트 패드(96) 및 보조 데이터 패드(97)는 화소 전극(92)과 동일한 물질로 이루어질 수 있다.
이하, 상기한 바와 같은 박막 트랜지스터 어레이 기판을 제조하는 방법에 대해 설명한다.
도 3a 내지 도 13b는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법의 공정 단계별 단면도들이다. 구체적으로 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 및 도 13a는 도 2에 도시된 단면도를 갖는 박막 트랜지스터 어레이 기판을 제조하는 중간 단계에서의 단면도이다.
먼저, 도 1 및 도 3a 내지 도 3b를 참조하면, 절연 기판(10) 상에 게이트 배선(22, 24, 27)을 형성한다. 구체적으로, 절연 기판(10) 상에 게이트 도전층을 예컨대 스퍼터링 등을 이용하여 적층한 다음, 이를 사진 식각하여 게이트 라인(22), 게이트 패드(27), 게이트 전극(24)을 형성한다. 이때, 유지전극 및 유지전극 배선은 게이트 배선과 분리되어 독립적으로 형성될 수 도 있고, 생략될 수도 있다.
이어서, 도 1 및 도 4a 내지 도 4b를 참조하면, 도 3a 내지 도 3b의 결과물 상에 게이트 절연막(32), 산화물 반도체층(40)을 형성할 수 있다. 예를 들어 산화물 반도체층(40)으로는 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO 또는GaInZnO 등의 혼합 산화물이 사용될 수 있다. 상기 산화물 반도체층(40)의 적층은 예컨대, 스퍼터링 (sputtering) 공정을이용하여 형성할 수 있다. 이러한 산화물 반도체층(40)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오프 전류비가 10^5 내지 10^8 의 값을 가짐으로써 뛰어난 반도체 특성을 가지고 있다. 또한 산화물 반도체층(40)의경우, 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로 액정 표시 장치의 개구율을 높일 수 있다. 산화물 반도체의 특성을 향상시키기 위해 주기율표상의 3족, 4족, 5족 또는 전이원소가 추가로 포함될 수 있다. 또한, 이러한 산화물 반도체층(40)을 구성하는 물질들은 후술하는 데이터 배선(62, 65, 66, 67)과의 오믹 콘택(Ohmic contact) 특성이 좋으므로 별도로 오믹 콘택층을 형성할 필요가 없으므로 공정 시간을 단축할 수 있다. 또한, 산화물 반도체층(40)은 비정질 상태이지만 높은 전하의 유효 이동도를 가지고 있고, 기존 비정질 규소의 제조 공정을 그대로 적용할 수 있어서 대면적 표시 장치에 대하여 적용할 수 있다.
상기 산화물 반도체층(40) 대신 상기 게이트 절연막(32) 상부에 수소화 비정질 규소 등으로 이루어진 제 1 비정질 규소층을 형성할 수도 있다. 이 경우 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 제2 비정질 규소층을 상기 제 1 비정질 규소층 상부에 적층할 수 있다. 게이트 절연막(32), 제1 비정질 규소층 및 제2 비정질 규소층의 적층은 예컨대, 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 이루어질 수 있다.
상기 산화물 반도체층(40)을 적층할 경우 제 2 비정질 규소층 대신에 다른 저항성 컨택층을 적층할 수 도 있다. 또는 상기 제 2 비정질 규소층은 생략될 수도 있다.
이어서, 상기 산화물 반도체층 (40) 상에 데이터 도전층(60)을 바로 적층할 수도 있다. 또는 도시되지는 않았으나, 제 저항성 접촉층을 형성할 경우 데이터 도전층은 상기 저항성 접촉층상에 예컨대 스퍼터링 등을 이용하여 데이터 도전층을 형성할 수도 있다.
이어서, 도 1 및 도 5a 내지 도 5b를 참조하면, 데이터 도전층(60) 상에 포토레지스트 패턴(201, 202)을 형성한다. 포토레지스트 패턴은 제1 영역(201) 및 제1 영역(201)보다 두께가 작은 제2 영역(202)을 포함한다. 제1 영역(201)은 도 2a 내지 도 2c에 도시되어 있는 데이터 라인(62), 데이터 패드(67), 소오스 전극(65) 및 드레인 전극(66) 형성 영역을 덮고, 제2 영역(202)은 소오스 전극(65)과 드레인 전극(66)의 이격 공간을 덮는다. 이때, 각 영역의 포토레지스트 패턴(201, 202)의 사이즈는 후속하는 식각 공정 및 애슁 공정시 다운사이징되는 것을 감안하여 소정 의 마진을 갖도록 한다. 상기한 바와 같은 영역별로 다른 두께를 갖는 포토레지스트 패턴은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있으며, 이는 후술되는 다른 포토레지스트 패턴의 경우에도 동일하게 적용될 수 있음은 자명하다.
이어서, 도 1 및 도 6a 내지 도 6b를 참조하면, 도 5a 내지 도 5b에 도시된 포토레지스트 패턴(201, 202)을 식각 마스크로 이용하여 노출된 데이터 도전층(60)을 식각한다. 데이터 도전층(60)의 식각은 데이터 도전층(60)의 종류, 두께 등에 따라 다르지만, 바람직한 일예로서 습식 식각으로 진행될 수 있다. 그 결과, 데이터 라인(62), 및 데이터 패드(67)의 패턴이 완성된다. 한편, 채널 영역의 소오스 전극(65) 및 드레인 전극(66)의 패턴은 완성되지 않으며, 이 영역에서 데이터 도전층(64)은 분리되지 않고 여전히 일체형으로 잔류한다.
반도체층으로 산화물 반도체를 이용할 경우에는 데이터 도전층이 식각되면 하부의 산화물 반도체를 포함하는 층(40)이 노출되며, 계속해서 산화물 반도체를 포함하는 층을 식각한다. 상기 산화물 반도체를 포함하는 층의 식각은 예컨대 건식식각으로 진행될 수 도 있다. 만약 저항성 접촉층을 형성한 경우에는 데이터 도전층이 식각되면 하부의 저항성 접촉층이 노출되며, 계속해서 노출된 저항성 접촉층 및 그 하부의 반도체층을 식각한다. 저항성 접촉층 및 반도체층의 식각은 예컨대, 건식 식각으로 진행될 수 있다. 상기 산화물 반도체층의 식각은 예컨대, 건식 식각으로 진행될 수도 있다. 또는 습식식각을 이용해 식각을 진행할 수 도 있다. 산화물 반도체를 포함하는 층의 식각 결과 반도체층(44)이 완성된다. 반도체층 또는 산화물 반도체를 포함하는 층이 식각된 영역에서는 게이트 절연막(32)이 노출된다. 본 단계에서, 식각 마스크인 포토레지스트 패턴도 일부 식각되어 다운사이징된다. 반도체층으로 산화물 반도체를 이용한 경우에는 그 패턴은 상부의 데이터 라인, 데이터 패드 및 채널 영역의 분리되지 않은 데이터 도전층과 실질적으로 동일할 수 있다. 저항성 접촉층을 형성한 경우에는 식각된 저항성 접촉층 및 완성된 반도체층의 패턴은 상부의 데이터 라인(62), 데이터 패드(67) 및 채널 영역의 분리되지 않은 데이터 도전층(64)과 실질적으로 동일하다.
이어서, 도 7a 내지 도 7b를 참조하면, 포토레지스트 패턴(201, 202)의 제2 영역(202)을 제거하여 하부의 데이터 도전층(64)을 노출한다. 제2 영역(202)의 제거는 O2 가스를 이용하는 애슁(Ashing) 공정으로 진행될 수 있다. 이때, 포토레지스트 패턴의 제1 영역(211)도 다운사이징되어 크기가 작아진다. 한편, 상기 식각 단계에서 포토레지스트 패턴의 제2 영역이 이미 제거될 수도 있으며, 이 경우 애슁(Ashing) 공정은 생략될 수 있다.
이어서, 도 8a 내지 도 8b를 참조하면, 다운사이징된 포토레지스트 패턴의 제1 영역(211)을 식각 마스크로 이용하여 노출되어 있는 채널 영역의 데이터 도전층(64)을 식각한 후의 단면도이다. 그 결과 소오스 전극(65) 및 드레인 전극(66)의 패턴이 완성되며, 소오스 전극(65)과 드레인 전극(66)의 이격 공간 사이로 반도체층 (44)이 노출된다. 이로써, 박막 트랜지스터의 채널 영역이 형성된다. 도면에 도시되지는 않았으나, 제 저항성 접촉층을 형성한 경우에는 계속해서, 노출된 저항성 접촉층을 식각하여 분리한다. 그 결과, 저항성 접촉층이 완성된다. 제저항성 접촉층이 식각된 영역에서는 반도체층(44)이 노출된다.
이어서, 도 9a 내지 도 9b를 참조하면, 도 8a 내지 도 8c의 결과물 상에 예컨대CVD를 이용하여 제1 보호막(70), 제2 보호막(80) 및 제 3 보호막(90)을 순차적으로 적층한다. 제 1 보호막(70)은 산화실리콘층을 포함한다. 이어서, 질화 실리콘층을 포함하는 제 2 보호막(80) 및 제 3 보호막(90)을 연속하여 형성한다. 이 때 상기 질화 실리콘층은 상, 하부의 형성온도를 다르게 하여 형성한다. 이에 동일한 조성의 질화 실리콘층일 수 있으나, 편의상 상기 기재된 바와 같이 제 2 보호막(80) 및 제 3 보호막(90)으로 나누어 설명하기로 하고 도면도 별도의 층으로 표현하기로 한다. 상기 제 2 보호막(80) 및 제 3 보호막(90)의 경우, 예를 들어 상기 산화실리콘층을 포함하는 제 1 보호막과 접하는 상기 실리콘 질화층(이하 제 2 보호막)은 형성온도를 150도로할수있다. 이후 형성온도를 올려 약 280도 정도로 하여 실리콘 질화층(이하 제 3 보호막)을 형성할 수 있다. 이 경우 후술할 컨택홀 형성을 위해 보호막 에칭공정 진행 시 제 2 보호막과 같은 형성온도가 낮은 상태에서 형성된 실리콘 질화층은 형성온도가 높은 상태에서 형성된 실리콘 질화층보다 측면식각률이 더 높아 언더컷이 생기게 된다.
이어서, 제3 보호막(90) 상에 포토레지스트 패턴(301, 302)을 형성한다. 포토레지스트 패턴은 제1 영역(301) 및 제1 영역(301)보다 두께가 작은 제2 영역(302)을 포함한다. 제1 영역(301)은 도 1 및 도 2a 내지 도 2b에 도시되어 있는 게이트 배선(22, 24) 형성 영역, 데이터 배선(62, 65, 66, 67) 형성 영역 및 반도체층(44) 형성 영역을 덮는다. 다만, 드레인 전극-화소 전극 콘택부(101) 및 게이트 패드(27) 형성 영역 및 데이터 패드(67) 형성 영역의 제3 보호막(90)은 노출한 다. 이어서, 도 10a 내지 도 10b를 참조하면, 포토레지스트 패턴(301)을 식각 마스크로 이용하여 노출된 제 3 보호막(90), 제2 보호막(80) 및 그 하부의 제1 보호막(70)을 식각한다. 제 3 보호막, 제2 보호막(80) 및 제1 보호막(70)의 식각은 건식 식각으로 진행된다. 이때, 상기 식각은 이방성 식각으로 진행될 수도 있으나, 언더컷에 의한 리프트 오프(lift off) 마진을 확보하기 위해 등방성 식각으로 진행될 수 도 있다. 이 때, 형성온도가 낮은 상태에서 형성된 제 2 보호막(80)의 질화실리콘층은 형성온도가 높은 제 3 보호막(90)의 질화실리콘층보다 식각이 잘 되어 측면에서 언더컷을 형성하게 된다. 상기 식각 공정이 끝나면 픽셀전극과 전기적으로 연결하기 위한 드레인 전극의 일부분이 노출된다. 상기 식각의 결과, 드레인 전극(66)이 노출되고, 또한, 게이트 패드(27) 및 데이터 패드(67)가 노출되어 게이트 콘택부(76) 및 데이터 콘택부(77)가 형성된다.
이어서, 도 11a 내지 도 11b를 참조하면, 상기 포토레지스트 패턴(311)을 스트립 용액을 이용하여 제거한다. 구체적으로, 예컨대 아민계, 글리콜계 등을 포함하는 포토레지스트 스트리퍼를 분사 방식 또는 딥 방식 등으로 포토레지스트 패턴(311)에 접촉시키면 포토레지스트 스트리퍼가 포토레지스트 패턴(311)을 용해시켜 제3 보호막(82)으로부터 포토레지스트 패턴(311)을 박리한다. 박막 트랜지스터 어레이 기판 제조에 있어서, 3 마스크 공정에서는 보호막과 화소전극을 동시에 형성하는 것이 보통이다. 이를 위해서 포토레지스트 리프트 오프 공정이 일반적으로 이용된다. 본 발명에 따른 실시예의 경우에는 상기 보호막과 화소전극을 동시에 형 성할 때 포토레지스트 패턴을 이용하지 않고, 상기 언더컷이 형성된 질화실리콘층을 이용하여 공정을 진행한다. 도 11a을 참조하면 상기 언더컷이 형성된 질화실리콘층의 측면 단면부를 확대한 도면이다. 도면을 통해 확인할 수 있듯이 형성온도가 낮은 질화실리콘층은 동일한 공정조건에서 형성온도가 높은 질화실리콘층보다 측면부에서 식각이 잘되어 언더컷이 형성된 것을 확인할 수 있다.
이어서, 도 12a 내지 도 12b를 참조하면, 상기 포토레지스트 패턴을 스트립용액을 이용하여 제거한 상태에서 화소전극 형성을 위해 투명전극층(100)을 형성한다. 결과물의 전면에 예컨대, 스퍼터링 등을 이용하여 화소 전극용 도전 물질(100)을 적층한다. 화소 전극용 도전 물질의 일부(100A)는 상기 제 1 보호막(70) 상에 바로 형성되고, 다른 일부(100B)는 제 3 보호막(90)상에 바로 형성된다. 상기 투명전극층(100)은 상기 질화실리콘층의 언더컷으로 인해 연속적으로 형성되지 않는다. 즉, 제 3 보호막 상부에 형성된 투명전극층과 콘택홀 및 제 1 보호막 상부에 형성된 투명전극층은 언더컷 주변부에서 상기 투명전극층(100)은 불연속 적으로 형성되게 된다. 상기와 같이 언더컷을 이용해 투명 전극층을 불연속적으로 형성할 경우, 후속 공정에서 픽셀 전극에 해당하는 부분 이외의 부분을 제거하는 공정이 용이하게 이루어 질 수 있다.
상기 투명전극층을 불연속적으로 형성되게 한다음 PE mode에서 실리콘 질화층을 에칭한다. 화학적인 반응이 주반응으로 제 1 보호막을 구성하는 산화실리콘층에는 거의 영향을 미치지 아니한다. 따라서, 드레인 전극과 접한 컨택홀(101)과 산화실리콘층 상부에 형성된 투명전극층은 상기 에칭공정에 의해 영향을 받지 아니한 다. 이 경우 질화실리콘층 상부에 형성된 투명전극층(100A)은 상기 투명전극층을 지지하는 질화실리콘층 (94, 84)이 유실되게 되어 상기 박막 트랜지스터 기판과 분리되게 된다. 상기 공정으로 상기 박막 트랜지스터 기판과 물리적으로 분리된 투명전극층을 세정 공정을 통하여 제거한다.
도 13은 상기 공정 중 형성온도가 틀린 실리콘 질화막을 이용하여 언더컷을 이용하고 이를 통해 투명전극층을 패터닝하는 공정의 단면도들이다. 도 13-a를 참조하면 기판위에 150도 조건에서 제 1실리콘 질화막(S1)을 기판 위에 약 2000Å의 두께로 형성한다. 연속하여 공정온도만 280도로 변경하여 상기 제 1 실리콘 질화막 위에 제 2 실리콘 질화막(S2)을 약 2000Å의 두께로 형성한다. 이어서, 포토레지스트 층을 형성하고 노광, 현상 공정을 통해 상기 포토레지스트층을 패터닝한다. 도 13-b 를 참조하면 상기 포토레지스트층을 식각 마스크로 하여 드라이 에치를 진행한다. 식각 결과 상기 제 1 실리콘 질화막(S1) 의 경우 동일한 드라이 에치 조건에서 에치가 진행되었음에도 상기 제 2 실리콘 질화막(S2)보다 측면식각이 더 이루어진다. 결과적으로 도면에서 확인할 수 있듯이 식각측면 (E1) 상에 언더컷이 형성된다. 도 13-c를 참조하면, 상기 실리콘 질화막 (S1,S2)를 패터닝한 후에 남은 포토레지스트 층을 스트립 용액을 통하여 제거한다. 도 13-d를 참조하면, 상기 패터닝된 실리콘 질화막 상에 투명전극층을 형성한다. 결과물의 전면에 예컨데, 스퍼터링을 이용하여 형성한다. 본 실험례에서는 IZO를450Å의 두께로 형성한다. 상기 도면을 통해 확인할 수 있듯이 상기 투명전극층은 언더컷이 형성된 부분에서 투명전극층이 불연속적으로 형성되게 된다. 도 13-e를 참조하면PE mode 드라이 에치를 통하 여 상기 실리콘 질화막을 제거한다. 상기 실리콘 질화막을 제거할 경우 상기 실리콘 질화막 상에 형성된 투명전극층은 상기 기판과 물리적으로 분리되게 된다. 도 13-f를 참조하면, 상기 기판과 물리적으로 분리된 상기 투명전극층 잔류물질을 세정 공정을 통하여 제거한다. 이를 통해 원하는 형상의 투명전극층 패터닝 공정을 진행할 수 있다. 이때 언더컷의 깊이는 측면으로 약500에서 1500Å 정도로 형성되면 충분히 가능하다.
도 14는 도 13의 개념을 실제 적용한 실제 진행 공정의 단면도이다. 도 14-a 를 참조하면, 공정온도 150도에서 실리콘 질화막을 2000Å의 두께로 형성한 후, 같은 조건에서 공정온도만 280도로 하여 형성한 실리콘 질화막을 2000Å의 두께로 연속 형성한다. 이후 포토레지스트층을 노광, 현상하여 패터닝 한다.
도 14-b를 참조하면 드라이 에치를 진행한 결과이다. 도 13에서 설명한 대로 낮은 온도에서 형성한 실리콘 질화막의 측면으로부터 언더컷이 형성된다. 도 14-c를 참조하면 언더컷으로 인해 제 2 실리콘 질화막(S2) 상부에 형성된 투명전극층(u1) 과 상기 제 1 실리콘 질화막 (S1) 상부에 형성된 투명전극층(d1)이 물리적으로 분리되어 있음을 확인할 수 있다. 이는 상기 실리콘 질화막(S1,S2) 보다 투명전극층의 두께가 낮기 때문에 그 단차를 극복할 수 없어 불연속적으로 형성되게 된다. 이때 언더컷은 이러한 불연속적 증착을 촉진하는 작용을 하게 된다. 도 14-d를 참조하면 PE 모드 드라이 에칭을 통해 실리콘 질화막을 에칭한 후의 단면도이다. 도면에서 확인할 수 있듯이 상기 실리콘 질화막(S2) 층 상부에 형성된 투명전극층은 그 지지가 되는 층이 유실되어 무너져 내린 형상을 하게 된다. 14-e를 참조하 면, 상기 분리된 투명전극층(u2)을 세정 공정을 통하여 제거한 후의 단면도이다. 도면을 통해 확인할 수 있듯이 실리콘 질화막 상부에 형성된 투명전극층은 유실되고 기판에 직접 형성된 투명전극층(d2)만이 세정공정 후에 남아있게 된다. 상기 설명한 도 13, 14 를 통해 확인할 수 있듯이 포토레지스트 리프트 오프 공정 대신 언더컷을 이용한 리프트 오프 공정이 적용가능함을 확인할 수 있다.
도 15a 및 도 15b를 참조하면, 세정공정이 완료된 후 박막 트랜지스터 기판의 단면도의 일부이다. 도면에서 확인할 수 있듯이 실리콘 질화막 상부에 형성된 투명전극층은 상기 PE 모드 드라이 에치를 통하여 유실되고, 그 결과 기판으로부터 분리된 투명전극층은 세정공정을 통해 완전히 제거 되게 된다. 이 결과 보호막 패터닝 공정과 투명전극층 패터닝을 통한 화소전극 형성을 하나의 마스크 공정으로 진행 할 수 있게 된다.
이하, 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에 대해 설명한다. 이하에서는 도 3a 내지 도 15b 및 도 2a 내지 도 2b를 참조하여 설명한 본 발명의 일 실시예와 동일한 구조, 구성 및 방법에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다. 도 16 내지 도 21는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법의 공정 단계별 단면도들이다. 본 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 소오스 전극(65) 및 드레인 전극(66)의 패턴과 반도체층(44)을 노출하는 단계까지는 본 발명의 일 실시예와 실질적으로 동일하다. 상기 기재와 같이 반도체층을 산화물 반도체로 형성한 경우에는 저항성 접촉층은 생략할 수 도 있다.
도 16a 내지 도 16b를 참조하면, 상기 단계의 결과물 상에 예컨대 CVD를 이용하여 제1 보호막(70) 및 제2 보호막(80)을 순차적으로 적층한다. 상기 제 1 보호막(70)은 산화실리콘층을 포함한다. 상기 제 2 보호막(80)은 보호막 형성 공정 시에 공정 온도의 변화없이 형성하며 질화실리콘층을 포함한다. 동일한 형성온도를 이용하여 상기 제 2보호막(80)을 형성할 경우 에칭을 진행하더라도 동일한 식각률을 나타내기 때문에 제 2 보호막의 측면부상에는 언더컷이 형성되지 않게 된다.
이어서, 제 2 보호막(80) 상에 포토레지스트 패턴(301,302)을 형성한다. 상기 포토레지스트 패턴은 제 1 영역(301) 및 제 1 영역보다 두께가 작은 제 2 영역(302)을 포함한다.
도 17a 및 도 17b를 참조하면, 드라이 에치를 통하여 픽셀전극과 전기적으로 연결되는 부분의 드레인 전극을 노출하는 컨택홀(101)을 형성한다. 게이트 패드(27)에 해당하는 부분의 경우는 게이트 절연막까지 에칭되어 게이트 패드 전극(102)이 노출된다.
도 18a 및 도 18b를 참조하면, 상기 드라이에치 공정을 이용하여 드레인 전극을 노출한 다음 HF를 포함하는 습식 식각액으로 상기 산화실리콘층의 측면에 언더컷(U)을 형성한다. HF를 포함하는 습식 식각액의 경우 실리콘 산화층을 식각하는 물질로 실리콘 질화층과의 식각 선택성이 높아 상기 산화실리콘층만 선택적으로 식각할 수 있다. 이어서, 도 19a 내지 도 19b를 참조하면, 상기 포토레지스트 패턴을 스트립 용액을 이용하여 제거한다. 구체적으로, 예컨대 아민계, 글리콜계 등을 포함하는 포토레지스트 스트리퍼를 분사 방식 또는 딥 방식 등으로 포토레지스트 패 턴(311)에 접촉시키면 포토레지스트 스트리퍼가 포토레지스트 패턴(311)을 용해시켜 제2 보호막(84)으로부터 포토레지스트 패턴(311)을 박리한다. 3 마스크 공정에서는 보호막과 화소전극을 동시에 형성하는 것이 보통이다. 본 발명에 따른 실시예의 경우에는 상기 보호막과 화소전극을 동시에 형성할 때 포토레지스트 패턴을 이용하지 않고, 상기 언더컷이 형성된 산화실리콘층을 이용하여 공정을 진행한다. 이어서, 도 20a 내지 도 20b를 참조하면, 상기 포토레지스트 패턴을 스트립용액을 이용하여 제거한 상태에서 화소전극 형성을 위해 투명전극층을 형성한다. 결과물의 전면에 예컨대, 스퍼터링 등을 이용하여 화소 전극용 도전 물질(90)을 적층한다. 화소 전극용 도전 물질의 일부(100B)는 상기 제 1 보호막 상에 바로 형성되고, 다른 일부(100A)는 제 2 보호막(84)상에 바로 형성된다. 상기 투명전극층은 상기 산화실리콘층의 언더컷(U)으로 인해 연속적으로 형성되지 않는다. 즉, 언더컷 주변부에서 상기 투명전극층은 불연속 적으로 형성되게 된다. 상기 투명전극층이 불연속적으로 형성할 경우, 후속 공정에서 픽셀전극에 해당하는 부분이외의 부분, 즉 상기 질화실리콘층 상부에 형성된 투명전극층을 쉽게 제거할 수 있다.
상기 투명전극층을 불연속적으로 형성되게 한다음 PE mode에서 실리콘 질화층을 에칭한다. 화학적인 반응이 주반응으로 제 1 보호막을 구성하는 산화실리콘층에는 거의 영향을 미치지 아니한다. 이 경우 질화실리콘층 상부에 형성된 투명전극층은 상기 투명전극층을 지지하는 질화실리콘층이 유실되게 되어 상기 박막 트랜지스터 기판과 분리되게 된다. 상기 공정으로 상기 박막 트랜지스터 기판과 물리적으로 분리된 투명전극층을 세정 공정을 통하여 제거한다.
도 21a 내지 도 21b를 참조하면, 세정공정이 완료된 후 박막 트랜지스터 기판의 단면도의 일부이다.
상기 식각의 결과, 드레인 전극(66)이 노출되고, 또한, 게이트 패드(27) 및 데이터 패드(67)가 노출되어 게이트 콘택부(76) 및 데이터 콘택부(77)가 형성된다.
도 22는 실제 적용한 경우에 평면도이다. 도 22-a를 참조하면 붉은 색으로 보이는 부분이 드라이 에칭을 통하여 측면 언더컷이 형성된 데이터 배선의 평면도이다. 도 22-b를 참조하면 PE 모드를 이용한 드라이 에칭 공정을 진행할 경우 붉은 색으로 보이는 부분이 완전히 유실되어 데이터 배선 상부에 형성된 투명전극층이 기판으로부터 분리됨을 알 수 있다. 상기 실시예 이외에도, 패시베이션 막을 이중막으로 형성하고, 하부막이 상부막보다 식각률이 더 큰 막을 사용하여 하부막의 측면에 언더컷을 형성할 수 있다면 본 발명에서 개시하고 있는 사항을 적용하여 마스크 공정을 줄일 수 있음은 자명하다.
한편, 이상의 실시예들에서는 반도체층 및 저항성 접촉층이 데이터 배선의 패턴과 실질적으로 동일한 경우를 예시하였지만, 본 발명은 이에 제한되지 않는다. 즉, 본 발명의 몇몇 실시예들에서는 반도체층 및 저항성 접촉층이 채널 영역에만 형성될 수도 있다. 이러한 반도체층 및 저항성 접촉층의 패턴을 형성하기 위해서는 상술한 실시예들과는 달리 반도체층 및 저항성 접촉층 형성용 포토레지스트 패턴과, 데이터 배선용 포토레지스트 패턴을 각각 별개의 마스크를 이용하여 형성하게 된다. 상술한 구조의 박막 트랜지스터 어레이 기판 및 그 제조 방법은 본 기술 분야의 당업자에게 널리 알려져 있으며, 후속하는 공정의 미미한 차이점은 당업자에 게 용이하게 이해될 수 있으므로, 구체적인 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 레이아웃도이다.
도 2는 도 1의 A-A'선 및 B-B'선 을 따라 자른 단면도이다.
도 3a 내지 도 12b는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법의 공정 단계별 단면도들이다.
도 13은 상기 공정 중 형성온도가 틀린 실리콘 질화막을 이용하여 언더컷을 이용하고 이를 통해 투명전극층을 패터닝하는 공정의 단면도들이다.
도 14는 도 13의 개념을 실제 적용한 실제 진행 공정의 단면도이다.
도 16 내지 도 21는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법의 공정 단계별 단면도들이다.
도 22는 실제 적용한 경우에 평면도이다.

Claims (17)

  1. 절연 기판 상에 게이트 라인 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,
    상기 게이트 배선 상에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상에 반도체층과, 데이터 라인, 소오스 전극, 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,
    상기 데이터 배선 상에 제 1 보호막을 형성하는 단계,
    제 1 온도 범위로 상기 제 1 보호막의 상부에 제 2 보호막을 형성하는 단계,
    제 1 온도 범위 보다 높은 제 2 온도 범위로 상기 제 2 보호막의 상부에 연속하여 제 3 보호막을 형성하는 단계,
    상기 제 3 보호막, 상기 제 2 보호막 및 상기 제 1 보호막을 연속 식각하여, 드레인 전극-화소 전극 콘택부의 드레인 전극을 노출하는 단계, 및
    상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  2. 제 1항에 있어서, 상기 반도체층은 Hf, Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 박막 트랜지스터 어레이 기판의 제조 방법.
  3. 제 1항에 있어서, 상기 제 1 보호막, 상기 제 2 보호막 및 상기 제 3 보호막은 등방성 식각으로 진행되는 박막 트랜지스터 어레이 기판의 제조 방법.
  4. 제 3 항에 있어서, 상기 제 2 보호막은 상기 제 3 보호막보다 식각률이 높아 측면부에서 언더컷이 형성되는 박막트랜지스터 어레이 기판의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 1 보호막은 산화규소 또는 산질화 규소를 포함하고, 상기 제 2 보호막과 상기 제 3 보호막은 질화규소를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 제 3항에 있어서, 상기 제 3 보호막, 상기 제 2 보호막 및 상기 제 1 보호막을 식각하는 단계는
    상기 제 3 보호막 상부에 포토레지스트 층을 형성하는 단계,
    상기 포토레지스트 층을 노광 및 현상하여 패터닝하는 단계,
    패터닝된 상기 포토레지스트 층을 식각 마스크로 하여 상기 제 1, 제2, 제3 보호막을 식각하고,
    상기 제 2 보호막은 식각시에 상기 제 3 보호막보다 더 식각되어 측면에서 언더컷이 형성되는 단계를 포함하는
    박막 트랜지스터 어레이 기판의 제조 방법.
  7. 제 6항에 있어서, 상기 화소 전극을 형성하는 단계는
    식각 마스크로 이용된 상기 포토레지스트층을 제거하고 상기 제 3 보호막을 전면노출하는 단계,
    노출된 상기 제 3 보호막 상부에 화소 전극용 도전 물질을 적층하는 단계,
    PE 모드에서 상기 제 2 보호막 및 제 3 보호막을 식각하는 단계,
    상기 제 3 보호막 상부에 형성된 화소 전극용 도전 물질을 세정 공정을 통하여 제거하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  8. 절연 기판 상에 게이트 라인 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,
    상기 게이트 배선 상에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상에 반도체층과, 데이터 라인, 소오스 전극, 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,
    상기 데이터 배선 상에 제 1 보호막을 형성하는 단계,
    상기 제 1 보호막 상부에 제 2 보호막을 형성하는 단계,
    상기 제 2 보호막 및 상기 제 1 보호막을 건식 식각 및 습식 식각하여, 드레인 전극-화소 전극 콘택부의 드레인 전극을 노출하는 단계 및 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하고,
    상기 제 2 보호막 및 상기 제 1 보호막을 습식 식각하는 단계는 상기 드레인 전극-화소 전극 콘택부에서 드러나는 상기 제 1 보호막의 측면을 과식각하여 상기 제 1 보호막의 언더컷을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  9. 제 8항에 있어서, 상기 반도체층은 Hf, Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제 8항에 있어서, 상기 제 2 보호막 및 상기 제 1 보호막을 습식 식각하는 단계에서, HF를 포함하는 습식 식각액을 이용하는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제 9항에 있어서, 상기 제 1 보호막은 산화규소 또는 산질화 규소를 포함하고, 상기 제 2 보호막은 질화규소를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제 8항에 있어서, 상기 제 1 보호막 및 상기 제 2 보호막을 식각하는 단계는
    상기 제 2 보호막 상부에 포토레지스트 층을 형성하는 단계
    상기 포토레지스트 층을 노광 및 현상하여 패터닝하는 단계
    패터닝된 상기 포토레지스트 층을 식각 마스크로 하여 상기 제1 및 제2 보호막을 식각하고, 상기 제 1 보호막은 상기 제 2 보호막보다 더 식각되어 측면에서 언더컷이 형성되는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제 12항에 있어서, 상기 화소 전극을 형성하는 단계는,
    식각 마스크로 이용된 상기 포토레지스트층을 제거하고 상기 제 2 보호막을 전면 노출하는 단계,
    상기 노출된 제 2 보호막 상부에 화소 전극용 도전 물질을 적층하는 단계,
    PE 모드에서 상기 제 2 보호막을 식각하는 단계, 및
    상기 제 2 보호막 상부에 형성된 화소 전극용 도전 물질을 세정 공정을 통하여 제거하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
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