KR101213708B1 - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

Info

Publication number
KR101213708B1
KR101213708B1 KR1020090049214A KR20090049214A KR101213708B1 KR 101213708 B1 KR101213708 B1 KR 101213708B1 KR 1020090049214 A KR1020090049214 A KR 1020090049214A KR 20090049214 A KR20090049214 A KR 20090049214A KR 101213708 B1 KR101213708 B1 KR 101213708B1
Authority
KR
South Korea
Prior art keywords
layer
source
drain
oxide semiconductor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020090049214A
Other languages
English (en)
Other versions
KR20100130490A (ko
Inventor
김용엽
유창일
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020090049214A priority Critical patent/KR101213708B1/ko
Priority to CN2009101794568A priority patent/CN101908537B/zh
Priority to DE102009044337.1A priority patent/DE102009044337B4/de
Priority to US12/631,796 priority patent/US8158466B2/en
Priority to JP2009291887A priority patent/JP5129228B2/ja
Publication of KR20100130490A publication Critical patent/KR20100130490A/ko
Priority to US13/416,972 priority patent/US8502229B2/en
Application granted granted Critical
Publication of KR101213708B1 publication Critical patent/KR101213708B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Thin Film Transistor (AREA)

Abstract

본 발명은, 기판 상에 일방향으로 연장하며 형성된 게이트 배선과 상기 게이트 배선과 연결되며 형성된 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 제 1 두께의 산화물 반도체층과; 상기 산화물 반도체층 위로 제 2 두께를 가지며 형성된 보조패턴과; 상기 보조패턴 위로 상기 보조패턴의 중앙부를 노출시키며 서로 이격하며 형성된 소스 및 드레인 전극과; 상기 게이트 절연막 위로 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하며 형성된 데이터 배선과; 상기 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 형성된 화소전극을 포함하며, 상기 보조패턴은 상기 소스 및 드레인 전극과 접촉하는 제 1 영역과, 상기 소스 및 드레인 전극 사이로 노출되는 중앙부의 제 2 영역으로 나뉘며, 상기 제 1 영역은 티타늄 또는 티타늄 합금으로 이루어져 오믹콘택층을 이루며, 상기 제 2 영역은 상기 티타늄 또는 티타늄 합금이 완전 산화되어 절연특성을 갖는 티타늄 산화막을 이루는 것이 특징인 어레이 기판을 제공한다.
어레이기판, 산화물반도체층, 표면손상, 소자특성, 박막트랜지스터

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 반도체층의 표면 손상 발생을 원천적으로 억제하며, 소자 특성 안정성이 우수한 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티 브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 또한 상기 오믹콘택층(26) 위로는 상기 게이트 전 극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다.
우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 금속물질을 증착하고 패터닝함으로써 일방향으로 연장하는 게이트 배선(미도시)과, 상기 게이트 배선(미도시)과 연결된 게이트 전극(미도시)을 형성한다. 이후, 상기 게이트 배선(미도시)과 게이트 전극(미도시) 위로 무기절연물질을 증착하여 전면에 게이트 절연막(미도시)을 형성한다.
다음, 상기 게이트 절연막(미도시) 위로 순수 비정질 실리콘층(20)을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 1 두께 의 제 1 포토레지스트 패턴(도 2b의 91)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.
다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.
다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함 이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 1500Å 내지 1800Å정도의 두께를 갖도록 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 충분히 두껍게 증착해야 하는 바, 재료비가 증가하고 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 최근에는 박막트랜지스터의 반도체층을 순수 또는 불순물 비정질 실리콘 이외에 산화물 반도체 물질을 이용하여 형성하는 것이 개발되었다. 하지만, 이러한 산화물 반도체 물질을 이용한 반도체층을 구비한 박막트랜지스터의 경우, 산화물 반도체층과 접촉하는 물질층(통상적으로 산화실리콘 또는 질화실리콘의 무기절연물질로 이루어지는 보호층)과의 계면 특성이 좋지 않고, 상기 산화물 반도체층의 잦은 약액과의 접촉에 의한 표면 오염 발생으로 소자 특성이 급격히 변화되는 문제가 발생하고 있는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노 출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가 산화물 반도체 물질을 이용하여 이를 반도체층으로 갖는 박막트랜지스터가 보다 안정적인 소자 특성을 갖도록 하는 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 어레이 기판은, 기판 상에 일방향으로 연장하며 형성된 게이트 배선과 상기 게이트 배선과 연결되며 형성된 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 제 1 두께의 산화물 반도체층과; 상기 산화물 반도체층 위로 제 2 두께를 가지며 형성된 보조패턴과; 상기 보조패턴 위로 상기 보조패턴의 중앙부를 노출시키며 서로 이격하며 형성된 소스 및 드레인 전극과; 상기 게이트 절연막 위로 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하며 형성된 데이터 배선과; 상기 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 형성된 화소전극을 포함하며, 상기 보조패턴은 상기 소스 및 드레인 전극과 접촉하는 제 1 영역과, 상기 소스 및 드레인 전극 사이로 노출되는 중앙부의 제 2 영역으로 나뉘며, 상기 제 1 영역은 티타늄 또는 티타늄 합금으로 이루어져 오믹콘 택층을 이루며, 상기 제 2 영역은 상기 티타늄 또는 티타늄 합금이 완전 산화되어 절연특성을 갖는 티타늄 산화막을 이루는 것이 특징이다.
이때, 상기 산화물 반도체층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide) 인 것이 바람직하다.
또한, 상기 제 1 두께는 500Å 내지 1000Å이고, 상기 제 2 두께는 50Å 내지 500Å인 것이 바람직하다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 화소영역의 경계에 상기 게이트 배선과 교차하는 데이터 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 절연막 위로 순차 적층된 형태로 제 1 두께의 산화물 반도체층과 제 2 두께를 가지며 티타늄 또는 티타늄 합금으로 이루어진 보조패턴을 형성하고 동시에 상기 보조패턴 위로 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 보조패턴 부분을 완전 산화시켜 절연특성을 갖는 티타늄 산화막을 형성하는 단계와; 상기 티타늄 산화막과 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 각 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 데이터 배선과, 순차 적층된 상기 산화물 반도체층과 보조패턴과 소스 및 드레인 전극을 형성하는 단계는, 상기 게이트 절연막 위로 전면에 스퍼터닝을 통해 순차적으로 산화물 반도체 물질층과, 티타늄 또는 티타늄 합금으로 이루어진 보조물질층과, 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 제 3 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층과, 그 하부의 상기 보조물질층과 상기 산화물 반도체 물질층 제거함으로써 상기 게이트 절연막 위로 상기 데이터 배선을 형성하고, 상기 스위칭 영역에 연결된 상태의 소스 드레인 패턴과, 그 하부로 순차적으로 상기 보조패턴과 상기 산화물 반도체층을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 애싱(ashing)을 통해 제거함으로써 상기 소스 드레인 패턴의 중앙부를 노출시키는 단계와; 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 소스 드레인 패턴의 중앙부를 습식식각을 진행하여 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하며, 상기 보조패턴의 중앙부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 데이터 배선과, 순차 적층된 상기 산화물 반도체층과 보조패턴과 소스 및 드레인 전극을 형성하는 단계는, 상기 게이트 절연막 위로 전면에 스퍼터닝을 통해 순차적으로 산화물 반도체 물질층과, 티타늄 또는 티타늄 합금으로 이루어진 보조물질층을 형성하는 단계와; 상기 보조물질층과 그 하부의 상기 산화물 반도체 물질층을 패터닝하여 상기 스위칭 영역에 상기 게이트 절연막 위로 아일랜드 형태로 순차 적층된 상기 산화물 반도체층과 보조패턴을 형성하는 단계와; 상기 보조패턴 위로 기판 전면에 금속층을 형성하는 단계와; 상기 금속층을 패터닝하여 상기 게이트 절연막 위로 상기 데이터 배선을 형성하고, 상기 스위칭 영역에 상기 보조패턴 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 보조패턴의 중앙부를 노출시키는 단계를 포함한다.
또한, 상기 보조패턴 부분을 완전 산화시켜 절연특성을 갖는 티타늄 산화막을 형성하는 단계는, 상기 소스 및 드레인 전극 사이로 상기 보조패턴이 노출된 기판을 산소(O2) 가스 분위기를 갖는 진공의 챔버 내에서 플라즈마 처리를 실시하거나, 또는 300℃ 내지 400℃ 온도 분위기를 갖는 오븐 또는 퍼나스(furnace) 내에서 수십 초 내지 수십 분간 열처리를 실시하는 것이 특징이다.
상기 산화물 반도체층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)로 형성하며, 상기 제 1 두께는 500Å 내지 1000Å이고, 상기 제 2 두께는 50Å 내지 500Å인 것이 바람직하다.
이와 같이, 본 발명에 따른 어레이 기판 제조방법에 의해 산화물 반도체층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
산화물 반도체층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 산화물 반도체층의 두께를 줄임으로써 재료 낭비를 막고, 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
나아가 산화물 반도체 물질로 이루어진 반도체층이 식각액 등에 노출되는 것을 최소화하고, 스터터링에 의해 증착 형성되는 티탄늄 또는 티타늄 합금으로 이루어진 오믹콘택층 및 상기 티타늄 또는 티타늄 합금이 산화되어 형성된 것을 특징으로 하는 산화막을 상기 소스 및 드레인 전극 사이로 노출된 산화물 반도체층과 접촉하도록 형성함으로써 박막트랜지스터가 안정적인 소자 특성을 갖도록 하는 장점을 갖는다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 3a에 도시한 바와 같이, 투명한 절연기판(101) 예를들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 제1금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al) 및 알루미늄 합금(AlNd) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.
다음, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(108)을 형성한다.
이후, 상기 게이트 배선(미도시)과 게이트 전극(108) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 화학기상증착(Chemical Vapor Deposition :CVD) 장비를 통해 증착함으로써 전면에 게이트 절연막(112)을 형성한다.
다음, 도 3b에 도시한 바와같이, 상기 게이트 절연막(112) 위로 산화물 반도체 물질 예를들면 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)를 스퍼터링(sputtering)을 통해 증착함으로써 전면에 산화물 반도체 물질층(118)을 형성한다. 이때 상기 산화물 반도체 물질층(118)의 두께는 500Å 내지 1000Å 정도인 것이 바람직하다.
다음, 산화물 반도체 물질층(118) 위로 티타늄(Ti) 또는 티타늄 합금을 스퍼터링(sputtering)을 통해 증착함으로써 50Å 내지 500Å정도의 두께를 갖는 보조물질층(122)을 형성한다. 이때 상기 보조물질층(122)은 티타늄(Ti) 또는 티타늄 합금으로 이루어짐으로써 상기 산화물 반도체 물질층(118)과 접촉하여 오믹(ohmic) 특성을 갖는 것이 특징이며, 나아가 산소(O2) 플라즈마 공정 진행에 의해 절연 특성을 갖는 산화막(도 3h의 126)으로 변형 될 수 있는 것이 특징이다.
다음, 도 3c에 도시한 바와 같이, 상기 보조물질층(122) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 크롬(Cr) 중 하나를 스퍼터링(sputtering)을 통해 증착함으로써 제 2 금속층(128)을 형성한다.
이후, 도 3d에 도시한 바와같이, 상기 제 2 금속층(128) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역, 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역보다는 작고 상기 차단영역보다는 큰 반투과영역으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
다음, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 상기 제 2 금속층(128) 위로 데이터 배선(도 3e의 132)이 형성될 부분과, 스위칭 영역(TrA)에 있어 서로 이격하는 소스 및 드레인 전극(도 3f의 135, 138)이 형성될 부분에 대응해서는 제 1 두께의 제 1 포토레지스트 패턴(191a)을 형성하고, 상기 소스 및 드레인 전극(도 3f의 135, 138) 사이의 이격영역을 이루게 될 부분에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴(191b)을 형성한다. 이때, 그 이외의 영역에 대응해서는 상기 포토레지스트층(미도시)은 제거되어 상기 제 2 금속층(128)을 노출시키는 상태가 된다.
다음, 도 3e에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패 턴(191a, 191b) 외부로 노출된 제 2 금속층(도 3d의 128)과 그 하부에 위치한 보조물질층(도 3d의 122) 및 산화물 반도체 물질층(도 3d의 118)을 순차적으로 식각하여 제거함으로써 상기 게이트 절연막(112) 위로 상기 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(132)을 형성하고, 상기 각 스위칭 영역(TrA)에는 서로 동일한 형태를 가지고 순차 중첩된 형태로 상기 데이터 배선(132)과 연결된 상태의 소스 드레인 패턴(129)과 그 하부로 보조패턴(123) 및 산화물 반도체층(119)을 형성한다. 이때 상기 제 2 금속층(도 3d의 128)과 보조물질층(도 3d의 122) 및 상기 산화물 반도체 물질층(도 3d의 118)은 서로 다른 식각액을 이용하여 습식식각을 실시함으로써 패터닝 할 수 있으며, 특히 상기 보조물질층(도 3d의 122)은 식각액의 사용없이 건식식각을 진행하여 패터닝 할 수도 있다.
한편, 전술한 바와 같은 공정 특성상 상기 데이터 배선(132) 하부에도 순차 적층된 형태로 각각 상기 소스 드레인 패턴(129) 하부에 형성된 상기 보조패턴(123)을 이루는 동일한 물질로 제 1 더미패턴(124)과, 상기 산화물 반도체층(119)을 이루는 동일한 물질로써 제 2 더미패턴(120)이 형성된다.
다음, 도 3f에 도시한 바와 같이, 상기 소스 드레인 패턴(129)과 데이터 배선(132)이 형성된 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 3e의 191b)을 제거함으로써 상기 스위칭 영역(TrA)에 있어 상기 소스 드레인 패턴(도 3e의 129)의 중앙부를 노출시킨다. 이때, 상기 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(191a)은 그 두께가 줄어들 지만 여전히 상기 소스 드레인 패턴(도 3e의 129) 및 데이터 배선(132) 상에 남아있게 된다.
다음, 도 3g에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(191a) 사이로 노출된 상기 소스 드레인 패턴(도 3f의 129)에 대해 습식식각을 진행하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(135, 138)을 형성한다. 이때 상기 소스 전극(135)은 상기 데이터 배선(132)과 연결된 상태가 되며, 상기 서로 이격하는 소스 및 드레인 전극(135, 138) 사이로 상기 보조패턴(123)의 일부가 노출되게 된다.
이때 설명의 편의를 위해 상기 보조패턴(123) 중 상기 소스 및 드레인 전극(135, 138)에 의해 가려진 부분을 제 1 보조패턴(123a), 상기 소스 및 드레인 전극(135, 138) 사이로 노출된 부분을 제 2 보조패턴(123b)이라 정의한다.
이 경우, 상기 소스 및 드레인 전극(135, 138) 사이로 노출된 상기 제 2 보조패턴(123b)은 상기 소스 드레인 패턴(도 3f의 129)의 식각 진행시 상기 산화물 반도체층(119)의 에치스토퍼(etch stopper)로서의 역할을 하게 되는 것이 특징이다. 따라서, 상기 소스 및 드레인 전극(135, 138) 패터닝 시 상기 산화물 반도체층(119)은 상기 제 2 보조패턴(123b)에 의해 덮혀있는 상태가 되므로 식각액에 노출되지 않음으로써 표면 오염 또는 상기 식각액에 의한 표면 식각 등이 발생하지 않는 것이 특징이다.
다음, 도 3h에 도시한 바와 같이, 상기 소스 및 드레인 전극(135, 138)과 제 1 및 제 2 보조패턴(도 3g의 123a, 123b)이 형성된 기판(101)에 대해 스트 립(strip)을 진행함으로써 상기 데이터 배선(132)과 소스 및 드레인 전극(135, 138) 상부에 남아있는 상기 제 1 포토레지스트 패턴(도 3g의 191a)을 제거한다.
이후, 상기 제 1 포토레지스트 패턴(도 3g의 191a)이 제거됨으로써 소스 및 드레인 전극(135, 138)이 노출된 기판(101)에 대해 상기 소스 및 드레인 전극(135, 138) 사이로 노출된 상기 티타늄(Ti) 또는 티타늄 합금으로 이루어진 상기 제 2 보조패턴(도 3g의 123b)의 특성 변경을 위한 공정을 진행한다.
즉, 상기 소스 및 드레인 전극(135, 138) 사이로 노출된 상기 제 2 보조패턴(도 3g의 123b) 부분이 절연특성을 갖는 산화막(126)을 이루도록 하기 위해 산소(O2) 가스 분위기를 갖는 진공의 챔버(미도시) 내에서 플라즈마 처리를 실시하거나 또는 300℃ 내지 400℃ 온도 분위기를 갖는 오븐 또는 퍼나스(furnace) 내에서 수십 초 내지 수십 분간 열처리를 실시한다.
이러한 산소(O2) 플라즈마 공정 또는 열처리 공정 진행에 의해 상기 소스 및 드레인 전극(135, 138) 사이로 노출된 부분의 티타늄(Ti) 또는 티타늄 합금으로 이루어진 상기 제 2 보조패턴(도 3g의 123b)은 산화티티늄(TiOx)으로 변화됨으로써 절연특성을 갖는 산화막(126)을 이루게 된다. 이때 전술한 바와같은 공정 진행에 의해 형성된 상기 산화막(126)은 상기 소스 및 드레인 전극(135, 138) 사이에 위치하는 산화물 반도체층(119)과 직접 접촉하며 형성됨으로써 상기 산화물 반도체층(119)의 보호하는 역할을 하는 동시에 화학기상증착(CVD)에 의해 형성되는 일반적인 산화막과의 접촉시보다 계면 특성을 향상시키는 것이 특징이다.
상기 소스 및 드레인 전극(135, 138)에 의해 가려진 상기 제 1 보조패턴(도 3g의 123a)은 상기 산소(O2) 플라즈마 공정을 진행하는 경우 상기 산소(O2) 플라즈마에 노출되지 않고, 열처리 공정을 진행하여도 일반 대기 더욱 정확히는 대기 중의 산소(O2)와 접촉하지 않음으로써 티타늄(Ti) 또는 티타늄 합금의 상태를 유지하게 된다. 이 경우 상기 티타늄(Ti) 또는 티타늄 합금 상태를 유지하는 상기 제 1 보조패턴(도 3g의 123a)은 상기 산화물 반도체층(119)과 소스 및 드레인 전극(135, 138) 사이에 위치하여 오믹콘택층(125)을 이루게 된다.
한편, 상기 보조패턴(도 3g의 123)의 두께를 50Å 내지 500Å 정도의 두께를 갖도록 형성한 이유는 상기 산소(O2) 플라즈마 공정 또는 열처리 공정에 의해 산화막(126)으로 용이하게 변화될 수 있도록 하기 위함이다. 이보다 두꺼운 두께를 갖게되면 산소(O2) 플라즈마에 노출된다 하더라도 최하부는 티타늄 산화막(TiOx)으로 변화되지 않거나 또는 티티늄 산화막(TiOx)으로 변화된다 하더라도 그 시간이 오래 걸리기 때문이다.
더욱이 상기 소스 및 드레인 전극(135, 138)과 산화물 반도체층(119)과 동시에 중첩하는 상기 제 1 보조패턴(도 3g의 123a)은 오믹콘택층(125)을 이루어야 하는데, 이보다 더 두꺼운 두께를 갖거나 또는 이보다 얇은 두께를 갖도록 형성하는 경우 오믹콘택층(125)으로서의 역할 수행 능력이 떨어지므로 적절한 두께를 갖도록 하여 이러한 문제를 방지하기 위해 상기 보조패턴(도 3g의 123)은 그 두께를 50Å 내지 500Å정도가 되도록 한 것이다.
한편, 전술한 바와같은 일련의 공정을 진행하는 과정에서 산화물 반도체 물질로 이루어진 상기 산화물 반도체층(119) 중 특히 채널이 형성되는 소스 및 드레인 전극(135, 138) 사이에 위치하는 부분은 상기 소스 및 드레인 전극(135, 138) 패터닝을 위한 식각액에 노출되지 않으며, 본 발명의 공정 특성상 종래와 같이 서로 이격하는 오믹콘택층 형태를 이루기 위한 상기 오믹콘택층 자체의 패터닝 공정은 진행하지 않으므로 스위칭 영역(TrA) 전역에 걸쳐 일정한 두께를 이루게 된다. 따라서, 그 표면이 식각되는 등의 문제가 발생하지 않으므로 이를 구비한 박막트랜지스터(Tr)가 기판(101) 전면에 있어서 일정한 소자특성을 갖게 된다.
또한, 상기 산화물 반도체층(119)과 직접 접촉하는 상기 산화막(126)은 상기 산화물 반도체 물질층(도 3c의 118)을 형성하고 나서, 여타의 약액과의 접촉없이 바로 상기 산화물 반도체 물질층(도 3c의 118) 위로 티타늄(Ti) 또는 티타늄 합금을 스퍼터링에 의해 형성함으로써 보조물질층(도 3c의 122)을 형성한 후, 이에 대해 산소(O2) 플라즈마 공정 또는 열처리 공정을 진행하여 형성한 것이다. 따라서 본 발명에 따른 어레이 기판(101)은 상기 산화물 반도체층(119)과 상기 산화막(126)은 짧은 시간내에 연속하여 형성됨으로서 상기 산화물 반도체층(119)의 표면이 대기 중에 노출됨에 의한 표면 오염을 최소하였다.
또한, 상기 산화물 반도체층(119)과 산화막(126)은 모두 스퍼터링을 통해 형성됨으로써 이들 두 물질층간의 그 계면특성이 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 화학기상증착 하여 형성한 절연막(보호층)과 접 촉하는 종래의 어레이 기판의 산화물 반도체층과 절연막과의 계면특성보다 우수하여 보다 안정적인 소자 특성을 확보할 수 있다.
또한, 상기 산화물 반도체층(119)은 그 표면에서 식각이 발생할 여지가 없으므로 종래와 같이 식각될 두께를 감안하여 1500Å 내지 1800Å 정도의 두께를 갖도록 형성할 필요없이 채널이 형성되는 액티브층으로서의 역할이 가능한 최적의 두께인 500Å 내지 1000Å 정도가 되도록 형성함으로써 재료 낭비를 줄이며 나아가 증착 시간을 줄일 수 있는 부가적인 효과를 얻을 수 있다.
전술한 단계까지의 공정 진행에 의해 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(108)과, 게이트 절연막(112)과, 산화물 반도체층(119)과, 오믹콘택층(125)과, 서로 이격하는 소스 및 드레인 전극(135, 138)과 산화막(126)은 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 나타내지 않았지만, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판으로 이용되는 경우, 상기 데이터 배선(132)과 나란하게 상기 게이트 절연막(112) 위로 상기 데이터 배선(132)과 소정간격 이격하며 전원배선(미도시)이 더욱 형성될 수 있으며, 각 화소영역(P) 내에는 전술한 게이트 배선(미도시) 및 데이터 배선(132)과 연결된 상기 박막트랜지스터(Tr) 이외에 이와 동일한 구조를 가지며 상기 전원배선(미도시)과 상기 박막트랜지스터(Tr)와 연결된 적어도 하나의 구동 박막트랜지스터(미도시)가 상기 화소영역(P) 내에 더욱 형성될 수도 있다.
다음, 도 3i에 도시한 바와 같이, 상기 소스 및 드레인 전극(135, 138)과 데 이터 배선(132) 및 산화막(126) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들어, 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 전면에 보호층(140)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 화소영역(P) 내의 상기 드레인 전극(138)의 일부를 노출시키는 드레인 콘택홀(143)을 형성한다.
다음, 도 3j에 도시한 바와 같이, 상기 드레인 콘택홀(143)이 구비된 보호층(140) 위로 투명 도전성 물질 예를들면 금속물질 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)별로 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(138)과 접촉하는 화소전극(150)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 경우, 상기 스위칭 영역(TrA)에 형성되는 박막트랜지스터(Tr)는 상기 화소전극(150)과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(150)과 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)을 노출시키며 형성된 드레인 콘택홀(미도시)을 통해 접촉하여 전기적으로 연결되도록 형성한다. 이때 상기 스위칭 영역(TrA)에 형성된 박막트랜지스터(Tr)는 상기 드레인 콘택홀(143)이 형성되지 않고 보호층(150)에 의해 완전히 덮힌 형태가 된다. 또한, 상기 스위칭 영역(TrA)의 박막트랜지스터(Tr)와 상기 구동 박막트랜지스터(미도시)는 서로 전기적으로 연결되도록 구성한다. 이렇게 스위칭 영역(TrA)에 상기 게이트 및 데이터 배선(미도시, 132)과 연결된 박막트랜지스터(Tr)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 어레이 기판의 경우 유기전계 발광 소자용 어레이 기판(미도시)을 이루게 된다.
한편, 전술한 실시예의 경우, 산화물 반도체 물질층과, 보조물질층과, 제 2 금속물질층을 하프톤 노광 또는 회절노광을 포함하는 1회의 마스크 공정을 포함하여 총 4회의 마스크 공정을 통해 어레이 기판을 제조하는 것을 보이고 있지만, 그 변형예로서 5마스크 공정에 의해 제조할 수도 있다.
이후 실시예와 차별점 있는 부분에 대해서만 간단히 설명한다.
도 4a 내지 도 4e는 본 발명의 변형예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다.
이때, 상기 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.
우선, 도 4a에 도시한 바와 같이, 절연기판(201) 상에 제 1 실시예에 언급한 제 1 금속물질을 증착하여 제 1 금속층(미도시)을 형성하고 이를 패터닝함으로써 게이트 전극(208) 및 게이트 배선(미도시)과, 이들 두 구성요소 상부로 전면에 게이트 절연막(212)을 형성한다.
이후, 상기 게이트 절연막(212) 위로 스퍼터링을 실시하여 실시예에서 언급 한 산화물 반도체 물질 중 하나를 증착함으로써 500Å 내지 1000Å의 두께를 갖는 산화물 반도체 물질층(218)을 형성하고, 연속하여 스퍼터링을 실시하여 티타늄(Ti) 또는 티타늄 합금을 증착함으로써 상기 산화물 반도체 물질층(218) 상부에 50Å 내지 500Å의 두께를 갖는 보조물질층(222)을 형성한다.
다음, 도 4b에 도시한 바와 같이, 상기 보조물질층(222)을 마스크 공정을 통해 패터닝함으로써 스위칭 영역(TrA)에 보조패턴(223)을 형성한다. 연속하여 상기 보조패턴(223) 외부로 노출된 상기 산화물 반도체 물질층(도 4a의 218)을 식각하여 제거함으로써 상기 스위칭 영역(TrA)에 아일랜드 형태의 산화물 반도체층(219)을 형성한다. 이때 상기 보조패턴(223)과 상기 산화물 반도체층(219)은 동일한 형태로 중첩되며 스위칭 영역(TrA)에만 형성되게 된다.
다음, 도 4c에 도시한 바와 같이, 상기 보조패턴(223) 위로 전술한 제 2 금속물질을 증착하여 제 2 금속층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하는 데이터 배선(232)을 형성하고, 동시에 상기 스위칭 영역(TrA)에는 상기 보조패턴(223) 위로 서로 이격하는 소스 및 드레인 전극(235, 238)을 형성한다. 이러한 변형예의 경우, 상기 데이터 배선(232)의 하부에는 실시예에서와 같은 제 1 및 제 2 더미패턴은 형성되지 않게 된다.
한편, 설명의 편의를 위해 상기 보조패턴(223) 중 상기 소스 및 드레인 전극(235, 238)에 의해 가려진 부분을 제 1 보조패턴(223a), 상기 소스 및 드레인 전극(235, 238) 사이로 노출된 부분을 제 2 보조패턴(223b)이라 정의한다.
다음, 도 4d에 도시한 바와 같이, 상기 소스 및 드레인 전극(235, 238) 사이로 노출된 상기 제 2 보조패턴(도 4c의 223b)에 대해 산소(O2) 플라즈마 공정을 진행하거나 또는 300℃ 내지 400℃ 온도 분위기를 갖는 오븐 또는 퍼나스(Furnace) 내에서 수십 초 내지 수십 분간 열처리 공정을 진행함으로써 절연특성을 갖는 티타늄 산화막(226)으로 변형시킨다. 이때, 소스 및 드레인 전극(235, 238) 하부로 티타늄 산화막(226)으로 변화되지 않은 제 1 보조패턴(도 4c의 223a) 부분은 오믹콘택층(225)을 이루게 된다.
이후, 도 4e에 도시한 바와 같이, 상기 소스 및 드레인 전극(235, 238)과 데이터 배선(232)과 산화막(226) 상부로 무기절연물질을 증착하거나, 또는 유기절연물질을 도포함으로써 전면에 보호층(240)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 화소영역(P) 내의 상기 드레인 전극(238)의 일부를 노출시키는 드레인 콘택홀(243)을 형성한다.
다음, 상기 드레인 콘택홀(243)이 구비된 보호층(240) 위로 투명 도전성 물질을 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)별로 상기 드레인 콘택홀(243)을 통해 상기 드레인 전극(238)과 접촉하는 화소전극(250)을 형성함으로써 본 발명의 변형예에 따른 어레이 기판(201)을 완성한다.
전술한 본 발명의 변형예에서 보인 바와 같이 제작된 어레이 기판(201)도 상기 스위칭 영역(TrA)에 형성된 산화물 반도체층(219)은 상기 소스 및 드레인 전 극(235, 238) 패터닝을 위한 식각액에 노출되지 않으며, 공정 특성상 종래와 같이 서로 이격하는 오믹콘택층 형성을 위한 상기 오믹콘택층 자체의 패터닝 공정은 진행하지 않으므로 스위칭 영역(TrA) 전면에 걸쳐 일정한 두께를 이루게 된다. 따라서, 상기 산화물 반도체층(219)은 그 표면이 식각되는 등의 문제가 발생하지 않으므로 이를 구비한 박막트랜지스터(Tr)가 기판(201) 전면에 있어서 일정한 소자특성을 갖게 된다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 제조 공정 단면도.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 4a 내지 도 4e는 본 발명의 실시예의 변형예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 108 : 게이트 전극
112 : 게이트 절연막 119 : 산화물 반도체층
120 : 제 2 더미패턴 124 : 제 1 더미패턴
125 : 오믹콘택층 126 : (티타늄)산화막
132 : 데이터 배선 135 : 소스 전극
138 : 드레인 전극 P : 화소영역
Tr : 박막트랜지스터 TrA : 스위칭 영역

Claims (9)

  1. 기판 상에 일방향으로 연장하며 형성된 게이트 배선과 상기 게이트 배선과 연결되며 형성된 게이트 전극과;
    상기 게이트 배선 및 게이트 전극 위로 형성된 게이트 절연막과;
    상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 제 1 두께의 산화물 반도체층과;
    상기 산화물 반도체층 위로 제 2 두께를 가지며 형성된 보조패턴과;
    상기 보조패턴 위로 상기 보조패턴의 중앙부를 노출시키며 서로 이격하며 형성된 소스 및 드레인 전극과;
    상기 게이트 절연막 위로 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하며 형성된 데이터 배선과;
    상기 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 형성된 화소전극
    을 포함하며, 상기 보조패턴은 상기 소스 및 드레인 전극과 접촉하는 제 1 영역과, 상기 소스 및 드레인 전극 사이로 노출되는 중앙부의 제 2 영역으로 나뉘며, 상기 제 1 영역은 티타늄 또는 티타늄 합금으로 이루어져 오믹콘택층을 이루며, 상기 제 2 영역은 상기 티타늄 또는 티타늄 합금이 완전 산화되어 절연특성을 갖는 티타늄 산화막을 이루는 것이 특징인 어레이 기판.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide) 인 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제 1 두께는 500Å 내지 1000Å이고, 상기 제 2 두께는 50Å 내지 500Å인 것이 특징인 어레이 기판.
  4. 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 화소영역의 경계에 상기 게이트 배선과 교차하는 데이터 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 절연막 위로 순차 적층된 형태로 제 1 두께의 산화물 반도체층과 제 2 두께를 가지며 티타늄 또는 티타늄 합금으로 이루어진 보조패턴을 형성하고 동시에 상기 보조패턴 위로 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;
    상기 소스 및 드레인 전극 사이로 노출된 상기 보조패턴 부분을 완전 산화시켜 절연특성을 갖는 티타늄 산화막을 형성하는 단계와;
    상기 티타늄 산화막과 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 각 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 데이터 배선과, 순차 적층된 상기 산화물 반도체층과 보조패턴과 소스 및 드레인 전극을 형성하는 단계는,
    상기 게이트 절연막 위로 전면에 스퍼터닝을 통해 순차적으로 산화물 반도체 물질층과, 티타늄 또는 티타늄 합금으로 이루어진 보조물질층과, 금속층을 형성하는 단계와;
    상기 제 1 금속층 위로 제 3 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층과, 그 하부의 상기 보조물질층과 상기 산화물 반도체 물질층 제거함으로써 상기 게이트 절연막 위로 상기 데이터 배선을 형성하고, 상기 스위칭 영역에 연결된 상태의 소스 드레인 패턴과, 그 하부로 순차적으로 상기 보조패턴과 상기 산화물 반도체층을 형성하는 단계와;
    상기 제 2 포토레지스트 패턴을 애싱(ashing)을 통해 제거함으로써 상기 소스 드레인 패턴의 중앙부를 노출시키는 단계와;
    상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 소스 드레인 패턴의 중앙부를 습식식각을 진행하여 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하며, 상기 보조패턴의 중앙부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  6. 제 4 항에 있어서,
    상기 데이터 배선과, 순차 적층된 상기 산화물 반도체층과 보조패턴과 소스 및 드레인 전극을 형성하는 단계는,
    상기 게이트 절연막 위로 전면에 스퍼터닝을 통해 순차적으로 산화물 반도체 물질층과, 티타늄 또는 티타늄 합금으로 이루어진 보조물질층을 형성하는 단계와;
    상기 보조물질층과 그 하부의 상기 산화물 반도체 물질층을 패터닝하여 상기 스위칭 영역에 상기 게이트 절연막 위로 아일랜드 형태로 순차 적층된 상기 산화물 반도체층과 보조패턴을 형성하는 단계와;
    상기 보조패턴 위로 기판 전면에 금속층을 형성하는 단계와;
    상기 금속층을 패터닝하여 상기 게이트 절연막 위로 상기 데이터 배선을 형성하고, 상기 스위칭 영역에 상기 보조패턴 위로 서로 이격하는 소스 및 드레인 전극을 형성하며 상기 보조패턴의 중앙부를 노출시키는 단계
    를 포함하는 어레이 기판의 제조 방법.
  7. 제 4 항에 있어서,
    상기 보조패턴 부분을 완전 산화시켜 절연특성을 갖는 티타늄 산화막을 형성하는 단계는,
    상기 소스 및 드레인 전극 사이로 상기 보조패턴이 노출된 기판을 산소(O2) 가스 분위기를 갖는 진공의 챔버 내에서 플라즈마 처리를 실시하거나, 또는 300℃ 내지 400℃ 온도 분위기를 갖는 오븐 또는 퍼나스(furnace) 내에서 수십 초 내지 수십 분간 열처리를 실시하는 것이 특징인 어레이 기판의 제조 방법.
  8. 제 4 항에 있어서,
    상기 산화물 반도체층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)로 형성하는 것이 특징인 어레이 기판의 제조 방법.
  9. 제 4 항에 있어서,
    상기 제 1 두께는 500Å 내지 1000Å이고, 상기 제 2 두께는 50Å 내지 500Å인 것이 특징인 어레이 기판의 제조 방법.
KR1020090049214A 2009-06-03 2009-06-03 어레이 기판 및 이의 제조방법 Active KR101213708B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020090049214A KR101213708B1 (ko) 2009-06-03 2009-06-03 어레이 기판 및 이의 제조방법
CN2009101794568A CN101908537B (zh) 2009-06-03 2009-10-13 用于显示设备的阵列基板及其制造方法
DE102009044337.1A DE102009044337B4 (de) 2009-06-03 2009-10-27 Arraysubstrat für ein Display sowie Verfahren zum Herstellen desselben
US12/631,796 US8158466B2 (en) 2009-06-03 2009-12-04 Array substrate for display device and method of fabricating the same
JP2009291887A JP5129228B2 (ja) 2009-06-03 2009-12-24 アレイ基板及びこれの製造方法
US13/416,972 US8502229B2 (en) 2009-06-03 2012-03-09 Array substrate for display device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090049214A KR101213708B1 (ko) 2009-06-03 2009-06-03 어레이 기판 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20100130490A KR20100130490A (ko) 2010-12-13
KR101213708B1 true KR101213708B1 (ko) 2012-12-18

Family

ID=43049408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090049214A Active KR101213708B1 (ko) 2009-06-03 2009-06-03 어레이 기판 및 이의 제조방법

Country Status (5)

Country Link
US (2) US8158466B2 (ko)
JP (1) JP5129228B2 (ko)
KR (1) KR101213708B1 (ko)
CN (1) CN101908537B (ko)
DE (1) DE102009044337B4 (ko)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247812B2 (en) 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8278657B2 (en) 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
KR101578694B1 (ko) * 2009-06-02 2015-12-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
WO2011001822A1 (en) * 2009-07-03 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011027649A1 (en) 2009-09-02 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a transistor, and manufacturing method of semiconductor device
KR101147414B1 (ko) * 2009-09-22 2012-05-22 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN102033379B (zh) * 2009-09-30 2012-08-15 群康科技(深圳)有限公司 液晶显示器与其制造方法
KR20130130879A (ko) * 2009-10-21 2013-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101117730B1 (ko) * 2009-12-23 2012-03-07 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
WO2011111781A1 (ja) * 2010-03-11 2011-09-15 シャープ株式会社 半導体装置およびその製造方法
KR101465192B1 (ko) 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011161875A1 (ja) * 2010-06-25 2011-12-29 シャープ株式会社 表示装置用基板及びその製造方法、表示装置
US8728860B2 (en) 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20120059855A (ko) * 2010-12-01 2012-06-11 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8927329B2 (en) * 2011-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor device with improved electronic properties
TWI455322B (zh) * 2011-04-22 2014-10-01 Au Optronics Corp 薄膜電晶體及其製造方法
KR101425064B1 (ko) * 2011-06-09 2014-08-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR101529557B1 (ko) 2011-06-09 2015-06-19 엘지디스플레이 주식회사 프린지 필드형 액정표시장치의 제조방법
CN102654698B (zh) * 2011-06-15 2015-03-25 京东方科技集团股份有限公司 液晶显示器阵列基板及其制造方法、液晶显示器
JP6019370B2 (ja) * 2012-01-11 2016-11-02 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、表示装置
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
CN103247532B (zh) * 2012-02-14 2016-07-06 群康科技(深圳)有限公司 薄膜晶体管及其制作方法及显示器
CN102651322A (zh) * 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件
CN102629591B (zh) * 2012-02-28 2015-10-21 京东方科技集团股份有限公司 一种阵列基板的制造方法及阵列基板、显示器
KR101324240B1 (ko) 2012-05-04 2013-11-01 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR102141977B1 (ko) 2012-07-20 2020-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
CN103208526B (zh) * 2012-12-28 2016-04-13 南京中电熊猫液晶显示科技有限公司 一种半导体器件及其制造方法
KR102089314B1 (ko) * 2013-05-14 2020-04-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR102120171B1 (ko) * 2013-07-08 2020-06-08 엘지디스플레이 주식회사 산화물 박막트랜지스터 어레이 기판 및 그 제조방법
KR102080482B1 (ko) * 2013-07-23 2020-02-24 엘지디스플레이 주식회사 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법
CN103500738A (zh) * 2013-10-14 2014-01-08 南京中电熊猫液晶显示科技有限公司 含刻蚀阻挡层的半导体器件及其制造方法和应用
KR102080484B1 (ko) * 2013-10-31 2020-02-24 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그의 제조방법
KR102142477B1 (ko) * 2013-11-14 2020-08-07 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
US9362413B2 (en) * 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
EP2874187B1 (en) 2013-11-15 2020-01-01 Evonik Operations GmbH Low contact resistance thin film transistor
KR102188690B1 (ko) * 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
CN103779232B (zh) 2014-01-28 2016-08-17 北京京东方光电科技有限公司 一种薄膜晶体管的制作方法
JP6216668B2 (ja) * 2014-03-17 2017-10-18 株式会社ジャパンディスプレイ 表示装置の製造方法
CN103928400A (zh) 2014-03-31 2014-07-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104091782B (zh) * 2014-06-23 2017-03-15 京东方科技集团股份有限公司 一种阵列基板及其制作方法、以及显示装置
CN104299915B (zh) * 2014-10-21 2017-03-22 北京大学深圳研究生院 金属氧化物薄膜晶体管制备方法
CN104617152A (zh) * 2015-01-27 2015-05-13 深圳市华星光电技术有限公司 氧化物薄膜晶体管及其制作方法
CN106328677B (zh) * 2015-06-30 2020-06-09 乐金显示有限公司 有机发光显示装置
TWI650817B (zh) 2015-08-28 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
TWI572020B (zh) * 2016-01-19 2017-02-21 友達光電股份有限公司 陣列基板以及其製作方法
CN106449521B (zh) * 2016-10-31 2018-06-15 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN106935598B (zh) * 2017-04-05 2019-08-27 上海中航光电子有限公司 阵列基板及其制造方法、触控面板和触控装置
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
WO2019104484A1 (zh) * 2017-11-28 2019-06-06 深圳市柔宇科技有限公司 薄膜晶体管及其制备方法、显示基板和显示装置
CN108183132A (zh) * 2017-12-27 2018-06-19 深圳市华星光电半导体显示技术有限公司 一种igzo薄膜晶体管制备方法
CN109638077A (zh) * 2018-10-29 2019-04-16 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管制备方法及薄膜晶体管
JP2020167188A (ja) * 2019-03-28 2020-10-08 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
CN111081782A (zh) * 2019-12-03 2020-04-28 Tcl华星光电技术有限公司 薄膜晶体管及其制备方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421480B1 (ko) 2001-06-01 2004-03-12 엘지.필립스 엘시디 주식회사 유기절연막의 표면처리 방법 및 그를 이용한박막트랜지스터 기판 제조방법
JP2008218495A (ja) 2007-02-28 2008-09-18 Canon Inc 薄膜トランジスタおよびその製造方法
JP2009021612A (ja) 2005-09-29 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02237161A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JP4461873B2 (ja) * 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
JP4737386B2 (ja) * 2005-03-31 2011-07-27 日本ゼオン株式会社 電子機器用回路基板の製造方法、電子機器用回路基板、および表示装置
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
KR20080000788A (ko) * 2006-06-28 2008-01-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2008147516A (ja) * 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
US8017422B2 (en) * 2007-06-19 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, method for manufacturing light emitting device, and light emitting device
JP5414161B2 (ja) * 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
JP5515281B2 (ja) * 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US20110263079A1 (en) * 2010-04-23 2011-10-27 Applies Materials, Inc. Interface protection layaer used in a thin film transistor structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421480B1 (ko) 2001-06-01 2004-03-12 엘지.필립스 엘시디 주식회사 유기절연막의 표면처리 방법 및 그를 이용한박막트랜지스터 기판 제조방법
JP2009021612A (ja) 2005-09-29 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008218495A (ja) 2007-02-28 2008-09-18 Canon Inc 薄膜トランジスタおよびその製造方法

Also Published As

Publication number Publication date
US20120211746A1 (en) 2012-08-23
KR20100130490A (ko) 2010-12-13
DE102009044337A1 (de) 2010-12-09
CN101908537A (zh) 2010-12-08
JP2010283326A (ja) 2010-12-16
US20100308324A1 (en) 2010-12-09
US8502229B2 (en) 2013-08-06
JP5129228B2 (ja) 2013-01-30
US8158466B2 (en) 2012-04-17
DE102009044337B4 (de) 2016-02-04
CN101908537B (zh) 2012-08-22

Similar Documents

Publication Publication Date Title
KR101213708B1 (ko) 어레이 기판 및 이의 제조방법
KR101593443B1 (ko) 어레이 기판의 제조방법
KR101280827B1 (ko) 어레이 기판 및 이의 제조방법
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
KR101128333B1 (ko) 어레이 기판 및 이의 제조방법
KR101246789B1 (ko) 어레이 기판 및 이의 제조방법
KR101790176B1 (ko) 어레이 기판의 제조방법
TWI438851B (zh) 陣列基板及製造該陣列基板的方法
KR101134989B1 (ko) 어레이 기판의 제조방법
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
KR102090458B1 (ko) 어레이 기판 및 이의 제조방법
KR101760946B1 (ko) 박막트랜지스터 어레이기판 제조방법
KR20100123535A (ko) 어레이 기판의 제조방법
KR101030968B1 (ko) 어레이 기판 및 이의 제조방법
KR20110113042A (ko) 어레이 기판 및 이의 제조방법
KR20100130523A (ko) 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법
KR20110056899A (ko) 어레이 기판 및 이의 제조방법
KR20110096337A (ko) 어레이 기판 및 이의 제조 방법
KR20110063022A (ko) 어레이 기판 및 이의 제조 방법
KR20110058355A (ko) 어레이 기판 및 이의 제조방법
KR102142476B1 (ko) 어레이 기판 및 이의 제조방법
KR101847063B1 (ko) 어레이 기판의 제조방법
KR20100055127A (ko) 어레이 기판의 제조방법
KR20110028040A (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20171116

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20181114

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20191113

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-4-4-U10-U11-OTH-PR1001 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 14