CN101840936B

CN101840936B - 包括晶体管的半导体装置及其制造方法

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Publication number: CN101840936B
Application number: CN201010118843.3A
Authority: CN
Inventors: 坂田淳一郎; 乡户宏充; 岛津贵志
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2009-02-13
Filing date: 2010-02-03
Publication date: 2014-10-08
Anticipated expiration: 2030-02-03
Also published as: KR20100092882A; CN101840936A; KR101667368B1; JP2010212673A; TWI521697B; JP6110974B2; JP2015005757A; US20100207119A1; TW201036168A; JP5593086B2; US8350261B2; JP2016146498A

Abstract

本发明涉及包括晶体管的半导体装置及其制造方法。本发明的目的之一在于在具有氧化物半导体层的晶体管或具有该晶体管的半导体装置中抑制电特性的退化。在将氧化物半导体用作沟道层的晶体管中，接触于氧化物半导体层的表面地设置有p型硅层。另外，至少接触于氧化物半导体层中的形成沟道的区域地设置有p型硅层，而且接触于氧化物半导体层中的不设置有p型硅层的区域地设置有源电极层及漏电极层。

Description

包括晶体管的半导体装置及其制造方法

技术领域

本发明涉及一种使用氧化物半导体层的晶体管、具有该薄膜晶体管的半导体装置和它们的制造方法。

背景技术

世界上存在着各种各样的金属氧化物，并且它们用于各种各样的用途。氧化铟是为众人所知的材料，它用作液晶显示器等所需的透明电极材料。

有的金属氧化物呈现半导体特性。一般来说，金属氧化物成为绝缘体，但是有时会依构成金属氧化物的元素的组合而成为半导体。

例如，作为呈现半导体特性的金属氧化物，可以举出氧化钨、氧化锡、氧化铟、氧化锌等，将该金属氧化物用于沟道形成区域的薄膜晶体管是已知的(参照专利文献1至4、非专利文献1)。

但是，作为金属氧化物的种类，不仅有一元系氧化物，而且还有多元系氧化物。例如，已知具有同系相(homologous series)的InGaO₃(ZnO)_m(m为自然数)作为具有In、Ga、Zn的多元系氧化物半导体(参照非专利文献2至4)。

另外，还已知：可以将上述由In-Ga-Zn系氧化物构成的氧化物半导体应用于薄膜晶体管(也称为TFT)的沟道层(参照专利文献5、非专利文献5及6)。

但是，氧化物半导体的半导体特性因受到元件制造工序中的蚀刻剂及等离子体的负面影响或混入有氢等元素而容易变动，因此发生元件的电特性不均匀或退化的问题。

专利文献1日本专利申请公开1985-198861号公报

专利文献2日本专利申请公开1996-264794号公报

专利文献3日本PCT国际申请翻译1999-505377号公报

专利文献4日本专利申请公开2000-150900号公报

专利文献5日本专利申请公开2004-103957号公报

非专利文献1 M.W.Prins，K.O.Grosse-Holz，G.Muller，J.F.M.Cillessen，J.B.Giesbers，R.P.Weening，and R.M.Wolf，“A ferroelectrictransparent thin-film transistor”，Appl.Phys.Lett.，17 June 1996，Vol.68p.3650-3652

非专利文献2 M.Nakamura，N.Kimizuka，and T.Mohri，“The PhaseRelations in the In₂O₃-Ga₂ZnO₄-ZnO System at 1350℃”，J.Solid StateChem.，1991，Vol.93，p.298-315

非专利文献3 N.Kimizuka，M.Isobe，and M.Nakamura，“Synthesesand Single-Crystal Data of Homologous Compounds，In₂O₃(ZnO)_m(m＝3，4，and 5)，InGaO₃(ZnO)₃，and Ga₂O₃(ZnO)_m(m＝7，8，9，and 16)in theIn₂O₃-ZnGa₂O₄-ZnO System”，J.Solid State Chem.，1995，Vol.116，p.170-178

非专利文献4中村真佐樹，君塚昇，毛利尚彦，磯部光正，“ホモロガス相、InFeO₃(ZnO)_m(m：自然数)とその同型化合物の合成および結晶構造”，固体物理，1993年，Vol.28，No.5，p.317-327

非专利文献5 K.Nomura，H.Ohta，K.Ueda，T.Kamiya，M.Hirano，and H.Hosono，“Thin-film transistor fabricated in single-crystallinetransparent oxide semiconductor”，SCIENCE，2003，Vol.300，p.1269-1272

非专利文献6 K.Nomura，H.Ohta，A.Takagi，T.Kamiya，M.Hirano，and H.Hosono，“Room-temperature fabrication of transparent flexiblethin-film transistors using amorphous oxide semiconductors”，NATURE，2004，Vol.432，p.488-492

发明内容

鉴于上述问题，本发明的一个方式的目的之一在于在具有氧化物半导体层的晶体管或具有该晶体管的半导体装置中抑制电特性的不均匀或退化。

为了解决上述问题，本发明的一个方式采用如下结构：在将氧化物半导体用作沟道层的晶体管中，p型硅层设置在氧化物半导体层的表面(背沟道一侧)上且接触于氧化物半导体层的表面(背沟道一侧)。在此情况下，p型硅层用作减少混入到氧化物半导体层的氢等元素的保护膜，同时在制造工序中还用作氧化物半导体层的保护膜，从而能够抑制晶体管的电特性的不均匀或退化。另外，即使在氧化物半导体层的背沟道一侧引起氧缺陷(oxygen vacancy)而产生载流子(电子)，产生的载流子(电子)被俘获到p型硅层，而能够抑制电特性的不均匀或退化。

另外，本发明的一个方式还可以采用如下结构：至少接触于氧化物半导体层中的形成沟道的区域地设置有p型硅层，而且接触于氧化物半导体层中的不设置有p型硅层的区域地设置有源电极层及漏电极层。

另外，本发明的一个方式还可以采用如下结构：在氧化物半导体层中，在不设置有p型硅层的区域中设置用作源区或漏区的低电阻区域，并且接触于该低电阻区域地设置有源电极层及漏电极层。

另外，本发明的一个方式提供一种晶体管，包括：栅电极；设置在栅电极上的栅极绝缘层；设置在栅极绝缘层上且重叠于栅电极的氧化物半导体层；设置在所述氧化物半导体层的表面上且接触于所述氧化物半导体层的表面的p型硅层；以及电连接于氧化物半导体层的源电极层及漏电极层。另外，源电极层及所述漏电极层还可以设置在不设置有p型硅层的氧化物半导体层的表面的至少一部分上且接触于不设置有p型硅层的氧化物半导体层的表面的至少一部分。另外，还可以在接触于源电极层的氧化物半导体层的区域中设置用作源区的第一低电阻区，而在接触于漏电极层的氧化物半导体层的区域中设置用作漏区的第二低电阻区。

另外，本发明的一个方式提供一种晶体管，包括：栅电极；设置在栅电极上的栅极绝缘层；设置在栅极绝缘层上且重叠于栅电极的氧化物半导体层；设置在氧化物半导体层的表面的一部分上且接触于氧化物半导体层的表面的一部分的p型硅层；设置在不设置有p型硅层的氧化物半导体层的表面的至少一部分上且接触于不设置有p型硅层的氧化物半导体层的表面的至少一部分的第一金属氧化物层及第二金属氧化物层；电连接于第一金属氧化物层的源电极层；以及电连接于第二金属氧化物层的漏电极层。

另外，本发明的一个方式提供一种晶体管，包括：栅电极；设置在栅电极上的栅极绝缘层；设置在栅极绝缘层上的源电极层及漏电极层；设置在源电极层及漏电极层上且中间夹着栅极绝缘层设置在栅电极上的氧化物半导体层；以及设置在氧化物半导体层的表面上且接触于氧化物半导体层的表面的p型硅层。

另外，本发明的一个方式提供一种晶体管的制造方法，包括：在衬底上形成栅电极；在栅电极上形成栅极绝缘层；在栅极绝缘层上形成重叠于栅电极的氧化物半导体层；覆盖氧化物半导体层地形成p型硅层；蚀刻p型硅层，以暴露氧化物半导体层的一部分；在p型硅层及氧化物半导体层上形成导电膜；以及蚀刻导电膜，以形成源电极层及漏电极层。

另外，本发明的一个方式提供一种晶体管的制造方法，包括：在衬底上形成栅电极；在栅电极上形成栅极绝缘层；在栅极绝缘层上形成重叠于栅电极的氧化物半导体层；覆盖氧化物半导体层地形成p型硅层；蚀刻p型硅层，以暴露氧化物半导体层的一部分；通过对氧化物半导体层的露出部分进行等离子体处理，形成低电阻区；在p型硅层及氧化物半导体层上形成导电膜；以及蚀刻导电膜，以形成源电极层及漏电极层。

在本说明书中，氧氮化硅是作为其成分氧的含量多于氮的含量的，并且优选是当利用卢瑟福背散射光谱学法(RBS：RutherfordBackscattering Spectrometry)以及氢前方散射法(HFS：HydrogenForward Scattering)进行测量时作为浓度范围以50至70原子％包含氧，以0.5至15原子％包含氮，以25至35原子％包含硅，以0.1至10原子％包含氢。另外，氮氧化硅是作为其成分氮的含量多于氧的含量的，并且优选是当利用RBS及HFS进行测量时作为浓度范围以5至30原子％包含氧，以20至55原子％包含氮，以25至35原子％包含硅，以10至30原子％包含氢。然而，当将构成氧氮化硅或氮氧化硅的原子的总计设定为100原子％时，氮、氧、硅及氢的含有比率包含在上述范围内。

在本说明书中，半导体装置指的是能够通过利用半导体特性而工作的所有装置，因此显示装置、半导体电路以及电子设备都是半导体装置。此外，在本说明书中显示装置包括发光装置、液晶显示装置。发光装置包括发光元件，并且液晶显示装置包括液晶元件。发光元件在其范畴内包括由电流或电压控制亮度的元件，具体地说，包括无机EL(Electro Luminescence，即电致发光)元件、有机EL元件、LED元件等。

在本说明书中，当明确地描述B形成在A的上面或B形成在A上时，其并不一定意味着B与A直接接触。该描述也包括A和B不彼此直接接触的情况，即，另一物体插在A和B之间的情况。

根据本发明的一个方式，在沟道层由氧化物半导体构成的晶体管中，p型硅层设置在氧化物半导体层的表面上且接触于氧化物半导体层的表面，从而能够抑制晶体管的电特性退化。

附图说明

图1A至1C是说明根据实施方式1的晶体管的结构的图；

图2A至2F是说明根据实施方式1的晶体管的制造方法的一个例子的图；

图3A和3B是说明根据实施方式1的晶体管的结构的图；

图4A和4B是说明根据实施方式1的晶体管的结构的图；

图5A至5E是说明根据实施方式2的晶体管的制造方法的一个例子的图；

图6A至6C是说明根据实施方式2的晶体管的结构的图；

图7A和7B是说明根据实施方式3的晶体管的结构的图；

图8A至8D是说明根据实施方式3的晶体管的制造方法的一个例子的图；

图9A至9C是说明根据实施方式3的晶体管的结构的图；

图10A至10C是说明根据实施方式4的晶体管的结构的图；

图11A至11E是说明根据实施方式4的晶体管的制造方法的一个例子的图；

图12A和12B是说明根据实施方式4的晶体管的结构的图；

图13A至13D是说明根据实施方式5的半导体装置的制造方法的一个例子的图；

图14A至14C是说明根据实施方式5的半导体装置的制造方法的一个例子的图；

图15是说明根据实施方式5的半导体装置的制造方法的一个例子的图；

图16是说明根据实施方式5的半导体装置的制造方法的一个例子的图；

图17是说明根据实施方式5的半导体装置的制造方法的一个例子的图；

图18是说明根据实施方式5的半导体装置的制造方法的一个例子的图；

图19是说明根据实施方式5的半导体装置的制造方法的一个例子的图；

图20A至20C是说明根据实施方式6的半导体装置的一个例子的图；

图21是说明根据实施方式7的半导体装置的一个例子的图；

图22A和22B是说明根据实施方式8的半导体装置的一个例子的图；

图23A和23B是示出电视装置及数码相框的例子的外观图；

图24A和24B是示出游戏机的例子的外观图；

图25A至25E是说明根据实施方式1的晶体管的制造方法的一个例子的图；

图26A至26C是说明根据实施方式1的晶体管的结构的图；

图27A和27B是说明用于模拟实验的模型的图；

图28A和28B是说明通过模拟实验而获得的氢的扩散系数的图；

图29A至29D是说明用于模拟实验的晶体管的结构的图；

图30A和30B是说明用于模拟实验的晶体管的结构的图；

图31是示出通过模拟实验而得到的晶体管的电特性的计算结果的图；

图32A和32B是通过模拟实验而得到的晶体管的电特性的计算结果的图。

具体实施方式

以下参考附图详细描述本发明的实施方式。但是，本发明不局限于以下所示的实施方式中记载的内容，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨的条件下可以被变换为各种各样的形式。因此，本发明不被解释为局限于以下所示的实施方式的记载内容中。此外，根据不同的实施方式的结构可以适当地组合而实施。另外，在以下所说明的发明的结构中，使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。

实施方式1

在本实施方式中，参照附图说明构成半导体装置的晶体管的结构的一个例子。

图1A至1C所示的晶体管120包括：设置在衬底100上的栅极(包括栅极布线及栅电极(以下称为栅电极102))；设置在栅电极102上的栅极绝缘层104；设置在栅极绝缘层104上的氧化物半导体层108；设置在氧化物半导体层108的表面上且接触于氧化物半导体层108的表面的p型硅层112；电连接于氧化物半导体层108的源极(包括源极布线及源电极(以下称为源电极层116a))及漏极(包括漏极布线及漏电极(以下称为漏电极层116b))(参照图1A至1C)。

在图1A至1C中，图1A是俯视图，图1B是沿图1A中的虚线A1-B1的截面图，并且图1C是沿图1A中的A2-B2的截面图。

氧化物半导体层108设置为其至少一部分中间夹着栅极绝缘层104重叠于栅电极102，并用作形成晶体管120的沟道区域的层(沟道层)。

作为氧化物半导体层108，可以使用具有半导体特性的氧化物材料。例如，可以使用具有由InMO₃(ZnO)_m(m＞0)表示的结构的氧化物半导体，特别优选的是，使用In-Ga-Zn-O类氧化物半导体。另外，M表示选自镓(Ga)、铁(Fe)、镍(Ni)、锰(Mn)和钴(Co)中的一种金属元素或多种金属元素。例如，除了有作为M而包含Ga的情况之外，还有作为M而包含Ga与Ni或Ga与Fe等Ga以外的上述金属元素的情况。另外，在上述氧化物半导体中，有如下氧化物半导体：除了包含作为M的金属元素之外，还包含作为杂质元素的Fe、Ni等过渡金属元素或该过渡金属的氧化物。在本说明书中，在具有由InMO₃(ZnO)_m(m＞0)表示的结构的氧化物半导体中，将具有作为M至少包含Ga的结构的氧化物半导体称为In-Ga-Zn-O类氧化物半导体，并且将该薄膜还称为In-Ga-Zn-O类非单晶膜。

另外，作为应用于氧化物半导体层108的氧化物半导体，除了上述以外，还可以应用In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类、In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、In-O类、Sn-O类、Zn-O类的氧化物半导体。

P型硅层112在至少重叠于栅电极102的区域中设置在氧化物半导体层108的表面上且接触于氧化物半导体层108的表面。另外，p型硅层112还可以设置在氧化物半导体层108的表面的一部分上，并且接触于氧化物半导体层108上的不设置有p型硅层112的区域地设置源电极层116a及漏电极层116b。这里，示出如下情况：在氧化物半导体层108上不设置有p型硅层112的区域彼此相离而设置，并且分别接触于该区域地设置源电极层116a及漏电极层116b。

另外，p型硅层112由p型硅构成。另外，这里描述的“p型硅”是指如下硅：硅中含有的赋予p型的杂质的浓度为1×10¹⁷atoms/cm³以上，并且氧及氮的浓度分别为1×10²⁰atoms/cm³以下。作为赋予p型的杂质，可以举出硼等。另外，能够通过二次离子质谱分析技术(SIMS)测量p型硅层112中含有的上述杂质的浓度。

另外，p型硅层112的结晶状态可以采用非晶硅、微晶硅或多晶硅。另外，p型硅层112还可以包含上述结晶结构中的两种以上的结晶结构(例如，非晶结构和微晶结构(或多晶结构))。

另外，作为p型硅层112的形成方法，可以使用CVD法、溅射法、蒸镀法、涂敷法等。另外，p型硅层112的厚度可以为1nm以上且500nm以下，优选为10nm以上且100nm以下。

例如，通过在氩气氛等不含有氢的气氛或氢含量少的气氛中使用溅射法形成p型硅层112，可以降低p型硅层112中含有的氢浓度，并还可以减少起因于该p型硅层112中含有的氢的氧化物半导体层108的半导体特性的变动。

另外，在通过溅射法形成p型硅层112的情况下，优选使用直流(DC)溅射装置(也包括以脉冲方式施加偏压的脉冲DC溅射装置)。与使用RF溅射装置的情况相比，DC溅射装置也能够处理大型衬底。这优越于使用氧化硅层或氮化硅层等的绝缘层作为保护层的情况。这是因为如下缘故：在使用溅射法形成氧化硅层或氮化硅层等的绝缘层的情况下(在使用绝缘体作为靶材的情况下)需要采用难以实现大型化的RF溅射技术。

在使用DC溅射装置形成p型硅层112的情况下，可以使用添加有硼等赋予p型的杂质的硅靶材。

如图1A至1C所示，接触于氧化物半导体层108的背沟道一侧(与栅电极102相反一侧的表面)地设置p型硅层112，以将p型硅层112用作保护膜，而能够抑制氢等元素混入到氧化物半导体层108。其结果是，能够抑制起因于氢等元素的混入的氧化物半导体层108的半导体特性的变动，于是，能够抑制以氧化物半导体层108为沟道层的晶体管的电特性的不均匀或退化。

另外，即使因为蚀刻或形成膜时的损伤等而在氧化物半导体层108的背沟道一侧引起氧缺陷而产生载流子(电子)，通过接触于氧化物半导体层108地设置p型硅层112来使产生的载流子(电子)被俘获到p型硅层112，而能够抑制电特性的不均匀或退化。

另外，在氧化物半导体层108上设置源电极层116a及漏电极层116b的情况下，可以将p型硅层112用作沟道保护层(沟道停止层)。因此，与不在氧化物半导体层108上设置p型硅层112的情况(沟道蚀刻型)相比，能够抑制由于暴露氧化物半导体层108而导致的特性变化。在将p型硅层112特地用作沟道保护层的情况下，优选使用致密的膜作为p型硅层112。例如，通过使用CVD法形成p型硅层112，能够形成致密的膜。

p型硅层112设置为至少接触于在氧化物半导体层108中形成沟道的区域的表面。另外，还可以在p型硅层112上形成氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜等绝缘膜。设置在p型硅层112上的绝缘膜既可通过溅射法或CVD法等进行成膜来形成，又可使p型硅层112的表面氧化(也包括自然氧化)或氮化来形成。可以在氧气氛中或氮气氛中进行等离子体处理，以使p型硅层112的表面氧化或氮化。

另外，在图1A至1C中，源电极层116a用作晶体管120的源极，而漏电极层116b用作晶体管120的漏极。另外，根据晶体管120的驱动方法，有时会有将源电极层116a用作漏极并将漏电极层116b用作源极的情况。

另外，在图1A至1C所示的结构中，作为接触于氧化物半导体层108的表面而设置的材料，除了p型硅以外，还可以使用p型锗、对硅添加了锗的p型硅锗或p型碳化硅(SiC)。

以下，根据计算机模拟实验说明接触于氧化物半导体层地设置硅层的情况下的效果。注意，这里对非晶硅(a-Si)和非晶氧化硅(a-SiO₂)的氢阻挡效果进行验证。

[计算方法]

首先，通过经典分子动力学模拟实验，在温度T＝27℃，并且压力P＝1atm的条件下以数值方式解各原子的运动方程式，来追踪原子的运动。并且，以根据计算结果而获得的H的均方位移，按照爱因斯坦的公式(公式(1))求得H的扩散系数D。该扩散系数D越大，扩散越容易。

[公式1]

\lim_{t &RightArrow; \infty} {&lang; \frac{1}{N} Σ_{i = 1}^{N} {| r_{i} (t) - r_{i} (0) |}^{2} &rang;}_{t} = 6 Dt . . . (1)

<计算模型与计算条件>

准备将60个H原子(10atom％)放在540个a-Si原子中的a-Si:H模型(参照图27A)和将60个H原子(10atom％)放在540个a-SiO₂原子中的a-SiO₂:H模型(参照图27B)。这里，采用在三维周期边界条件下计算块体。

在本计算中使用的经典分子动力学法中，对作为原子间相互作用的特征的经验势进行定义，以评价施加到各原子的力量。在a-Si:H模型中，采用Tersoff势。在a-SiO₂:H模型中的a-SiO₂中，采用Born-Mayer-Huggins势和Morse势，并且在a-SiO₂与氢原子间(硅原子与氢原子间、氧原子与氢原子间)采用Lennard-Jones势。作为计算程序，采用由富士通株式会社制造的模拟软件“Materials Explorer 5.0”。

在各计算模型中，在温度T＝27℃，并且压力P＝1atm的条件下进行1nsec之间(时步长度为0.2fsec×500万步长)的经典分子动力学模拟实验。

<计算结果与考察>

图28A分别示出通过计算而求得的a-Si中的H原子的均方位移和a-SiO₂中的H原子的均方位移。图28B示出根据图28A中的过程线的斜率大致一定的区域(70psec至100psec)而求得的各计算模型的H原子的扩散系数D。由图28B可知，a-Si中的H原子的扩散系数比a-SiO₂中的H原子小，从而与a-SiO₂中的H原子相比，a-Si中的H原子不容易扩散。就是说，a-Si膜的防止氢的混入的效果高于a-SiO₂膜。

接着，基于计算机模拟实验，说明接触于氧化物半导体层108而设置的硅层为p型的情况下的效果。

图29A至29D示出用于计算的薄膜晶体管的结构。

图29A示出如下结构(结构1)：薄膜晶体管包括栅电极902、设置在栅电极902上的栅极绝缘层904、设置在栅极绝缘层904上的氧化物半导体层908和设置在氧化物半导体层908上的源电极层916a及漏电极层916b。结构1假设沟道蚀刻型薄膜晶体管的理想结构。

图29B示出如下结构(结构2)：虽然晶体管的结构与图29A所示的结构相同，但是假设因氧缺陷或氢的侵入而产生在氧化物半导体层908的背沟道一侧的表面(与栅电极902相反一侧的表面)的载流子(电子)(由蚀刻或成膜等导致的损伤)。

图29C示出如下结构(结构3)：薄膜晶体管包括栅电极902、设置在栅电极902上的栅极绝缘层904、设置在栅极绝缘层904上的氧化物半导体层908、设置在氧化物半导体层908上的n型硅层922和设置在氧化物半导体层908和n型硅层922上的源电极层916a及漏电极层916b。另外，与结构2同样，结构3假设因氧缺陷或氢的侵入而产生在氧化物半导体层908的背沟道一侧的表面的载流子(电子)。

图29D示出如下结构(结构4)：虽然晶体管的结构与图29C所示的结构大致相同，但是假设在氧化物半导体层908上设置p型硅层912而不设置n型硅层的情况(图1A至1C所示的结构)。另外，与结构2和结构3同样，结构4假设因氧缺陷或氢的侵入而产生在氧化物半导体层908的背沟道一侧的表面的载流子(电子)。

在图29A至29D中，假设如下条件：栅电极902由100nm的钨构成，功函数为4.6eV；栅极绝缘层904由100nm的氧氮化硅层构成，介电常数为4.1；氧化物半导体层908由50nm的IGZO(i层)构成，带隙(Eg)为3.05eV，电子亲和力(χ)为4.3eV，电子本征迁移率(μ_n)为15cm²/Vs；源电极层916a及漏电极层916b由100nm的钛构成，功函数为4.3eV。

另外，结构3假设如下条件：n型硅层922由50nm的非晶硅构成，并且添加有1×10¹⁷atoms/cm³的赋予n型导电类型的杂质元素。

另外，结构4假设如下条件：p型硅层912由50nm的非晶硅构成，并且添加有1×10¹⁷atoms/cm³的赋予p型导电类型的杂质元素。

另外，在结构2至结构4中，作为在氧化物半导体层908的背沟道一侧假设的载流子(电子)，在氧化物半导体层908的背沟道一侧10nm处假设供给电子的施主能级。另外，一般地说，在接触于氧化物半导体层的背沟道一侧地设置硅层的情况(结构3及4)下，将硅层用作保护膜，与沟道蚀刻型(结构2)相比，能够减小对氧化物半导体层的损伤，但是这里，在结构2至4中假设同样的施主能级，以进行比较。

接着，对上述图29A至29D的结构分别使用Silvaco公司制造的模拟实验软件“Atlas”进行计算。

另外，假设图30A和30B所示的晶体管的结构，以进行计算。具体地说，在结构1至4中，将沟道长度方向上的栅电极的长度设定为20μm，将源电极层与漏电极层之间的距离设定为10μm。并且，在结构3及4中，如图30B所示那样，将沟道长度方向上的硅层的长度设定为12μm。另外，在结构1至4中，将沟道宽度W设定为100μm。

图31示出关于图29A至29D所示的薄膜晶体管的电流-电压特性的计算结果。这里，Vds＝10V。注意，在图31中，纵轴表示源极-漏极间的电流(Ids[A])，而横轴表示栅极-源极间的电位差(Vgs[V])。

由图31可知，在假设氧化物半导体层908的背沟道一侧不被损伤的理想结构1中，Id-Vg曲线从Vg＝0V上升。另一方面，在假设氧化物半导体层908的背沟道一侧被损伤的结构2中，阈值电压(Vth)偏移到负一侧而处于常开状态。

另外，在假设氧化物半导体层908的背沟道一侧被损伤，并且接触于氧化物半导体层908的背沟道一侧地设置n型硅层922的结构3中，Vth大幅度地偏移到负一侧而使截止泄漏(晶体管截止时的泄漏电流)上升。

另一方面，在假设氧化物半导体层908的背沟道一侧被损伤，并且接触于氧化物半导体层908的背沟道一侧地设置p型硅层912的结构4中，与结构2及结构3相比，能够获得接近理想结构的结构1的半导体特性。这是因为如下缘故：通过接触于氧化物半导体层地设置p型硅层，产生在氧化物半导体层的背沟道一侧的载流子(电子)被俘获到p型硅层，而能够抑制晶体管的电特性的退化。

其次，图32A和32B示出在上述结构4中改变硅层的厚度和被添加的p型杂质元素的浓度而进行计算的结果。注意，除了硅层的厚度和杂质浓度以外的条件与上述结构4同样。因此，还假设因氧缺陷或氢的侵入而产生在氧化物半导体层的背沟道一侧的表面的载流子(电子)。

图32A示出关于改变在50nm厚的硅层中含有的赋予p型的杂质元素的浓度的情况下的薄膜晶体管的电流-电压特性的计算结果。另外，图32B示出关于改变在10nm厚的硅层中含有的赋予p型的杂质元素的浓度的情况下的薄膜晶体管的电流-电压特性的计算结果。

根据图32A和32B可知，随着硅层中含有的杂质元素的浓度的升高，Vth偏移到正一侧。另外，在杂质元素的浓度高的情况下，厚度越大，Vth越向正一侧偏移。

以下，说明图1A至1C所示的结构中的氧化物半导体层108和p型硅层112的形状。注意，在以下说明中，p型硅层112的宽度(Wb)和氧化物半导体层108的宽度(Wc)分别是指沟道宽度方向上的p型硅层112的长度和氧化物半导体层108的长度。另外，p型硅层112的长度(Lb)和氧化物半导体层108的长度(Lc)分别是指沟道长度方向上的p型硅层112的长度和氧化物半导体层108的长度。另外，沟道长度方向是指与在晶体管120中载流子迁移的方向大致平行的方向(连接源电极层116a和漏电极层116b的方向)，而沟道宽度方向是指与沟道长度方向大致垂直的方向。

在图1A至1C所示的晶体管中，p型硅层112的宽度(Wb)大于氧化物半导体层108的宽度(Wc)，并且p型硅层112设置为在沟道宽度方向上跨越(横跨)氧化物半导体层108的两端部。另外，p型硅层112的长度(Lb)小于氧化物半导体层108的长度(Lc)，在沟道长度方向上设置两个不被p型硅层112覆盖的氧化物半导体层108的区域，并且该彼此相离而设置的两个区域与源电极层116a及漏电极层116b电连接。通过采用这种结构，能够降低起因于氧化物半导体层108表面的半导体特性的变化而产生的泄漏电流。

注意，本实施方式所示的晶体管的结构不局限于图1A至1C。

在图1A至1C中，虽然示出氧化物半导体层108通过增大其长度(Lc)而在沟道长度方向上跨越栅电极102的端部的晶体管120，但是如图3A和3B所示的晶体管121那样，还可以采用通过减小氧化物半导体层108的长度(Lc)而将整个氧化物半导体层108配置在栅电极102上的结构。另外，在图3A和3B中，图3A是俯视图，而图3B是沿图3A的A1-B1线的截面图。

另外，在图1A至1C及图3A和3B的结构中，还可以在重叠于氧化物半导体层108的区域中将源电极层116a及漏电极层116b的宽度(Wd)设定为大于氧化物半导体层108的宽度(Wc)(参照图4A和4B)。通过采用这种结构，在图4A和4B中分别示出的晶体管122及晶体管123有如下优点：因为能够由源电极层116a及漏电极层116b覆盖不接触于p型硅层112的氧化物半导体层108的区域，所以能够保护氧化物半导体层108来提高可靠性。另外，能够增大氧化物半导体层108与源电极层116a及漏电极层116b的接触面积，以降低氧化物半导体层108与源电极层116a及漏电极层116b的接触电阻。

另外，源电极层116a及漏电极层116b的宽度(Wd)是指沟道宽度方向上的源电极层116a及漏电极层116b的长度。

另外，既可将源电极层116a及漏电极层116b的宽度(Wd)设定为大于p型硅层112的宽度(Wb)，又可只将源电极层116a及漏电极层116b中的一方的宽度(Wd)设定为大于氧化物半导体层108的宽度(Wc)(及p型硅层112的宽度(Wb))。

另外，在本实施方式所示的结构中，还可以在p型硅层112的上方及/或下方设置黑矩阵等的遮光部，以对p型硅层112进行遮光处理。通过对p型硅层112进行遮光处理，能够抑制起因于对p型硅层112的光照射的晶体管的电特性的不均匀。另外，在将遮光材料用于栅电极102的情况下，可以在p型硅层112的上方(与栅电极102相反一侧)设置黑矩阵等的遮光部。

以下，参照图2A至2F说明图1A至1C所示的晶体管的制造方法的一个例子。

首先，在衬底100上形成栅电极102，在该栅电极102上形成栅极绝缘层104，然后在栅极绝缘层104上形成氧化物半导体层106(参照图2A)。

作为衬底100，只要是具有绝缘表面的衬底，即可，例如可以使用玻璃衬底。除了上述以外，作为衬底100，还可以采用：陶瓷衬底、石英衬底、蓝宝石衬底等由绝缘体构成的绝缘衬底；利用绝缘材料覆盖由硅等半导体材料构成的半导体衬底的表面而成的衬底；利用绝缘材料覆盖由金属或不锈钢等导电体构成的导电衬底的表面而成的衬底。此外，只要能够承受制造工序的热处理，就也可以采用塑料衬底。

栅电极102可以通过在衬底100的整个表面上形成导电膜之后利用光刻法对导电膜进行蚀刻来形成。

栅电极102可以由铝(Al)、铜(Cu)、钼(Mo)、钨(W)、钛(Ti)等导电材料形成。注意，在将铝用于布线及电极的情况下，因为铝单质有耐热性低并且容易腐蚀等的问题点，所以优选组合铝和耐热导电材料而使用。

耐热导电材料可以由选自钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素；以上述元素为成分的合金；组合上述元素而成的合金；以上述元素为成分的氮化物形成。层叠由这些耐热导电材料构成的膜和铝(或铜)来形成布线和电极，即可。

另外，栅电极102还可以由具有对可见光的透光性及高导电性的材料形成。作为这种材料，例如可以使用铟锡氧化物(Indium Tin Oxide，即ITO)、包含氧化硅的铟锡氧化物(ITSO)、有机铟、有机锡、氧化锌(ZnO)等。

栅极绝缘层104可以通过利用氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜或者氧化钽膜等来形成。此外，也可以层叠这些膜。这些膜例如可以通过利用溅射法等以10nm以上且500nm以下的厚度来形成。

氧化物半导体层106可以由In-Ga-Zn-O类氧化物半导体形成。在此情况下，可以通过使用包含In、Ga和Zn的氧化物半导体靶材(例如，In₂O₃∶Ga₂O₃∶ZnO＝1∶1∶1)的溅射法形成具有非晶结构的氧化物半导体层106。

作为溅射法的条件，例如，将衬底100与靶材的距离设定为30mm以上且500mm以下，将压力设定为0.01Pa以上且2.0Pa以下，将直流(DC)电源设定为0.25kW以上且5.0kW以下，将温度设定为20℃以上且200℃以下，并且将气氛设定为氩气氛、氧气氛或氩与氧的混合气氛。

此外，通过在溅射法中使用脉冲直流(DC)电源，可以减少灰尘，并且厚度的分布也均匀，因此是优选的。另外，氧化物半导体层106的厚度可以为5nm以上且200nm以下左右。

在形成In-Ga-Zn-O类非单晶膜作为氧化物半导体层106的情况下，还可以在包含In、Ga和Zn的氧化物半导体靶材中添加有绝缘杂质。作为该杂质，应用以氧化硅、氧化锗、氧化铝等为代表的绝缘氧化物、以氮化硅、氮化铝等为代表的绝缘氮化物或氧氮化硅、氧氮化铝等绝缘氧氮化物。对氧化物半导体靶材添加其浓度为不损害氧化物半导体的电导性的程度的上述绝缘氧化物或绝缘氮化物。

通过使氧化物半导体层106包含绝缘杂质，能够抑制该氧化物半导体层106的结晶化。通过抑制氧化物半导体层106的结晶化，能够实现薄膜晶体管的特性的稳定化。另外，通过使In-Ga-Zn-O类氧化物半导体包含氧化硅等杂质，即使进行200℃以上且600℃以下的热处理，也能够防止该氧化物半导体的结晶化或微晶粒的生成。

作为应用于氧化物半导体层106的氧化物半导体，除了上述以外，还可以应用In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类、In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、In-O类、Sn-O类、Zn-O类的氧化物半导体。另外，通过对这些氧化物半导体添加抑制结晶化而保持非晶状态的杂质，能够使薄膜晶体管的特性稳定化。该杂质为以氧化硅、氧化锗、氧化铝等为代表的绝缘氧化物、以氮化硅、氮化铝等为代表的绝缘氮化物或氧氮化硅、氧氮化铝等绝缘氧氮化物等。

接着，蚀刻氧化物半导体层106来形成岛状氧化物半导体层108(参照图2B)。此时，将氧化物半导体层106蚀刻为使岛状氧化物半导体层108至少残留在栅电极102的上方。

接着，覆盖氧化物半导体层108地形成p型硅层110(参照图2C)。

p型硅层110能够通过溅射法而形成。在此情况下，在氩气氛中通过使用硅靶材或添加有硼的硅靶材的DC溅射法形成p型硅层110。但是，不局限于此，还可以使用CVD法等形成p型硅层110。另外，根据成膜条件，有时会有氧化物半导体层108与p型硅层110的很薄混合层(如硅的氧化物等)形成在氧化物半导体层108与p型硅层110的界面的情况。

接着，蚀刻p型硅层110，以形成岛状p型硅层112(参照图2D)。此时，将p型硅层110蚀刻为使岛状p型硅层112至少残留在重叠于栅电极102的区域中。另外，将p型硅层110蚀刻为暴露氧化物半导体层108的至少一部分。

作为蚀刻，例如可以应用使用TMAH(Tetra Methyl AmmoniumHydroxide，即四甲基氢氧化铵)的湿蚀刻。在此情况下，能够得到氧化物半导体层108与p型硅层110之间的高蚀刻选择比，从而能够在几乎不蚀刻氧化物半导体层108的状态下良好地蚀刻p型硅层110。另外，能够减小对氧化物半导体层108的损伤。

注意，蚀刻选择比是指例如蚀刻A层和B层的情况下的A层的蚀刻速率与B层的蚀刻速率之间的差异。就是说，“高蚀刻选择比”意味着蚀刻速率之间有充分的差异。

接着，在栅极绝缘层104、氧化物半导体层108和p型硅层112上形成导电膜114(参照图2E)。

导电膜114可以通过利用溅射法或真空蒸镀法等并且使用如下材料来形成。该材料由包含选自铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素的金属；以上述元素为成分的合金；或者以上述元素为成分的氮化物等形成。

例如，导电膜114可以由钼膜或钛膜的单层结构形成。此外，导电膜114也可以由叠层结构形成，而例如可以采用铝膜和钛膜的叠层结构。此外，也可以采用依次层叠有钛膜、铝膜和钛膜的三层结构。此外，也可以采用依次层叠有钼膜、铝膜和钼膜的三层结构。此外，作为用于这些叠层结构的铝膜，也可以采用包含钕的铝(Al-Nd)膜。再者，导电膜114也可以具有包含硅的铝膜的单层结构。

另外，导电膜114还可以由具有对可见光的透光性及高导电性的材料形成。作为这种材料，例如可以使用铟锡氧化物(Indium Tin Oxide，即ITO)、包含氧化硅的铟锡氧化物(ITSO)、有机铟、有机锡、氧化锌(ZnO)等。

接着，通过蚀刻导电膜114，形成源电极层116a及漏电极层116b(参照图2F)。此时，取决于蚀刻条件，有时在蚀刻导电膜114的同时，p型硅层112也被蚀刻而减少厚度。这里，示出在蚀刻导电膜114的同时，p型硅层112也被蚀刻而减少厚度的情况。

在上述步骤中，p型硅层112用作在蚀刻导电膜114时抑制氧化物半导体层108被蚀刻的沟道保护层(沟道停止层)。另外，有时会有如下情况：在氧化物半导体层108中的不设置有p型硅层112的区域中，在蚀刻导电膜114的同时，氧化物半导体层108的厚度也变薄。

如上所述，通过接触于氧化物半导体层108地设置p型硅层112，能够抑制氢等元素无意地从外部混入到氧化物半导体层108。

通过上述工序，能够制造晶体管120。

另外，还可以覆盖晶体管120地形成保护绝缘层。例如，使用CVD法或溅射法等并利用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或氮氧化铝膜的单层或叠层而形成保护绝缘层，即可。另外，还可以在形成源电极层116a及漏电极层116b之后，通过使p型硅层112的露出部分氧化(包含自然氧化)或氮化，在位于源电极层116a与漏电极层116b之间的区域的p型硅层112上形成氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜。

另外，在图2A至2F的工序中，优选的是，在形成氧化物半导体层108之后，在氮气氛中或大气气氛中进行100℃以上且600℃以下，典型为200℃以上且400℃以下的热处理。例如，可以在氮气氛中进行350℃的热处理1小时。通过进行该热处理，发生岛状氧化物半导体层108的原子级的重新排列，而能够释放阻挡氧化物半导体层108中的载流子的迁移的应变，因此是重要的。

另外，只要是在形成氧化物半导体层106之后进行热处理，就对进行热处理的时序没有特别的限制，而可以在形成p型硅层110之后、在形成岛状p型硅层112之后、在形成导电膜114之后、在形成源电极层116a及漏电极层116b之后或在形成保护绝缘层之后进行热处理。另外，根据热处理的条件等，有时会有氧化物半导体层108与p型硅层112的很薄混合层(如硅的氧化物等)形成在氧化物半导体层108与p型硅层112的界面的情况。

然后，通过形成各种电极和布线，完成具备晶体管120的半导体装置。

另外，在上述图2A至2F中，示出在形成氧化物半导体层108之后形成p型硅层110的情况，但是还可以在连续层叠形成氧化物半导体层106和p型硅层110之后，使用多个掩模将它们分别构图为p型硅层112和氧化物半导体层108。以下，参照图25A至25E说明在此情况下的制造方法。

首先，在衬底100上形成栅电极102，接着在该栅电极102上形成栅极绝缘层104。其次，在栅极绝缘层104上依次层叠形成氧化物半导体层106和p型硅层110，然后选择性地形成抗蚀剂掩模175(参照图25A)。优选的是，从栅极绝缘层104到p型硅层110进行连续成膜，或者从氧化物半导体层106到p型硅层110进行连续成膜。

接着，使用抗蚀剂掩模175蚀刻p型硅层110和氧化物半导体层106的不需要的部分，以形成岛状氧化物半导体层108和p型硅层111(参照图25B)。然后，去除抗蚀剂掩模175。

接着，在p型硅层111上形成抗蚀剂掩模176，并且使用该抗蚀剂掩模176蚀刻露出的p型硅层111，以形成岛状p型硅层112(参照图25C)。

接着，在栅极绝缘层104、氧化物半导体层108和p型硅层112上形成导电膜114(参照图25D)，然后蚀刻该导电膜114，以形成源电极层116a及漏电极层116b(参照图25E)。

通过上述工序，能够制造图26A至26C所示的晶体管124。在图26A至26C所示的晶体管124中，p型硅层112的宽度(Wb)和氧化物半导体层108的宽度(Wc)相同。另外，在图26A至图26C中，图26A是俯视图，图26B是沿图26A中的A1-B1的截面图，并且图26C是沿图26A中的A2-B2的截面图。

像这样，通过连续形成氧化物半导体层106和p型硅层110，能够减少因蚀刻剂或等离子体等给氧化物半导体层106的表面带来的损伤。

本实施方式可以与另一实施方式所示的结构适当地组合而实施。

实施方式2

在本实施方式中，参照附图说明与上述实施方式1不同的晶体管的制造方法及结构。

首先，参照图5A至5E说明晶体管的制造方法。另外，本实施方式所示的制造工序(能够应用的材料等)的大多部分与上述实施方式1相同。因此，以下，省略重复部分的说明，而详细说明不同的部分。

首先，在衬底100上形成栅电极102，接着在该栅电极102上形成栅极绝缘层104。其次，在栅极绝缘层104上依次层叠形成氧化物半导体层106和p型硅层110，然后选择性地形成抗蚀剂掩模171(参照图5A)。优选的是，从栅极绝缘层104到p型硅层110进行连续成膜，或者从氧化物半导体层106到p型硅层110进行连续成膜。

接着，使用抗蚀剂掩模171蚀刻p型硅层110，以形成岛状p型硅层111(参照图5B)。这里，使用碱性蚀刻液进行湿蚀刻。通过使用碱性蚀刻液，能够使氧化物半导体层106与p型硅层110的蚀刻选择比变大，而能够选择性地蚀刻p型硅层110。作为碱性蚀刻液，例如可以采用TMAH(Tetra Methyl Ammonium Hydroxide，即四甲基氢氧化铵)。

接着，使用抗蚀剂掩模171蚀刻氧化物半导体层106，以形成岛状氧化物半导体层108(参照图5C)。这里，使用酸性蚀刻液进行湿蚀刻。通过使用酸性蚀刻液，能够使氧化物半导体层106与p型硅层111的蚀刻选择比变大，而能够选择性地蚀刻氧化物半导体层106。另外，作为酸性蚀刻液，例如可以使用磷酸、醋酸、硝酸和水的混合液(也称为混酸铝)。

接着，使用抗蚀剂掩模171蚀刻p型硅层111，以形成岛状p型硅层112(参照图5D)。这里，再次使用碱性蚀刻液进行湿蚀刻。通过使用碱性蚀刻液，能够使氧化物半导体层108与p型硅层111的蚀刻选择比变大，而能够选择性地蚀刻p型硅层111。这里，蚀刻以各向同性的方式进展，而使p型硅层111的侧面受到蚀刻(侧蚀)。另外，作为碱性蚀刻液，例如可以采用TMAH(Tetra Methyl AmmoniumHydroxide，即四甲基氢氧化铵)。

像这样，通过在蚀刻氧化物半导体层之后，连续蚀刻p型硅层，能够在不追加掩模的情况下蚀刻氧化物半导体层与p型硅层，从而可以简化工序。

接着，在栅极绝缘层104、氧化物半导体层108和p型硅层112上形成导电膜之后，蚀刻该导电膜，以形成源电极层116a及漏电极层116b(参照图5E)。

通过上述步骤，能够制造图6A至6C所示的晶体管130。另外，在图6A至6C中，图6A是俯视图，图6B是沿图6A中的A1-B1的截面图，并且图6C是沿图6A中的A2-B2的截面图。

在使用图5A至5E所示的制造方法的情况下，如图6A至6C所示，p型硅层112的宽度(Wb)小于氧化物半导体层108的宽度(Wc)，并且p型硅层112的长度(Lb)小于氧化物半导体层108的长度(Lc)。

在图5A至5E的制造工序中，通过连续形成氧化物半导体层106和p型硅层110，能够减少因蚀刻剂或等离子体等给氧化物半导体层106的表面带来的损伤。在氧化物半导体层上设置能够获得与该氧化物半导体层之间的蚀刻选择比的p型硅层，从而即使蚀刻氧化物半导体层和p型硅层，也能够简化工序而不追加掩模。

另外，还可以在形成晶体管130之后覆盖该晶体管130地形成保护绝缘层。另外，在图5A至5E的工序中，还可以在形成氧化物半导体层108之后，在氮气氛中或大气气氛中进行热处理。

另外，图6A至6C所示的晶体管130的制造方法不局限于图5A至5E所示的方法。例如，还可以采用如下方法：在进行直到图5C的工序之后，对抗蚀剂掩模171进行使用氧等离子体的灰化处理，使抗蚀剂掩模171各向同性地缩小而使p型硅层111的一部分露出，然后蚀刻p型硅层111的露出部分，以形成p型硅层112。

本实施方式可以与另一实施方式所记载的结构适当地组合而实施。

实施方式3

在本实施方式中，参照附图说明与上述实施方式1及2不同的晶体管及其制造方法。另外，本实施方式所示的制造工序(能够应用的材料等)的大多部分与上述实施方式1相同。因此，以下，省略重复部分的说明，而详细说明不同的部分。

图7A和7B所示的晶体管140包括：设置在衬底100上的栅电极102；设置在栅电极102上的栅极绝缘层104；设置在栅极绝缘层104上的氧化物半导体层108；设置在氧化物半导体层108的表面上且接触于氧化物半导体层108的表面的p型硅层112；以及设置在氧化物半导体层108的表面上且接触于氧化物半导体层108的表面的源电极层116a及漏电极层116b，其中在接触于源电极层116a及漏电极层116b的氧化物半导体层108的部分区域中设置有低电阻区109a及109b。

就是说，本实施方式所示的晶体管140采用如下结构：在上述实施方式所示的结构中，在不设置有p型硅层112的氧化物半导体层108的部分区域中设置有低电阻区109a及109b。另外，在图7A和7B中，图7A是俯视图，而图7B是沿图7A的A1-B1线的截面图。

通过在氧化物半导体层108中引起氧缺陷(与接触于p型硅层112的区域相比，处于氧缺陷状态)，能够设置低电阻区109a及109b。只要对不设置有p型硅层112的氧化物半导体层108的部分区域选择性地使用氢、氩等还原性气体进行等离子体处理，以引起氧缺陷，即可。

除了上述以外，还可以通过将氢选择性地添加到氧化物半导体层108，设置低电阻区109a及109b。

在晶体管140中，低电阻区109a及109b用作源区或漏区，并且通过接触于低电阻区109a地设置源电极层116a，并接触于低电阻区109b地设置漏电极层116b，能够降低氧化物半导体层108与源电极层116a及漏电极层116b的接触电阻。

以下，参照图8A至8D说明图7A和7B所示的晶体管的制造方法的一个例子。

首先，进行图2A至2D所示的工序，并保留用来蚀刻p型硅层112的抗蚀剂掩模172(参照图8A)。

接着，使用抗蚀剂掩模172对氧化物半导体层108以氢、氩等还原性气体进行等离子体处理，而在该氧化物半导体层108中形成低电阻区109a及109b(参照图8B)。

接着，在栅极绝缘层104、氧化物半导体层108和p型硅层112上形成导电膜114(参照图8C)。另外，将导电膜114形成为接触于氧化物半导体层108的低电阻区109a及109b。

接着，通过蚀刻导电膜114，形成源电极层116a及漏电极层116b(参照图8D)。

通过上述工序，能够制造晶体管140。

另外，还可以在形成晶体管140之后，覆盖该晶体管140地形成保护绝缘层。另外，还可以在图8A至8D的工序中，在形成氧化物半导体层108之后，在氮气氛中或大气气氛中进行热处理。

另外，虽然图7A至8D示出通过在氧化物半导体层108中设置低电阻区109a及109b来降低氧化物半导体层108与源电极层116a及漏电极层116b的接触电阻的情况，但是不局限于此。

如9A和9B所示的晶体管141那样，还可以采用如下结构：在氧化物半导体层108与源电极层116a及漏电极层116b之间分别设置有第一金属氧化物层115a和第二金属氧化物层115b。另外，在图9A至9C中，图9A是俯视图，而图9B是沿图9A中的A1-B1线的截面图。

第一金属氧化物层115a及第二金属氧化物层115b只要至少以其电阻低于氧化物半导体层108的金属氧化物设置，即可。

另外，第一金属氧化物层115a及第二金属氧化物层115b可以通过使用与氧化物半导体层108相同的材料并且在不同的成膜条件下设置。例如，在使用In-Ga-Zn-O类非单晶膜作为氧化物半导体层108、第一金属氧化物层115a及第二金属氧化物层115b的情况下，采用如下条件：与第一金属氧化物层115a及第二金属氧化物层115b的In-Ga-Zn-O类非单晶膜的成膜条件下的氧气流量与氩气流量的比率相比，氧化物半导体层108的In-Ga-Zn-O类非单晶膜的成膜条件下的氧气流量所占有的比率大。具体地说，可以采用如下条件：第一金属氧化物层115a及第二金属氧化物层115b的In-Ga-Zn-O类非单晶膜的成膜条件为稀有气体(氩或氦等)气氛(或者氧气为10％以下，氩气为90％以上)，并且氧化物半导体层108的In-Ga-Zn-O类非单晶膜的成膜条件为氧混合气氛(氧气流量大于稀有气体流量)。

像这样，通过在氧化物半导体层108与源电极层116a及漏电极层116b之间分别设置第一金属氧化物层115a及第二金属氧化物层115b，能够减少来自源电极层116a及漏电极层116b的载流子的注入势垒，从而能够降低氧化物半导体层108与源电极层116a及漏电极层116b的接触电阻。

另外，第一金属氧化物层115a及第二金属氧化物层115b可以使用如下方法而形成：在从图2A所示的工序直到图2D所示的工序之后，在p型硅层112及氧化物半导体层108上依次层叠形成金属氧化物层和导电膜114，并且与导电膜114同样地蚀刻。此时，根据蚀刻条件和所选择的材料，有时会有同时蚀刻导电膜114和金属氧化物层；或者同时蚀刻导电膜114、金属氧化物层和氧化物半导体层108的情况。

另外，如图9C所示的晶体管142那样，还可以采用在氧化物半导体层108中设置低电阻区109a及109b，并且设置第一金属氧化物层115a及第二金属氧化物层115b的结构。

实施方式4

在本实施方式中，参照附图说明与上述实施方式1至3不同的晶体管及其制造方法。另外，本实施方式所示的制造工序(能够应用的材料等)的大多部分与上述实施方式1相同。因此，以下，省略重复部分的说明，而详细说明不同的部分。

图10A和10B所示的晶体管150包括：设置在衬底100上的栅电极102；设置在栅电极102上的栅极绝缘层104；设置在栅极绝缘层104上的源电极层116a及漏电极层116b；氧化物半导体层108，该氧化物半导体层108设置在源电极层116a及漏电极层116b上，并设置在位于栅电极102上方且源电极层116a与漏电极层116b之间的区域的栅极绝缘层104上；覆盖氧化物半导体层108而设置的p型硅层112。

就是说，本实施方式所示的晶体管150及151具有在上述实施方式所示的结构中将源电极层116a及漏电极层116b与氧化物半导体层108的上下(层叠顺序)互换的结构。图10A至10C所示的结构还称为底栅极.底接触结构。另外，在图10A至10C中，图10A是俯视图，而图10B是沿图10A的A1-B1线的截面图。

如图10A和10B所示，通过接触于氧化物半导体层108的背沟道一侧(与栅电极102相反一侧的表面)地设置p型硅层112，能够抑制氢混入到氧化物半导体层108。其结果，能够抑制起因于氢的混入的氧化物半导体层108的半导体特性的变动，并且，能够抑制以氧化物半导体层108为沟道层的晶体管特性的变动。

另外，如图10C所示的晶体管151那样，还可以采用在源电极层116a及漏电极层116b与氧化物半导体层108之间设置金属氧化物层115a及115b的结构。通过设置金属氧化物层115a及115b，能够降低氧化物半导体层108与源电极层116a及漏电极层116b的接触电阻。

以下，参照图11A至11E说明图10A和10B所示的晶体管的制造方法的一个例子。

首先，在衬底100上形成栅电极102，在该栅电极102上形成栅极绝缘层104，然后在栅极绝缘层104上形成源电极层116a及漏电极层116b(参照图11A)。

接着，覆盖源电极层116a及漏电极层116b地形成氧化物半导体层106(参照图11B)。

接着，蚀刻氧化物半导体层106，以形成岛状氧化物半导体层108(参照图11C)。此时，将氧化物半导体层106蚀刻为使岛状氧化物半导体层108至少残留在栅电极102的上方。

接着，覆盖氧化物半导体层108地形成p型硅层110(参照图11D)。

接着，蚀刻p型硅层110，以形成岛状p型硅层112(参照图11E)。

通过上述步骤，能够制造晶体管150。

另外，还可以在形成晶体管150之后，覆盖该晶体管150地形成保护绝缘层。另外，还可以在图11A至11E的工序中，在形成氧化物半导体层108之后，在氮气氛中或大气气氛中进行热处理。

另外，在制造图10C所示的晶体管的情况下，可以使用如下方法：在图11A中，在栅极绝缘层104上依次层叠形成构成源电极层116a及漏电极层116b的导电膜和构成金属氧化物层115a及115b的金属氧化物层，然后进行蚀刻。另外，图10C所示的结构示出当蚀刻氧化物半导体层106来形成岛状氧化物半导体层108时同时蚀刻金属氧化物层115a及115b的情况。

另外，虽然图11A至11E示出完全覆盖氧化物半导体层108地形成岛状p型硅层112的情况，但是不局限于此。p型硅层112只要至少接触于氧化物半导体层108中的形成沟道的区域地设置，即可，例如，可以如图12A和12B所示的晶体管152那样接触于氧化物半导体层108的一部分地设置p型硅层112。图12A和12B示出如下情况：接触于氧化物半导体层108的一部分地形成p型硅层112(不接触于源电极层116a及漏电极层116b地形成p型硅层112)，并且在p型硅层112、氧化物半导体层108、源电极层116a及漏电极层116b上设置保护绝缘层119。

例如，使用CVD法或溅射法等并利用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或氮氧化铝膜的单层或叠层而形成保护绝缘层119，即可。

另外，在图12A和12B中，图12A是俯视图，而图12B是沿图12A的A1-B1线的截面图。

实施方式5

在本实施方式中，参照附图说明作为具有上述实施方式1至4所示的晶体管的半导体装置的使用方式的一例的显示装置的制造工序。另外，本实施方式所示的制造工序(能够应用的材料等)的大多部分与上述实施方式1相同。因此，以下，省略重复部分的说明，而详细说明不同的部分。另外，在以下说明中，图15至图19是俯视图，而图13A至14C是沿图15至图19中的A3-B3间及A4-B4间的截面图。

首先，在具有绝缘表面的衬底100上形成布线及电极(包括栅电极102的栅极布线、电容布线308、第一端子321)，然后，连续形成栅极绝缘层104和氧化物半导体层106(参照图13A和图15)。

电容布线308、第一端子321可以使用与栅电极102相同的材料同时形成。

接着，在蚀刻氧化物半导体层106来形成岛状氧化物半导体层108之后(参照图16)，覆盖氧化物半导体层108地形成p型硅层110(参照图13B)。此时，将氧化物半导体层106蚀刻为使岛状氧化物半导体层108至少残留在栅电极102的上方。

接着，蚀刻p型硅层110，以形成岛状p型硅层112(参照图13C和图17)。此时，将p型硅层110蚀刻为使岛状p型硅层112至少残留在重叠于栅电极102的区域中。另外，将p型硅层110蚀刻为暴露氧化物半导体层108的至少一部分。

接下来，在栅极绝缘层104中形成接触孔313使得第一端子321被暴露。此后，形成导电膜114，以覆盖栅极绝缘层104、氧化物半导体层108和p型硅层112(参照图13D)。由此，通过接触孔313电连接导电膜114和第一端子321。

接着，通过蚀刻导电膜114，来形成源电极层116a及漏电极层116b、连接电极320和第二端子322(参照图14A和图18)。此时，p型硅层112用作氧化物半导体层108的沟道保护层。

第二端子322可以与源极布线(包括源电极层116a的源极布线)电连接。另外，连接电极320可以与第一端子321直接连接。

通过上述步骤，能够制造晶体管160。

此后，优选在200℃以上且600℃以下、典型在300℃以上且500℃以下执行热处理。例如，在350℃下在氮气氛中进行1小时热处理。通过该热处理，引起构成氧化物半导体层108的In-Ga-Zn-O类非单晶膜的原子级的重新排列。该热处理(也包括光退火)是有效的，因为该热处理能够解除形变，这种形变会打断载流子的迁移。另外，上述热处理在时序上没有特定限制，只要在形成氧化物半导体层106之后执行热处理即可。例如，热处理也可以在形成像素电极之后进行。

接着，形成覆盖晶体管160的保护绝缘层340，并且对该保护绝缘层340选择性地进行蚀刻，以形成到达漏电极层116b的接触孔325、到达连接电极320的接触孔326以及到达第二端子322的接触孔327(参照图14B)。

接着，形成电连接到漏电极层116b的透明导电层310、电连接到连接电极320的透明导电层328以及电连接到第二端子322的透明导电层329(参照图14C、图19)。

透明导电层310用作像素电极，并且透明导电层328和透明导电层329用作用于与FPC的连接的电极或者布线。更具体地，可以将形成在连接电极320上的透明导电层328用于用作栅极布线的输入端子的连接用端子电极，并且将形成在第二端子322上的透明导电层329用于用作源极布线的输入端子的连接用端子电极。

此外，可以通过利用电容布线308、栅极绝缘层104、保护绝缘层340以及透明导电层310，来形成存储电容器。在此情况下，电容布线308和透明导电层310用作电极，并且栅极绝缘层104和保护绝缘层340用作电介质。

透明导电层310、328、329可以通过利用溅射法或真空蒸镀法等并且使用氧化铟(In₂O₃)、氧化铟氧化锡合金(In₂O₃-SnO₂，简称为ITO)、氧化铟氧化锌合金(In₂O₃-ZnO)等来形成。例如，可以在形成透明导电膜之后，在该透明导电膜上形成抗蚀剂掩模，利用蚀刻来去除不需要的部分，以形成透明导电层310、328、329。

通过上述工序，能够完成底栅型的n沟道型薄膜晶体管、存储电容器等元件。另外，这些元件被配置成矩阵状，以对应于各个像素，由此能够制造有源矩阵型显示装置。

实施方式6

在本实施方式中，示出液晶显示装置的例子作为具有薄膜晶体管的半导体装置。首先，参照图20A至20C说明相当于半导体装置的一个方式的液晶显示面板的外观及截面。图20A和20B是一种面板的俯视图，其中利用密封剂4005将形成在第一衬底4001上的包含氧化物半导体层的薄膜晶体管4010、4011及液晶元件4013密封在第一衬底4001与第二衬底4006之间。图20C相当于沿图20A和20B的M-N线的截面图。

以围绕在第一衬底4001上设置的像素部4002和扫描线驱动电路4004的方式设置有密封剂4005。另外，在像素部4002和扫描线驱动电路4004上设置有第二衬底4006。因此，像素部4002和扫描线驱动电路4004与液晶层4008一起由第一衬底4001、密封剂4005和第二衬底4006密封。此外，在与第一衬底4001上的由密封剂4005围绕的区域不同的区域中安装有信号线驱动电路4003，该信号线驱动电路4003使用单晶半导体膜或多晶半导体膜形成在另行准备的衬底上。

注意，对另行形成的驱动电路的连接方法没有特别的限制，而可以采用COG方法、引线键合方法或TAB方法等。图20A是通过COG方法安装信号线驱动电路4003的例子，而图20B是通过TAB方法安装信号线驱动电路4003的例子。

此外，设置在第一衬底4001上的像素部4002和扫描线驱动电路4004包括多个薄膜晶体管。在图20C中例示像素部4002所包括的薄膜晶体管4010和扫描线驱动电路4004所包括的薄膜晶体管4011。在薄膜晶体管4010、4011上设置有绝缘层4020、4021。

薄膜晶体管4010、4011可以应用上述实施方式所示的结构。在本实施方式中，薄膜晶体管4010、4011是n沟道型薄膜晶体管。

此外，液晶元件4013所具有的像素电极层4030与薄膜晶体管4010电连接。而且，液晶元件4013的对置电极层4031形成在第二衬底4006上。像素电极层4030、对置电极层4031和液晶层4008重叠的部分相当于液晶元件4013。另外，像素电极层4030、对置电极层4031分别设置有用作取向膜的绝缘层4032、4033，且隔着绝缘层4032、4033夹有液晶层4008。

作为第一衬底4001、第二衬底4006，可以使用玻璃、金属(一般为不锈钢)、陶瓷、塑料。作为塑料，可以使用FRP(Fiberglass-ReinforcedPlastics，即纤维增强塑料)板、PVF(聚氟乙烯)薄膜、聚酯薄膜或丙烯酸树脂薄膜。另外，也可以采用具有由PVF薄膜或聚酯薄膜夹有铝箔的结构的薄片。

此外，柱状间隔物4035通过对绝缘膜选择性地进行蚀刻而获得，并且它是为控制像素电极层4030和对置电极层4031之间的距离(单元间隙)而设置的。另外，还可以使用球状间隔物。另外，对置电极层4031电连接到设置在与薄膜晶体管4010同一衬底上的共同电位线。对置电极层4031和共同电位线由共同连接部分相互电连接，其间夹看配置在一对衬底之间的导电粒子。另外，在密封剂4005中含有导电粒子。

另外，还可以使用不使用取向膜的显示蓝相的液晶。蓝相是液晶相的一种，是指当对胆甾相液晶进行升温时即将从胆甾相转变到均质相之前出现的相。由于蓝相只出现在较窄的温度范围内，所以为了改善温度范围而将混合有5重量％以上的手性试剂的液晶组成物用于液晶层4008。包含显示蓝相的液晶和手性试剂的液晶组成物的响应速度短，即为10μs至100μs，并且由于其具有光学各向同性而不需要取向处理，从而视角依赖小。

另外，本实施方式的液晶显示装置为透射型液晶显示装置的例子，然而，本实施方式所述的液晶显示装置可以被应用于反射型液晶显示装置和半透射型液晶显示装置。

另外，在本实施方式中，说明了这样的液晶显示装置的例子，其中将偏振片配置在比衬底更靠外侧的位置(可见一侧)，且色彩层和用于显示元件的电极层配置在比衬底更靠内侧的位置，然而，偏振片也可以被配置在比衬底更靠内侧的位置。另外，偏振片和色彩层的叠层结构不局限于本实施方式的结构，而根据偏振片及色彩层的材料或制造工序条件适当地设定，即可。此外，还可以设置用作黑矩阵的遮光膜。

另外，在本实施方式中，使用用作保护膜或平坦化绝缘膜的绝缘层(绝缘层4020、绝缘层4021)覆盖薄膜晶体管，以降低薄膜晶体管的表面凹凸并提高薄膜晶体管的可靠性。另外，因为保护膜用于防止悬浮在大气中的有机物、金属物、水蒸气等的污染杂质的侵入，所以优选采用致密的膜。通过利用溅射法并且使用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或氮氧化铝膜的单层或叠层来形成保护膜，即可。在本实施方式中，示出通过溅射法形成保护膜的例子，但是没有特别的限制，而可以使用各种方法形成保护膜。

这里，形成叠层结构的绝缘层4020作为保护膜。这里，使用溅射法形成氧化硅膜作为绝缘层4020的第一层。当使用氧化硅膜作为保护膜，有防止在用作源电极层及漏电极层的铝膜中产生小丘的效果。

此外，形成绝缘层作为保护膜的第二层。这里，使用溅射法形成氮化硅膜作为绝缘层4020的第二层。通过作为保护膜使用氮化硅膜，能够抑制钠等的可动离子侵入到半导体区中而改变TFT的电特性。

另外，也可以在形成保护膜之后进行对半导体层的退火(200℃以上且400℃以下)。

另外，形成绝缘层4021作为平坦化绝缘膜。作为绝缘层4021，可以使用具有耐热性的有机材料如聚酰亚胺、丙烯酸树脂、苯并环丁烯、聚酰胺、环氧等。另外，除了上述有机材料之外，还可以使用低介电常数材料(low-k材料)、硅氧烷类树脂、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)等。另外，也可以通过层叠多个由这些材料形成的绝缘膜，来形成绝缘层4021。

另外，硅氧烷类树脂相当于以硅氧烷类材料作为起始材料而形成的包含Si-O-Si键的树脂。硅氧烷类树脂也可以使用有机基(例如烷基或芳基)或氟基作为取代基。另外，有机基还可以具有氟基。

对绝缘层4021的形成方法没有特别的限制，而可以根据其材料利用溅射法、SOG法、旋涂、浸渍、喷涂、液滴喷射法(喷墨法、丝网印刷、胶版印刷等)、刮刀、辊涂机、帘涂机、刮刀涂布机等。在使用材料液形成绝缘层4021的情况下，也可以在进行焙烧的工序中同时进行对半导体层的退火(200℃以上且400℃以下)。通过兼作绝缘层4021的焙烧工序和对半导体层的退火，能够高效地制造半导体装置。

作为像素电极层4030、对置电极层4031，可以使用具有透光性的导电材料诸如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(下面表示为ITO)、氧化铟锌、添加有氧化硅的氧化铟锡等。

此外，可以使用包含导电高分子(也称为导电聚合物)的导电组成物来形成像素电极层4030、对置电极层4031。使用导电组成物来形成的像素电极的当其波长为550nm时的透光率优选为70％以上。另外，导电组成物所包含的导电高分子的电阻率优选为0.1Ω·cm以下。

作为导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者上述材料中的两种以上的共聚物等。

另外，供给给另外形成的信号线驱动电路4003、扫描线驱动电路4004或像素部4002的各种信号及电位是从FPC4018供给的。

在本实施方式中，连接端子电极4015由与液晶元件4013所具有的像素电极层4030相同的导电膜形成，并且端子电极4016由与薄膜晶体管4010、4011的源电极层及漏电极层相同的导电膜形成。

连接端子电极4015通过各向异性导电膜4019与FPC4018所具有的端子电连接。

此外，虽然在图20A至20C中示出另行形成信号线驱动电路4003并将它安装到第一衬底4001的实例，但是本实施方式不局限于该结构。既可以另行形成扫描线驱动电路而安装，又可以仅另行形成信号线驱动电路的一部分或扫描线驱动电路的一部分而安装。

实施方式7

在本实施方式中，示出电子纸作为具有晶体管的半导体装置的一个例子。

图21示出有源矩阵型电子纸作为半导体装置的一个例子。可以与上述实施方式1至5所示的薄膜晶体管同样地制造用于半导体装置的薄膜晶体管581。

图21的电子纸是采用旋转球显示方式的显示装置的例子。旋转球显示方式是指一种方法，其中将一个半球表面为黑色而另一个半球表面为白色的球形粒子配置在用于显示元件的电极层的第一电极层及第二电极层之间，并且在第一电极层及第二电极层之间产生电位差来控制球形粒子的方向，以进行显示。

设置在衬底580上的薄膜晶体管581是底栅结构的薄膜晶体管，并且源电极层或漏电极层通过形成在绝缘层583、584、585中的接触孔与第一电极层587电连接。在第一电极层587和第二电极层588之间设置有球形粒子589，该球形粒子589具有黑色区590a和白色区590b，其周围包括充满了液体的空洞594，并且球形粒子589的周围设置有树脂等的填充材料595(参照图21)。在图21中，第一电极层587相当于像素电极，而第二电极层588相当于共同电极。第二电极层588电连接到设置在与薄膜晶体管581同一衬底上的共同电位线。通过利用上述实施方式所示的共同连接部，可以使设置在衬底596上的第二电极层588通过配置在一对衬底之间的导电粒子与共同电位线电连接。

此外，还可以使用电泳元件，而不是旋转球。在此情况下，使用直径为10μm至200μm左右的微胶囊，该微胶囊封入有透明液体、带正电的白色微粒和带负电的黑色微粒。在提供在第一电极层与第二电极层之间的微胶囊中，当由第一电极层和第二电极层施加电场时，白色微粒和黑色微粒各自移动至相反端，从而可以显示白色或黑色。应用这种原理的显示元件就是电泳显示元件，通常被称为电子纸。电泳显示元件具有比液晶显示元件更高的反射率，从而不需要辅助灯，功耗低，并且在昏暗的地方也能辨别显示部分。另外，即使不给显示部供应电源，也能够保持显示过一次的图像，因此，即使使具有显示功能的半导体装置(也简单地称为显示装置或具备显示装置的半导体装置)远离电子波源，也能够保存显示过的图像。

如上所述，能够制造可靠性高的电子纸作为半导体装置。

实施方式8

在本实施方式中，示出发光显示装置作为具有晶体管的半导体装置的例子。在此使用利用电致发光的发光元件而示出显示装置所具有的显示元件。利用电致发光的发光元件是根据发光材料是有机化合物还是无机化合物而区分的。一般，前者称为有机EL元件而后者称为无机EL元件。

在有机EL元件中，通过对发光元件施加电压，来自一对电极的电子及空穴分别注入到包含发光有机化合物的层中，由此电流流通。然后，这些载流子(电子和空穴)复合引起该发光有机化合物形成激发态，并且从该激发态回到基态时发光。由于这种机理，这种发光元件被称为电流激发型发光元件。

无机EL元件按照元件结构而分类为分散型无机EL元件和薄膜型无机EL元件。分散型无机EL元件包括将发光材料颗粒分散在粘合剂中的发光层，并且其发光机理是利用施主能级和受主能级的施主-受主复合型发光。薄膜型无机EL元件是将发光层夹在电介质层之间，并将它夹在电极之间的结构，其发光机理是利用金属离子内壳层电子跃迁的定域型发光。

以下，参照图22A和22B说明相当于半导体装置的一个方式的发光显示面板(也称为发光面板)的外观及截面。图22A是一种面板的俯视图，其中使用密封剂4505将形成在第一衬底4501上的薄膜晶体管4509、4510及发光元件4511密封在第一衬底4501与第二衬底4506之间，而图22B是沿图22A的H-I线的截面图。这里，以有机EL元件作为发光元件进行说明。

以围绕设置在第一衬底4501上的像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b的方式设置有密封剂4505。此外，在像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b上设置有第二衬底4506。因此，像素部4502、信号线驱动电路4503a、4503b、以及扫描线驱动电路4504a、4504b与填充材料4507一起由第一衬底4501、密封剂4505和第二衬底4506密封。像这样，优选使用气密性高且漏气少的保护薄膜(贴合薄膜、紫外线固化树脂薄膜等)或覆盖材料进行封装(封入)。

此外，设置在第一衬底4501上的像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b包括多个薄膜晶体管。在图22B中，例示包括在像素部4502中的薄膜晶体管4510和包括在信号线驱动电路4503a中的薄膜晶体管4509。

薄膜晶体管4509、4510可以应用上述实施方式所示的结构。在本实施方式中，薄膜晶体管4509、4510是n沟道型薄膜晶体管。

此外，附图标记4511相当于发光元件，发光元件4511所具有的作为像素电极的第一电极层4517与薄膜晶体管4510的源电极层或漏电极层电连接。另外，发光元件4511的结构是由第一电极层4517、场致发光层4512、第二电极层4513构成的叠层结构，但是不局限于本实施方式所示的结构。可以根据从发光元件4511发光的方向等而适当地改变发光元件4511的结构。

使用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成隔离墙4520。特别优选的是，使用感光材料，在第一电极层4517上形成开口部，并将该开口部的侧壁形成为具有连续的曲率的倾斜面。

场致发光层4512既可以由单层构成，又可以由多个层的叠层构成。

也可以在第二电极层4513及隔离墙4520上形成保护膜，以防止氧、氢、水分、二氧化碳等侵入到发光元件4511中。作为保护膜，可以形成氮化硅膜、氮氧化硅膜、DLC膜等。

另外，供给到信号线驱动电路4503a、4503b、扫描线驱动电路4504a、4504b、或像素部4502的各种信号及电位是从FPC4518a、4518b供给的。

在本实施方式中，连接端子电极4515由与发光元件4511所具有的第一电极层4517相同的导电膜形成，并且端子电极4516由与薄膜晶体管4509、4510所具有的源电极层及漏电极层相同的导电膜形成。

连接端子电极4515通过各向异性导电膜4519电连接到FPC4518a所具有的端子。

位于从发光元件4511的光的取出方向的第二衬底4506需要具有透光性。在这种情况下，使用透光材料，如玻璃板、塑料板、聚酯膜或丙烯酸树脂膜。

另外，作为填充材料4507除了氮或氩等惰性的气体之外，还可以使用紫外线固化树脂或热固化树脂，即可以使用PVC(聚氯乙烯)、丙烯酸树脂、聚酰亚胺、环氧树脂、硅酮树脂、PVB(聚乙烯醇缩丁醛)、或EVA(乙烯-醋酸乙烯酯)。

另外，如果需要，也可以在发光元件的射出表面上适当地设置诸如偏振片、圆偏振片(包括椭圆偏振片)、相位差板(λ/4板，λ/2板)、滤色片等的光学膜。另外，也可以在偏振片或圆偏振片上设置抗反射膜。例如，可以进行防眩处理，以由表面的凹凸使反射光漫射而降低眩光。

信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b也可以作为在另行准备的衬底上由单晶半导体膜或多晶半导体膜形成的驱动电路而安装。此外，也可以另外仅形成信号线驱动电路或其一部分、或者扫描线驱动电路或其一部分而安装，本实施方式不局限于图22A和22B所示的结构。

通过上述工序，能够制造可靠性高的发光显示装置(显示面板)作为半导体装置。

实施方式9

上述实施方式所示的具备晶体管的半导体装置可以应用于各种电子设备(也包括游戏机)。作为电子设备，例如可以举出：电视装置(也称为电视或电视接收机)；用于计算机等的监视器；影像拍摄装置如数码相机或数码摄像机等；数码相框；移动电话机(也称为移动电话、移动电话装置)；便携式游戏机；便携式信息终端；声音再现装置；弹珠机等的大型游戏机等。

图23A示出电视装置9600的一个例子。在电视装置9600中，框体9601嵌入有显示部9603。能够由显示部9603显示图像。此外，在此示出利用支架9605支撑框体9601的结构。

可以通过利用框体9601所具备的操作开关、另外提供的遥控操作机9610进行电视装置9600的操作。通过利用遥控操作机9610所具备的操作键9609，可以进行频道和音量的操作，并可以对在显示部9603上显示的图像进行操作。此外，也可以采用在遥控操作机9610中设置显示从该遥控操作机9610输出的信息的显示部9607的结构。

注意，电视装置9600采用具备接收机及调制解调器等的结构。可以利用接收机来接收通常的电视广播。另外，当通过调制解调器将电视装置9600有线或无线地连接到通信网络时，可以进行单向(从发射者到接收者)或者双向(发送者和接收者之间或接收者之间)的信息通信。

图23B示出数码相框9700的一个例子。例如，在数码相框9700中，框体9701嵌入有显示部9703。显示部9703可以显示各种图像，例如通过显示使用数码相机等拍摄的图像数据，可以发挥与一般的相框同样的功能。

注意，数码相框9700采用具备操作部、外部连接用端子(USB端子、可以与USB电缆等的各种电缆连接的端子等)、记录媒体插入部等的结构。这些结构也可以嵌入到与显示部同一个面，但是通过将它们设置在侧面或背面上来提高设计性，所以是优选的。例如，可以对数码相框的记录媒体插入部插入储存有由数码相机拍摄的图像数据的存储器并提取图像数据，然后可以将所提取的图像数据显示于显示部9703。

另外，数码相框9700可以采用能够无线地发送并接收信息的结构。也可以采用以无线的方式提取所希望的图像数据并进行显示的结构。

图24A示出一种便携式游戏机，其由框体9881和框体9891的两个框体构成，并且通过连接部9893连接为能够开闭。框体9881安装有显示部9882，并且框体9891安装有显示部9883。另外，图24A所示的便携式游戏机还具备扬声器部9884、记录媒体插入部9886、LED灯9890、输入单元(操作键9885、连接端子9887、传感器9888(包括测定如下因素的功能：力量、位移、位置、速度、加速度、角速度、转动数、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)以及麦克风9889)等。不用说，便携式游戏机的结构不限于以上所述结构。便携式游戏机可以具有适当地配置了额外的附属设备的结构，而只要至少配置了半导体装置即可。图24A所示的便携式游戏机具有如下功能：读出存储在记录媒体中的程序或数据并将它们显示于显示部；通过与其他便携式游戏机进行无线通信来实现信息共享。另外，图24A所示的便携式游戏机的功能不局限于此，而可以具有各种功能。

图24B示出大型游戏机的一种的投币机9900的一例。在投币机9900的框体9901中安装有显示部9903。另外，投币机9900还具备如起动杆或停止开关等的操作单元、投币孔、扬声器等。当然，投币机9900的结构不局限于此，而还可以具有适当地配置了额外的附属设备的结构，只要至少配置了半导体装置即可。

本说明书根据2009年2月13日在日本专利局受理的日本专利申请编号2009-030971而制作，所述申请内容包括在本说明书中。

Claims

1.一种半导体装置，包括：

栅电极；

设置在所述栅电极上的栅极绝缘层；

设置在所述栅极绝缘层上且重叠于所述栅电极的氧化物半导体层；

设置在所述氧化物半导体层的表面上且接触于所述氧化物半导体层的表面的硅层；以及

电连接于所述氧化物半导体层的源电极层及漏电极层，

其中所述硅层具有p型导电性。

2.根据权利要求1所述的半导体装置，

其中，所述源电极层及所述漏电极层设置在所述氧化物半导体层的表面的一部分上并接触于所述氧化物半导体层的表面的一部分，

并且，所述氧化物半导体层的表面的一部分为所述硅层和所述氧化物半导体层互不接触的区域的至少一部分。

3.根据权利要求2所述的半导体装置，

其中，用作源区的第一低电阻区域设置在所述氧化物半导体层的第一区域中，

所述第一区域接触于所述源电极层，

用作漏区的第二低电阻区域设置在所述氧化物半导体层的第二区域中，

并且，所述第二区域接触于所述漏电极层。

4.根据权利要求1所述的半导体装置，其中所述氧化物半导体层的整个区域位于所述栅电极上。

5.根据权利要求1所述的半导体装置，其中所述氧化物半导体层包含铟、锌和镓中的至少一种。

6.一种半导体装置，包括：

栅电极；

设置在所述栅电极上的栅极绝缘层；

设置在所述氧化物半导体层的表面的一部分上且接触于所述氧化物半导体层的表面的一部分的硅层；

设置在所述氧化物半导体层的表面的一部分上且接触于所述氧化物半导体层的表面的一部分的第一金属氧化物层及第二金属氧化物层，其中该氧化物半导体层的表面的一部分为所述硅层和所述氧化物半导体层互不接触的区域的至少一部分；

电连接于所述第一金属氧化物层的源电极层；以及

电连接于所述第二金属氧化物层的漏电极层，

其中所述硅层具有p型导电性。

7.根据权利要求6所述的半导体装置，

其中，所述第一金属氧化物层及所述第二金属氧化物层包含相同材料，

并且，所述第一金属氧化物层及所述第二金属氧化物层的电阻低于所述氧化物半导体层的电阻。

8.根据权利要求6所述的半导体装置，

并且，所述第一金属氧化物层及所述第二金属氧化物层使用与所述氧化物半导体层相同的材料，并且在不同的成膜条件下设置。

9.根据权利要求6所述的半导体装置，其中所述氧化物半导体层的整个区域位于所述栅电极上。

10.根据权利要求6所述的半导体装置，其中所述氧化物半导体层包含铟、锌和镓中的至少一种。

11.一种半导体装置，包括：

栅电极；

设置在所述栅电极上的栅极绝缘层；

设置在所述栅极绝缘层上的源电极层及漏电极层；

设置在所述栅极绝缘层、所述源电极层及所述漏电极层上且重叠于所述栅电极的氧化物半导体层；以及

设置在所述氧化物半导体层的表面上且接触于所述氧化物半导体层的表面的硅层，

其中，所述源电极层及所述漏电极层电连接于所述氧化物半导体层，

并且，所述硅层具有p型导电性。

12.根据权利要求11所述的半导体装置，其中所述氧化物半导体层的整个区域位于所述栅电极上。

13.根据权利要求11所述的半导体装置，其中所述氧化物半导体层包含铟、锌和镓中的至少一种。

14.一种半导体装置的制造方法，包括如下步骤：

在衬底上形成栅电极；

在所述栅电极上形成栅极绝缘层；

在所述栅极绝缘层上形成重叠于所述栅电极的氧化物半导体层；

形成覆盖所述氧化物半导体层的硅层；

蚀刻所述硅层，以暴露所述氧化物半导体层的一部分；

在所述硅层及所述氧化物半导体层上形成导电膜；以及

蚀刻所述导电膜，以形成源电极层及漏电极层，

其中，所述硅层具有p型导电性。

15.根据权利要求14所述的半导体装置的制造方法，其中所述源电极层及所述漏电极层接触于所述氧化物半导体层的露出部分的至少一部分而形成。

16.根据权利要求14所述的半导体装置的制造方法，其中所述硅层通过使用DC溅射法而形成。

17.一种半导体装置的制造方法，包括如下步骤：

在衬底上形成栅电极；

在所述栅电极上形成栅极绝缘层；

形成覆盖所述氧化物半导体层的硅层；

蚀刻所述硅层，以暴露所述氧化物半导体层的一部分；

通过对所述氧化物半导体层的露出部分进行等离子体处理，形成低电阻区域，其中该低电阻区域的电阻低于所述氧化物半导体层的电阻；

在所述硅层及所述氧化物半导体层上形成导电膜；以及

蚀刻所述导电膜，以形成源电极层及漏电极层，

其中，所述硅层具有p型导电性。

18.根据权利要求17所述的半导体装置的制造方法，其中所述源电极层及所述漏电极层接触于所述低电阻区域的至少一部分而形成。

19.根据权利要求17所述的半导体装置的制造方法，其中所述硅层通过使用DC溅射法而形成。