KR101636998B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터에 관한 발명으로, 본 발명에 따른 박막 트랜지스터는 산화물 반도체 패턴 상에 계단 형태의 외곽 부로 둘러싸인 절연막을 포함한다. 구체적으로, 본 발명에 따른 박막 트랜지스터는 산화물 반도체 패턴, 상기 게이트 전극과 상기 산화물 반도체 패턴 사이에 개재된 제 1 게이트 절연막 패턴, 상기 산화물 반도체 패턴과 전기적으로 연결되며, 서로 떨어져 위치하는 소스/드레인 전극 및 상기 소스/드레인 전극과 상기 산화물 반도체 패턴 사이에 위치하며상기 제 1 게이트 절연막 패턴과 부분적으로 접하고, 계단 형태의 외곽 부로 둘러싸인 제 1 절연막 패턴을 포함한다. 이와 같이 박막 트랜지스터를 제조함으로써, 소자의 신뢰성을향상시킬 수 있다.

Description

박막 트랜지스터 및 그 제조 방법{Thin Film Transistor and Method to Fabricate the Same}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 화소 전극이 형성된 제 1 기판, 공통 전극이 형성된 제2 기판, 그리고 제 1 기판과 및 제 2 기판 사이에 개재된 이방성 유전율 이방성을 갖는 액정 분자 층을 포함한다. 화소 전극과 공통 전극 사이에 전기장을 형성하고, 그 전기장의 세기를 조절하여, 액정 분자들의 배열을 변경한다. 이로써, 액정 분자 층을 통과하는 빛의 리타데이션을 제어함으로써 원하는 화상을 표현할 수 있다. 이러한 액정 표시 장치에 사용되는 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor: TFT)가 널리 사용되고 있다.
박막 트랜지스터(TFT)는 게이트 전극, 드레인 전극, 소스 전극 및 액티브 층을 포함하는스위칭 소자이다. 게이트 전극에 일정한 값 이상의 전압이 인가되면 액티브 층이 도통되어, 드레인 전극과 소스 전극 사이에 전류가 흐르게 된다. 박막 트랜지스터(TFT)의 액티브 층을 이루는 물질로 비정질 실리콘(a-Si)이나 폴리 실리콘(p-Si)이 사용될 수 있다.
최근 TFT-LCD의 대형화 및 고정세화 경향이 점차 가속화되면서 이를 실현하기 위한 차세대 액티브 층에 대한 확보가 절실히 요구되고 있다. 특히 대 화면에서고해상도 및 고속 구동 기술을 적용하기위해서는 패널 구동관점에서 배선 저항 및 기생 용량의 대폭적인 저감 및 박막 트랜지스터 특성의 획기적인 향상과 같은 과제가 우선적으로 해결되어야 한다. 이러한 박막 트랜지스터의 성능 향상을 위해, 최근 미세 결정질 실리콘 박막 트랜지스터(Micro-crystalline Si TFT)나 산화물 반도체가 그 후보로써 활발히 연구되고 있다. 그러나 미세 결정질 실리콘을 채널 영역에 적용한 박막 트랜지스터는 전자 이동도가낮고, 구현을 위해 증착 장비의 개발이 선행되어야 한다. 한편, 산화물 반도체는전자 이동도가 비정질 실리콘 박막 트랜지스터에 비해 수십 배 이상 크기 때문에 화소 충전 능력이 좋으며, 기판 상에 구동 회로를 집적할 수 있는 장점이 있어 집중적으로 개발 중에 있다.
이러한 산화물 반도체를 사용한 박막 트랜지스터는 그 구조 및 공정에 따라, 후속 공정인 건식 식각 또는 습식 식각 공정을 진행하는 과정에서 트랜지스터에 전기적 영향을 크게 줄 수 있다. 따라서, 신뢰성 있는 소자 구조 및 공정에 관한 개발이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 산화물 반도체 박막 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성이 향상된 산화물 반도체 박막 트랜지스터를 제조하는 방법을 제공하는것이다.
본 발명에 따른 박막 트랜지스터는 산화물 반도체 패턴 상에 계단 형태의 외곽 부로 둘러싸인 절연막을포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극, 산화물 반도체 패턴, 상기 게이트 전극과 상기 산화물 반도체 패턴 사이에 개재된 제 1 게이트 절연막 패턴, 상기 산화물 반도체 패턴과 전기적으로 연결되며, 서로 떨어져 위치하는 소스 전극 및 드레인 전극 및 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체 패턴 사이에 위치하며상기 소스 전극 및 드레인 전극 그리고 상기 제 1 게이트 절연막 패턴과 부분적으로 접하고, 계단 형태의 외곽 부로 둘러싸인 제 1 절연막 패턴을 포함한다.
상기 계단 형태의 외곽 부는 탄소를 포함하는 고분자 화합물로 이루어진 막을 더 포함할 수 있다.
상기 제 1 게이트 절연막 패턴 및 상기 제 1 절연막 패턴은 동일한 물질일 수 있다.
본 발명에 따른 박막 트랜지스터 제조 방법은 산화물 반도체 패턴 상에 계단 형태의 외곽 부로 둘러싸인 절연막을 형성하는단계를 포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법은 게이트 전극을 형성하는단계, 상기 게이트 전극 상에 제 1 게이트 절연막을 형성하는 단계, 상기 제 1 게이트 절연막 상에 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 상에 형성되며 상기 제 1 게이트 절연막과 부분적으로 접하는 제 1 절연막 패턴을 형성하는단계, 연속하여 상기 제 1 게이트 절연막을 패터닝하여 제 1 게이트 절연막 패턴을 형성하는단계, 상기 제 1 절연막 패턴을 부분 식각 하여 계단 형태의 외곽 부로 둘러싸인 제 2 절연막 패턴을 형성하는 단계 및 상기 산화물 반도체 패턴과 전기적으로 연결되고, 상기 제 2 절연막 패턴과 부분적으로 접하며 서로 떨어져 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 제 1 절연막 패턴을 부분 식각 하여 계단 형태의 외곽 부로 둘러싸인제 2 절연막 패턴을 형성하는 단계는 제 1 절연막 패턴 표면에 형성된 탄소를 포함하는 고분자 화합물을 제거하는 단계, 고분자 화합물이 제거된 상기 제 1 절연막 패턴을 부분 식각하며, 외곽 부에 탄소를 포함하는 고분자 화합물을 형성하는단계를 포함할 수 있다.
상기 제 1 절연막 패턴, 제 2 절연막 패턴 및 제 1 게이트 절연막 패턴을 형성하는 단계는 할로겐 탄소 화합물 및 산소 가스를 원료 가스로 하는 식각 공정을 포함할 수 있다.
본 발명의 실시예에 따르면, 산화물 반도체 패턴 상에 계단 형태의 외곽 부로 둘러싸인 절연막을 형성하여, 산화물 반도체 박막 트랜지스터의 신뢰성을향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판의 배치도이다.
도 2 내지 도 3은 도 1의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.
도 4 내지 도 14는 본 발명의 일 실시예에 따른 도 1의 산화물 반도체 박막 트랜지스터를 형성하는 방법을 설명하기위한 배치도 및 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한 "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제 1, 제 2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 소자, 제 1 구성요소 또는 제 1 섹션은 본 발명의 기술적 사상 내에서 제 2 소자, 제 2 구성요소 또는 제 2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에따른 산화물 반도체 박막 트랜지스터 기판의 배치도이고, 도 2 내지 3은 도 1의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.
도 1 및 도 2 내지 3을 참조하면, 기판(100) 상에 게이트선(111), 데이터선(131) 그리고 박막 트랜지스터가 형성되어 있다.
기판(100)은 투명한 유리, 투명한 플라스틱또는 절연막이 상부에 형성된 기판일 수 있다.
게이트 선(111)은 게이트 전극(112) 및 게이트 패드(113)를 포함한다. 게이트선(111)은Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, Mn, W 또는 Ta 중 적어도 어느 하나의 물질을 포함하며 단일 막 또는 다층 막으로 형성될 수 있다. 게이트 전극(112) 및 게이트 패드(113)는 서로 다른 공정 단계에서 서로 다른 층으로 형성될 수 있다.
기판(100) 및 게이트선(111) 상에 게이트 절연막(121)이 위치한다. 게이트 절연막(121)은 제 1 게이트 절연막 패턴(121a) 및 제 2 게이트 절연막(121b)을 포함한다. 제 2 게이트 절연막(121b)은 게이트선(111)과 접하며, 제 1 게이트 절연막 패턴(121a)은 산화물 반도체 패턴(141)과 접한다. 제 2 게이트 절연막(121b)의 두께는 1000Å 이상으로 형성한다. 제 1 게이트 절연막 패턴(121a)은 섬 형 패턴이거나 서로 다른 두께를 갖는 패턴(미 도시)일 수 있다.
또한, 제 1 게이트 절연막 패턴(121a)은 제 2 게이트 절연막(121b) 보다 상대적으로 수소를 덜 포함하는 막일 수 있으며, 제 2 게이트 절연막(121b)은 제 1 게이트 절연막 패턴(121a)보다 유전율이 더 큰 막일 수 있다. 경우에 따라, 제 1 게이트 절연막 패턴(121a)은 제 2 게이트 절연막(121b)보다 조밀한 막일 수 있다.
예컨대, 제 1 게이트 절연막 패턴(121a) 및 제 2 게이트 절연막(121b)은 SiOx, SiNx 또는 SiONx 중 적어도 어떤 한 물질을 포함할 수 있고, SiOx, SiNx 또는 SiONx 에 추가로 C를 더 포함할 수도 있다. 또한 공정 효율을 고려하여, 제 2 게이트 절연막(121b)을 제 1 게이트 절연막 패턴(121a)보다 상대적으로 빠르게 형성하여 막 특성이 성긴 막일 수 있다. 구체적으로 제 1 게이트 절연막 패턴(121a)은 실리콘 산화막(SiOx)일 수 있고, 제2 게이트 절연막(121b)은 실리콘 질화막(SiNx)일 수 있다.
게이트 절연막(121) 상에 산화물 반도체 패턴(141)이 위치한다. 산화물 반도체 패턴(141)은Ga, In, Zn, Sn, Ta, Ti, Cr, Hf, Y, Fe, Ru, Cd, Li Be, Na, Mg, V, Zr, Nb, Sc, W, Mn, Fe, Ni, Pd, Cu, B, Al, Ge, Si, C, N, P 또는 F 중 적어도 하나의 원소와 O를 포함한다. 상기 원소 중 어느 하나 이상의 원소를 포함하는 산화물 반도체들의 구체적 예로서는ZnO, In-Ga-Zn-O, Zn-In-O, Zn-Sn-O, In-Zn-Hf-O, Sn-In-O, Sn-O, Zn-Sn-Hf-O 등을 들 수 있다. 상기 산화물 반도체 패턴(141)의 결정성은 비정질, 미세 결정질, 다결정질, 단결정질 또는 이들이 혼합된 구조일 수 있다.
이들 산화물 반도체를 이용하여 제작된 박막 트랜지스터는 수소화된 비정질 규소(a-Si:H)를 이용하여 제작된 박막 트랜지스터에 비하여 전계 효과 이동도가 수 배 내지 수백 배 클 수 있다. 특히, ZnO의 경우 이론적으로 최대 200㎠/Vㅇs 의 값을 얻을 수 있고, 이 수치는 폴리 실리콘(p-Si)에 필적하는 값이다. 또한 산화물 반도체를포함하는 박막 트랜지스터(TFT)는 가시광선에 노출되더라도 비정질 규소(a-Si)를 포함하는 박막 트랜지스터와는 달리, 누설 전류가 크지 않아 표시 장치의 잔상 문제를 줄일 수 있다. 게다가 산화물 반도체 층은 저온 증착이 가능하여 플라스틱기판 또는 소다 라임 기판에도 적용할 수 있다.
산화물 반도체 패턴(141)의 상부에는 에치 스토퍼인 절연막 패턴(171)이 위치한다. 절연막 패턴(171)의 두께는 3000Å 이하이며, SiOx, SiNx, SiOCx 또는 SiONx 중 적어도 어느 한 물질을 포함하는 무기막 이거나, 유기물 또는 고분자 유기물을 포함하는 유기막으로 형성될 수 있다. 경우에 따라, 절연막 패턴(171)은 제 1 게이트 절연막 패턴(121a)과 동일한 물질로 형성될 수 있다. 예컨대, 실리콘 산화막(SiOx)으로 형성될 수 있다. 절연막 패턴(171)은 계단 형태의 외곽 부(171s)로 둘러싸여 있으며, 외곽 부(171s)에는 부분적으로 탄소를 포함하는 고분자 화합물 막(171c)을 더 포함할 수 있다. 이와 같은 계단 형태의 외곽 부(171s)는 추후 형성되는 소스/드레인 전극이 균일한 스텝 커버리지를 갖고 형성될 수 있도록 작용한다.
에치 스토퍼인 절연막 패턴(171)은 제 1 게이트 절연막 패턴(121a)과 같이 산화물 반도체에접하는 절연막으로, 수소를 원료 가스로 사용하여형성되는 절연막은 가급적 사용하지말아야 한다. 또한, 절연막의 외부에서 산화물 반도체로 수소가 확산되는 것을 차단할 수 있도록 조밀한 막이어야 한다. 이는 수소가 산화물 반도체로 확산 되면, 산화물 반도체의 산소와 결합하여, 산화물 반도체를 도전성 금속으로 변화시키기 때문에 수소의 차단은 산화물 반도체 박막트랜지스터 공정에서 중요한 요소이기때문이다.
절연막 패턴(171)은 산화물 반도체 패턴(141)보다 길게 형성되어 있어서, 산화물 반도체 패턴(141)을 중심으로 양쪽에서 제1 게이트 절연막(121a)과 부분적으로 접한다.이는 박막 트랜지스터의 채널을 이루는 산화물 반도체 패턴(141)의 부분을 절연막 패턴(171)이 완전히 덮어 보호하도록 하기 위함이다.
산화물 반도체 패턴(141), 절연막 패턴(171) 및 게이트 절연막(121) 상에 데이터선(131) 및 소스 전극(134)이 위치한다. 데이터선(131)은 데이터 패드(132) 및 드레인 전극(133)을 포함한다. 드레인 전극(133)과 소스 전극(134)은 에치 스토퍼인 절연막 패턴(171) 상에서 서로 떨어져 배치된다. 이때, 하부의 절연막 패턴(171)에 의해 전극 형성 과정에서 산화물 반도체 패턴(141)에 미치는 영향은 최소화 될 수 있다. 데이터 패드(132)는 외부의 구동회로(미 도시)와 연결되어 데이터 구동 신호를 인가 받고, 드레인 전극(133)은 데이터선(131)으로 전달된 데이터 신호를 산화물 반도체 패턴(141)으로 전달하는 역할을 한다. 데이터선(131)은 Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, Mn, W 또는 Ta 중 적어도 어느 하나의 물질을 포함하며단일막 또는 다층막으로 형성될 수 있다. 데이터 패드(132) 및 드레인 전극(133)은 데이터선(131)과 분리되어서로 다른 층에 서로 다른 물질로 형성될 수도 있다.
데이터선(131)과 에치 스토퍼인 절연막 패턴(171) 위에는 보호 절연막(161)이 위치한다. 보호 절연막(161)은 SiOx, SiNx 또는 SiONx 중 적어도 어떤 한 물질을 포함하는 무기막이나 유기물 또는 고분자 유기물을 포함하는유기막으로 형성될 수 있다. 또한 경우에 따라, 유기막 및 무기막으로 이루어진다층막일 수 있다. 보호 절연막(161)에는 복수개의 접촉구가 형성되어 있다. 보호 절연막(161)을 사진 식각 하여 형성된 제 1 접촉구(162)는 소스 전극(134)을 노출하며, 제 2 및 제 3 접촉구들(163, 164)은 게이트 패드(113) 및 데이터 패드(132)를 각각 노출한다. 경우에 따라, 보호 절연막(161)의 형성은 생략될 수 있다.
보호 절연막(161)의 위에는 화소 전극(152) 및 보조 패드들(153, 154)이 형성되어있다. 화소 전극(152)은 비정질 구조, 다결정 구조 또는 부분적인 비정질 구조를 가진 투명 도전막일 수 있다. 예를 들어, a-ITO(amorphous-indium tin oxide)나 IZO(amorphous-indium zinc oxide) 또는 ITO일 수 있다. 또는 산화물 반도체 패턴(141)을 형성하는 Ga, In, Zn, Sn, Ta, Ti, Cr, Hf, Y, Fe, Ru, Cd, Li Be, Na, Mg, V, Zr, Nb, Sc, W, Mn, Fe, Ni, Pd, Cu, B, Al, Ge, Si, C, N, P 또는 F 중 적어도 하나의 원소와 O를 포함할 수 있다. 화소 전극(152)는 제 1 접촉구(162)를 통해 소스 전극(134)과 전기적으로 연결되며, 보조 패드들(153, 154)은 제 2 및 제 3 접촉구들(163, 164)를 통해 각각 게이트 패드(113)와 데이터 패드(132)와 전기적으로 연결되어 있다. 따라서 데이터 패드(132)의 보조 패드(154)로 외부에서 전달된 데이터 신호가 드레인 전극(133)을 통해 산화물 반도체 패턴(141)으로 전달될 수 있다. 산화물 반도체 패턴(141)으로 전달된 데이터 신호는 게이트 전극(112)에 인가되는 전기적 신호의 종류 따라서 소스 전극(134)으로 전달되며 소스 전극(134)과 연결되어 있는 화소 전극(152)으로 전달된다. 본 발명이 박막 트랜지스터가 액정 표시 장치에 적용될 경우, 화소 전극(152)으로 전달된 데이터 신호는 액정 층에 인가될 수 있다.
도 4 내지 도 14는 본 발명의 일 실시예에 따른 도 1의 산화물 반도체 박막 트랜지스터를 형성하는 방법을 설명하기위한 배치도 및 단면도들이다.
도 4는 본 발명의 일 실시예에따른 게이트선(111)을 나타내는 배치도이고 도 5는 도 4의 Ⅲ-Ⅲ'선을 따라 절단한 단면도로 산화물 반도체 박막 트랜지스터를 형성하는방법을 설명하기 위한 도면이다.
도 4 및 도 5를 참고하면, 기판(100) 상에 도전 물질을 형성하고, 사진 식각 공정에 의해 게이트 전극(112) 및 게이트 패드(113)를 포함하는 게이트선(111)을 형성한다. 게이트 전극(112)은 게이트선(111)으로부터돌출되어 형성되어 있고, 게이트선(111)의 끝 단에는 외부의 구동 회로(미 도시)로부터 구동 신호를 받아들이는 게이트 패드(113)가 형성되어 있다. 게이트 전극은 직선으로 뻗은 게이트선의 일부일 수도 있다.
게이트선(111) 위에 화학 기상 증착법(Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 다층의 게이트 절연막(121)을 증착 한다. 이때, 반응성 스퍼터링법(Reactive Sputtering method)에 의해 에치 스토퍼 층인 게이트 절연막이 증착 될 수도 있다. 게이트 절연막은 제1 게이트 절연막(121a')과 제2 게이트 절연막(121b)을 포함하고, 제 2 게이트 절연막(121b)은 실리콘 질화막이며, 제 1 게이트 절연막(121a')는 실리콘 산화막으로 형성한다. 이는 실리콘 질화막(SiNx)의 형성과정에서 암모늄(NH3) 가스가 사용되어, 아산화 질소(N2O)를 사용하는 실리콘 산화막(SiOx) 보다 수소가 막에 잔존하여 산화물 반도체로 확산되거나 형성 과정에서 수소가 산화물 반도체와 결합 될 수 있는 가능성이 크기 때문이다.
도 6은 본 발명의 일 실시예에따른 산화물 반도체 패턴(141)을 나타내는배치도이고 도 7은 도 6의Ⅲ-Ⅲ'선을 따라서 절단한 단면도로 산화물 반도체 박막 트랜지스터를 형성하는 방법을 설명하기 위한 도면이다.
도 6 및 도 7을 참고하면, 게이트 절연막(121)에 연속적으로 또는 불연속적으로 산화물 반도체층을 화학 기상 증착법(Chemical vapor deposition method) 또는 스퍼터링법(Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)을 통해 증착한다. 이 후 사진 식각 공정을 통해 산화물 반도체층을 패턴닝하여 산화물 반도체 패턴(141)을 형성한다.
이어서 에치 스토퍼 층인 절연막(171a)을 화학 기상 증착법(Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 산화물 반도체 패턴(141) 상에 증착 한다. 이때, 반응성 스퍼터링법(Reactive Sputtering method)에 의해 에치 스토퍼 층인 절연막(171a)이 증착 될 수도 있다. 구체적으로 절연막(171a)은 제 1 게이트 절연막(121a)과 동일한 실리콘 산화막으로 형성한다.
다음으로, 에치 스토퍼 층인 절연막(171a) 상부에 포토레지스트(Photo Resist)막을 도포한다. 포토레지스트는 PAG(Photo Acid Generator)를 포함하는 포지티브형 포토레지스트나 PAC(Photo Active Cross linker)를 포함하는 네거티브형 포토레지스트일 수 있다. 상기 포토레지스트를 광학 마스크를 이용하여 노광하고 현상하여 원하는 제 1 포토레지스트 패턴(172a)을 형성한다.
도 8은 본 발명의 일 실시예에따른 에치 스토퍼 층인 절연막 패턴(171b)을 나타내는 배치도이고 도 9 내지 도 10은 도 8의 Ⅲ-Ⅲ'선을 따라서 절단한 단면도로 산화물 반도체 박막 트랜지스터를 형성하는 방법을 설명하기 위한 도면이다.
도 8 및 도 9를 참고하면, 제 1 포토레지스트 패턴(172a)을 식각 마스크로사용하여 에치 스토퍼 층인 절연막(171a)을 식각 한다. 이때 식각 공정은 건식 식각일 수 있으며, 산화물 반도체 패턴(141)이 식각 되지 않도록 충분한 선택 비를 갖는 공정 조건으로 식각을 수행한다. 절연막(171a)과 제 1 게이트 절연막(121a')은 동일한 실리콘 산화막으로 형성되었기 때문에, 본 식각 공정을 통해 에치 스토퍼인 절연막 패턴(171b)과 제 1 게이트 절연막 패턴(121a)이 연속적으로 형성될 수 있다. 제 1 게이트 절연막 패턴(121a)는 섬 형 패턴이거나 두께가 서로 다른 두 부분를 갖는 패턴일 수 있다. 즉, 산화물 반도체 패턴(141) 하부에 초기 형성된 두께와 동일한 제 1 두께를 갖는 부분과 제 1 두께 보다 얇은 제 2 두께를 갖는 부분으로 이루어진패턴일 수 있다.
제 1 게이트 절연막 패턴(121a)은 에치 스토퍼인 절연막 패턴(171b)과 동일한 제 1 포토레지스트 패턴(172a)을 이용하여 형성되기 때문에, 산화물 반도체 패턴(141)이 존재하지 않는 영역에서 에치 스토퍼인 절연막 패턴(171b)과 실질적으로 동일한 패턴 모양을 갖는다. 또한 제 1 포토레지스트 패턴(172a)은 식각 가스에 의해 부분적으로 제거되어 제 2 포토레지스트 패턴(172b)으로 변형된다.
본 단계의 식각 공정은 원료가스로 할로겐 탄소 화합물(CFx C4F8) 및 산소 가스를 사용하며, 리액티브 이온 에치(RIE) 장비를 통해 행해 질 수 있다. 경우에 따라, 식각 속도를 고려하여 할로겐 황 화합물(SFx SF6)이 원료 가스로서 더 포함될 수 있으며 이 경우, 할로겐 황 화합물은 할로겐 탄소 화합물 및 산소 가스의 유량 대비 20% 이하의 유량으로 사용될 수 있다. 할로겐 황 화합물은 실리콘 산화막 및 실리콘 질화막을 모두 빠르게 식각 할 수 있기 때문에, 할로겐 황 화합물의 가스 유량 증가는 제 2 게이트 절연막(121b)의 손상을 야기할 수 있으므로, 20% 이내의 범위에서선택되었다. 한편, 할로겐 탄소 화합물을 원료 가스로 이용하여 식각하는경우, 대상물이 식각되는 측면 및 제 1 포토레지스트 패턴(172a)이 부분적으로 제거되어노출되는 대상물의 표면에 탄소를 포함하는 고분자 화합물 막(171c')이 형성될 수 있다. 이러한 고분자 화합물 막(171c')에 의해, 식각 되는 대상물은 경사가 큰 경사면을 가지게 된다. 이러한 급 경사면은추후 다른 막을 형성하는 공정에서 스텝 커버리지를 저하시키는 요인이 되기도 한다.
도 8 및 도 10을 참고하면, 식각 경사면에 형성된 고분자 화합물 막(171c)을 제거하는 단계를 수행한다. 본 단계의 식각 공정은 불활성 가스 및 산소 가스를 원료가스로 하는 건식 식각 공정을 통해, 고분자 화합물 막(171c)을 제거한다.
도 11은 본 발명의 일 실시예에따른 에치 스토퍼인 절연막 패턴(171)을 나타내는 배치도이고 도 12는 도 11의 Ⅲ-Ⅲ'선을 따라서 절단한 단면도로산화물 반도체 박막 트랜지스터를 형성하는방법을 설명하기 위한 도면이다.
도 11 및 도 12를 참고하면, 고분자 화합물 막(171c')을 제거한 후, 에치 스토퍼인 절연막 패턴(171b)의 외곽 부를 부분 식각 하여 계단 형태의 외곽 부로 둘러싸인 절연막 패턴(171)을 형성한다.
본 단계의 식각 공정은 원료가스로 할로겐 탄소 화합물(CFx; C4F8) 및 산소 가스를 사용하며, 리액티브이온 에치(RIE) 장비를 통해 행해 질 수 있다. 본 단계에서 할로겐 탄소 화합물은 산소 가스 유량 대비 동등 또는 그 이상으로 비율로 공급하여식각 공정을 수행한다. 할로겐 탄소 화합물의 비율이 산소 가스 유량 대비 동등 이하로 떨어지는경우, 실리콘 질화막과 실리콘 산화막의선택비가 작아지고 그 결과 제 2 게이트 절연막(121b)이 과다 식각되는 경우가 발생 될 수 있다. 본 단계에서 행해지는식각은 식각이 수행되는 시간을 제어함으로써 절연막 패턴(171b)의 외곽 부를 부분 식각할 수 있다.
게다가, 도 9의 설명과 마찬가지로, 제 2 포토레지스트 패턴(172b)은 식각 가스에 의해 부분적으로 제거되어 제 3 포토레지스트 패턴(172c)으로 변형된다. 또한, 할로겐 탄소 화합물을 원료 가스로 이용하여 식각하는 경우, 대상물이식각 되는 측면 및 제 2 포토레지스트 패턴(172b)이 부분적으로 제거되어 노출되는 대상물의표면에 탄소를 포함하는 고분자 화합물 막(171c)이 다시 형성될 수 있다.
이와 같이 계단 형태의 외곽 부를 갖는 절연막 패턴(171)을 형성함으로써, 급경사를완화시킬 수 있다. 이는 추후 소스/드레인 전극을 형성할 때 발생 될 수 있는 스텝 커버리지 불량 등을 개선할 수 있어 신뢰성 있는 소자 형성을 가능하게 한다.
도 13은 본 발명의 일 실시예에따른 데이터선(131)을 나타내는 배치도이고 도 14는 도 13의 Ⅲ-Ⅲ'선을 따라서 절단한 단면도로 산화물 반도체 박막 트랜지스터를 형성하는방법을 설명하기 위한 도면이다.
도 13 및 도 14를 참조하면, 제 2 게이트 절연막(121b) 및 에치 스토퍼인 절연막 패턴(171) 상에 데이터선 층을 화학 기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 증착 한다. 이 후, 사진 식각 공정을 통해, 데이터선(131) 및 소스 전극(134)을 형성하며, 데이터선(131)과 소스 전극(134)은 산화물 반도체 패턴 및 에치 스토퍼인 절연막 패턴(171)과 접한다. 경우에 따라, 데이터선(131)과 게이트선(111)이 서로 교차하는 영역에는게이트선(111)에 의한 생긴 단차를 감소시키기 위해서 산화물 반도체로 형성된 더미 패턴(미 도시)이 위치할 수도 있다.
데이터선(131) 및 에치 스토퍼인 절연막 패턴(171) 상에 보호 절연막(161)을 증착 한다. 보호 절연막(161)의 두께는 1000Å 내지 20000Å으로 형성될 수 있다. 보호 절연막(161)은 화학 기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 증착 될 수 있다. 이어서 사진 식각 공정을 통해, 보호 절연막(161) 내에 제 1 내지 제 3 접촉구(162,163,164)를 형성한다. 제 1 접촉구(162)는 소스 전극(134)의 상부 표면을 노출하고, 제2 접촉구(163) 및 제3 접촉구(164)는 게이트 패드(113) 및 데이터 패드(132)의 상부 표면들을 노출한다.
이어서, 제 1 내제 제3 접촉구(162,163,164)를 포함하는 보호 절연막(160) 상에 투명 도전층(미 도시)을 증착 한다. 투명 도전층의두께는 100Å 내지 500Å의 두께로 형성할 수 있다. 투명 도전층은 화학 기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 증착 한다. 이 후, 사진 식각 공정을 통해 도 1 내지 도 3에 나타낸 바와 같이, 화소 전극(152) 및 보조 패드들(153, 154)을 형성한다.
본 발명의 일 실시예는 게이트 절연막(121)을 다층으로 형성하고 산화물 반도체 패턴과 접하는 제 1 게이트 절연막 패턴(121a)과 에치 스토퍼인 절연막 패턴(171)을 수소를 상대적으로 덜 포함하는 막 또는 원료 가스로 수소 원자가 포함되지 않는 막을 사용함으로써, 소자의 신뢰성을 향상시킬수 있다. 또한 에치 스토퍼인 절연막 패턴(171)에 계단 형태의 외곽 부(171s)를 형성함으로써, 추후 공정에서 균일한 스탭커버리지가 확보될 수 있도록 했다. 이러한 구조들을 통해, 소자의 신뢰성을 향상시킬수 있었다.
이상 첨부된 도면들을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
게이트선 111 데이터선 131
제1 게이트 절연막 패턴 121a 제2 게이트 절연막 패턴 121b
산화물 반도체 패턴 141 절연막 패턴 171
소스 전극 134 드레인 전극 133
보호 절연막 161 화소 전극 152

Claims (22)

  1. 게이트 전극,
    상기 게이트 전극 위에 위치하는 산화물 반도체 패턴,
    상기 게이트 전극과 상기 산화물 반도체 패턴 사이에 위치하며 섬 형이거나 두께가 서로 다른 두 부분을 갖는 제 1 게이트 절연막 패턴
    상기 산화물 반도체 패턴 위에 위치하며 서로 이격된 소스 전극 및 드레인 전극 및
    상기 소스 전극 및 상기 드레인 전극과 상기 산화물 반도체 패턴 사이에 위치하며, 상기 소스 전극 및 상기 드레인 전극 그리고 상기 제 1 게이트 절연막 패턴과 부분적으로 접하고, 계단 형태의 외곽 부로 둘러싸인 제 1 절연막 패턴을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체 패턴의 채널 방향 측면과 접하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 계단 형태의 외곽 부는 상기 소스 전극 및 상기 드레인 전극과 접하면서 탄소를 포함하는고분자 화합물로 이루어진 막을 더 포함하는 박막 트랜지스터.
  3. 제 1항에 있어서, 상기 제 1 게이트 절연막 패턴은 실리콘 산화막인 박막 트랜지스터
  4. 제 3 항에 있어서, 상기 게이트 전극과 상기 산화물 반도체 패턴은 적어도 1000Å 이상 이격되어 있는 박막 트랜지스터.
  5. 제 3항에 있어서, 상기 제 1 절연막 패턴은 실리콘 산화막인 박막 트랜지스터
  6. 제 5항에 있어서, 상기 제 1 절연막 패턴의 두께는 3000Å 이하인 박막 트랜지스터.
  7. 제 5 항에 있어서, 상기 계단 형태의 외곽 부는 상기 소스 전극 및 상기 드레인 전극과 접하면서, 탄소를 포함하는고분자 화합물로 이루어진 막을 더 포함하는 박막 트랜지스터.
  8. 제 1항에 있어서, 상기 게이트 전극과 상기 제1 게이트 절연막 패턴 사이에 위치하는 제 2 게이트 절연막을 더 포함하는 박막 트랜지스터.
  9. 제 8항에 있어서, 상기 제 2 게이트 절연막은 상기 게이트 전극과 접하며, 실리콘 질화막인 박막 트랜지스터.
  10. 제 9항에 있어서, 상기 제 2 게이트 절연막의 두께는 1000Å 이상인 박막 트랜지스터.
  11. 게이트 전극을 형성하는 단계,
    상기 게이트 전극 상에 제 1 게이트 절연막을 형성하는 단계 ,
    상기 제 1 게이트 절연막 상에 산화물 반도체 패턴을 형성하는 단계,
    상기 산화물 반도체 패턴 상에 형성되며 상기 제 1 게이트 절연막과 부분적으로 접하는 제 1 절연막 패턴을 형성하는단계
    연속하여 상기 제 1 게이트 절연막을 패터닝하여 섬 형이거나 두께가 서로 다른 두 부분을 갖는 제 1 게이트 절연막 패턴을 형성하는 단계
    상기 제 1 절연막 패턴을 부분 식각 하여 상기 제1 게이트 절연막과 부분적으로 접하며, 계단 형태의 외곽 부로 둘러싸인 제 2 절연막 패턴을 형성하는 단계 및
    상기 산화물 반도체 패턴과 전기적으로 연결되고, 상기 제 2 절연막 패턴과 부분적으로 접하며 서로 떨어져 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체 패턴의 채널 방향 측면과 접하는 박막 트랜지스터 형성방법.
  12. 제 11항에 있어서, 상기 제 1 게이트 절연막 패턴은 실리콘 산화막인 박막 트랜지스터 형성방법.
  13. 제 12항에 있어서, 상기 제 2 절연막 패턴은 실리콘 산화막인 박막 트랜지스터 형성방법.
  14. 제 13항에 있어서, 상기 제 2 절연막 패턴의 두께는 3000Å 이하인 박막 트랜지스터 형성방법.
  15. 제 11항에 있어서, 상기 제 1 절연막 패턴을 형성하는 단계 및 섬 형의 제 1 게이트 절연막 패턴을 형성하는단계는
    할로겐 탄소 화합물 및 산소 가스를 원료 가스로 하는 제 1 식각 공정인 박막 트랜지스터 형성방법.
  16. 제 15항에 있어서, 상기 제 1 식각 공정은 할로겐 황 화합물을 원료 가스로 더 포함하며, 할로겐 황 화합물을 할로겐 탄소 화합물 및 산소 가스 유량 대비 20%이하의 유량으로 공급하는박막 트랜지스터 형성방법.
  17. 제 16항에 있어서, 상기 할로겐 탄소 화합물은 C4F8인 박막트랜지스터 형성방법
  18. 제 11항에 있어서, 상기 제 1 절연막 패턴을 부분 식각 하여 계단 형태의 외곽 부로 둘러싸인 제 2 절연막 패턴을 형성하는 단계는
    제 1 절연막 패턴 표면에 형성된 탄소를 포함하는 고분자 화합물을 제거하는 단계
    고분자 화합물이 제거된 상기 제 1 절연막 패턴을 부분 식각하며, 외곽 부에 탄소를 포함하는 고분자 화합물을 형성하는단계를 포함하는 박막 트랜지스터 형성방법.
  19. 제 18항에 있어서, 상기 고분자 화합물을 제거하는 단계는 불활성 가스 및 산소 가스를 원료 가스로 하는 제 2 식각 공정인 박막 트랜지스터 형성방법.
  20. 제 18항에 있어서, 상기 고분자 화합물이 제거된 상기 제 1 절연막 패턴을 부분 식각하며, 외곽 부에 탄소를 포함하는 고분자 화합물을 형성하는단계는
    할로겐 탄소 화합물 및 산소 가스를 원료 가스로 하는 제 3 식각 공정인 박막 트랜지스터 형성방법.
  21. 제 20항에 있어서, 상기 제 3 식각 공정은 할로겐 탄소 화합물을 산소 가스 유량 대비 동등 또는 그 이상으로 공급하는 박막 트랜지스터 형성방법.
  22. 제 21항에 있어서, 상기 할로겐 탄소 화합물은 C4F8인 박막트랜지스터 형성방법
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