KR101007686B1 - 액정표시패널의 제조방법 - Google Patents

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Abstract

본 발명은 비용을 절감함과 아울러 제조공정을 단순화시킬 수 있는 액정표시패널의 제조방법에 관한 것이다.
본 발명은 기판 상에 제1 도전층을 형성하는 단계와; 상기 제1 도전층 상에 인쇄된 제1 레지스트 패턴을 형성하는 단계와; 상기 인쇄된 제1 레지스트 패턴을 이용하여 제1 도전층을 패터닝하여 게이트 라인, 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 반도체층 및 제2 도전층을 순자척으로 적층하는 단계와; 상기 제2 도전층 상에 단차를 갖도록 인쇄된 제2 레지스트 패턴을 형성하는 단계와; 상기 단차를 갖도록 인쇄된 제2 레지스트 패턴을 이용하여 반도체층 및 제2 도전층을 패터닝하여 반도체패턴, 데이터 라인, 박막 트랜지스터의 소스전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴이 형성된 기판 상에 보호막을 형성하는 단계와; 상기 보호막 상에 인쇄된 제3 레지스트 패턴을 형성하는 단계와; 상기 인쇄된 제3 레지스트 패턴을 이용하여 상기 보호막을 패터닝는 단계와; 상기 패턴된 보호막 및 제3 레지스트 패턴 상에 제3 도전층을 형성하는 단계와; 스트립공정에 의해 상기 제3 레지스트 패턴을 제거하여 상기 박막 트랜지스터의 드레인 전극과 접속된 화소전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

액정표시패널의 제조방법{Method of Fabricating Liquid Crystal Display Panel}
도 1은 통상적인 액정표시패널의 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3g는 도 1에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 액정표시패널의 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 6a 내지 도 6d는 도 5에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 도면이다.
도 7a 내지 도 7f는 인쇄판 및 인쇄롤러를 이용하여 단차진 포토레지스트 패턴을 형성함을 나타내는 도면이다.
도 8는 본 발명의 제2 실시예에 따른 액정표시패널의 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 9는 도 8에 도시된 박막 트랜지스터 어레이 기판을 Ⅲ-Ⅲ' 선을 따라 절단하여 도시한 단면도이다.
도 10a 내지 도 13d는 도 9에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 도면이다.
도 14는 본 발명의 제3 실시예에 따른 액정표시패널의 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 15는 도 14에 도시된 박막 트랜지스터 어레이 기판을 Ⅳ-Ⅳ' 선을 따라 절단하여 도시한 단면도이다.
도 16a 내지 도 19e는 도 15에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
2,102,202 : 게이트 라인 4,104,204 : 데이터 라인
8,108,208 : 게이트 전극 16,116,216 : 컨택홀
10,110,210 : 소스 전극 12,112,212 : 드레인 전극
14,114,214 : 활성층 18,118,218 : 화소전극
28,128,228 : 게이트패드 하부전극 36,136,236 : 데이트패드 하부전극
68,168,268 : 반도체패턴 99,199 : 인쇄판
88,188 : 인쇄롤러
본 발명은 액정표시패널에 관한 것으로, 특히 비용을 절감함과 아울러 제조공정을 단순화시킬 수 있는 액정표시패널의 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소신호를 화소 전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
도 1은 종래의 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)과 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)과, 게이트 라인(2)에 포함된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스전극(10)과, 화소전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(6)과 중첩되고 소스전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 여기서, 활성층(14) 위에 소스전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된 다. 이러한 박막 트랜지스터는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 컨택홀(16)을 통해 박막 트랜지스터의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 이전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(18)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부전극(28)와, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트 패드 하부전극(28)에 접속된 게이트 패드 상부전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않 음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드 하부전극(36)과 접속된 데이터 패드 상부전극(40)으로 구성된다.
도 3a 내지 도 3g는 종래의 액정표시패널의 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
먼저, 하부 기판(42) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 증착된다. 이후, 도 3a에 도시된 바와 같이 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부전극(28)을 포함하는 게이트 패턴 형상의 홈(55)에 레지스트(98)가 인쇄된 인쇄판(99)를 마련한다. 여기서, 인쇄판(99)은 아크릴, BCB 등의 유기물 등이 포함될 수 도 있고, 유리기판 자체를 식각하여 제작할 수 도 있다. 이러한, 인쇄판(99)에 인쇄롤러(88)가 접촉함과 동시에 회전하게 됨으로써 도 3b에 도시된 바와 같이 인쇄롤러(88)에 레지스트(98)가 부착된다.
이렇게 레지스트(98)가 형성된 인쇄롤러(88)는 게이트 금속층이 형성된 하부기판(42)과 접촉함과 동시에 회전하게 됨으로써 하부기판(42) 상에 게이트 패턴 형상의 레지스트 패턴(98)가 형성된다. 이러한 레지스트 패턴(98)을 마스크로 게이트 금속층을 식각함으로써 도 3c에 도시된 바와 같이 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부전극(28)을 포함하는 게이트 패턴이 형성된다. 여기서, 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
게이트 패턴이 형성된 하부 기판(42) 상에 게이트 절연막(44)이 형성된다. 게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
게이트 절연막(44)이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다.
비정질 실리콘층 및 n+ 비정질실리콘층 위에 반도체 패턴 형상의 홈에 레지스트가 인쇄된 인쇄판과 인쇄롤러를 이용하여 게이트 패턴이 형성된 하부기판(42) 상에 레지스트 패턴을 형성한다. 이후, 레지스트 패턴을 마스크로 이용하여 비정질 실리콘층 및 n+ 비정질실리콘층을 패터닝한다. 이에 따라, 도 3d에 도시된 바와 같이 반도체 패턴(68)이 형성된다. 반도체 패턴(68)은 활성층(14) 및 오믹접촉층(48)이 이중으로 적층된 구조를 갖는다.
반도체 패턴(68)이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 착방법을 통해 소스/드레인 금속층이 전면 형성된다.
소스/드레인 금속층 위에 소스전극(10), 드레인 전극(12), 스토리지 전극(22) 및 데이터 패드 하부전극(36) 형상의 홈에 레지스트가 인쇄된 인쇄판과 인쇄롤러를 이용하여 반도체 패턴(68)이 형성된 하부기판(42) 상에 레지스트 패턴을 형성한다. 이후, 레지스트 패턴을 마스크로 이용하여 소스/드레인 금속층을 패터닝한다. 이에 따라, 데이터 라인(4), 소스 전극(10), 드레인 전극(12)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 소스 전극(10) 및 드레인 전극(12)을 마스크로 채널부의 오믹접촉층(48)이 식각됨으로써 도 3e에 도시된 바와 같이 채널부의 활성층(14)이 노출된 다.
여기서, 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
소스/드레인 패턴들이 형성된 하부기판(42) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 이후, 레지스트가 인쇄된 홈을 갖는 인쇄판과 인쇄롤러를 이용하여 보호막(50)이 형성된 하부기판(42) 상에 레지스트패턴을 형성한다. 이후, 레지스트 패턴을 마스크로 보호막(50)을 패터닝함으로써 도 3f에 도시된 바와 같이 제1 내지 제4 컨택홀들(16,24,30,38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성되고, 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드하부전극(28)이 노출되게 형성되고. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터 패드 하부전극(36)이 노출되게 형성된다. 여기서, 보호막(50)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
보호막(50)이 형성된 하부기판(42) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서, 화소전극(18), 게이트 패드 상부전극(32), 데이터 패드 상부전극(40)을 포함하는 투명전극 패턴 형상의 홈에 레지스트가 인쇄된 인쇄판과 인쇄롤러를 이용하여 보호막(50)이 형성된 하부기판(42) 상에 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 이용하여 투명전극 패턴을 패터닝한다. 이에 따라, 도 3g에 도시된 바와 같이 화소전극(18), 게이트 패드 상부전극(32) 및 데이터 패드 상부전극(40)을 포함하는 투명전극패턴이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 전단 게이트라인(2)과 중첩되게 스토리지 전극(22)과 전기적으로 접속된다. 게이트 패드 상부전극(32)은 제3 컨택홀(30)을 통해 게이트 패드 하부전극(28)과 전기적으로 접속되고, 데이터 패드 상부전극(40)은 제4 컨택홀(38)을 통해 데이트 패드 하부전극(36)과 전기적으로 접속된다. 여기서, 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이, 종래의 박막 트랜지스터 어레이 기판의 제조방법은 5 번에 걸친 인쇄판 및 인쇄롤러를 이용한 공정을 채용함으로써 액정표시패널의 제조단가 상승의 중요원인이 되고 있다. 이는 하나의 인쇄판 및 인쇄공정이 박막 증착 공정, 세정 공정, 식각 공정, 레지스트 박리 공정(또는 스트립 공정), 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다. 또한, 스트립공정시 이용되는 스트립액은 고가이며 한번 이용된 후 페수처리됨으로써 스트립공정을 줄이는 방안이 요구된다.
따라서, 본 발명의 목적은 비용을 절감함과 아울러 제조공정을 단순화시킬 수 있는 액정표시패널의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 기판 상에 제1 도전층을 형성하는 단계와; 상기 제1 도전층 상에 인쇄된 제1 레지스트 패턴을 형성하는 단계와; 상기 인쇄된 제1 레지스트 패턴을 이용하여 제1 도전층을 패터닝하여 게이트 라인, 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 반도체층 및 제2 도전층을 순자척으로 적층하는 단계와; 상기 제2 도전층 상에 단차를 갖도록 인쇄된 제2 레지스트 패턴을 형성하는 단계와; 상기 단차를 갖도록 인쇄된 제2 레지스트 패턴을 이용하여 반도체층 및 제2 도전층을 패터닝하여 반도체패턴, 데이터 라인, 박막 트랜지스터의 소스전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴이 형성된 기판 상에 보호막을 형성하는 단계와; 상기 보호막 상에 인쇄된 제3 레지스트 패턴을 형성하는 단계와; 상기 인쇄된 제3 레지스트 패턴을 이용하여 상기 보호막을 패터닝는 단계와; 상기 패턴된 보호막 및 제3 레지스트 패턴 상에 제3 도전층을 형성하는 단계와; 스트립공정에 의해 상기 제3 레지스트 패턴을 제거하여 상기 박막 트랜지스터의 드레인 전극과 접속된 화소전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하며, 상기 제2 도전층 상에 단차를 갖도록 인쇄된 제2 레지스트 패턴을 형성하는 단계는 제4 레지스트 패턴이 인쇄된 제1 인쇄판을 제1 롤러에 접촉시켜 상기 제4 레지스트 패턴을 상기 제1 롤러에 부착시키는 단계와; 상기 제4 레지스트 패턴이 부착된 상기 제1 롤러를 상기 제2 도전층 상에 접촉시켜 상기 제4 레지스트 패턴을 상기 제2 도전층 상에 형성하는 단계와; 제5 레지스트 패턴이 인쇄된 제2 인쇄판을 제2 롤러에 접촉시켜 상기 제5 레지스트 패턴을 상기 제2 롤러에 부착시키는 단계와; 상기 제5 레지스트 패턴이 부착된 상기 제2 롤러를 상기 제4 레지스트 패턴 상에 접촉시켜 상기 제4 레지스트 패턴 상에 상기 제5 레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법을 제공한다.
다른 측면에서 본 발명에 따른 액정표시패널의 제조방법은 제1 기판 상에 제1 및 제2 도전층을 형성하는 단계와; 상기 제1 및 제2 도전층 상에 인쇄된 제1 레지스트 패턴을 형성하는 단계와; 상기 제1 레지스트 패턴을 이용하여 상기 제1 및 제2 도전층을 패터닝하여 제1 도전층을 포함하는 게이트 라인, 게이트 전극, 게이트 패드 및 데이터 패드를 포함하는 게이트 패턴들과, 화소전극을 형성하는 단계와; 상기 게이트 패턴들과 화소전극이 형성된 제1 기판 상에 게이트 절연막 및 반도체층을 형성하는 단계와; 상기 게이트 절연막 및 반도체층 상에 인쇄된 제2 레지스트 패턴을 형성하는 단계와; 상기 제2 레지스트 패턴을 이용하여 상기 게이트 절연막 및 반도체층을 패터닝하여 게이트 절연패턴 및 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴이 형성된 제1 기판 상에 제3 도전층을 형성하는 단계와; 상기 제3 도전층 상에 단차를 갖도록 인쇄된 제3 레지스트 패턴을 형성하는 단계와; 상기 제3 레지스트 패턴을 이용하여 제3 도전층을 패터닝하여 데이터 라인, 소스전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성함과 아울러 상기 게이트 패드 및 화소전극에 포함된 제1 도전층을 노출시키는 단계와; 상기 박막 트랜지스터를 보호하기 위해 상기 제1 기판 전면에 보호막을 형성하는 단계와; 상기 제1 기판과 대향되어 합착되는 제2 기판을 마련하는 단계와; 상기 제2 기판을 마스크로 이용하여 상기 게이트 패드 및 데이터 패드를 포함하는 패드 영역의 보호막을 제거하여 상기 게이트 패드 및 데이터 패드를 노출시키는 단계를 포함하며, 상기 제3 도전층 상에 단차를 갖도록 인쇄된 제3 레지스트 패턴을 형성하는 단계는 제4 레지스트 패턴이 인쇄된 제1 인쇄판을 제1 롤러에 접촉시켜 상기 제4 레지스트 패턴을 상기 제1 롤러에 부착시키는 단계와; 상기 제4 레지스트 패턴이 부착된 상기 제1 롤러를 상기 제3 도전층 상에 접촉시켜 상기 제4 레지스트 패턴을 상기 제3 도전층 상에 형성하는 단계와; 제5 레지스트 패턴이 인쇄된 제2 인쇄판을 제2 롤러에 접촉시켜 상기 제5 레지스트 패턴을 상기 제2 롤러에 부착시키는 단계와; 상기 제5 레지스트 패턴이 부착된 상기 제2 롤러를 상기 제4 레지스트 패턴 상에 접촉시켜 상기 제4 레지스트 패턴 상에 상기 제5 레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법을 제공한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 19를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 제1 실시예에 따른 액정표시패널의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(112) 및 데이터 라인(114)과, 그 교차부마다 형성된 박막 트랜지스터(116)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속되는 게이트 패드부(126)와, 데이터 라인(104)에 접속되는 데이터 패드부(134)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사 이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이터 패드 하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 데이터 패드 하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다. 이러한 박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다.
화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 전단 게이트라인(102)과, 그 게이트라인(102)과 게이트 절연막(144), 활성층(114) 및 오믹접촉층(148)을 사이에 두고 중첩되는 스토리지 전극(122)과, 그 스토리지 전극(122)과 보호막(150)을 사이에 두고 중첩됨과 아울러 그 보호막(150)에 형성된 제2 컨택홀(124)을 경유하여 접속된 화소전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.
게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부전극(128)과, 게이트 절연막(144) 및 보호막(150)을 관통하는 제3 컨택홀(130)을 통해 게이트 패드 하부전극(128)에 접속된 게이트 패드 상부전극(132)으로 구성된다.
데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데이터 패드 하부전극(136)과, 보호막(150)을 관통하는 제4 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 접속된 데이터 패드 상부전극(140)으로 구성된다.
도 6a 내지 도7f는 도 5에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 도면이다.
하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부전극(128)을 포함하는 게이트 패턴 형상의 홈에 레지스트가 인쇄된 인쇄판 및 인쇄롤러를 이용하여 게이트 금속층이 형성된 하부기판(142) 상에 레지스트 가 형성된다. 이러한 레지스트 패턴을 마스크로 게이트 금속층을 식각함으로써 도 6a에 도시된 바와 같이 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부전극(128)을 포함하는 게이트 패턴이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
게이트 패턴이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층(114a), n+ 비정질 실리콘층(148a), 그리고 소스/드레인 금속층(104a)이 순차적으로 형성된 후 레지스트가 인쇄된 인쇄판 및 인쇄롤러를 이용하여 소스/드레인 금속층이 형성된 하부기판(142) 상에 도 6b에 도시된 바와 같이 반도체 패턴(168)과 소스/드레인 패턴이 형성된다.
도 7a 내지 도 7f를 참조하여 반도체 패턴(168) 및 소스/드레인 패턴공정을 상세히 설명하면 다음과 같다.
먼저, 도 7a에 도시된 바와 같이 일체화된 소스/드레인 전극(110,112), 스토리지 전극(122), 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴 형상의 홈(155a)에 제1 레지스트(198a)가 인쇄된 제1 인쇄판(199a)을 마련한다. 이러한, 제1 인쇄판(199a)에 도 7b에 도시된 바와 같이 인쇄롤러(188)가 제1 인쇄판(199a)와 접촉함과 동시에 회전하게 됨으로써 인쇄롤러(188)에 제1 레지스트(198a)가 부착된다.
이렇게 제1 레지스트(198a)가 부착된 인쇄롤러(188)는 소스/드레인 금속층이 형성된 하부기판(142)과 접촉함과 동시에 회전하게 됨으로써 도 7c에 도시된 바와 같이 소스/드레인 금속층(104a)이 형성된 하부기판(142) 상에 소스/드레인 패턴 형상의 제1 레지스트 패턴(198a)이 형성된다. 이어서, 도 7d에 도시된 바와 같이 분리된 소스/드레인 전극(110,112), 스토리지 전극(122), 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴 형상의 홈(155b)에 제2 레지스트(198b)가 인쇄된 제2 인쇄판(199b)를 마련한 후 인쇄롤러(188)에 제2 레지스트(198b)를 부착시킨다. 이어서, 제1 레지스트 패턴(198a)이 형성된 하부기판(142)에 제2 레지스트(198b)가 부착된 인쇄롤러(188)가 접촉함과 동시에 회전하게 됨으로써 도 7e에 도시된 바와 같이 채널 영역을 제외한 소스/드레인 패턴 상에 제2 레지스트(198b)가 형성된다. 이로써, 박막 트랜지스터의 채널부의 레지스트가 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 된다.
이어서, 레지스트 패턴(198)을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 레지스트 패턴(198)을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 레지스트가 애싱(Ashing) 공정으로 제거된 후 잔존하는 레지스트 패턴(198)을 마스크로 이용한 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 도 7f에 도시된 바와 같이 채널부의 활성층(114)이 노출되어 활성층(114)이 활성화되지 않는 경우 소스 전극(110)과 드레인 전극(112)이 전기적으로 분리된다. 이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 레지스트 패턴(198)이 제거된다.
게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 구리(Cu), 알루미늄계 금속 등이 이용된다.
소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다.
이어서, 홈에 레지스트가 인쇄된 인쇄판 및 인쇄롤러를 이용하여 소스/드레인 패턴이 형성된 하부기판(142) 상에 레지스트 패턴을 형성한다. 이러한 레지스트 패턴을 마스크로 보호막(150)이 패터닝됨으로써 도 6c에 도시된 바와 같이 제1 내지 제4 컨택홀들(116, 124, 130, 138)이 형성된다. 제1 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(124)은 보호막(150)을 관통하여 스토리지 전극(122)이 노출되게 형성된다. 제3 컨택홀(130)은 보호막(150) 및 게이트 절연막(144)을 관통하여 게이트 패드 하부전극(128)이 노출되게 형성된다. 제4 컨택홀(138)은 보호막(150)을 관통하여 데이터 패드 하부전극(136)이 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(244)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다.
이어서, 투명전극 패턴 형상의 홈에 레지스트가 인쇄된 인쇄판 및 인쇄롤러를 이용하여 투명전극물질이 형성된 하부기판(142) 상에 레지스트 패턴이 형성된다. 이러한 레지스트 패턴을 마스크로 투명전극물질이 패터닝됨으로써 화소전극(118), 게이트 패드 상부전극(132), 데이터 패드 상부전극(140)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(118)은 제1 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속되고, 제2 컨택홀(124)을 통해 전단 게이트라인(102)과 중첩되는 스토리지 전극(122)과 전기적으로 접속된다. 게이트 패드 상부전극(132)은 제3 컨택홀(130)을 통해 게이트 패드 하부전극(128)과 전기적으로 접속된다. 데이터 패드 상부전극(140)은 제4 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이, 본 발명의 제1 실시예에 따른 액정표시패널에 포함된 박막 트랜지스터 어레이 기판의 제조방법은 제1 및 제2 인쇄판(199a,199b)와, 인쇄롤러를 이용하여 단차진 레지스트 패턴을 형성하고 그 레지스트 패턴을 이용하여 반도체패턴 및 소스/드레인 전극을 형성한다. 이로써, 종래에 비해 스트립 공정이 감소됨으로써 제조공정이 단순화되고 재료 비용이 절감된다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 9는 도 8에 도시된 박막 트랜지스터 어레이 기판을 Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도이다.
도 8 및 도 9에 도시된 박막 트랜지스터 어레이 기판은 하부기판(242) 위에 게이트 절연 패턴(244)을 사이에 두고 교차하게 형성된 게이트 라인(202) 및 데이터 라인(204)과, 그 교차부마다 형성된 박막 트랜지스터(206)와, 그 교차구조로 마 련된 셀영역에 형성된 화소 전극(218)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(218)에 접속된 스토리지 전극(222)과 전단 게이트 라인(202)의 중첩부에 형성된 스토리지 캐패시터(220)와, 게이트 라인(202)에 접속되는 게이트 패드부(226)와, 데이터 라인(204)에 접속되는 데이터 패드부(234)를 구비한다.
박막 트랜지스터(206)는 게이트 라인(202)에 접속된 게이트 전극(208)과, 데이터 라인(204)에 접속된 소스 전극(210)과, 화소 전극(218)에 접속된 드레인 전극(212)과, 게이트 전극(208)과 게이트 절연 패턴(244)을 사이에 두고 중첩되고 소스 전극(210)과 드레인 전극(212) 사이에 채널을 형성하는 활성층(214)을 포함하는 반도체 패턴(268)을 구비한다.
반도체 패턴(268)은 소스 전극(210)과 드레인 전극(212) 사이의 채널부를 포함하면서 소스 전극(210), 드레인 전극(212), 데이터 라인(204), 그리고 데이터 패드 하부전극(236)과 중첩되고, 스토리지 전극(222)과 중첩되는 부분을 포함하여 게이트 절연 패턴(244)을 사이에 두고 게이트 라인(202)과는 부분적으로 중첩되게 형성된 활성층(214)을 구비한다. 그리고, 반도체 패턴(268)은 활성층(214) 위에 소스 전극(210), 드레인 전극(212), 스토리지 전극(222), 데이터 라인(204), 그리고 데이터 패드 하부전극(234)와 오믹접촉을 위해 형성된 오믹접촉층(248)을 더 구비한다.
화소 전극(218)은 보호막패턴(250) 외부로 노출된 박막 트랜지스터(206)의 드레인 전극(212)과 접속된다.
스토리지 캐패시터(220)는 전단 게이트 라인(202)과, 그 게이트 라인(202)과 게이트 절연 패턴(244), 활성층(214) 및 오믹접촉층(248)을 사이에 두고 중첩되며 화소전극(218)과 접속된 스토리지 전극(222)으로 구성된다. 여기서 화소전극(218)은 보호막(250) 외부로 노출된 스토리지 전극(222)과 접속된다. 게이트 라인(202)은 게이트 패드부(226)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(226)는 게이트 라인(202)으로부터 연장되는 게이트 패드 하부전극(228)과, 게이트 패드 하부전극(228) 위에 접속된 게이트 패드 상부전극(232)로 구성된다.
데이터 라인(204)은 데이터 패드부(234)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(234)는 데이터 라인(204)으로부터 연장되는 데이터 패드 하부전극(236)와 데이터 패드 하부전극(236)위에 접속된 데이터 패드 상부전극(240)으로 구성된다. 또한, 데이터 패드부(234)는 데이터 패드 하부전극(236)와 하부기판(242) 사이에 형성된 게이트 절연 패턴(244), 활성층(214), 그리고 오믹접촉층(248)을 더 포함한다.
게이트 절연 패턴(244)과 보호막 패턴(250)은 화소전극(218)과 게이트 패드 상부전극(232) 및 데이터 패드 상부전극(240)이 형성되지 않은 영역에 형성된다.
이하, 도 10a 내지 도 13을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 설명하면 다음과 같다.
먼저, 도 10a 및 도 10b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 하부기판(242)상에 형성된 게이트 패턴들을 도시한 평면도 및 단면도이다.
하부기판(242) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 게이트 라인(202), 게이트 전극(208) 및 게이트 패드 하부전극(228)을 포함하는 게이트 패턴 형상의 홈에 레지스트가 인쇄된 인쇄판과 인쇄롤러를 이용하여 게이트 금속층이 형성된 하부기판 상에 레지스트 패턴을 형성한다. 이후, 레지스트 패턴을 마스크로 이용한 식각공정에 의해 게이트 금속층 패터닝된다. 이에 따라, 도 10b에 도시된 바와 같이 게이트 라인(202), 게이트 전극(208), 게이트 패드 하부전극(228)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 단일층 또는 이중층 구조로 이용된다.
게이트 패턴이 형성된 하부기판(242) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막, 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된 후 레지스트가 인쇄된 인쇄판 및 인쇄롤러를 이용하여 도 11a 및 도 11b에 도시된 바와 같이 반도체 패턴(268)과 소스/드레인 패턴이 형성된다.
도 12a 내지 도 12f를 참조하여 반도체 패턴(268)과 소스/드레인 패턴 공정을 상세히 설명하면 다음과 같다.
먼저, 도 12a에 도시된 바와 같이 일체화된 소스/드레인 전극(210,212), 스토리지 전극(222), 데이터 패드 하부전극(236)을 포함하는 소스/드레인 패턴 형상의 홈(255a)에 제1 레지스트(298a)가 인쇄된 제1 인쇄판(299a)을 마련한다. 이어서, 도 12b에 도시된 바와 같이 인쇄롤러(288)가 제1 인쇄판(299a)과 접촉함고 동 시에 회전하게 됨으로써 인쇄롤러(288)에 제1 레지스트(298a)가 부착된다.
이렇게 제1 레지스트(298a)가 부착된 인쇄롤러(288)는 소스/드레인 금속층이 형성된 하부기판(242)과 접촉함과 동시에 회전하게 됨으로써 도 12c에 도시된 바와 같이 소스/드레인 금속층이 형성된 하부기판(242) 상에 소스/드레인 패턴 형상의 제1 레지스트 패턴(298a)이 형성된다. 이어서, 도 12d에 도시된 바와 같이 분리된 소스/드레인 전극(210,212), 스토리지 전극(222), 데이터 패드 하부전극(236)을 포함하는 소스/드레인 패턴 형상의 홈(255b)에 제2 레지스트(298b)가 인쇄된 제2 인쇄판(299b)을 마련한 후 인쇄롤러(288)에 제2 레지스트(298b)를 부착시킨다. 이어서, 제1 레지스트 패턴(298a)이 형성된 하부기판(242)에 제2 레지스트(298b)가 부착된 인쇄롤러(288)가 접촉함과 동시에 회전하게 됨으로써 도 12e에 도시된 바와 같이 채널 영역을 제외한 소스/드레인 패턴 상에 제2 레지스트(298b)가 형성된다. 이로써, 박막 트랜지스터의 채널부의 레지스트 패턴(298)이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 된다.
이어서, 레지스트 패턴(298)을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(204), 소스 전극(210), 그 소스 전극(210)과 일체화된 드레인 전극(212), 스토리지 전극(222)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 레지스트 패턴(298)를 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(248)과 활성층(214)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 레지스트 패턴(298)이 애싱(Ashing) 공정으로 제거된 후 잔존하는 레지스트 패턴(298)을 마스크로 이용한 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(248)이 식각된다. 이에 따라, 도 12f에 도시된 바와 같이 채널부의 활성층(214)이 노출되어 활성층(214)이 활성화되지 않는 경우 소스 전극(210)과 드레인 전극(212)이 전기적으로 분리된다. 이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 레지스트 패턴(298)이 제거된다.
게이트 절연막(244)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 구리(Cu), 알루미늄계 금속 등이 이용된다.
도 13a 내지 도 13d는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판 제조 방법 중 게이트 절연 패턴(240), 보호막 패턴(250) 및 투명전극 패턴을 포함하는 기판의 평면도 및 단면도이다.
구체적으로, 소스/드레인 패턴들이 형성된 게이트 절연막(244a)상에 스퍼터링 등의 증착방법으로 SiNx, SiOx와 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용되는 보호막(250a)이 전면 증착된다. 이후, 레지스트가 인쇄된 인쇄판 및 인쇄롤러를 이용하여 도 13b에 도시된 바와 같이 보호막(250a)이 증착된 하부기판(242) 상에 포토레지스트 패턴(279)을 형성한다. 이어서, 레지스트 패턴(279)을 마스크로 보호막(250a) 및 게이트 절연막(244a)이 패터닝되어 이후 투명전극 패턴이 남아 형 성될 영역을 제외한 나머지 영역에 게이트 절연 패턴(244) 및 보호막 패턴(250)이 형성된다. 이어서, 레지스터 패턴(279)이 남아 있는 하부기판(242) 상에 도 13c에 도시된 바와 같이 스퍼터링 등의 증착방법으로 투명전극 물질(218a)이 전면 증착된다. 투명전극 물질(218a)로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. 투명전극 물질(218a)이 전면 증착된 박막 트랜지스터 어레이 기판에서 리프트 오프(lift 0ff) 방법을 이용한 스트립 공정에 의해 레지스트 패턴(179)은 제거된다. 이때 레지스트 패턴(279)위에 증착된 투명전극 물질(218a)은 레지스트 패턴(179)이 떨어져 나가면서 함께 제거되어 도 13d에 도시된 바와 같이 게이트 패드 상부전극(232), 화소전극(218) 및 데이터 패드 상부전극(240)을 포함하는 투명전극 패턴이 형성된다.
게이트 패드 상부전극(232)은 게이트 패드 하부전극(228)를 덮도록 형성되고, 화소 전극(218)은 박막 트랜지스터의 드레인 전극(212) 및 스토리지 캐패시터(220)의 스토리지 전극(222)과 전기적으로 접속되며, 데이터 패드 상부전극(240)은 데이터 패드 하부전극(236)과 전기적으로 접속된다.
이와 같이, 본 발명의 제2 실시예에 따른 액정표시패널에 포함된 박막 트랜지스터 어레이 기판의 제조방법은 게이트 절연막 및 보호막의 패터닝 공정에 이용된 레지스트 패턴의 스트립 공정으로 그 위의 투명전극을 패터닝하는 리프트 오프 방법을 이용함으로써 제조 공정을 단순화할 수 있게 된다.
또한, 제1 및 제2 몰드와, 인쇄롤러를 이용하여 단차진 레지스트를 형성하고 그 단차진 레지스트를 이용하여 반도체패턴 및 소스/드레인 전극을 형성한다. 이로써, 종래에 비해 스트립 공정 등이 감소됨으로써 제조공정이 단순화되고 재료 비용이 절감된다.
도 14는 본 발명의 제3 실시 예에 따른 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 15는 도 14에서 선"Ⅳ-Ⅳ'"선을 절단하여 도시한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 14 및 도 15에 도시된 박막 트랜지스터 어레이 기판은 하부기판(342) 위에 게이트 절연패턴(344)을 사이에 두고 교차하게 형성된 게이트 라인(302) 및 데이터 라인(304)과, 그 교차부마다 형성된 박막 트랜지스터(306)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(318)과, 화소전극(318)과 게이트라인(302)의 중첩부에 형성된 스토리지 캐패시터(320)와, 게이트 라인(302)에서 연장된 게이트 패드 하부전극(328)와, 데이터 라인(304)에서 연장된 데이터패드 하부전극(236)을 구비한다.
게이트 신호를 공급하는 게이트 라인(302)과 데이터 신호를 공급하는 데이터 라인(304)은 교차 구조로 형성되어 화소 영역을 정의한다.
박막 트랜지스터(306)는 게이트 라인(302)의 게이트 신호에 응답하여 데이터 라인(304)의 화소 신호가 화소 전극(318)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(306)는 게이트 라인(302)에 접속된 게이트 전극(308)과, 데이터 라인(304)에 접속된 소스 전극(310)과, 화소 전극(318)에 접속된 드레인 전극(312)을 구비한다. 또한, 박막 트랜지스터(306)는 게이트 전극(308)과 게이트 절연패턴(344)을 사이에 두고 중첩되면서 소스 전극(310)과 드레인 전극(312) 사이에 채널을 형성하는 반도체패턴(368)을 구비한다.
게이트전극(308)과 게이트라인(302)을 포함하는 게이트패턴은 투명도전막(470)과, 그 투명도전막(470) 상에 게이트금속막(472)이 적층된 구조로 형성된다.
반도체패턴(368)은 소스전극(310)과 드레인전극(312) 사이의 채널을 형성하고, 게이트절연패턴(344)을 사이에 두고 게이트패턴과 부분적으로 중첩되게 형성된 활성층(314)을 구비한다. 그리고, 반도체패턴(368)은 활성층(314) 위에 형성되어 스토리지전극(322), 소스전극(310) 및 드레인전극(312)과 오믹접촉을 위한 오믹접촉층(348)을 추가로 구비한다.
화소 전극(318)은 박막 트랜지스터(306)의 드레인 전극(312)과 직접 접속되어 화소 영역(405)에 형성된다. 화소전극(318)은 화소영역(405)에 형성된 투명도전막(470)과, 드레인전극(312) 및 스토리지전극(322)과 중첩되는 영역의 상기 투명도전막(470) 상에 형성되는 게이트금속막(472)으로 형성된다.
스토리지 캐패시터(320)는 게이트라인(302)과, 그 게이트라인(302)과 게이트절연패턴(344), 활성층(314) 및 오믹접촉층(348)을 사이에 두고 중첩되며 화소전극(318)과 접속된 스토리지전극(322)으로 구성된다.
게이트 패드(328)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트링크(452)를 통해 게이트라인(302)에 공급한다. 이러한 게이트 패드(328)는 게이트라인(302)과 접속된 게이트링크(452)로부 터 신장된 투명도전막(470)이 노출된 구조로 형성된다. 여기서, 게이트링크(452)는 투명도전막(470)과, 그 투명도전막(470) 상에 형성되는 게이트금속층(472)으로 형성된다.
데이터패드(336)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터링크(468)를 통해 데이터라인(404)에 공급한다. 이러한 데이터패드(336)는 데이터라인(304)과 접속된 데이터링크(468)로부터 신장된 투명도전막(470)이 노출된 구조로 형성된다. 여기서, 데이터링크(468)는 투명도전막(470)과 게이트금속층(472)이 적층된 구조의 데이터링크하부전극(462)과, 데이터라인(304)과 접속된 데이터링크상부전극(466)으로 이루어진다. 데이터링크하부전극(462)과 데이터링크상부전극(466) 사이에는 게이트절연패턴(344), 활성층(314) 및 오믹접촉층(348)이 형성되거나 구조의 단순화를 위해 형성되지 않을 수도 있다.
이하, 본 발명의 제3 실시예에 따른 박막 트랜지스트 어레이 기판의 제조방법을 설명하면 다음과 같다.
도 16a 및 도 16b는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 하부 기판(342) 상에 화소전극(318)과, 2층 구조의 게이트 라인(302), 게이트 전극(308), 게이트링크(452), 게이트 패드(328), 데이터패드(336), 데이터링크하부전극(462)을 포함하는 게이트패턴이 형성됨을 나타내는 도면이다.
구체적으로 하부기판(342) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(470)과 게이트금속막(472)이 순차적으로 형성된다. 여기서, 투명도전막(470)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명도전성물질이 이용되고, 게이트금속막(472)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된. 이어서, 게이트패턴 형상의 홈에 레지스트가 인쇄된 인쇄판과 인쇄롤러를 이용하여 투명도전막(470)과 게이트 금속층(472)이 형성된 하부기판(342) 상에 레지스트 패턴이 형성된다. 이후, 레지스트 패턴을 마스크로 이용한 식각공정에 의해 투명도전막(470)과 게이트금속막(472)이 패터닝됨으로써 2층 구조의 게이트 라인(302), 게이트 전극(308), 게이트링크(452) 및 데이터링크 하부전극(462)과, 게이트금속막(472)을 포함하는 게이트 패드(328), 데이터패드(336) 및 화소전극(318)이 형성된다.
도 17a 및 도 17b는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 게이트패턴이 형성된 하부기판(352) 상에 게이트절연패턴(344)과, 활성층(314) 및 오믹접촉층(348)을 포함하는 반도체패턴(368)이 형성됨을 나타내는 도면이다.
구체적으로 설명하면, 게이트패턴이 형성된 하부 기판(342) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막과 제1 및 제2 반도체층이 순차적으로 형성된다. 여기서, 게이트 절연막의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 반도체패턴(368) 형상의 홈에 레지스트가 인쇄된 인쇄판과 인쇄롤러를 이용하여 제1 및 제2 반도체층이 형성된 하부기판(342) 상에 레지스트 패턴이 형성된다. 이 레지스트 패턴을 마스크로 제1 및 제2 반도체층이 패터닝됨으로써 게이트라인(302), 게이트전극(308), 게이트링크(452) 및 데이터링크(462)와 중첩되는 게이트절연패턴(344)과, 그 게이트절연패턴(344) 상에 게이트패턴보다 폭이 넓은 활성층(314) 및 오믹접촉층(348)을 포함하는 반도체패턴(368)이 형성된다. 이는 반도체패턴(368)이 게이트전극(308)의 폭보다 폭이 좁을 경우 채널특성이 저하되므로 이를 방지하기 위해서이다.
도 18a 및 도 18b는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 게이트절연패턴(344)과 반도체패턴(368)이 형성된 하부 기판(352) 상에 데이터라인(304), 소스전극(310), 드레인전극(312), 스토리지 전극(322), 데이터링크상부전극(466)을 포함하는 소스/드레인 패턴이 형성됨과 아울러 데이터 패드(336), 게이트패드(328) 및 화소전극(218)에 포함된 게이트금속막(472)이 제거되어 투명도전막(470)이 노출됨을 나타내는 도면이다.
이하, 도 19a 내지 도 19e를 참조하여 소스/드레인 패턴 및 투명도전막(470)이 노출 등의 공정을 상세히 설명하면 다음과 같다.
먼저, 반도체패턴(368)이 형성된 하부기판(342) 상에 스퍼터링 등의 증착 방법을 소스/드레인 금속층(304a)이 형성된다. 여기서, 소스/드레인 금속층(304a)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
이후, 일체화된 소스/드레인 전극(310,312), 스토리지 전극(328), 데이터 라인(304), 데이터 링크 상부전극(466)을 포함하는 소스/드레인 패턴 형상의 홈에 제1 레지스트가 인쇄된 제1 인쇄판(도시하지 않음)을 마련한다. 이러한, 제1 인쇄판에 인쇄롤러가 접촉함과 동시에 회전하면서 인쇄롤러에 제1 레지스트가 부착된다. 이렇게 제1 레지스트가 부착된 인쇄롤러는 소스/드레인 금속층(304a)이 형성된 하부기판(342)과 접촉함과 동시에 회전하게 됨으로써 도 19a 도시된 바와 같이 소스 드레인 금속층(304a)이 형성된 하부기판(342) 상에 제1 레지스트(398a)가 형성된다. 이어서, 분리된 소스/드레인 전극(310,312), 스토리지 전극(328), 데이터 라인(304), 데이터 링크 상부전극(466)을 포함하는 소스/드레인 패턴 형상의 홈에 제2 레지스트가 인쇄된 제2 인쇄판을 마련한 후 인쇄롤러에 제2 레지스트를 부착시킨다. 이어서, 제2 레지스트가 부착된 인쇄롤러를 제1 레지스트가 형성된 하부기판에 접촉함과 동시에 회전함으로써 제1 레지스트(398a)가 형성된 하부기판(342) 상에 제2 레지스트(398b)가 형성된다. 이로써, 박막 트랜지스터의 채널부의 레지스트가 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 된다.
이후, 레지스트 패턴(389)을 마스크로 이용한 습식 식각공정으로 소스/드레인 금속층(304a)이 패터닝됨으로써 스토리지 전극(322), 데이터 라인(304), 데이터 라인(304)과 접속된 소스전극(310) 및 드레인 전극(312), 데이터 라인(304)과 다른 일측에 접속된 데이터 링크 상부전극(366)을 포함하는 소스/드레인 패턴이 형성되고, 소스/드레인 패턴 하부에 형성된 게이트금속막(472)이 게이트절연패턴(344)을 마스크로 제거됨으로써 도 19b에 도시된 바와 같이 데이터 패드(336), 게이트패드(328) 및 화소전극(318)에 포함된 투명도전막(470)이 노출된다. 이 때, 화소전극(318)은 드레인전극(312) 및 스토리지전극(322)과 중첩되는 영역에 게이트금속막(472)이 남아있게 된다.
그리고, 포토레지스트 패턴(389)을 마스크로 이용한 건식 식각 공정으로 활성층(314)과 오믹접촉층(348)은 소스/드레인 패턴을 따라 형성된다. 이 때, 소스/드레인 패턴과 중첩되는 활성층(314) 및 오믹접촉층(348)을 제외한 나머지 영역에 위치하는 활성층(314) 및 오믹접촉층(348)을 제거하게 된다. 이는 활성층(314) 및 오믹접촉층(348)을 포함하는 반도체패턴(368)에 의한 셀들간의 단락을 방지하기 위해서이다.
이어서, 도 19c에 도시된 바와 같이 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴(389)이 애싱(Ashing) 공정으로 제거된 후 잔존하는 레지스트 패턴(389)을 마스크로 이용한 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(348)이 식각된다. 그리고, 소스/드레인 패턴 위에 남아 있던 레지스트 패턴(389)은 도 19d에 도시된 바와 같이 스트립 공정으로 제거된다.
이어서, 소스/드레인 패턴이 형성된 기판(342)의 전면에 도 19e에 도시된 바와 같이 보호막(350)이 형성된다. 보호막(350)으로는 게이트 절연패턴(344)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
이러한 박막 트랜지스터 어레이 기판은 블랙 매트릭스, 컬러필터 등이 형성 된 컬러필터 어레이 기판과 실재에 의해 합착된다.(도시하지 않음) 이후, 컬러필터 어레이 기판을 마스크로 이용한 패드오픈공정에 의해 박막 트랜지스터 어레이 기판의 보호막이 패터닝됨으로써 표시영역에 보호패턴이 형성되고 패드영역의 게이트패드(328), 데이터패드(336) 및 공통패드 중 적어도 어느 하나에 포함된 투명도전막(470)이 노출된다.
이와 같이 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 제1 인쇄판 및 인쇄롤러를 이용하여 화소전극과 게이트패턴을 형성하고, 제2 인쇄판 및 인쇄롤러를 이용하여 반도체패턴을 형성하고, 제3 및 제4 인쇄판 및 인쇄롤러를 이용하여 데이터패턴을 형성함과 아울러 화소전극, 게이트패드 및 데이터패드에 포함된 투명도전막이 노출되어 박막트랜지스터 어레이 기판이 완성된다. 이로써, 종래에 비해 식각공정 및 스트립 공정이 감소되는 등 제조공정이 단순화되고 재료 비용이 절감된다.
상술한 바와 같이, 본 발명에 따른 액정표시패널은 제1 및 제2 인쇄판과 인쇄롤러를 이용하여 단차진 레지스트 패턴을 형성하고 그 레지스트 패턴을 이용하여 소정의 어레이층들을 형성한다. 이로써, 종래에 비해 식각공정 및 스트립 공정 중 적어도 하나 이상이 감소됨으로써 제조공정이 단순화됨과 아울러 재료 비용이 절감된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 기판 상에 제1 도전층을 형성하는 단계와;
    상기 제1 도전층 상에 인쇄된 제1 레지스트 패턴을 형성하는 단계와;
    상기 인쇄된 제1 레지스트 패턴을 이용하여 제1 도전층을 패터닝하여 게이트 라인, 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 반도체층 및 제2 도전층을 순자척으로 적층하는 단계와;
    상기 제2 도전층 상에 단차를 갖도록 인쇄된 제2 레지스트 패턴을 형성하는 단계와;
    상기 단차를 갖도록 인쇄된 제2 레지스트 패턴을 이용하여 반도체층 및 제2 도전층을 패터닝하여 반도체패턴, 데이터 라인, 박막 트랜지스터의 소스전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;
    상기 소스/드레인 패턴이 형성된 기판 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 인쇄된 제3 레지스트 패턴을 형성하는 단계와;
    상기 인쇄된 제3 레지스트 패턴을 이용하여 상기 보호막을 패터닝는 단계와;
    상기 패턴된 보호막 및 제3 레지스트 패턴 상에 제3 도전층을 형성하는 단계와;
    스트립공정에 의해 상기 제3 레지스트 패턴을 제거하여 상기 박막 트랜지스터의 드레인 전극과 접속된 화소전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하며,
    상기 제2 도전층 상에 단차를 갖도록 인쇄된 제2 레지스트 패턴을 형성하는 단계는
    제4 레지스트 패턴이 인쇄된 제1 인쇄판을 제1 롤러에 접촉시켜 상기 제4 레지스트 패턴을 상기 제1 롤러에 부착시키는 단계와;
    상기 제4 레지스트 패턴이 부착된 상기 제1 롤러를 상기 제2 도전층 상에 접촉시켜 상기 제4 레지스트 패턴을 상기 제2 도전층 상에 형성하는 단계와;
    제5 레지스트 패턴이 인쇄된 제2 인쇄판을 제2 롤러에 접촉시켜 상기 제5 레지스트 패턴을 상기 제2 롤러에 부착시키는 단계와;
    상기 제5 레지스트 패턴이 부착된 상기 제2 롤러를 상기 제4 레지스트 패턴 상에 접촉시켜 상기 제4 레지스트 패턴 상에 상기 제5 레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제4 레지스트 패턴은 상기 소스/드레인 패턴과 동일한 패턴으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  4. 제 1 항에 있어서,
    상기 제5 레지스트 패턴은 상기 반도체패턴의 채널 영역과 중첩되는 영역이 미포함된 소스/드레인 패턴과 동일한 패턴으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  5. 제1 기판 상에 제1 및 제2 도전층을 형성하는 단계와;
    상기 제1 및 제2 도전층 상에 인쇄된 제1 레지스트 패턴을 형성하는 단계와;
    상기 제1 레지스트 패턴을 이용하여 상기 제1 및 제2 도전층을 패터닝하여 제1 도전층을 포함하는 게이트 라인, 게이트 전극, 게이트 패드 및 데이터 패드를 포함하는 게이트 패턴들과, 화소전극을 형성하는 단계와;
    상기 게이트 패턴들과 화소전극이 형성된 제1 기판 상에 게이트 절연막 및 반도체층을 형성하는 단계와;
    상기 게이트 절연막 및 반도체층 상에 인쇄된 제2 레지스트 패턴을 형성하는 단계와;
    상기 제2 레지스트 패턴을 이용하여 상기 게이트 절연막 및 반도체층을 패터닝하여 게이트 절연패턴 및 반도체 패턴을 형성하는 단계와;
    상기 반도체 패턴이 형성된 제1 기판 상에 제3 도전층을 형성하는 단계와;
    상기 제3 도전층 상에 단차를 갖도록 인쇄된 제3 레지스트 패턴을 형성하는 단계와;
    상기 제3 레지스트 패턴을 이용하여 제3 도전층을 패터닝하여 데이터 라인, 소스전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성함과 아울러 상기 게이트 패드 및 화소전극에 포함된 제1 도전층을 노출시키는 단계와;
    상기 박막 트랜지스터를 보호하기 위해 상기 제1 기판 전면에 보호막을 형성하는 단계와;
    상기 제1 기판과 대향되어 합착되는 제2 기판을 마련하는 단계와;
    상기 제2 기판을 마스크로 이용하여 상기 게이트 패드 및 데이터 패드를 포함하는 패드 영역의 보호막을 제거하여 상기 게이트 패드 및 데이터 패드를 노출시키는 단계를 포함하며,
    상기 제3 도전층 상에 단차를 갖도록 인쇄된 제3 레지스트 패턴을 형성하는 단계는
    제4 레지스트 패턴이 인쇄된 제1 인쇄판을 제1 롤러에 접촉시켜 상기 제4 레지스트 패턴을 상기 제1 롤러에 부착시키는 단계와;
    상기 제4 레지스트 패턴이 부착된 상기 제1 롤러를 상기 제3 도전층 상에 접촉시켜 상기 제4 레지스트 패턴을 상기 제3 도전층 상에 형성하는 단계와;
    제5 레지스트 패턴이 인쇄된 제2 인쇄판을 제2 롤러에 접촉시켜 상기 제5 레지스트 패턴을 상기 제2 롤러에 부착시키는 단계와;
    상기 제5 레지스트 패턴이 부착된 상기 제2 롤러를 상기 제4 레지스트 패턴 상에 접촉시켜 상기 제4 레지스트 패턴 상에 상기 제5 레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제4 레지스트 패턴은 상기 소스/드레인 패턴과 동일한 패턴으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  8. 제 5 항에 있어서,
    상기 제5 레지스트 패턴은 상기 반도체패턴의 채널 영역과 중첩되는 영역이 미포함된 소스/드레인 패턴과 동일한 패턴으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
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