KR20050001936A - 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법 Download PDF

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KR20050001936A
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오재영
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 크기를 줄일 수 있는 박막 트랜지스터 및 그 제조방법과, 그를 이용하여 개구율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명은 기판 상에 형성된 소스전극과; 상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극과; 상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는 활성층과; 상기 활성층과 제2 절연층을 사이에 두고 중첩된 게이트 전극을 구비하는 것을 특징으로 한다.

Description

박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF AND THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD THEREOF USING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히 크기를 줄일 수 있는 박막 트랜지스터 및 그 제조방법과, 이를 이용하여 개구율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
도 1은 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 패드(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터 패드(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부전극(28)과, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3컨택홀(30)을 통해 게이트 패드 하부전극(28)에 접속된 게이트 패드 상부전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드 하부전극(36)과 접속된 데이터 패드 상부전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 4 마스크 공정으로 형성된다.
도 3a 내지 도 3d는 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 단면도이다.
도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다.
하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8), 게이트 패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 3b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드 하부전극(28)이 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터 패드 하부전극(36)이 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트 패드 상부전극(32), 데이터 패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 이전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 게이트 패드 상부전극(32)은 제3 컨택홀(30)을 통해 게이트 패드 하부전극(28)과 전기적으로 접속된다. 데이터 패드 상부전극(40)은 제4 컨택홀(38)을 통해 데이터 패드 하부전극(36)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
종래의 박막 트랜지스터 어레이 기판은 데이터 패드부(34) 및 게이트 패드부(26)를 포함하는 비표시부와, 게이트 라인(2), 데이터 라인(4), 박막 트랜지스터(6), 화소전극(18)을 포함하는 화상표시부로 나뉜다. 여기서, 화상표시부의 게이트 라인(2), 데이터 라인(4), 박막 트랜지스터(6)는 컬러필터 어레이 기판의 블랙 매트릭스와 중첩되게 형성되므로 이들이 차지하는 면적만큼 개구율이 저하되게 된다. 이 중, 게이트 라인(2), 데이터 라인(4)은 라인면적을 줄일 경우 라인저항이 커져 신호지연이 발생되게 되므로 최근에는 개구율을 높이기 위해 박막 트랜지스터(6)의 면적을 줄이는 액정표시패널이 요구되고 있다.
따라서, 본 발명의 목적은 크기를 줄일 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터를 이용하여 개구율을 향상시킬수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터를 나타내는 단면도.
도 5a 내지 도 5c는 도 4에 도시된 박막 트랜지스터의 제조방법을 단계적으로 도시한 단면도들.
도 6은 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도.
도 7은 도 6에 도시된 박막트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16 : 제1 컨택홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
22, 122 : 스토리지 전극 24 : 제2 컨택홀
26, 126 : 게이트 패드부 28, 128 : 게이트 패드
30 : 제3 컨택홀 32, 132 : 게이트 패드 상부전극
34, 134 : 데이터 패드부 38 : 제4 컨택홀
40, 140 : 데이터 패드 상부전극 42, 142 : 하부기판
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터는 기판 상에 형성된 소스전극과; 상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극과; 상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는 활성층과; 상기 활성층과 제2 절연층을 사이에 두고 중첩된 게이트 전극을 구비하는 것을 특징으로 한다.
상기 소스전극 위에 형성되어 상기 활성층 및 제1 절연층과 접촉된 제1 오믹접촉층과; 상기 드레인 전극 아래에 형성되어 상기 활성층 및 제1 절연층과 접촉된 제2 오믹접촉층을 추가로 구비하는 것을 특징으로 한다.
상기 소스전극과 제1 오믹접촉층은 동일 패턴으로 형성된 것을 특징으로 한다.
상기 제1 절연층, 상기 제2 오믹접촉층 및 상기 드레인 전극은 동일 패턴으로 형성된 것을 특징으로 한다.
상기 활성층, 상기 제2 절연층 및 상기 게이트 전극은 동일 패턴으로 형성된 것을 특징으로 한다.
본 발명의 실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 소스전극을 형성하는 단계와; 상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극을 형성하는 단계와; 상기 소스전극과 드레인 전극 사이에 수직 채널을 갖는 활성층을 형성하는 단계와; 상기 활성층과 제2 절연층을 사이에 두고 중첩되는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소스전극 위에 형성되어 상기 활성층 및 제1 절연층과 접촉되는 제1 오믹접촉층을 형성하는 단계와; 상기 드레인 전극 아래에 형성되어 상기 활성층 및 제1 절연층과 접촉되는 제2 오믹접촉층을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 소스전극과 제1 오믹접촉층은 동일 마스크 공정으로 형성하는 것을 특징으로 한다.
상기 제1 절연층, 상기 제2 오믹접촉층 및 상기 드레인 전극은 동일 마스크 공정으로 형성하는 것을 특징으로 한다.
상기 활성층, 상기 제2 절연층 및 상기 게이트 전극은 동일 마스크 공정으로 형성하는 것을 특징으로 한다.
본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성되며 박막 트랜지스터의 소스전극을 포함하는 데이터 라인과; 상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극과; 상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는 활성층과; 상기 활성층과 제2 절연층을 사이에 두고 중첩된 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인과; 상기 드레인 전극과 접속되는 화소전극을 구비하는 것을 특징으로 한다.
상기 소스전극 위에 형성되어 상기 활성층 및 제1 절연층과 접촉된 제1 오믹접촉층과; 상기 드레인 전극 아래에 형성되어 상기 활성층 및 제1 절연층과 접촉된제2 오믹접촉층을 추가로 구비하는 것을 특징으로 한다.
상기 제1 오믹접촉층은 상기 데이터 라인을 따라 형성된 것을 특징으로 한다.
상기 데이터 라인에 접속된 데이터 패드 하부전극과, 상기 데이터 패드 하부전극과 중첩되는 제1 오믹접촉층과, 상기 데이터 패드 하부전극 및 제1 오믹접촉층 과 접속된 데이터 패드 상부전극을 포함하는 데이터 패드부를 추가로 구비하는 하는 것을 특징으로 한다.
상기 활성층 및 제2 절연층은 상기 게이트 라인을 따라 형성된 것을 특징으로 한다.
상기 게이트 라인과 상기 활성층 및 제2 절연층을 사이에 두고 중첩되며 상기 화소전극과 접속된 스토리지 전극을 추가로 구비하는 것을 특징으로 한다.
상기 게이트 라인과 접속되는 게이트 패드 하부전극과, 상기 게이트 패드 하부전극을 덮도록 형성된 게이트 패드 상부전극을 포함하는 게이트 패드부를 추가로 구비하는 것을 특징으로 한다.
상기 게이트 패드부는 상기 게이트 패드 하부전극 아래에 형성된 활성층 및 제2 절연층을 더 구비하는 것을 특징으로 한다.
본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 형성되며 박막 트랜지스터의 소스전극을 포함하는 데이터 라인을 형성하는 단계와; 상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극을 형성하는 단계와; 상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는활성층을 형성하는 단계와; 상기 활성층과 제2 절연층을 사이에 두고 중첩되고 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인을 형성하는 단계와; 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 소스전극 위에 형성되어 상기 활성층 및 제1 절연층과 접촉되는 제1 오믹접촉층을 형성하는 단계와; 상기 드레인 전극 아래에 형성되어 상기 활성층 및 제1 절연층과 접촉되는 제2 오믹접촉층을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 제1 오믹접촉층은 상기 데이터 라인을 따라 형성되는 것을 특징으로 한다.
상기 데이터 라인에 접속된 데이터 패드 하부전극과, 상기 데이터 패드 하부전극과 중첩되는 제1 오믹접촉층과, 상기 데이터 패드 하부전극 및 제1 오믹접촉층 과 접속된 데이터 패드 상부전극을 포함하는 데이터 패드부를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 활성층 및 제2 절연층은 상기 게이트 라인을 따라 형성되는 것을 특징으로 한다.
상기 게이트 라인과 상기 활성층 및 제2 절연층을 사이에 두고 중첩되며 상기 화소전극과 접속된 스토리지 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 게이트 라인과 접속되는 게이트 패드 하부전극과, 상기 게이트 패드 하부전극을 덮도로 형성된 게이트 패드 상부전극을 포함하는 게이트 패드부를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 게이트 패드부를 형성하는 단계는 상기 게이트 패드 하부전극 아래에 활성층 및 제2 절연층을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 제1 마스크 공정을 이용하여 기판 상에 박막 트랜지스터의 소스전극을 포함하는 데이터 라인, 상기 데이터 라인에 접속된 데이터 패드 하부전극, 상기 데이터 라인 및 데이터 패드 하부전극과 중첩되게 형성된 제1 오믹 접촉층을 포함하는 제1 패턴을 형성하는 단계와; 제2 마스크 공정을 이용하여 상기 소스전극의 일부와 중첩되도록 적층된 활성층, 제2 오믹접촉층 및 드레인 전극을 포함하는 제2 패턴을 형성하는 단계와; 제3 마스크 공정을 이용하여 상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는 활성층, 그 활성층 위에 적층된 제2 절연층, 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인, 상기 게이트 라인과 접속되는 게이트 패드 하부전극을 포함하는 제3 패턴을 형성하는 단계와; 제4 마스크 공정을 이용하여 상기 드레인 전극과 접속되는 화소전극, 상기 데이터 패드 하부전극과 접속되는 데이터 패드 상부전극, 상기 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극을 포함하는 제4 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 패턴을 형성하는 단계는 상기 게이트 라인의 일부와 활성층 및 제2 절연층을 사이에 두고 중첩되어질 스토리지 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 11를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4에 도시된 박막 트랜지스터는 하부기판(142) 위에 형성된 소스전극(110)과, 소스전극(110)과 제1 절연층(144)을 사이에 두고 부분적으로 중첩된 드레인전극(112)과, 소스전극(110)과 드레인 전극(112) 사이에 수직 채널을 형성하는 활성층(114)과, 그 활성층(114)과 제2 절연층(153)을 사이에 두고 중첩된 게이트 전극(108)을 구비한다. 그리고, 박막 트랜지스터는 소스전극(110) 위에 형성된 제1 오믹접촉층(148), 드레인 전극(112) 하부에 형성된 제2 오믹접촉층(149)을 더 구비한다.
도 4에 도시된 드레인 전극(112)은 소스전극(110)의 일측부와 수직으로 중첩되게 형성된다. 이에 따라, 소스전극(110) 및 드레인 전극(110)에 걸쳐 형성된 활성층(114)은 소스전극(110)과 드레인 전극(112) 사이에서 수직채널을 형성하게 된다. 이렇게 수직채널을 갖는 박막 트랜지스터는 도 1에 도시된 수평채널을 갖는 박막 트랜지스터와 대비하여 수평단면적이 감소하게 된다. 즉, 도 1에 도시된 수평채널을 갖는 박막 트랜지스터는 수평채널 만큼 소스전극(110) 및 드레인 전극(112)이 이격되야 하므로 수평단면적이 큰 반면에, 도 4에 도시된 박막 트랜지스터는 수직채널길이 만큼 수직방향으로 소스전극(110) 및 드레인 전극(112)이 이격되므로 수평단면적을 줄일수 있게 된다.
이 결과, 본 발명에 따른 박막 트랜지스터는 기판 상에서 차지하는 면적을 감소시킬 수 있게 되다.
도 5a 내지 도 5c는 도 4에 도시된 박막 트랜지스터의 제조방법을 나타내는 단면도이다.
하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 소스/드레인 금속층, n+비정질 실리콘층이 순차적으로 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 소스/드레인 금속층, n+비정질 실리콘층이 패터닝된다. 이에 따라, 도 5a에 도시된 바와 같이 순차적으로 적층된 소스전극(110)과 제1 오믹 접촉층(148)이 형성된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
소스전극(110) 및 제1 오믹 접촉층(148)이 형성된 하부기판(142) 상에 제1 절연층, n+비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 제1 절연층, n+비정질 실리콘층, 소스/드레인 금속층이 패터닝된다. 이에 따라, 도 5b에 도시된 바와 같이 소스전극(110) 일부와 중첩되면서 순차적으로 적층된 제1 절연층(144), 제2 오믹접촉층(149), 드레인 전극(112)이 형성된다.
제1 절연막(144), 제2 오믹접촉층(149), 드레인 전극(112)이 형성된 하부기판(142) 상에 비정질 실리콘층, 제2 절연층, 게이트 금속층이 순차적으로 증착된다. 이어서, 제3 마스크를 포토리쏘그래피 공정과 식각공정으로 비정질 실리콘층,제2 절연층, 게이트 금속층이 패터닝된다. 이에 따라, 도 5c에 도시된 바와 같이 소스전극(110) 및 드레인 전극(112)에 걸쳐 순차적으로 적층된 활성층(114), 제2 절연층(153), 게이트 전극(108)이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 6는 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 7은 도 6에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 상에 제2 절연막(153)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속되는 게이트 패드부(126)와, 데이터 라인(104)에 접속되는 데이터 패드부(134)를 구비한다.
이러한 박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다.
박막 트랜지스터(106)는 게이트 라인(102)에 포함된 게이트 전극(108)과, 데이터 라인(104)에 포함된 소스 전극(110)과, 화소 전극(118)에 접속된 드레인 전극(112)과, 소스 전극(110)과 드레인 전극(112) 사이에 수직 채널을 형성하는 활성층(114)을 구비한다.
드레인 전극(112)은 제1 절연층(144) 및 제2 오믹접촉층(149)을 사이에 두고 소스전극(110)과 중첩되게 형성된다.
게이트 라인(102)에 포함된 게이트 전극(108)은 활성층(114) 및 제2 절연층(153)을 사이에 두고 소스전극(110) 및 드레인 전극(112)과 중첩되게 형성되다. 여기서, 활성층(114) 및 제2 절연층(153)을 게이트 라인(102)을 따라 형상된다.
소스전극(110) 위에는 활성층(114)과 제1 오믹접촉층(148)이, 상기 드레인 전극(112) 아래에는 제2 오믹접촉층(149)이 형성된다. 여기서, 제1 오믹접촉층(148)은 데이터 라인(104)을 따라 형성된다.
이에 따라, 박막 트랜지스터(106)는 수직채널을 가지게 되므로 하부기판(142) 상에 박막 트랜지스터(106)가 차지하는 면적이 감소된다. 이 결과, 박막 트랜지스터(106)가 차지하는 영역이 줄어들게 된다. 이로써, 박막 트랜지스터 (106)가 차지하는 면적이 줄어든 만큼 화소전극(118)의 크기를 증대시킬수 있으므로 종래대비 개구율이 5~10% 정도 증가하게 된다.
화소 전극(118)은 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 화소전극(118)과 접속되는 스토리지 전극(122)과, 그 스토리지 전극(122)과 활성층(114) 및 제2 절연층을 사이에 두고 일부 중첩되는 게이트 라인(102)으로 구성된다. 이러한, 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부전극(128)과, 게이트 패드 하부전극(128)에 접속된 게이트 패드 상부전극(132)으로 구성된다. 또한, 게이트 패드부(126)는 하부기판(142)과 게이트 패드 하부전극(128)사이에 적층된 제2 절연막(144) 및 활성층(114)을 더 구비한다.
데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데이터 패드 하부전극(136)과, 데이터 패드 하부전극(136)과 중첩되는 제1 오믹접촉층(148)과, 제1 오믹접촉층(148) 및 데이터 패드 하부전극(136)과 접속된 데이터 패드 상부전극(140)으로 구성된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판은 데이터 패드부(134) 및 게이트 패드부(126)를 포함하는 비표시부와, 게이트 라인(102), 데이터 라인(104), 박막 트랜지스터(106), 화소전극(118)을 포함하는 화상표시부로 나뉜다. 여기서, 박막 트랜지스터(106)는 소스전극(110)과 드레인 전극(112)이 수직으로 형성되어 수직채널을 형성한다. 이로써, 종래대비 박막 트랜지스터의 크기가 작게된다. 이로써, 박막 트랜지스터(106)가 차지하는 면적이 줄어들게 됨으로써 개구율이 증가된다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제1 마스크 공정을 도시한 평면도 및 단면도이다.
하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 소스/드레인 금속층, n+비정질 실리콘층이 순차적으로 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 소스/드레인 금속층, n+비정질 실리콘층이 패터닝된다. 이에 따라, 도 8b에 도시된 바와 같이 소스전극(110)을 포함하는 데이터 라인(104)과, 그 데이터 라인(104)과 접속된 데이터 패드 하부전극(136)이 형성된다. 이와 동시에 데이터 라인(104) 및 데이터 패드 하부전극(136) 위에 제1 오믹 접촉층(148)이 형성된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제2 마스크 공정을 도시한 평면도 및 단면도이다.
데이터 라인(104), 데이터 패드 하부전극(136), 제1 오믹 접촉층(148)이 형성된 하부기판(142) 상에 제1 절연층, n+비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 이어서, 제2 마스크를 이용한 포토리써그래피 공정과 식각공정으로 제1 절연층, n+비정질 실리콘층, 소스/드레인 금속층이 패터닝된다. 이에 따라, 도 9b에 도시된 바와 같이 소스전극(110)의 일부와 중첩되면서 적층된 구조의 제1 절연막(144), 제2 오믹접촉층(148), 드레인 전극(112)이 형성된다. 이와 동시에, 게이트 라인(102) 일부와 중첩되면서 적층된 제1 절연막(144) 및 제2 오믹접촉층(149), 스토리지 전극(122)이 형성된다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제3 마스크 공정을 도시한 평면도 및 단면도이다.
제1 절연층(144), 제2 오믹접촉층(148), 드레인 전극(112), 스토리지 전극(122)이 형성된 하부기판(142) 상에 비정질 실리콘층, 제2 절연물질, 게이트 금속층이 순차적으로 증착된다. 이어서, 제3 마스크를 포토리쏘그래피 공정과 식각공정으로 비정질 실리콘층, 제2 절연층, 게이트 금속층이 패터닝됨으로써 도 10b에 도시된 바와 같이 활성층(114), 제2 절연층(153), 게이트 라인(102), 게이트 패드 하부전극(128)이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제4 마스크 공정을 도시한 평면도 및 단면도이다.
활성층(114), 제2 절연층(153), 게이트 라인(102), 게이트 패드전극(132)이 형성된 하부기판(142) 상에 투명전극 물질이 전면 증착된다.
이어서, 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정을 통해 투명전극 물질이 패터닝된다. 이에 따라, 화소전극(118), 게이트 패드 상부전극(132), 데이터 패드 상부전극(140)이 형성된다.
투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 4마스크 공정을 채용함으로써 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터는 소스전극 및 드레인 전극 사이에 수직채널을 형성함으로써 기판 상에서 박막 트랜지스터가 차지하는 면적을 감소시킬 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 수직채널을 갖는 박막 트랜지스터를 이용하여 박막 트랜지스터가 차지하는 면적을 줄일 수 있게 된다. 이에 따라, 박막 트랜지스터가 차지하는 면적이 줄어든 만큼 화소전극의 크기를 증대시킬 수 있으므로 개구율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (28)

  1. 기판 상에 형성된 소스전극과;
    상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극과;
    상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는 활성층과;
    상기 활성층과 제2 절연층을 사이에 두고 중첩된 게이트 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스전극 위에 형성되어 상기 활성층 및 제1 절연층과 접촉된 제1 오믹접촉층과;
    상기 드레인 전극 아래에 형성되어 상기 활성층 및 제1 절연층과 접촉된 제2 오믹접촉층을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 소스전극과 제1 오믹접촉층은 동일 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제1 절연층, 상기 제2 오믹접촉층 및 상기 드레인 전극은 동일 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 활성층, 상기 제2 절연층 및 상기 게이트 전극은 동일 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터.
  6. 기판 상에 소스전극을 형성하는 단계와;
    상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극을 형성하는 단계와;
    상기 소스전극과 드레인 전극 사이에 수직 채널을 갖는 활성층을 형성하는 단계와;
    상기 활성층과 제2 절연층을 사이에 두고 중첩되는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제 1 항에 있어서,
    상기 소스전극 위에 형성되어 상기 활성층 및 제1 절연층과 접촉되는 제1 오믹접촉층을 형성하는 단계와;
    상기 드레인 전극 아래에 형성되어 상기 활성층 및 제1 절연층과 접촉되는 제2 오믹접촉층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 소스전극과 제1 오믹접촉층은 동일 마스크 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제 7 항에 있어서,
    상기 제1 절연층, 상기 제2 오믹접촉층 및 상기 드레인 전극은 동일 마스크 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제 7 항에 있어서,
    상기 활성층, 상기 제2 절연층 및 상기 게이트 전극은 동일 마스크 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 기판 상에 형성되며 박막 트랜지스터의 소스전극을 포함하는 데이터 라인과;
    상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극과;
    상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는 활성층과;
    상기 활성층과 제2 절연층을 사이에 두고 중첩된 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인과;
    상기 드레인 전극과 접속되는 화소전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  12. 제 11 항에 있어서,
    상기 소스전극 위에 형성되어 상기 활성층 및 제1 절연층과 접촉된 제1 오믹접촉층과;
    상기 드레인 전극 아래에 형성되어 상기 활성층 및 제1 절연층과 접촉된 제2 오믹접촉층을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  13. 제 12 항에 있어서,
    상기 제1 오믹접촉층은 상기 데이터 라인을 따라 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  14. 제 11 항에 있어서,
    상기 데이터 라인에 접속된 데이터 패드 하부전극과, 상기 데이터 패드 하부전극과 중첩되는 제1 오믹접촉층과, 상기 데이터 패드 하부전극 및 제1 오믹접촉층 과 접속된 데이터 패드 상부전극을 포함하는 데이터 패드부를 추가로 구비하는 하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  15. 제 11 항에 있어서,
    상기 활성층 및 제2 절연층은 상기 게이트 라인을 따라 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  16. 제 15 항에 있어서,
    상기 게이트 라인과 상기 활성층 및 제2 절연층을 사이에 두고 중첩되며 상기 화소전극과 접속된 스토리지 전극을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  17. 제 11 항에 있어서,
    상기 게이트 라인과 접속되는 게이트 패드 하부전극과, 상기 게이트 패드 하부전극을 덮도록 형성된 게이트 패드 상부전극을 포함하는 게이트 패드부를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  18. 제 17 항에 있어서,
    상기 게이트 패드부는 상기 게이트 패드 하부전극 아래에 형성된 활성층 및 제2 절연층을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  19. 기판 상에 형성되며 박막 트랜지스터의 소스전극을 포함하는 데이터 라인을 형성하는 단계와;
    상기 소스전극의 일부와 제1 절연층을 사이에 두고 수직대향하는 드레인전극을 형성하는 단계와;
    상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는 활성층을 형성하는 단계와;
    상기 활성층과 제2 절연층을 사이에 두고 중첩되고 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인을 형성하는 단계와;
    상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  20. 제 19 항에 있어서,
    상기 소스전극 위에 형성되어 상기 활성층 및 제1 절연층과 접촉되는 제1 오믹접촉층을 형성하는 단계와;
    상기 드레인 전극 아래에 형성되어 상기 활성층 및 제1 절연층과 접촉되는 제2 오믹접촉층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  21. 제 19 항에 있어서,
    상기 제1 오믹접촉층은 상기 데이터 라인을 따라 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  22. 제 19 항에 있어서,
    상기 데이터 라인에 접속된 데이터 패드 하부전극과, 상기 데이터 패드 하부전극과 중첩되는 제1 오믹접촉층과, 상기 데이터 패드 하부전극 및 제1 오믹접촉층 과 접속된 데이터 패드 상부전극을 포함하는 데이터 패드부를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  23. 제 19 항에 있어서,
    상기 활성층 및 제2 절연층은 상기 게이트 라인을 따라 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  24. 제 19 항에 있어서,
    상기 게이트 라인과 상기 활성층 및 제2 절연층을 사이에 두고 중첩되며 상기 화소전극과 접속된 스토리지 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  25. 제 19 항에 있어서,
    상기 게이트 라인과 접속되는 게이트 패드 하부전극과, 상기 게이트 패드 하부전극을 덮도로 형성된 게이트 패드 상부전극을 포함하는 게이트 패드부를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  26. 제 25 항에 있어서,
    상기 게이트 패드부를 형성하는 단계는
    상기 게이트 패드 하부전극 아래에 활성층 및 제2 절연층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  27. 제1 마스크 공정을 이용하여 기판 상에 박막 트랜지스터의 소스전극을 포함하는 데이터 라인, 상기 데이터 라인에 접속된 데이터 패드 하부전극, 상기 데이터 라인 및 데이터 패드 하부전극과 중첩되게 형성된 제1 오믹 접촉층을 포함하는 제1 패턴을 형성하는 단계와;
    제2 마스크 공정을 이용하여 상기 소스전극의 일부와 중첩되도록 적층된 활성층, 제2 오믹접촉층 및 드레인 전극을 포함하는 제2 패턴을 형성하는 단계와;
    제3 마스크 공정을 이용하여 상기 소스전극과 드레인 전극 사이에 수직 채널을 형성하는 활성층, 그 활성층 위에 적층된 제2 절연층, 상기 박막 트랜지스터의 게이트 전극을 포함하는 게이트 라인, 상기 게이트 라인과 접속되는 게이트 패드 하부전극을 포함하는 제3 패턴을 형성하는 단계와;
    제4 마스크 공정을 이용하여 상기 드레인 전극과 접속되는 화소전극, 상기 데이터 패드 하부전극과 접속되는 데이터 패드 상부전극, 상기 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극을 포함하는 제4 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  28. 제 27 항에 있어서,
    상기 제2 패턴을 형성하는 단계는
    상기 게이트 라인의 일부와 활성층 및 제2 절연층을 사이에 두고 중첩되어질 스토리지 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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