JPS6137709B2 - - Google Patents

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JPS6137709B2
JPS6137709B2 JP55162889A JP16288980A JPS6137709B2 JP S6137709 B2 JPS6137709 B2 JP S6137709B2 JP 55162889 A JP55162889 A JP 55162889A JP 16288980 A JP16288980 A JP 16288980A JP S6137709 B2 JPS6137709 B2 JP S6137709B2
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clock
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Seiji Emoto
Shigeki Nozaki
Tsutomu Mezawa
Katsuhiko Kabashima
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Description

【発明の詳細な説明】 本発明は、例えばダイナミツクメモリのクロツ
ク増幅に用いる電源変動補償機能を持つ半導体回
路に関する。
入力クロツクφ０を増幅（インピーダンス変
換）して出力クロツクφ１を得るバツフア回路に
は、従来第１図に示す如きMOSトランジスタQ1
〜Q12（Q9はMOSキヤパシタ）で構成されたもの
がある。この回路の入力段はトランジスタQ1〜
Q4からなる遅延回路で、入力クロツクφ０とそ
の逆相のクロツク０を用いてN2点の電位をス
タンバイ時にＨ（ハイ）レベルに保つ。クロツク
φ０はアクテイブ期間にＨ、スタンバイ期間には
Ｌ（ロー）となり、クロツクφ０はその逆なの
で、スタンバイ期間にはトランジスタQ1がオ
フ、Q2，QCがオン、N1点はＬ、Q4はオフで、N2
はトランジスタQ3を通して（Ｖcc―Ｖth）まで充
電される。ここでＶccは高電位電源電圧で、通常
5Vを標準値として±10％の誤差が許容される。
Ｖthはトランジスタのしきい値である。トランジ
スタQ5はそのゲートがＶccに接続されているの
で、N2点が（Ｖcc―Ｖth）に充電されればN3点も
同電位に充電される。N3点は、トランジスタ
Q6，Q7を含むブートストラツプ回路の該Q6のゲ
ート端子であり、これがスタンバイ時にＨレベル
にチヤージされることにより、次のアクテイブ時
にトランジスタQ8〜Q12を含む出力段を高速駆動
する。スタンバイ期間では０＝Ｈであるからト
ランジスタQ7がオン、N4点はＬ、トランジスタ
Q8，Q11はオフ、トランジスタQ10，Q12はオンで
あり、出力クロツクφ１は低電位電源電圧Ｖss
（通常アース）に近いＬレベルである。
アクテイブ期間に入ると入力クロツクφ０，
０は反転される。第２図はアクテイブ期間の動作
波形を示すもので、電源変動のない（Ｖcc＝4.5V
一定）場合を例としたものである。本例ではスタ
ンバイ期間の終期ではN2＝N3＝4.5V―Ｖthである
が、この状態でクロツク０をＶccからＶssに、
逆にクロツクφ０をＶssからＶccに上昇させる
と、トランジスタQ6のゲート、ドレイン間及び
ゲートソース間の容量によるブートストラツプ効
果で、N3点の電位がＶcc＋Ｖth以上に上昇し、N4
点はφ０＝Ｖccにチヤージアツプされる。この結
果トランジスタQ8，Q11はオンとなる。同時にQ1
オン、Q2オフでN1点がＶccよりチヤージアツプさ
れるのでトランジスタQ4はオンとなり、N2点の
電位が低下し始める。このためトランジスタQ5
を通してN3点の電荷が引抜かれ、N3点の電位は
N2点と共にＶssへ低下する。N2点が一定値まで低
下するとトランジスタQ10，Q12はオフとなり、
N5点の電位がＶccまで上昇する。このとN4点の電
位はキヤパシタQ9を介して突き上げられてＶcc＋
Ｖth以上になるので、出力クロツクφ１は最高レ
ベルのＶccになる。
以上が通常の、つまり電源変動のない場合の動
作であるが、第３図の様にスタンバイ期間に電源
変動が生ずると、出力クロツクφ１の立上りが遅
れる欠点がある。つまり、同図に示す例は電源Ｖ
ccがスタンバイ期間に5.5Vから4.5Vへ低下した場
合である。この様なケースは、コスト低減を図つ
て定電圧電源装置の構成を簡略化したり、或いは
ダイナミツクメモリの動作状況は常に変動する、
というような背景から発生するものである。スタ
ンバイ期間、つまりφ０＝Ｌ，０＝ＨでＶcc＝
5.5Vであると、N2，N3点はいずれも（5.5V―Ｖt
ｈ）まで充電される。そして、同スタンバイ期間
中にＶcc＝4.5Vに低下したとすると、そのように
低下してもトランジスタQ4はオフ、Q3Cのゲート
電圧はφ０＝Ｖcc＝4.5Vと低いため放電路がな
く、N2，N3点の電位（5.5V―Ｖth）は変化しな
い。これがクロツクφ１の立上りを遅らせる原因
となる。即ち、クロツクφ１が立上がるために
は、トランジスタQ10，Q12がオフとなる必要が
あるが、N2点がQ10，Q12オフのＬレベルへ低下
するまでには、その初期値が第２図の（4.5V―
Ｖth）より1V高いので、その分クロツクφ１の立
上りが遅れる。第３図に破線で示す波形N′2，
N′3，N′5，φ′１はそれぞれ第２図の、従つて電
源変動のない場合のN2，N3，N5点の電位変化お
よびクロツクφ１の変化を対比して示すものであ
る。メモリの動作は一般に電源電圧が低い程遅
い。従つてＶcc＝4.5Vでは動作速度は最低になる
が、スタンバイ中に5.5Vから4.5Vへの電圧低下
があつてアクテイブ期間はこの4.5Vで行なわれ
ると上記最低より更に遅くなつてしまう。
本発明はこの点を改善するもので、その特徴と
するところは、出力段回路（Q8〜Q12）と、スタ
ンバイ時からアクテイブ時に移行した直後に該出
力段回路の一部にブートストラツプ動作によりハ
イレベルを与えるブートストラツプトランジスタ
Q6とを具備し、該ブートストラツプトランジス
タは、スタンバイ時にそのゲートがハイレベルに
充電され、且つ前記ブートストラツプ動作の後は
そのゲートが前記出力段回路の駆動端と共通の回
路節点N2を介して放電されるように構成された
半導体回路において、該ブートストラツプトラン
ジスタのゲートの電位をスタンバイ時に常にその
時の電源電圧に対応した値に保持するリーク電流
回路Ｘを設けた点にある。以下図示の実施例を参
照しながら本発明を詳細に説明する。
第４図は本発明の第１の実施例を示す回路図
で、破線で囲む電源変動補償回路（リーク電流回
路）Ｘを折けた点が第１図と異なる。該回路Ｘ
は、スタンバイ期間にオンとなる充電用トランジ
スタQ3とアクテイブ期間にオンとなる放電用ト
ランジスタQ4を直列に接続した充放電回路の直
列接続点N2と、低電位電源Ｖssとの間に接続され
たもので、スタンバイ期間にオンとなるリーク用
のエンハンスメント型MOSトランジスタQ13と電
流制限用のデプレツシヨン型MOSトランジスタ
Q14とを直列接続したものである。本例ではトラ
ンジスタQ13をクロツク０でオン、オフ制御す
る様にしているが、これはメモリIC内のクロツ
ク０相当の他の信号でもよい。またトランジス
タQ14は他の電流制御素子、例えば抵抗でもよ
く、さらにはトランジスタQ13のＷ／Ｌを調整し
てオン抵抗を高くできれば省略しても構わない。
即ち、回路Ｘに要求される機能は、アクテイブ期
間に絶縁状態で、スタンバイ期間に微少な電流を
リークさせてN2，N3の電位をその時のＶccのＶth
１段落ちにするものであればよい。
かかる電源変動補償回路Ｘを付加すると、第５
図に示すようにスタンバイ期間初期にＶcc＝5.5V
でN2，N3点が（5.5V―Ｖth）に充電され、その後
Ｖcc＝4.5Vに低下した場合でも、N2点の電荷は回
路Ｘを通して（4.5V―Ｖth）になるまで（厳密に
は回路Ｘに流れる電流による電圧降下で4.5V―
Ｖth―ΔＶになるが、電圧降下ΔＶは無視でき
る）放電される。またN2が4.5V―Ｖth―ΔＶまで
降下するとトランジスタQ5がONとなり、N3点の
電荷はN2点に流れ、N3点もN2点と同電位の4.5V
―Ｖth―ΔＶとなる。よつて、アクテイブ期間で
はＶcc＝4.5Vでもそれ迄にＶcc＝5.5VからＶcc＝
4.5Vに低下した影響（クロツクφ１の立上り遅
延）は生じない。尚、回路Ｘに流れる電流は微少
であるから、N2点の充電に支障をきたすことは
ない。また、アクテイブ期間にトランジスタQ13
はオフになるので、回路Ｘを設けたことによるト
ランジスタQ6のブートストラツプ効果に影響は
ない。クロツク２とφ０とが同期していて０
が立下ると共にφ０が立上る回路では、トランジ
スタQ13は必要ではない。。即ち回路Ｘはリーク
抵抗のみで構成してもトランジスタQ3を通して
の充電があるからN2，N3は現時点のＶcc―Ｖthに
保持できる。しかし一般には０とφ０とは同期
しておらず、０が落ちてしばらくしてからφ０
が立上るものである。このような場合はリーク抵
抗のみであると０がＬとなり、φ０が立ち上が
るまでにN2，N3の電位が過度に落ちてしまうの
で、トランジスタQ13が必要である。
上記ではトランジスタQ3とQ5のＶthは等しいと
したが、もし製造工程でのバラつきその他により
Q5のＶthが高いと、該Q5はオフになつてしまい、
N2点の電位は上述のようにして下るがN3点の電
位は下らなくなつてしまう。この状態を第６図に
示す。このようにN3点の電位が高いとアクテイ
ブ期間でN3点電位は図の如く大きく振れ、やは
り出力φ１の立上りが遅れる。この第６図で点線
N′2，N′3はN3点電位も4.5V―Ｖthに下つた場合の
特性を示す。第７図はかゝる問題に対処し得る回
路であり、本回路では電源電圧補償回路を接続し
た。このようにすればN3点の電位を現時点のＶcc
―Ｖthにすることができる。第８図に動作波形を
示す。N2点の電位はQ5，Ｘの経路で放電し、N3
と同じくＶcc―Ｖthへ落ち付く。但し、本例の様
にN3点側に回路Ｘを接続すると、N3点の容量を
増してしまうためクロツクφ０が立上がるときの
ブートストラツプ効果を阻害し、N3，N4点の電
位上昇を妨げる難がある。
第９図は第１図のトランジスタQ5を、２個の
トランジスタQ51，Q52に置き換えたクロツク増
幅回路の他の例である。この回路ではスタンバイ
時は０＝ＨであるからトランジスタQ3はオ
ン、N2点はＶcc−Ｖth、またトランジスタQ51が
オン、N3点はＶcc―Ｖthになるが、φ０＝Ｌであ
るからトランジスタQ52はオフで、点N2とN3は切
離されている。アクテイブ期間ではφ０＝Ｈで
Q52がオンとなり、第１図と同様な動作が行なわ
れる。またアクテイブ期間に入る迄にＶccが変動
した場合も同様で、N2，N3点の電位は高過ぎる
状態に取残される。この回路構成では、N2点も
しくはN3点のいずれか一方に電源変動補償回路
を設けても、スタンバイ期間にトランジスタQ52
がオフであるため、電源変動があれば該回路を設
けない方は高電位のまゝとなる。そこで、この場
合には第１０図に示す第３の実施例の様に、
N2，N3点にそれぞれ電源変動補償回路Ｘ，Ｙを
接続するとよい。
なお電源電圧Ｖccが5.5V一定、または4.5Vから
5.5Vに上昇した場合は、次の通りである。
Ｖcc＝5.5Vの場合：一般に電源電圧が高いとト
ランジスタのgmが増加する為に動作速度は早く
なり、問題はない。第１図で説明すると、Ｖccが
高いとN2，N3点の電位が高いがφ０の“Ｈ”レ
ベルも当然高くなり、その結果N1点の電位も高
くなり、トランジスタQ4のgmがＶccが低い時よ
り大きい。Q4のgmが大きい為N2，N3点の放電ス
ピードも速い。
Ｖcc＝4.5V→5.5に変動した場合：Ｖccが4.5V→
5.5Vに変動すると、それに伴い０も4.5V→
5.5V変化に変化する。Ｖccの変動に伴い０も
4.5V→5.5Vに変る理由は、０もやはり第１図
に示すような回路で発生され、ここでＶcc＝4.5
でφ１が“Ｈ”（＝4.5V）の時、N4点はＶcc＋Ｖt
ｈ以上（4.5V＋Ｖth以上）である。又N5点はＶccで
ある。この時、Ｖcc＝4.5→5.5Vになると、トラ
ンジスタQ8を通してN5点が4.5→5.5Vになり、ト
ランジスタQ9を通してN5点がN4点を押し上げる
ので、Ｖcc＝5.5VとなつてもN4点の電位はＶcc＋
Ｖth（5.5V＋Ｖth）以上となり、φ１に5.5Vとな
る、に依る。Ｖcc＝4.5→5.5Vになつた後にN2，
N3点の電位はＶc＝5.5Vで一定の場合と同じくな
るので、動作速度の遅れという問題はない。
以上述べたように本発明によれば、例えばダイ
ナミツクメモリのクロツク増幅回路で、電源変動
に起因する出力クロツクの遅れを改善できるの
で、アクセススピードの高速化が図れる等の利点
を有する。
【図面の簡単な説明】
第１図は従来のクロツク増幅回路の一例を示す
回路図、第２図おつび第３図はその動作波形図、
第４図は本発明の第１の実施例を示す回路図、第
５図および第６図はその動作波形図、第７図およ
び第８図は本発明の第２の実施例を示す回路図お
よび動作波形図、第９図は従来のクロツク増幅回
路の他の例を示す回路図、第１０図は本発明の第
３の実施例を示す回路図である。 図中、Q6，Q7はブートストラツプ回路、Q1〜
Q5は入力段回路、Q8〜Q12は出力回路のトランジ
スタ、Ｘはリーク電流回路である。

Claims (1)

    【特許請求の範囲】
  1. １ 出力段回路（Q8〜Q12）とスタンバイ時から
    アクテイブ時に移行した直後に該出力段回路の一
    部にブートストラツプ動作によりハイレベルを与
    えるブートストラツプトランジスタQ6とを具備
    し、該ブートストラツプトランジスタは、スタン
    バイ時にそのゲートがハイレベルに充電され、且
    つ前記ブートストラツプ動作の後はそのゲートが
    前記出力段回路の駆動端と共通の回路節点N2を
    介して放電されるように構成された半導体回路に
    おいて、該ブートストラツプトランジスタのゲー
    トの電位をスタンバイ時に常にその時の電源電圧
    に対応した値に保持するリーク電流回路Ｘを設け
    たことを特徴とする半導体回路。
JP55162889A 1980-11-19 1980-11-19 Semiconductor circuit Granted JPS5788594A (en)

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JP55162889A JPS5788594A (en) 1980-11-19 1980-11-19 Semiconductor circuit
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DE8181305415T DE3170954D1 (en) 1980-11-19 1981-11-16 Semiconductor buffer circuit
IE2705/81A IE52354B1 (en) 1980-11-19 1981-11-18 Semiconductor buffer circuit
US06/322,719 US4447745A (en) 1980-11-19 1981-11-18 Buffer circuit including a current leak circuit for maintaining the charged voltages

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JPS6137709B2 true JPS6137709B2 (ja) 1986-08-25

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