JPH0216057B2 - - Google Patents
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- JPH0216057B2 JPH0216057B2 JP55183075A JP18307580A JPH0216057B2 JP H0216057 B2 JPH0216057 B2 JP H0216057B2 JP 55183075 A JP55183075 A JP 55183075A JP 18307580 A JP18307580 A JP 18307580A JP H0216057 B2 JPH0216057 B2 JP H0216057B2
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- transistor
- during
- power supply
- standby period
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
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- Mathematical Physics (AREA)
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- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、例えばダイナミツクメモリのクロツ
ク増幅に用いる電源変動補償機能を持つ半導体回
路に関する。
ク増幅に用いる電源変動補償機能を持つ半導体回
路に関する。
入力クロツクφ0を増幅（インピーダンス変換）
して出力クロツクφ1を得るバツフア回路には、
従来第１図に示す如きMOSトランジスタQ1〜
Q12（Q9はMOSキヤパシタ）で構成されたものが
ある。この回路の入力段はトランジスタQ1〜Q4
からなる遅延回路で、入力クロツクφ0とその逆
相のクロツク0を用いてN2点の電位をスタンバ
イ時にＨ（ハイ）レベルに保つ。クロツクφ0はア
クテイブ期間にＨ、スタンバイ期間にはＬ（ロー）
となり、クロツク0はその逆なので、スタンバ
イ期間にはトランジスタQ1がオフ、Q2，Q3がオ
ン、N1点はＬ、Q4はオフで、N2はトランジスタ
Q3を通して（Vcc―Vth）まで充電される。ここ
でVccは高電位側電源電圧で、通常5Vを標準値
として±10％の誤差が許容される。Vthはトラン
ジスタのしきい値である。トランジスタQ5はそ
のゲートがVccに接続されているので、N2点が
（Vcc―Vth）に充電されればN3点も同電位に充
電される。N3点は、トランジスタQ6，Q7を含む
ブートストラツプ回路の該Q6のゲート端子であ
り、これがスタンバイ時にＨレベルにチヤージさ
れることにより、次のアクテイブ時にトランジス
タQ8〜Q12を含む出力段を高速駆動する。スタン
バイ期間では0＝ＨであるからトランジスタQ7
がオン、N4点はＬ、トランジスタQ8，Q11はオ
フ、トランジスタQ10，Q12はオンであり、出力
クロツクφ1は低電位側電源電圧Vss（通常アース）
レベルである。
して出力クロツクφ1を得るバツフア回路には、
従来第１図に示す如きMOSトランジスタQ1〜
Q12（Q9はMOSキヤパシタ）で構成されたものが
ある。この回路の入力段はトランジスタQ1〜Q4
からなる遅延回路で、入力クロツクφ0とその逆
相のクロツク0を用いてN2点の電位をスタンバ
イ時にＨ（ハイ）レベルに保つ。クロツクφ0はア
クテイブ期間にＨ、スタンバイ期間にはＬ（ロー）
となり、クロツク0はその逆なので、スタンバ
イ期間にはトランジスタQ1がオフ、Q2，Q3がオ
ン、N1点はＬ、Q4はオフで、N2はトランジスタ
Q3を通して（Vcc―Vth）まで充電される。ここ
でVccは高電位側電源電圧で、通常5Vを標準値
として±10％の誤差が許容される。Vthはトラン
ジスタのしきい値である。トランジスタQ5はそ
のゲートがVccに接続されているので、N2点が
（Vcc―Vth）に充電されればN3点も同電位に充
電される。N3点は、トランジスタQ6，Q7を含む
ブートストラツプ回路の該Q6のゲート端子であ
り、これがスタンバイ時にＨレベルにチヤージさ
れることにより、次のアクテイブ時にトランジス
タQ8〜Q12を含む出力段を高速駆動する。スタン
バイ期間では0＝ＨであるからトランジスタQ7
がオン、N4点はＬ、トランジスタQ8，Q11はオ
フ、トランジスタQ10，Q12はオンであり、出力
クロツクφ1は低電位側電源電圧Vss（通常アース）
レベルである。
アクテイブ期間に入ると入力クロツクφ0，0
は反転される。第２図はアクテイブ期間の動作波
形を示すもので、電源変動のない（Vcc＝4.5V一
定）場合を例としたものである。本例ではスタン
バイ期間の終期ではN2＝N3＝4.5V−Vthである
が、この状態でクロツク0をVccからVssに、逆
クロツクφ0をVssからVccに上昇させると、トラ
ンジスタQ6のゲート、ドレイン間及びゲート、
ソース間の容量によるブートストラツプ効果で、
N3点の電位がVcc＋Vth以上に上昇し、N4点は
φ0＝Vccにチヤージアツプされる。この結果トラ
ンジスタQ8，Q11はオンとなる。同時にQ1オン、
Q2オフでN1点がVccよりチヤージアツプされる
のでトランジスタQ4はオンとなり、N2点の電位
が低下し始める。このためトランジスタQ5を通
してN3点の電荷が引抜かれ、N3点の電位はN2点
と共にVssへ低下する。N2点が一定値まで低下す
るとトランジスタQ10，Q12はオフとなり、N5点
の電位がVccまで上昇する。このときN4点の電
位はキヤパシタQ9を介して突き上げられて（Vcc
＋Vth）以上になるので、出力クロツクφ1は最高
レベルのVccになる。
は反転される。第２図はアクテイブ期間の動作波
形を示すもので、電源変動のない（Vcc＝4.5V一
定）場合を例としたものである。本例ではスタン
バイ期間の終期ではN2＝N3＝4.5V−Vthである
が、この状態でクロツク0をVccからVssに、逆
クロツクφ0をVssからVccに上昇させると、トラ
ンジスタQ6のゲート、ドレイン間及びゲート、
ソース間の容量によるブートストラツプ効果で、
N3点の電位がVcc＋Vth以上に上昇し、N4点は
φ0＝Vccにチヤージアツプされる。この結果トラ
ンジスタQ8，Q11はオンとなる。同時にQ1オン、
Q2オフでN1点がVccよりチヤージアツプされる
のでトランジスタQ4はオンとなり、N2点の電位
が低下し始める。このためトランジスタQ5を通
してN3点の電荷が引抜かれ、N3点の電位はN2点
と共にVssへ低下する。N2点が一定値まで低下す
るとトランジスタQ10，Q12はオフとなり、N5点
の電位がVccまで上昇する。このときN4点の電
位はキヤパシタQ9を介して突き上げられて（Vcc
＋Vth）以上になるので、出力クロツクφ1は最高
レベルのVccになる。
以上が通常の、つまり電源変動のない場合の動
作であるが、第３図の様にスタンバイ期間に電源
変動が生ずると、出力クロツクφ1の立上りが遅
れる欠点がある。つまり、同図に示す例は電源
Vccがスタンバイ期間に5.5Vから4.5Vへ低下した
場合である。この様なケースは、コスト低減を図
つて定電圧電源装置の構成を簡略化したり、或い
はダイナミツクメモリの動作状況は常に変化する
ため、動作状況の変化に伴い、電源電圧が変動す
るというような背景から発生するものである。ス
タンバイ期間、つまりφ0＝Ｌ、0＝ＨでVcc＝
5.5Vであると、N2，N3点はいずれも（5.5V−
Vth）まで充電される。そして、同スタンバイ期
間中にVcc＝4.5Vに低下したとすると、そのよう
に低下してもトランジスタQ4はオフ、Q3のゲー
ト電圧はφ0＝Vcc＝4.5Vと低いため放電路がな
く、N2，N3点の電位（5.5V−Vth）は変化しな
い。これがクロツクφ1の立上りを遅らせる原因
となる。即ち、クロツクφ1が立上るためには、
トランジスタQ10，Q12がオフとなる必要がある
が、N2点がQ10，Q12オフのＬレベルへ低下する
までには、その初期値が第２図の（4.5V−Vth）
より1V高いので、その分クロツクφ1の立上りが
遅れる。第３図に破線で示す波形 N2 ， N3 ，
N5 ， φ1 はそれぞれ第２図の、従つて電源変
動のない場合のN2，N3，N5点の電位変化および
クロツクφ1の変化を対比して示すものである。
このように入力段の出力端N2の放電が遅れるこ
とによつてブートストラツプ出力段のドライバト
ランジスタQ10，Q12のオフになるのが遅れ、ク
ロツクφ1の立上りが遅れる。またゲート端子N3
の充電レベルも高くなるのでN3点の放電も遅れ、
このためキヤパシタQ9のブートストラツプ効果
によつてN4点を押し上げる時刻において未だト
ランジスタQ6がオフにならない場合も生じ得る。
この場合、N4点の電荷は入力クロツクφ0側へ、
トランジスタQ6を介して放電してしまい、この
ためN4点のブーストレベルが低下し、出力クロ
ツクφ1の立上り速度が悪化したり、甚しい場合
は出力レベルが電源電圧に達せず、誤動作に至
る。メモリの動作は一般に電源電圧が低い程遅
い。従つてVcc＝4.5Vでは動作速度は最低になる
が、スタンバイ中に5.5Vから4.5Vへの電圧低下
があつてアクテイブ期間はこの4.5Vで行なわれ
ると上記最低より更に遅くなつてしまう。
作であるが、第３図の様にスタンバイ期間に電源
変動が生ずると、出力クロツクφ1の立上りが遅
れる欠点がある。つまり、同図に示す例は電源
Vccがスタンバイ期間に5.5Vから4.5Vへ低下した
場合である。この様なケースは、コスト低減を図
つて定電圧電源装置の構成を簡略化したり、或い
はダイナミツクメモリの動作状況は常に変化する
ため、動作状況の変化に伴い、電源電圧が変動す
るというような背景から発生するものである。ス
タンバイ期間、つまりφ0＝Ｌ、0＝ＨでVcc＝
5.5Vであると、N2，N3点はいずれも（5.5V−
Vth）まで充電される。そして、同スタンバイ期
間中にVcc＝4.5Vに低下したとすると、そのよう
に低下してもトランジスタQ4はオフ、Q3のゲー
ト電圧はφ0＝Vcc＝4.5Vと低いため放電路がな
く、N2，N3点の電位（5.5V−Vth）は変化しな
い。これがクロツクφ1の立上りを遅らせる原因
となる。即ち、クロツクφ1が立上るためには、
トランジスタQ10，Q12がオフとなる必要がある
が、N2点がQ10，Q12オフのＬレベルへ低下する
までには、その初期値が第２図の（4.5V−Vth）
より1V高いので、その分クロツクφ1の立上りが
遅れる。第３図に破線で示す波形 N2 ， N3 ，
N5 ， φ1 はそれぞれ第２図の、従つて電源変
動のない場合のN2，N3，N5点の電位変化および
クロツクφ1の変化を対比して示すものである。
このように入力段の出力端N2の放電が遅れるこ
とによつてブートストラツプ出力段のドライバト
ランジスタQ10，Q12のオフになるのが遅れ、ク
ロツクφ1の立上りが遅れる。またゲート端子N3
の充電レベルも高くなるのでN3点の放電も遅れ、
このためキヤパシタQ9のブートストラツプ効果
によつてN4点を押し上げる時刻において未だト
ランジスタQ6がオフにならない場合も生じ得る。
この場合、N4点の電荷は入力クロツクφ0側へ、
トランジスタQ6を介して放電してしまい、この
ためN4点のブーストレベルが低下し、出力クロ
ツクφ1の立上り速度が悪化したり、甚しい場合
は出力レベルが電源電圧に達せず、誤動作に至
る。メモリの動作は一般に電源電圧が低い程遅
い。従つてVcc＝4.5Vでは動作速度は最低になる
が、スタンバイ中に5.5Vから4.5Vへの電圧低下
があつてアクテイブ期間はこの4.5Vで行なわれ
ると上記最低より更に遅くなつてしまう。
本発明はこの点を改善するもので、スタンバイ
期間に回路内の点の電位をリセツトし、アクテイ
ブ期間に入力クロツクに応答して出力クロツクを
出力端に出力する半導体回路であつて、高電位側
電源線と第１の点との間に接続され前記スタンバ
イ期間にオンして該第１の点を充電する第１トラ
ンジスタと、該第１の点と低電位側電源線との間
に接続され前記アクテイブ期間に前記入力クロツ
クに応答して該第１の点を放電する第２トランジ
スタとを備える入力段回路と、前記スタンバイ期
間に前記第１の点の電位を第２の点へ伝える為に
両点の間に接続された第３トランジスタと、ブー
トストラツプ用キヤパシタと、該第２の点にゲー
トが接続され前記アクテイブ期間にドレインに受
けた前記入力クロツクを前記ブートストラツプ用
キヤパシタへ伝える第４トランジスタとを備える
ブートストラツプ回路と、前記高電位側電源線と
出力端との間に接続されゲートに前記ブートスト
ラツプ回路の出力を受ける第５トランジスタと、
該出力端と前記低電位側電源線との間に接続され
前記アクテイブ期間に前記第１の点の放電に応答
してオフする様にゲートが制御される第６トラン
ジスタとを備える出力段回路と、前記高電位側電
源線から供給される電源電圧に前記第１トランジ
スタのしきい値電圧を加えた値よりも高い電圧の
リセツト信号を前記スタンバイ期間に発生する回
路とを具備し、前記リセツト信号を前記第１トラ
ンジスタのゲートに与えて、前記電源電圧の変動
に関わらず前記第１トランジスタを前記スタンバ
イ期間中は常にオン状態に保つことで、前記スタ
ンバイ期間中に於ける前記電源電圧の変動に前記
第１の点の電位を追従させることを特徴とし、ま
た前記半導体回路であつて、前記入力段回路と、
前記スタンバイ期間に前記第１の点の電位を第２
の点へ伝える為に両点の間に接続された第３トラ
ンジスタと、該第２の点と前記高電位側電源線と
の間に接続され前記スタンバイ期間にオンする第
４トランジスタと、ブートストラツプ用キヤパシ
タと、該第２の点にゲートが接続され前記アクテ
イブ期間にドレインに受けた前記入力クロツクを
前記ブートストラツプ用キヤパシタへ伝える第５
トランジスタとを備えるブートストラツプ回路
と、前記高電位側電源線と出力端との間に接続さ
れゲートに前記ブートストラツプ回路の出力を受
ける第６トランジスタと、該出力端と前記低電位
側電源線との間に接続され前記アクテイブ期間に
前記第１の点の放電に応答してオフする様にゲー
トが制御される第７トランジスタとを備える出力
段回路と、前記高電位側電源線から供給される電
源電圧に前記第１又は第４トランジスタのしきい
値電圧を加えた値よりも高い電圧のリセツト信号
を前記スタンバイ期間に発生する回路とを具備
し、前記リセツト信号を前記第１及び第４トラン
ジスタのゲートに与えて、前記電源電圧の変動に
関わらず前記第１及び第４トランジスタを前記ス
タンバイ期間中は常にオン状態に保つことで、前
記スタンバイ期間中に於ける前記電源電圧の変動
に前記第１及び第２の点の電位を追従させること
を特徴とするものである。以下図示の実施例を参
照しながら本発明を詳細に説明する。
期間に回路内の点の電位をリセツトし、アクテイ
ブ期間に入力クロツクに応答して出力クロツクを
出力端に出力する半導体回路であつて、高電位側
電源線と第１の点との間に接続され前記スタンバ
イ期間にオンして該第１の点を充電する第１トラ
ンジスタと、該第１の点と低電位側電源線との間
に接続され前記アクテイブ期間に前記入力クロツ
クに応答して該第１の点を放電する第２トランジ
スタとを備える入力段回路と、前記スタンバイ期
間に前記第１の点の電位を第２の点へ伝える為に
両点の間に接続された第３トランジスタと、ブー
トストラツプ用キヤパシタと、該第２の点にゲー
トが接続され前記アクテイブ期間にドレインに受
けた前記入力クロツクを前記ブートストラツプ用
キヤパシタへ伝える第４トランジスタとを備える
ブートストラツプ回路と、前記高電位側電源線と
出力端との間に接続されゲートに前記ブートスト
ラツプ回路の出力を受ける第５トランジスタと、
該出力端と前記低電位側電源線との間に接続され
前記アクテイブ期間に前記第１の点の放電に応答
してオフする様にゲートが制御される第６トラン
ジスタとを備える出力段回路と、前記高電位側電
源線から供給される電源電圧に前記第１トランジ
スタのしきい値電圧を加えた値よりも高い電圧の
リセツト信号を前記スタンバイ期間に発生する回
路とを具備し、前記リセツト信号を前記第１トラ
ンジスタのゲートに与えて、前記電源電圧の変動
に関わらず前記第１トランジスタを前記スタンバ
イ期間中は常にオン状態に保つことで、前記スタ
ンバイ期間中に於ける前記電源電圧の変動に前記
第１の点の電位を追従させることを特徴とし、ま
た前記半導体回路であつて、前記入力段回路と、
前記スタンバイ期間に前記第１の点の電位を第２
の点へ伝える為に両点の間に接続された第３トラ
ンジスタと、該第２の点と前記高電位側電源線と
の間に接続され前記スタンバイ期間にオンする第
４トランジスタと、ブートストラツプ用キヤパシ
タと、該第２の点にゲートが接続され前記アクテ
イブ期間にドレインに受けた前記入力クロツクを
前記ブートストラツプ用キヤパシタへ伝える第５
トランジスタとを備えるブートストラツプ回路
と、前記高電位側電源線と出力端との間に接続さ
れゲートに前記ブートストラツプ回路の出力を受
ける第６トランジスタと、該出力端と前記低電位
側電源線との間に接続され前記アクテイブ期間に
前記第１の点の放電に応答してオフする様にゲー
トが制御される第７トランジスタとを備える出力
段回路と、前記高電位側電源線から供給される電
源電圧に前記第１又は第４トランジスタのしきい
値電圧を加えた値よりも高い電圧のリセツト信号
を前記スタンバイ期間に発生する回路とを具備
し、前記リセツト信号を前記第１及び第４トラン
ジスタのゲートに与えて、前記電源電圧の変動に
関わらず前記第１及び第４トランジスタを前記ス
タンバイ期間中は常にオン状態に保つことで、前
記スタンバイ期間中に於ける前記電源電圧の変動
に前記第１及び第２の点の電位を追従させること
を特徴とするものである。以下図示の実施例を参
照しながら本発明を詳細に説明する。
第４図および第５図は本発明の第１および第２
の実施例であり、第１図と同一部分には同一記号
が付してある。これらの実施例が第１図と異なる
点は２つあり、第１は入力段回路でスタンバイ時
にN2点を充電するトランジスタQ3のゲートに、
反転信号0と同相でそのＨレベルが（Vcc＋
Vth）以上に設定された信号（高電圧クロツク）
φ0′を印加する様にした点である。第２は、同じ
く高電圧クロツク0′がゲートに印加される新た
なトランジスタQ13を、第４図の例ではN2点と
N3点との間に、また第５図の例ではVccとN3点
との間に接続した点である。他は第１図と同様で
あるので詳細な説明は省略する。
の実施例であり、第１図と同一部分には同一記号
が付してある。これらの実施例が第１図と異なる
点は２つあり、第１は入力段回路でスタンバイ時
にN2点を充電するトランジスタQ3のゲートに、
反転信号0と同相でそのＨレベルが（Vcc＋
Vth）以上に設定された信号（高電圧クロツク）
φ0′を印加する様にした点である。第２は、同じ
く高電圧クロツク0′がゲートに印加される新た
なトランジスタQ13を、第４図の例ではN2点と
N3点との間に、また第５図の例ではVccとN3点
との間に接続した点である。他は第１図と同様で
あるので詳細な説明は省略する。
トランジスタQ3のゲートに（Vcc＋Vth）以上
のクロツク0′を印加すれば、スタンバイ時のN2
点の電位はVccにクランプされる。従つて第６図
に示すようにVcc＝4.5V一定の場合でも、第７図
に示すようにスタンバイ期間にVccが5.5Vから
4.5Vに低下した場合でも、アクテイブ期間はN2
＝4.5Vで開始できる。つまり、Vcc＝5.5Vの時に
N2＝5.5Vに充電されても、Vcc＝4.5になればト
ランジスタQ3を通してVcc側に放電できるので
N2＝4.5Vに落ちつく。従つて、出力段のトラン
ジスタQ10，Q12をアクテイブ期間にオフとする
N2点の電位は、スタンバイ期間に電源変動があ
つてもなくてもスタンバイ期間の終期のVccの値
で規定されるので、第６図と第７図とでアクテイ
ブ期間のN2点の電位変化に差はなくなる。つま
り、第７図のクロツクφ1の立上りが第６図より
遅れる要因は改善される。この点だけでも第１図
の回路より優れるが、トランジスタQ13を追加し
てN3点をもVccにクランプすることで更に効果
は助長される。尚、N2点が第１図の回路より
Vthだけ高いレベルに充電されるので、その放電
時時間を短縮するためにトランジスタQ4のサイ
ズを大きくする等の必要がある。
のクロツク0′を印加すれば、スタンバイ時のN2
点の電位はVccにクランプされる。従つて第６図
に示すようにVcc＝4.5V一定の場合でも、第７図
に示すようにスタンバイ期間にVccが5.5Vから
4.5Vに低下した場合でも、アクテイブ期間はN2
＝4.5Vで開始できる。つまり、Vcc＝5.5Vの時に
N2＝5.5Vに充電されても、Vcc＝4.5になればト
ランジスタQ3を通してVcc側に放電できるので
N2＝4.5Vに落ちつく。従つて、出力段のトラン
ジスタQ10，Q12をアクテイブ期間にオフとする
N2点の電位は、スタンバイ期間に電源変動があ
つてもなくてもスタンバイ期間の終期のVccの値
で規定されるので、第６図と第７図とでアクテイ
ブ期間のN2点の電位変化に差はなくなる。つま
り、第７図のクロツクφ1の立上りが第６図より
遅れる要因は改善される。この点だけでも第１図
の回路より優れるが、トランジスタQ13を追加し
てN3点をもVccにクランプすることで更に効果
は助長される。尚、N2点が第１図の回路より
Vthだけ高いレベルに充電されるので、その放電
時時間を短縮するためにトランジスタQ4のサイ
ズを大きくする等の必要がある。
第８図はクロツク0′の発生回路例で、その動
作波形を第９図に示す。クロツクジエネレータ
CGは、クロツク1（これはφ1の反転信号に相当）
と同相でVssからVccまでの振幅を有するクロツ
ク（第９図のVcc以下の0′）を発生する。トラ
ンジスタQ23は常にオンしてN21点を（Vcc−
Vth）に充電している。クロツク0′がVccまで
上昇する間にN22点も（Vcc−Vth）まで充電さ
れ、クロツク0′がVccまで上昇した後に、クロ
ツク1がVccに上昇するとキヤパシタQ24を通し
てN21点の電位が上昇し、更にトランジスタQ22
のブートストラツプ効果でN22点が（Vcc＋Vth）
以上に突上げられるので、N21点の電荷が出力側
に放電され、クロツク0′が（Vcc＋Vth）以上
に増幅される。
作波形を第９図に示す。クロツクジエネレータ
CGは、クロツク1（これはφ1の反転信号に相当）
と同相でVssからVccまでの振幅を有するクロツ
ク（第９図のVcc以下の0′）を発生する。トラ
ンジスタQ23は常にオンしてN21点を（Vcc−
Vth）に充電している。クロツク0′がVccまで
上昇する間にN22点も（Vcc−Vth）まで充電さ
れ、クロツク0′がVccまで上昇した後に、クロ
ツク1がVccに上昇するとキヤパシタQ24を通し
てN21点の電位が上昇し、更にトランジスタQ22
のブートストラツプ効果でN22点が（Vcc＋Vth）
以上に突上げられるので、N21点の電荷が出力側
に放電され、クロツク0′が（Vcc＋Vth）以上
に増幅される。
第１０図は本発明の第３の実施例である。本例
の回路は、第１図のトランジスタQ5部分を２個
のトランジスタQ51，Q52に置き換えたものであ
る。この回路は通常トランジスタQ3，Q51のゲー
トにＨレベルがVccの反転信号0が印加される。
このためスタンバイ時は0＝Ｈであるからトラ
ンジスタQ3はオン、N2点はVcc−Vth、またはト
ランジスタQ51がオン、N3点はVcc−Vthになる
が、φ0＝ＬであるからトランジスタQ52はオフ
で、点N2とN3は切離されている。アクテイブ期
間ではφ0＝ＨでQ52がオンとなり、第１図と同様
な動作が行なわれる。またアクテイブ期間に入る
迄にVccが変動した場合も同様で、N2，N3点の
電位は高過ぎる状態に取残される。
の回路は、第１図のトランジスタQ5部分を２個
のトランジスタQ51，Q52に置き換えたものであ
る。この回路は通常トランジスタQ3，Q51のゲー
トにＨレベルがVccの反転信号0が印加される。
このためスタンバイ時は0＝Ｈであるからトラ
ンジスタQ3はオン、N2点はVcc−Vth、またはト
ランジスタQ51がオン、N3点はVcc−Vthになる
が、φ0＝ＬであるからトランジスタQ52はオフ
で、点N2とN3は切離されている。アクテイブ期
間ではφ0＝ＨでQ52がオンとなり、第１図と同様
な動作が行なわれる。またアクテイブ期間に入る
迄にVccが変動した場合も同様で、N2，N3点の
電位は高過ぎる状態に取残される。
そこで本発明では、これらトランジスタQ3，
Q51にＨレベルが（Vcc＋Vth）以上になる前述
のクロツク0′を印加し、前例と同様にN2，N3
点をスタンバイ時にVccにクランプする。この回
路方式のクロツク増幅回路では、前例のトランジ
スタQ13は不要で、しかもその動作波形は第６
図、第７図と同様になる。
Q51にＨレベルが（Vcc＋Vth）以上になる前述
のクロツク0′を印加し、前例と同様にN2，N3
点をスタンバイ時にVccにクランプする。この回
路方式のクロツク増幅回路では、前例のトランジ
スタQ13は不要で、しかもその動作波形は第６
図、第７図と同様になる。
なお反転信号0はスタンバイ時にリセツト状
態にするリセツト信号であり、第２図、第３図な
どを見れば明らかなように、入力クロツクφ0の
完全な反転ではない。
態にするリセツト信号であり、第２図、第３図な
どを見れば明らかなように、入力クロツクφ0の
完全な反転ではない。
以上述べたように本発明によれば、例えばダイ
ナミツクメモリのクロツク増幅回路で、電源変動
に起因する出力クロツクの遅れを改善できるの
で、アクセススピードの高速化が図れる等の利点
を有する。
ナミツクメモリのクロツク増幅回路で、電源変動
に起因する出力クロツクの遅れを改善できるの
で、アクセススピードの高速化が図れる等の利点
を有する。
第１図は従来のクロツク増幅回路の一例を示す
回路図、第２図および第３図はその動作波形図、
第４図および第５図は本発明の第１および第２の
実施例を示す回路図、第６図および第７図はその
動作波形図、第８図および第９図は高電圧クロツ
ク発生回路の一例を示す回路図および動作波形
図、第１０図は本発明の第３の実施例を示す回路
図である。 図中、Q6，Q7はブートストラツプ回路、Q1〜
Q5は入力段回路、Q8〜Q12は出力段回路のトラン
ジスタ、0′は高電圧クロツク。
回路図、第２図および第３図はその動作波形図、
第４図および第５図は本発明の第１および第２の
実施例を示す回路図、第６図および第７図はその
動作波形図、第８図および第９図は高電圧クロツ
ク発生回路の一例を示す回路図および動作波形
図、第１０図は本発明の第３の実施例を示す回路
図である。 図中、Q6，Q7はブートストラツプ回路、Q1〜
Q5は入力段回路、Q8〜Q12は出力段回路のトラン
ジスタ、0′は高電圧クロツク。
Claims (1)
- 【特許請求の範囲】 １ スタンバイ期間に回路内の点の電位をリセツ
トし、アクテイブ期間に入力クロツクφ0に応答
して出力クロツクφ1を出力端に出力する半導体
回路であつて、 高電位側電源線Vccと第１の点N2との間に接
続され前記スタンバイ期間にオンして該第１の点
N2を充電する第１トランジスタQ3と、該第１の
点N2と低電位側電源線Vssとの間に接続され前記
アクテイブ期間に前記入力クロツクφ0に応答し
て該第１の点N2を放電する第２トランジスタQ4
とを備える入力段回路と、 前記スタンバイ期間に前記第１の点N2の電位
を第２の点N3へ伝える為に両点N2，N3の間に接
続された第３トランジスタQ5と、ブートストラ
ツプ用キヤパシタQ9と、該第２の点N3にゲート
が接続され前記アクテイブ期間にドレインに受け
た前記入力クロツクφ0を前記ブートストラツプ
用キヤパシタQ9へ伝える第４トランジスタQ6と
を備えるブートストラツプ回路と、 前記高電位側電源線Vccと出力端との間に接続
されゲートに前記ブートストラツプ回路の出力を
受ける第５トランジスタQ11と、該出力端と前記
低電位側電源線Vssとの間に接続され前記アクテ
イブ期間に前記第１の点N2の放電に応答してオ
フする様にゲートが制御される第６トランジスタ
Q12とを備える出力段回路と、 前記高電位側電源線Vccから供給される電源電
圧に前記第１トランジスタQ3のしきい値電圧を
加えた値よりも高い電圧のリセツト信号φ0′を前
記スタンバイ期間に発生する回路Q21〜Q24とを
具備し、 前記リセツト信号を前記第１トランジスタQ3
のゲートに与えて、前記電源電圧の変動に関わら
ず前記第１トランジスタQ3を前記スタンバイ期
間中は常にオン状態に保つことで、前記スタンバ
イ期間中に於ける前記電源電圧の変動に前記第１
の点N2の電位を追従させることを特徴とする半
導体回路。 ２ スタンバイ期間に回路内の点の電位をリセツ
トし、アクテイブ期間に入力クロツクφ0に応答
して出力クロツクφ1を出力端に出力する半導体
回路であつて、 高電位側電源線Vccと第１の点N2との間に接
続され前記スタンバイ期間にオンして該第１の点
N2を充電する第１トランジスタQ3と、該第１の
点N2と低電位側電源線Vssとの間に接続され前記
アクテイブ期間に前記入力クロツクφ0に応答し
て該第１の点N2を放電する第２トランジスタQ4
とを備える入力段回路と、 前記スタンバイ期間に前記第１の点N2の電位
を第２の点N3へ伝える為に両点N2，N3の間に接
続された第３トランジスタQ5と、該第２の点N3
と前記高電位側電源線Vccとの間に接続され前記
スタンバイ期間にオンする第４トランジスタ
Q13，Q51と、ブートストラツプ用キヤパシタQ9
と、該第２の点N3にゲートが接続され前記アク
テイブ期間にドレインに受けた前記入力クロツク
φ0を前記ブートストラツプ用キヤパシタQ9へ伝
える第５トランジスタQ6とを備えるブートスト
ラツプ回路と、 前記高電位側電源線Vccと出力端との間に接続
されゲートに前記ブートストラツプ回路の出力を
受ける第６トランジスタQ11と、該出力端と前記
低電位側電源線Vssとの間に接続され前記アクテ
イブ期間に前記第１の点N2の放電に応答してオ
フする様にゲートが制御される第７トランジスタ
Q12とを備える出力段回路と、 前記高電位側電源線Vccから供給される電源電
圧に前記第１又は第４トランジスタQ3／Q13，
Q51のしきい値電圧を加えた値よりも高い電圧の
リセツト信号φ0′を前記スタンバイ期間に発生す
る回路Q21〜Q24とを具備し、 前記リセツト信号を前記第１及び第４トランジ
スタQ3，Q13，Q51のゲートに与えて、前記電源
電圧の変動に関わらず前記第１及び第４トランジ
スタQ3，Q13，Q51を前記スタンバイ期間中は常
にオン状態に保つことで、前記スタンバイ期間中
に於ける前記電源電圧の変動に前記第１及び第２
の点N2，N3の電位を追従させることを特徴とす
る半導体回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183075A JPS57106228A (en) | 1980-12-24 | 1980-12-24 | Semiconductor circuit |
| US06/331,476 US4443714A (en) | 1980-12-24 | 1981-12-16 | Semiconductor buffer circuit having compensation for power source fluctuation |
| EP81306074A EP0055136B1 (en) | 1980-12-24 | 1981-12-23 | A semiconductor buffer circuit |
| DE8181306074T DE3170062D1 (en) | 1980-12-24 | 1981-12-23 | A semiconductor buffer circuit |
| IE3068/81A IE52382B1 (en) | 1980-12-24 | 1981-12-23 | A semiconductor buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183075A JPS57106228A (en) | 1980-12-24 | 1980-12-24 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106228A JPS57106228A (en) | 1982-07-02 |
| JPH0216057B2 true JPH0216057B2 (ja) | 1990-04-16 |
Family
ID=16129309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55183075A Granted JPS57106228A (en) | 1980-12-24 | 1980-12-24 | Semiconductor circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4443714A (ja) |
| EP (1) | EP0055136B1 (ja) |
| JP (1) | JPS57106228A (ja) |
| DE (1) | DE3170062D1 (ja) |
| IE (1) | IE52382B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133589A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Semiconductor circuit |
| JPS599735A (ja) * | 1982-07-07 | 1984-01-19 | Mitsubishi Electric Corp | クロツク発生回路 |
| JPS5958920A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | バツフア回路 |
| JPS60111391A (ja) * | 1983-11-21 | 1985-06-17 | Nec Corp | 半導体出力回路 |
| JPS60140924A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 半導体回路 |
| US4642492A (en) * | 1984-10-25 | 1987-02-10 | Digital Equipment Corporation | Multiple phase clock buffer module with non-saturated pull-up transistor to avoid hot electron effects |
| US4797573A (en) * | 1984-11-21 | 1989-01-10 | Nec Corporation | Output circuit with improved timing control circuit |
| JP2548908B2 (ja) * | 1985-04-13 | 1996-10-30 | 富士通株式会社 | 昇圧回路 |
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| JPH02161813A (ja) * | 1988-12-14 | 1990-06-21 | Nec Corp | Ｒｓ２３２ｃラインドライバｉｃ |
| DE3904901A1 (de) * | 1989-02-17 | 1990-08-23 | Texas Instruments Deutschland | Integrierte gegentakt-ausgangsstufe |
| KR0170511B1 (ko) * | 1995-11-09 | 1999-03-30 | 김광호 | 모스 트랜지스터 구동용 차지펌프회로 |
| US6788108B2 (en) | 2001-07-30 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009523329A (ja) * | 2005-10-07 | 2009-06-18 | エヌエックスピー ビー ヴィ | 単一閾値で単一導電型の増幅器／バッファ |
| JP5665299B2 (ja) * | 2008-10-31 | 2015-02-04 | 三菱電機株式会社 | シフトレジスタ回路 |
| JP5188382B2 (ja) | 2008-12-25 | 2013-04-24 | 三菱電機株式会社 | シフトレジスタ回路 |
| JP6628837B2 (ja) * | 2018-06-15 | 2020-01-15 | 株式会社半導体エネルギー研究所 | 電子機器 |
| WO2020128713A1 (ja) | 2018-12-20 | 2020-06-25 | 株式会社半導体エネルギー研究所 | 単極性トランジスタを用いて構成された論理回路、および、半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909631A (en) * | 1973-08-02 | 1975-09-30 | Texas Instruments Inc | Pre-charge voltage generating system |
| US3927334A (en) * | 1974-04-11 | 1975-12-16 | Electronic Arrays | MOSFET bistrap buffer |
| JPS5649021B2 (ja) * | 1975-02-19 | 1981-11-19 | ||
| US4061999A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Dynamic random access memory system |
| US4061933A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Clock generator and delay stage |
| DE2641693C2 (de) * | 1976-09-16 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Decodierschaltung mit MOS-Transistoren |
| JPS5513566A (en) * | 1978-07-17 | 1980-01-30 | Hitachi Ltd | Mis field effect semiconductor circuit device |
| US4317051A (en) * | 1979-10-09 | 1982-02-23 | Bell Telephone Laboratories, Incorporated | Clock generator (buffer) circuit |
| WO1982000930A1 (en) * | 1980-09-10 | 1982-03-18 | Plachno R | Delay stage for a clock generator |
-
1980
- 1980-12-24 JP JP55183075A patent/JPS57106228A/ja active Granted
-
1981
- 1981-12-16 US US06/331,476 patent/US4443714A/en not_active Expired - Lifetime
- 1981-12-23 IE IE3068/81A patent/IE52382B1/en not_active IP Right Cessation
- 1981-12-23 EP EP81306074A patent/EP0055136B1/en not_active Expired
- 1981-12-23 DE DE8181306074T patent/DE3170062D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106228A (en) | 1982-07-02 |
| IE52382B1 (en) | 1987-10-14 |
| EP0055136A2 (en) | 1982-06-30 |
| IE813068L (en) | 1982-06-24 |
| US4443714A (en) | 1984-04-17 |
| DE3170062D1 (en) | 1985-05-23 |
| EP0055136B1 (en) | 1985-04-17 |
| EP0055136A3 (en) | 1982-08-11 |
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