JP5484109B2 - 電気光学装置 - Google Patents

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Description

本発明は、画像表示装置および撮像装置等の電気光学装置に関するものであり、特に、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路、並びにそれに用いられるシフトレジスタ回路に関するものである。
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示素子（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば下記の特許文献１−４）。
特開２０００−３４７６２８号公報 特開２００４−７８１７２号公報 特開２００７−２５７８１３号公報 特開２００８−２８７７５３号公報
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられたシフトレジスタ回路が複数個縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成するシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
特許文献１においては、多段のシフトレジスタのうち奇数行の画素を走査する段（奇数ドライバ）と偶数行の画素を走査する段（偶数ドライバ）とを、表示素子あるいは撮像素子を挟むように配置したゲート線駆動回路が開示されている。奇数ドライバと偶数ドライバとをそのように配設することにより、ゲート線駆動回路のための領域を効率よく利用することができる。
同文献の図３および図４には、そのゲート線駆動回路に使用される単位シフトレジスタおよびその信号波形がそれぞれ示されている。同図３において、奇数ドライバ２ｏの第１段目の単位シフトレジスタＲＳ１ｏ（１）に入力されたスタート信号ＩＮは、当該単位シフトレジスタＲＳ１ｏ（１）により時間的にシフトされ、液晶表示素子の第１行目のゲート線ＧＬ１の選択信号ＯＵＴ１として出力される。その選択信号ＯＵＴ１は、ゲート線ＧＬ１を通して偶数ドライバ２ｅの第１段目の単位シフトレジスタＲＳ１ｅ（１）に入力され、当該単位シフトレジスタＲＳ１ｅ（１）により時間的にシフトされ、第２行目のゲート線ＧＬ２の選択信号ＯＵＴ２として出力される。以降の段の単位シフトレジスタでも同様の動作が行われ、それによって各ゲート線が順次選択される。
同文献の図３に示されるように、各段の単位シフトレジスタはどれも同じ回路構成であるが、ここで、偶数ドライバ２ｅの第１段目の単位シフトレジスタＲＳ１ｅ（１）に注目する。単位シフトレジスタＲＳ１ｅ（１）が出力する選択信号ＯＵＴ２は、前段（単位シフトレジスタＲＳ１ｏ（１））の選択信号ＯＵＴの活性化に応じてオン状態になるトランジスタ２０４によって、クロック信号／ＣＫが出力端子に伝達されることにより活性化される。
トランジスタ２０４は、その制御電極の配線容量Ｃ２，Ｃ４が選択信号ＯＵＴ１によって充電されることでオンするが、前段が出力した選択信号ＯＵＴ１は、ゲート線ＧＬ１を通して単位シフトレジスタＲＳ１ｅ（１）に供給されるため、当該ゲート線ＧＬ１の抵抗成分および容量成分の影響を受ける。すなわち、選択信号ＯＵＴ１の立ち上がり速度が、抵抗成分の総和と容量成分の総和との積に基づく時定数に比例して遅くなる（このことは特許文献２の段落００４３でも説明されている）。
それによりトランジスタ２０４の制御電極の充電速度が遅くなるので、シフトレジスタを高速に動作させる場合にはトランジスタ２０４の制御電極の充電が不充分になることが懸念される。トランジスタ２０４の制御電極が充分に充電されなければ、当該トランジスタ２０４のオン抵抗が高くなり、出力端子の充電速度すなわち選択信号ＯＵＴ２の立ち上がり速度が低下する。
この選択信号ＯＵＴ２は、ゲート線ＧＬ２を通して次段（奇数ドライバ２ｏの第２段目の単位シフトレジスタＲＳ１ｏ（２））に供給されるが、このときゲート線ＧＬ２の抵抗成分および容量成分の影響を受けるため、その立ち上がり速度はさらに低下する。
選択信号が各段の単位シフトレジスタに順次伝達される度にこの現象が繰り返されると、後段に進むほど選択信号の立ち上がり速度が低下し、場合によっては途中の段で選択信号が活性化されなくなり、最終段まで選択信号が伝達されなくなる。この問題は、例えば大画面の表示装置など、ゲート線の長い電気光学装置で顕著に起こる。
本発明は以上のような課題を解決するためになされたものであり、ゲート線駆動回路の領域を効率よく利用できると共に、ゲート線選択信号の立ち上がり速度の低下（立ち上がり遅延）を防止できる電気光学装置、並びに、それに適した単一導電型のトランジスタで構成されたシフトレジスタ回路を提供することを目的とする。
本発明の第１の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る奇数ドライバと、前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る偶数ドライバとを有する走査線駆動回路を備える電気光学装置であって、前記奇数および偶数ドライバは、前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、前記奇数および偶数ドライバの単位シフトレジスタの各々は、２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子を有し、前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、前記奇数および偶数ドライバの単位シフトレジスタの各々は、出力信号が出力される出力端子と、前記２ライン前の単位シフトレジスタの出力信号に対し１ライン分の走査期間だけ位相の遅れた第１クロック信号を受ける第２入力端子と、前記第１クロック信号よりも１ライン分の走査期間だけ位相の遅れた第２クロック信号を受けるクロック端子と、前記第２クロック信号を前記出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードに電源電位を供給する第２トランジスタと、前記第２トランジスタの制御電極が接続する第２ノードを、前記第１入力端子が受ける信号に基づいて充電する充電回路と、前記第２ノードを、前記第１クロック信号に基づいて昇圧する昇圧回路を備えるものである。
本発明の第２の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る奇数ドライバと、前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る偶数ドライバとを有する走査線駆動回路を備える電気光学装置であって、前記奇数および偶数ドライバは、前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、前記奇数および偶数ドライバの単位シフトレジスタの各々は、２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子を有し、前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、前記奇数および偶数ドライバの単位シフトレジスタの各々は、出力信号が出力される出力端子と、前記２ライン前の単位シフトレジスタの出力信号に対し１ライン分の走査期間だけ位相の遅れた第１クロック信号を受ける第２入力端子と、前記第１クロック信号よりも１ライン分の走査期間だけ位相の遅れた第２クロック信号を受けるクロック端子と、前記第２クロック信号を前記出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードに前記第１クロック信号を供給する第２トランジスタと、前記第１入力端子が受ける信号の活性化の次に前記第１クロック信号が活性化するとき、前記第２トランジスタの制御電極が接続する第２ノードを前記第１クロック信号の振幅よりも大きい電圧に昇圧する昇圧手段と備えるものである。
本発明の第３の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な奇数ドライバと、前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な偶数ドライバとを有する走査線駆動回路を備える電気光学装置であって、前記奇数および偶数ドライバは、前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、前記奇数および偶数ドライバの単位シフトレジスタの各々は、２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子と、２ライン後の単位シフトレジスタの出力信号を受ける第３入力端子とを有し、順方向シフト時には、前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させ、逆方向シフト時には、前記第３入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、前記奇数および偶数ドライバの単位シフトレジスタの各々は、出力信号が出力される出力端子と、１ライン前の単位シフトレジスタの出力信号と同相の第１クロック信号を受ける第２入力端子と、１ライン後の単位シフトレジスタの出力信号と同相の第２クロック信号を受ける第４入力端子と、順方向シフト時には前記第１クロック信号よりも１ライン分の走査期間だけ位相が遅れ、逆方向シフト時には前記第２クロック信号よりも１ライン分の走査期間だけ位相が遅れる第３クロック信号を受けるクロック端子と、前記第３クロック信号を前記出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードに電源電位を供給する第２トランジスタと、前記第２トランジスタの制御電極が接続する第２ノードを、所定の第３ノードの信号に基づいて充電する充電回路と、前記第２ノードを、所定の第４ノードの信号に基づいて昇圧する昇圧回路と、順方向シフト時には前記第１入力端子を前記第３ノードに接続させると共に前記第２入力端子を前記第４ノードに接続させ、逆方向シフト時には前記第３入力端子を前記第３ノードに接続させると共に前記第４入力端子を前記第４ノードに接続させる切り換え回路とを備えるものである。
本発明の第４の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な奇数ドライバと、前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な偶数ドライバとを有する走査線駆動回路を備える電気光学装置であって、前記奇数および偶数ドライバは、前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、前記奇数および偶数ドライバの単位シフトレジスタの各々は、２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子と、２ライン後の単位シフトレジスタの出力信号を受ける第３入力端子とを有し、順方向シフト時には、前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させ、逆方向シフト時には、前記第３入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、前記奇数および偶数ドライバの単位シフトレジスタの各々は、出力信号が出力される出力端子と、１ライン前の単位シフトレジスタの出力信号と同相の第１クロック信号を受ける第２入力端子と、１ライン後の単位シフトレジスタの出力信号と同相の第２クロック信号を受ける第４入力端子と、順方向シフト時には前記第１クロック信号よりも１ライン分の走査期間だけ位相が遅れ、逆方向シフト時には前記第２クロック信号よりも１ライン分の走査期間だけ位相が遅れる第３クロック信号を受けるクロック端子と、互いに相補な第１および第２電圧信号をそれぞれ受ける第１および第２電圧信号端子と、前記第３クロック信号を前記出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードに前記第１電圧信号を供給する第２トランジスタと、前記第２トランジスタの制御電極が接続する第２ノードに、前記第１入力端子が受ける信号に基づいて前記第１電圧信号を供給する第１充電回路と、前記第２ノードを、前記第１クロック信号に基づいて昇圧する第１昇圧回路と、前記第１ノードに前記第２電圧信号を供給する第３トランジスタと、前記第３トランジスタの制御電極が接続する第３ノードに、前記第３入力端子が受ける信号に基づいて前記第２電圧信号を供給する第２充電回路と、前記第３ノードを、前記第２クロック信号に基づいて昇圧する第２昇圧回路とを備えるものである。
本発明の第５の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な奇数ドライバと、前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な偶数ドライバとを有する走査線駆動回路を備える電気光学装置であって、前記奇数および偶数ドライバは、前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、前記奇数および偶数ドライバの単位シフトレジスタの各々は、２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子と、２ライン後の単位シフトレジスタの出力信号を受ける第３入力端子とを有し、順方向シフト時には、前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させ、逆方向シフト時には、前記第３入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、奇数ドライバの出力信号と偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、前記奇数および偶数ドライバの単位シフトレジスタの各々は、出力信号が出力される出力端子と、１ライン前の単位シフトレジスタの出力信号と同相の第１クロック信号を受ける第２入力端子と、１ライン後の単位シフトレジスタの出力信号と同相の第２クロック信号を受ける第４入力端子と、順方向シフト時には前記第１クロック信号よりも１ライン分の走査期間だけ位相が遅れ、逆方向シフト時には前記第２クロック信号よりも１ライン分の走査期間だけ位相が遅れる第３クロック信号を受けるクロック端子と、前記第３クロック信号を前記出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードに前記第１クロック信号を供給する第２トランジスタと、前記第１ノードに前記第２クロック信号を供給する第３トランジスタと、順方向シフト時に、前記第１入力端子が受ける信号の活性化の次に前記第１クロック信号が活性化するとき、前記第２トランジスタの制御電極が接続する第２ノードを前記第１クロック信号の振幅よりも大きい電圧に昇圧する第１昇圧手段と、逆方向シフト時に、前記第３入力端子が受ける信号の活性化の次に前記第２クロック信号が活性化するとき、前記第３トランジスタの制御電極が接続する第３ノードを前記第２クロック信号の振幅よりも大きい電圧に昇圧する第２昇圧手段とを備え、順方向シフト時には前記第３トランジスタがオフに維持され、逆方向シフト時には前記第２トランジスタがオフに維持されるものである。
本発明に係る電気光学装置によれば、奇数および偶数ドライバが互いに画素を挟む位置に配設させて走査線駆動回路の領域の効率化を図る場合でも、ゲート線を通さずに出力信号のシフト動作が可能である。よってゲート線の抵抗成分および容量成分の影響による選択信号の立ち上がり遅延を防止できる。
本発明に係る表示装置の構成を示す概略ブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態１に係る単位シフトレジスタの回路図である。 実施の形態１に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態１に係る奇数ドライバが備えるダミーの単位シフトレジスタ（第１ダミー段）の回路図である。 実施の形態１に係る偶数ドライバが備えるダミーの単位シフトレジスタ（第２ダミー段）の回路図である。 実施の形態１に係るゲート線駆動回路を、エンドパルスを用いて制御した場合の動作を示すタイミング図である。 実施の形態１の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第５の変更例に係る単位シフトレジスタの回路図である。 実施の形態２に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態２に係る単位シフトレジスタの回路図である。 実施の形態３に係る単位シフトレジスタの回路図である。 実施の形態３の変更例に係る単位シフトレジスタの回路図である。 実施の形態４に係るＭＯＳ容量素子であるトランジスタの構造を示す図である。 実施の形態４に係るＭＯＳトランジスタを用いた単位シフトレジスタの例を示す回路図である。 実施の形態５に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態６に係る単位シフトレジスタの回路図である。 実施の形態６に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態７に係る単位シフトレジスタの回路図である。 実施の形態８に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態８に係るゲート線駆動回路の構成を示すブロック図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
本発明においては、互いに位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図４の例えば時刻ｔ2とｔ3の間隔）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。
＜実施の形態１＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路３０と、ソースドライバ４０とを備える。液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。つまり画素１５は、ゲート線ＧＬとそれに直行するデータ線ＤＬとの各交点の近傍に形成される。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1、ＧＬ2およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、奇数行のゲート線ＧＬ1，ＧＬ3，ＧＬ5…を駆動する奇数ゲート線駆動回路（奇数ドライバ）３０ａと、偶数行のゲート線ＧＬ2，ＧＬ4，ＧＬ6…を駆動する偶数ゲート線駆動回路（偶数ドライバ）とから構成されており、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０の両方を液晶アレイ部１０の外部回路として設けることも可能である。
図２は、本発明に係るゲート線駆動回路３０の構成を示す図である。ゲート線駆動回路３０は、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられた単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…を備えている（以下、単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…を「単位シフトレジスタＳＲ」と総称することもある）。
先に述べたようにゲート線駆動回路３０は、奇数ドライバ３０ａと偶数ドライバ３０ｂとから構成されている。奇数ドライバ３０ａは、奇数行のゲート線ＧＬ1，ＧＬ3，ＧＬ5…をそれぞれ駆動する単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…が縦続接続（カスケード接続）して成っている。偶数ドライバ３０ｂは、偶数行のゲート線ＧＬ2，ＧＬ4，ＧＬ6…をそれぞれ駆動する単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…が縦続接続して成っている。つまり、奇数ドライバ３０ａおよび偶数ドライバ３０ｂのそれぞれにおいては、第ｋ段目の単位シフトレジスタＳＲkから見て、「前段」は２行前の単位シフトレジスタＳＲk-2であり、「次段」は２行後の単位シフトレジスタＳＲk+2である。
本実施の形態の奇数ドライバ３０ａでは、その最後段である単位シフトレジスタＳＲn-1のさらに次段に、画素を駆動しないダミーのゲート線ＤＭＬに接続されたダミーの単位シフトレジスタＳＲＤ１（以下「第１ダミー段」）が設けられる。一方、偶数ドライバ３０ｂでは、その最後段である単位シフトレジスタＳＲnのさらに次段に、ゲート線に接続されないダミーの単位シフトレジスタＳＲＤ２（以下「第２ダミー段」）が設けられている。基本的に第１および第２ダミー段ＳＲＤ１，ＳＲＤ２も他の単位シフトレジスタＳＲと同様の回路構成を有しているが、その詳細については後に説明する。
また図２に示すクロック信号発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに供給するものである。クロック信号ＣＬＫ１〜ＣＬＫ３は、互いにその活性期間が重ならず、表示装置の走査周期に同期したタイミングで、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，ＣＬＫ２…の順番で繰り返し活性化するよう制御される。
各単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうち所定の１つが供給される。
具体的には、クロック信号ＣＬＫ１は、第［３ｍ−２］行目（ｍは自然数、以下同じ）のゲート線ＧＬ3m-2を駆動する単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給される。クロック信号ＣＬＫ２は、第［３ｍ−１］行目のゲート線ＧＬ3m-1を駆動する単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給される。クロック信号ＣＬＫ３は、第［３ｍ］行目のゲート線ＧＬ3mを駆動する単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、この順番で繰り返し活性化するので、シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…のクロック端子ＣＫはその順番で活性化されることとなる。
なお、一般的な表示装置の走査線数は３の倍数ではないので、３相のクロック信号ＣＬＫ１〜ＣＬＫ３により制御されるシフトレジスタでは、最終行である第ｎ行目の単位シフトレジスタＳＲn（偶数ドライバ３０ｂの最後段）のクロック端子ＣＫに供給されるクロック信号は、表示装置の走査線数によって変わる。図２の例では、単位シフトレジスタＳＲnのクロック端子ＣＫにはクロック信号ＣＬＫ２が供給されている。よって、第１ダミー段ＳＲＤ１および第２ダミー段ＳＲＤ２のクロック端子ＣＫには、それぞれクロック信号ＣＬＫ３，ＣＬＫ１が供給される。
第１行目の単位シフトレジスタＳＲ1（奇数ドライバ３０ａの第１段目）の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ第１および第２スタートパルスＳＰ１，ＳＰ２が入力される。本実施の形態において、第１および第２スタートパルスＳＰ１，ＳＰ２は共に画像信号の各フレーム期間の先頭に対応するタイミングで活性化する（Ｈレベルになる）信号であるが、第２スタートパルスＳＰ２は第１スタートパルスＳＰ１よりも１水平期間（１Ｈ）、即ち１ライン分の走査期間だけ位相が遅れている。
従って、第１スタートパルスＳＰ１は第２スタートパルスＳＰ２よりも早いタイミングでＨレベルになり、第２スタートパルスＳＰ２は第１スタートパルスＳＰ１がＬレベルに戻った後にＨレベルに遷移するよう制御される。ここでは、第１スタートパルスＳＰ１はクロック信号ＣＬＫ２と同位相のパルスであり、第２スタートパルスＳＰ２はクロック信号ＣＬＫ３と同位相であるとする（図４参照）。
また第２行目の単位シフトレジスタＳＲ2（偶数ドライバ３０ｂの第１段目）においては、第１入力端子ＩＮ１に上記の第２スタートパルスＳＰ２が入力される。またその第２入力端子ＩＮ２には、第２スタートパルスＳＰ２から１水平期間遅れて活性化するクロック信号ＣＬＫ１が入力される。
第３行目以降の単位シフトレジスタＳＲkにおいては、第１入力端子ＩＮ１はその２行前（奇数ドライバ３０ａ内あるいは偶数ドライバ３０ｂ内では１段前）の単位シフトレジスタＳＲk-2の出力端子ＯＵＴに接続される。また第２入力端子ＩＮ２には、第１入力端子ＩＮ１に入力される信号（単位シフトレジスタＳＲk-2の出力信号）に対して１水平期間だけ位相が遅れたクロック信号（これはクロック端子ＣＫに供給されるものに対しては１水平期間位相が進んだものとなる）が供給される。
第１および第２ダミー段ＳＲＤ１，ＳＲＤ２においても同様であり、第１ダミー段ＳＲＤ１の第１入力端子ＩＮ１には、その２行前に相当する単位シフトレジスタＳＲn-1の出力信号Ｇn-1が入力され、第２入力端子ＩＮ２にはこの出力信号Ｇn-1に対して１水平期間だけ位相が遅れたクロック信号ＣＬＫ２が入力される。また第２ダミー段ＳＲＤ２の第１入力端子ＩＮ１には、その２行前に相当する単位シフトレジスタＳＲnの出力信号Ｇnが入力され、第２入力端子ＩＮ２にはこの出力信号Ｇnに対して１水平期間だけ位相が遅れたクロック信号ＣＬＫ３が入力される。
各単位シフトレジスタＳＲkのリセット端子ＲＳＴは、その２行後（奇数ドライバ３０ａ内あるいは偶数ドライバ３０ｂ内では１段後）の単位シフトレジスタＳＲk+2の出力端子ＯＵＴに接続される（リセット端子ＲＳＴは、１行後の単位シフトレジスタＳＲk+1の出力端子ＯＵＴに接続させてもよいが、２行後の単位シフトレジスタＳＲk+2の出力端子ＯＵＴに接続させる方が好ましい。この理由については後述する）。
終わりから２行目の単位シフトレジスタＳＲn-1（奇数ドライバ３０ａの最後段）のリセット端子ＲＳＴは、その２行後に相当する第１ダミー段ＳＲＤ１の出力端子ＯＵＴに接続される。また最終行の単位シフトレジスタＳＲn（偶数ドライバ３０ｂの最後段）のリセット端子ＲＳＴは、第２ダミー段ＳＲＤ２の出力端子ＯＵＴに接続される。
なお、第１ダミー段ＳＲＤ１のリセット端子ＲＳＴには、クロック端子ＣＫに供給されるクロック信号ＣＬＫ３よりも位相が２水平期間遅れたクロック信号ＣＬＫ２が入力される。第２ダミー段ＳＲＤ２のリセット端子ＲＳＴには、クロック端子ＣＫに供給されるクロック信号ＣＬＫ１よりも位相が２水平期間遅れたクロック信号ＣＬＫ３が入力される。
以上のように、各単位シフトレジスタＳＲkの出力端子ＯＵＴから出力される出力信号Ｇkは、選択信号（垂直（又は水平）走査パルス）としてそれぞれ対応するゲート線ＧＬkへと供給されると共に、２行後の単位シフトレジスタＳＲk+2の第１入力端子ＩＮ１並びに２行前の単位シフトレジスタＳＲk-2のリセット端子ＲＳＴへも供給される。以下では単位シフトレジスタＳＲの出力信号Ｇを「選択信号」と称する。
図３は、本発明の実施の形態１に係る単位シフトレジスタの構成を示す回路図である。ゲート線駆動回路３０の各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、代表的に第ｋ行目の単位シフトレジスタＳＲkを示している。本実施の形態の単位シフトレジスタＳＲkを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、以下に示す実施の形態および変更例においては全てＮ型ＴＦＴであるものとする。
図３の単位シフトレジスタＳＲkは、本願発明者の考案に係る特許文献３の図６の回路を、本発明に適用したものである。単位シフトレジスタＳＲkは、図２にも示した第１および第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２および第３電源端子Ｓ２，Ｓ３を有している。
ハイ側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。以下の説明ではロー側電源電位ＶＳＳを回路の基準電位（ＶＳＳ＝０Ｖ）として説明するが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１，ＶＤＤ２は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
単位シフトレジスタＳＲkは、出力回路２０、プルアップ駆動回路２１、プルダウン駆動回路２２から構成されている。出力回路２０は、当該単位シフトレジスタＳＲkが出力する選択信号Ｇkの活性化および非活性化を行うものであり、ゲート線ＧＬkの選択期間に選択信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間に選択信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とを含んでいる。
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって選択信号Ｇkを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、選択信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
通常、１つの半導体集積回路内においては、容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一ゲート面積のトランジスタで代替することができる。よって図３の容量素子Ｃ１をトランジスタＱ１のゲート・チャネル間容量で置き換える場合、トランジスタＱ１のゲート幅を相当分だけ広くすればよい。
プルアップ駆動回路２１は、トランジスタＱ１（出力プルアップトランジスタ）を駆動する回路であり、トランジスタＱ１を、ゲート線ＧＬkの選択期間はオンにし、非選択期間はオフにするよう動作する。プルアップ駆動回路２１は、第１入力端子ＩＮ１に入力される２行前の選択信号Ｇk-2（あるいは、第１または第２スタートパルスＳＰ１，ＳＰ２）と第２入力端子ＩＮ２に入力されるクロック信号（ＣＬＫ１、ＣＬＫ２またはＣＬＫ３）の活性化に応じてノードＮ１（トランジスタＱ１のゲート）を充電し、リセット端子ＲＳＴに供給されるリセット信号としての２行後の選択信号Ｇk+2（あるいは、第１ダミー段ＳＲＤ１または第２ダミー段ＳＲＤ２の出力信号Ｄ１，Ｄ２）の活性化に応じてノードＮ１を放電する。
プルアップ駆動回路２１は、以下のトランジスタＱ３〜Ｑ５，Ｑ８〜Ｑ１０により構成される。トランジスタＱ３は、ノードＮ１と第２電源端子Ｓ２との間に接続し、第２電源端子Ｓ２の電位をノードＮ１に供給するものである。ここで、トランジスタＱ３のゲートが接続するノードを「ノードＮ３」と定義する。
トランジスタＱ４は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続する。トランジスタＱ８は、ノードＮ３と第２電源端子Ｓ２との間に接続し、ゲートは第１入力端子ＩＮ１に接続される。なお、トランジスタＱ８のドレインは第１入力端子ＩＮ１に接続されていてもよい（つまりトランジスタＱ８は、第１入力端子ＩＮ１とノード３との間にダイオード接続させてもよい）。
トランジスタＱ１０は、ゲートがノードＮ３に接続され、２つの電流電極（ソースおよびドレイン）は共に第２入力端子ＩＮ２に接続される。電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート・チャネル間に一定の静電容量（ゲート容量）を有することとなる。即ち、半導体基板内のチャネルおよびゲート電極を両端子とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。従って、トランジスタＱ１０は、ノードＮ３と第２入力端子ＩＮ２との間の電圧に応じて選択的に容量素子として働く（ノードＮ３がＨレベルの期間のみ容量素子として機能する）。
なお、第１行目の単位シフトレジスタＳＲ1の第２入力端子ＩＮ２に供給される第２スタートパルスＳＰ２は１フレーム期間に一回しか活性化されないため、選択的に容量素子として働く必要がない（常に容量素子として機能してもよい）。よって、単位シフトレジスタＳＲ1ではＭＯＳ容量素子（トランジスタＱ１０）の替わりに通常の容量素子を用いてもよい。
またトランジスタＱ５は、ノードＮ３と第１電源端子Ｓ１との間に接続し、ゲートはリセット端子ＲＳＴに接続される。トランジスタＱ９は、ノードＮ３と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続される。
一方、プルダウン駆動回路２２は、トランジスタＱ２（出力プルダウントランジスタ）を駆動する回路であり、ノードＮ３を入力端、ノードＮ２（トランジスタＱ２のゲート）を出力端としている。つまりプルダウン駆動回路２２は、ノードＮ３のレベル変化に応じてノードＮ２を充放電する。具体的には、ノードＮ３がＨレベルになるとノードＮ２を放電し、ノードＮ３がＬレベルになるとノードＮ２を充電するように動作する。それによりトランジスタＱ２は、ゲート線ＧＬkの選択期間にはオフになり、非選択期間にはオンになる。また、先に述べたように、プルダウン駆動回路２２の出力端であるノードＮ２にはプルアップ駆動回路２１のトランジスタＱ４，Ｑ９のゲートも接続されている。
プルダウン駆動回路２２は、第３電源端子Ｓ３と第１電源端子Ｓ１との間に直列接続したトランジスタＱ６，Ｑ７から構成されている。トランジスタＱ６は、ノードＮ２と第３電源端子Ｓ３との間に接続し、そのゲートは第３電源端子Ｓ３に接続されている（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ３に接続している。
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ３）がＨレベルになりトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになり、逆にノードＮ３がＬレベルになりトランジスタＱ７がオフするとノードＮ２はＨレベルになる。
即ちプルダウン駆動回路２２は、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。
以下、本実施の形態に係る単位シフトレジスタＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲおよびダミー段ＳＲＤの動作は実質的にどれも同じであるので、代表的に第ｋ行目の単位シフトレジスタＳＲkの動作を説明する。単位シフトレジスタＳＲkでは、クロック端子ＣＫにクロック信号ＣＬＫ１が入力されているものとする（例えば図２における３ｍ−２段の単位シフトレジスタＳＲ1，ＳＲ4…がこれに該当する）。
また説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３、第１および第２スタートパルスＳＰ１，ＳＰ２のＨレベルの電位は全て等しいと仮定し、そのレベルをＶＤＤとする。またＶＤＤはハイ側電源電位ＶＤＤ１，ＶＤＤ２のレベルとも等しいとする（即ち、ＶＤＤ＝ＶＤＤ１＝ＶＤＤ２）。またクロック信号ＣＬＫ１〜ＣＬＫ３、第１および第２スタートパルスＳＰ１，ＳＰ２のＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なおクロック信号ＣＬＫ１〜ＣＬＫ３は、図４に示されるように、互いに１水平期間（１Ｈ）の位相差を持つ繰り返し信号である。
図４は、実施の形態１に係る単位シフトレジスタの動作を説明するためのタイミング図である。単位シフトレジスタＳＲkの動作を、同図を参照しつつ説明する。
まず初期状態として、ノードＮ１，Ｎ３がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であると仮定する（以下、この状態を「リセット状態」と称す）。また第１入力端子ＩＮ１（２行前の選択信号Ｇk-2）、第２入力端子ＩＮ２（クロック信号ＣＬＫ３）、クロック端子ＣＫ（クロック信号ＣＬＫ１）およびリセット端子ＲＳＴ（２行後の選択信号Ｇk+2）は何れもＬレベルであるとする。
リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、クロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なく、出力端子ＯＵＴ（選択信号Ｇk）はＬレベルに保たれる。即ち、この初期状態では、単位シフトレジスタＳＲkに対応するゲート線ＧＬkは非選択状態にある。
その状態から、時刻ｔ1で２行前の選択信号Ｇk-2（第１行目の単位シフトレジスタＳＲ1の場合には第１スタートパルスＳＰ１）がＨレベルになると、当該単位シフトレジスタＳＲkのトランジスタＱ８がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ９もオンしているが、トランジスタＱ８はトランジスタＱ９よりもオン抵抗が充分低く設定されており、ノードＮ３はトランジスタＱ８を通して供給される電荷により充電され、そのレベルが上昇する。つまりトランジスタＱ８は、第１入力端子ＩＮ１に入力される信号に基づいて、トランジスタＱ３のゲートが接続するノードＮ３を充電する充電回路として機能する。
ノードＮ３のレベルが上昇するとトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ９の抵抗が高くなり、ノードＮ３のレベルが急速に上昇する。それに応じてトランジスタＱ７が充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ９がオフになってノードＮ３がＨレベルになる。
ノードＮ３のレベルを上昇させるにはトランジスタＱ１０およびトランジスタＱ３のゲート・チャネル間容量（ゲート容量）を充電する必要があるが、それらの容量値は出力回路２０のトランジスタＱ１および容量素子Ｃ１の約１／５〜１／１０程度と小さいため、ノードＮ３は高速に充電可能である。そのため、トランジスタＱ８が高速充電の不得手なソースフォロアモードで動作するにも関わらず、ノードＮ３のレベルは高速に理論値にまで上昇する。即ち、トランジスタＱ８による充電後のノードＮ３の電位Ｖ３ａは、
Ｖ３ａ＝ＶＤＤ−Ｖｔｈ …（１）
となる。
ノードＮ３がＨレベルになると、それに応じてトランジスタＱ３がオンする。このときノードＮ２はＬレベルになっているのでトランジスタＱ４はオフしており、ノードＮ１のレベルが上昇する。
ノードＮ１のレベルを上昇させるためには、容量素子Ｃ１およびトランジスタＱ１のゲート容量を充電する必要があるが、前述のとおりそれらの容量値は比較的大きいため、ノードＮ１の高速充電は困難である。さらにトランジスタＱ３はソースフォロアモードで動作するため、短時間でノードＮ１のレベルを理論値（ＶＤＤ−２×Ｖｔｈ）まで上昇させることは難しい。従って、２行前の選択信号Ｇk-2のパルス幅が充分広くなければ、このときのノードＮ１のレベルは、理論値よりも低いレベルまでしか上昇しない。
時刻ｔ2で、２行前の選択信号Ｇk-2がＬレベルに戻るとトランジスタＱ８はオフするが、ノードＮ１，Ｎ３はフローティング状態になり、またトランジスタＱ７，Ｑ９がフリップフロップの働きをするので、ノードＮ１，Ｎ３のレベルは維持される。
そして時刻ｔ3でクロック信号ＣＬＫ３（第１行目の単位シフトレジスタＳＲ1の場合には第２スタートパルスＳＰ２）がＨレベルになると、単位シフトレジスタＳＲkの第２入力端子ＩＮ２がＨレベルになる。このときノードＮ３はＨレベルになっているのでトランジスタＱ１０のソース／ドレイン側（ＩＮ２側）にはチャネルが形成される。従って、トランジスタＱ１０は容量素子として働き、それを介する容量結合によりノードＮ３が昇圧される。即ち、トランジスタＱ１０は、第１入力端子ＩＮ１に入力される信号に基づいて、充電されたノードＮ３を昇圧する昇圧回路として機能する。
トランジスタＱ１０のＭＯＳ容量素子としての容量値に比べ、ノードＮ３の寄生容量が充分小さいと仮定すると、トランジスタＱ１０による昇圧後のノードＮ３は、昇圧前の電位Ｖ３ａから、クロック信号ＣＬＫ３の振幅ＶＤＤだけ上昇する。即ち、昇圧後のノードＮ３の電位Ｖ３ｂは、
Ｖ３ｂ＝２×ＶＤＤ−Ｖｔｈ…（２）
となる。しかも立ち上がり速度の速い外部信号であるクロック信号ＣＬＫ３に応じて昇圧されるため、ノードＮ３の電位の上昇速度は、クロック信号ＣＬＫ３の立ち上がり速度とほぼ同じ程度に高速である。
ノードＮ３が昇圧されると、トランジスタＱ３のゲート（ノードＮ３）・ソース（ノードＮ１）間の電圧が充分高くなるので、トランジスタＱ３は、ソースフォロワモードではなく非飽和領域で動作してノードＮ１を充電する。よってノードＮ１は高速に充電され、且つ、トランジスタＱ３のしきい値電圧（Ｖｔｈ）の損失もなく、ノードＮ１は電位ＶＤＤに到達する。このようにしてノードＮ１，Ｎ３がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）になると、トランジスタＱ１がオン、トランジスタＱ２がオフになる。
時刻ｔ4でクロック信号ＣＬＫ３がＬレベルに戻ると、ＭＯＳ容量素子としてのトランジスタＱ１０により、ノードＮ３の電位は引き下げられ、昇圧前のＶＤＤ−Ｖｔｈに戻る。このときノードＮ１は電位ＶＤＤなのでトランジスタＱ３はオフになるが、ノードＮ１はフローティング状態で電位ＶＤＤに維持される。従って単位シフトレジスタＳＲkのセット状態は維持される。
時刻ｔ5でクロック信号ＣＬＫ１がＨレベルになると、その電位変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、選択信号Ｇkのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート容量を介する容量結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。
そのため、選択信号Ｇkのレベルが上昇する過程においても、トランジスタＱ１のゲート・ソース間電圧は大きく保たれ、当該トランジスタＱ１は非飽和領域で動作する。よって出力端子ＯＵＴは高速に充電され、選択信号Ｇkのレベルはクロック信号ＣＬＫ１の立ち上がりに追随して高速に上昇する。その結果、選択信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧Ｖｔｈ分の損失を伴わず、クロック信号ＣＬＫ１と同じＶＤＤに達する。
なお、トランジスタＱ１のゲート容量と容量素子Ｃ１との容量値の和に比べ、ノードＮ１の寄生容量値が充分小さいと仮定すると、このときのノードＮ１の昇圧幅は、クロック信号ＣＬＫ１および選択信号Ｇkの振幅と同じＶＤＤとなる。よって昇圧後のノードＮ１の電位は、２×ＶＤＤになる。
その後クロック信号ＣＬＫ１がＨレベルである間（時刻ｔ5〜ｔ6）、選択信号ＧkはＨレベルに維持される。よってその間、ゲート線ＧＬkは活性化されて選択状態となる。
そして時刻ｔ6でクロック信号ＣＬＫ１がＬレベルに戻ると、出力端子ＯＵＴがトランジスタＱ１を通して放電され、選択信号ＧkはＬレベルになる。よってゲート線ＧＬkは非活性化され、非選択状態に戻る。このときノードＮ１のレベルも昇圧前のＶＤＤに戻る。
その後、時刻ｔ7〜ｔ8の間、クロック信号ＣＬＫ２がＨレベルになるが、クロック信号ＣＬＫ２は単位シフトレジスタＳＲkには供給されていないので、当該単位シフトレジスタＳＲkの各ノードのレベルに変化はない。
但し、このとき１行後の単位シフトレジスタＳＲk+1が出力する選択信号Ｇk+1が活性化されるため、２行後の単位シフトレジスタＳＲk+2はセット状態に移行する。よって続く時刻ｔ9で、クロック信号ＣＬＫ３がＨレベルになると、２行後の選択信号Ｇk+2がＨレベルになる。
よって単位シフトレジスタＳＲkでは、時刻ｔ9でリセット端子ＲＳＴがＨレベルになりトランジスタＱ５がオンする。それによりノードＮ３は放電されてＬレベルになり、それによりトランジスタＱ７がオフするので、ノードＮ２がＨレベルになる。応じてトランジスタＱ４，Ｑ９がオンになり、ノードＮ１，Ｎ３はＬレベルになる。つまり単位シフトレジスタＳＲkはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンとなる。
なお、時刻ｔ9でクロック信号ＣＬＫ３が立ち上がるとき、ＭＯＳ容量素子であるトランジスタＱ１０を介してノードＮ３のレベルが上昇しようとするが、それとほぼ同時にトランジスタＱ５がオンになるため、そのレベルの上昇は瞬時的でありノードＮ３はほぼＬレベルに維持される。
時刻ｔ9以降は、トランジスタＱ７，Ｑ９がフリップフロップの働きをしてノードＮ２をＨレベル、ノードＮ３をＬレベルに維持する。なお、ノードＮ３がＬレベルに期間、トランジスタＱ１０はチャネルが形成されず容量素子として機能しないので、その後に第２入力端子ＩＮ２のクロック信号ＣＬＫ３が活性化してもノードＮ３は昇圧されずにＬレベルに維持される。従って、次のフレーム期間で２行前の選択信号Ｇk-2が活性化するまで、単位シフトレジスタＳＲkはリセット状態に維持される。
以上の動作をまとめると、単位シフトレジスタＳＲkは、第１入力端子ＩＮ１の信号が活性化されるまではリセット状態にあり、選択信号ＧkをＬレベルに維持する。そして第１入力端子ＩＮ１の信号がＨレベルになると、ノードＮ３が充電されるので、トランジスタＱ３がオンしてノードＮ１を充電し、単位シフトレジスタＳＲkはセット状態に移行する。続いて第２入力端子ＩＮ２の信号がＨレベルになると、ノードＮ３が昇圧され、トランジスタＱ３が非飽和領域で動作するのでノードＮ１の電位はＶＤＤにまで上昇する。続いてクロック端子ＣＫの信号がＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、選択信号Ｇkが活性化される。そして、リセット端子ＲＳＴの信号がＨレベルになると、単位シフトレジスタＳＲkはリセット状態に戻り、再び選択信号ＧkをＬレベルに維持する。
また図２のように奇数ドライバ３０ａおよび偶数ドライバ３０ｂを構成すると、各単位シフトレジスタＳＲkおいては、第１入力端子ＩＮ１には２行前の選択信号Ｇk-2が入力され、第２入力端子ＩＮ２には２行前の選択信号Ｇk-2から１水平期間遅れて活性化するクロック信号（１行前の選択信号Ｇk-1と同相のクロック信号（１行前の単位シフトレジスタＳＲk-1のクロック端子ＣＫと同じもの））が入力され、クロック端子ＣＫには２行前の選択信号Ｇk-2から２水平期間遅れて活性化するクロック信号が入力される。またリセット端子ＲＳＴには、２行後の選択信号Ｇk+2が入力される。
よって、奇数ドライバ３０ａおよび偶数ドライバ３０ｂの各単位シフトレジスタＳＲkは、２行前の選択信号Ｇk-2の活性化に応じてセット状態になり、その１水平期間後にノードＮ１の電位がＶＤＤにまで高められ、２水平期間後に選択信号Ｇkを活性化する。つまり各単位シフトレジスタＳＲkは、２行前の選択信号Ｇk-2に対して２水平期間だけ遅れて自己の選択信号Ｇkを活性化させるように動作する。
従って、奇数ドライバ３０ａは、奇数ドライバ３０ａの最前段である単位シフトレジスタＳＲ1に入力される第１スタートパルスＳＰ１の活性化を切っ掛けにして、２水平期間ごとに奇数行の選択信号Ｇ1，Ｇ3，Ｇ5…を順次活性化する。一方、偶数ドライバ３０ｂは、偶数ドライバ３０ｂの最前段である単位シフトレジスタＳＲ2に入力される第２スタートパルスＳＰ２の活性化を切っ掛けにして、２水平期間ごとに偶数行の選択信号Ｇ2，Ｇ4，Ｇ6…を順次活性化する。
第２スタートパルスＳＰ２は第１スタートパルスＳＰ１に対し１水平期間だけ位相が遅れているので、偶数ドライバ３０ｂは奇数ドライバ３０ａよりも１水平期間だけ遅れて動作を開始する。従って、奇数ドライバ３０ａおよび偶数ドライバ３０ｂから成るゲート線駆動回路３０の全体では、第１および第２スタートパルスＳＰ１，ＳＰ２の活性化に続いて、１水平期間ごとに選択信号Ｇ1，Ｇ2，Ｇ3，Ｇ4…がこの順に活性化され、ゲート線ＧＬ1，ＧＬ2，ＧＬ3，ＧＬ4…が順次選択されることになる。
上記したように、本実施の形態の各単位シフトレジスタＳＲkのリセット端子ＲＳＴには、１行後の選択信号Ｇk+1を入力させてもよいが、２行後の選択信号Ｇk+2を入力するのが好ましい。ここではその理由を説明する。
シフトレジスタを用いたゲート線駆動回路を備える表示装置において、表示パネルの解像度を高くするためには、シフトレジスタを駆動させるクロック信号の周波数を高くしてシフトレジスタの動作速度を速くする必要がある。しかしクロック信号が高周波数になると、そのパルス幅が狭くなりシフトレジスタの動作マージンが減少する。よってそのマージン減少を抑えるために、クロック信号のパルス幅は限界まで広く設定される。つまり各クロック信号の活性期間同士の間隔（図４の例えば時刻ｔ2〜ｔ3の間隔）が非常に短く設定される。
出力端子ＯＵＴの放電には一定の時間を要するため、各クロック信号の活性期間同士の間隔が非常に短くなると、単位シフトレジスタＳＲkの選択信号Ｇkのレベルが充分に下がる前に、その１行後の選択信号Ｇk+1のレベルが上昇し始めることがある。リセット端子ＲＳＴに１行後の選択信号Ｇk+1が入力されていると、そのような場合、出力端子ＯＵＴが充分に放電される前にトランジスタＱ５がオンして、ノードＮ３のレベルが低下する。そうなるとトランジスタＱ７の抵抗値が高くなり、ノードＮ２のレベルが上昇し、応じてトランジスタＱ４がオンになり、ノードＮ１のレベルが下がってトランジスタＱ１の抵抗値が上がる。それにより選択信号Ｇkの立ち下がり速度（出力端子ＯＵＴの放電速度）が低下する問題が生じる（この問題は後述の実施の形態１の第４の変更例ではより顕著に起こる）。
その対策の一つとしては、トランジスタＱ２のオン抵抗値を低く設定し、１行後の選択信号Ｇk+1の立ち上がりに応じて出力端子ＯＵＴが速やかに放電されるようにすることが挙げられる。しかしトランジスタＱ２のオン抵抗を下げるには、そのゲート幅を広くする必要があり、回路面積の増大を伴う点で好ましくない。
この点、リセット端子ＲＳＴに２行後の選択信号Ｇk+2を入力させれば、出力端子ＯＵＴの放電開始からノードＮ３の放電開始までの間に約１水平期間のマージンが確保されるので、上記の問題の発生を回避できる。
次に、奇数ドライバ３０ａに設けられた第１ダミー段ＳＲＤ１、並びに偶数ドライバ３０ｂに設けられた第２ダミー段ＳＲＤ２について説明する。
図５は、第１ダミー段ＳＲＤ１の回路図である。基本的な回路構成は図３に示した単位シフトレジスタＳＲkと同じであるが、ノードＮ３を放電するためのトランジスタＱ５のソースに、１行前に相当するゲート線ＧＬnの選択信号Ｇnが供給される。また上記したように、第１ダミー段ＳＲＤ１においては、第１入力端子ＩＮ１には選択信号Ｇn-1が供給され、第２入力端子ＩＮ２にはクロック信号ＣＬＫ２が供給され、クロック端子ＣＫにはクロック信号ＣＬＫ３が供給され、リセット端子ＲＳＴにはクロック信号ＣＬＫ２が供給される。
図５の第１ダミー段ＳＲＤ１の動作は、上で説明した図３の単位シフトレジスタＳＲkと同様である。但し、リセット端子ＲＳＴ（トランジスタＱ５のゲート）にクロック信号ＣＬＫ２が供給されるため、トランジスタＱ５はクロック信号ＣＬＫ２の活性期間の度にオンになる。そのため、もし第１ダミー段ＳＲＤ１のトランジスタＱ５のソースが図３の回路のように電位ＶＳＳに固定されていれば、第２入力端子ＩＮ２のクロック信号ＣＬＫ２を用いてノードＮ３を昇圧させることができない。そこで第１ダミー段ＳＲＤ１では、ノードＮ３を昇圧させるときに限り、選択信号ＧnによってトランジスタＱ５のソースをＨレベルにして、トランジスタＱ５がオンしないようにしている。
また図６は、第２ダミー段ＳＲＤ２の回路図である。第２ダミー段ＳＲＤ２も基本的な回路構成は図３に示した単位シフトレジスタＳＲkと同じであるが、トランジスタＱ５のソースに、１行前に相当する第１ダミー段ＳＲＤ１の出力信号Ｄ１が供給される。また上記したように、第２ダミー段ＳＲＤ２においては、第１入力端子ＩＮ１には選択信号Ｇnが供給され、第２入力端子ＩＮ２にはクロック信号ＣＬＫ３が供給され、クロック端子ＣＫにはクロック信号ＣＬＫ１が供給され、リセット端子ＲＳＴにはクロック信号ＣＬＫ３が供給される。
図６の第１ダミー段ＳＲＤ１の動作は、図３の単位シフトレジスタＳＲkと同様であり、トランジスタＱ５のソースに第１ダミー段ＳＲＤ１の出力信号Ｄ１が供給されている理由は第２ダミー段ＳＲＤ２のトランジスタＱ５の理由と同じである。即ち、第２ダミー段ＳＲＤ２では、トランジスタＱ５がクロック信号ＣＬＫ３の活性期間の度にオンするので、ノードＮ３を昇圧させるときに限り、第１ダミー段ＳＲＤ１の出力信号Ｄ１によってトランジスタＱ５のソースをＨレベルにし、トランジスタＱ５がオンしないようにしている。
以上のように、本実施の形態に係るゲート線駆動回路３０においては、奇数ドライバ３０ａに属する複数の単位シフトレジスタＳＲと、偶数ドライバ３０ｂに属する複数の単位シフトレジスタＳＲとは、それぞれ別々に縦続接続している。奇数ドライバ３０ａと偶数ドライバ３０ｂとを互いに液晶アレイ部１０を挟んで配設する場合でも、次段の単位シフトレジスタＳＲにゲート線ＧＬを通して選択信号Ｇを供給する必要がない。よって選択信号Ｇの立ち上がり速度が、ゲート線ＧＬの抵抗成分および容量成分の影響により低下することは防止される。
なお、以上の説明では、奇数ドライバ３０ａおよび偶数ドライバ３０ｂそれぞれの最後段（単位シフトレジスタＳＲn-1，ＳＲn）をリセット状態にする手段として、第１および第２ダミー段ＳＲＤ１，ＳＲＤ２を用いたが、それらの出力信号Ｄ１，Ｄ２にそれぞれ相当する第１および第２エンドパルスＥＰ１，ＥＰ２を外部から単位シフトレジスタＳＲn-1，ＳＲnのそれぞれのリセット端子ＲＳＴに供給してもよい。
図７は、本実施の形態に係るゲート線駆動回路３０を、エンドパルスを用いて制御した場合の動作を示すタイミング図である。第１エンドパルスＥＰ１は、最終行の選択信号Ｇnより１水平期間遅れて活性化するパルス信号であり、第２エンドパルスＥＰ２はそれよりもさらに１水平期間遅れて活性化するパルス信号である。第１エンドパルスＥＰ１を単位シフトレジスタＳＲn-1のリセット端子ＲＳＴに供給し、第２エンドパルスＥＰ２を単位シフトレジスタＳＲnのリセット端子に供給することによって、第１および第２ダミー段ＳＲＤ１，ＳＲＤ２を設けずとも図２のゲート線駆動回路３０と同様の動作を行うことができる。
ゲート線駆動回路３０に第１および第２ダミー段ＳＲＤ１，ＳＲＤ２を設ける必要が無くなるが、代わりに第１および第２エンドパルスＥＰ１，ＥＰ２の生成回路を別途設ける必要が生じる。
［第１の変更例］
図３の単位シフトレジスタＳＲkにおいて、プルダウン駆動回路２２のトランジスタＱ６は、インバータの負荷素子として働く。インバータの負荷素子は、ゲート線ＧＬkの非選択期間にノードＮ２をＨレベルに保持する働きができるものであればよい。よってトランジスタＱ６に替えて、例えば定電流素子や抵抗素子などの電流駆動素子を用いてもよい。
また図３では、トランジスタＱ６のゲートに一定のハイ側電源電位ＶＤＤ２を供給していたが、それに代えて、リセット端子ＲＳＴに供給される２行後の選択信号Ｇk+2（あるいは１行後の選択信号Ｇk+1）と同相のクロック信号ＣＬＫ３（あるいはＣＬＫ２）を供給してもよい。単位シフトレジスタＳＲkが選択信号Ｇkを活性化させるのに際し、トランジスタＱ７は４水平期間（図４の時刻ｔ1〜時刻ｔ9）（あるいは３水平期間）オンになる。図３の回路ではその期間、終始トランジスタＱ６，Ｑ７を通して貫通電流が流れるが、トランジスタＱ７のゲートにクロック信号ＣＬＫ３（あるいはＣＬＫ２）を供給した場合には、そのうち４分の３（３分の２）の期間はトランジスタＱ６がオフになるので、貫通電流を４分の１（３分の１）にすることができる。あるいは、トランジスタＱ６のゲートとドレインの両方に、リセット端子ＲＳＴに供給される２行後の選択信号Ｇk+2（あるいは１行後の選択信号Ｇk+1）と同相のクロック信号ＣＬＫ３（あるいはＣＬＫ２）を供給してもよい。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。
［第２の変更例］
図８は、実施の形態１の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路２２にトランジスタＱ１１を設けたものである。トランジスタＱ１１は、第１入力端子ＩＮ１に接続したゲートを有し、ノードＮ２と第１電源端子Ｓ１との間に接続される。またトランジスタＱ１１は、トランジスタＱ６よりもオン抵抗が充分小さく設定されている。
図８の回路では、２行前の選択信号Ｇk-2が活性化されてトランジスタＱ８がノードＮ３を充電し始めた時点では、トランジスタＱ９はオン状態である。トランジスタＱ９は、ノードＮ３の充電が進んでトランジスタＱ７がオンになり、応じてノードＮ２がＬレベルになったときにオフになる。そのためトランジスタＱ８はトランジスタＱ９よりもオン抵抗が充分小さいことが必要である。
これに対し、図８の単位シフトレジスタＳＲkでは、２行前の選択信号Ｇk-2が活性化した時点でトランジスタＱ１１がオンになり、ノードＮ２をＬレベルにする。そのためトランジスタＱ９は、トランジスタＱ８がオンになるのとほぼ同時にオフになり、その状態でノードＮ３の充電が行われる。よって、トランジスタＱ８，Ｑ９のオン抵抗値と無関係に、ノードＮ３のプリチャージを行うことが可能になる。つまり、トランジスタＱ８の駆動能力を大きくしなくてもプルダウン駆動回路２２の出力を反転させることができるので、ノードＮ３に接続されるトランジスタＱ８のソースに起因する寄生容量を小さくできる。よって、トランジスタＱ１０（ＭＯＳ容量素子）によるノードＮ３の昇圧幅を大きくすることができる。
［第３の変更例］
図９は、実施の形態１の第３の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルアップ駆動回路２１のトランジスタＱ９のソースを第１入力端子ＩＮ１に接続させたものである。つまり当該トランジスタＱ９のソースには２行前の選択信号Ｇk-2が入力される。
図９の単位シフトレジスタＳＲkでは、２行前の選択信号Ｇk-2が活性化したとき、トランジスタＱ９はそのソース電位が高くなるためオフになる。つまり、トランジスタＱ８がオンになるのとほぼ同時にトランジスタＱ８がオフになり、その状態でノードＮ３の充電が行われる。よって、トランジスタＱ８，Ｑ９のオン抵抗値と無関係に、ノードＮ３のプリチャージを行うことができる。このため回路設計が容易になる。またトランジスタＱ８，Ｑ９を通して第２電源端子Ｓ２から第１電源端子Ｓ１へと流れる貫通電流を無くすことができ、消費電力を低減する効果も得られる。
［第４の変更例］
図１０は実施の形態１の第４の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路２２を構成するインバータの入力端をノードＮ１に接続させると共に、ノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ１２を設けたものである。トランジスタＱ１２のゲートはリセット端子ＲＳＴに接続される。
図１０の単位シフトレジスタＳＲkの動作は、図３の回路の動作（図４）とほぼ同様である。但し、トランジスタＱ５が、プルダウン駆動回路２２（インバータ）の入力端を放電できないため、代わりにその放電を行い当該単位シフトレジスタＳＲkをリセット状態にするためのトランジスタＱ１２が設けられている。
本変更例によれば、プルダウン駆動回路２２（インバータ）の入力端がノードＮ３から分離されるので、図３の回路に比べてノードＮ３の寄生容量が減少する。よって、トランジスタＱ１０（ＭＯＳ容量素子）によるノードＮ３の昇圧幅を大きくすることができる。
但し、ノードＮ１の寄生容量は大きくなるので、図３の回路に比べて容量素子Ｃ１によるノードＮ１の昇圧幅は小さくなる。図３と図１０のどちらの構成の方が、選択信号Ｇkの立ち上がり速度が高速化されるかは、例えば各トランジスタ寸法や回路レイアウトなどの条件にもよる。それらの条件に応じて選択信号Ｇkが高速化される方を採用すればよい。さらに、本変更例に上記の第１〜第３の変更例を適用してもよい。
［第５の変更例］
図１１は実施の形態１の第５の変更例に係る単位シフトレジスタの構成を示す回路図である。本変更例では、実施の形態１の単位シフトレジスタＳＲkに対し、トランジスタＱ３のドレインに所定の電位ＶＤＤ４を生成する電圧発生回路３３の出力端子ＶＴを接続させる。本変更例は、上記の第１〜第４変更例に係る単位シフトレジスタＳＲkのいずれにも適用可能であるが、図１１では、図３の単位シフトレジスタＳＲkを適用した例を示している。
電圧発生回路３３は、クロック信号ＣＬＫ１〜ＣＬＫ３のＨレベル（ＶＤＤ）よりも高い電位ＶＤＤ４を生成するものである。電圧発生回路３３の例としては、任意のクロック信号により駆動され、所定の電源電位ＶＤＤ３を昇圧することで電源電位ＶＤＤ３よりも高い出力電位ＶＤＤ４を生成するチャージポンプ回路が挙げられる（図１１には、電源電位ＶＤＤ３が供給される第４電源端子Ｓ４と、クロック信号ＣＬＫ１が供給されるクロック入力端子ＣＫＴが代表的に示されている）。なお、チャージポンプ回路の具体的は構成例は、例えば上記特許文献３の図１７〜図２０に開示されている。
電圧発生回路３３の出力電位ＶＤＤ４が、トランジスタＱ１０（ＭＯＳ容量素子）による昇圧後のノードＮ３の電位Ｖ３ｂ（式（２））よりもトランジスタＱ３のしきい値電圧Ｖｔｈ以上高いと仮定する。この場合、ノードＮ３が昇圧されたときもトランジスタＱ３は飽和領域で動作してノードＮ１を充電するので、充電後のノードＮ１の電位Ｖ１ａは、
Ｖ１ａ＝Ｖ３ｂ−Ｖｔｈ …（３）
となる。通常、電位ＶＤＤは各トランジスタのしきい値電圧Ｖｔｈよりも充分大きく設定されるので、電位Ｖ３ｂはＶＤＤよりもＶｔｈ以上高くなる。即ち、
Ｖ３ｂ＝２×ＶＤＤ−Ｖｔｈ＞ＶＤＤ＋Ｖｔｈ …（４）
の関係が成り立つ。式（３），（４）より、
Ｖ１ａ＞ＶＤＤ …（５）
の関係が得られる。つまり図１１の構成によれば、図３の回路よりもトランジスタＱ１のゲート電圧を高くなり、単位シフトレジスタＳＲkの駆動能力を高めることができる。
＜実施の形態２＞
実施の形態２では、信号のシフト方向を変更可能なシフトレジスタを本発明に適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路３０は、双方向の走査が可能である。前の行から後の行への向き（ゲート線ＧＬ1，ＧＬ2，ＧＬ3…の順）を「順方向」、後の行から前の行への向き（ゲート線ＧＬn，ＧＬn-1，ＧＬn-2…の順）を「逆方向」と定義する。
図１２は、実施の形態２に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０も、奇数行のゲート線ＧＬ1，ＧＬ3，ＧＬ5…を駆動する単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…が縦続接続して成る奇数ドライバ３０ａと、偶数行のゲート線ＧＬ2，ＧＬ4，ＧＬ6…を駆動する単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…が縦続接続して成る偶数ドライバ３０ｂとから構成されている。
なお、本実施の形態の単位シフトレジスタＳＲのそれぞれには、信号のシフト方向（走査方向）を決定するための制御信号（後述する第１および第２電圧信号Ｖｎ，Ｖｒ）が供給され、各単位シフトレジスタＳＲは、それを受けるための端子（第１および第２電圧信号Ｖｎ，Ｖｒ）を備えているが、図１２ではそれらの図示を省略している。
図１２の如く、本実施の形態の単位シフトレジスタＳＲは、第１〜第４入力端子ＩＮ１〜ＩＮ４、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。単位シフトレジスタＳＲのクロック端子ＣＫには、図２と同じ法則でクロック信号ＣＬＫ１〜ＣＬＫ３うちの一つが供給される。即ち、クロック信号ＣＬＫ１は、第［３ｍ−２］行目の単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給され、クロック信号ＣＬＫ２は、第［３ｍ−１］行目の単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給され、クロック信号ＣＬＫ３は、第［３ｍ］行目の単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される。
最終行である第ｎ行目の単位シフトレジスタＳＲn（偶数ドライバ３０ｂの最後段）のクロック端子ＣＫに供給されるクロック信号は、表示装置の走査線数によって変わるが、図１２の例では、単位シフトレジスタＳＲnのクロック端子ＣＫにはクロック信号ＣＬＫ２が供給されている。
本実施の形態のクロック信号発生器３１は、それが出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の活性化する順番（位相の関係）を、スイッチやプログラムあるいは配線の接続変更により、信号のシフト方向に応じて変更可能になっている。即ち、クロック信号ＣＬＫ１〜ＣＬＫ３は、順方向シフトの場合にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に活性化し、逆方向シフトの場合にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３…の順に活性化する。よってシフトレジスタＳＲ1，ＳＲ2，ＳＲ3…のクロック端子ＣＫは、順方向シフト時にはその順番で活性化され、逆方向シフト時にはその逆の順番になる。
クロック信号ＣＬＫ１〜ＣＬＫ３の活性化順を変更する手段を、配線の接続変更とすると、電気光学装置の製造前にシフト方向を一方向に固定するような場合に有効である。またスイッチやプログラムによる手段は、電気光学装置の製造後にシフト方向を一方向に固定する、あるいは電気光学装置の使用中にシフト方向を変更可能なようにする場合に有効である。
本実施の形態では、ダミー段の単位シフトレジスタを設けずに、スタートパルスおよびエンドパルスとして機能する第１〜第４制御パルスＳＴｎ１，ＳＴｎ２，ＳＴｒ１，ＳＴｒ２を用いてゲート線駆動回路３０の動作が制御される構成例を示している。第１〜第４制御パルスＳＴｎ１，ＳＴｎ２，ＳＴｒ１，ＳＴｒ２は、スタート・エンドパルス発生器３４により生成される。もちろんエンドパルスに相当する信号を出力するダミー段を設けてもよく、その場合は第１〜第４制御パルスＳＴｎ１，ＳＴｎ２，ＳＴｒ１，ＳＴｒ２はスタートパルスとしてのみ機能すればよい。
順方向シフトの場合は、第１および第２制御パルスＳＴｎ１，ＳＴｎ２がスタートパルスとして機能し、第３および第４制御パルスＳＴｒ１，ＳＴｒ２がエンドパルスとして機能する。第１および第２制御パルスＳＴｎ１，ＳＴｎ２は、スタートパルスとして機能するとき、第２制御パルスＳＴｎ２が第１制御パルスＳＴｎ１に対し１水平期間遅れて活性化する（それぞれ図７の第１および第２スタートパルスＳＰ１，ＳＰ２の如く振る舞う）。また第３および第４制御パルスＳＴｒ１，ＳＴｒ２は、エンドパルスとして機能するとき、第３制御パルスＳＴｒ１が第４制御パルスＳＴｒ２に対し１水平期間遅れて活性化する（それぞれ図７の第１および第２エンドパルスＥＰ１，ＥＰ２の如く振る舞う）。
一方、逆方向シフトの場合は、第３および第４制御パルスＳＴｒ１，ＳＴｒ２がスタートパルスとして機能し、第１および第２制御パルスＳＴｎ１，ＳＴｎ２がエンドパルスとして機能する。但し、それらの位相の関係は、順方向シフト時と逆になる。即ち、第１および第２制御パルスＳＴｎ１，ＳＴｎ２は、エンドパルスとして機能するとき、第１制御パルスＳＴｎ１が第２制御パルスＳＴｎ２に対し１水平期間遅れて活性化する。また第３および第４制御パルスＳＴｒ１，ＳＴｒ２は、スタートパルスとして機能するとき、第４制御パルスＳＴｒ２が第３制御パルスＳＴｒ１に対し１水平期間遅れて活性化する。
本実施の形態のように双方向シフトレジスタが画像表示装置のゲート線駆動回路３０を構成している場合、スタートパルスは、画像信号の各フレーム期間の先頭に対応するタイミングで活性化される。そしてエンドパルスは、各フレーム期間の末尾に対応するタイミングで活性化される。
第１行目の単位シフトレジスタＳＲ1（奇数ドライバ３０ａの第１段目）の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ第１および第２制御パルスＳＴｎ１，ＳＴｎ２が入力される。また第２行目の単位シフトレジスタＳＲ2（偶数ドライバ３０ｂの第１段目）においては、第１入力端子ＩＮ１に上記の第２制御パルスＳＴｎ２が入力される。またその第２入力端子ＩＮ２には、順方向シフト時に第２制御パルスＳＴｎ２から１水平期間遅れて活性化するクロック信号ＣＬＫ１が入力される。
第３行目以降の単位シフトレジスタＳＲkにおいては、第１入力端子ＩＮ１はその２行前（奇数ドライバ３０ａ内あるいは偶数ドライバ３０ｂ内では１段前）の単位シフトレジスタＳＲk-2の出力端子ＯＵＴに接続される。また第２入力端子ＩＮ２には、順方向シフト時に２行前の選択信号Ｇk-2に対し位相が１水平期間遅れるクロック信号（つまり１行前の選択信号Ｇk-1と同相のクロック信号（１行前の単位シフトレジスタＳＲk-1のクロック端子ＣＫと同じもの））が入力される。この第２入力端子ＩＮ２のクロック信号は、順方向シフト時にクロック端子ＣＫに供給されるものに対して１水平期間位相が進んだものとなる。
一方、最終行の単位シフトレジスタＳＲn（偶数ドライバ３０ｂの最後段）の第３および第４入力端子ＩＮ３，ＩＮ４には、それぞれ第３および第４制御パルスＳＴｒ１，ＳＴｒ２が入力される。また終わりから第２行目の単位シフトレジスタＳＲn-1（奇数ドライバ３０ａの最後段）においては、第３入力端子ＩＮ３に上記の第４制御パルスＳＴｒ２が入力される。またその第４入力端子ＩＮ４には、逆方向シフト時に第４制御パルスＳＴｒ２から１水平期間遅れて活性化するクロック信号ＣＬＫ２が入力される。
終わりから第３行目以前の単位シフトレジスタＳＲkにおいては、第１入力端子ＩＮ１はその２行後（奇数ドライバ３０ａ内あるいは偶数ドライバ３０ｂ内では１段後）の単位シフトレジスタＳＲk+2の出力端子ＯＵＴに接続される。また第４入力端子ＩＮ４には、逆方向シフト時に２行後の選択信号Ｇk+2に対し位相が１水平期間遅れるクロック信号（つまり１行後の選択信号Ｇk+1と同相のクロック信号（１行前の単位シフトレジスタＳＲk-1のクロック端子ＣＫと同じもの））が入力される。この第４入力端子ＩＮ４のクロック信号は、逆方向シフト時にクロック端子ＣＫに供給されるものに対して１水平期間位相が進んだものとなる。
このように各単位シフトレジスタＳＲkのクロック端子ＣＫには、順方向シフト時には第２入力端子ＩＮ２のクロック信号よりも位相が１水平期間遅れ、逆方向シフト時には第４入力端子ＩＮ４のクロック信号よりも位相が１水平期間遅れるクロック信号が供給されことになる。この切り換えは、クロック信号発生器３１が、上記のように順方向シフト時と逆方向シフト時とでクロック信号ＣＬＫ１〜ＣＬＫ３の活性化の順番を逆にすることによって成される。
図１３は本実施の形態に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、信号のシフト方向を切り換えるための切換回路２４，２５を設けたものである。
本実施の形態に係る単位シフトレジスタＳＲkには、信号のシフト方向（走査方向）を決定するための制御信号である第１および第２電圧信号Ｖｎ，Ｖｒが供給される第１および第２電圧信号Ｖｎ，Ｖｒを備えている。単位シフトレジスタＳＲkに順方向シフトの動作を行わせる場合、第１電圧信号Ｖｎは活性レベル（Ｈレベル）、第２電圧信号Ｖｒは非活性レベル（Ｌレベル）に設定される。また逆方向シフトの動作を行わせる場合には、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルに設定される。
図３の回路においては、トランジスタＱ８のゲート（第１入力端子ＩＮ１）に２行前の選択信号Ｇk-2が入力され、トランジスタＱ５のゲート（リセット端子ＲＳＴ）に２行後の選択信号Ｇk+2が入力されるように固定されていたが、図１３の回路では、切換回路２４が、その２つの信号を、第１および第２電圧信号Ｖｎ，Ｖｒのレベルに応じて入れ換えることが可能になっている。つまり切換回路２４は、トランジスタＱ５，Ｑ８のゲートにそれぞれ、第１および第３入力端子ＩＮ１，ＩＮ３に接続させると共に、その接続関係を入れ換えることができる。
同様に、図３の回路においてはトランジスタＱ１０のドレイン／ソースの接続先は第２入力端子ＩＮ２に固定されていたが、図１３の回路では、切換回路２５が、第１および第２電圧信号Ｖｎ，Ｖｒのレベルに応じて、トランジスタＱ１０のドレイン／ソースの接続先を第２入力端子ＩＮ２または第４入力端子ＩＮ４に切り換え可能になっている。
図１３に示されるように、切換回路２４は、トランジスタＱ１５ｒ，Ｑ１５ｎ，Ｑ１６ｒ，Ｑ１６ｎ、Ｑ１７ｒ、Ｑ１７ｎから成っている。
また切換回路２４は、２行前の選択信号Ｇk-2および２行後の選択信号Ｇk+2をそれぞれ受ける第１および第３入力端子ＩＮ１，ＩＮ３を入力端とし、２つの出力端を有している。切換回路２４の２つの出力端をそれぞれ「ノードＮ６」、「ノードＮ７」と定義する。ここではトランジスタＱ８のゲートをノードＮ６に接続させ、トランジスタＱ５のゲートをノードＮ７に接続させている。ノードＮ６は、図３の回路の第１入力端子ＩＮ１に相当し、ノードＮ７は図３の回路のリセット端子ＲＳＴに相当する。つまり切換回路２４は、２行前の選択信号Ｇk-2と２行後の選択信号Ｇk+2のうち、どちらを図３の第１入力端子ＩＮ１（ノードＮ６）に供給し、どちらを図３のリセット端子ＲＳＴ（ノードＮ７）に供給するかを切り換えるものと言うことができる。
図１３の如く、トランジスタＱ１５ｎは第１入力端子ＩＮ１とノードＮ６との間に接続し、トランジスタＱ１５ｒは第３入力端子ＩＮ３とノードＮ６との間に接続する。トランジスタＱ１５ｎ，Ｑ１５ｒのゲートが接続するノードをそれぞれ「ノードＮ８」、「ノードＮ９」と定義すると、ノードＮ８と第１電圧信号端子Ｔ１との間にはトランジスタＱ１７ｎが接続され、ノードＮ９と第２電圧信号端子Ｔ２との間にはトランジスタＱ１７ｎが接続される。トランジスタＱ１７ｎ，Ｑ１７ｒのゲートは共に第２電源端子Ｓ２に接続される。
またトランジスタＱ１６ｎは、第３入力端子ＩＮ３とノードＮ７との間に接続し、そのゲートは第１電圧信号端子Ｔ１に接続する。トランジスタＱ１６ｒは、第３入力端子ＩＮ３とノードＮ７との間に接続し、そのゲートは第２電圧信号端子Ｔ２に接続する。
切換回路２５は、トランジスタＱ１８ｒ，Ｑ１８ｎ，Ｑ１９ｒ，Ｑ１９ｎから成っている。切換回路２５は、所定のクロック信号が供給される第２および第４入力端子ＩＮ２，ＩＮ４を入力端とし、トランジスタＱ１０のゲートを出力端としている。
図１３の如く、トランジスタＱ１０のゲートが接続するノードを「ノードＮ１０」と定義すると、トランジスタＱ１８ｎはノードＮ１０と第２入力端子ＩＮ２との間に接続され、トランジスタＱ１８ｒはノードＮ１０と第４入力端子ＩＮ４との間に接続される。またトランジスタＱ１８ｎ，Ｑ１８ｒのゲートが接続するノードをそれぞれ「ノードＮ１１」、「ノードＮ１２」と定義すると、トランジスタＱ１９ｎはノードＮ１１と第１電圧信号端子Ｔ１との間に接続され、トランジスタＱ１９ｒはノードＮ１２と第２電圧信号端子Ｔ２との間に接続される。トランジスタＱ１９ｒ，Ｑ１９ｎのゲートは共に第２電源端子Ｓ２に接続される。
以下、図１３の単位シフトレジスタＳＲが備える切換回路２４、２５の動作を説明する。ここで、第１および第２電圧信号Ｖｎ，Ｖｒおよび２行前の選択信号Ｇk-2および２行後の選択信号Ｇk+2のＨレベル（即ちクロック信号ＣＬＫ１〜ＣＬＫ３のＨレベル）の電位は全て等しくＶＤＤであるとする。またハイ側電源電位ＶＤＤ１，ＶＤＤ２もそれと同じＶＤＤであるとする。
第１電圧信号ＶｎがＨレベル（ＶＤＤ）、第２電圧信号ＶｒがＬレベル（ＶＳＳ）であるとき、切換回路２４において、トランジスタＱ１６ｎはオン状態、トランジスタＱ１６ｒはオフ状態になる。またトランジスタＱ１７ｎ，Ｑ１７ｒはゲート電位がＶＤＤのＨレベルに固定されているため、共にオン状態である。単位シフトレジスタＳＲkおよび２行前および２行後の選択信号Ｇk，Ｇk-2，Ｇk+2が何れもＬレベルと仮定すると、ノードＮ８は電位ＶＤＤ−ＶｔｈのＨレベル、ノードＮ９は電位ＶＳＳのＬレベルになる。よってトランジスタＱ１５ｎはオン状態、トランジスタＱ１５ｒはオフ状態である。
従って、第１入力端子ＩＮ１に入力された２行前の選択信号Ｇk-2はノードＮ６に供給され、第２入力端子ＩＮ２に入力された２行後の選択信号Ｇk+2はノードＮ７に供給される。
切換回路２５では、トランジスタＱ１９ｎ，Ｑ１９ｒはゲート電位がＶＤＤのＨレベルに固定されているため共にオン状態である。従って、第１電圧信号ＶｎがＨレベル（ＶＤＤ）、第２電圧信号ＶｒがＬレベル（ＶＳＳ）であれば、ノードＮ１１は電位ＶＤＤ−ＶｔｈのＨレベル、ノードＮ１２は電位ＶＳＳのＬレベルになる。よってトランジスタＱ１８ｎはオン状態、トランジスタＱ１８ｒはオフ状態であり、ノードＮ１０には第２入力端子ＩＮ２のクロック信号（図１３の例ではクロック信号ＣＬＫ３）が供給される。
この場合、図１３の単位シフトレジスタＳＲkは図３と等価になる。そのため図１３の単位シフトレジスタＳＲkが複数個縦続接続して構成された奇数ドライバ３０ａおよび偶数ドライバ３０ｂから成るゲート線駆動回路３０では、前の行から後の行への向き（順方向）に選択信号Ｇをシフト可能になる。
また順方向シフトの場合は、第１および第２制御パルスＳＴｎ１，ＳＴｎ２がスタートパルスとして機能し、このとき第２制御パルスＳＴｎ２は第１制御パルスＳＴｎ１に対し１水平期間遅れて活性化する。よって、最前行（ゲート線ＧＬ1）が属さない偶数ドライバ３０ｂは、最前行が属する偶数ドライバ３０ｂよりも１ライン分の走査期間だけ遅れて動作を開始する。従って、当該ゲート線駆動回路３０では、選択信号Ｇ1，Ｇ2，Ｇ3…の順に活性化される。
図１３の切換回路２４では、２行前の選択信号Ｇk-2が立ち上がると共にノードＮ６の電位が上昇するとき、トランジスタＱ１５ｎのゲート・チャネル間容量を介した結合によりノードＮ８が昇圧される。このときトランジスタＱ１７ｎはオフになるため、ノードＮ８はトランジスタＱ２５ｎを非飽和領域で動作させるのに充分なレベルにまで上昇する。よってノードＮ６の電位は２行前の選択信号Ｇk-2のＨレベルと同じＶＤＤになる。つまり２行前の選択信号Ｇk-2は、トランジスタＱ１５ｎのしきい値電圧分の損失を伴わずに、ノードＮ６に伝達される。
同様に切換回路２５では、第２入力端子ＩＮ２のクロック信号（クロック信号ＣＬＫ３）が立ち上がると共にノードＮ１０の電位が上昇するとき、トランジスタＱ１８ｎのゲート・チャネル間容量を介した結合によりノードＮ１１が昇圧される。このときトランジスタＱ１９ｎはオフになるため、ノードＮ１１はトランジスタＱ１８ｎを非飽和領域で動作させるのに充分なレベルにまで上昇する。よってノードＮ１０の電位はクロック信号ＣＬＫ３のＨレベルと同じＶＤＤになる。つまり第２入力端子ＩＮ２のクロック信号は、トランジスタＱ１８ｎのしきい値電圧分の損失を伴わずに、ノードＮ１０に伝達される。
対して、第１電圧信号ＶｎがＬレベル（ＶＳＳ）、第２電圧信号ＶｒがＨレベル（ＶＤＤ）であるとき、切換回路２４において、トランジスタＱ１６ｎはオフ状態、トランジスタＱ１６ｒはオン状態である。またトランジスタＱ１７ｎ，Ｑ１７ｒはオン状態なので、単位シフトレジスタＳＲkおよび２行前および２行後の選択信号Ｇk，Ｇk-2，Ｇk+2が何れもＬレベルと仮定すると、ノードＮ８は電位ＶＳＳのＬレベル、ノードＮ９は電位ＶＤＤ−ＶｔｈのＨレベルになる。よってトランジスタＱ１５ｎはオフ状態、トランジスタＱ１５ｒ状態はオンである。
従って、第１入力端子ＩＮ１に入力された２行前の選択信号Ｇk-2はノードＮ７に供給され、第２入力端子ＩＮ２に入力された２行後の選択信号Ｇk+2はノードＮ６に供給される。この場合、図１３の単位シフトレジスタＳＲkは、２行後の選択信号Ｇk+2の活性化に応じてセット状態になり、２行前の選択信号Ｇk-2の活性化に応じてリセット状態になるように動作する。
また、切換回路２５では、第１電圧信号ＶｎがＬレベル（ＶＳＳ）、第２電圧信号ＶｒがＨレベル（ＶＤＤ）であれば、ノードＮ１１は電位ＶＳＳのＬレベル、ノードＮ１２は電位ＶＤＤ−ＶｔｈのＨレベルになる。よってトランジスタＱ１８ｎはオフ状態、トランジスタＱ１８ｒはオン状態であり、ノードＮ１０には第４入力端子ＩＮ４のクロック信号（図１３の例ではクロック信号ＣＬＫ２）が供給される。
その結果、図１３の単位シフトレジスタＳＲkが複数個縦続接続して構成された奇数ドライバ３０ａおよび偶数ドライバ３０ｂから成るゲート線駆動回路３０では、後の行から前の行への向き（逆方向）すなわち選択信号Ｇn，Ｇn-1，Ｇn-2…の順に活性化される。
その結果、図１３の単位シフトレジスタＳＲkが複数個縦続接続して構成された奇数ドライバ３０ａおよび偶数ドライバ３０ｂから成るゲート線駆動回路３０では、後の行から前の行への向き（逆方向）に選択信号Ｇをシフト可能になる。
逆方向シフトの場合は、第３および第４制御パルスＳＴｒ１，ＳＴｒ２がスタートパルスとして機能し、このとき第４制御パルスＳＴｒ２は第３制御パルスＳＴｒ１に対し１水平期間遅れて活性化する。よって、最終行（ゲート線ＧＬn）が属さない奇数ドライバ３０ａは、最終行が属する偶数ドライバ３０ｂよりも１ライン分の走査期間だけ遅れて動作を開始する。従って、当該ゲート線駆動回路３０では、選択信号Ｇn，Ｇn-1，Ｇn-2…の順に活性化される。
また各単位シフトレジスタＳＲkでは、２行後の選択信号Ｇk+2が立ち上がるとき、トランジスタＱ１５ｒのゲート・チャネル間容量を介した結合によりノードＮ９が昇圧されるため、トランジスタＱ１５ｒは非飽和領域で動作する。よって２行後の選択信号Ｇk+2は、トランジスタＱ１５ｒのしきい値電圧分の損失を伴わずに、ノードＮ７に伝達される。
同様に第４入力端子ＩＮ４のクロック信号（クロック信号ＣＬＫ２）が立ち上がるとき、トランジスタＱ１８ｒのゲート・チャネル間容量を介した結合によりノードＮ１２が昇圧されるため、トランジスタＱ１８ｒは非飽和領域で動作する。よって第４入力端子ＩＮ４のクロック信号は、トランジスタＱ１８ｒのしきい値電圧分の損失を伴わずに、ノードＮ１０に伝達される。
なお、図１３の出力回路２０、プルアップ駆動回路２１およびプルダウン駆動回路２２の動作は、図３のものと同様であるため、本実施の形態の単位シフトレジスタＳＲkにおいても実施の形態１と同様の効果が得られる。但し、単位シフトレジスタＳＲkのプルアップ駆動回路２１に、切換回路２４，２５を通して各信号が供給されるため、図３の回路よりも入力信号に対する応答が若干遅くなる。
なお本実施の形態は、上記の実施の形態１およびその変更例に係る単位シフトレジスタＳＲkの何れにも適用可能である。
＜実施の形態３＞
実施の形態３では、本発明を、切換回路を用いずとも双方向走査可能な単位シフトレジスタＳＲにより構成されるゲート線駆動回路に適用する。各単位シフトレジスタにおいて切換回路による信号遅延が生じないため、通常の（一方向のシフトのみを行う）単位シフトレジスタと同等の応答速度が得られる。本発明者の考案に係る上記の特許文献４に、そのような単位シフトレジスタが開示されている。
図１４は、実施の形態３に係る単位シフトレジスタＳＲkの回路図であり、特許文献４の図３の回路に本発明を適用したものである。本実施の形態の単位シフトレジスタＳＲkも、出力回路２０、プルアップ駆動回路２１、プルダウン駆動回路２２から構成されるが、プルアップ駆動回路２１は、順方向シフト時にトランジスタＱ１を駆動する順方向プルアップ駆動回路２１ｎと、逆方向シフト時にトランジスタＱ１を駆動する逆方向プルアップ駆動回路２１ｒとを含んでいる。
出力回路２０は、図３と同様の構成であり、ゲート線ＧＬkの選択期間に選択信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１と、ゲート線ＧＬkの非選択期間に選択信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２とから構成されており、トランジスタＱ１のゲート・ソース間には容量素子Ｃ１が設けられている。ここでもトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
プルアップ駆動回路２１は、トランジスタＱ４と、順方向プルアップ駆動回路２１ｎおよび逆方向プルアップ駆動回路２１ｒから構成される。トランジスタＱ４は、図３と同様に、ノードＮ２に接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続する。
順方向プルアップ駆動回路２１ｎは、以下のトランジスタＱ３ｎ，Ｑ５ｎ，Ｑ８ｎ〜Ｑ１０ｎにより構成される。トランジスタＱ３ｎは、ノードＮ１と第１電圧信号端子Ｔ１との間に接続し、第１電圧信号ＶｎをノードＮ１に供給するものである。ここで、トランジスタＱ３ｎのゲートが接続するノードを「ノードＮ３ｎ」と定義する。トランジスタＱ８ｎは、ノードＮ３ｎと第１電圧信号端子Ｔ１との間に接続し、ゲートが第１入力端子ＩＮ１に接続される。トランジスタＱ１０ｎは、ゲートがノードＮ３ｎに接続され、２つの電流電極（ソースおよびドレイン）は共に第２入力端子ＩＮ２に接続される。つまりトランジスタＱ１０ｎは、ノードＮ３ｎと第２入力端子ＩＮ２との間の電圧に応じて選択的に容量素子として働く。
またトランジスタＱ５ｎは、ノードＮ３ｎと第１電源端子Ｓ１との間に接続し、ゲートは第３入力端子ＩＮ３に接続される。トランジスタＱ９ｎは、ノードＮ３ｎと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続される。
逆方向プルアップ駆動回路２１ｒは、以下のトランジスタＱ３ｒ，Ｑ５ｒ，Ｑ８ｒ〜Ｑ１０ｒにより構成される。トランジスタＱ３ｒは、ノードＮ１と第２電圧信号端子Ｔ２との間に接続し、第２電圧信号ＶｒをノードＮ１に供給するものである。ここで、トランジスタＱ３ｒのゲートが接続するノードを「ノードＮ３ｒ」と定義する。トランジスタＱ８ｒは、ノードＮ３ｒと第２電圧信号端子Ｔ２との間に接続し、ゲートが第３入力端子ＩＮ３に接続される。トランジスタＱ１０ｒは、ゲートがノードＮ３ｒに接続され、２つの電流電極は共に第４入力端子ＩＮ４に接続される。つまりトランジスタＱ１０ｒは、ノードＮ３ｒと第４入力端子ＩＮ４との間の電圧に応じて選択的に容量素子として働く。
またトランジスタＱ５ｒは、ノードＮ３ｒと第１電源端子Ｓ１との間に接続し、ゲートは第３入力端子ＩＮ３に接続される。トランジスタＱ９ｒは、ノードＮ３ｒと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続される。
プルダウン駆動回路２２は、以下のトランジスタＱ６，Ｑ７ｎ，Ｑ７ｒから構成される。トランジスタＱ６は、ノードＮ２と第３電源端子Ｓ３との間に接続し、そのゲートは第３電源端子Ｓ３に接続されている（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７ｎは、ノードＮ３ｎに接続したゲートを有し、ノードＮ２と第１電源端子Ｓ１との間に接続する。トランジスタＱ７ｒは、ノードＮ３ｒに接続したゲートを有し、ノードＮ２と第１電源端子Ｓ１との間に接続する。
トランジスタＱ７ｎ，Ｑ７ｒは、それぞれトランジスタＱ６よりもオン抵抗が充分小さく設定される。従ってノードＮ２は、ノードＮ３，Ｎ３ｒの両方がＬレベルのときはＨレベルであるが、ノードＮ３ｎ，Ｎ３ｒの少なくとも片方がＨレベルになるとＬレベルになる。つまり本実施の形態のプルダウン駆動回路２２は、ノードＮ３ｎ，Ｎ３ｒを入力端とし、ノードＮ２を出力端とするＮＯＲ回路を構成している。
以下、図１４の単位シフトレジスタＳＲkの動作について説明する。順方向シフト時には、第１電圧信号ＶｎがＨレベル（ＶＤＤ）、第２電圧信号ＶｒがＬレベル（ＶＳＳ）に設定される。この場合、第１電圧信号Ｖｎは活性レベルの電源として働き、順方向プルアップ駆動回路２１ｎは活性状態になる。トランジスタＱ３ｎ，Ｑ８ｎのドレイン（第１電圧信号端子Ｔ１）がＨレベル（ＶＤＤ）に固定されるため、順方向プルアップ駆動回路２１ｎとトランジスタＱ４とで、図３のプルアップ駆動回路２１と等価な回路が構成される。
一方、逆方向プルアップ駆動回路２１ｒは、活性レベルの電源が供給されず、休止状態になる。この場合、ノードＮ１にはトランジスタＱ３ｒを通して電荷が供給されることはない。トランジスタＱ８ｒはノードＮ３ｒを充電できず、またトランジスタＱ１０ｒ（ＭＯＳ容量素子）は、チャネルが形成されておらずノードＮ３ｒを昇圧できない。よってノードＮ３ｒはＬレベルに維持され、トランジスタＱ３ｒ，Ｑ７ｒはオフ状態に維持される。
その結果、図１４のプルアップ駆動回路２１およびプルダウン駆動回路２２は、それぞれ図３のプルアップ駆動回路２１およびプルダウン駆動回路２２と等価な回路となる。従って、図１４の単位シフトレジスタＳＲは、図３の回路と同様の動作で、選択信号の順方向シフトを行うことができる。
逆方向シフト時には、第１電圧信号ＶｎがＬレベル（ＶＳＳ）、第２電圧信号ＶｒがＨレベル（ＶＤＤ）に設定される。この場合、順方向プルアップ駆動回路２１ｎが休止状態になり、逆方向プルアップ駆動回路２１ｒが活性状態になる。またノードＮ３ｎはＬレベルに維持され、トランジスタＱ３ｎ，Ｑ７ｎはオフ状態に維持される。
その結果、図１４のプルアップ駆動回路２１およびプルダウン駆動回路２２は、それぞれ図３のプルアップ駆動回路２１およびプルダウン駆動回路２２と等価な回路となる。但し、逆方向プルアップ駆動回路２１ｒは、当該単位シフトレジスタＳＲkを、第３入力端子ＩＮ３に入力される２行後の選択信号Ｇk+2に応じてセット状態にし、第１入力端子ＩＮ１に入力される２行前の選択信号Ｇk-2に応じてリセット状態にするよう動作する。従って、図１４の単位シフトレジスタＳＲは、選択信号の逆方向シフトを行うことができる。
このように本実施の形態に係る単位シフトレジスタＳＲkによれば、切換回路を用いることなく双方向走査が可能であるので、通常の（一方向のシフトのみを行う）単位シフトレジスタと同等の応答速度が得られる。
［変更例］
図１５は実施の形態３の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図１４の回路に対し、実施の形態１の第４の変更例の技術を適用したものである。
即ち、図１５の単位シフトレジスタＳＲkではプルダウン駆動回路２２は図１０と同様にノードＮ１を入力端とするインバータであり、さらに、ノードＮ１と第２電圧信号端子Ｔ２との間に接続したトランジスタＱ１２ｎおよびノードＮ１と第１電圧信号端子Ｔ１との間に接続したトランジスタＱ１２ｒを設けたものである。トランジスタＱ１２ｒのゲートは第３入力端子ＩＮ３に接続され、トランジスタＱ１２ｎのゲートは第１入力端子ＩＮ１に接続される。
例えば順方向シフト時（第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベル）、図１５の構成ではトランジスタＱ５ｎがプルダウン駆動回路２２（インバータ）の入力端を放電できない。またトランジスタＱ１０ｒ（ＭＯＳ容量素子）は、チャネルが形成されておらずノードＮ３ｒを昇圧できないので、トランジスタＱ３ｒによってもプルダウン駆動回路２２の入力端は放電されない。そのため、代わりにその放電を行い当該単位シフトレジスタＳＲをリセット状態にするためのトランジスタＱ１２ｎが設けられている。
同様にトランジスタＱ１２ｒは、逆方向シフト時にプルダウン駆動回路２２（インバータ）の入力端を放電して単位シフトレジスタＳＲkをリセット状態にするためのものである。
このように図１５のトランジスタＱ１２ｎ，Ｑ１２ｒは、それぞれ図１０のトランジスタＱ１２と同様に機能するものである。但し、図１０のトランジスタＱ１２は、専らノードＮ１を放電するものであったが、図１５のトランジスタＱ１２ｎ，Ｑ１２ｒはそれぞれノードＮ１の充電にも寄与する。例えば順方向シフト時には、トランジスタＱ１２ｒが２行前の選択信号Ｇk-2の活性化に応じてノードＮ１を最大ＶＤＤ−Ｖｔｈまで充電することができ、逆方向シフト時には、トランジスタＱ１２ｎが２行後の選択信号Ｇk+2の活性化に応じてノードＮ１を最大ＶＤＤ−Ｖｔｈまで充電することができる。
本変更例によれば、プルダウン駆動回路２２がノードＮ３ｎ，Ｎ３ｒから分離されるので、図１４の回路に比べてノードＮ３ｎ，Ｎ３ｒの寄生容量が減少する。よって、トランジスタＱ１０ｎ，Ｑ１０ｒ（ＭＯＳ容量素子）によるノードＮ３ｎ，Ｎ３ｒの昇圧幅を大きくすることができる。
但し、ノードＮ１の寄生容量は大きくなるので、図１４の回路に比べて容量素子Ｃ１によるノードＮ１の昇圧幅は小さくなる。図１４と図１５のどちらの構成の方が、選択信号Ｇkの立ち上がり速度が高速化されるかは、例えば各トランジスタ寸法や回路レイアウトなどの条件にもよる。それらの条件に応じて選択信号Ｇkが高速化される方を採用すればよい。
＜実施の形態４＞
実施の形態４では、上記の実施の形態１〜３に係る単位シフトレジスタＳＲが備えるＭＯＳ容量素子（トランジスタＱ１０，Ｑ１０ｎ，Ｑ１０ｒ）のより望ましい構造を提案する。
一般に、ａ−Ｓｉトランジスタは、そのゲートとドレイン間の重なり容量（オーバラップ容量）が大きい。上記の各単位シフトレジスタＳＲが備えるＭＯＳ容量素子の何れにおいても、そのドレインには周波数の高いクロック信号が供給されているので、当該単位シフトレジスタＳＲをａ−Ｓｉトランジスタを用いて実現すると、ＭＯＳ容量素子における重なり容量に起因する交流消費電力が大きくなる。
トランジスタの重なり容量はそのゲート幅に比例する。またＭＯＳ容量素子の容量値となるトランジスタのゲート容量値はそのゲート面積に比例し、ゲート面積はゲート幅とゲート長の積によって決まる。従ってＭＯＳ容量素子において、重なり容量に起因する交流消費電力を抑制しつつ大きな容量値を得るためには、当該ＭＯＳ容量素子に用いるトランジスタのゲート幅をより狭くし、且つゲート長をより長くするとよい。よってゲート長がゲート幅よりも長い構造のトランジスタを用いるとよい。
但し、ゲート長が長くなるとトランジスタのオン抵抗（チャネル抵抗）が大きくなるため、昇圧動作に要する時間が長くなる。そのためゲート幅およびゲート長は、昇圧速度および消費電力を考慮して適切な値に設定することが好ましい。
トランジスタを用いてＭＯＳ容量素子を構成する場合、例えば図３に示すトランジスタＱ１０のようにトランジスタの２つの電流電極（ドレインとソース）を互いに接続してそれをＭＯＳ容量素子の片方の端子とすると、当該トランジスタのオン抵抗を低くでき、昇圧動作に要する時間を短くできる。しかし２つの電流電極の両方が重なり容量に寄与することになるため、重なり容量が大きくなり消費電力が大きくなる。
また、トランジスタの２つの電流電極のうち一方だけをＭＯＳ容量素子の端子として使用しもう一方をフローティングにしても、当該トランジスタは容量素子として機能することができる。その場合は、一方の電流電極だけが重なり容量に寄与するので、重なり容量は小さくなるが、オン抵抗は大きくなる。
図１６は、実施の形態４に係るＭＯＳ容量素子としてのトランジスタの構造を示す図である。図１６（ａ）は、当該トランジスタの上面図であり、図１６（ｂ）は図１６（ａ）に示すＡ−Ａ線に沿った断面図である。
図１６の如く、当該トランジスタは、ガラス基板１、ゲート電極２、ゲート絶縁膜３、活性層（ｉ層）４、オーミック層（ｎ層）６、ソース電極７およびドレイン電極８から構成されている。ゲート電極２は、ガラス基板１上に形成されており、その上方にはゲート絶縁膜３および活性層４を介してオーミック層６が形成されている。オーミック層６はソース領域６ｓの部分と、ドレイン領域６ｄの部分とに分離されており、ソース領域６ｓ上にはソース電極７が、ドレイン領域６ｄ上にはドレイン電極８がそれぞれ形成されている。
本実施の形態のＭＯＳ容量素子では、２つの電流電極のうちドレイン電極８だけを当該ＭＯＳ容量素子の端子として使用しており、ソース電極７はフローティング状態にされている。つまり当該ＭＯＳ容量素子は、ゲート電極２を一方の端子とし、ドレイン電極８を他方の端子としている。
図１６のＭＯＳ容量素子では、ソース電極７をフローティングにしているため、交流電力を消費する重なり容量はゲート電極２とドレイン領域６ｄ（ドレイン電極８）とが重なった領域のみに存在する。当該ＭＯＳ容量素子では、ドレイン領域６ｄをソース領域６ｓ（ソース電極７）よりも小さく形成しており、それにより重なり容量を小さくしている。ドレイン領域６ｄの寸法を、製造工程で形成可能な寸法の最小値にすれば、重なり容量をもっとも小さくできる。
図１６のＭＯＳ容量素子において、容量素子として機能する部分は、活性層４とゲート電極２とが重なった領域すなわちチャネルが形成される領域（チャネル領域）である。図１６のＭＯＳ容量素子では、チャネル領域をほぼ正方形にすることでその面積を稼いでいる。それにより、チャネル抵抗が低くなるので当該ＭＯＳ容量素子が昇圧に要する時間は短縮され、伝達遅延は殆ど生じなくなる。
以上のように、本実施の形態に係るトランジスタは、ＭＯＳ容量素子の一方の端子となるドレイン電極８が、フローティング状態のソース電極７よりも狭い幅で形成される。ドレイン電極８が小さいため重なり容量は小さく抑えられる。またソース電極７およびゲート電極２が大きいことでチャネル領域の面積が広くなり、チャネル抵抗を小さくできると共に大きな容量値を確保できる。従って、当該トランジスタで構成されたＭＯＳ容量素子は、昇圧速度および消費電力の両方で優れた特性が得られる。
ドレイン電極８が形成される位置は任意であり、例えば、ドレイン電極８を、ゲート電極２の角部に形成しても良い。しかしチャネル抵抗を小さくすることを容易する観点からは、図１６のようにゲート電極２の１辺の中央部にドレイン電極８を配置することが好ましい。またドレイン電極８は複数個でもよく、例えばゲート電極２の１組の対辺（向かい合った２つの辺）の両方の中央部のそれぞれに形成してもよい。また例えばゲート電極２の４つの辺全ての中央部のそれぞれに形成してもよい。但し、ゲート配線（ゲート電極２から外側へ延び出る部分）の形成位置は、ドレイン電極８の位置に応じて変える必要がある。ドレイン電極８を複数個設けることによりチャネル抵抗をさらに低減できるが、ゲート・ドレインの重なり容量はドレイン電極８の数に応じて増える点に留意が必要である。
図１６のトランジスタの製造方法について説明する。まずガラス基板１上に、スパッタ法によりＣｒを０．３μｍ成膜し、それをフォトレジストマスクを用いてパターニングしてゲート電極２およびゲート配線を形成する。次にＣＶＤ（Chemical Vapor Deposition）法でＳｉＮ膜を０．２μｍ成膜してゲート絶縁層３を形成する。
続いてＣＶＤ法により活性層４となるｉ型アモルファスシリコン層を０．１μｍ成膜し、さらにＣＶＤ法でオーミック層６となるｎ型アモルファスシリコン層を０．０５μｍ成膜する。そしてそれらをパターニングすることで、オーミック層６及び活性層４を形成する。
次にスパッタ法によりＣｒ等の金属層を０．１μｍ成膜し、これをパターニングしてソース電極７及びドレイン電極８を形成する。そしてこのソース電極７及びドレイン電極８をマスクにして、ソース電極７とドレイン電極８との間のオーミック層６をエッチング除去する。それにより、オーミック層６はソース領域６ｓとドレイン領域６ｄとに分離される。
図１６のＭＯＳ容量素子を構成するトランジスタでは、ソース電極７はフローティングである。これを例えば図３の単位シフトレジスタＳＲkのトランジスタＱ１０として使用した場合、ドレイン電極８が第２入力端子ＩＮ２に接続され、ゲート電極２がノードＮ３に接続される。この場合、第２入力端子ＩＮ２に供給されるクロック信号がＨレベルになるとき、ドレイン電極８からのリーク電流によりソース電極７に正電荷が徐々に蓄積される。そのため単位シフトレジスタＳＲkの動作が長時間に渡ると、ソース電極７の電位が高くなり、ノードＮ３がＨレベルになったときにゲート電極２とソース電極７との間の領域にチャネルが形成されなくなることが懸念される。従って、ソース電極７はＬレベルの電位に固定されることが好ましい。
図１７は実施の形態４に係るＭＯＳトランジスタを用いた単位シフトレジスタＳＲkの例である。当該単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ１０のソース（図１６のソース電極７に相当）を、トランジスタＱ２０を介して第１電源端子Ｓ１に接続させている。トランジスタＱ２０のゲートはノードＮ２に接続される。ここでトランジスタＱ１０のソースが接続するノードを「ノードＮ１３」と定義する。
図１７の構成では、当該単位シフトレジスタＳＲkの非選択期間（リセット状態にある期間）、トランジスタＱ１０のリーク電流によりノードＮ１３に流れ込んだ電荷はトランジスタＱ２０を通して第１電源端子Ｓ１へと放出されるので、ノードＮ１３はＬレベルに維持される。従って、トランジスタＱ１０における上記の問題の発生が解決される。
なお、単位シフトレジスタＳＲkの選択期間（セット状態にある期間）では、トランジスタＱ２０はオフするのでノードＮ１３はフローティング状態になる。これにより、ノードＮ３の昇圧時にトランジスタＱ１０，Ｑ２０に貫通電流が生じることは防止される。
図１７に示したＭＯＳ容量素子（トランジスタＱ１０）は、実施の形態１〜３およびその変更例に係る各単位シフトレジスタＳＲの何れにも適用可能である。また図１６ではチャネルエッチ型のａ−Ｓｉトランジスタの例を示したが、もちろん本実施の形態は、エッチストッパ型、トップゲート型のａ−Ｓｉトランジスタに対しても適用可能である。
＜実施の形態５＞
実施の形態５では、本発明に係る電気光学装置における撮像画像あるいは表示画像の質を改善するための技術を提案する。
例えば図２のゲート線駆動回路３０におけるクロック信号ＣＬＫ１〜ＣＬＫ３の配線経路では、クロック信号発生器３１が出力したクロック信号ＣＬＫ１は、最初に単位シフトレジスタＳＲn-1を駆動し、最後（第１および第２ダミー段ＳＲＤ１，ＳＲＤ２を除く）に単位シフトレジスタＳＲn-4（不図示）を駆動する。同様に、クロック信号ＣＬＫ２は、最初に単位シフトレジスタＳＲn-3を駆動し、最後に単位シフトレジスタＳＲnを駆動する。またクロック信号ＣＬＫ３は、最初に単位シフトレジスタＳＲn-5（不図示）を駆動し、最後に単位シフトレジスタＳＲn-2を駆動する。クロック信号ＣＬＫ１〜ＣＬＫ３のいずれにおいても、最初と最後に駆動する単位シフトレジスタＳＲ間で、クロック信号発生器３１からの配線長に大きな差（ほぼ表示パネルの３辺の長さ分）がある。
通常、配線は寄生抵抗成分と寄生容量成分を有しており、それらは配線長に比例して大きくなる。そのためクロック信号の配線長が長いとそれら寄生成分の影響により、クロック信号の立ち上がり及び立ち下がり時間が増大する。それは、ゲート線の選択信号の立ち上がり及び立ち下がり時間の増大を招く。
この現象は同一のクロック配線上においても現れ、クロック信号発生器３１からの距離が長い位置ほど、クロック信号の立ち上がり及び立ち下がり時間が遅くなる。従って図２の配線経路では、単位シフトレジスタＳＲn-1，ＳＲn-3，ＳＲn-5と、単位シフトレジスタＳＲn-4，ＳＲn-2，ＳＲnとでは、出力する選択信号Ｇの立ち上がり及び立ち下がり速度に差が生じることになる。その結果、ゲート線ＧＬn-1，ＧＬn-3，ＧＬn-5に接続した画素と、ゲート線ＧＬn-4，ＧＬn-2，ＧＬnに接続した画素とで、書き込まれる信号電圧にも一定の差が生じることになる。
図２から分かるように、ゲート線ＧＬn-1，ＧＬn-3，ＧＬn-5とゲート線ＧＬn-4，ＧＬn-2，ＧＬnは、いずれも最終行付近に集中している。通常、複数の画素に同一色を表示させた場合、それらの画素に小さな信号電圧の差があっても、各画素が互いに離れた位置であれば表示上の差異は肉眼で判別困難である。しかし各画素が近接した画素であればそれを判別できることがあるため、上記の選択信号Ｇの立ち上がり及び立ち下がりの速度差は問題となる。
図１８は、実施の形態５に係るゲート線駆動回路３０の構成を示す図であり、図２の構成に対し、クロック信号発生器３１からのクロック信号ＣＬＫ１〜ＣＬＫ３が、奇数ドライバ３０ａと偶数ドライバ３０ｂとにそれぞれ略同じ配線長で供給されるように、クロック配線をレイアウトしたものである。
図１８の如く、クロック信号発生器３１から延びるクロック信号ＣＬＫ１〜ＣＬＫ３の各配線は、単位シフトレジスタＳＲに接続されずに液晶アレイ部１０の上辺（最前行）まで引き出され、そこで奇数ドライバ３０ａ側と偶数ドライバ３０ｂ側に分岐される。奇数ドライバ３０ａ側のクロック配線では、前の行の単位シフトレジスタＳＲから順に（単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…の順）に、クロック配線の分岐点から近い位置に接続される。偶数ドライバ３０ｂ側のクロック配線でも同様に、前の行の単位シフトレジスタＳＲから順に（単位シフトレジスタＳＲ2，ＳＲ2，ＳＲ6…の順）に、クロック配線の分岐点から近い位置に接続される。その結果、互いに近接する行を駆動する単位シフトレジスタＳＲでは、クロック信号発生器３１からの配線距離がほぼ等しくなる。
もちろん図１８の配線レイアウトでも、配線距離に応じたクロック信号の立ち上がり及び立ち下がり速度の低下は生じるが、互いに近接する行の単位シフトレジスタＳＲにはほぼ同一の立ち上がり及び立ち下がり速度のクロック信号が供給される。よって近接する行の画素同士では、クロック信号の立ち上がり及び立ち下がり速度の違いに起因する信号電圧の差が生じない。従って、表示上の差異が肉眼で判別できるように現れることを防止できる。
なお図１８では、図１で説明したソースドライバ４０が、液晶アレイ部１０の下辺側（最終行側）に配置されることを想定している。図１に示される通りにソースドライバ４０が液晶アレイ部１０の上辺側（最前行側）に配置されたものであっても、図１８の配線レイアウトにすることも可能であるが、クロック信号ＣＬＫ１〜ＣＬＫ３の配線とデータ線ＤＬとが交差するため好ましくない。両配線が交差すると、データ線ＤＬの負荷容量が増大するほか、その交差点で両配線が容量結合し、振幅の大きいクロック信号ＣＬＫ１〜ＣＬＫ３のレベル変化がデータ線ＤＬの微小信号にノイズとして重畳するという問題が生じ易いからである。
＜実施の形態６＞
実施の形態１〜４で示した単位シフトレジスタＳＲでは、ＭＯＳ容量素子であるトランジスタＱ１０（あるいはＱ１０ｎ，Ｑ１０ｒ）を用いて、トランジスタＱ１のゲート（ノードＮ１）を充電するトランジスタＱ３（あるいはＱ３ｎ，Ｑ３ｒ）のゲート（ノードＮ３）を昇圧することによりトランジスタＱ３を非飽和領域で動作させている。それによりノードＮ１は電位ＶＤＤにまで充電（プリチャージ）される。
しかしＭＯＳ容量素子は、比較的大きなゲート面積を確保する必要があるため、その形成面積が大きくなるという問題を有している。そこで本実施の形態では、単位シフトレジスタＳＲにおいて、ノードＮ１の充電の際にトランジスタＱ３のゲートが昇圧される構成の単位シフトレジスタＳＲを、ＭＯＳ容量素子を用いずに実現した例を示す。これにより、より形成面積の小さい表示装置を実現することができる。
図１９は、実施の形態６に係る単位シフトレジスタＳＲの構成を示す回路図である。ここでも代表的に、第ｋ段目の単位シフトレジスタＳＲkについて説明する。図１９の如く当該単位シフトレジスタＳＲkは、図３の回路と同様に、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有しており、例えば図２の単位シフトレジスタＳＲ1〜ＳＲnに用いることができる。
本実施の形態の単位シフトレジスタＳＲkも、出力回路２０、プルアップ駆動回路２１、プルダウン駆動回路２２から構成される。出力回路２０は、ゲート線ＧＬkの選択期間に選択信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間に選択信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２，Ｑ２５（出力プルダウントランジスタ）とを含んでいる。
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって選択信号Ｇkを活性化させる。またトランジスタＱ２，Ｑ２５は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、選択信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。トランジスタＱ２のゲートは後述するプルダウン駆動回路２２の出力端（「ノードＮ２」と定義する）に接続される。
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
プルアップ駆動回路２１は、トランジスタＱ１（出力プルアップトランジスタ）を駆動する回路であり、トランジスタＱ１を、ゲート線ＧＬkの選択期間はオンにし、非選択期間はオフにするよう動作する。そのためプルアップ駆動回路２１は、第１入力端子ＩＮ１に入力される２行前の選択信号Ｇk-2（あるいは第１または第２スタートパルスＳＰ１，ＳＰ２）と第２入力端子ＩＮ２に入力されるクロック信号（図１９の場合クロック信号ＣＬＫ３）の活性化に応じてノードＮ１（トランジスタＱ１）を充電し、リセット端子ＲＳＴに入力されるリセット信号としての２行後の選択信号Ｇk+2（またはダミー段ＳＲＤ１、ＳＲＤ２の出力信号Ｄ１、Ｄ２）の活性化に応じてノードＮ１を放電する。
プルアップ駆動回路２１において、ノードＮ１と第２入力端子ＩＮ２との間には、第２入力端子ＩＮ２のＨレベル電位ＶＤＤをノードＮ１に供給することで、ノードＮ１を充電するトランジスタＱ３が接続する。またノードＮ１と第１電源端子Ｓ１との間には、第１電源端子Ｓ１の電位ＶＳＳをノードＮ１に供給することで、ノードＮ１を放電するトランジスタＱ４が接続する。トランジスタＱ４のゲートはノードＮ２に接続される。
トランジスタＱ３のゲートが接続するノードを「ノードＮ３」と定義する。プルアップ駆動回路２１は、一方の電流電極がノードＮ３に接続し、ゲートが第２電源端子Ｓ２に接続したトランジスタＱ２１を備える。トランジスタＱ２１の他方の電流電極を「ノードＮ４」と定義する。
第２電源端子Ｓ２とノードＮ４との間には、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ８が接続される。トランジスタＱ８のドレインは、ゲートと共に第１入力端子ＩＮ１に接続させてもよい。またノードＮ４と第１電源端子Ｓ１との間には、トランジスタＱ９，Ｑ２４が接続する。トランジスタＱ９のゲートはノードＮ２に接続される。またトランジスタＱ２４のゲートを「ノードＮ５」と定義する。
ノードＮ５と第２電源端子Ｓ２との間には、ゲートがノードＮ１に接続したトランジスタＱ２２が接続される。ノードＮ５と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ２３が接続される。
先に述べた出力回路２０のトランジスタＱ２５のゲートは、図１９のようにプルアップ駆動回路２１のノードＮ４に接続される。
プルダウン駆動回路２２は、第３電源端子Ｓ３と第１電源端子Ｓ１との間に直列に接続したトランジスタＱ６，Ｑ７から成るインバータを有しており、そのインバータの出力端が、当該プルダウン駆動回路２２の出力端（ノードＮ２）となる。トランジスタＱ６は、ノードＮ２と第３電源端子Ｓ３との間に接続し、そのゲートは第３電源端子Ｓ３に接続する。トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続している。トランジスタＱ７のゲートが接続するノードが当該インバータの入力端であり、これを「ノードＮ６」と定義する。
インバータの入力レベル（ノードＮ６のレベル）は、トランジスタＱ２６，Ｑ２７から成る入力回路により制御される。トランジスタＱ２６は、ノードＮ６と第３電源端子Ｓ３との間に接続し、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ２７は、ノードＮ６と第１電源端子Ｓ１との間に接続し、そのゲートはリセット端子ＲＳＴに接続される。この入力回路は、２行前の選択信号Ｇk-2の活性化に応じてノードＮ６をＨレベルにし、２行後の選択信号Ｇk+2の活性化に応じてノードＮ６をＬレベルに変化させる。従ってインバータの出力レベル（ノードＮ２のレベル）は、２行前の選択信号Ｇk-2の活性化に応じてＬレベルになり、２行後の選択信号Ｇk+2の活性化に応じてＨレベルになる。
またプルダウン駆動回路２２には、ノードＮ２に接続したゲートを有し、ノードＮ６と第１電源端子Ｓ１との間に接続したトランジスタＱ２８が設けられている。トランジスタＱ２８は、ノードＮ２がＨレベルになるとオンし、ノードＮ６を低インピーダンスでＬレベルに維持する。当該トランジスタＱ２８は、入力回路がノードＮ６をＬレベルに設定した後でノードＮ６がフローティング状態になるのを防止し、プルダウン駆動回路２２の誤動作を防止するように機能する。なお、トランジスタＱ２８は、トランジスタＱ２６よりもオン抵抗が充分低く設定されている。
図２０は、実施の形態６に係る単位シフトレジスタＳＲkの動作を説明するためのタイミング図である。以下、同図に基づいて単位シフトレジスタＳＲkの動作を説明する。
ここでは、単位シフトレジスタＳＲkのクロック端子ＣＫには、クロック信号ＣＬＫ１が入力されるものとする。実施の形態１と同様に、第２入力端子ＩＮ２には、クロック端子ＣＫに供給されるものに対し１水平期間位相が進んだクロック信号が供給されるので、単位シフトレジスタＳＲkの第２入力端子ＩＮ２にはクロック信号ＣＬＫ３が供給される。
単位シフトレジスタＳＲkの初期状態（時刻ｔ1の直前の状態）として、ノードＮ１，Ｎ３，Ｎ４，Ｎ５，Ｎ６がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であると仮定する（リセット状態）。この状態では、トランジスタＱ１がオフ、トランジスタＱ２がオンであるので、クロック信号ＣＬＫ１のレベルに関係なく、出力端子ＯＵＴ（選択信号Ｇk）は低インピーダンスでＬレベルである。
また時刻ｔ1の直前では、単位シフトレジスタＳＲkのクロック端子ＣＫ（クロック信号ＣＬＫ１）、第１入力端子ＩＮ１（２行前の選択信号Ｇk-2）、第２入力端子ＩＮ２（クロック信号ＣＬＫ３）、リセット端子ＲＳＴ（２行後の選択信号Ｇk+2）は何れもＬレベルであるとする。この場合、ノードＮ２がＨレベルなので、ノードＮ３はオン状態のトランジスタＱ９，Ｑ２１を通して、低インピーダンスでＬレベル（ＶＳＳ）になっている。また、トランジスタＱ４，Ｑ２８はオン状態であり、ノードＮ１，Ｎ６も低インピーダンスでＬレベル（ＶＳＳ）になっている。
その状態から、時刻ｔ1で２行前の選択信号Ｇk-2（第１段目の単位シフトレジスタＳＲ1の場合にはスタートパルスＳＰ１）が活性化されたとする。それにより、プルダウン駆動回路２２においてトランジスタＱ２６がオンする。トランジスタＱ２６のオン抵抗値はトランジスタＱ２８のオン抵抗値よりも充分低く設定されているので、ノードＮ６のレベルが上昇する。応じてトランジスタＱ７がオンし、ノードＮ２のレベルが低下する。これによりトランジスタＱ２８はオフになり、ノードＮ６は急速に充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。ノードＮ２は、トランジスタＱ６，Ｑ７のオン抵抗比で決まる電位（≒ＶＳＳ）のＬレベルになる。
他方、プルアップ駆動回路２１ではトランジスタＱ８がオンする。またノードＮ２のレベルの低下により、トランジスタＱ９のオン抵抗値が高くなるので、ノードＮ４は充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。ノードＮ４のレベル上昇は、トランジスタＱ２１を通してノードＮ３に伝達され、ノードＮ３もＨレベル（ＶＤＤ−Ｖｔｈ）になる。
上記のようにノードＮ２がＬレベルになったことでトランジスタＱ１、Ｑ２の両方がオフ状態になるが、ノードＮ４がＨレベルになったことで出力回路２０のトランジスタＱ２５がオンするため、出力端子ＯＵＴは低インピーダンスのＬレベルに維持される。後述するように、トランジスタＱ１，Ｑ２の両方がオフになる期間は、略１水平期間（１Ｈ）なので、この期間におけるゲート線ＧＬkのノイズが小さい場合はトランジスタＱ２５を省略してもよい。
時刻ｔ2で、２行前の選択信号Ｇk-2はＬレベルになると、トランジスタＱ８，Ｑ２６がオフになるが、ノードＮ３，Ｎ４，Ｎ６はフローティング状態でＨレベルに維持されるため、単位シフトレジスタＳＲkの各ノードにおけるレベル変化は無い。
時刻ｔ3で、クロック信号ＣＬＫ３が活性化すると、オン状態のトランジスタＱ３を通してノードＮ１が充電され、ノードＮ１のレベルが上昇する。このとき第２入力端子ＩＮ２およびノードＮ１とノードＮ３との間は、トランジスタＱ３の寄生容量（ゲート・チャネル間容量、ゲートとソース・ドレインとの間のオーバラップ容量など）により容量結合しており、第２入力端子ＩＮ２およびノードＮ１のレベル上昇に伴ってノードＮ３のレベルも上昇する。ノードＮ３のレベルが上昇するとトランジスタＱ２１はオフになり（トランジスタＱ２１の動作の詳細は後述する）、ノードＮ３はトランジスタＱ３を非飽和領域で動作させるレベルにまで上昇する。そのためノードＮ１は高速に充電（プリチャージ）され、クロック信号ＣＬＫ３に追随して素早く電位ＶＤＤのＨレベルになる。応じてトランジスタＱ１がオンになる。
他方、ノードＮ１のレベルの立ち上がりに応じて、トランジスタＱ２２がオンになる。トランジスタＱ２３はオフしているため、ノードＮ５は充電されてＨレベルになる。応じてトランジスタＱ２４がオンになり、ノードＮ４のレベルが低下する。ノードＮ４のレベルが下がるとトランジスタＱ２１がオンするため、ノードＮ３はノードＮ４とほぼ同時に放電されてＬレベルになる。これによりトランジスタＱ３がオフになる。図１９において時刻ｔ3Dは、ノードＮ３がＬレベルに変化するタイミングを表している。
ここでノードＮ１のプリチャージ時におけるトランジスタＱ２１の動作に注目する。ノードＮ１がプリチャージされる前は、ノードＮ４がＨレベル（ＶＤＤ−Ｖｔｈ）であり、またトランジスタＱ２１のゲート電圧はＶＤＤ（＝ＶＤＤ１）に固定されているので、トランジスタＱ２１はノードＮ４からノードＮ３へと電流を流し、ノードＮ３をＨレベル（ＶＤＤ−Ｖｔｈ）に充電する。
そしてクロック信号ＣＬＫ３が立ち上がってトランジスタＱ３によるノードＮ１のプリチャージが開始されたとき、ノードＮ３が昇圧されるので、電位関係によりノードＮ４側がトランジスタＱ２１のソースとなる。この時点ではノードＮ４の電位はＶＤＤ−Ｖｔｈであるので、トランジスタＱ２１のゲート（第２電源端子Ｓ２）・ソース（ノードＮ４）間電圧はＶｔｈとなり、当該トランジスタＱ２１はオンとオフの境界状態になる。よってトランジスタＱ２１にはノードＮ３からノードＮ４への方向にサブスレッシュホールド電流が流れるが、これは微小な電流なので、ノードＮ３が昇圧されている短い期間（時刻ｔ3と時刻ｔ3Dの間）にノードＮ３から放出される電荷は無視できる程度である。
そしてノードＮ１がプリチャージされてＨレベル（ＶＤＤ）になった後、ノードＮ４がＬレベルになると、トランジスタＱ２１はオンになり、ノードＮ３からノードＮ４へと電流が流れ、ノードＮ３はＬレベル（ＶＳＳ）になる。その後も、ノードＮ４がＬレベルの間はトランジスタＱ２１はオン状態であり、ノードＮ３はＬレベルに維持される。
このようにトランジスタＱ２１は、ノードＮ１のプリチャージ前、ノードＮ４がＨレベルになっている段階では、ノードＮ４の電位をノードＮ３に伝達する抵抗素子として働き、ノードＮ１のプリチャージ開始時にノードＮ３が昇圧された段階では、ノードＮ３とノードＮ４との間を遮断する遮断素子として働く。またノードＮ１のプリチャージが進みノードＮ４のレベルが低下する段階およびそれ以降のノードＮ４がＬレベルに維持されている段階では、トランジスタＱ２１はノードＮ３の電荷をノードＮ４に放電する抵抗素子として働く。つまりトランジスタＱ２１は、２行前の選択信号Ｇk-2が活性化してからクロック信号ＣＬＫ３が活性化するまでの間にノードＮ３を充電し、その後クロック信号ＣＬＫ３が非活性化する前にノードＮ３を放電する充放電回路として機能する。
ここではトランジスタＱ２１のゲートに供給される電位（ＶＤＤ１）を、各段の選択信号ＧのＨレベルの電位（クロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルの電位）と同じＶＤＤとして説明したが、そのトランジスタＱ２１のゲートに供給される電位は、ノードＮ４がＨレベルのときにノードＮ３をＨレベルに充電することができ、且つ、ノードＮ３の昇圧されるときにトランジスタＱ２１を通してノードＮ３からノードＮ４へ電流が流れない電位であればよい。これはＶＤＤよりも低い電位であってもよいが、そうすると昇圧されたときのノードＮ３のレベルが低くなるので、トランジスタＱ３がノードＮ１を充電する速度が低下する点に留意すべきである。
再び図２０を参照する。時刻ｔ4では、クロック信号ＣＬＫ３がＬレベルになるが、トランジスタＱ３は既に時刻ｔ3Dでオフになっているので、ノードＮ１は電位ＶＤＤのＨレベルのまま変化しない。
そして時刻ｔ5でクロック信号ＣＬＫ１が立ち上がると、そのレベル変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、選択信号Ｇkのレベルが上昇する。このとき容量素子Ｃ１を介する結合によりノードＮ１が昇圧され、トランジスタＱ１を非飽和領域で動作させる。よって選択信号Ｇkは、クロック信号ＣＬＫ１のＨレベルと同じ電位ＶＤＤのＨレベルになる。
時刻ｔ6でクロック信号ＣＬＫ１が立ち下がると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴからクロック端子ＣＫへと電流が流れ、出力端子ＯＵＴが放電される。その結果、選択信号ＧkはＬレベルになる。このとき容量素子Ｃ１を介する結合により、ノードＮ１は昇圧される前のレベル（ＶＤＤ）に戻る。
時刻ｔ７でクロック信号ＣＬＫ２が活性化され、その後時刻ｔ8でクロック信号ＣＬＫ２が非活性化されるが、そのときの単位シフトレジスタＳＲkの各ノードのレベル変化はない。
時刻ｔ9で、クロック信号ＣＬＫ３が立ち上がると、２行後の選択信号Ｇk+2がＨレベルになる。よって単位シフトレジスタＳＲkでは、トランジスタＱ２７がオンになり、ノードＮ６がＬレベルになる。応じてトランジスタＱ７がオフになるため、ノードＮ２がトランジスタＱ６によって充電されＨレベルになる。
ノードＮ２がＨレベルになると、トランジスタＱ４がオンになりノードＮ１が放電されＬレベルになる。応じてトランジスタＱ１はオフするが、トランジスタＱ２がオンになるため、出力端子ＯＵＴは低インピーダンスのＬレベルに維持される。またトランジスタＱ２３がオン、トランジスタＱ２２がオフになるため、ノードＮ５は放電されＬレベルになる。応じてトランジスタＱ２４がオフになるが、このときトランジスタＱ９がオンになりノードＮ４、Ｎ３は低インピーダンスのＬレベルに維持される。この結果、単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
その後、時刻ｔ10で２行後の選択信号Ｇk+2はＬレベルに戻るが、単位シフトレジスタＳＲkは、次のフレーム期間で２行前の選択信号Ｇk-2が活性化されるまでリセット状態に維持される。トランジスタＱ６，Ｑ７，Ｑ２８から成るハーフラッチ回路が、ノードＮ２，Ｎ６のレベルを保持するからである。またその間、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
本実施の形態に係る単位シフトレジスタＳＲにおいては、トランジスタＱ３の寄生容量（ゲート・チャネル間容量、ゲートとソース・ドレインとの間のオーバラップ容量など）が、２行前の選択信号Ｇk-2が活性化した後、クロック信号ＣＬＫ３が活性化するときにノードＮ３を昇圧する昇圧手段として機能する。当該昇圧手段は、ノードＮ１のプリチャージ時におけるトランジスタＱ３のゲート電位を上昇させ、トランジスタＱ３を非飽和領域で動作させる。よってノードＮ３の昇圧させるためのＭＯＳ容量素子を別途設ける必要がない。従って、より小面積のゲート線駆動回路を実現できる。
＜実施の形態７＞
実施の形態７では、実施の形態６の技術を、信号のシフト方向を変更可能なシフトレジスタに適用する。図２１は、実施の形態７に係る単位シフトレジスタＳＲの構成を示す回路図である。ここでも代表的に、第ｋ段目の単位シフトレジスタＳＲkについて説明する。この単位シフトレジスタＳＲkは、例えば図１２の単位シフトレジスタＳＲ1〜ＳＲnに用いることができる。
当該単位シフトレジスタＳＲkは、図１３の回路と同様に、第１〜第４入力端子ＩＮ１〜ＩＮ４、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。これら各端子に供給される信号については、実施の形態２（図１２）で説明したとおりである。
ここでは単位シフトレジスタＳＲkのクロック端子ＣＫには、クロック信号ＣＬＫ１が入力され、第２入力端子ＩＮ２にはクロック信号ＣＬＫ３が入力され、第４入力端子ＩＮ４にはクロック信号ＣＬＫ２が入力されるものとして説明する（図１２の単位シフトレジスタＳＲ4がこれに相当する）。
図２１の単位シフトレジスタＳＲkにおいて、出力回路２０は、図１９と同様の構成のものである。つまり出力回路２０は、出力端子ＯＵＴにクロック信号ＣＬＫ１を供給するトランジスタＱ１と、非選択期間に出力端子ＯＵＴの放電を行うトランジスタＱ２，Ｑ２５とから成る。
プルダウン駆動回路２２も、図１９と同様に、トランジスタＱ６，Ｑ７から成るインバータ、トランジスタＱ２６，Ｑ２７から成る入力回路およびトランジスタＱ２８により構成されるが、入力回路の構成が図１９の場合とは異なる。即ち、図２１の単位シフトレジスタＳＲkでは、トランジスタＱ２６は、第１電圧信号端子Ｔ１とノードＮ６（トランジスタＱ７のゲート）との間に接続され、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ２７は、第２電圧信号端子Ｔ２とノードＮ６との間に接続され、そのゲートは第３入力端子ＩＮ３に接続される。トランジスタＱ２６，Ｑ２７は、トランジスタＱ２８よりもオン抵抗が充分小さく設定される。
従って、この入力回路は、順方向シフト時（第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベル）には、２行前の選択信号Ｇk-2の活性化に応じてノードＮ６をＨレベルにし、２行後の選択信号Ｇk+2の活性化に応じてノードＮ６をＬレベルに変化させる。逆方向シフト時（第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベル）には、２行後の選択信号Ｇk+2の活性化に応じてノードＮ６をＨレベルにし、２行前の選択信号Ｇk-2の活性化に応じてノードＮ６をＬレベルに変化させる。
出力回路２０のトランジスタＱ２のゲートは、図１９と同様に、トランジスタＱ６，Ｑ７から成るインバータの出力端（プルダウン駆動回路２２の出力端）であるノードＮ２に接続される。
一方、プルアップ駆動回路２１は、トランジスタＱ４，Ｑ９，Ｑ２２，Ｑ２３，Ｑ２４から構成される部分は図１９と同じ回路であるが、その他の部分は以下のトランジスタＱ３ｎ，Ｑ３ｒ，Ｑ２１ｎ、Ｑ２１ｒ、Ｑ２９ｎ，Ｑ２９ｒ、Ｑ８ｎ、Ｑ８ｒから成る回路によって構成される。図１９の場合と同様に、トランジスタＱ２４，Ｑ９のドレインが接続するノードを「ノードＮ４」と称す。出力回路２０のトランジスタＱ２５のゲートは、このノードＮ４に接続される。
トランジスタＱ３ｎは、第２入力端子ＩＮ２とトランジスタＱ１のゲート（ノードＮ１）との間に接続する。トランジスタＱ３ｎのゲートが接続するノードを「ノードＮ３ｎ」と定義すると、トランジスタＱ２１ｎは、ノードＮ３ｎとノードＮ４との間に接続し、そのゲートは第１電圧信号端子Ｔ１に接続される。トランジスタＱ２９ｎは、ノードＮ３ｎと第１電圧信号端子Ｔ１との間に接続し、そのゲートは第２電圧信号端子Ｔ２に接続される。トランジスタＱ８ｎは第１電圧信号端子Ｔ１とノードＮ４との間に接続し、そのゲートは第１入力端子ＩＮ１に接続される。
トランジスタＱ３ｒは、第４入力端子ＩＮ４とノードＮ１との間に接続する。トランジスタＱ３ｒのゲートが接続するノードを「ノードＮ３ｒ」と定義すると、トランジスタＱ２１ｒは、ノードＮ３ｒとノードＮ４との間に接続し、そのゲートは第２電圧信号端子Ｔ２に接続される。トランジスタＱ２９ｒは、ノードＮ３ｒと第２電圧信号端子Ｔ２との間に接続し、そのゲートは第１電圧信号端子Ｔ１に接続される。トランジスタＱ８ｒは第２電圧信号端子Ｔ２とノードＮ４との間に接続し、そのゲートは第３入力端子ＩＮ３に接続される。
順方向シフト時には、第１電圧信号ＶｎはＨレベル（ＶＤＤ）、第２電圧信号ＶｒはＬレベル（ＶＳＳ）なので、プルアップ駆動回路２１においては、トランジスタＱ２１ｎがオン、トランジスタＱ２１ｒがオフ、トランジスタＱ２９ｎがオフ、トランジスタＱ２９ｒがオンの状態となる。ノードＮ３ｎがトランジスタＱ２１ｎを通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になるので、トランジスタＱ３ｎはオンになる。またノードＮ３ｒがオン状態のトランジスタＱ２９ｒによりＬレベル（ＶＳＳ）に維持されるため、トランジスタＱ３ｒはオフに維持される。
プルダウン駆動回路２２においては、トランジスタＱ２６のドレイン（第１電圧信号端子Ｔ１）の電位はＶＤＤ、トランジスタＱ２７のソース（第２電圧信号端子Ｔ２）の電位はＶＳＳとなる。
この状態では、図２１の単位シフトレジスタＳＲkは、図１９と等価な回路となる。即ち、プルアップ駆動回路２１では、トランジスタＱ３ｎ，Ｑ８ｎ，Ｑ２１ｎが、それぞれ図１９のトランジスタＱ３，Ｑ８，Ｑ２１と同様の動作を行い、トランジスタＱ３ｒ，Ｑ２１ｒは当該単位シフトレジスタＳＲkの動作には寄与しない（トランジスタＱ３ｒ，Ｑ２１ｒはオフ状態に維持される。トランジスタＱ８は、２行後の選択信号Ｇk+2の活性期間にオンするが、そのときノードＮ４はＬレベルである（図２０参照）。）。従って、トランジスタＱ３ｎは、２行前の選択信号Ｇk-2の活性化に応じてノードＮ１を充電する第１充電回路として機能する。またトランジスタＱ２１ｎは、２行前の選択信号Ｇk-2が活性化してからクロック信号ＣＬＫ３が活性化するまでの間にノードＮ３ｎを充電し、その後クロック信号ＣＬＫ３が非活性化する前にノードＮ３ｎを放電する第１充放電回路として機能する。
またプルダウン駆動回路２２は、図１９のものと同様に動作する。つまりプルダウン駆動回路２２は、２行前の選択信号Ｇk-2の活性化に応じてノードＮ２をＬレベルにし、２行後の選択信号Ｇk+2の活性化に応じてノードＮ２をＨレベルに変化させる。またノードＮ２をＨレベルにした後は、トランジスタＱ６，Ｑ７、Ｑ２８で構成されるハーフラッチ回路により、次のフレームで２行前の選択信号Ｇk-2が活性化されるまでその状態を維持する。
従って、順方向シフト時の単位シフトレジスタＳＲkは、第１入力端子ＩＮ１に供給される２行前の選択信号Ｇk-2とクロック信号ＣＬＫ３の活性化に応じてセット状態（トランジスタＱ１がオン、トランジスタＱ２がオフの状態）になり、第３入力端子ＩＮ３に供給される２行後の選択信号Ｇk+2の活性化に応じてリセット状態（トランジスタＱ１がオフ、トランジスタＱ２がオン）になる。よって、当該単位シフトレジスタＳＲkは、順方向シフトを行う単位シフトレジスタとして機能する。
逆方向シフト時には、第１電圧信号ＶｎはＬレベル（ＶＳＳ）、第２電圧信号ＶｒはＨレベル（ＶＤＤ）なので、プルアップ駆動回路２１においては、トランジスタＱ２１ｎがオフ、トランジスタＱ２１ｒがオン、トランジスタＱ２９ｎがオン、トランジスタＱ２９ｒがオフの状態となる。ノードＮ３ｒがトランジスタＱ２１ｒを通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になるので、トランジスタＱ３ｒはオンになる。またノードＮ３ｎがオン状態のトランジスタＱ２９ｎによりＬレベル（ＶＳＳ）に維持されるため、トランジスタＱ３ｎはオフに維持される。
プルダウン駆動回路２２においては、トランジスタＱ２６のドレイン（第１電圧信号端子Ｔ１）の電位はＶＳＳ、トランジスタＱ２７のソース（第２電圧信号端子Ｔ２）の電位はＶＤＤとなる。
この状態では、単位シフトレジスタＳＲkのプルアップ駆動回路２１において、順方向シフト時とは反対に、トランジスタＱ３ｒ，Ｑ８ｒ，Ｑ２１ｒが、それぞれ図１９のトランジスタＱ３，Ｑ８，Ｑ２１と同様の動作を行い、トランジスタＱ３ｎ，Ｑ８ｎ，Ｑ２１ｎは当該単位シフトレジスタＳＲkの動作には寄与しない。つまり、トランジスタＱ３ｒは、２行後の選択信号Ｇk+2の活性化に応じてノードＮ１を充電する第２充電回路として機能する。またトランジスタＱ２１ｒは、２行後の選択信号Ｇk+2が活性化してからクロック信号ＣＬＫ２が活性化するまでの間にノードＮ３ｎを充電し、その後クロック信号ＣＬＫ２が非活性化する前にノードＮ３ｒを放電する第２充放電回路として機能する。
またプルダウン駆動回路２２も順方向シフト時とは反対に、２行後の選択信号Ｇk+2の活性化に応じてノードＮ２をＬレベルにし、２行前の選択信号Ｇk-2の活性化に応じてノードＮ２をＨレベルに変化させる。またノードＮ２をＨレベルにした後は、トランジスタＱ６，Ｑ７、Ｑ２８で構成されるハーフラッチ回路により、次のフレームで２行前の選択信号Ｇk-2が活性化されるまでその状態を維持する。
従って、逆方向シフト時の単位シフトレジスタＳＲは、第３入力端子ＩＮ３に供給される２行後の選択信号Ｇk+2の活性化に応じてセット状態（トランジスタＱ１がオン、トランジスタＱ２がオフの状態）になり、第１入力端子ＩＮ１に供給される２行前の選択信号Ｇk-2の活性化に応じてリセット状態（トランジスタＱ１がオフ、トランジスタＱ２がオン）になる。よって、当該単位シフトレジスタＳＲkは、逆方向シフトを行う単位シフトレジスタとして機能する。
本実施の形態に係る単位シフトレジスタＳＲにおいては、トランジスタＱ３ｎ，Ｑ３ｒの寄生容量（ゲート・チャネル間容量、ゲートとソース・ドレインとの間のオーバラップ容量など）がノードＮ３ｎ，Ｎ３ｒの昇圧手段として機能する。それにより、トランジスタＱ３ｎあるいはＱ３ｒがノードＮ１のプリチャージを行うとき、そのゲート電位が上昇され、トランジスタＱ３ｎ，Ｑ３ｒは非飽和領域で動作する。よってノードＮ３ｎ，Ｎ３ｒの昇圧させるためのＭＯＳ容量素子を別途設ける必要がない。従って、より小面積のゲート線駆動回路を実現できる。よって、双方向シフトが可能なゲート線駆動回路を、実施の形態２、３よりも小面積で実現できる。
＜実施の形態８＞
以上の説明では、図２や図１２に示したように、奇数ドライバ３０ａと偶数ドライバ３０ｂとを、互いに液晶アレイ部１０を挟んで配設する例を示した。それにより、基板上のゲート線駆動回路３０の形成領域を効率よく利用することができる。しかしゲート線駆動回路３０の単位シフトレジスタＳＲへクロック信号ＣＬＫ１〜ＣＬＫ３を供給するための配線（クロック配線）に必要な長さが長くなるので、クロック配線の寄生抵抗や寄生容量が大きくなる。それによりクロック信号の遅延が生じると、ゲート線駆動回路３０の高速動作化の妨げと成り得る。
そこで本実施の形態では、高速動作を重要視する場合を想定し、ゲート線駆動回路３０（奇数ドライバ３０ａおよび偶数ドライバ３０ｂ）の単位シフトレジスタＳＲを全て液晶アレイ部１０の片側に形成して、クロック配線の長さの短縮化を図る。特に、ゲート線駆動回路３０を、液晶アレイ部１０の位置に対してクロック信号発生器３１に近い側に配置すれば、クロック配線の長さをより短くすることができ効果的である。
図２２および図２３は、実施の形態８に係るゲート線駆動回路の構成を示すブロック図である。例えば図１９のような順方向シフトのみを行う単位シフトレジスタＳＲを用いてゲート線駆動回路３０を構成する場合、図２２の構成となる（各要素の接続関係は図２と同様である）。また例えば図２１のような双方向シフトを行う単位シフトレジスタＳＲを用いてゲート線駆動回路３０を構成する場合、図２３の構成となる（各要素の接続関係は図１２と同様である）。
本実施の形態によれば、クロック配線を短くできるため、その寄生抵抗や寄生容量を小さくでき、クロック信号の遅延を抑えることができる。従って、ゲート線駆動回路３０の高速動作化に寄与できる。
３０ ゲート線駆動回路、３０ａ 奇数ドライバ、３０ｂ 偶数ドライバ、ＳＲ 単位シフトレジスタ、３１ クロック信号発生器、３２ スタートパルス発生器、３３ 電圧発生回路、３４ スタート・エンドパルス発生器。

Claims (18)

  1. 複数の走査線と、
    前記複数の走査線に直交する複数の信号線と、
    前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
    前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る奇数ドライバと、
    前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る偶数ドライバと
    を有する走査線駆動回路を備える電気光学装置であって、
    前記奇数および偶数ドライバは、
    前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    ２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子を有し、
    前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、
    前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    出力信号が出力される出力端子と、
    前記２ライン前の単位シフトレジスタの出力信号に対し１ライン分の走査期間だけ位相の遅れた第１クロック信号を受ける第２入力端子と、
    前記第１クロック信号よりも１ライン分の走査期間だけ位相の遅れた第２クロック信号を受けるクロック端子と、
    前記第２クロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードに電源電位を供給する第２トランジスタと、
    前記第２トランジスタの制御電極が接続する第２ノードを、前記第１入力端子が受ける信号に基づいて充電する充電回路と、
    前記第２ノードを、前記第１クロック信号に基づいて昇圧する昇圧回路を備える
    ことを特徴とする電気光学装置。
  2. 請求項１記載の電気光学装置であって、
    前記充電回路は、
    前記第１入力端子に接続した制御電極を有し、前記第２ノードを充電する第３トランジスタであり、
    前記昇圧回路は、
    前記第２ノードと前記第２入力端子との間を容量結合するＭＯＳ（Metal Oxide Semiconductor）容量素子である
    ことを特徴とする電気光学装置。
  3. 複数の走査線と、
    前記複数の走査線に直交する複数の信号線と、
    前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
    前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る奇数ドライバと、
    前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る偶数ドライバと
    を有する走査線駆動回路を備える電気光学装置であって、
    前記奇数および偶数ドライバは、
    前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    ２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子を有し、
    前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、
    前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    出力信号が出力される出力端子と、
    前記２ライン前の単位シフトレジスタの出力信号に対し１ライン分の走査期間だけ位相の遅れた第１クロック信号を受ける第２入力端子と、
    前記第１クロック信号よりも１ライン分の走査期間だけ位相の遅れた第２クロック信号を受けるクロック端子と、
    前記第２クロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードに前記第１クロック信号を供給する第２トランジスタと、
    前記第１入力端子が受ける信号の活性化の次に前記第１クロック信号が活性化するとき、前記第２トランジスタの制御電極が接続する第２ノードを前記第１クロック信号の振幅よりも大きい電圧に昇圧する昇圧手段と備える
    ことを特徴とする電気光学装置。
  4. 請求項３記載の電気光学装置であって、
    前記昇圧手段は、
    前記第１入力端子が受ける信号が活性化してから前記第１クロック信号が活性化するまでの間に前記第２ノードを充電し、その後、前記第１クロック信号が非活性化する前に前記第２ノードを放電する充放電回路を備える
    ことを特徴とする電気光学装置。
  5. 請求項４記載の電気光学装置であって、
    前記充放電回路は、
    電源電位が供給される制御電極、前記第２ノードに接続した一方の電流電極を有する第３トランジスタを含む
    ことを特徴とする電気光学装置。
  6. 請求項５記載の電気光学装置であって、
    前記第３トランジスタの他方の電流電極は、前記第１入力端子が受ける信号の活性化に応じて充電され、前記第１ノードが充電されたのに応じて放電される
    ことを特徴とする電気光学装置。
  7. 複数の走査線と、
    前記複数の走査線に直交する複数の信号線と、
    前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
    前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な奇数ドライバと、
    前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な偶数ドライバと
    を有する走査線駆動回路を備える電気光学装置であって、
    前記奇数および偶数ドライバは、
    前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    ２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子と、
    ２ライン後の単位シフトレジスタの出力信号を受ける第３入力端子とを有し、
    順方向シフト時には、前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させ、
    逆方向シフト時には、前記第３入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、
    前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    出力信号が出力される出力端子と、
    １ライン前の単位シフトレジスタの出力信号と同相の第１クロック信号を受ける第２入力端子と、
    １ライン後の単位シフトレジスタの出力信号と同相の第２クロック信号を受ける第４入力端子と、
    順方向シフト時には前記第１クロック信号よりも１ライン分の走査期間だけ位相が遅れ、逆方向シフト時には前記第２クロック信号よりも１ライン分の走査期間だけ位相が遅れる第３クロック信号を受けるクロック端子と、
    前記第３クロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードに電源電位を供給する第２トランジスタと、
    前記第２トランジスタの制御電極が接続する第２ノードを、所定の第３ノードの信号に基づいて充電する充電回路と、
    前記第２ノードを、所定の第４ノードの信号に基づいて昇圧する昇圧回路と、
    順方向シフト時には前記第１入力端子を前記第３ノードに接続させると共に前記第２入力端子を前記第４ノードに接続させ、逆方向シフト時には前記第３入力端子を前記第３ノードに接続させると共に前記第４入力端子を前記第４ノードに接続させる切り換え回路とを備える
    ことを特徴とする電気光学装置。
  8. 請求項７記載の電気光学装置であって、
    前記充電回路は、
    前記第３ノードに接続した制御電極を有し、前記第２ノードを充電する第３トランジスタであり、
    前記昇圧回路は、
    前記第２ノードと前記第４ノードとの間を容量結合するＭＯＳ容量素子である
    ことを特徴とする電気光学装置。
  9. 複数の走査線と、
    前記複数の走査線に直交する複数の信号線と、
    前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
    前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な奇数ドライバと、
    前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な偶数ドライバと
    を有する走査線駆動回路を備える電気光学装置であって、
    前記奇数および偶数ドライバは、
    前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    ２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子と、
    ２ライン後の単位シフトレジスタの出力信号を受ける第３入力端子とを有し、
    順方向シフト時には、前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させ、
    逆方向シフト時には、前記第３入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、
    前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    出力信号が出力される出力端子と、
    １ライン前の単位シフトレジスタの出力信号と同相の第１クロック信号を受ける第２入力端子と、
    １ライン後の単位シフトレジスタの出力信号と同相の第２クロック信号を受ける第４入力端子と、
    順方向シフト時には前記第１クロック信号よりも１ライン分の走査期間だけ位相が遅れ、逆方向シフト時には前記第２クロック信号よりも１ライン分の走査期間だけ位相が遅れる第３クロック信号を受けるクロック端子と、
    互いに相補な第１および第２電圧信号をそれぞれ受ける第１および第２電圧信号端子と、
    前記第３クロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードに前記第１電圧信号を供給する第２トランジスタと、
    前記第２トランジスタの制御電極が接続する第２ノードに、前記第１入力端子が受ける信号に基づいて前記第１電圧信号を供給する第１充電回路と、
    前記第２ノードを、前記第１クロック信号に基づいて昇圧する第１昇圧回路と、
    前記第１ノードに前記第２電圧信号を供給する第３トランジスタと、
    前記第３トランジスタの制御電極が接続する第３ノードに、前記第３入力端子が受ける信号に基づいて前記第２電圧信号を供給する第２充電回路と、
    前記第３ノードを、前記第２クロック信号に基づいて昇圧する第２昇圧回路とを備える
    ことを特徴とする電気光学装置。
  10. 請求項９記載の電気光学装置であって、
    前記第１充電回路は、
    前記第１入力端子に接続した制御電極を有し、前記第２ノードと前記第１電圧信号端子との間に接続する第４トランジスタであり、
    前記第１昇圧回路は、
    前記第２ノードと前記第２入力端子との間を容量結合するＭＯＳ容量素子であり、
    前記第２充電回路は、
    前記第３入力端子に接続した制御電極を有し、前記第３ノードと前記第２電圧信号端子との間に接続する第５トランジスタであり、
    前記第２昇圧回路は、
    前記第３ノードと前記第４入力端子との間を容量結合するＭＯＳ容量素子である
    ことを特徴とする電気光学装置。
  11. 複数の走査線と、
    前記複数の走査線に直交する複数の信号線と、
    前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
    前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な奇数ドライバと、
    前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成り、信号のシフト方向を切り換え可能な偶数ドライバと
    を有する走査線駆動回路を備える電気光学装置であって、
    前記奇数および偶数ドライバは、
    前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    ２ライン前の単位シフトレジスタの出力信号を受ける第１入力端子と、
    ２ライン後の単位シフトレジスタの出力信号を受ける第３入力端子とを有し、
    順方向シフト時には、前記第１入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させ、
    逆方向シフト時には、前記第３入力端子が受ける信号の活性期間から２ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、
    奇数ドライバの出力信号と偶数ドライバの出力信号とは、１ライン分の走査期間だけ位相が異なり、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    出力信号が出力される出力端子と、
    １ライン前の単位シフトレジスタの出力信号と同相の第１クロック信号を受ける第２入力端子と、
    １ライン後の単位シフトレジスタの出力信号と同相の第２クロック信号を受ける第４入力端子と、
    順方向シフト時には前記第１クロック信号よりも１ライン分の走査期間だけ位相が遅れ、逆方向シフト時には前記第２クロック信号よりも１ライン分の走査期間だけ位相が遅れる第３クロック信号を受けるクロック端子と、
    前記第３クロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードに前記第１クロック信号を供給する第２トランジスタと、
    前記第１ノードに前記第２クロック信号を供給する第３トランジスタと、
    順方向シフト時に、前記第１入力端子が受ける信号の活性化の次に前記第１クロック信号が活性化するとき、前記第２トランジスタの制御電極が接続する第２ノードを前記第１クロック信号の振幅よりも大きい電圧に昇圧する第１昇圧手段と、
    逆方向シフト時に、前記第３入力端子が受ける信号の活性化の次に前記第２クロック信号が活性化するとき、前記第３トランジスタの制御電極が接続する第３ノードを前記第２クロック信号の振幅よりも大きい電圧に昇圧する第２昇圧手段とを備え、
    順方向シフト時には前記第３トランジスタがオフに維持され、
    逆方向シフト時には前記第２トランジスタがオフに維持される
    ことを特徴とする電気光学装置。
  12. 請求項２、請求項８又は請求項１０のいずれか一項に記載の電気光学装置であって、
    前記ＭＯＳ容量素子は、ゲートと２つの電流電極を備えるＭＯＳトランジスタで構成されており、
    前記ゲートは前記ＭＯＳ容量素子の一方の端子として用いられ、
    前記２つの電流電極の少なくとも片方は前記ＭＯＳ容量素子の他方の端子として用いられ、前記ＭＯＳ容量素子の他方の端子として用いられない電流電極があれば、その電流電極はフローティングまたは一定電圧が供給された状態にされる
    ことを特徴とする電気光学装置。
  13. 請求項１２記載の電気光学装置であって、
    前記ＭＯＳトランジスタのゲート長はゲート幅よりも大きい
    ことを特徴とする電気光学装置。
  14. 請求項１２記載の電気光学装置であって、
    前記ＭＯＳトランジスタは、
    互いに異なる幅の電流電極を有しており、幅の狭い方の電流電極が前記ＭＯＳ容量素子の他方の端子として用いられ、幅の広い方の電流電極はフローティングまたは一定電圧が供給された状態にされる
    ことを特徴とする電気光学装置。
  15. 請求項１４記載の電気光学装置であって、
    前記ＭＯＳトランジスタにおいて、
    幅の広い方の電流電極は、当該ＭＯＳトランジスタのゲートが非活性レベルのときは一定電圧が供給され、活性レベルのときはフローティングにされる
    ことを特徴とする電気光学装置。
  16. 請求項１から請求項１５のいずれか一項に記載の電気光学装置であって、
    前記奇数ドライバおよび前記偶数ドライバには、互いに略同一の長さの配線を通してクロック信号が供給される
    ことを特徴とする電気光学装置。
  17. 請求項１から請求項１６のいずれか一項に記載の電気光学装置であって、
    前記走査線は、表示素子の画素を駆動するものである
    ことを特徴とする電気光学装置。
  18. 請求項１から請求項１６のいずれか一項に記載の電気光学装置であって、
    前記走査線は、撮像素子の画素を駆動するものである
    ことを特徴とする電気光学装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834855B2 (en) 2004-08-25 2010-11-16 Apple Inc. Wide touchpad on a portable computer
US20090174679A1 (en) 2008-01-04 2009-07-09 Wayne Carl Westerman Selective Rejection of Touch Contacts in an Edge Region of a Touch Surface
JP5665299B2 (ja) 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
US8294047B2 (en) 2008-12-08 2012-10-23 Apple Inc. Selective input signal rejection and modification
JP5484109B2 (ja) 2009-02-09 2014-05-07 三菱電機株式会社 電気光学装置
TWI420493B (zh) * 2009-12-17 2013-12-21 Au Optronics Corp 閘極驅動電路
KR101094286B1 (ko) * 2010-05-10 2011-12-19 삼성모바일디스플레이주식회사 발광 제어 구동부, 이를 이용한 발광 표시 장치, 및 발광 제어 신호 구동 방법
KR101349781B1 (ko) * 2010-07-01 2014-01-09 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 액정표시장치
JP5153011B2 (ja) * 2010-07-30 2013-02-27 株式会社ジャパンディスプレイセントラル 液晶表示装置
TWI407402B (zh) * 2010-09-29 2013-09-01 Au Optronics Corp 雙向傳遞移位暫存器
TWI415063B (zh) * 2010-10-12 2013-11-11 Au Optronics Corp 雙向傳遞移位暫存器的驅動架構
KR101753774B1 (ko) * 2010-10-22 2017-07-20 삼성디스플레이 주식회사 Ａｌｓ 드라이버 회로 및 이를 포함하는 액정표시장치
US8941577B2 (en) * 2010-11-10 2015-01-27 Sharp Kabushiki Kaisha Liquid crystal display with dummy stages in shift register and its clock signal operation
KR20120065788A (ko) * 2010-12-13 2012-06-21 삼성모바일디스플레이주식회사 쉬프트 레지스터 및 표시 장치
TWI426486B (zh) * 2010-12-16 2014-02-11 Au Optronics Corp 運用於電荷分享畫素的整合面板型閘極驅動電路
TWI445310B (zh) * 2010-12-27 2014-07-11 Au Optronics Corp 移位暫存器
JP5618821B2 (ja) 2010-12-28 2014-11-05 株式会社ジャパンディスプレイ 双方向シフトレジスタ及びこれを用いた画像表示装置
KR101871188B1 (ko) * 2011-02-17 2018-06-28 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
KR101832950B1 (ko) * 2011-03-28 2018-04-16 삼성디스플레이 주식회사 표시 장치
KR101983976B1 (ko) 2011-05-13 2019-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101776064B1 (ko) * 2011-06-10 2017-09-08 삼성디스플레이 주식회사 터치 스크린 패널
JP6004560B2 (ja) * 2011-10-06 2016-10-12 株式会社ジャパンディスプレイ 表示装置
JP2013093565A (ja) 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013247839A (ja) * 2012-05-29 2013-12-09 Toshiba Corp 電圧発生回路、及びこの電圧発生回路を含む半導体装置
CN103578433B (zh) * 2012-07-24 2015-10-07 北京京东方光电科技有限公司 一种栅极驱动电路、方法及液晶显示器
CN103594118B (zh) * 2012-08-17 2016-09-07 瀚宇彩晶股份有限公司 液晶显示器及其双向移位寄存装置
CN103236273B (zh) * 2013-04-16 2016-06-22 北京京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US9123590B2 (en) * 2013-05-30 2015-09-01 Beijing Boe Display Technology Co., Ltd. Array substrate, display device and method for fabricating array substrate
US9583063B2 (en) 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
CN103700355B (zh) * 2013-12-20 2016-05-04 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN103985346B (zh) * 2014-05-21 2017-02-15 上海天马有机发光显示技术有限公司 一种tft阵列基板、显示面板和显示基板
WO2016018105A1 (ko) * 2014-07-31 2016-02-04 엘지디스플레이 주식회사 표시장치
KR102185119B1 (ko) * 2014-07-31 2020-12-02 엘지디스플레이 주식회사 표시장치
CN104376825B (zh) * 2014-11-20 2017-02-22 深圳市华星光电技术有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
KR101693088B1 (ko) * 2014-12-31 2017-01-04 엘지디스플레이 주식회사 스캔 구동부를 포함하는 표시패널 및 그의 구동방법
CN105609074B (zh) * 2016-01-25 2018-11-06 京东方科技集团股份有限公司 一种移位寄存器电路、阵列基板和显示装置
KR102518746B1 (ko) * 2016-06-01 2023-04-07 삼성디스플레이 주식회사 표시 장치
WO2018035211A1 (en) * 2016-08-18 2018-02-22 Optum, Inc. System and method of automated extraction and visualization of knowledge about enterprise technology, personnel and business functions
CN106297615B (zh) * 2016-09-09 2017-12-22 京东方科技集团股份有限公司 显示装置的检测电路及方法
KR102710414B1 (ko) * 2016-12-29 2024-09-25 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치
KR102634769B1 (ko) * 2016-11-30 2024-02-06 엘지디스플레이 주식회사 시프트 레지스터 및 이를 이용한 표시장치
US10424266B2 (en) * 2016-11-30 2019-09-24 Lg Display Co., Ltd. Gate driving circuit and display device using the same
KR102724100B1 (ko) * 2016-11-30 2024-10-31 엘지디스플레이 주식회사 내장형 스캔 구동부를 포함하는 디스플레이 장치
JP2019191396A (ja) * 2018-04-26 2019-10-31 シャープ株式会社 表示装置
TWI698852B (zh) * 2018-08-23 2020-07-11 友達光電股份有限公司 顯示裝置及其驅動方法
US10825414B2 (en) * 2018-10-26 2020-11-03 Sharp Kabushiki Kaisha Scanning signal line drive circuit, display device provided with same, and drive method for scanning signal line
TWI688841B (zh) * 2018-11-30 2020-03-21 虹光精密工業股份有限公司 利用電容特性操作之移位電路及其列印頭與列印裝置
CN109686333A (zh) * 2019-02-01 2019-04-26 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示装置
CN113096606B (zh) * 2019-12-23 2022-11-04 深圳市柔宇科技股份有限公司 Goa电路、显示面板及电子装置
CN111933083B (zh) * 2020-08-21 2023-04-07 京东方科技集团股份有限公司 移位寄存器单元、驱动方法和显示装置
CN111933084B (zh) * 2020-09-02 2023-04-14 京东方科技集团股份有限公司 一种栅极驱动电路、阵列基板、显示装置、以及驱动方法
CN112634811B (zh) * 2021-01-05 2024-07-23 厦门天马微电子有限公司 移位寄存器及驱动方法、扫描驱动电路、显示面板和装置
CN113823212B (zh) * 2021-09-28 2022-05-31 惠科股份有限公司 显示面板的驱动方法、电路和显示装置
CN116897386A (zh) * 2022-01-29 2023-10-17 京东方科技集团股份有限公司 显示基板、显示装置、显示基板的制作方法
CN114974127B (zh) * 2022-06-30 2024-06-14 武汉天马微电子有限公司 显示面板及其显示驱动电路和显示驱动方法
KR20240027171A (ko) * 2022-08-22 2024-03-04 삼성디스플레이 주식회사 표시 장치
US12451080B2 (en) 2022-11-14 2025-10-21 Samsung Display Co., Ltd. Scan driving circuit, sensing driving circuit, and display device including the same
KR20240071460A (ko) * 2022-11-14 2024-05-23 삼성디스플레이 주식회사 표시 장치
US12271498B2 (en) 2023-08-21 2025-04-08 Optum, Inc. Graph-based data compliance using natural language text
CN117253454A (zh) * 2023-09-26 2023-12-19 厦门天马光电子有限公司 显示面板及显示装置
KR20250082232A (ko) * 2023-11-30 2025-06-09 엘지디스플레이 주식회사 디스플레이 장치 및 레벨 시프터

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US350045A (en) * 1886-09-28 Wilbur f
JPS5788594A (en) 1980-11-19 1982-06-02 Fujitsu Ltd Semiconductor circuit
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
US5198803A (en) * 1990-06-06 1993-03-30 Opto Tech Corporation Large scale movie display system with multiple gray levels
US5528199A (en) * 1994-12-30 1996-06-18 At&T Corp. Closed-loop frequency control of an oscillator circuit
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3777706B2 (ja) * 1997-02-21 2006-05-24 ソニー株式会社 表示装置
JP3755277B2 (ja) * 1998-01-09 2006-03-15 セイコーエプソン株式会社 電気光学装置の駆動回路、電気光学装置、及び電子機器
JPH11205145A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp Ａｄ変換器
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4540142B2 (ja) * 1999-01-19 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6512504B1 (en) * 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
JP3800863B2 (ja) 1999-06-02 2006-07-26 カシオ計算機株式会社 表示装置
JP3647364B2 (ja) * 2000-07-21 2005-05-11 Ｎｅｃエレクトロニクス株式会社 クロック制御方法及び回路
US6570443B2 (en) * 2000-10-17 2003-05-27 Asulab S.A. Amplitude control of an alternating signal generated by an electronic device such as an oscillator circuit
US7508479B2 (en) * 2001-11-15 2009-03-24 Samsung Electronics Co., Ltd. Liquid crystal display
US6853052B2 (en) * 2002-03-26 2005-02-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a buffer layer against stress
CN1666242A (zh) * 2002-04-26 2005-09-07 东芝松下显示技术有限公司 用于场致发光显示屏的驱动电路
TWI298478B (en) 2002-06-15 2008-07-01 Samsung Electronics Co Ltd Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
US7337410B2 (en) * 2002-11-06 2008-02-26 Julius Lin Virtual workstation
US7369111B2 (en) 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
JP4364577B2 (ja) * 2003-07-31 2009-11-18 株式会社半導体エネルギー研究所 半導体素子の評価方法
JP2005250382A (ja) * 2004-03-08 2005-09-15 Seiko Epson Corp 電気光学装置の駆動方法、電気光学装置および電子機器
KR101032945B1 (ko) * 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US7177182B2 (en) * 2004-03-30 2007-02-13 Impinj, Inc. Rewriteable electronic fuses
TWI297793B (en) * 2004-05-21 2008-06-11 Sanyo Electric Co Liquid crystal display device
US7142146B2 (en) * 2004-07-22 2006-11-28 Renesas Technology America, Inc. Method and system for reducing interference between analog circuits operating from a common power supply
JP2006106394A (ja) 2004-10-06 2006-04-20 Alps Electric Co Ltd 液晶駆動回路および液晶表示装置
US8120077B2 (en) * 2004-12-16 2012-02-21 Panasonic Corporation Solid-state imaging device comprising doped channel stop at isolation regions to suppress noise
KR101166580B1 (ko) 2004-12-31 2012-07-18 엘지디스플레이 주식회사 액정표시소자
GB2440683B (en) * 2005-02-23 2010-12-08 Zienon L L C Method and apparatus for data entry input
TW200703195A (en) 2005-03-22 2007-01-16 Koninkl Philips Electronics Nv A shift register circuit
KR101112213B1 (ko) 2005-03-30 2012-02-27 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR101143004B1 (ko) * 2005-06-13 2012-05-11 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
JP4644087B2 (ja) 2005-09-29 2011-03-02 株式会社 日立ディスプレイズ シフトレジスタ回路及びそれを用いた表示装置
JP5132884B2 (ja) * 2005-12-28 2013-01-30 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
US8334960B2 (en) * 2006-01-18 2012-12-18 Samsung Display Co., Ltd. Liquid crystal display having gate driver with multiple regions
JP5128102B2 (ja) * 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912121B2 (ja) 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路
TWI349245B (en) 2006-03-22 2011-09-21 Au Optronics Corp Liquid crystal display and shift register unit thereof
JP5069950B2 (ja) * 2006-06-02 2012-11-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7443202B2 (en) * 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5204998B2 (ja) * 2006-06-30 2013-06-05 株式会社半導体エネルギー研究所 半導体装置
US8095104B2 (en) * 2006-06-30 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device having the same
TWI295457B (en) 2006-07-03 2008-04-01 Wintek Corp Flat display structure
TWI675358B (zh) * 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI346929B (en) 2006-10-13 2011-08-11 Au Optronics Corp Gate driver and driving method of liquid crystal display device
JP5179849B2 (ja) * 2006-12-28 2013-04-10 株式会社半導体エネルギー研究所 半導体装置
JP5365007B2 (ja) * 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP2008287753A (ja) 2007-05-15 2008-11-27 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US8803781B2 (en) * 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR100846968B1 (ko) * 2007-05-21 2008-07-17 삼성에스디아이 주식회사 유기전계발광표시장치
JP5317442B2 (ja) * 2007-07-18 2013-10-16 三菱電機株式会社 画像表示装置及び画像表示装置の駆動方法
US7639097B2 (en) * 2007-10-11 2009-12-29 Freescale Semiconductor, Inc. Crystal oscillator circuit having fast start-up and method therefor
TWI366834B (en) 2007-11-21 2012-06-21 Wintek Corp Shift register
JP2009169071A (ja) * 2008-01-16 2009-07-30 Sony Corp 表示装置
CN102224539B (zh) * 2008-12-10 2013-10-23 夏普株式会社 扫描信号线驱动电路、移位寄存器和移位寄存器的驱动方法
JP5484109B2 (ja) 2009-02-09 2014-05-07 三菱電機株式会社 電気光学装置
TWI498786B (zh) * 2009-08-24 2015-09-01 Semiconductor Energy Lab 觸控感應器及其驅動方法與顯示裝置
HK1147905A2 (en) * 2010-06-30 2011-08-19 李子青 System and method for virtual touch sensing
WO2012029671A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 半導体装置、半導体装置ユニット、アクティブマトリクス基板、液晶パネル、および液晶表示装置

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