JPS59161921A

JPS59161921A - 非同期型ブ−ト・ストラツプ・バツフア回路装置

Info

Publication number: JPS59161921A
Application number: JP58035867A
Authority: JP
Inventors: Atsushi Sasaki; 佐々木　厚志
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1983-03-07
Filing date: 1983-03-07
Publication date: 1984-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）この発明は、完全スタティック動作型の非同期型プート
・ストラップ・バッファ回路装置に関する。

（従来技術）従来、非同期型回路方式を使用したメモリおよびロジッ
クなどの半導体回路装置には、消費電力を減少させるた
め、または、高速動作を行うために、バッファ回路装置
として非同期型、すなわち、完全スタティック型のプー
ト・ストラップ回路装置が広く使用されている。

第１図に、従来のスタティック動作型プート・ストラッ
プ・バッファ回路装置を示す。この第１図において、１
は前□段駆動回路で、その出力点Ａは、スイッチインク
・ゲートとして作用するエンハンスト・タイプ・トラン
ジスタＴ１のドレインに接続される。

このトランジスタＴ１のゲートは電源電圧Ｖｃｃに接続
され、ソースは接続点Ｂ、すなわち、エンハンスメント
・タイプ・トランジスタＴ２のゲートに接続される。ト
ランジスタＴ２のドレインは電源電圧Ｖｃｃに接続され
、ソースは出力点りに接続されるとともに、エンハンス
メント・タイプ・トランジスタＴ３のドレインに接続さ
れ、この出力点りと接続点３間に、プート・ストラップ
・コンデンサＣ３が接続される。

さらに、出力点りと接地間には、コンデンサ（負荷容量
）Ｃ４が接続されている。トランジスタＴ３　のソース
は接地されている。

一方、前段駆動回路・１の出力点ＡはトランジスタＴ１
のほかに、エンハンスメント・タイプ・トランジスタＴ
５のゲートに接続されている。トランジスタＴ５のドレ
インは、デプレッション・タイプ・トランジスタＴ４の
ソースおよびゲートに接続され、この接続点がＣであり
、この接続点ＣはトランジスタＴ３のゲートに接続され
る。トランジスタＴ４のドレインは電源電圧Ｖｃｃに接
続され、トランジスタＴ５のソースは接地されている。

なお、Ｃ１は前段駆動回路１、の出力負荷容量で、Ａ点
とアース間に接続され、Ｃ２は接続点Ｂでの浮遊容量で
ある。また、上記トランジスタはすべてＭＯＳ）ランジ
スタである。

このように構成された従来のスターティック動作型プー
ト・ストラップ・ノくツファ回路装置の動作を説明する
。まず、前段駆動回路１の出力点Ａが低レベルであると
き、トランジスタＴ１は導通状態であるので、接続点Ｂ
も低レベルとなり、トランジスタＴ２は非導通となる。

また、トランジスタＴ５も非導通となり、トランジスタ
Ｔ４がデプレッション・タイプのトランジスタであるた
め、接続点Ｃは電源電圧Ｖｃｃとなり、トランジスタＴ
３は、導通状態となる。したがって、出力点りは低レベ
ルとなる。

一方、前段駆動回路１の出力点Ａが低レベルから高レベ
ルに上昇したときの各部の波形は第２図のようになる。

以後、この波形図を参照して説明する。

まず、前段駆動回路１の出力点Ａの電圧は第２図（ａ）
に示すように除々に上昇し、これにともなって、接続点
Ｂの電位もトランジスタＴ１を介して、除々に上昇し、
第２図（ｂ）に示すように、トランジスタＴ２のしきい
値ＶＴを超えた時間ｔ２からトランジスタＴ２は導通状
態となる。

一方、出力点Ａの電位がトランジスタＴ５のしきい値Ｖ
Ｔを超えた時間１．から、トランジスタＴ５は導通し、
接続点Ｃの電位は第２図（ｅ）に示すように下降し始め
る。そして、この接続点Ｃの電位がトランジスタＴ３の
しきい値ＶＴを下まわった時間１．からトランジスタＴ
３は非導通となシ、出力点りの電位はトランジスタＴ２
からの充電により、第２図（ｄ）ノに示すように上昇する。

接続点Ｂの電位がＶｃｃの電位に、前段駆動回路Ｉの出
力点Ａの電位がＶｃｃ　−ＶＴの電位になる時間ｔ４ま
では、トランジスタＴ１が導通であるので、接続点りの
電圧上昇分ΔＶ１はコンデンサｃ１とＣ２との和と、プ
ート・ストラップ・コンデンサｃ３とによッテ・０３／
（Ｃ１＋Ｃ２＋Ｃ３）×／Ｉｖ１°タケトランジスタＴ
２のゲートにフィード・バックされる。

時間ｔ４以降は、トランジスタＴ１が非導通となるので
、出力点りの電位上昇分ΔＶ２はコンデンサｃ２とプー
ト・ストラップ・コンデンサｃ３とによってＣ３／（Ｃ
２＋Ｃ３）　ＸΔｖ２だけトランジスタＴ２のゲート電
位にフィード・バックされる。

したがって、出力点りの電位上昇が前記二段階のフィー
ド・バックにより促進されて、バッファ回路の駆動能力
が向上する。

しかしながら、このような従来の装置では、バッファ回
路の駆動能力を向上させようとするとき、前段駆動回路
１の負荷容ｔｔｃ１が比較的大きな場合、時間ｔ３から
ｔ４までの出力点りの立上り特性は緩慢となるため、プ
ート・ストラップ・コンデンサＣ３の容量を大きくする
必要があり、その分、前段駆動回路１の負荷容量Ｃ１を
大きくしたのと等価となり、またトランジスタＴ２の負
荷を大きくすることになる。

さらに、プート・ストラップの利きを良くするためには
、時間ｔ！とｔ３との間を充分にとる必要があるため、
トランジスタＴ５のドライブ能力を下げる必要がある。

このことは、トランジスタＴ４とトランジスタＴ５との
インバータ比が゛必要なことから、トランジスタＴ４の
ドライブ能力を下げることになり、トランジスタＴ３に
よる出力点りの放電能力を低下させることになる。

このことは、出力点りが高レベルから低レベルに移行す
るに要する時間が増大することを意味するＯしたがって、従来の装置では、バッファ回路の駆動能力
、すなわち、プート・ストラップ効率を上げようとする
とき、スピードが犠牲となった。

（発明の目的）この発明は上記、従来の欠点を除去するためになされた
もので、スピードを犠牲とせず、すぐれた駆動能力を得
ることができる非同期型プート・ストラップ・バッファ
回路装置を提供することを目的とする。

（発明の構成）この発明の非同期型プート・ストラップ・ノくツファ回
路装置は、前段駆動回路により入力検出レベル機能を有
する反転回路を駆動し、この反転回゛　　路の出力によ
シスイッチ回路をオン、オフ制御し、このスイッチ回路
によりバッファ回路の第１の入力レベルと前段駆動回路
の出力負荷を遮断するとともにバッファ回路の第２人力
レベルをコントロールするようにしたものである。

（実施例）以下、この発明の非同期型プート・ストラップ・バッフ
ァ回路装置の実施例について図面に基づき説明する。第
３図はその一実施例の回路図である。この第３図におい
て、１１は前段駆動回路であり、その出力点Ａは、エン
ノ・ンスメント・タイプ・トランジスタＴ１１（スイッ
チインク回路）のドレインに接続され、ソースは接続点
Ｂ、すなわチ、エンハンスメント・タイプ・トランジス
タＴ１２のゲート（バッファ回路の第１の入力）に接続
される。

トランジスタＴ１２のドレイケは電源電圧Ｖｃｃに接続
され、ソースは出力点Ｅに接続されるとともに、エンハ
ンスメント・タイプ・トランジスタＴ１３のドレインに
接続され、この出力点Ｅと接続点３間に、ブー゛ト・ス
トラップ・コンデンサＣ１３が接続されている。

さらに、出力点Ｅと接地間には、コンデンサ（負荷容量
）Ｃ１４が接続されている。トランジスタＴ１３のソー
スは接地されている。

一方、前段駆動回路１１の出力点Ａはトランジスタ１１
め外に、エンノ・ンスメント・タイプ・トランジスタＴ
１５およびエンハンスメント・タイプ・トランジスタＴ
１７のゲートに接続されている。

トランジスタＴ１５のドレインは接続点りに接続される
とともに、デプレッション・タイプ・トランジスタＴ１
４のゲートおよびソースに接続される。

トランジスタＴ１５のソースはトランジスタＴ１７のド
レインに接続され、さらに、エン、ハンスメント・タイ
プ・トランジスタＴ１６のソースに接続されている。こ
の接続点がＣである。トランジスタＴ１７のソースは接
地されている。→ランラスタＴ１６のドレインは電源電
圧Ｖｃｃに接続され、ゲートは接続点りに接続されてい
る。

さらに、この接続点りには、トランジスタＴ１１のゲー
トおよびトランジスタＴ１３のゲート（バッファ回路の
第２の入力）に接続されている。

トランジスタＴ１４．Ｔ１５．Ｔ１６およびＴ１７はイ
ンバータ（反転回路）を構成し、このインバータは入力
レベル検出機能を備えている。

なお、Ｃ１ｌは前段駆動回路１１の出力負荷容量で、出
力点Ａとアース間に接続され、Ｃ１２は接続点Ｂの浮遊
容量である。また、上記トランジスタはすべてＭ５Ｓ）
ランジスタである。

次に、以上の様に構成されたごの発明の非同期型プート
・ストラップ・バッファ回路装置の動作について説明す
る。まず、前段駆動回路１１の出力点Ａが低レベルであ
るとき、トランジスタＴ１５゜Ｔ１７のゲート入力も低
レベルとなり、トランジスタＴ１５およびトランジスタ
Ｔ１７は非導通となるが、このとキ、トランジスタＴ１
４はデプレッション・タイプのトランジスタであるため
、接続点りは高レベル（Ｖｃｃ電圧）となり、トランジ
スタＴ１１゜Ｔ１３およびＴ１６は導通状態となる。

したがって、接続点Ｃｉｔ　Ｖｃｃ　−ｖｔの電位とな
シ、接続点ＢはトランジスタＴｌｌを介して低レベルと
なシ、トランジスタＴ１３は、導通となって、コンデン
サＣ１４に蓄積された電荷はトランジスタＴ１３を介し
て放電され、出力点Ｅは低レベルとなる。

一方、前段駆動回路１１の出力点Ａが低レベルから高レ
ベルに上昇し次ときの各部の波形は第４図のようになる
。以後、この波形図を参照して説明する。

まず、前段駆動回路の出力点Ａの電位は４図（ａ）に示
すように、除々に上昇し、トランジスタＴ１７のしきい
値ＶＴを超えた時間１．からトランジスタＴ１７は導通
となり、これにともなって、接続点Ｃの電位は＊３４図
（Ｃ）に示すように下降し始める。

しかしながら、接続点りが高レベル（ＶＣＣ電圧）であ
るため、トランジスタＴ１６は導通であり、このトラン
ジスタＴ１６により、接続点Ｃの電位降下は緩慢となる
。

出力点Ａの電位がさらに上昇し、トランジスタＴ１５の
ゲートとソース間の電位差が、トランジスタＴ１５のし
きい値ＶＴを超えた時間ｔ３から接続点りの′電位は降
下し始める。

このときの出力点Ａの電位をＶＡとすると、ＶＡはトラ
ンジスタＴ１６とトランジスタＴ１７のインノく−タ比
によって、トランジスタＴ１７のしきい値以上の電位で
任意に決定することができる。

したがって、トランジスタＴ１４．Ｔ１５．Ｔ１６　お
よび’ｌ’１７で構成されるインノく一夕の出力電圧す
なわち、接続点りの電位が降下し始める出力点Ａの電位
をトランジスタＴ１７のしきい値ＶＴ以上で任意に決定
することができる。

このことは、トランジスタＴ１４．Ｔ１５．Ｔ１６およ
びＴ１７で構成されるインノ（−夕は入力レベル検出機
能を備えていると言うことができる。

また、接続点Ｃおよび接続点りの電位は、ＶＡ７５ｆト
ランジスタＴ１７のしきい値ＶＴ以上であり、接続点Ｄ
（７）ｌｉｔ位がトランジスタＴ１６のゲートに自己ツ
伶還が行われるため、急速に低下腰接続点りの電位は第
４図（ｄ）に示すようにノ・−ドなインノく一夕特性を
示す。

一方、接続点Ｂの電位は、時間ｔ、までの間は、前段駆
動回路１１の出力点Ａとほぼ同一に上昇し、接続点Ｂの
電位が第４図（ｂ）に示すように、トランジスタＴ１２
のしきい値ＶＴを超えた時間ｔ２からトランジスタＴ１
２は導通状態となる。

しかるに、接続点りの電位がトランジスタＴ１３のしき
い値ＶＴとなる時間ｔ４までは　トランジスタＴ１３は
導通状態であり、出力点Ｅの電位は低レベルのままであ
る。

時間ｔ４以降はトランジスタＴ１３は非導通となり、出
力点Ｅの電位は、トランジスタＴ１２からの充電によシ
、第４図（ｅ）に示すように上昇する。このときの出力
点Ｅの電位上昇分ＡｖはトランジスタＴｌｌが非導通と
なるので、コンデンサＣ１２とプート・ストラップ・コ
ンデンサＣ１３のみによって、Ｃ１３／（Ｃ１２＋Ｃ１
３）　ＸΔＶだけトランジスタＴ１２のゲート電位にフ
ィード・バックされる。

このように、出力点Ｅの電位が上昇するとき、トランジ
スタＴｌｌが非導通となり、接続点Ｂの浮遊容１ｃ１２
は、プート・ストラップ・コンデンサＣ１３と比較する
と非常に小さく、出力点Ｅの電位がトランジスタＴ１２
のゲート電位にフィード・バックされる比率は非常に高
くな９、これにより、出力点Ｅの電位上昇もまた促進さ
れる。

また、接続点りの電位が降下し始める、トランジスタＴ
１５およびトランジスタＴ１７のゲート電位、すなわち
、前段駆動回路１１の出力点Ａの電位が一トランジスタ
Ｔ１５およびトランジスタＴ１７のしきい値ＶＴと無関
係に設定できるため、トランジスタＴ１２のゲート電位
、すなわち、接続点Ｂの電位が充分上昇しており、プー
ト・ストラップ・インノ（−タによるフィード・バック
効率は非常にすぐれたものとなる。

さらに、トランジスタＴ１４のドライブ能力を減する必
要がないため、トランジスタＴ１３による出力点Ｅの放
電能力は低下せず、出力点Ｅが高レベルから低レベルへ
移行する時間も増大しない。

以上の実施例の説明から明らかなように、この発明の非
同期型プート・ストラップ・）（ソファ回路装置では、
入力検出レベル機能を有する反転回路の出力により、オ
ン、オフ制御されるスイッチ回路を介して、バッファ回
路の第１の入力レベルと、前段駆動回路の出力の出力負
荷を遮断することおよびバッファ回路の第２人力レベル
をコントロールすることにより、スピードを犠牲とする
ことなく、すぐれた駆動能力を得ることができる。

（発明の効果）以上のよ′うに、この発明の非同期型ブート・ストラッ
プ・バッファ回路装置によれば、入力検出レベル機能を
有する反転回路の出力によシスイッチ回路をオン、オフ
制御してバッファ回路の第１人力レベルと前段駆動回路
の出力負荷を遮断するとともに、バッファ回路の第２人
力レベルをコントロールするようにしたので、すぐれた
駆動能力を得ることができる。

これにともない、メモリ装置のワード・ライン・バッフ
ァ回路装置、出力バッファ回路装置、あるいは各種ロジ
ックＬＳＩの装置内のバッファ回路装置として利用でき
るものである。

【図面の簡単な説明】

第１図は従来のスタティック動作型ブート・ストラップ
・バッファ回路装置を示す回路図、第２図（ａ）ないし
第２図（ｄ）は第１図のスタティック動作型プート・ス
トラップ・バッファ回路装置の動作を説明するための波
形図、第３図はこの発明の非同期型ブート・ストラップ
・バッファ回路装置の一実施例を示す回路図、第４図（
ａ）ないし第４図（ｅ）はそれぞれ同上非同期型ブート
・ストラップ・バラフッ回路装置の動作を説明するため
の波形図である。１１・・・前段駆動回路、Ｔｌｌ〜Ｔ１７・・・トラン
ジスタ、Ｃ１ｌ・・・出力負荷容量、Ｃ１２・・・浮遊
容量、Ｃ１３・・・ブート・ストラップ・コンデンサ、
Ｃ１４・・・コンデンサ。第２図ｔｌ　ｔ２　１３　　ｔ＊第３１１１第４図ｔ、　ｔ２　　　ｔ３ｔ４手続補正書（方式）％式％１　事件の表示特願昭５８−３５８６７号２　発明の名称非同期型ブート・ストラップ・バッファ回路装置３　補
正をする者事件との関係　　特許出願人（０２９１沖電気工業株式会社５　補正命令の日付　昭和５８年６月２８日（発送日）
６　補正の対象別紙の通り第２図第４図手続補正書昭和５８年１．０月匹′日特許庁長官若杉和夫　殿１、事件の表示昭和５８年　４“Ｙ　許　　願第３５８６７　　　号２
、発明の名称非同期型ブート・ストラッグ・バッファ回路装置３、補
正をする者事件との関係　　　　　　特許　　出願人（０２９）沖
戊気工業株式会社４、代理人５、補正命令の日付　　昭和　　年　　月　　匡自発）
び図面７、補正の内容別紙の通り７、補正の内容 ■）明細書３頁末行Ｕ−スターティック」を「スタティ
ック」と訂正する。２）ＦＩ８頁ｌ　ａ行ｒドレイケ」を「ドレイン」先訂
正する。３）同９頁３行「スタＩＩＪを「スタＴ１１」と訂正す
る。４）同１１頁５行［４図（ａ）　Ｊを「第４図（ａ）」
と訂正する。５）図面第４・図を別紙の通シ訂正する。

Claims

【特許請求の範囲】

前段駆動回路と、この前段駆動回路の出力により駆動さ
れ入力レベル検知機能を有する反転回路と、プート・ス
トラップ機能を有し第１および第２の入力端を有し第２
の入力端が上記反転回路の出力端に接続されたパンファ
回路と、上記前段駆動回路の出力端と上記パンファ回路
の第１の入力端間に接続され上記反転回路によりオン、
オフ制御されて上記前段駆動回路の出力負荷と上記バッ
ファ゛回路とを遮断するスイッチング回路とよりなる非
同期型プート・ストラップ・バッファ回路装置代０