JPS58209141A - 図形編集装置 - Google Patents

図形編集装置

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JPS58209141A
JPS58209141A JP57091242A JP9124282A JPS58209141A JP S58209141 A JPS58209141 A JP S58209141A JP 57091242 A JP57091242 A JP 57091242A JP 9124282 A JP9124282 A JP 9124282A JP S58209141 A JPS58209141 A JP S58209141A
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Noboru Yamaguchi
昇 山口
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、グラフィックディスプレイ、座標人力装置お
よび計′昇機によって構成される図形輛集装置を用いた
図形@集におけるレイアウト設計規則のw11方式に関
わり、特に集積回路のマスクパターンの図形@巣に好適
なレイアウト設計規則検車方式に関する。
乗値回路のマスクパターンは通常数lll11+ないし
十欽噛で構成され、これらのマスクパターン図を設置1
丁々ことをしはしはレイアウトと呼ぶ。マスクはシリコ
ン基板を加工するために用いられるので、各層マスク図
形相互間Iたは白層マスク目牙の図形に対して作図のた
めの多くの設計規則が存在する。これをレイアウト[N
8士規則という。もしレイアウト設計規則が守られてい
ないときは、その違反の程鼓に応じて、シリコン基板上
に形成されるはずの素子が形成されなかったり、動作不
良の素子が形成されたりする。最近の集積回路ではlチ
ップに1万以上の素子が乗積されることも珍らしくなく
、このような集積回路では、1個の素子のレイアウト設
計規則違反のために全体が動作しなくなる胸倉がしはし
ばある。したがって、レイアウトされたマスクパターン
図に設計規則違反があるか否か検査する作業は非常に重
要な作業である。
従来、レイアウト役i「規則違反があるか否かの検査は
人手または計昇機によって何なわれていた。
人手による@食はどうしても検査もれが発生し、検査の
匍頼性に乏しいのが欠点である。lだ、計算法による設
計規Ul」検査は、レイアウトされたマスクパターン図
の図形データおよびレイアウト設計規則のデータを計昇
械へ人力することによって行なわれる。今までのtFn
@を用いた設計規則の快食は、計算時間がかかるという
ことが欠点である。すなわち、レイアウト設計規則の横
置は大形計算法ですらその処理に数10分〜数時間がか
かる。これは集積回路に集積される素子数が多くなって
いるからである。
この欠点は、レイアウト完了後行なう第1回目の設計規
則検査の場合は欠点というべきものではない。しかしな
がら、第1回目の仮置で検出された規則違反箇所を人間
が修正する限りはどうしても誤りを犯す可能性をゼロに
することはできない。
したがって、設計規則検査は2回以上行なう必要がある
。渡米の計算法による設計規則検査はこのような2回目
以降の設計規則検査に対しては計算悄処理上大きな無駄
が生ずる。すなわち、第2回目以降の設gl゛規則検査
では、はとんどの部分が設計規則に合致しており、規則
違反が存在するとすれば修正を施した図形に関連する部
分たけのはずであるが、従来の設計規則検査ではすべて
の図形を対象にしてその検査を付なう。したがって第2
回目以降は検査音する必埜がない部分も設計規則検査を
しているわけで、これは計昇慎処理上の大きな無駄とい
うべきものである。
本発明の目的は、2回目以降のレイアウト設計規則の検
査における無駄な計j1.後処理部分を省略し、その検
査処理時間を短節する手段を機供することにある。
上記の目的を達成するために、本発明では、マスクパタ
ーンの修正にグラフィックディスプレイ。
座標入力装置、および計算法により構成される図形@集
装+ft=用いる。そして、この図形編集装置により修
正指示さr、それに応じて修正された図形データを修正
されなかった図1トデータと区別して記憶するようにし
た。2回目以降の設計規則検査においては、設剖φ1則
違反があるとすればこの修正された図形に関連するもの
たけであるので、計1#磯はこの区別された図形データ
に関してだけ設計規則検査を行なえばよいので、計葬機
の処理量は大幅に削減され、計算時間も短縮される。
以下、夷朔例により本発明の詳細な説明する。
第1図は本発明を実施する図形li@実装直のブロック
図である。ここで1はm:JEW、2はグラフィックデ
ィスプレイ、3は座楠入カ映直である。座標入力装置は
通常タブレットと呼ばれるもので、座標入力装置はグラ
フィックディスプレイのII!11面上の位置と対応が
とられている。これにより人間は画面上の任意の位置の
座標を指定し、それを計算法へ入力してやることができ
るようにされている。
図形編集装置においては計′J!機が上記のようにして
入力される座標データがどのような意味をもつか知るこ
とができるようにするため、座槓入ヵに先立ってコマン
ドの入力がグラフインクティスプレィに付属するキーボ
ードより行なわれる。コマンドとしては、新たに図形を
追加したり、修正しfcすするためのコマンドが各種準
備きれている。
計#磯はコマンドで指定されるように図形のデータケ作
成または変更するが、し1彬テータがメモリの中に記憶
されるテーブルフォーマットを第2図に示す。ここでテ
ーブルの1つの単位は図形を構成する辺ベクトルの情報
である。マスクパターンのJf!;j& 、図形は閉多
角形の果合であり、辺ベクトルの右手が埋められゐイ、
のとする。第2図で東線で囲塘れる部分が1つのベクト
ルの情報であり、vN@はそのベクトルに与えられる固
有の番号、PN*はそのベクトルが構成する多角形に与
えられる多角形固有の番号、LY欄はそのベクトルの調
毛、SP欄およびEP@はそれぞれベクトルの始点およ
び終点の座標値、SN欄およびEN欄はそれぞれそのベ
クトルの始点側および終点側に接続している隣りのベク
トルの番号である。
このような図形データのテーブルは本図形編集装置をチ
ェックオフモードにして使用することにより入力し作成
することができる。すなわち、チェックオフモードとは
レイアウト設計規則違反をコマンドの処理に引きつづい
て行わないモードであり、このモードでのコマンドの処
理域能は従来の図形編集装置と同等の機能である。
本発明はチェックオンモードにて実行される。
チェックオンモードにはチェックオフモード時にCHK
 ONの文字列および改行マークを続けて投入すること
により遷移することができる。以下にチェックオンモー
ド時におけるコマンドの処理の流れを示す。
ここで、第2図に示したようなマスクパターンの図形デ
ータテーブルはすでに作られているものと仮定する。こ
れは前述したように本発明が設計規則違反の少ないマス
クパターン図の修正に効果があるゆえに行なう仮定であ
る。
コマンドの例としては多角形の一辺を拡げる機能をもつ
5T)tEcHをとる。まず、キーボードより5TRE
CHというコマンドの文字列と1−名を示す文字列を入
力する。引き続き第3図に示すようにディスプレイの画
面上で拡ける辺を指定しく点4)、さらにその辺の移動
先を指定する(点5)。
さらに引きつづいて、コマンドおよびパラメータの入力
終了を示す改行マークをキーボードから入力すれば、計
算慎は以下の処理を行なう。
まず、第2図の図形テーブルの谷ベクトルのデータを取
り出し、今入力されたノー名とじY欄を比較し、烙らに
、第3図の4の点の座標がSP欄およびEPaで生成さ
れるベクトルに含まれているかどうかをチェックするこ
とにより、第3図の4の点によって指定される辺のベク
トルのデータを取り出す。ここでこのベクトルの番号を
VNo とする。次にこのベクトルのデータのSNmお
よびENaklのeiミラキー、池のベクトルのVN欄
を検索しその埴が一致する各1ずつのベクトルのデータ
を取り出す。これらのベクトルの番号をそれぞれVH2
,VNEとする。
次に、第3図の4の点と5の点の変位をとる。
これをΔX、Δy(第3図の勿1ではΔyは0)とすれ
ば、VNo 、VNsおよびVN++、のベクトルのS
P欄およびEP欄は次のように誓き侠えられる。
m  VNoのベクトル SP、=SP、+ΔX sp、=sp、+Δy EP、=EP、+ΔX EP、=EP、+Δy (2)VNsのベクトル(始点側の隣接ベクトル)EP
、=EP、+ΔX EPア=gP、+Δy (3)VNEのベクトル(終点側の隣接ベクトル)sp
、=sp、+ΔX spア=S P、+Δy 以上の操作によって修正された新しい図形データテーブ
ル(第2図)が形成される。そしてこのデータをもとに
グラフィックディスプレイの画面表示は第4図に示すよ
うに更新される−ここまでの処理は原理的には従来の図
形編集装置と同じである。本発明ではチェックオンモー
ド時に更に以下の処理が行なわれる。
ます、VNo 、VNs、VNr、で指シピされるベク
トル養号のベクトルデータを第2図のテーブルとrよj
l[るメモリ狽城へ移動する。そして移動されたデータ
rよもとのテーブルから削除する。つまり、修正された
ベクトルのデータケもとのデータとに区別して記1惠す
る。
次に股1゛規則匝食を実施する。快食の基準は第5図に
示すようなテーブルとして計算伎に記憶されている。こ
こで7の行はマスクの増多、8の欄もPIじくマスクの
増多である。表の中は、行と欄で指定される各層間の最
小間隔である。負の数は8の欄で指定される盾が7の行
で指定される層に含まれることを意味し、*印は規則が
存在しないことを意味する。設計規則検査は区別して記
憶されているNVo 、NVs、NVtのベクトルと他
のもとのテーブルに記憶されているベクトル間で竹なう
。すなわち、NVoのベクトルが1&IlえばL)IF
Fi曽であれば、このベクトルに対して、もとのテーブ
ルに含まれるベクトルのうち、1)IFF層のベクトル
は必ず4ミクロン以上、NfWIのベクトルは5ミクロ
ン以上、P(ILYI!のベクトルは1ミクロン以上、
C0NT層のベクトルは内1μm1へ3ミクロン以上離
れているかどうかを検査する。同様にNVS、NVEの
ベクトルについてもm ffl’規則検査を行なう。
もし、以上の設it規則の=iにおいて違反が発見され
れば、第6図に示すように2つのベクトルが他と区別で
きるようにして表示する。第6図の例では9の斜線部が
違反箇虜である。
設計規則検査および違反箇所の表示が終了すると、区別
して記憶されていたVNo、VNs。
VNzのベクトルのデータは、もとのテーブルへ戻され
る。つまり、区別して記憶することを解除する。
なお、以上の実施例においては、修正された図形のデー
タをもとのデータと異なるメモリ領域に記憶することに
より区別して記憶したが、次のようにして区別して記憶
することもできる。まず、第2図のテーブルの形式でフ
ラグの欄を追加することである。すなわち、フラグが0
であれば修正が加えられていないことを、フラグが1で
あれば修正を力lえられたことを意味するようにする。
このフラグの埴により修正された図形のデータを他から
区別することができる。また、第2図のVN徊の数は番
号をあられす数なので修正されないデータの場合は正の
数と約束して、修正されるとVN個の数にマイナス符号
を付けて負の数にすることにより区別してsd t=す
ることもできる。
以上の本発明の大廁例の処理をわかりやすく概念的に流
れ図で表わすと第7図のようになる。
以上のように本究明によれば、設計規則の検査は修正を
JAIえたベクトルのデータについてのみ行なうので計
葬愼の処理時間は大幅に少なくなる。
例えば、1000個のベクトルから成るマスクパターン
図があったとき、従来は1000X999÷2回の規則
慌食が必要であったものが、本発明によれば、修正され
るベクトルが例えば10個でおれば999X10回の規
則検査ですむ。すなわち検査時間は約1150に削減さ
れる。これは、従来50分かかつていた検査時間が1分
になることを意味する。この意義は、対話形式の図形編
集装置を用いてマスクパターンを修正または追加すると
きには大きく、人間が修正または追加の操作をするたび
にほんの少しの時間(1al」えば1分はど)待てばそ
の操作が正しかったかどうかのチェックを計算伎かして
くれることになる。つ捷シ、従来のように修正が全部終
了してから設計規則検査をするよりも、本発明のほうが
計J11時間が少なくて済むうえ、人聞の修正操作時の
精神的負担も少なくてすむ。
【図面の簡単な説明】
第1図は本発明を実施するときの徴器構成例。 ここで、1は計算機、2はグラフィックディスプレイ、
3は座椰入力装置である。 第2図はマスクパターン図形のデータ(r−計算機がメ
モリに記憶するときの形式を示したものである。 第3図は修正コマンドの一例で8’l’T(ETCHコ
マンドを行なうときの1$標の入力の仕方を示したもの
である。ここで4の点は多角形のうち1辺を指定するた
めのもので、5の点は4の点で指定される辺全この点ま
で移動させるためのものである。 第4図は第5図のように座槽入力が何なわれた憶、5T
RECHコマンドを実行した後のグラフィックディスプ
レイ上の−Ryj<をあられしたものである。 第5凶はレイアウト設計規則テーブルの一列である。 第6図は設計規則検査の結果、違反があったときの表示
例を示したものである。ここで、9の斜線部が違反箇所
である。 第7図1l−i賽か樋例の計算機における処理の流れ図
第  1  図 第2図 ″fJ 3  目 力4図 第5図 第7図

Claims (1)

    【特許請求の範囲】
  1. グラフィックディスプレイ、座標入力装置、および計算
    機によって構成される図形−実装置において、上記グラ
    フィックディスプレイと座標人力装置!ヲ用いて行なわ
    れる図形データの修正指示に応答して、指示された図形
    のデータに指示された修正操作金側して侍られる修正デ
    ータ會、修正前のデータのかわりに、かつ、修正はれな
    かった図形のデータと区別して記憶し、上目己耐J!戦
    によってこの修正された図形のデータと修正されなかり
    た図形のデータとの間で設計層4則の横車を仁ない、そ
    の検肴結呆會上記グラフィックディスプレイに出力する
    とともに、検宜後は修正データと非修正データとの区別
    を解除することを特徴とするレイアウト設計規則検査方
    式。
JP57091242A 1982-05-31 1982-05-31 図形編集装置 Granted JPS58209141A (ja)

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JPH0379743B2 JPH0379743B2 (ja) 1991-12-19

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0498466A (ja) * 1990-08-10 1992-03-31 Fujitsu Ltd 要素配置装置
JPH04130966A (ja) * 1990-09-21 1992-05-01 Nec Corp Cadシステム
JPH05225264A (ja) * 1992-03-18 1993-09-03 Hitachi Ltd 設計支援方法およびその装置
JP2008226011A (ja) * 2007-03-14 2008-09-25 Fujitsu Ltd 図形データの距離測定方法及び距離測定装置

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0498466A (ja) * 1990-08-10 1992-03-31 Fujitsu Ltd 要素配置装置
JPH04130966A (ja) * 1990-09-21 1992-05-01 Nec Corp Cadシステム
JPH05225264A (ja) * 1992-03-18 1993-09-03 Hitachi Ltd 設計支援方法およびその装置
JP2008226011A (ja) * 2007-03-14 2008-09-25 Fujitsu Ltd 図形データの距離測定方法及び距離測定装置

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