CN1123927C - 具有自对准触点半导体存储器件的制造方法 - Google Patents

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Abstract

制造半导体存储器件的方法，包括：在衬底上形成被氮化物隔离层覆盖的栅电极。在栅电极之间的衬底表面上形成热氧化物层。然后，在整个表面上形成刻蚀阻挡层到使得栅电极之间的间隙不被隐埋的合适厚度。然后，形成覆盖栅电极之间间隙和顶部的第一ILD膜并使之图形化形成暴露隔离层和刻蚀阻挡层的压焊区焊盘孔。然后去除刻蚀阻挡层和热氧化物层以暴露衬底表面，用导电材料填充压焊区焊盘孔以形成压焊区焊盘。

Description

具有自对准触点半导体存储器件的制造方法
本发明涉及半导体存储器件的制造方法，尤其涉及具有自对准触点半导体存储器件的制造方法。
通常，随着动态随机存取存储器(DRAM)的集成度变高，单元的尺寸逐渐减小，从而减少了制造半导体器件的工艺容差。这样，在单元中形成触点的对准精度变得更为重要。
在DRAM中，在单元阵列部分中的触点，尤其是连结电容器存储电极到半导体衬底的触点通常是在位线和栅电极线之间形成的。例如在USP5387532中，存储节点12形成于位线10和栅电极线4之间。这样，在这种条件下得到的形成触点的对准容差直接影响器件的次品率(inferiority ratio)。
64M或更大的DRAM半导体存储器件也采用导致单元阵列区和外围电路区之间落差增加的位线上电容器(COB)结构。例如USP5387532中的DRAM存储器件就采用这种结构。因此，很难固定一个合适的聚焦容差和形成好的图形。
为了解决以上问题，本发明的一个目的是提供具有自对准触点的半导体存储器件的制造方法，通过该方法可以获得足够大的对准容差。
本发明的另一个目的是提供能减少单元阵列区和外围区之间落差(step difference)的半导体存储器件的制造方法。
因此，为了达到以上目的，提供了制造半导体存储器件的方法，该方法包括步骤：在半导体衬底上形成栅电极，栅电极上覆盖氮化物隔离层。然后，在栅电极之间半导体衬底裸露的表面上形成热氧化物层，以及其后一刻蚀阻挡层在具有热氧化物层的所得结构的整个表面上被形成到使得栅电极之间的间隙不被隐埋的合适厚度。然后，在栅电极和栅电极顶部之间形成覆盖该间隙的第一层间介质(ILD)膜，随后使该第一ILD膜图形化以形成暴露隔离层和刻蚀阻挡层的压焊区焊盘孔。然后，去除刻蚀阻挡层和热氧化物层以暴露半导体衬底的表面，随后用导电材料填充压焊区焊盘孔以形成接触栓，最终得到压焊区焊盘。
为了形成压焊区焊盘孔，最好在具有压焊区焊盘孔的所得结构的整个表面上形成第一导电层，以及刻蚀该第一导电层直到暴露第一ILD膜的表面，以在压焊区焊盘孔中形成接触栓。这里，第一导电层最好用化学机械抛光(CMP)方法或通过深刻蚀(etching back)第一导电层形成。
在形成压焊区焊盘后，制造半导体存储器件的方法最好还包括步骤：在具有压焊区焊盘的所得结构上形成第二ILD膜。然后，使该第二ILD膜图形化形成暴露压焊区焊盘一部分表面的位线接触孔，随后在位线接接触孔里形成位线接触栓。然后，在具有位线接触栓的所得结构上形成连结到位线接触栓的位线。
在形成位线的步骤之后，制造方法最好还包括步骤：在具有位线的所得结构上形成第三ILD膜。然后，使第三ILD膜图形化形成暴露压焊区焊盘其它部分表面的存储电极接触孔，随后形成存储电极，该电极通过存储电极接触孔和压焊区焊盘的其它部分连结到半导体衬底。然后，在存储电极上形成介质膜，随后在介质层上形成上层电极以完成电容器。
根据本发明的另一方面，提供了一种制造半导体存储器件的方法，该方法包括步骤：在具有单元阵列区和外围电路区的半导体衬底上形成栅电极，该栅电极覆盖有隔离层。然后，在具有栅电极的半导体衬底上形成平面化的第一层间介质(ILD)膜，随后在第一1LD膜上形成第二ILD膜。然后，在该第二ILD膜上形成留膜保护层(remaining preventinglayer)，以及顺序图形化该留膜保护层、第二ILD膜和第一ILD膜以形成同时暴露半导体衬底的有源区和单元阵列区中隔离层的一部分的压焊区焊盘孔。然后，在压焊区焊盘孔中形成接触栓，最终得到压焊区焊盘。
根据本发明的又一方面，提供了一种制造半导体存储器件的方法，该方法包括步骤：在半导体衬底上形成栅电极，栅电极覆盖有氮化物隔离层。然后，在栅电极之间暴露的半导体衬底的表面上形成热氧化物层。然后，刻蚀阻挡层在具有热氧化物层的所得结构的整个表面上被形成到使得栅电极之间的间隙不被隐埋的合适厚度。然后，在栅电极之间的间隙中形成第一氧化物层，随后在第一氧化物层上形成第二氧化物层。然后，在第二氧化物层上形成多晶硅层，顺序部分刻蚀多晶硅层、第二氧化物层、第一氧化物层、刻蚀阻挡层和热氧化物层以形成同时暴露半导体衬底和隔离层一部分的表面的压焊区焊盘孔。然后，在压焊区焊盘孔中形成压焊区焊盘。
在根据本发明的制造半导体存储器件的方法中，在压焊区焊盘的形成过程中可以得到足够的对准容差而不损坏半导体衬底，并且在半导体衬底中的落差可以极小化。
通过参照附图详细描述优选实施例，本发明的以上目的和优点将变得更明显。其中：
图1显示了根据本发明第一实施例的方法制造的半导体存储器件的单元阵列区的版图；
图2到图14是解释根据本发明的第一实施例的半导体存储器件制造方法的截面视图；
图15到图21是解释根据本发明的第二实施例的半导体存储器件制造方法的截面视图；以及
图22到图28是解释根据本发明的第三实施例的半导体存储器件制造方法的截面视图；
在根据本发明的半导体存储器件制造方法中，通过自对准压焊区焊盘，位线和电容器的存储电极连结到半导体衬底的有源区。
图1显示了根据本发明的第一实施例的方法制造的半导体存储器件的单元阵列区的版图。图1显示了以自对准方式在栅电极105上形成压焊区焊盘117a和117b的位置和完成其上位线的形成状态。
在图1中，标识字符“AA”表示有源区，标号105表示栅电极，标号107表示覆盖栅电极105的隔离层，标号117a表示连结电容器存储电极到半导体衬底的压焊区焊盘，标号117b表示连结位线到半导体衬底的压焊区焊盘。另外，标号120表示位线接触孔，以及标号123表示位线。
下面，将参考图1和图2到图14详细描述根据本发明的第一实施例的半导体存储器件制造方法。
图2a、3a、...、14a是图1中沿A-A线的截面视图，图2b、...、14b是图1中沿B-B线的截面视图，和图2c、3c、...、14c是图1中沿C-C线的截面视图。
参考图2a、2b和2c，栅电极105和覆盖栅电极105的隔离层107，例如氮化硅隔离层，在半导体衬底101上顺序形成，在衬底中由诸如场氧化物层的隔离膜103划分成有源区和非有源区。然后，通过离子注入工艺在栅电极105之间的有源区中形成源/漏(没有示出)，从而完成一个由栅电极105和源/漏组成的晶体管。
然后，为了通过在随后步骤中形成的由氮化物层构成的刻蚀阻挡层保护在晶体管形成过程中暴露的半导体衬底101的有源区表面，在半导体衬底101上形成厚度大约为50到150的热氧化物层(没有示出)。如果热氧化物层的厚度超过以上范围，在随后步骤中刻蚀作为刻蚀阻挡层的氮化硅层时应该部分刻蚀该热氧化物层。这里，场氧化物层可以一起被刻蚀以使得热氧化物层可以被生长到最小厚度。
参考图3a、3b和3c，由氮化硅制成的刻蚀阻挡层在具有厚度至少为100的热氧化物层的所得结构的整个表面上形成。考虑到刻蚀阻挡层109对氧化物层的刻蚀选择性，以至少100的最优厚度形成刻蚀阻挡层109，以使得栅电极105之间的间隙不被隐埋。
参考图4a、4b和4c，第一氧化物层111在具有刻蚀阻挡层109的所得结构上以满足完全隐埋栅电极105之间的间隙的厚度形成。
参考图5a、5b和5c，第一氧化物层111利用刻蚀阻挡层109作为刻蚀中止点，通过化学机械抛光(CMP)工艺被平面化，从而得到平面化的第一氧化物层111a。然后，第二氧化物层113，例如由化学汽相淀积(CVD)形成的氧化物层，在平面化的第一氧化物层111a上以预定的厚度形成，以形成由第一氧化物层111a和第二氧化物层113组成的第一层间介质(ILD)膜114。这里，第二氧化物层113的厚度被控制在使得第一ILD膜114的厚度和在随后步骤中形成的压焊区焊盘的厚度一样。
参考图6a、6b和6c，通过光刻使第一ILD膜114和刻蚀阻挡层109图形化形成第一ILD膜图形114a。此时，也形成了压焊区焊盘孔116，它暴露了形成于半导体衬底101上的覆盖栅电极105的隔离层107和刻蚀阻挡层109。然后，暴露的热氧化物层(没有示出)通过干法或湿法刻蚀除去以使得通过压焊区焊盘孔116暴露半导体衬底101的表面。
参考图7a、7b和7c，第一导电层117，例如掺杂多晶硅层，在压焊区焊盘孔116里和第一ILD图形114a上形成。
参考图8a、8b和8c，第一导电层117用CMP或深刻蚀工艺刻蚀直到暴露第一ILD图形114a的表面，藉此在压焊区焊盘孔116中形成压焊区焊盘117a和117b。
根据常规半导体存储器件制造方法，导电材料，例如，掺杂多晶硅，被淀积在半导体衬底上，然后图形化保留形成焊盘的部分。相反，根据本发明的方法，首先形成压焊区焊盘孔116，然后淀积和平面化第一导电层117，结果得到自对准的压焊区焊盘117a和117b。这样，在形成压焊区焊盘117a和117b时不存在单元阵列区和外围电路区的落差。由对半导体衬底101具有高刻蚀选择性的氧化物组成的第一ILD膜114也被刻蚀，以使得即使可能误对准，半导体衬底的损坏也可以被防止。在通过CMP工艺刻蚀第一导电层117以形成压焊区焊盘117a和117b时，在形成压焊区焊盘117a和117b后，半导体衬底的表面也被精确平面化。这样，在半导体衬底的表面上形成ILD膜时，ILD膜可以仅通过淀积步骤被形成，而不需要诸如硼磷硅酸盐玻璃(BPSG)等绝缘材料的回流步骤或附加的平面化步骤。
参考图9a、9b和9c，第二ILD膜119，例如，诸如BPSG的氧化物层，在具有压焊区焊盘117a和117b的所得结构上淀积到大约500～3,000的厚度。在本发明中，压焊区焊盘117a和117b用上述图形化方法形成，以使得不需要额外的平面化介质膜的步骤。
参考图10a、10b和10c，使第二ILD膜119图形化形成具有位线接触孔120的第二ILD膜图形119a，该位线接触孔120暴露连结到半导体衬底101单元阵列区漏的压焊区焊盘117b，和连结到有源区的压焊区焊盘以及连结到外围电路区中栅电极的压焊区焊盘。然后，第二导电层，例如，掺杂多晶硅层，在所得结构的整个表面上以足够隐埋位线接触孔120的厚度形成。
参考图11a、11b和11c，用CMP工艺或深刻蚀工艺刻蚀第二导电层121直到暴露第二ILD膜图形119a，从而形成位线接触栓121a。然后，第三导电层，例如，非晶硅化钨(WSik)层，通过CVD工艺或物理汽相淀积方法形成，然后图形化形成位线123。结果，在半导体衬底101上产生由位线123的厚度引起的落差，该位线123的厚度比常规情况下的小。
以非晶态淀积硅化钨形成位线123的原因在于在后序热处理中使其消除应力。也就是，如果淀积晶体硅化钨，在600℃或更高温度下进行的高温热处理中将由于应力而产生和上层之间的界面处的上移。
参考图12a、12b和12c，第三ILD膜125在具有位线123的整个半导体衬底101的表面形成。该第三ILD膜125由在较低温度下，即在500℃或更低温度下能淀积的氧化物层，也就是低温氧化物层形成。作为形成第三ILD膜125的方法，有通过常压化学汽相淀积(APCVD)方法形成O3-原硅酸四乙酯(TEOS)非掺杂硅酸盐玻璃(USG)层的方法。另外的方法是在具有厚度为100～2000的位线123的半导体衬底101上淀积等离子体型氧化物层，然后在等离子体型氧化物层上淀积BPSG，随后进行回流。这里，由于使用了没有流体特性的等离子体型氧化物层，第二个方法需要额外的平面化步骤。然而，即使淀积层的厚度是3500或更小，在使用O3-TEOS USG层的第一个方法中，由于它具有良好的填充特性可以形成好的平面层，因此不需要额外的诸如流动等过程。非晶硅化钨通过600℃附近的相移来晶化，从而增强应力。这样，在由在500℃的较低温度下形成的低温氧化物层组成第三ILD膜125时，可以阻止硅化钨及其上层之间界面的上移现象。
参考图13a、13b和13c，使第三ILD膜125和第二ILD膜图形119a图形化形成第三ILD膜图形125a和第二ILD膜图形119b，得到暴露连结到晶体管源的压焊区焊盘117a的表面的存储电极接触孔126。
参考图14a、14b和14c，第四导电层，即掺杂多晶硅层，在具有存储电极接触孔126的所得结构的整个表面上形成，然后图形化形成存储电极127。结果，在半导体衬底101上形成仅与存储电极127厚度有关的落差。
然后，介质膜131和平板电极133顺序在存储电极127上形成，完成电容器。这里，氮化物层在存储电极127上在介质层131形成之前被形成。然后，在氮气氛中把所得结构加温到大约750℃，随后在温度超过750℃时在所得结构上进行氧化工艺，从而形成具有氮化物/氧化物结构的介质膜131。在介质膜131被通过以上方法形成时，在氧化工艺中的位线123的氧化可以被阻止。
如上所述，根据本发明的半导体存储器件的制造方法中，使用图形化方法形成压焊区焊盘，和在位线接触孔形成之后形成位线以使得半导体衬底上的落差能最小以及半导体衬底能通过更简单的工艺被平面化。结果，单元阵列区和外围电路区的落差减小到存储电极的厚度。
下面，将描述根据本发明第二实施例的半导体存储器件的制造方法。
在第二实施例中，提供了能解决下凹现象的方法。下凹可在除在压焊区焊盘孔内之外的其它部分上淀积的导电层通过CMP方法刻蚀时发生。
图15a和图15b到图21a和21b是显示根据本发明第二实施例的半导体存储器件制造方法的截面视图。这里，图15a、16a、...、21a显示单元阵列区，和图15b、16b、...、21b显示外围电路区。
参考图15a和15b，在单元阵列区和外围电路区中，栅电极220在半导体衬底200上通过浅沟隔离(STI)方法形成，其中绝缘区和有源区被分开。栅电极220可以被形成为具有由多晶硅层和硅化钨层组成的多硅化物(polycide)结构。这里，栅电极220在单元阵列区中的间隔小于0.5μm而在外围电路区的间隔可能是几十μm。然后，考虑到氮化硅层对用作ILD膜的氧化物层的刻蚀选择性，覆盖栅电极220的隔离层222用氮化硅层在后序步骤中形成，然后，通过离子注入工艺，源/漏(没有示出)在单元阵列区中的栅电极220之间的有源区形成，因此完成由栅电极220和源/漏极组成的电容器。
参考图16a和16b，为了去除由半导体衬底200上的栅电极220形成的落差，BPSG在所得结构上被淀积到厚度为4,000或更厚，以及随后在更高温度下流动。然后，使用隔离层222作为刻蚀中止点，通过CMP工艺进行平面处理，藉此形成第一ILD膜230。这里，由于栅电极220在单元阵列区中以更小的间隔形成，在使用CMP工艺进行平面化处理后在第一ILD膜230上没有发生下凹现象。然而，栅电极220的间隔在外围电路区中相对较宽，因此CMP工艺后在图16b中由“D”表示的下凹在第一ILD膜230的表面上发生。
参考图17a和17b，为了增强在清洁过程中第一ILD膜230抵抗化学物质的能力，氧化物层在第一ILD膜230上被淀积到预定的厚度以形成第二ILD膜240。这里，在外围电路区中的下凹反映在第二ILD膜240上。
参考图18a和18b，非掺杂多晶硅材料在第二ILD膜240上被淀积到几百的厚度，以形成留膜保护层245。留膜保护层245的厚度可以根据第二ILD膜240上的下凹程度而不同，但厚度最好还是200～1,000。形成流膜保护层245的非掺杂多晶硅相对掺杂多晶硅被快速刻蚀。这样在随后步骤深刻蚀掺杂多晶硅层时，没有残余物留在下凹发生的部分中。另外，在用于形成触点的光刻过程中留膜保护层245防止硅化钨层对入射光的漫反射，从而也避免了光刻胶材料的分解。另外，由于用于在随后步骤中形成触点的光刻胶材料和形成第二ILD膜240的氧化物层之间不良的刻蚀选择性引起的触点尺寸的增加也可以通过留膜保护层245避免。
参考图19a和19b，为了在具有留膜保护层245所得结构中的单元阵列区中形成压焊区焊盘，通过使用常规光刻工艺顺序刻蚀留膜保护层245、第二ILD膜240和第一ILD膜230形成压焊区焊盘孔h2。以使得半导体衬底200的有源区和隔离层222被同时部分暴露。这里，第二ILD膜240用提供对覆盖栅电极220的隔离层222有极好刻蚀选择性的装置刻蚀，使得隔离层222被保护同时防止栅电极220和压焊区焊盘之间的短路。
参考图20a和20b，用于形成压焊区焊盘的导电层250，例如，掺杂多晶硅层，在具有压焊区焊盘孔h2的所得结构的整个表面被淀积到足够完全隐埋压焊区焊盘孔h2的厚度。
参考图21a和21b，导电层250中除去形成在压焊区焊盘孔h2中的部分以及留膜保护层245的全部通过CMP工艺去除，从而以自对准方式形成压焊区焊盘260。结果，留膜保护层245可能保留在有下凹发生的外围电路区。然而，由于非掺杂多晶硅的去除速度是掺杂多晶硅的去除速度的4～5倍，掺杂的多晶硅和留膜保护层245完全从除压焊区焊盘260外的单元阵列区和外围电路区被去除。结果，在第二ILD膜240上不形成任何剩余层。
此后，通过和参照图9到图14解释的第一实施例同样的方法完成半导体存储器件。
如上所示，在根据本发明第二实施例的半导体存储器件制造方法中，即使在进行CMP工艺形成压焊区焊盘时下凹发生在外围电路区中ILD膜上，在ILD膜上由下凹引起的不需要的材料也可以被防止保留下来。
以下，将描述根据本发明第三实施例的半导体存储器件制造方法。
图22到28是解释根据本发明第三实施例的半导体存储器件制造方法的截面视图。
参考图22，栅电极320在半导体衬底310上通过STI方法形成，其中隔离区312和有源区分开。栅电极320以具有由例如多晶硅层和硅化钨层组成的多硅化物结构的形式形成。然后，考虑到氮化硅层对用作ILD膜的氧化物层的刻蚀选择性，覆盖栅电极320的隔离层322用氮化硅层在后序步骤中形成，然后，通过离子注入工艺，源/漏极(没有示出)在单元阵列区中的栅电极320之间的有源区形成，因此完成由栅电极320和源/漏极组成的电容器。
参考图23，为了通过在随后步骤中形成由氮化物层形成的刻蚀阻挡层保护在晶体管形成过程中暴露的半导体衬底310的有源区表面，热氧化物层323在半导体衬底310上被淀积到50～150。然后，在具有热氧化物层323的所得结构的整个表面上形成为大约100的由氮化硅制成的刻蚀阻挡层325。考虑到对氧化物层的刻蚀选择性，刻蚀阻挡层形成的厚度至少为100以使得栅电极320之间的间隙不被隐埋。
参考图24，第一氧化物层327在具有刻蚀阻挡层325的所得结构中的栅电极320之间的间隙上形成。在高集成度的半导体器件中，栅电极之间的间距是0.15μm或更小。这样，如果在这样小的间距中存在空位(void)，将产生由空位引起的短路。这样，无空位地填充栅电极之间的间距是很重要的。为了完成这个填充，首先在具有刻蚀阻挡层325的所得结构上淀积具有极好流体特性的材料，例如BPSG或旋涂玻璃(SOG)到大约1,000的厚度，然后以45°角刻蚀淀积层以加宽栅电极320之间的开口。然后，BPSG或SOG以5,000的厚度淀积于其上，然后通过流动法平面化，从而得到BPSG层或SOG层。然后，BPSG层或SOG层使用刻蚀阻挡层325作为刻蚀中止点通过CMP工艺平面化，从而完成第一氧化物层327。
参考图25，第二氧化物层329，例如，在低温下能被淀积的P-TEOS层，在具有第一氧化物层327的所得结构的整个表面上被淀积到约2,500。另外，为了在随后形成压焊区焊盘孔的刻蚀工艺中防止压焊区焊盘孔的入口变宽，多晶硅层被淀积到大约500的厚度。
参考图26，光刻胶图形333在多晶硅层331上形成以限定形成压焊区焊盘的区域。
参考图27，多晶硅层331、第二氧化物层329、第一氧化物层327、刻蚀阻挡层325和热氧化物层323用光刻胶图形333作为掩模顺序刻蚀，从而形成多晶硅层图形331a、第二氧化物层图形329a和刻蚀阻挡层图形325。同时，形成同时暴露半导体衬底310和隔离层322表面的压焊区焊盘孔A。这里，在形成压焊区焊盘孔A的刻蚀工艺中尽管产生轻微的误对准，刻蚀工艺在形成氧化物层的条件下进行，以使得由氮化物制成的隔离层322和由硅制成的半导体衬底310的表面不被损坏。然后，去除光刻胶图形333。
参考图28，导电层，例如掺杂多晶硅层，在具有压焊区焊盘孔A的所得结构上被淀积到足够填充压焊区焊盘孔A的厚度。然后，导电层和多晶硅层图形331使用第二氧化物层图形329a作为刻蚀阻挡层通过CMP工艺刻蚀，从而在压焊区焊盘孔A中形成平面化的压焊区焊盘340。
然后，通过和参照图9到图14解释的第一实施例同样的方法完成半导体存储器件。
根据本发明的第三实施例，在各个压焊区焊盘间隙中用P-TEOS形成的第二氧化物层图形，在单元阵列区中被反复形成，由P-TEOS制成的第二氧化物图形也存在于单元阵列区外的其它区域中，以使得半导体衬底的表面无下凹地准确平面化。
如上所述，根据本发明的实施例，压焊区焊盘通过使得不损坏半导体衬底可以得到足够对准容差的图形化方法形成。另外，在形成位线触点焊盘之后，在其上形成位线，以使得半导体衬底中的落差最小和通过更简单的工艺平面化半导体衬底。结果，单元阵列区和外围电路区之间的落差减小到存储电极的厚度。
尽管参考具体的实施例解释和描述了本发明，但对熟练的技术人员来说在本发明的精神和范围之内还可给出进一步的修改和变化。

Claims (23)

1、制造半导体器件的方法，包括步骤：
(a)在半导体衬底上形成栅电极，栅电极覆盖有氮化物隔离层；
(b)在(a)步骤中所得结构的整个表面上形成使得栅电极之间的间隙不被隐埋的合适厚度的刻蚀阻挡层；
(c)形成覆盖栅电极之间的间隙和栅电极顶部的第一层间介质(ILD)膜，形成该第一ILD膜的步骤包括以下步骤：
(c1)在具有刻蚀阻挡层的所得结构上形成第一氧化物层；
(c2)用刻蚀阻挡层作为刻蚀中止点刻蚀第一氧化物层以形成平面化的第一氧化物层；以及
(c3)在平面化的第一氧化物层上形成第二氧化物层；
(d)使第一ILD膜图形化形成暴露隔离层和刻蚀阻挡层的压焊区焊盘孔；
(e)去除刻蚀阻挡层以暴露半导体衬底的表面；
(f)用导电材料填充压焊区焊盘孔以形成压焊区焊盘；
(g)在具有压焊区焊盘的所得结构上形成第二ILD膜；
(h)使第二ILD膜图形化形成暴露压焊区焊盘部分表面的位线接触孔；
(i)在位线接触孔中形成位线接触栓；和
(j)在步骤(i)的所得结构上形成位线，该位线连结到位线接触栓。
2、权利要求1的方法，其中刻蚀阻挡层由氮化硅制成。
3、权利要求1的方法，其中第二氧化物层通过化学汽相淀积(CVD)方法形成。
4、权利要求1的方法，其中步骤(f)包括子步骤：
(f1)在具有压焊区焊盘孔的所得结构的整个表面上形成第一导电层；和
(f2)刻蚀第一导电层直到第一ILD膜被暴露，以在压焊区焊盘孔中形成压焊区焊盘。
5、权利要求4的方法，其中第一导电层是掺杂多晶硅层。
6、权利要求4的方法，其中子步骤(f2)通过化学机械抛光(CMP)方法进行。
7、权利要求4的方法，其中子步骤(f2)通过深刻蚀第一导电层进行。
8、权利要求1的方法，其中第二ILD膜由硼磷硅酸盐玻璃(BPSG)制成。
9、权利要求1的方法，其中位线接触栓由掺杂多晶硅制成。
10、权利要求1的方法，其中步骤(j)包括子步骤：
(j1)在具有位线接触栓的所得结构上形成非晶硅化钨层；和
(j2)图形化硅化钨层以形成位线。
11、权利要求1的方法，在步骤(i)之后，还包括步骤：
(k)在具有位线的所得结构上形成第三ILD膜；
(l)图形化第三ILD膜以形成暴露压焊区焊盘其它部分表面的存储电极接触孔；
(m)通过存储电极接触孔和压焊区焊盘的其它部分形成连结到半导体衬底的存储电极；
(n)在存储电极上形成介质膜；和
(o)在介质层上形成上电极以完成电容器。
12、权利要求11的方法，其中步骤(k)包括通过常压化学汽相淀积(APCVD)方法形成O3-原硅酸四乙酯(TEOS)层的子步骤。
13、权利要求11的方法，其中步骤(k)包括子步骤：
(k1)形成等离子体型氧化物层；
(k2)在等离子体型氧化物层上形成BPSG层；和
(k3)回流BPSG层。
14、权利要求11的方法，其中存储电极由掺杂多晶硅制成。
15、权利要求11的方法，其中步骤(n)包括子步骤：
(n1)在存储电极上形成氮化物层；
(n2)在氮气氛中加热步骤(n1)所得结构；和
(n3)在加热到750℃或更高的所得结构上进行氧化工艺，以形成具有氮化物/氧化物结构的介质膜。
16、权利要求1的方法，在步骤(b)前，还包括步骤：
在栅电极之间的暴露的半导体衬底表面上形成热氧化物层。
17、制造半导体器件的方法，包括步骤：
(a)在半导体衬底上形成栅电极，栅电极覆盖有氮化物隔离层；
(b)在(a)步骤中所得结构的整个表面上形成使得栅电极之间的间隙不被隐埋的合适厚度的刻蚀阻挡层；
(c)在栅电极之间的间隙中形成第一氧化物层；
(d)在第一氧化物层上形成第二氧化物层；
(e)在第二氧化物层上形成多晶硅层；
(f)依序部分刻蚀多晶硅层、第二氧化物层、第一氧化物层和刻蚀阻挡层，以形成同时暴露半导体衬底表面和部分隔离层的压焊区焊盘孔；
(g)形成厚度充分填充压焊区焊盘孔的导电层；
(h)用第二氧化物层作为刻蚀阻挡层刻蚀导电层和多晶硅层，以在压焊区焊盘孔中形成压焊区焊盘。
18、权利要求17的方法，其中刻蚀阻挡层由氮化硅制成。
19、权利要求17的方法，其中步骤(c)包括子步骤：
(c1)在具有刻蚀阻挡层的所得结构上淀积具有可流动特性的第一氧化物；
(c2)以某角度刻蚀所淀积的氧化物以加宽栅电极之间的入口；
(c3)在以某角度所刻蚀的氧化物上淀积具有可流动特性的第二氧化物；
(c4)用流动工艺平面化子步骤(c3)中所得结构，以形成平面化的氧化物层；以及
(c5)用刻蚀阻挡层作为刻蚀中止层，通过化学机械抛光(CMP)方法对平面化的氧化物层进行平面化。
20、权利要求19的方法，其中第一和第二氧化物由硼磷硅酸盐玻璃(BPSG)和旋涂玻璃(SOG)构成的组中的至少一种构成。
21、权利要求17的方法，其中第二氧化物层是低温下形成的P-TEOS层。
22、权利要求17的方法，其中导电层由掺杂多晶硅制成。
23、权利要求17的方法，其中步骤(h)通过化学机械抛光(CMP)方法进行。
24、权利要求17的方法，在步骤(b)前，还包括步骤：
在栅电极之间的暴露的半导体衬底表面上形成热氧化物层。
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