KR100486300B1 - 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 - Google Patents

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다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 및 그 방법으로 제조된 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자의 제조방법에서는 기판 상에 절연막을 형성한 다음, 절연막의 일부 깊이까지만 식각함으로써 그루브를 형성하고, 그 내벽에 스페이서를 형성한다. 이 스페이서를 식각 마스크로 하여 그루브 아래의 절연막을 식각함으로써 오프닝을 형성하고, 오프닝을 매립하는 도전층을 형성한다. 다음으로, 그루브를 매립하는 캡핑층을 형성한다.

Description

다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 {Method for fabricating semiconductor device wherein bit-lines are formed by damascene technique}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 인접하여 나란하게 형성되는 비트라인과 같은 도전층을 가지는 반도체 소자 및 그 제조방법에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 소자가 고집적화, 대용량화되면서 칩 사이즈의 최소화를 위한 공정의 확보가 필요해지고 있다. 최근의 디램 셀 관련 분야에서는 디자인 룰 0.11㎛ 이하의 공정 개발이 추진되고 있다. 그런데, 디램 셀의 디자인 룰과 칩 사이즈가 감소하면서, 포토리소그라피 공정의 한계 극복과 충분한 공정 마진 확보가 더욱 어려워지는 문제가 있다.
도 1을 참조하면, 종래에는 하부구조가 형성된 기판(미도시) 상에 층간절연막(10)을 형성한 다음, 비트라인 도전층(15)과 비트라인 캡핑층(20)을 형성한다. 이를 위해서는, 층간절연막(10) 상에 비트라인용 도전물질과 비트라인 캡핑층용 절연물질을 순차적으로 증착한 다음, 포토리소그라피 공정에 의하여 이들을 패터닝하게 된다. 이어서, 비트라인 도전층(15)과 비트라인 캡핑층(20)의 측벽에 스페이서(25)를 형성하여 비트라인 도전층(15), 비트라인 캡핑층(20) 및 스페이서(25)를 포함하는 비트라인(30)을 완성한다.
이와 같은 방식으로 비트라인을 형성할 경우 디자인 룰 감소에 따라 비트라인 임계치수(CD)가 100nm 이하가 되기 때문에, 포토리소그라피 노광 장비로 구현할 수 있는 비트라인 패턴의 한계는 셀의 크기를 감소시키는 데에 있어서 주된 장애물로 작용한다. 그 결과, 비트라인의 폭을 감소시키지 못하기 때문에 후속 스토리지 노드 콘택홀과 비트라인의 오정렬 마진이 매우 작게되는 문제가 있다. 그리고, 하부구조, 이를테면 비트라인 콘택플러그와 비트라인간의 오정렬 마진 부족에 의한 문제도 발생할 수 있다.
계속해서 도 1을 참조하면, 후속 공정을 위하여 비트라인(30) 사이의 공간을 매립하는 갭필절연막(40)을 형성한다. 그런데, 디자인 룰 감소에 따라 비트라인과 비트라인 사이의 공간이 작아지게 되어, 도면에 나타낸 바와 같이 갭필절연막(40) 내에 보이드(V)가 발생하기 쉽다. 이와 같은 보이드(V)에 스토리지 노드 콘택플러그용 도전물질이 채워지면 이로 인해 스토리지 노드 콘택플러그들 사이에 브릿지가 발생하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 전술한 기존 공정의 문제점을 해결하기 위하여, 디자인 룰이 감소되어도 비트라인의 패턴 형성이 용이하고, 충분한 공정 마진을 확보할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 스토리지 노드 콘택홀과의 오정렬 마진이 증가된 구조의 비트라인을 포함하는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에서 따른 반도체 소자의 제조방법에서는 기판 상에 절연막을 형성한 다음, 상기 절연막의 일부 깊이까지만 식각함으로써 그루브(groove)를 형성하고, 상기 그루브 내벽에 스페이서(spacer)를 형성한다. 이 스페이서를 식각 마스크로 하여 상기 그루브 아래의 절연막을 식각함으로써 오프닝(opening)을 형성하고, 상기 오프닝을 매립하는 도전층을 형성한다. 즉, 다마신(damascene) 기법으로 도전층을 형성하게 된다. 상기 도전층 위로 상기 그루브를 매립하는 캡핑층을 형성한다.
본 발명의 실시예에서는 기판 상에 게이트 스택들과 소오스/드레인들을 형성한 다음, 상기 게이트 스택들 사이의 공간을 채우는 제1 절연막을 덮고 평탄화시킨다. 상기 제1 절연막을 관통하여 상기 각 소오스에 연결되는 제1 셀패드와 상기 각 드레인에 연결되는 제2 셀패드를 형성하고 나서, 그 결과물 위에 제2 절연막을 형성한다. 상기 제2 절연막을 관통하여 상기 제2 셀패드에 접하는 비트라인 콘택플러그를 형성한 다음, 그 결과물 위에 제3 절연막을 형성한다. 상기 제3 절연막 위에 형성한 마스크 패턴을 식각 마스크로 하여 상기 제3 절연막의 일부 깊이까지만 식각함으로써 그루브를 형성하고, 상기 그루브 내벽에 스페이서를 형성한다. 상기 스페이서와 마스크 패턴을 식각 마스크로 하여 상기 그루브 아래의 제3 절연막을 식각함으로써 상기 비트라인 콘택플러그를 노출시키는 비트라인 오프닝을 형성한다. 상기 스페이서로 인하여 상기 비트라인 오프닝의 폭은 상기 그루브의 폭보다 좁게 형성된다. 그리고 나서, 상기 스페이서 하단 이하로 상기 비트라인 오프닝을 매립하는 비트라인 도전층을 형성한다. 즉, 다마신 기법으로 비트라인 도전층을 형성하게 된다. 다음, 상기 그루브를 매립하면서 상기 제3 절연막의 상면과 나란한 상면을 가지는 비트라인 캡핑층을 형성한다.
본 발명에서는 그루브의 내벽에 형성하는 스페이서의 폭으로써 오프닝 혹은 비트라인 오프닝의 너비를 조절하기 때문에 포토리소그라피 한계 이하로 임의의 도전층 또는 비트라인 도전층을 형성하는 것이 가능해진다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 넓은 개구부와 좁은 개구부가 수직으로 중첩된 T자형 홈을 구비한 절연막, 상기 좁은 개구부의 전부 또는 일부를 채우는 비트라인 도전층, 및 상기 비트라인 도전층 위로 상기 홈을 채우며 상기 절연막과 나란한 상면을 가지는 비트라인 캡핑층을 포함하고, 상기 넓은 개구부의 내벽에는 스페이서가 형성되어 있다. 상기 비트라인 도전층은 그 안쪽 방향으로 Ti/TiN/W층이 순차 적층된 것일 수 있으며, 상기 스페이서와 상기 절연막이 만나는 계면은 플랫(flat)하다.
본 발명에 의하면, 비트라인 형성시 포토리소그라피 공정이 아닌 다마신 기법을 이용하므로 감소된 디자인 룰의 비트라인이라도 그 형성 공정이 용이해진다. 그리고, 비트라인의 디자인 룰이 작아져서 발생하는 하부 도전 요소(이를테면 비트라인 콘택플러그)와의 오정렬을 최소화할 수 있다. 또한, 스페이서의 폭으로 비트라인 오프닝의 너비를 조절하기 때문에 포토리소그라피 한계 이하로 비트라인 도전층을 형성하는 것이 가능해진다. 뿐만 아니라, 갭필절연막으로 비트라인 사이의 공간을 매립할 필요가 없기 때문에 갭필절연막 내에 보이드가 발생할 염려가 없다. 본 발명의 논의는 이와 같은 비트라인에만 그치는 것이 아니라, 인접하여 나란하게 형성되는 임의의 도전층, 예를 들어 각종 배선이나 게이트 라인에도 적용될 수 있음을 주의하여야 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 사시도들이다. 후술하는 실시예는 디램의 비트라인을 형성하는 방법을 염두에 두고 기술될 것이지만, 유사한 설명이 기타 다른 도전층, 게이트 라인 또는 배선에도 적용될 수 있음이 당업자에게 자명할 것이다.
먼저 도 2를 참조하면, 절연막(105)을 포함하는 하부구조가 형성되어 있는 기판(100) 상에 식각정지막(110)과 실리콘 산화막(115)을 순차적으로 형성한다. 기판(100)은 흔히 사용하는 단결정 실리콘 기판이다. 식각정지막(110)은 실리콘 산화막(115)과 식각 선택비가 다른 절연물질, 예컨대 실리콘 질화막을 PE-CVD(Plasma Enhanced-CVD) 또는 LP-CVD(Low Pressure-CVD) 등의 방법으로 얇게 증착하여 형성한다. 예를 들어 500℃ 내지 850℃의 온도에서 SiH4와 NH3의 반응을 이용하여 형성한다. 식각정지막(110)은 생략하는 경우도 있다. 실리콘 산화막(115)은 보통 CVD로 형성할 수 있는데 CVD 이외에 PE-CVD 혹은 PE-TEOS(Tetra Ethyl Ortho Silicate) 방법으로도 형성할 수 있다. PE-CVD의 경우에는 SiH4와 O2(혹은 N2O)의 반응을 이용할 수 있고, PE-TEOS의 경우에는 Si(OC2H5)4 와 O2(혹은 O3)의 반응을 이용한다.
이어서, 실리콘 산화막(115) 위에 마스크 패턴(120)을 형성한다. 이 마스크 패턴(120)은 실리콘 산화막(115)과는 식각 선택비가 다른 절연물질, 예컨대 실리콘 질화물 등을 증착한 다음 포토리소그라피로 패터닝하여 형성한다. 실리콘 질화물 대신에 실리콘 산화질화물을 증착하여 형성하여도 된다.
다음에 도 3에 도시된 바와 같이, 마스크 패턴(120)을 식각 마스크로 사용하여 실리콘 산화막(115)의 일부 깊이까지만 식각함으로써 실리콘 산화막(115) 내에 그루브(G)를 형성한다. 그루브(G)의 깊이는 그루브(G) 아래에 후속적으로 형성할 도전층, 예를 들어 비트라인의 저항을 고려하여 결정한다. 본 실시예에 따르면 도전층의 높이가 그루브(G) 아래에 남아있는 실리콘 산화막 두께 이하가 되므로, 도전층의 높이를 키워 도전층의 저항을 좀 더 작게 하고 싶으면 그루브(G)의 깊이를 얕게 형성한다.
도 4를 참조하면, 그루브(G) 내벽에 스페이서(125)를 형성한다. 이를 위해서, 스페이서용 절연막을 얇게 증착한 다음, 이를 이방성 식각한다. 스페이서(125)는 실리콘 산화막(115)과 식각 선택비가 다른 막으로 형성하는 것이 바람직하다. 따라서, 마스크 패턴(120)과 마찬가지로 실리콘 질화막 등으로 형성하는 것이 좋다. 또, 스페이서(125)의 폭에 따라 후속의 오프닝 너비가 결정되므로 이를 적당히 조절할 필요가 있다.
다음에 도 5에 도시한 것처럼, 스페이서(125)와 마스크 패턴(120)을 식각 마스크로 하여 그루브(G) 아래에 노출되어 있는 실리콘 산화막(115)을 식각함으로써 오프닝(H)을 형성한다. 도 5에서와 같이 오프닝(H) 아래의 식각정지막(110)도 마저 식각함으로써 절연막(105) 안에 포함된 도전 요소들, 예컨대 콘택패드 혹은 콘택플러그 등을 노출시키도록 한다. 식각정지막(110)을 형성한 경우에는 실리콘 산화막(115)을 식각하는 동안 식각정지막(110) 아래의 절연막(105)이나 그 안에 포함된 도전 요소들이 식각되는 것이 효과적으로 방지된다. 그러나, 식각정지막(110)을 생략하더라도 식각 시간을 조절하면 이러한 효과를 얻을 수 있다.
도 6과 도 7은 도전물질로 오프닝(H)을 매립하여 원하는 도전층, 본 실시예의 경우 비트라인을 형성하는 단계를 도시한다. 먼저, 도 6에서와 같이, 도전물질을 충분히 증착하여 오프닝(H)과 그루브(G)를 완전히 매립하는 도전층(130)을 형성한다. 이어서, 도전층(130)을 에치백(etch-back) 또는 습식 스트립(wet-strip)하여 도전층(130)이 스페이서(125) 하단 이하에만 남도록 한다. 참조부호 "130a"는 오프닝(H) 안에만 남아있는 도전층을 가리킨다. 도 7에는 도전층(130a)이 스페이서(125) 하단과 나란한 높이로 형성된 상태를 도시하였다. 도전층(130a)의 높이가 아주 중요한 변수인 것은 아니지만, 가능하면 스페이서(125) 하단 이하의 높이를 갖도록 하는 것이 후속 공정에서 다른 도전 요소들, 예를 들면 스토리지 노드 콘택플러그 등과 도전층(130a)이 단락되는 것을 방지할 수 있다는 점에서 바람직하다.
다음, 도 8에서와 같이 절연물질(140)을 증착하여 도전층(130a) 위로 그루브(G)를 완전히 매립한다. 절연물질(140)은 실리콘 산화막(115)과 식각 선택비가 다른 막질로 형성하는 것이 후속으로 스토리지 노드 콘택홀 형성 공정 등을 진행할 때에 유리하다. 이어서, 실리콘 산화막(115)이 드러날 때까지 결과물 상면을 평탄화시켜 도 9에서와 같이 그루브(G)를 매립하는 캡핑층(145)을 형성한다. 이상의 방법으로 제조된 반도체 소자에서, 스페이서(125)와 실리콘 산화막(115)이 만나는 계면은 플랫하게 형성된다. 즉, 그 단면은 직각의 "L"자형이 된다.
다음으로, 도 10 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이고, 도 14는 그 반도체 소자의 셀 영역의 레이아웃이다. 도 10 내지 도 13에서 좌측은 도 14의 a-a'선을 따라 기판을 절취한 경우이고, 우측은 b-b'선을 따라 기판을 절취한 경우이다.
본 실시예를 상세히 설명하기에 앞서 먼저 본 실시예의 특징을 언급하는 것이 유용하다. 디램에서 비트라인 콘택플러그까지 형성된 후, 층간절연막(이하의 실시예에서는 제2 절연막이라 지칭됨)과 식각 선택비를 가지는 실리콘 질화막이 얇게 증착된다. 이 실리콘 질화막은 비트라인 오프닝 형성시 식각정지막으로서 작용하여 셀 어레이 영역의 비트라인 콘택플러그의 과도한 식각을 방지하게 된다. 비트라인 오프닝의 내벽에 실리콘 질화막 등으로 된 스페이서를 형성함으로써, 포토리소그라피 공정에 의해 정의되는 비트라인의 한계를 극복할 수 있고, 비트라인과 스토리지 노드 콘택플러그의 오정렬 마진이 증가된다.
이제 도 10을 참조하면, 기판(200) 상에 활성영역을 한정하는 소자분리막(190)으로서 예를 들어 쉘로우 트렌치 소자분리막(Shallow Trench Isolation : STI)을 형성한다. 활성영역은 도 14에 도시된 것과 같이 일자형으로 형성될 수 있고, 또는 "T"자형으로 형성될 수도 있다. 활성영역 상에 웰을 형성하고 트랜지스터의 문턱전압을 조절하기 위한 이온주입 공정 등이 수행된다. 이어서, 활성영역에 다수의 게이트 스택들(도 14의 205)과 소오스/드레인들(210a, 210b)을 형성한다. 여기서 게이트 스택들이란 게이트 절연막, 게이트 도전층, 게이트 캡핑층 및 그들 측벽의 게이트 스페이서를 포함하여 가리키는 용어로 사용한다. 게이트 도전층은 예컨대, 도프트 폴리실리콘 또는 도프트 폴리실리콘과 텅스텐 실리사이드의 이중막 혹은 텅스텐막 재질로 되어 있을 수 있다.
다음에, 소오스/드레인에 접하는 셀패드(220a, 220b)를 형성한다. 셀패드(220a, 220b)는 이 분야에서 잘 알려진 자기 정렬 콘택(self aligned contact) 형성 공정에 의해 형성된다. 즉, 게이트 스택들 사이의 공간을 채우는 제1 절연막(215)을 덮고 평탄화시킨다. 이 제1 절연막(215)을 관통하여 각 소오스(210a)에 연결되는 제1 셀패드(220a)와 각 드레인(210b)에 연결되는 제2 셀패드(220b)를 형성하고 나서, 그 위에 제2 절연막(225)을 형성한다. 그런 다음, 제2 절연막(225)을 관통하여 제2 셀패드(220b)에 접하는 비트라인 콘택플러그(230)를 형성한다. 그러나, 셀패드(220a, 220b)를 생략하는 경우도 있고, 그럴 때에는 비트라인 콘택플러그(230)가 직접 드레인(210b)에 접하여 형성된다. 본 실시예에서 제1 절연막(215)과 제2 절연막(225)을 합한 높이는 대략 2000Å 정도가 된다. 그런 다음, 제2 절연막(225) 위에 얇은 식각정지막(235)을 형성한다. 이 막은 후속의 제3 절연막(250)과 식각 선택비를 가지는 막질로서, 예를 들어 실리콘 질화막을 300 내지 500Å의 두께 범위 내로 형성할 수 있다. 막 형성 방법으로는 PE-CVD 또는 LP-CVD 등이 이용될 수 있다.
계속하여 식각정지막(235) 상에 제3 절연막(250), 예를 들어 실리콘 산화막을 형성한다. 제3 절연막(250)의 두께는 예를 들어 1000 내지 5000Å, 바람직하게는 4500Å가 되도록 할 수 있다. 다음에, 제3 절연막(250) 상에 비트라인이 형성될 부분을 노출시키는 마스크 패턴(255)을 형성한다. 실제 반도체 소자에서 비트라인 형성시 마스크 패턴의 바(bar) : 스페이스(space)는 2 : 3 정도이므로, 비트라인의 디자인 룰이 작아진다 하더라도 본 실시예에 따를 경우 비트라인 형성이 용이하다는 것을 알 수 있다. 또한 마스크 패턴(255)의 두께는 1000Å 정도만 되어도 공정을 진행하는 내내 충분한 마스킹 역할을 수행함이 본 발명자들의 실험결과 확인되었다.
다음에, 도 11을 참조하면, 마스크 패턴(255)을 식각 마스크로 하여 제3 절연막(250)의 일부 깊이까지만 식각함으로써 그루브(G)를 형성한다. 그런 다음, 그루브(G) 내벽에 스페이서(260)를 형성한다. 그루브(G)의 폭은 종래의 비트라인의 폭과 같거나 그 이하가 된다. 스페이서(260)를 형성하기 위해서는, 제3 절연막(250) 전면에 그루브(G)를 완전히 매립하지 않는 정도 두께로 얇게, 예를 들어 300 내지 500Å 두께로 실리콘 질화막을 형성한다. 그런 다음, 마스크 패턴(255)의 상면 및 그루브(G)의 바닥이 드러나도록 그 실리콘 질화막을 이방성 식각한다. 식각된 후의 스페이서(260)의 폭은 대략 200Å 정도 된다. 그동안에 마스크 패턴(255)은 300Å 정도로 두께가 감소되기도 한다. 이렇게 형성하는 스페이서(260)는 후속적으로 스토리지 노드 콘택홀을 형성하기 위해 제3 절연막(250)과 제2 절연막(225)을 식각할 때 식각 마스크로 이용될 수 있다. 또한, 이 스페이서(260)의 폭으로 후속의 비트라인 오프닝의 너비, 즉 비트라인 도전층의 CD를 자유로이 조절할 수 있다.
다음으로, 도 12에서와 같이, 스페이서(260)와 마스크 패턴(255)을 식각 마스크로 하여 그루브(G) 아래의 제3 절연막(250)을 식각함으로써 비트라인 콘택플러그(230)를 노출시키는 비트라인 오프닝(H)을 형성한다. 여기서, 이방성인 성질을 갖고 있는 건식식각을 사용하는 것이 유리하다. 이 때에, C4H8/C3H 8, C2F6, C2F4, C3F6, C3F8, C4F6, C4F 8, C5F8, C5F10과 C2HF5 등의 가스를 함유한 식각 가스를 사용하여 식각할 수 있다. 이러한 가스 등에 CH3F, C2H2, CH2F 2 등과 Ar, He, Xe, Ne 등을 첨가한 가스도 사용할 수도 있다. 식각정지막(235)은 제3 절연막(250)과 식각 선택비가 다른 막으로 형성하므로, 제3 절연막(250)을 식각하는 동안은 식각되지 않고 버티어 비트라인 콘택플러그(230)의 손상을 막아준다. 그 후에 비트라인 오프닝(H) 안으로 노출된 식각정지막(235)도 제거하여 비트라인 콘택플러그(230)의 과도한 식각없이 안전하게 노출시킬 수 있다. 따라서, 게이트 스택(도 14의 205)의 게이트 도전층과 비트라인간의 단락도 방지할 수 있다. 또한, 이렇게 형성되는 비트라인 오프닝(H)의 폭은 스페이서(260) 덕분으로 종래 비트라인의 CD보다 포토리소그라피 한계 이하로 작아질 수 있게 된다. 즉, 그루브(G)의 폭을 80nm 정도로 하고, 스페이서(260)의 폭을 200Å 정도로 한다면, 비트라인 오프닝(H)의 폭은 40nm 정도로 형성할 수 있는 것이다. 따라서, 90nm가 포토리소그라피 노광 장비의 한계라고 하더라도, 본 발명에 따르게 되면 그 한계 이하인 40nm 정도의 비트라인을 형성할 수 있다.
이어서, 기판(200) 전면에 비트라인 오프닝(H)과 그루브(G)를 완전히 매립하는 도전층(미도시)을 형성한다. 예를 들어, 텅스텐(W)을 약 3000Å 두께로 증착한다. 도전층 형성 전에 Ti/TiN층 등의 배리어층이 더 형성될 수도 있다. 각각의 두께는 100Å/250Å 정도로 할 수 있다. 이 때, 실리사이드 공정을 통해 도전층 상부에 부분적으로 실리사이드층이 더 형성되도록 할 수도 있다. 또한, 도전층은 텅스텐 이외에 도핑된 폴리실리콘, 알루미늄, 구리 또는 티타늄 중의 어느 하나를 사용할 수 있다. 다음으로, 그 결과물에 에치백(etch-back) 또는 습식 스트립(wet-strip) 공정을 진행하여 도전층을 일부 식각해냄으로써 비트라인 도전층(265)이 스페이서(260) 하단보다 아래에 남겨지도록 한다. 도면에는 비트라인 도전층(265)이 스페이서(260) 하단보다 낮은 높이로 형성되는 경우를 예로 들었다. 즉, 비트라인 도전층(265)은 비트라인 오프닝(H) 안에 완전히 매립되어 스페이서(260)와 제3 절연막(250)으로 둘러싸이도록 한 것이다.
이처럼, 비트라인 도전층(265)을 포토리소그라피로 형성하지 않으므로 디자인 룰이 감소되어도 비트라인 도전층(265) 형성이 용이해진다. 그리고, 비트라인의 디자인 룰이 작아져서 발생하는 하부 비트라인 콘택플러그(230)와의 오정렬을 최소화할 수 있다. 또한, 제3 절연막(250)을 형성한 다음 네가티브 개념으로 비트라인을 형성하게 되므로, 종래와 달리 비트라인 형성 후 비트라인 사이의 좁은 공간에 갭필절연막을 형성하지 않는다. 따라서, 갭필절연막 내에 보이드가 발생할 염려가 없으므로, 후속의 스토리지 노드 콘택플러그간의 브릿지를 방지할 수 있다. 안정된 절연 특성을 확보할 수 있기 때문에 비트라인 도전층(265)들 사이 또는 비트라인 도전층(265)과 후속으로 형성하는 스토리지 노드 콘택플러그 사이의 절연파괴전압(breakdown voltage)을 향상시킬 수도 있다.
도 13을 참조하면, 도 12의 결과물 전면에 비트라인 오프닝(H)을 완전히 매립하는 비트라인 캡핑층용 절연막(미도시)을 형성한 뒤 제3 절연막(250)의 상면이 노출될 때까지 에치백 또는 화학기계적 연마(Chemical Mechanical Polishing)를 진행하여, 제3 절연막(250)의 상면과 나란한 상면을 가지는 비트라인 캡핑층(270)을 형성한다. 이러한 비트라인 캡핑층(270)은 비트라인 도전층(265) 상에서 비트라인 오프닝(H)과 그루브(G)를 매립한다. 비트라인 캡핑층(270)은 후속 공정에서 스토리지 노드 콘택홀 식각시 식각 마스크 역할을 하며, 스토리지 노드 콘택홀을 채우는 스토리지 노드 콘택플러그와 비트라인 도전층(265)간의 단락을 방지하여 줄 수 있어야 한다. 따라서, 제3 절연막(250)을 실리콘 산화막을 이용하여 형성하는 경우, 스페이서(260)와 마찬가지로 상기 비트라인 캡핑층용 절연막으로서 실리콘 질화막을 형성할 수 있다. 이 때 그 두께는 1000 내지 5000Å 정도로 할 수 있다.
도 13에 도시된 것과 같이, 상기 실시예로 제조되는 반도체 소자는, 스페이서(260)와 제3 절연막(250)이 만나는 계면이 플랫하게 형성된다. 따라서, 후속 공정에서 스토리지 노드 콘택홀 식각시 비트라인 캡핑층(270) 및 스페이서(260)의 손상없이 제3 절연막(250)을 선택적으로 식각할 수 있다. 플랫한 계면은 선택비가 20 : 1에 달할 정도로 식각 선택비 측면에서 유리하기 때문이다. 반면에, 도 1과 같은 종래의 경우에는 스페이서(25)의 숄더 부위가 둥글기 때문에 선택비가 높아봐야 8 : 1 이다. 따라서, 본 발명에 따를 경우에, 비트라인 도전층(265)과 스토리지 노드 콘택플러그간의 단락을 효과적으로 방지할 수 있다. 숄더 부위가 취약해지는 것을 방지할 수 있어 오정렬 마진이 확보되므로 공정의 용이성 및 재현성을 확보할 수 있다.
이러한 방법으로 제조되는 반도체 소자는, 넓은 개구부와 좁은 개구부가 수직으로 중첩된 T자형 홈(G와 H의 조합)을 구비한 절연막(실시예에서 제3 절연막(250)), 상기 좁은 개구부(H)의 전부 또는 일부를 채우는 비트라인 도전층(265), 및 상기 비트라인 도전층(265) 위로 상기 홈을 채우며 상기 절연막(250)과 나란한 상면을 가지는 비트라인 캡핑층(270)을 포함하고, 상기 넓은 개구부(G)의 내벽에는 스페이서(260)가 형성되어 있다. 상기 비트라인 도전층(265)은 안쪽 방향으로 Ti/TiN/W층이 순차 적층된 것일 수 있으며, 상기 스페이서(260)와 상기 절연막(250)이 만나는 계면은 플랫하다.
또한, 종래에는 도 1에서 볼 수 있는 바와 같이 비트라인 도전층 CD와 그 위의 캡핑층 CD가 동일하다. 그러나, 본 발명의 경우에는 비트라인 도전층의 CD가 캡핑층 CD보다 작아진다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 비트라인 형성시 포토리소그라피를 이용하는 종래와 달리 다마신 기법을 이용한다. 따라서, 디자인 룰이 감소되어도 비트라인 형성이 용이해진다. 그리고, 디자인 룰이 작아져서 발생하는 비트라인과 하부의 비트라인 콘택플러그와의 오정렬을 최소화할 수 있다. 또한, 절연막을 형성한 다음 네가티브 개념으로 비트라인을 형성하게 되므로 종래와 달리 비트라인 형성 후 비트라인 사이의 좁은 공간에 갭필절연막을 형성하지 않는다. 이에 따라, 갭필절연막 내에 보이드가 발생할 염려가 없다. 종래와 달리 캡핑층이 제일 나중에 형성되기 때문에 상단의 손실이 최소화된다. 따라서, 단락의 위험은 현저하게 줄어든다. 이러한 효과를 통해, 본 발명은 디자인 룰 0.09㎛ 이하의 반도체 소자에 확대 적용이 가능하다.
또한, 본 발명에 따르면 비트라인 콘택플러그의 과도한 식각을 방지할 수 있어 게이트 스택의 게이트 도전층과 비트라인간의 단락도 방지할 수 있다. 포토리소그라피 공정에 의해 정의되는 비트라인 패터닝의 한계를 극복할 수 있고, 비트라인과 스토리지 노드 콘택홀의 오정렬 마진을 증가시킬 수 있다. 단락을 방지하기 때문에 소자의 오동작을 방지하는 등 소자의 수율을 향상시키는 특징이 있다. 안정된 절연 특성을 확보할 수 있기 때문에 비트라인 도전층들 사이 또는 비트라인 도전층과 후속으로 형성하는 스토리지 노드 콘택플러그 사이의 절연파괴전압을 향상시킬 수도 있다.
본 발명에서는 특히 스페이서와 절연막이 만나는 계면이 플랫하게 형성된다. 따라서, 숄더 부위가 둥글게 형성되는 종래의 경우보다 높은 식각 선택비를 유지할 수 있다. 그러므로, 비트라인까지 형성한 다음의 후속 공정에서 스토리지 노드 콘택홀 식각시 비트라인 캡핑층 및 스페이서의 손상없이 절연막을 선택적으로 식각할 수 있다. 따라서, 본 발명에 따를 경우에, 비트라인 도전층과 스토리지 노드 콘택홀에 후속적으로 매립되는 스토리지 노드 콘택플러그간의 단락을 방지할 수 있다.
도 1은 종래 갭 필 마진 부족에 의해 갭필절연막 내에 발생한 보이드를 보여주는 도면이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 다른 실시예에서 예로 든 반도체 소자의 셀 영역의 레이아웃이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200...기판 105...절연막
110, 235...식각정지막 115...실리콘 산화막
120, 255...마스크 패턴 G...그루브
125, 260...스페이서 H...오프닝 또는 비트라인 오프닝
130, 130a...도전층 145...캡핑층
230...비트라인 콘택플러그 250...제3 절연막
265...비트라인 도전층 270...비트라인 캡핑층

Claims (17)

  1. 기판 상에 절연막을 형성하는 단계;
    상기 절연막의 일부 깊이까지만 식각함으로써 그루브를 형성하는 단계;
    상기 그루브 내벽 상에 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로 하여 상기 그루브 아래의 절연막을 식각함으로써 오프닝을 형성하는 단계;
    상기 오프닝을 매립하는 도전층을 형성하는 단계; 및
    상기 그루브를 매립하는 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 도전층을 형성하는 단계는
    상기 오프닝과 그루브를 완전히 매립하는 도전층을 형성하는 단계; 및
    상기 도전층이 상기 스페이서 하단 이하로 남도록 상기 도전층을 에치백(etch-back)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 도전층을 형성하는 단계는
    상기 오프닝과 그루브를 완전히 매립하는 도전층을 형성하는 단계; 및
    상기 도전층이 상기 스페이서 하단 이하로 남도록 상기 도전층을 습식 스트립(wet-strip)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 스페이서와 상기 절연막이 만나는 계면은 플랫(flat)하게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 스페이서의 폭으로 상기 오프닝의 너비를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 기판 상에 게이트 스택들과 소오스/드레인들을 형성하는 단계;
    상기 게이트 스택들 사이의 공간을 채우는 제1 절연막을 덮고 평탄화시키는 단계;
    상기 제1 절연막을 관통하여 상기 각 소오스에 연결되는 제1 셀패드와 상기 각 드레인에 연결되는 제2 셀패드를 형성하는 단계;
    상기 제1 절연막과 제1 및 제2 셀패드 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 관통하여 상기 제2 셀패드에 접하는 비트라인 콘택플러그를 형성하는 단계;
    상기 제2 절연막과 비트라인 콘택플러그 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 위에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 하여 상기 제3 절연막의 일부 깊이까지만 식각함으로써 그루브를 형성하는 단계;
    상기 그루브 내벽 상에 스페이서를 형성하는 단계;
    상기 스페이서와 마스크 패턴을 식각 마스크로 하여 상기 그루브 아래의 제3 절연막을 식각함으로써 상기 비트라인 콘택플러그를 노출시키는 비트라인 오프닝을 형성하는 단계;
    상기 스페이서 하단 이하로 상기 비트라인 오프닝을 매립하는 비트라인 도전층을 형성하는 단계; 및
    상기 그루브를 매립하면서 상기 제3 절연막의 상면과 나란한 상면을 가지는 비트라인 캡핑층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 제3 절연막을 증착하는 단계는 실리콘 질화막 식각정지막을 형성한 다음 실리콘 산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 제3 절연막 전면에 상기 그루브를 완전히 매립하지 않는 정도 두께로 실리콘 질화막을 형성하는 단계; 및
    상기 마스크 패턴의 상면 및 상기 그루브의 바닥이 드러나도록 상기 실리콘 질화막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항에 있어서, 상기 비트라인 도전층을 형성하는 단계는
    상기 비트라인 오프닝과 그루브를 완전히 매립하는 도전층을 형성하는 단계; 및
    상기 도전층이 상기 스페이서 하단 이하로 남도록 상기 도전층을 에치백(etch-back)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제6항에 있어서, 상기 비트라인 도전층을 형성하는 단계는
    상기 비트라인 오프닝과 그루브를 완전히 매립하는 도전층을 형성하는 단계; 및
    상기 도전층이 상기 스페이서 하단 이하로 남도록 상기 도전층을 습식 스트립(wet-strip)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제6항에 있어서, 상기 도전층은 Ti/TiN/W층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제6항에 있어서, 상기 스페이서와 상기 제3 절연막이 만나는 계면은 플랫하게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제6항에 있어서, 상기 비트라인 캡핑층을 형성하는 단계는,
    상기 비트라인 도전층이 형성된 기판 전면에 상기 그루브를 완전히 매립하는 실리콘 질화막을 형성하는 단계; 및
    상기 제3 절연막의 상면이 노출되도록 상기 실리콘 질화막을 에치백 또는 화학기계적 연마(Chemical Mechanical Polishing)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제6항에 있어서, 상기 스페이서의 폭으로 상기 비트라인 오프닝의 너비를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 삭제
  16. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10377948B2 (en) 2016-11-29 2019-08-13 Samsung Electronics Co., Ltd. Etching composition and method for fabricating semiconductor device by using the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7375033B2 (en) * 2003-11-14 2008-05-20 Micron Technology, Inc. Multi-layer interconnect with isolation layer
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
KR100613290B1 (ko) * 2004-12-29 2006-08-21 동부일렉트로닉스 주식회사 반도체 소자의 다마신 구조 형성 방법
KR100632653B1 (ko) 2005-04-22 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR100667653B1 (ko) * 2005-07-11 2007-01-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101414076B1 (ko) * 2008-09-10 2014-07-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN101794729B (zh) * 2009-02-02 2012-12-12 和舰科技(苏州)有限公司 一种通过蚀刻形成半导体结构中的通孔的方法
KR101057196B1 (ko) * 2009-06-30 2011-08-16 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
US11769692B2 (en) * 2018-10-31 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. High breakdown voltage inter-metal dielectric layer
CN113903709B (zh) * 2020-06-22 2024-08-02 长鑫存储技术有限公司 存储器的形成方法及存储器
KR102831626B1 (ko) 2020-06-22 2025-07-07 창신 메모리 테크놀로지즈 아이엔씨 메모리의 형성 방법 및 메모리

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5658816A (en) * 1995-02-27 1997-08-19 International Business Machines Corporation Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond
US5700731A (en) * 1995-12-07 1997-12-23 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped storage capacitors on dynamic random access memory cells
US5712202A (en) * 1995-12-27 1998-01-27 Vanguard International Semiconductor Corporation Method for fabricating a multiple walled crown capacitor of a semiconductor device
JPH1117140A (ja) * 1997-06-25 1999-01-22 Sony Corp 半導体装置及びその製造方法
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
JP3701469B2 (ja) * 1998-06-12 2005-09-28 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6767789B1 (en) * 1998-06-26 2004-07-27 International Business Machines Corporation Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby
KR100295061B1 (ko) * 1999-03-29 2001-07-12 윤종용 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법
US6197630B1 (en) * 1999-08-31 2001-03-06 United Microelectronics Corp. Method of fabricating a narrow bit line structure
KR100399583B1 (ko) * 1999-11-29 2003-09-26 한국전자통신연구원 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법
EP2053638A3 (en) * 1999-12-08 2009-07-29 Samsung Electronics Co., Ltd Semiconductor device having a self-aligned contact structure and methods of forming the same
KR20010063853A (ko) 1999-12-24 2001-07-09 박종섭 반도체소자의 비트라인 형성방법
KR100363556B1 (ko) * 2000-04-24 2002-12-05 삼성전자 주식회사 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법
JP2002151665A (ja) * 2000-11-14 2002-05-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
DE10126604C1 (de) * 2001-05-31 2002-12-19 Infineon Technologies Ag Speicherzellenanordnung und Verfahren zu ihrer Herstellung
US6730959B1 (en) * 2002-10-30 2004-05-04 Powerchip Semiconductor Corp. Structure of flash memory device and fabrication method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10377948B2 (en) 2016-11-29 2019-08-13 Samsung Electronics Co., Ltd. Etching composition and method for fabricating semiconductor device by using the same
US10800972B2 (en) 2016-11-29 2020-10-13 Samsung Electronics Co., Ltd. Etching composition and method for fabricating semiconductor device by using the same

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