KR20260022062A - Semiconductor devices - Google Patents

Semiconductor devices

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KR20260022062A
KR20260022062A KR1020240105431A KR20240105431A KR20260022062A KR 20260022062 A KR20260022062 A KR 20260022062A KR 1020240105431 A KR1020240105431 A KR 1020240105431A KR 20240105431 A KR20240105431 A KR 20240105431A KR 20260022062 A KR20260022062 A KR 20260022062A
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김영권
강명길
권욱현
김종필
김진아
이윤영
홍병학
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판; 상기 기판 상에서 상기 활성 영역과 교차하는 제2 방향으로 연장되는 게이트 구조물; 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물에 의해 둘러싸이는 복수의 채널층들 - 상기 복수의 채널층들은 가장 아래에 위치하는 최하부 채널층을 포함함 -; 및 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역이 리세스된 영역에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 활성 영역의 상면을 덮고 상기 최하부 채널층의 측면과 접촉하는 베이스층; 상기 베이스층 상에서 상기 복수의 채널층들의 측면들을 덮고, 제1 농도의 제1 비실리콘 원소를 포함하는 제1 에피택셜층; 및 상기 제1 에피택셜층 상에 배치되며 상기 제1 농도보다 큰 제2 농도의 상기 제1 비실리콘 원소를 포함하는 제2 에피택셜층을 포함하고, 상기 베이스층은 상기 제1 비실리콘 원소와 다른 제2 비실리콘 원소를 포함할 수 있다.A semiconductor device according to an embodiment of the present invention comprises: a substrate including an active region extending in a first direction; a gate structure extending in a second direction intersecting the active region on the substrate; a plurality of channel layers spaced apart from each other along a third direction perpendicular to a top surface of the substrate on the active region and surrounded by the gate structure, the plurality of channel layers including a lowermost channel layer positioned at the bottom; and a source/drain region disposed in a region where the active region is recessed on at least one side of the gate structure and connected to the plurality of channel layers, the source/drain region comprising: a base layer covering a top surface of the active region and contacting a side surface of the lowermost channel layer; a first epitaxial layer covering side surfaces of the plurality of channel layers on the base layer and including a first non-silicon element having a first concentration; And a second epitaxial layer disposed on the first epitaxial layer and including the first non-silicon element at a second concentration greater than the first concentration, wherein the base layer may include a second non-silicon element different from the first non-silicon element.

Description

반도체 소자{SEMICONDUCTOR DEVICES}Semiconductor devices {SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device.

반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.As demands for high performance, high speed, and/or multifunctionality in semiconductor devices increase, the integration of semiconductor devices is also increasing. To meet this trend of high integration, the fabrication of finely patterned semiconductor devices requires the implementation of patterns with minute widths or minute gaps. Furthermore, efforts are being made to develop semiconductor devices that include FinFETs with three-dimensional channels to overcome the limitations in operating characteristics of planar MOSFETs (metal oxide semiconductor FETs) due to their shrinking size.

본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.One of the technical challenges to be achieved by the present invention is to provide a semiconductor device with improved reliability and electrical characteristics.

예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판; 상기 기판 상에서 상기 활성 영역과 교차하는 제2 방향으로 연장되는 게이트 구조물; 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물에 의해 둘러싸이는 복수의 채널층들 - 상기 복수의 채널층들은 가장 아래에 위치하는 최하부 채널층을 포함함 -; 및 상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역이 리세스된 영역에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 활성 영역의 상면을 덮고 상기 최하부 채널층의 측면과 접촉하는 베이스층; 상기 베이스층 상에서 상기 복수의 채널층들의 측면들을 덮고, 제1 농도의 제1 비실리콘 원소를 포함하는 제1 에피택셜층; 및 상기 제1 에피택셜층 상에 배치되며 상기 제1 농도보다 큰 제2 농도의 상기 제1 비실리콘 원소를 포함하는 제2 에피택셜층을 포함하고, 상기 베이스층은 상기 제1 비실리콘 원소와 다른 제2 비실리콘 원소를 포함할 수 있다.According to exemplary embodiments, a semiconductor device comprises: a substrate including an active region extending in a first direction; a gate structure extending in a second direction intersecting the active region on the substrate; a plurality of channel layers spaced apart from each other along a third direction perpendicular to a top surface of the substrate on the active region and surrounded by the gate structure, the plurality of channel layers including a lowermost channel layer positioned at the bottom; and a source/drain region disposed in a region where the active region is recessed at at least one side of the gate structure and connected to the plurality of channel layers, the source/drain region comprising: a base layer covering a top surface of the active region and contacting a side surface of the lowermost channel layer; a first epitaxial layer covering side surfaces of the plurality of channel layers on the base layer, the first epitaxial layer including a first non-silicon element having a first concentration; And a second epitaxial layer disposed on the first epitaxial layer and including the first non-silicon element at a second concentration greater than the first concentration, wherein the base layer may include a second non-silicon element different from the first non-silicon element.

예시적인 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 내에서 제1 방향으로 연장되는 제1 활성 영역; 상기 제2 영역 내에서 상기 제1 방향으로 연장되는 제2 활성 영역; 상기 제1 영역 내에서 상기 제1 활성 영역과 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되어 배치되는 제1 게이트 구조물들; 상기 제2 영역 내에서 상기 제2 활성 영역과 교차하여 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되어 배치되는 제2 게이트 구조물들; 상기 제1 게이트 구조물들 사이에 배치되는 제1 소스/드레인 영역; 및 상기 제2 게이트 구조물들 사이에 배치되는 제2 소스/드레인 영역을 포함하고, 상기 제1 및 제2 소스/드레인 영역들 각각은, 아래에서부터 순차적으로 배치되는 베이스층, 제1 농도의 제1 비실리콘 원소를 포함하는 제1 에피택셜층, 및 상기 제1 농도보다 큰 제2 농도의 제1 비실리콘 원소를 포함하는 제2 에피택셜층을 포함하고, 상기 제1 게이트 구조물들은 상기 제1 방향에서 제1길이를 갖고, 상기 제2 게이트 구조물들은 상기 제1 방향에서 상기 제1길이보다 작은 제2길이를 갖고, 상기 제1 소스/드레인 영역이 포함하는 상기 베이스층의 두께는 상기 제2 소스/드레인 영역이 포함하는 상기 베이스층의 두께보다 크고, 상기 제1 소스/드레인 영역이 포함하는 상기 제2 에피택셜층의 하단은 상기 제2 소스/드레인 영역이 포함하는 상기 제2 에피택셜층의 하단보다 높은 레벨에 위치할 수 있다.According to exemplary embodiments, a semiconductor device comprises: a substrate including a first region and a second region; a first active region extending in a first direction within the first region; a second active region extending in the first direction within the second region; first gate structures extending in a second direction intersecting the first active region within the first region and spaced apart from each other in the first direction; second gate structures extending in the second direction intersecting the second active region within the second region and spaced apart from each other in the first direction; a first source/drain region disposed between the first gate structures; And a second source/drain region disposed between the second gate structures, wherein each of the first and second source/drain regions includes a base layer sequentially disposed from below, a first epitaxial layer including a first non-silicon element having a first concentration, and a second epitaxial layer including a first non-silicon element having a second concentration greater than the first concentration, wherein the first gate structures have a first length in the first direction, and the second gate structures have a second length in the first direction that is smaller than the first length, and a thickness of the base layer included in the first source/drain region is greater than a thickness of the base layer included in the second source/drain region, and a lower end of the second epitaxial layer included in the first source/drain region may be located at a higher level than a lower end of the second epitaxial layer included in the second source/drain region.

소스/드레인 영역이 포함하는 복수의 층들의 구조를 최적화함으로써, 신뢰성 및 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.By optimizing the structure of multiple layers included in the source/drain region, a semiconductor device with improved reliability and electrical characteristics can be provided.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various advantageous and beneficial effects of the present invention are not limited to the above-described contents, and will be more easily understood in the course of explaining specific embodiments of the present invention.

도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 평면도이다.
도 2 내지 도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 5은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 7a 내지 도 14a는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 7b 내지 도 14b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.FIG. 1 is a schematic plan view illustrating a semiconductor device according to exemplary embodiments.
FIGS. 2 to 4 are schematic cross-sectional views illustrating semiconductor devices according to exemplary embodiments.
FIG. 5 is a schematic cross-sectional view illustrating a semiconductor device according to exemplary embodiments.
FIG. 6 is a schematic cross-sectional view illustrating a semiconductor device according to exemplary embodiments.
FIGS. 7A to 14A are drawings illustrating a process sequence to explain a method of manufacturing a semiconductor device according to exemplary embodiments.
FIGS. 7b to 14b are drawings illustrating a process sequence to explain a method of manufacturing a semiconductor device according to exemplary embodiments.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다. Hereinafter, embodiments of the present invention will be described with reference to the attached drawings. Hereinafter, terms such as “top,” “upper part,” “top surface,” “bottom,” “lower part,” “lower part,” “side surface,” etc. can be understood to refer to the drawings, except in cases where they are separately indicated by drawing symbols.

도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 평면도이다. 설명의 편의를 위해, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.FIG. 1 is a schematic plan view illustrating a semiconductor device according to exemplary embodiments. For convenience of explanation, only some components of the semiconductor device are illustrated in FIG. 1.

도 2 내지 도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다. 도 2는 도 1의 반도체 소자를 절단선 I-I'을 따라서 절단한 단면을 도시한다. 도 3은 도 1의 반도체 소자를 절단선 Ⅱ-Ⅱ'을 따라서 절단한 단면을 도시한다. 도 4는 도 1의 반도체 소자를 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면을 도시한다.Figures 2 to 4 are schematic cross-sectional views illustrating semiconductor devices according to exemplary embodiments. Figure 2 illustrates a cross-section of the semiconductor device of Figure 1 taken along line I-I'. Figure 3 illustrates a cross-section of the semiconductor device of Figure 1 taken along line II-II'. Figure 4 illustrates a cross-section of the semiconductor device of Figure 1 taken along line III-III'.

반도체 소자(100)는, 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 서로 이격되는 영역들일 수 있다. 제1 영역(R1) 및 제2 영역(R2) 내에 배치되는 구성들의 종횡비는 도 2 및 도 4에 도시된 것과 다를 수 있다. 제1길이(W1)와 제2길이(W2)의 차이 및 제1이격거리(D1)와 제2이격거리(D2)의 차이는 도시된 것보다 클 수 있다. 예를 들면, 일 실시예에서, 제1길이(W1)는 제2길이(W2)보다 10배 이상 클 수 있다. 제1 영역(R1)은 Long channel 영역으로 지칭될 수 있고, 제2 영역(R2)은 Short channel 영역으로 지칭될 수 있다. 별도로 구별하여 설명하는 경우를 제외하고, 제1 영역(R1) 내의 구성들과 제2 영역(R2) 내의 구성들은 실질적으로 동일하거나 유사한 특징을 가질 수 있다.The semiconductor device (100) may include a first region (R1) and a second region (R2). The first region (R1) and the second region (R2) may be regions that are spaced apart from each other. The aspect ratios of the components arranged in the first region (R1) and the second region (R2) may be different from those illustrated in FIGS. 2 and 4. The difference between the first length (W1) and the second length (W2) and the difference between the first separation distance (D1) and the second separation distance (D2) may be greater than those illustrated. For example, in one embodiment, the first length (W1) may be at least 10 times greater than the second length (W2). The first region (R1) may be referred to as a long channel region, and the second region (R2) may be referred to as a short channel region. Except where otherwise described, the components within the first region (R1) and the components within the second region (R2) may have substantially the same or similar characteristics.

도 1 내지 도 4를 참조하면, 반도체 소자(100)는, 활성 영역(105)을 포함하는 기판(101), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함하는 채널 구조물들(140), 활성 영역(105)과 교차하여 연장되며 게이트 전극(165)을 각각 포함하는 게이트 구조물들(160), 채널 구조물들(140)과 접촉하는 소스/드레인 영역들(150), 게이트 구조물(160)과 소스/드레인 영역들(150) 사이에 배치되는 내부 스페이서들(130), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110) 및 층간 절연층(170)을 더 포함할 수 있다.Referring to FIGS. 1 to 4, a semiconductor device (100) may include a substrate (101) including an active region (105), channel structures (140) including first to fourth channel layers (141, 142, 143, 144) arranged vertically and spaced apart from each other on the active region (105), gate structures (160) extending to intersect the active region (105) and each including a gate electrode (165), source/drain regions (150) in contact with the channel structures (140), internal spacers (130) arranged between the gate structure (160) and the source/drain regions (150), and contact plugs (180) connected to the source/drain regions (150). The semiconductor device (100) may further include a device isolation layer (110) and an interlayer insulating layer (170).

반도체 소자(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물(140)의 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이, 및 채널 구조물(140) 상에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.In the semiconductor device (100), the active region (105) may have a fin structure, and the gate electrode (165) may be disposed between the active region (105) and the channel structure (140), between the first to fourth channel layers (141, 142, 143, 144) of the channel structure (140), and on the channel structure (140). Accordingly, the semiconductor device (100) may include transistors having a MBCFET TM (Multi Bridge Channel FET) structure, which is a gate-all-around type field effect transistor.

기판(101)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅵ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.The substrate (101) may have an upper surface extending in the X direction and the Y direction. The substrate (101) may include a semiconductor material, for example, a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI compound semiconductor. For example, the group VI semiconductor may include silicon, germanium, or silicon-germanium. The substrate (101) may be provided as a bulk wafer, an epitaxial layer, a silicon on insulator (SOI) layer, or a semiconductor on insulator (SeOI) layer.

기판(101)은 상부에 배치되는 활성 영역들(105)을 포함할 수 있다. 활성 영역들(105)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 X 방향으로 연장되도록 배치될 수 있다. 다만, 설명 방식에 따라, 활성 영역들(105)을 기판(101)과 별도의 구성으로 설명하는 것도 가능할 것이다. 활성 영역들(105)은 소자 분리층(110) 상으로 일부 돌출되어, 활성 영역들(105)의 상면은 소자 분리층(110)의 상면보다 높은 레벨에 위치할 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 활성 영역들(105)이 일부 리세스되어 리세스 영역들이 형성되며, 상기 리세스 영역들에 소스/드레인 영역들(150)이 배치될 수 있다. 활성 영역들(105)은 제1 영역(R1) 내에 배치하는 제1 활성 영역(105a) 및 제2 영역 내에 배치되는 제2 활성 영역(105b)을 포함할 수 있다.The substrate (101) may include active regions (105) arranged on the upper portion. The active regions (105) are defined by a device isolation layer (110) within the substrate (101) and may be arranged to extend in a first direction, for example, the X direction. However, depending on the description, it may also be possible to describe the active regions (105) as a separate structure from the substrate (101). The active regions (105) may partially protrude above the device isolation layer (110), such that the upper surfaces of the active regions (105) may be located at a higher level than the upper surface of the device isolation layer (110). The active regions (105) may be formed as a part of the substrate (101) or may include an epitaxial layer grown from the substrate (101). However, on both sides of the gate structures (160), the active regions (105) may be partially recessed to form recessed regions, and source/drain regions (150) may be arranged in the recessed regions. The active regions (105) may include a first active region (105a) arranged in the first region (R1) and a second active region (105b) arranged in the second region.

예시적인 실시예들에서, 활성 영역(105)은 불순물들을 포함하는 웰(well) 영역을 포함하거나 포함하지 않을 수 있다. 예를 들어, n형 트랜지스터(nFET)의 경우, 상기 웰 영역은 붕소(B), 갈륨(Ga), 또는 인듐(In)과 같은 p형 불순물들을 포함할 수 있다. p형 트랜지스터(pFET)의 경우, 상기 웰 영역은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있으며, 상기 웰 영역은, 예컨대, 활성 영역(105)의 상면으로부터 소정 깊이로 위치할 수 있다.In exemplary embodiments, the active region (105) may or may not include a well region containing impurities. For example, in the case of an n-type transistor (nFET), the well region may include p-type impurities such as boron (B), gallium (Ga), or indium (In). In the case of a p-type transistor (pFET), the well region may include n-type impurities such as phosphorus (P), arsenic (As), or antimony (Sb), and the well region may be located at a predetermined depth from the top surface of the active region (105), for example.

소자 분리층(110)은 기판(101) 내에서 활성 영역(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 활성 영역(105)의 상면을 노출시킬 수 있으며, 상부를 일부 노출시킬 수도 있다. 일부 실시예들에서, 소자 분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖도록 굴곡진 상면을 가질 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다.The device isolation layer (110) can define an active region (105) within the substrate (101). The device isolation layer (110) can be formed, for example, by a shallow trench isolation (STI) process. The device isolation layer (110) can expose an upper surface of the active region (105), and may also partially expose an upper portion. In some embodiments, the device isolation layer (110) can have a curved upper surface so that the upper surface has a higher level as it approaches the active region (105). The device isolation layer (110) can be formed of an insulating material. The device isolation layer (110) can be, for example, an oxide, a nitride, or a combination thereof.

게이트 구조물들(160)은 활성 영역(105) 및 채널 구조물들(140) 상에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 제2 방향, 예를 들어 Y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160)은 제1 영역(R1) 내에서 제1 방향, 예를 들어 X 방향으로 서로 이격되어 배치되고 제2 방향, 예를 들어 Y 방향으로 연장되는 제1 게이트 구조물들(160a) 및 제2 영역(R2) 내에서 제1 방향으로 이격되어 배치되고 제2 방향으로 연장되는 제2 게이트 구조물들(160b)을 포함할 수 있다. 제1 방향으로, 제1 게이트 구조물들(160a)은 제1길이(W1)를 가질 수 있고, 제2 게이트 구조물들(160b)은 제1길이(W1)보다 작은 제2길이(W2)를 가질 수 있다. 제1 게이트 구조물들(160a)이 제1 방향으로 서로 이격되는 제1이격거리(D1)는 제2 게이트 구조물들(160b)이 제1 방향으로 이격되는 제2이격거리(D2)보다 클 수 있다. 앞서 설명한 것과 같이, 제1길이(W1)와 제2길이(W2)의 차이 및 제1이격거리(D1)와 제2이격거리(D2)의 차이는 도시된 것보다 클 수 있다. 예를 들면, 제1길이(W1)는 제2길이(W2)보다 10배 이상 큰 값을 가질 수 있다. 일 실시예에서, 제2길이(W2)는 2nm 내지 4nm일 수 있고, 제1길이(W1)는 30nm 내지 60nm일 수 있다. 제1길이(W1)는 제2길이(W2)보다 큰 범위에서 다양하게 변형될 수 있으며, 제1이격거리(D1) 역시 제2이격거리(D2)보다 큰 범위에서 다양하게 변형될 수 있다. The gate structures (160) may be arranged on the active region (105) and the channel structures (140) to extend in a second direction, for example, the Y direction, intersecting the active region (105) and the channel structures (140). The gate structures (160) may include first gate structures (160a) that are arranged to be spaced apart from each other in a first direction, for example, the X direction, and extend in a second direction, for example, the Y direction, within a first region (R1), and second gate structures (160b) that are arranged to be spaced apart from each other in the first direction and extend in the second direction within a second region (R2). In the first direction, the first gate structures (160a) may have a first length (W1), and the second gate structures (160b) may have a second length (W2) that is smaller than the first length (W1). The first separation distance (D1) by which the first gate structures (160a) are spaced apart from each other in the first direction may be greater than the second separation distance (D2) by which the second gate structures (160b) are spaced apart from each other in the first direction. As described above, the difference between the first length (W1) and the second length (W2) and the difference between the first separation distance (D1) and the second separation distance (D2) may be greater than that illustrated. For example, the first length (W1) may have a value that is at least 10 times greater than the second length (W2). In one embodiment, the second length (W2) may be 2 nm to 4 nm, and the first length (W1) may be 30 nm to 60 nm. The first length (W1) may be variously modified within a range greater than the second length (W2), and the first separation distance (D1) may also be variously modified within a range greater than the second separation distance (D2).

게이트 구조물들(160)의 게이트 전극들(165)과 교차되는 활성 영역(105) 및/또는 채널 구조물들(140)에는 트랜지스터들의 기능상의 채널 영역이 형성될 수 있다. 게이트 구조물들(160) 각각은 게이트 전극(165), 게이트 전극(165)과 제1 내지 제4 채널층들(141, 142, 143, 144) 사이의 게이트 유전층들(162), 및 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164)을 포함할 수 있다.Functional channel regions of transistors may be formed in the active region (105) and/or channel structures (140) intersecting the gate electrodes (165) of the gate structures (160). Each of the gate structures (160) may include a gate electrode (165), gate dielectric layers (162) between the gate electrode (165) and the first to fourth channel layers (141, 142, 143, 144), and gate spacer layers (164) on side surfaces of the gate electrode (165).

게이트 유전층들(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층들(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층들(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층들(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층막으로 이루어질 수 있다.The gate dielectric layers (162) may be disposed between the active region (105) and the gate electrode (165) and between the channel structure (140) and the gate electrode (165), and may be disposed to cover at least a portion of the surfaces of the gate electrode (165). For example, the gate dielectric layers (162) may be disposed to surround all surfaces except the uppermost surface of the gate electrode (165). The gate dielectric layers (162) may extend between the gate electrode (165) and the gate spacer layers (164), but are not limited thereto. The gate dielectric layers (162) may include an oxide, a nitride, or a high-k material. The high-k material may refer to a dielectric material having a higher dielectric constant than a silicon oxide film (SiO 2 ). The high-k dielectric constant material may refer to a dielectric material having a higher dielectric constant than a silicon oxide film (SiO 2 ). The high-k dielectric constant material may be, for example, any one of aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), zirconium silicon oxide (ZrSi x O y ), hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSi x O y ), lanthanum oxide (La 2 O 3 ) , lanthanum aluminum oxide (LaAl x O y ), lanthanum hafnium oxide (LaHf x O y ), hafnium aluminum oxide (HfAl x O y ), and praseodymium oxide (Pr 2 O 3 ). According to embodiments, the gate dielectric layer (162) may be formed of a multilayer film.

게이트 전극(165)은 활성 영역(105) 상에서 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이를 채우며 채널 구조물(140) 상으로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층들(162)에 의해 제1 내지 제4 채널층들(141, 142, 143, 144)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.The gate electrode (165) may be arranged to fill the gaps between the first to fourth channel layers (141, 142, 143, 144) on the active region (105) and extend onto the channel structure (140). The gate electrode (165) may be spaced from the first to fourth channel layers (141, 142, 143, 144) by gate dielectric layers (162). The gate electrode (165) may include a conductive material, for example, a metal nitride such as a titanium nitride (TiN), a tantalum nitride (TaN), or a tungsten nitride (WN), and/or a metal material such as aluminum (Al), tungsten (W), or molybdenum (Mo), or a semiconductor material such as doped polysilicon. According to embodiments, the gate electrode (165) may be composed of two or more multilayers.

게이트 스페이서층들(164)은 채널 구조물(140) 상에서 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은, 실시예들에 따라, 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물, 및 산질화물 중 적어도 하나로 이루어질 수 있으며, 예를 들어, 저유전율막으로 이루어질 수 있다.Gate spacer layers (164) may be arranged on both sides of the gate electrode (165) on the channel structure (140). The gate spacer layers (164) may insulate the source/drain regions (150) and the gate electrode (165). The gate spacer layers (164) may be formed of a multilayer structure, according to embodiments. The gate spacer layers (164) may be formed of at least one of an oxide, a nitride, and an oxynitride, and may be formed of, for example, a low-k film.

채널 구조물들(140)은, 활성 영역(105)이 게이트 구조물들(160)과 교차하는 영역들에서, 활성 영역(105) 상에 배치될 수 있다. 채널 구조물들(140)은 제1 영역(R1) 내에서 제1 게이트 구조물(160a)에 의해 둘러싸이는 제1 채널 구조물들(140a) 및 제2 영역(R2) 내에서 제2 게이트 구조물(160b)에 의해 둘러싸이는 제2 채널 구조물들(140b)을 포함할 수 있다. 제1 채널 구조물들(140a)이 제1 방향, 예를 들어 X 방향으로 연장되는 제1 채널 길이는 제1길이(W1)와 실질적으로 동일하거나 유사할 수 있고, 제2 채널 구조물들(140b)이 제1 방향, 예를 들어 X 방향으로 연장되는 제2 채널 길이는 제2길이(W2)와 실질적으로 동일하거나 유사할 수 있다. 즉, 제1 채널 구조물들(140a)의 제1 채널 길이는 제2 채널 구조물들(140b)의 제2 채널 길이보다 클 수 있다.The channel structures (140) may be disposed on the active region (105) in regions where the active region (105) intersects the gate structures (160). The channel structures (140) may include first channel structures (140a) surrounded by the first gate structure (160a) in the first region (R1) and second channel structures (140b) surrounded by the second gate structure (160b) in the second region (R2). The first channel length of the first channel structures (140a) extending in the first direction, for example, the X direction, may be substantially the same as or similar to the first length (W1), and the second channel length of the second channel structures (140b) extending in the first direction, for example, the X direction, may be substantially the same as or similar to the second length (W2). That is, the first channel length of the first channel structures (140a) may be greater than the second channel length of the second channel structures (140b).

채널 구조물들(140) 각각은 Z 방향으로 서로 이격되어 배치되는 복수의 채널층들인 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있다. 제1 내지 제4 채널층들(141, 142, 143, 144)은 상부로부터 순차적으로 배치될 수 있으며, 제1 채널층(141)이 최상부 채널층일 수 있다. 채널 구조물들(140)은 소스/드레인 영역들(150)과 연결될 수 있다. 채널 구조물들(140)은 X 방향에서 게이트 구조물들(160)과 동일하거나 유사한 폭을 가질 수 있으며, Y 방향에서 활성 영역(105)과 동일하거나 작은 폭을 가질 수 있다. Y 방향을 따른 단면에서, 제1 내지 제4 채널층들(141, 142, 143, 144) 중 하부에 배치된 채널층은 상부에 배치된 채널층과 동일하거나 그보다 큰 폭을 가질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 하나의 채널 구조물(140)은 3개의 채널층들을 포함할 수도 있고, 2개의 채널층들을 포함하거나 5개 이상의 채널층들을 포함할 수도 있다. 복수의 채널층들 중 가장 아래에 배치되는 채널층은 최하부 채널층(144)으로 지칭될 수 있다. 예를 들어, 하나의 채널 구조물(140)이 4개의 채널층들을 포함하는 경우, 제4 채널층(144)이 최하부 채널층일 수 있다. 일 실시예에서, 도시된 것과 달리, 하나의 채널 구조물(140)이 3개의 채널층들을 포함하는 경우에는, 상부로부터 3번째에 배치되는 제3 채널층(143)이 최하부 채널층으로 지칭될 수 있다.Each of the channel structures (140) may include first to fourth channel layers (141, 142, 143, 144), which are a plurality of channel layers arranged to be spaced apart from each other in the Z direction. The first to fourth channel layers (141, 142, 143, 144) may be arranged sequentially from the top, and the first channel layer (141) may be the uppermost channel layer. The channel structures (140) may be connected to the source/drain regions (150). The channel structures (140) may have a width that is the same as or similar to the gate structures (160) in the X direction, and may have a width that is the same as or smaller than the active region (105) in the Y direction. In the cross-section along the Y direction, the channel layer disposed at the bottom among the first to fourth channel layers (141, 142, 143, 144) may have a width equal to or greater than that of the channel layer disposed at the top. The number and shape of the channel layers constituting one channel structure (140) may vary in embodiments. For example, one channel structure (140) may include three channel layers, two channel layers, or five or more channel layers. The channel layer disposed at the bottom among the plurality of channel layers may be referred to as the lowermost channel layer (144). For example, when one channel structure (140) includes four channel layers, the fourth channel layer (144) may be the lowermost channel layer. In one embodiment, unlike the one illustrated, when one channel structure (140) includes three channel layers, the third channel layer (143) disposed third from the top may be referred to as the lowermost channel layer.

채널 구조물들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널 구조물들(140)은 예를 들어, 활성 영역(105)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 채널 구조물들(140)은 소스/드레인 영역들(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다.The channel structures (140) may be formed of a semiconductor material, for example, at least one of silicon (Si), silicon germanium (SiGe), and germanium (Ge). The channel structures (140) may be formed of, for example, the same material as the active region (105). In some embodiments, the channel structures (140) may also include an impurity region located in a region adjacent to the source/drain regions (150).

소스/드레인 영역들(150)은 게이트 구조물(160)의 양측에서 활성 영역(105)의 상부를 일부 리세스한 리세스 영역들에 배치될 수 있다. 상기 리세스 영역들은 채널 구조물들(140)의 측면들 및 게이트 유전층들(162)의 측면들을 따라 연장될 수 있다. 소스/드레인 영역들(150)은, 채널 구조물들(140)의 제1 내지 제4 채널층들(141, 142, 143, 144) 각각의 X 방향을 따른 측면들을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)의 상면들은 채널 구조물들(140) 상의 게이트 전극들(165)의 하면과 동일하거나 높은 레벨에 위치할 수 있으며, 상기 레벨은 실시예들에서 다양하게 변경될 수 있다. 소스/드레인 영역들(150)의 측면들은 제1 내지 제4 채널층들(141, 142, 143, 144) 및 게이트 구조물(160)에 따른 굴곡을 가질 수 있다. 다만, 소스/드레인 영역들(150)의 측면들의 구체적인 형상은 실시예들에서 다양하게 변경될 수 있다.The source/drain regions (150) may be disposed in recessed regions that partially recess the upper portion of the active region (105) on both sides of the gate structure (160). The recessed regions may extend along the side surfaces of the channel structures (140) and the side surfaces of the gate dielectric layers (162). The source/drain regions (150) may be disposed to cover the side surfaces of each of the first to fourth channel layers (141, 142, 143, 144) of the channel structures (140) along the X direction. The upper surfaces of the source/drain regions (150) may be located at the same level as or higher than the lower surface of the gate electrodes (165) on the channel structures (140), and the level may vary in embodiments. The side surfaces of the source/drain regions (150) may have curvatures according to the first to fourth channel layers (141, 142, 143, 144) and the gate structure (160). However, the specific shape of the side surfaces of the source/drain regions (150) may be variously changed in embodiments.

소스/드레인 영역들(150) 각각은, 아래에서부터 순차적으로 배치된 베이스층(151), 제1 에피택셜층(153), 및 제2 에피택셜층(155)을 포함할 수 있다. 베이스층(151)은 리세스 영역에 의해 노출된 활성 영역(105)의 상면 및 최하부 채널층(144)의 아래에 있는 게이트 구조물(160)의 부분의 측면을 덮을 수 있다. 베이스층(151)의 상면은 오목한 형상을 가질 수 있고, 베이스층(151)의 상단은 게이트 구조물(160) 또는 채널 구조물(140)과 접촉할 수 있다. 제1 에피택셜층(153)은 베이스층(151) 상에서 채널 구조물(140) 아래의 게이트 구조물들(160)의 X 방향을 따른 측면들을 덮을 수 있다. 제1 에피택셜층(153)은 소스/드레인 영역(150)이 배치되는 리세스 영역의 내측면을 덮을 수 있다. 제2 에피택셜층(155)은 제1 에피택셜층(153)을 덮고, 상기 리세스 영역을 채울 수 있다.Each of the source/drain regions (150) may include a base layer (151), a first epitaxial layer (153), and a second epitaxial layer (155) sequentially arranged from below. The base layer (151) may cover a top surface of the active region (105) exposed by the recess region and a side surface of a portion of the gate structure (160) below the lowermost channel layer (144). The top surface of the base layer (151) may have a concave shape, and an upper end of the base layer (151) may be in contact with the gate structure (160) or the channel structure (140). The first epitaxial layer (153) may cover side surfaces of the gate structures (160) along the X direction below the channel structure (140) on the base layer (151). The first epitaxial layer (153) can cover the inner surface of the recess region where the source/drain region (150) is arranged. The second epitaxial layer (155) can cover the first epitaxial layer (153) and fill the recess region.

베이스층(151), 제1 에피택셜층(153), 및 제2 에피택셜층(155)은 실리콘(Si)을 포함할 수 있다. 제1 및 제2 에피택셜층들(153, 155)은 베이스층(151)과 다른 물질을 포함할 수 있다. 제1 및 제2 에피택셜층들(153, 155)은 제1 비실리콘 원소를 포함할 수 있다. 일 실시예에서, 제1 비실리콘 원소는 n형 불순물인 제1 도전형 불순물들을 포함할 수 있다. 예컨대, 제1 비실리콘 원소는 인(P), 비소(As), 및 안티모니(Sb) 중 적어도 하나일 수 있다. 제1 및 제2 에피택셜층들(153, 155)은 실리콘(Si)을 포함할 수 있고, 제1 비실리콘 원소인 도펀트들을 포함할 수 있다. 제1 에피택셜층(153)은 제1 농도의 제1 비실리콘 원소를 포함할 수 있고, 제2 에피택셜층(155)은 제1 농도보다 큰 제2 농도의 제1 비실리콘 원소를 포함할 수 있다. 베이스층(151)은 실리콘(Si)을 포함할 수 있고, 제1 비실리콘 원소와 다른 제2 비실리콘 원소를 포함할 수 있다. 일 실시예에서, 제2 비실리콘 원소는 p형 불순물인 제2 도전형 불순물, 및 질소(N) 중 적어도 하나일 수 있다. 상기 p형 불순물은 예컨대 붕소(B)일 수 있다. 베이스층(151)은 제1 및 제2 에피택셜층들(153, 155)과 다른 물질을 포함할 수 있다. 일 실시예에서, 베이스층(151)은 실리콘(Si)을 포함하고 붕소(B)를 도펀트로 포함할 수 있다. 일 실시예에서, 베이스층(151)은 실리콘 질화물(SiN)을 포함할 수 있다. 이 경우 베이스층(151)은 절연층일 수 있다. 베이스층(151)은 에피택셜 성장으로 형성된 에피택셜층일 수 있다. 일 실시예에서, 베이스층(151), 제1 에피택셜층(153), 및 제2 에피택셜층(155)은 모두 제1 비실리콘 원소를 포함하되, 제1 에피택셜층(153)은 베이스층(151)보다 높은 농도의 제1 비실리콘 원소를 포함하고, 제2 에피택셜층(155)은 제1 에피택셜층(153)보다 높은 농도의 제1 비실리콘 원소를 포함할 수 있다. 이 경우 베이스층(151)이 포함하는 제1 비실리콘 원소는 제1 및 제2 에피택셜층들(153, 155)로부터 확산된 것일 수 있다. 일 실시예에서, 베이스층(151), 제1 에피택셜층(153), 및 제2 에피택셜층(155)은 제2 비실리콘 원소를 포함하되, 제1 에피택셜층(153)은 제2 에피택셜층(155)보다 높은 농도의 제2 비실리콘 원소를 포함하고, 베이스층(151)은 제1 에피택셜층(153)보다 높은 농도의 제2 비실리콘 원소를 포함할 수 있다. 이 경우 제1 및 제2 에피택셜층들(153, 155)이 포함하는 제2 비실리콘 원소는 베이스층(151)으로부터 확산된 것일 수 있다. 일 실시예에서, 베이스층(151)은 제1 비실리콘 원소를 포함하지 않을 수 있다. 일 실시예에서, 제2 에피택셜층(155)은 제2 비실리콘 원소를 포함하지 않을 수 있다. 일 실시예에서, 베이스층(151)은 제1 비실리콘 원소 및 제2 비실리콘 원소를 모두 포함하지 않을 수 있다.The base layer (151), the first epitaxial layer (153), and the second epitaxial layer (155) may include silicon (Si). The first and second epitaxial layers (153, 155) may include a different material from the base layer (151). The first and second epitaxial layers (153, 155) may include a first non-silicon element. In one embodiment, the first non-silicon element may include first conductivity-type impurities that are n-type impurities. For example, the first non-silicon element may be at least one of phosphorus (P), arsenic (As), and antimony (Sb). The first and second epitaxial layers (153, 155) may include silicon (Si) and may include dopants that are first non-silicon elements. The first epitaxial layer (153) may include a first non-silicon element having a first concentration, and the second epitaxial layer (155) may include a first non-silicon element having a second concentration greater than the first concentration. The base layer (151) may include silicon (Si) and a second non-silicon element different from the first non-silicon element. In one embodiment, the second non-silicon element may be at least one of a second conductivity-type impurity, which is a p-type impurity, and nitrogen (N). The p-type impurity may be, for example, boron (B). The base layer (151) may include a different material from the first and second epitaxial layers (153, 155). In one embodiment, the base layer (151) may include silicon (Si) and include boron (B) as a dopant. In one embodiment, the base layer (151) may include silicon nitride (SiN). In this case, the base layer (151) may be an insulating layer. The base layer (151) may be an epitaxial layer formed by epitaxial growth. In one embodiment, the base layer (151), the first epitaxial layer (153), and the second epitaxial layer (155) all include a first non-silicon element, but the first epitaxial layer (153) may include a higher concentration of the first non-silicon element than the base layer (151), and the second epitaxial layer (155) may include a higher concentration of the first non-silicon element than the first epitaxial layer (153). In this case, the first non-silicon element included in the base layer (151) may be diffused from the first and second epitaxial layers (153, 155). In one embodiment, the base layer (151), the first epitaxial layer (153), and the second epitaxial layer (155) may include a second non-silicon element, wherein the first epitaxial layer (153) may include a higher concentration of the second non-silicon element than the second epitaxial layer (155), and the base layer (151) may include a higher concentration of the second non-silicon element than the first epitaxial layer (153). In this case, the second non-silicon element included in the first and second epitaxial layers (153, 155) may be diffused from the base layer (151). In one embodiment, the base layer (151) may not include the first non-silicon element. In one embodiment, the second epitaxial layer (155) may not include the second non-silicon element. In one embodiment, the base layer (151) may not include both the first non-silicon element and the second non-silicon element.

소스/드레인 영역들(150)은 제1 영역(R1) 내에서 제1 게이트 구조물(160a)의 적어도 일 측에 배치되고 제1 채널 구조물(140a)과 연결되는 제1 소스/드레인 영역(150a) 및 제2 영역(R2) 내에서 제2 게이트 구조물(160b)의 적어도 일 측에 배치되고, 제2 채널 구조물(140b)과 연결되는 제2 소스/드레인 영역(150b)을 포함할 수 있다. 제1 소스/드레인 영역(150a)의 베이스층(151a)은 제1두께(T1)를 갖고, 제2 소스/드레인 영역(150b)의 베이스층(151b)은 제1두께(T1)보다 작은 제2두께(T2)를 가질 수 있다. 제1두께(T1) 및 제2두께(T2)는 각각 제1 소스/드레인 영역(150a)의 베이스층(151a) 및 제2 소스/드레인 영역(150b)의 베이스층(151b)의 최대 두께일 수 있다. 제1 소스/드레인 영역(150a)의 베이스층(151a)의 상단은 제2 소스/드레인 영역(150b)의 베이스층(151b)보다 높은 레벨에 위치할 수 있다. 제1 소스/드레인 영역(150a)의 베이스층(151a)의 상단은 최하부 채널층(144a)의 하면보다 높은 레벨에 위치할 수 있다. 제1 소스/드레인 영역(150a)의 베이스층(151a)은 최하부 채널층(144a)의 측면의 적어도 일부를 덮을 수 있다. 제2 소스/드레인 영역(150b)의 베이스층(151b)은 최하부 채널층(144b)과 접촉하지 않거나, 접촉하더라도 제2 소스/드레인 영역(150b)의 베이스층(151b)과 최하부 채널층(144b) 사이의 접촉 면적은 제1 소스/드레인 영역(150a)의 베이스층(151a)과 최하부 채널층(144a) 사이의 접촉 면적보다 작을 수 있다. 제1 영역(R1)에서, 제2 에피택셜층(155a)의 하단은 최하부 채널층(144a)의 하면보다 높은 레벨에 위치할 수 있고, 제2 영역(R2)에서, 제2 에피택셜층(155b)의 하단은 최하부 채널층(144b)의 하면과 실질적으로 동일하거나 더 낮은 레벨에 위치할 수 있다. 제1 소스/드레인 영역(150a)의 제1 에피택셜층(153a)의 두께는 제2 소스/드레인 영역(150b)의 제1 에피택셜층(153b)의 두께보다 클 수 있다. 일 실시예에서, 제1 소스/드레인 영역(150a)의 제2 에피택셜층(155a)의 하단은 최하부 채널층(144a)의 상면과 실질적으로 동일하거나 더 높은 레벨에 위치할 수 있다. 제1 소스/드레인 영역(150a)의 상단은 제1 콘택 플러그(180a)와 이격될 수 있다. 제1 소스/드레인 영역(150a)의 상면은, 제1 콘택 플러그(180a) 주변부가 제1 게이트 구조물(160a) 주변부보다 낮은 레벨에 위치할 수 있다. 제1 소스/드레인 영역(150a)의 상면은 제1 콘택 플러그(180a) 주변에서 함몰된 모양을 가질 수 있다. 이와 달리, 제2 소스/드레인 영역(150b)의 상단은 제2 콘택 플러그(180b)와 접촉할 수 있다. 제2 소스/드레인 영역(150b)의 상면은, 제2 콘택 플러그(180b) 주변부가 제2 게이트 구조물(160b) 주변부보다 높은 레벨에 위치할 수 있다.The source/drain regions (150) may include a first source/drain region (150a) disposed on at least one side of a first gate structure (160a) within a first region (R1) and connected to a first channel structure (140a), and a second source/drain region (150b) disposed on at least one side of a second gate structure (160b) within a second region (R2) and connected to the second channel structure (140b). A base layer (151a) of the first source/drain region (150a) may have a first thickness (T1), and a base layer (151b) of the second source/drain region (150b) may have a second thickness (T2) smaller than the first thickness (T1). The first thickness (T1) and the second thickness (T2) may be the maximum thicknesses of the base layer (151a) of the first source/drain region (150a) and the base layer (151b) of the second source/drain region (150b), respectively. The upper end of the base layer (151a) of the first source/drain region (150a) may be located at a higher level than the base layer (151b) of the second source/drain region (150b). The upper end of the base layer (151a) of the first source/drain region (150a) may be located at a higher level than the lower surface of the lowermost channel layer (144a). The base layer (151a) of the first source/drain region (150a) may cover at least a portion of a side surface of the lowermost channel layer (144a). The base layer (151b) of the second source/drain region (150b) may not be in contact with the lowermost channel layer (144b), or even if it is in contact, the contact area between the base layer (151b) of the second source/drain region (150b) and the lowermost channel layer (144b) may be smaller than the contact area between the base layer (151a) of the first source/drain region (150a) and the lowermost channel layer (144a). In the first region (R1), the lower end of the second epitaxial layer (155a) may be located at a level higher than the lower surface of the lowermost channel layer (144a), and in the second region (R2), the lower end of the second epitaxial layer (155b) may be located at a level substantially the same as or lower than the lower surface of the lowermost channel layer (144b). The thickness of the first epitaxial layer (153a) of the first source/drain region (150a) may be greater than the thickness of the first epitaxial layer (153b) of the second source/drain region (150b). In one embodiment, the lower end of the second epitaxial layer (155a) of the first source/drain region (150a) may be positioned at a level substantially equal to or higher than the upper surface of the lowermost channel layer (144a). The upper end of the first source/drain region (150a) may be spaced apart from the first contact plug (180a). The upper surface of the first source/drain region (150a) may be positioned at a level lower than the periphery of the first gate structure (160a) around the first contact plug (180a). The upper surface of the first source/drain region (150a) may have a sunken shape around the first contact plug (180a). In contrast, the upper end of the second source/drain region (150b) may be in contact with the second contact plug (180b). The upper surface of the second source/drain region (150b) may be positioned at a level higher around the second contact plug (180b) than around the second gate structure (160b).

반도체 소자(100)는, 채널 길이가 상대적으로 크게 형성되는 제1 영역(R1) 및 채널 길이가 상대적으로 작게 형성되는 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)에는 제1 소스/드레인 영역(150a)이 배치될 수 있다. 제1 소스/드레인 영역(150a)이 포함하는 베이스층(151a)은 최하부 채널층(144a)의 측면의 적어도 일부를 덮을 수 있고, 제2 에피택셜층(155a)의 하단이 최하부 채널층(144a)의 하면보다 높은 레벨에 위치할 수 있다. 베이스층(151a)은 제2 에피택셜층(155a)과 다른 물질을 포함하거나, 제2 에피택셜층(155a)이 포함할 수 있는 제1 비실리콘 원소를 포함하지 않을 수 있고, 이에 따라 최하부 채널층(144a) 및 그 아래에서 발생할 수 있는 Junction Leakage 현상이 저하되거나 방지되어 반도체 소자의 신뢰성이 개선될 수 있다. 또한, 최하부 채널층(144a) 대비 최상부 채널층(141a)의 활용도가 높아짐에 따라 전기적 특성이 개선될 수 있다.A semiconductor device (100) may include a first region (R1) in which a channel length is formed relatively large, and a second region (R2) in which a channel length is formed relatively small. A first source/drain region (150a) may be arranged in the first region (R1). A base layer (151a) included in the first source/drain region (150a) may cover at least a portion of a side surface of a lowermost channel layer (144a), and a lower end of a second epitaxial layer (155a) may be positioned at a higher level than a lower surface of the lowermost channel layer (144a). The base layer (151a) may include a different material from the second epitaxial layer (155a) or may not include the first non-silicon element that the second epitaxial layer (155a) may include. Accordingly, the junction leakage phenomenon that may occur in the lowermost channel layer (144a) and below may be reduced or prevented, thereby improving the reliability of the semiconductor device. In addition, as the utilization of the uppermost channel layer (141a) increases compared to the lowermost channel layer (144a), the electrical characteristics may be improved.

내부 스페이서들(130)은 활성 영역(105) 상의 복수의 채널층들(141, 142, 143, 144)의 각각의 아래에서, 게이트 구조물(160)과 소스/드레인 영역(150) 사이에 배치될 수 있다. 내부 스페이서들(130)은 복수의 채널층들(141, 142, 143 144) 각각의 아래에서 게이트 구조물(160)의 X 방향을 따른 측면들을 덮을 수 있다. 내부 스페이서들(130)에 의해 최상부 채널층(141) 아래의 게이트 구조물(160) 부분은 소스/드레인 영역(150)과 이격될 수 있다. 내부 스페이서들(130)은 절연 물질을 포함할 수 있으며, 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 내부 스페이서들(130)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 게이트 전극(165)은 내부 스페이서들(130)에 의해 소스/드레인 영역(150)과 안정적으로 이격되어, 전기적으로 분리될 수 있다.Internal spacers (130) may be disposed between the gate structure (160) and the source/drain region (150) under each of the plurality of channel layers (141, 142, 143, 144) on the active region (105). The internal spacers (130) may cover the side surfaces of the gate structure (160) along the X direction under each of the plurality of channel layers (141, 142, 143, 144). A portion of the gate structure (160) under the uppermost channel layer (141) may be spaced apart from the source/drain region (150) by the internal spacers (130). The internal spacers (130) may include an insulating material, and may include at least one of an oxide, a nitride, and an oxynitride. For example, the internal spacers (130) may include at least one of silicon oxide (SiO), silicon nitride (SiN), and silicon oxynitride (SiON). The gate electrode (165) may be stably spaced apart from and electrically isolated from the source/drain region (150) by the internal spacers (130).

층간 절연층(170)은 소자 분리층(110) 상에서 소자 분리층(110)의 상면 및 소스/드레인 영역(150)을 덮도록 배치될 수 있다. 층간 절연층(170)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 층간 절연층(170)은 복수의 절연층을 포함할 수 있다.An interlayer insulating layer (170) may be disposed on the device isolation layer (110) to cover the upper surface of the device isolation layer (110) and the source/drain region (150). The interlayer insulating layer (170) may include at least one of an oxide, a nitride, and an oxynitride, and may include, for example, a low-k material. According to embodiments, the interlayer insulating layer (170) may include a plurality of insulating layers.

콘택 플러그들(180)은 층간 절연층(170)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(180)은 소스/드레인 영역들(150)을 상면으로부터 리세스하며 소스/드레인 영역들(150) 내로 연장될 수 있다. 일 실시예에서, 콘택 플러그들(180)은 상부로부터 두 번째 채널층인 제2 채널층(142)의 하면보다 아래로 연장될 수 있다. 콘택 플러그(180)는, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함하거나, 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 또는 백금(Pt)과 같은 금속을 포함할 수 있다. 콘택 플러그들(180)은 소스/드레인 영역(150)과 접촉하는 계면에 배치된 금속-반도체 화합물층, 예컨대 금속 실리사이드층을 포함할 수 있다.The contact plugs (180) can be connected to the source/drain regions (150) by penetrating the interlayer insulating layer (170) and can apply an electrical signal to the source/drain regions (150). The contact plugs (180) can recess the source/drain regions (150) from the upper surface and extend into the source/drain regions (150). In one embodiment, the contact plugs (180) can extend below the lower surface of the second channel layer (142), which is the second channel layer from the upper surface. The contact plugs (180) can include, for example, a metal nitride such as a titanium nitride (TiN), a tantalum nitride (TaN), or a tungsten nitride (WN), or a metal such as titanium (Ti), cobalt (Co), molybdenum (Mo), or platinum (Pt). The contact plugs (180) may include a metal-semiconductor compound layer, such as a metal silicide layer, disposed at an interface in contact with the source/drain region (150).

콘택 플러그들(180)은 제1 영역(R1) 내에서 제1 소스/드레인 영역(150a)과 연결되는 제1 콘택 플러그(180a) 및 제2 영역(R2) 내에서 제2 소스/드레인 영역(150b)과 연결되는 제2 콘택 플러그(180b)를 포함할 수 있다. 제1 콘택 플러그(180a)의 폭은 제2 콘택 플러그(180b)보다 큰 폭으로 형성될 수 있다. 제1 콘택 플러그(180a)와 제2 콘택 플러그(180b)가 제1 소스/드레인 영역(150a) 및 제2 소스/드레인 영역(150b) 내로 각각 연장되는 길이는 다를 수 있다.The contact plugs (180) may include a first contact plug (180a) connected to a first source/drain region (150a) within a first region (R1) and a second contact plug (180b) connected to a second source/drain region (150b) within a second region (R2). The width of the first contact plug (180a) may be formed to be larger than the width of the second contact plug (180b). The lengths by which the first contact plug (180a) and the second contact plug (180b) extend into the first source/drain region (150a) and the second source/drain region (150b), respectively, may be different.

게이트 전극(165) 상에도 콘택 플러그와 같은 배선 구조물이 더 배치될 수 있으며, 콘택 플러그들(180) 상에는 콘택 플러그들(180)과 연결되는 배선 라인과 같은 배선 구조물이 더 배치될 수 있다.A wiring structure such as a contact plug may be further arranged on the gate electrode (165), and a wiring structure such as a wiring line connected to the contact plugs (180) may be further arranged on the contact plugs (180).

이하의 실시예들에 대한 설명에서, 도 1 내지 도 4를 참조하여 상술한 설명과 중복되는 설명은 생략한다.In the description of the embodiments below, any description that overlaps with the description given above with reference to FIGS. 1 to 4 is omitted.

도 5는 내지 도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 5 내지 도 6은 도 2에 대응하는 단면도들을 도시한다.Figures 5 and 6 are schematic cross-sectional views illustrating semiconductor devices according to exemplary embodiments. Figures 5 and 6 illustrate cross-sectional views corresponding to Figure 2.

도 5를 참조하면, 도 2의 반도체 소자(100)와 달리, 도 5의 반도체 소자(100a)가 포함하는 제1 콘택 플러그(180a)는 제1 에피택셜층(153a) 및 제2 에피택셜층(155a)을 관통하여 베이스층(151a) 내로 연장될 수 있다. 제1 콘택 플러그(180a)의 하단은 최하부 채널층(144a)의 하면보다 낮은 레벨에 위치할 수 있다.Referring to FIG. 5, unlike the semiconductor device (100) of FIG. 2, the first contact plug (180a) included in the semiconductor device (100a) of FIG. 5 may extend into the base layer (151a) by penetrating the first epitaxial layer (153a) and the second epitaxial layer (155a). The lower end of the first contact plug (180a) may be positioned at a level lower than the lower surface of the lowermost channel layer (144a).

도 6을 참조하면, 도 2의 반도체 소자(100)와 달리, 도 6의 반도체 소자(100b)가 포함하는 제1 소스/드레인 영역(150a)은 더미 소스/드레인 영역일 수 있다. 제1 소스/드레인 영역(150a)의 상면은 중심부가 함몰된 형태일 수 있고, 이에 따라 제1 게이트 구조물(160a)로부터 멀어짐에 따라 상면의 레벨이 낮아질 수 있다. 일 실시예에서, 제1 소스/드레인 영역(150a)의 상면 중 일부는 최상부 채널층(141a)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 제1 소스/드레인 영역(150a)의 상면 중 일부는 최상부 채널층(141a)의 하면보다 낮은 레벨에 위치할 수 있다.Referring to FIG. 6, unlike the semiconductor device (100) of FIG. 2, the first source/drain region (150a) included in the semiconductor device (100b) of FIG. 6 may be a dummy source/drain region. The upper surface of the first source/drain region (150a) may have a shape in which the center is sunken, and thus the level of the upper surface may decrease as it moves away from the first gate structure (160a). In one embodiment, a portion of the upper surface of the first source/drain region (150a) may be located at a level lower than the upper surface of the uppermost channel layer (141a). In one embodiment, a portion of the upper surface of the first source/drain region (150a) may be located at a level lower than the lower surface of the uppermost channel layer (141a).

도 7a 내지 도 14a는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 상기 도면들은 제1 영역(R1)에 포함되는 단면도인 도 2에 대응되는 도면들을 도시한다.FIGS. 7A to 14A are drawings illustrating a process sequence for explaining a method for manufacturing a semiconductor device according to exemplary embodiments. The drawings correspond to FIG. 2, which is a cross-sectional view included in the first region (R1).

도 7b 내지 도 14b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 상기 도면들은 제2 영역(R2)에 포함되는 단면도인 도 4에 대응되는 도면들을 도시한다.FIGS. 7b to 14b are drawings illustrating a process sequence for explaining a method of manufacturing a semiconductor device according to exemplary embodiments. The drawings correspond to FIG. 4, which is a cross-sectional view included in the second region (R2).

도 7a 내지 도 14b에서, 동일 숫자의 도면은 동시에 진행되는 도면으로 설명하였다.In Figures 7a to 14b, drawings with the same number are described as drawings that are being processed simultaneously.

도 7a 및 도 7b를 참조하면, 기판(101) 상에 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 교대로 적층하고, 희생층들(120), 제1 내지 제4 채널층들(141, 142, 143, 144), 및 기판(101)을 일부 제거하여 활성 영역(105)을 포함하는 활성 구조물을 형성할 수 있다.Referring to FIGS. 7a and 7b, sacrificial layers (120) and first to fourth channel layers (141, 142, 143, 144) are alternately stacked on a substrate (101), and the sacrificial layers (120), first to fourth channel layers (141, 142, 143, 144), and the substrate (101) are partially removed to form an active structure including an active region (105).

희생층들(120)은 후속 공정을 통해, 도 2 및 도 4와 같이, 제1 내지 제4 채널층들(141) 각각의 아래의 게이트 유전층들(162) 및 게이트 전극들(165)로 교체되는 층일 수 있다. 희생층들(120)은 제1 내지 제4 채널층들(141, 142, 143, 144)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 내지 제4 채널층들(141, 142, 143, 144)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제4 채널층들(141, 142, 143, 144)은 실리콘(Si)을 포함할 수 있다.The sacrificial layers (120) may be layers that are replaced with the gate dielectric layers (162) and gate electrodes (165) below each of the first to fourth channel layers (141) through a subsequent process, as shown in FIGS. 2 and 4. The sacrificial layers (120) may be formed of a material having etch selectivity with respect to each of the first to fourth channel layers (141, 142, 143, 144). The first to fourth channel layers (141, 142, 143, 144) may include a material different from the sacrificial layers (120). The sacrificial layers (120) and the first to fourth channel layers (141, 142, 143, 144) include a semiconductor material including, for example, at least one of silicon (Si), silicon germanium (SiGe), and germanium (Ge), but may include different materials and may or may not include impurities. For example, the sacrificial layers (120) may include silicon germanium (SiGe), and the first to fourth channel layers (141, 142, 143, 144) may include silicon (Si).

희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)은 상기 적층 구조물로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(120)과 교대로 적층되는 채널층들의 층 수는 실시예들에서 다양하게 변경될 수 있다.The sacrificial layers (120) and the first to fourth channel layers (141, 142, 143, 144) can be formed by performing an epitaxial growth process from the laminated structure. The number of layers of the channel layers alternately laminated with the sacrificial layers (120) can vary in embodiments.

활성 구조물은, 활성 영역(105), 희생층들(120), 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있다. 이하 도 3을 함께 참조하면, 활성 구조물은 일 방향, 예를 들어, X 방향으로 연장되는 라인 형태로 형성될 수 있다. 활성 구조물의 Y 방향을 따른 측면들은 서로 공면을 이루며, 일직선 상에 위치할 수 있다.The active structure may include an active region (105), sacrificial layers (120), and first to fourth channel layers (141, 142, 143, 144). Referring to FIG. 3 below, the active structure may be formed in a line shape extending in one direction, for example, the X direction. The side surfaces of the active structure along the Y direction may be coplanar with each other and positioned on a straight line.

활성 영역(105), 희생층들(120), 및 제1 내지 제4 채널층들(141, 142, 143, 144) 각각의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.In the area where the active region (105), the sacrificial layers (120), and a portion of each of the first to fourth channel layers (141, 142, 143, 144) are removed, an insulating material may be buried and then a device isolation layer (110) may be formed by removing a portion of the insulating material so that the active region (105) protrudes. The upper surface of the device isolation layer (110) may be formed lower than the upper surface of the active region (105).

도 8a 및 도 8b를 참조하면, 활성 구조물 상에 희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 형성할 수 있다.Referring to FIGS. 8a and 8b, sacrificial gate structures (200) and gate spacer layers (164) can be formed on the active structure.

희생 게이트 구조물들(200) 각각은, 후속 공정을 통해 도 2 및 도 4와 같이, 채널 구조물(140) 상에서 게이트 유전층들(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(200)은 상기 활성 구조물과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(200)은 예를 들어, Y 방향으로 연장될 수 있다. 희생 게이트 구조물들(200)은 제1 영역(R1)에 형성되는 제1 희생 게이트 구조물들(200a) 및 제2 영역(R2)에 형성되는 제2 희생 게이트 구조물들(200b)을 포함할 수 있다. 제1 희생 게이트 구조물들(200a)은 제1길이(W1')를 가지고 서로 제1이격거리(D1')로 이격되어 배치될 수 있고, 제2 희생 게이트 구조물들(200b)은 제1길이(W1')보다 작은 제2길이(W2')를 가지고 서로 제1이격거리(D1')보다 작은 제2이격거리(D2')로 이격되어 배치될 수 있다. 제1 희생 게이트 구조물들(200a)은 제1 게이트 구조물들(160a)이 배치되는 영역에 형성되는 희생 구조물들일 수 있고, 제2 희생 게이트 구조물들(200b)은 제2 게이트 구조물들(160b)이 배치되는 영역에 형성되는 희생 구조물들일 수 있다. 희생 게이트 구조물들(200) 각각은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 205) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다. Each of the sacrificial gate structures (200) may be a sacrificial structure formed in an area where gate dielectric layers (162) and gate electrodes (165) are arranged on the channel structure (140) through a subsequent process, as shown in FIGS. 2 and 4. The sacrificial gate structures (200) may have a line shape extending in one direction while intersecting the active structure. The sacrificial gate structures (200) may extend in the Y direction, for example. The sacrificial gate structures (200) may include first sacrificial gate structures (200a) formed in a first region (R1) and second sacrificial gate structures (200b) formed in a second region (R2). The first sacrificial gate structures (200a) may be arranged to have a first length (W1') and to be spaced apart from each other by a first separation distance (D1'), and the second sacrificial gate structures (200b) may be arranged to have a second length (W2') smaller than the first length (W1') and to be spaced apart from each other by a second separation distance (D2') smaller than the first separation distance (D1'). The first sacrificial gate structures (200a) may be sacrificial structures formed in an area where the first gate structures (160a) are arranged, and the second sacrificial gate structures (200b) may be sacrificial structures formed in an area where the second gate structures (160b) are arranged. Each of the sacrificial gate structures (200) may include first and second sacrificial gate layers (202, 205) and a mask pattern layer (206) that are sequentially stacked. The first and second sacrificial gate layers (202, 205) can be patterned using a mask pattern layer (206).

제1 및 제2 희생 게이트층들(202, 205)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 205)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.The first and second sacrificial gate layers (202, 205) may be an insulating layer and a conductive layer, respectively, but are not limited thereto, and the first and second sacrificial gate layers (202, 205) may be formed as a single layer. For example, the first sacrificial gate layer (202) may include silicon oxide, and the second sacrificial gate layer (205) may include polysilicon. The mask pattern layer (206) may include silicon oxide and/or silicon nitride.

게이트 스페이서층들(164)은 희생 게이트 구조물들(200)의 양 측벽들 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.Gate spacer layers (164) may be formed on both sidewalls of the sacrificial gate structures (200). The gate spacer layers (164) may be made of a low-k material, and may include, for example, at least one of SiO, SiN, SiCN, SiOC, SiON, and SiOCN.

도 9a 및 도 9b를 참조하면, 희생 게이트 구조물들(200)로부터 노출된 활성 구조물을 일부 제거하여 리세스 영역들을 형성할 수 있다.Referring to FIGS. 9a and 9b, recessed regions can be formed by partially removing the active structure exposed from the sacrificial gate structures (200).

희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120)의 일부 및 제1 내지 제4 채널층들(141, 142, 143, 144)의 일부를 제거하여 리세스 영역들(RC)을 형성할 수 있다. 이에 의해, 제1 내지 제4 채널층들(141, 142, 143, 144)은 X 방향을 따라 한정된 길이를 갖는 채널 구조물들(140)을 이룰 수 있다. 본 단계에서, 희생층들(120)은 예를 들어, 채널 구조물들(140)에 대하여 선택적으로 식각되어, X 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 제1 영역(R1)에 형성되는 제1 리세스 영역(RCa)은 제2 영역(R2)에 형성되는 제2 리세스 영역(RCb)보다 큰 폭으로 형성될 수 있다.Using the sacrificial gate structures (200) and the gate spacer layers (164) as a mask, a portion of the exposed sacrificial layers (120) and a portion of the first to fourth channel layers (141, 142, 143, 144) can be removed to form recess regions (RC). As a result, the first to fourth channel layers (141, 142, 143, 144) can form channel structures (140) having a limited length along the X direction. In this step, the sacrificial layers (120) can be selectively etched with respect to the channel structures (140), for example, and removed from the side surface along the X direction to a predetermined depth. The sacrificial layers (120) can have inwardly concave side surfaces due to the side surface etching as described above. The first recess region (RCa) formed in the first region (R1) can be formed with a wider width than the second recess region (RCb) formed in the second region (R2).

도 10a 및 도 10b를 참조하면, 리세스 영역들에 베이스층들(151)을 형성할 수 있다.Referring to FIGS. 10a and 10b, base layers (151) can be formed in recessed areas.

베이스층들(151)은, 예를 들어, 리세스 영역들의 아래에서부터 bottom-up 에피택셜 성장 공정에 의해 성장되어 형성될 수 있다. 제1 영역(R1)의 제1 희생 게이트 구조물들(200a) 사이에 형성되는 베이스층(151a)은 제2 영역(R2)의 제2 희생 게이트 구조물들(200b) 사이에 형성되는 베이스층(151b)보다 에피택셜 성장 정도가 클 수 있다. 이에 따라, 제1 영역(R1)의 베이스층(151a)은 제1두께(T1)로 형성될 수 있고, 제2 영역(R2)의 베이스층(151b)의 제1두께(T1)보다 작은 제2두께(T2)로 형성될 수 있다. 제1 영역(R1)의 베이스층(151a)은 최하부 채널층(144)의 측면의 적어도 일부를 덮도록 형성될 수 있다. 베이스층들(151)은 실리콘(Si), 실리콘 질화물(SiN), 또는 붕소(B)가 도펀트로 주입된 실리콘(Si)으로 형성될 수 있다.The base layers (151) may be formed by growing from, for example, the bottom-up epitaxial growth process from below the recess regions. The base layer (151a) formed between the first sacrificial gate structures (200a) of the first region (R1) may have a greater degree of epitaxial growth than the base layer (151b) formed between the second sacrificial gate structures (200b) of the second region (R2). Accordingly, the base layer (151a) of the first region (R1) may be formed to have a first thickness (T1), and the base layer (151b) of the second region (R2) may be formed to have a second thickness (T2) that is smaller than the first thickness (T1). The base layer (151a) of the first region (R1) may be formed to cover at least a portion of a side surface of the lowermost channel layer (144). The base layers (151) can be formed of silicon (Si), silicon nitride (SiN), or silicon (Si) doped with boron (B).

도 11a 및 도 11b를 참조하면, 베이스층들(151) 상에 제1 에피택셜층들(153)을 형성할 수 있다.Referring to FIGS. 11a and 11b, first epitaxial layers (153) can be formed on base layers (151).

제1 에피택셜층들(153)은 베이스층들(151)의 상면, 채널 구조물들(140)의 측면, 및 희생층들(120)의 측면들로부터, 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 제1 영역(R1)의 제1 에피택셜층(153a)은 제2 영역(R2)의 제2 에피택셜층(153b)보다 큰 두께로 형성될 수 있다. 제1 에피택셜층들(153)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있다. 제1 에피택셜층들(153)에 포함되는 불순물들은 제1 비실리콘 원소일 수 있다.The first epitaxial layers (153) may be formed by growing from the upper surfaces of the base layers (151), the side surfaces of the channel structures (140), and the side surfaces of the sacrificial layers (120), for example, by a selective epitaxial process. The first epitaxial layer (153a) of the first region (R1) may be formed to a thickness greater than that of the second epitaxial layer (153b) of the second region (R2). The first epitaxial layers (153) may include impurities by in-situ doping. The impurities included in the first epitaxial layers (153) may be a first non-silicon element.

도 12a 및 도 12b를 참조하면, 제1 에피택셜층들(153) 상에서 리세스 영역들을 채우는 제2 에피택셜층들(155)을 형성하여 소스/드레인 영역들(150)을 형성할 수 있다.Referring to FIGS. 12a and 12b, source/drain regions (150) can be formed by forming second epitaxial layers (155) that fill recess regions on the first epitaxial layers (153).

제2 에피택셜층들(155)은 제1 에피택셜층들(153) 상에서, 예를 들어 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 제2 에피택셜층들(155)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있다. 제2 에피택셜층들(155)은 제1 에피택셜층들(153)보다 높은 농도의 제1 비실리콘 원소를 포함할 수 있다. 제2 소스/드레인 영역(150b)의 상면은 최상부 채널층(141)의 상면과 같거나 높은 레벨에 위치하도록 형성될 수 있다. 반면, 제1 소스/드레인 영역(150a)의 상면은 가장자리에 비해 중앙부의 레벨이 낮을 수 있고, 상면 중 일부는 최상부 채널층(141)의 하면보다 낮은 레벨에 위치할 수 있다. 제1 소스/드레인 영역(150a)은 Long channel 영역인 제1 영역(R1)에 형성됨에 따라, Short channel 영역인 제2 영역(R2)에 형성되는 제2 소스/드레인 영역(150b)에 비해 상면의 레벨이 낮게 형성될 수 있다.The second epitaxial layers (155) may be formed by growing on the first epitaxial layers (153), for example, by a selective epitaxial process. The second epitaxial layers (155) may include impurities by in-situ doping. The second epitaxial layers (155) may include a first non-silicon element at a higher concentration than the first epitaxial layers (153). The upper surface of the second source/drain region (150b) may be formed to be located at a level equal to or higher than the upper surface of the uppermost channel layer (141). On the other hand, the upper surface of the first source/drain region (150a) may have a lower level in the center than at the edges, and a part of the upper surface may be located at a level lower than the lower surface of the uppermost channel layer (141). Since the first source/drain region (150a) is formed in the first region (R1), which is a long channel region, the level of the upper surface may be formed lower than that of the second source/drain region (150b) formed in the second region (R2), which is a short channel region.

도 13a 및 도 13b를 참조하면, 층간 절연층(170)을 일부 형성하고, 희생 게이트 구조물들(200) 및 희생층들(120)을 제거할 수 있다.Referring to FIGS. 13a and 13b, an interlayer insulating layer (170) may be partially formed, and sacrificial gate structures (200) and sacrificial layers (120) may be removed.

층간 절연층(170)은, 희생 게이트 구조물들(200) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.The interlayer insulating layer (170) can be formed by forming an insulating film covering the sacrificial gate structures (200) and source/drain regions (150) and performing a planarization process.

희생 게이트 구조물들(200) 및 희생층들(120)은, 게이트 스페이서층들(164), 층간 절연층(170), 및 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(200)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 습식 식각 공정을 수행하여 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다.The sacrificial gate structures (200) and the sacrificial layers (120) can be selectively removed with respect to the gate spacer layers (164), the interlayer insulating layer (170), and the channel structures (140). First, the sacrificial gate structures (200) can be removed to form upper gap regions (UR), and then the sacrificial layers (120) exposed through the upper gap regions (UR) can be removed to form lower gap regions (LR). For example, when the sacrificial layers (120) include silicon germanium (SiGe) and the channel structures (140) include silicon (Si), the sacrificial layers (120) can be selectively removed with respect to the channel structures (140) by performing a wet etching process.

도 14a 및 도 14b를 참조하면, 내부 스페이서들(130)을 형성하고, 게이트 유전층들(162), 게이트 전극(165), 및 게이트 캡핑층(167)을 형성하여 게이트 구조물들(160)을 형성할 수 있다.Referring to FIGS. 14a and 14b, internal spacers (130) can be formed, and gate dielectric layers (162), gate electrodes (165), and gate capping layers (167) can be formed to form gate structures (160).

내부 스페이서들은(130)은 하부 갭 영역들(LR) 내에서 소스/드레인 영역들(150)의 측면들을 덮도록 형성될 수 있다. 내부 스페이서들은(130)은 하부 갭 영역들(LR) 내에 절열 물질을 증착 및 식각하여 형성될 수 있다.The internal spacers (130) can be formed to cover the side surfaces of the source/drain regions (150) within the lower gap regions (LR). The internal spacers (130) can be formed by depositing and etching an insulating material within the lower gap regions (LR).

게이트 유전층들(162) 및 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수도 있다. 이후에, 게이트 구조물들(160) 상에 층간 절연층(170)을 더 형성할 수 있다.Gate dielectric layers (162) and gate electrodes (165) can be formed to fill the upper gap regions (UR) and the lower gap regions (LR). The gate dielectric layers (162) can be formed to conformally cover the inner surfaces of the upper gap regions (UR) and the lower gap regions (LR). After the gate electrode (165) is formed to completely fill the upper gap regions (UR) and the lower gap regions (LR), it can be removed from the upper side of the upper gap regions (UR) to a predetermined depth together with the gate dielectric layers (162) and the gate spacer layers (164). Thereafter, an interlayer insulating layer (170) can be further formed on the gate structures (160).

이후, 도 2 및 도 4를 함께 참조하면, 층간 절연층(170)을 관통하여 소스/드레인 영역들(150)의 내부로 연장되는 콘택홀들을 형성한 후, 콘택홀 내부를 도전성 물질로 채우며 콘택 플러그들(180)을 형성할 수 있다.Thereafter, referring to FIGS. 2 and 4 together, contact holes extending through the interlayer insulating layer (170) into the inside of the source/drain regions (150) can be formed, and then the inside of the contact holes can be filled with a conductive material to form contact plugs (180).

본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited to the above-described embodiments and the attached drawings, but is intended to be defined by the appended claims. Therefore, those skilled in the art will appreciate that various substitutions, modifications, and alterations may be made without departing from the technical spirit of the present invention as defined in the claims, and such modifications are also within the scope of the present invention.

101: 기판 105: 활성 영역
110: 소자 분리층 120: 희생층
130: 내부 스페이서들 140: 채널 구조물
150: 소스/드레인 영역들 151: 베이스층
153: 제1 에피택셜층 155: 제2 에피택셜층
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서층 165: 게이트 전극
167: 게이트 캡핑층 170: 층간 절연층
180: 콘택 플러그101: Substrate 105: Active area
110: Device isolation layer 120: Sacrificial layer
130: Internal spacers 140: Channel structure
150: Source/drain regions 151: Base layer
153: First epitaxial layer 155: Second epitaxial layer
160: Gate structure 162: Gate dielectric layer
164: Gate spacer layer 165: Gate electrode
167: Gate capping layer 170: Interlayer insulating layer
180: Contact plug

Claims (10)

제1 방향으로 연장되는 활성 영역을 포함하는 기판;
상기 기판 상에서 상기 활성 영역과 교차하는 제2 방향으로 연장되는 게이트 구조물;
상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물에 의해 둘러싸이는 복수의 채널층들 - 상기 복수의 채널층들은 가장 아래에 위치하는 최하부 채널층을 포함함 -; 및
상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역이 리세스된 영역에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고,
상기 소스/드레인 영역은,
상기 활성 영역의 상면을 덮고 상기 최하부 채널층의 측면과 접촉하는 베이스층;
상기 베이스층 상에서 상기 복수의 채널층들의 측면들을 덮고, 제1 농도의 제1 비실리콘 원소를 포함하는 제1 에피택셜층; 및
상기 제1 에피택셜층 상에 배치되며 상기 제1 농도보다 큰 제2 농도의 상기 제1 비실리콘 원소를 포함하는 제2 에피택셜층을 포함하고,
상기 베이스층은 상기 제1 비실리콘 원소와 다른 제2 비실리콘 원소를 포함하는 반도체 소자.
A substrate comprising an active region extending in a first direction;
A gate structure extending in a second direction intersecting the active region on the substrate;
On the active region, a plurality of channel layers spaced apart from each other along a third direction perpendicular to the upper surface of the substrate and surrounded by the gate structure, the plurality of channel layers including a lowermost channel layer located at the bottom; and
At least one side of the gate structure is arranged in a recessed region, and includes a source/drain region connected to the plurality of channel layers,
The above source/drain region is,
A base layer covering the upper surface of the active region and in contact with the side surface of the lowermost channel layer;
a first epitaxial layer covering side surfaces of the plurality of channel layers on the base layer and including a first non-silicon element having a first concentration; and
A second epitaxial layer disposed on the first epitaxial layer and including the first non-silicon element at a second concentration greater than the first concentration,
A semiconductor device wherein the base layer comprises a second non-silicon element different from the first non-silicon element.
 제1항에 있어서,
상기 제1 비실리콘 원소는, 인(P), 비소(As), 및 안티모니(Sb) 중 적어도 하나인 반도체 소자.
In the first paragraph,
A semiconductor device wherein the first non-silicon element is at least one of phosphorus (P), arsenic (As), and antimony (Sb).
 제1항에 있어서,
상기 제2 비실리콘 원소는 질소(N) 또는 붕소(B)인 반도체 소자.
In the first paragraph,
A semiconductor device wherein the second non-silicon element is nitrogen (N) or boron (B).
 제1항에 있어서,
상기 제1 비실리콘 원소는 제1 도전형 불순물들을 포함하고, 상기 제2 비실리콘 원소는 상기 제1 도전형 불순물들이 아닌 반도체 소자.
In the first paragraph,
A semiconductor device wherein the first non-silicon element includes first conductive type impurities, and the second non-silicon element is not the first conductive type impurities.
 제1항에 있어서,
상기 소스/드레인 영역을 상면으로부터 일부 리세스하며 상기 소스/드레인 영역과 전기적으로 연결되는 콘택 플러그를 더 포함하고,
상기 콘택 플러그는 상기 제1 에피택셜층 및 상기 제2 에피택셜층을 관통하여 상기 베이스층의 내부로 연장되는 반도체 소자.
In the first paragraph,
The source/drain region is partially recessed from the upper surface and further includes a contact plug electrically connected to the source/drain region,
A semiconductor device in which the contact plug extends into the base layer through the first epitaxial layer and the second epitaxial layer.
 제1항에 있어서,
상기 소스/드레인 영역을 상면으로부터 일부 리세스하며 상기 소스/드레인 영역과 전기적으로 연결되는 콘택 플러그를 더 포함하고,
상기 콘택 플러그의 하단은 상기 최하부 채널층의 하면보다 낮은 레벨에 위치하는 반도체 소자.
In the first paragraph,
The source/drain region is partially recessed from the upper surface and further includes a contact plug electrically connected to the source/drain region,
A semiconductor device in which the lower end of the contact plug is positioned at a level lower than the lower surface of the lowermost channel layer.
 제1항에 있어서,
상기 베이스층은 상기 제1 농도보다 작은 농도의 상기 제1 비실리콘 원소를 더 포함하는 반도체 소자.
In the first paragraph,
A semiconductor device wherein the base layer further comprises the first non-silicon element at a concentration lower than the first concentration.
 제1항에 있어서,
상기 제2 에피택셜층의 하단은 상기 최하부 채널층의 하면보다 높은 레벨에 위치하는 반도체 소자.
In the first paragraph,
A semiconductor device in which the lower end of the second epitaxial layer is located at a higher level than the lower surface of the lowermost channel layer.
 제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 영역 내에서 제1 방향으로 연장되는 제1 활성 영역;
상기 제2 영역 내에서 상기 제1 방향으로 연장되는 제2 활성 영역;
상기 제1 영역 내에서 상기 제1 활성 영역과 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되어 배치되는 제1 게이트 구조물들;
상기 제2 영역 내에서 상기 제2 활성 영역과 교차하여 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되어 배치되는 제2 게이트 구조물들;
상기 제1 게이트 구조물들 사이에 배치되는 제1 소스/드레인 영역; 및
상기 제2 게이트 구조물들 사이에 배치되는 제2 소스/드레인 영역을 포함하고,
상기 제1 및 제2 소스/드레인 영역들 각각은, 아래에서부터 순차적으로 배치되는 베이스층, 제1 농도의 제1 비실리콘 원소를 포함하는 제1 에피택셜층, 및 상기 제1 농도보다 큰 제2 농도의 제1 비실리콘 원소를 포함하는 제2 에피택셜층을 포함하고,
상기 제1 게이트 구조물들은 상기 제1 방향에서 제1길이를 갖고,
상기 제2 게이트 구조물들은 상기 제1 방향에서 상기 제1길이보다 작은 제2길이를 갖고,
상기 제1 소스/드레인 영역이 포함하는 상기 베이스층의 두께는 상기 제2 소스/드레인 영역이 포함하는 상기 베이스층의 두께보다 크고,
상기 제1 소스/드레인 영역이 포함하는 상기 제2 에피택셜층의 하단은 상기 제2 소스/드레인 영역이 포함하는 상기 제2 에피택셜층의 하단보다 높은 레벨에 위치하는 반도체 소자.
A substrate comprising a first region and a second region;
A first active region extending in a first direction within the first region;
A second active region extending in the first direction within the second region;
First gate structures extending in a second direction intersecting the first active region within the first region and arranged spaced apart from each other in the first direction;
Second gate structures extending in the second direction and intersecting the second active region within the second region and arranged spaced apart from each other in the first direction;
a first source/drain region disposed between the first gate structures; and
a second source/drain region disposed between the second gate structures,
Each of the first and second source/drain regions includes a base layer sequentially arranged from below, a first epitaxial layer including a first non-silicon element having a first concentration, and a second epitaxial layer including a first non-silicon element having a second concentration greater than the first concentration,
The above first gate structures have a first length in the first direction,
The second gate structures have a second length that is smaller than the first length in the first direction,
The thickness of the base layer included in the first source/drain region is greater than the thickness of the base layer included in the second source/drain region,
A semiconductor device in which the lower end of the second epitaxial layer included in the first source/drain region is located at a higher level than the lower end of the second epitaxial layer included in the second source/drain region.
 제9항에 있어서,
상기 제1 및 제2 소스/드레인 영역들 각각이 포함하는 상기 베이스층은, 실리콘 질화물(SiN) 또는 붕소(B)를 도핑 원소로 포함하는 실리콘(Si)을 포함하는 반도체 소자.

In paragraph 9,
A semiconductor device in which the base layer, which is included in each of the first and second source/drain regions, comprises silicon (Si) containing silicon nitride (SiN) or boron (B) as a doping element.
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