KR20190079855A

KR20190079855A - 시프트 레지스터 및 이를 포함하는 표시 장치

Info

Publication number: KR20190079855A
Application number: KR1020170181901A
Authority: KR
Inventors: 임진호; 양종현; 이새롬
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-12-28
Filing date: 2017-12-28
Publication date: 2019-07-08
Also published as: US11195591B2; US20190206502A1

Abstract

본 발명은 시프트 레지스터 및 이를 포함하는 표시 장치에 관한 것이다. 본 발명의 일 실시예에 따른 시프트 레지스터는, 순방향으로 게이트 신호를 출력하는 순방향 동작 또는 역방향으로 게이트 신호를 출력하는 역방향 동작을 수행하는 n개의 스테이지를 포함하고, 상기 n개의 스테이지 중 제n 스테이지는 순방향 스타트 신호 또는 역방향 스타트 신호의 입력에 따라서 Q 노드를 충전하는 충전부, 상기 Q 노드의 충전에 의해서 상기 게이트 신호를 출력하는 게이트 신호 출력부 및 상기 게이트 신호가 출력된 후 상기 Q 노드를 방전시키는 방전부를 포함하고, 상기 충전부는 상기 Q 노드와 연결되는 더미 트랜지스터 및 역방향 스타트 트랜지스터를 포함한다. 본 발명에 따르면 표시 기간 동안 게이트 구동부에 포함된 시프트 레지스터를 구성하는 일부 스테이지에 충전된 전압을 비표시 기간이 시작되기 이전에 방전시킴으로써 비표시 기간에 발생하는 라인 결함 문제를 방지할 수 있는 장점이 있다.

Description

시프트 레지스터 및 이를 포함하는 표시 장치{SHIFT REGISTER AND DISPLAY DEVICE INCLUDING THEREOF}

본 발명은 시프트 레지스터 및 이를 포함하는 표시 장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기 발광 다이오드 표시 장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 표시 장치가 활용되고 있다.

앞서 설명한 표시 장치 중 일부 예컨대, 액정 표시 장치나 유기 발광 다이오드 표시 장치에는 매트릭스 형태로 배치된 복수의 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동부 및 구동부를 제어하는 타이밍 제어부가 포함된다. 여기서 구동부는 표시 패널에 게이트 신호를 공급하는 게이트 구동부 및 표시 패널에 데이터 신호를 공급하는 데이터 구동부를 포함한다.

최근에는 표시 장치의 표시 영역의 각 픽셀에 박막트랜지스터(TFT: thin film transistor)를 형성함과 아울러, 비표시 영역에 게이트 구동부의 회로를 형성하여 게이트 구동부를 표시 패널의 TFT 어레이기판에 내장하는 GIP(Gate- In-Panel) 방식이 적용되고 있다.

GIP 방식의 게이트 구동부의 각 스테이지(채널)는 복수의 트랜지스터(TFT)를 포함하며, 고전위 구동 전압(VGH) 또는 저전위 구동 전압(VGL) 레벨의 게이트 신호를 게이트 라인에 공급한다. 이를 위해서, 게이트 구동부는 다수의 트랜지스터를 포함하는 복수의 스테이지를 포함하고, 각 스테이지의 동작에 따라 게이트 신호를 순차적으로 출력한다.

각 스테이지의 출력 단자에는 고전위 구동 전압(VGH)을 출력하기 위한 풀업(Pull-Up) 트랜지스터와 저전위 구동 전압(VGL)을 출력하기 위한 풀다운(Pull-Down) 트랜지스터가 출력 단자에 접속된다. 게이트 구동부를 구성하는 트랜지스터들은 표시 패널에 형성된 각 픽셀의 트랜지스터에 스캔신호를 공급하는 역할을 한다. 따라서, 이동도, 누설 전류 등과 같은 기본적인 트랜지스터의 특성뿐만 아니라, 장기간 수명을 유지할 수 있는 내구성 및 안정적으로 동작하는 전기적 신뢰성이 매우 중요하다.

한편, 전술한 바와 같은 표시 장치는 외부로부터 입력되는 영상을 프레임 단위로 표시한다. 표시 장치의 구동 기간은 각각의 프레임을 표시하는 표시 기간과 프레임이 표시되지 않는 비표시 기간으로 나누어진다. 표시 기간 동안에는 게이트 구동부에 의해서 생성되는 게이트 신호가 게이트 라인을 통해 표시 패널에 순차적으로 공급되어 1프레임에 해당되는 영상이 표시 패널을 통해 표시된다. 비표시 기간에는 게이트 신호가 게이트 라인을 통해 공급되지 않으므로 표시 패널에는 블랙 영상이 표시된다. 표시 장치를 통해서 영상이 표시되는 동안 이와 같은 표시 기간 및 비표시 기간이 반복적으로 진행된다.

그런데 종래 기술에 따르면 표시 기간 동안 게이트 구동부에 포함된 시프트 레지스터를 구성하는 일부 스테이지에 충전된 전압이 비표시 기간이 시작되기 이전에 방전되지 않는 문제가 있다. 이와 같은 현상으로 인하여, 비표시 기간에 일부 라인이 표시되는 결함(라인 결함)이 발생한다.

본 발명은 표시 기간 동안 게이트 구동부에 포함된 시프트 레지스터를 구성하는 일부 스테이지에 충전된 전압을 비표시 기간이 시작되기 이전에 방전시킴으로써 비표시 기간에 발생하는 라인 결함 문제를 방지할 수 있는 시프트 레지스터 및 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

본 발명의 일 실시예에 따른 시프트 레지스터는, 순방향으로 게이트 신호를 출력하는 순방향 동작 또는 역방향으로 게이트 신호를 출력하는 역방향 동작을 수행하는 n개의 스테이지를 포함하고, 상기 n개의 스테이지 중 제n 스테이지는 순방향 스타트 신호 또는 역방향 스타트 신호의 입력에 따라서 Q 노드를 충전하는 충전부, 상기 Q 노드의 충전에 의해서 상기 게이트 신호를 출력하는 게이트 신호 출력부 및 상기 게이트 신호가 출력된 후 상기 Q 노드를 방전시키는 방전부를 포함하고, 상기 충전부는 상기 Q 노드와 연결되는 더미 트랜지스터 및 역방향 스타트 트랜지스터를 포함한다.

본 발명의 일 실시예에서, 상기 더미 트랜지스터는 상기 순방향 동작 수행 시 상기 게이트 신호가 출력된 이후 턴 온된다.

또한 본 발명의 일 실시예에서, 상기 더미 트랜지스터는 상기 순방향 동작 수행 시 상기 게이트 신호가 출력된 이후 상기 Q 노드에 충전된 전압을 방전시킨다.

또한 본 발명의 일 실시예에서, 상기 역방향 스타트 트랜지스터는 상기 역방향 동작 수행 시 상기 역방향 스타트 신호에 의해서 턴 온된다.

또한 본 발명의 일 실시예에서, 상기 더미 트랜지스터는 상기 순방향 동작 수행 시에만 턴 온되고, 상기 역방향 스타트 트랜지스터는 상기 역방향 동작 수행 시에만 턴 온된다.

또한 본 발명의 일 실시예에 따른 표시 장치는, 다수의 픽셀을 구비하는 표시 패널, 상기 표시 패널에 배치된 다수의 게이트 라인에 게이트 신호를 공급하는 게이트 구동부, 상기 표시 패널에 배치된 다수의 데이터 라인에 데이터 신호를 공급하는 데이터 구동부, 상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고, 상기 게이트 구동부는 순방향으로 게이트 신호를 출력하는 순방향 동작 또는 역방향으로 게이트 신호를 출력하는 역방향 동작을 수행하는 n개의 스테이지를 포함하는 시프트 레지스터를 포함하고, 상기 n개의 스테이지 중 제n 스테이지는 순방향 스타트 신호 또는 역방향 스타트 신호의 입력에 따라서 Q 노드를 충전하는 충전부, 상기 Q 노드의 충전에 의해서 상기 게이트 신호를 출력하는 게이트 신호 출력부 및 상기 게이트 신호가 출력된 후 상기 Q 노드를 방전시키는 방전부를 포함하고, 상기 충전부는 상기 Q 노드와 연결되는 더미 트랜지스터 및 역방향 스타트 트랜지스터를 포함한다.

본 발명에 따르면 표시 기간 동안 게이트 구동부에 포함된 시프트 레지스터를 구성하는 일부 스테이지에 충전된 전압을 비표시 기간이 시작되기 이전에 방전시킴으로써 비표시 기간에 발생하는 라인 결함 문제를 방지할 수 있는 장점이 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동부에 포함되는 시프트 레지스터의 구성도이다.
도 3은 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제1 스테이지 내지 제n-1 스테이지의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제1 스테이지 내지 제n-1 스테이지의 순방향 동작 시 Q 노드의 충전 과정을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제1 스테이지 내지 제n-1 스테이지의 순방향 동작 시 Q 노드의 방전 과정을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지의 회로도이다.
도 7은 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지의 순방향 동작 시 Q 노드의 충전 과정을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지의 순방향 동작 시 Q 노드의 방전 과정을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지의 역방향 동작 시 Q 노드의 충전 과정을 나타낸다.

전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 구성도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 표시 패널(110)을 포함한다.

표시 패널(110)은 다수의 데이터 라인(DL1~DLn)과 다수의 게이트 라인(GL1~GLn)을 구비한다. 다수의 데이터 라인(DL1~DLn)과 다수의 게이트 라인(GL1~GLn)은 서로 교차하여 픽셀 영역을 정의한다.

데이터 구동부(12)는 특정 게이트 라인이 열리면 타이밍 컨트롤러(10)로부터 수신한 영상 데이터(RGB)를 아날로그 형태의 데이터 전압으로 변환하여 각각의 데이터 라인(DL1~DLn)에 공급한다. 데이터 구동부(12)는 타이밍 제어부(10)로부터 제공되는 데이터 제어 신호(DCS)에 기초하여 동작한다.

데이터 구동부(12)는 적어도 하나의 소스 드라이버 집적회로(Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시 패널(110)에 직접 배치될 수도 있으며, 표시 패널(110)에 집적화되어 배치될 수도 있다.

또한 각 소스 드라이버 집적회로는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로의 일단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)에 본딩되고, 타단은 표시 패널(110)에 본딩된다.

게이트 구동부(14)는 게이트 신호를 생성하여 각각의 게이트 라인(GL1~GLn)에 순차적으로 공급한다. 게이트 구동부(14)는 타이밍 제어부(10)로부터 제공되는 게이트 제어 신호(GCS)에 기초하여 동작한다. 게이트 구동부(14)는 후술하는 바와 같이 다수의 스테이지로 구성되는 시프트 레지스터를 포함한다.

게이트 구동부(14)는 하나 이상의 게이트 드라이버 집적회로(Gate Driver Integrated Circuit)를 포함할 수 있다. 각 게이트 드라이버 집적회로는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 유기발광표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(110)에 직접 배치될 수 있다. 또한 게이트 구동부(14)는 표시 패널(110)에 집적화되어 배치될 수도 있으며, 표시 패널(110)과 연결된 필름상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.

타이밍 제어부(10)는 외부 소스로부터 입력되는 영상 데이터(RGB)를 표시 패널(110)의 크기 및 해상도에 맞게 정렬하여 데이터 구동부(12)에 공급한다. 타이밍 제어부(10)는 외부 소스로부터 입력되는 동기신호들, 예컨대 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 등을 이용하여 데이터 제어신호(DCS) 및 게이트 제어 신호(GCS)를 생성하고, 생성된 데이터 제어 신호(DCS) 및 게이트 제어 신호(GCS)를 데이터 구동부(12) 및 게이트 구동부(14)에 각각 공급한다.

데이터 제어 신호(DCS)는 소스 스타트 신호, 소스 샘플링 클럭, 극성제어신호 및 소스 출력 인에이블신호 등을 포함한다. 소스 스타트 신호는 데이터 구동부(12)의 시프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 극성 제어 신호는 데이터 구동부(12)로부터 출력되는 데이터 전압의 극성을 제어한다.

게이트 제어 신호(GCS)는 스타트 신호, 클럭 신호(CLK1~CLK4), 게이트 출력 인에이블신호 등을 포함한다. 스타트 신호는 동일 입력 라인을 통해 공급되는 순방향 스타트 신호와 역방향 스타트 신호를 포함한다. 스타트 신호는 시프트 레지스터에 입력되어 시프트 스타트 타이밍을 제어한다. 클럭 신호(CLK1~CLK4)는 레벨 시프터(미도시)를 통해 레벨 시프팅된 후에 시프트 레지스터에 입력되며, 스타트 신호를 시프트시키기 위한 클럭 신호로 이용된다. 게이트 출력 인에이블신호는 시프트 레지스터의 출력 타이밍을 제어한다.

타이밍 제어부(10)는 소스 드라이버 집적회로가 본딩된 소스 인쇄회로기판과 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄회로(FPC: Flexible Printed Circuit) 등의 연결 매체를 통해 연결된 컨트롤 인쇄회로기판(Control Printed Circuit Board)에 배치될 수 있다.

도 2는 본 발명의 일 실시예에 따른 게이트 구동부에 포함되는 시프트 레지스터의 구성도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 시프트 레지스터는 종속적으로 연결되는 다수의 스테이지들(STG(1)~STG(n))을 구비한다. 시프트 레지스터는 소정 시간만큼 위상이 시프트되는 게이트 신호(GS(1)~GS(n))를 출력한다. 각각의 게이트 신호(GS(1)~GS(n))는 대응되는 게이트 라인들에 순차적으로 인가됨과 동시에, 후단 스테이지로 전달되는 캐리 신호 역할을 겸한다.

여기서, 전단 스테이지 및 후단 스테이지는 시프트 레지스터의 동작 방향에 따라 달라진다. 도 2에 도시된 시프트 레지스터가 순방향으로 동작할 때, 다시 말해서 스테이지(STG(1))에서 스테이지(STG(n)) 방향으로 순차적으로 게이트 신호를 출력할 때, 전단 스테이지는 현재단 스테이지와 이웃하여 위에 배치된 스테이지를 의미하고, 후단 스테이지는 현재단 스테이지와 이웃하여 아래에 배치된 스테이지를 의미한다.

반대로 도 2에 도시된 시프트 레지스터가 역방향으로 동작할 때, 다시 말해서 스테이지(STG(n))에서 스테이지(STG(1)) 방향으로 순차적으로 게이트 신호를 출력할 때, 전단 스테이지는 현재단 스테이지와 이웃하여 아래에 배치된 스테이지를 의미하고, 후단 스테이지는 현재단 스테이지와 이웃하여 위에 배치된 스테이지를 의미한다.

순방향 동작 시, 제1 스테이지(STG(1))는 타이밍 제어부(10)에서 입력되는 순방향 스타트 펄스(Vst)에 응답하여 구동된다. 또한 제2 내지 제n 스테이지(STG(2)~STG(n))는 각각 제1 내지 제n-1 스테이지(STG(1)~STG(n-1))로부터 입력되는 순방향 캐리 신호를 스타트 펄스로 입력받아 구동된다.

역방향 동작 시, 제n 스테이지(STG(n))는 타이밍 제어부(10)에서 입력되는 역방향 스타트 펄스(Vst_R)에 응답하여 구동된다. 또한 제n-1 내지 제1 스테이지(STG(n-1)~STG(1))는 각각 제n 내지 제2 스테이지(STG(n)~STG(2))로부터 입력되는 역방향 캐리 신호를 스타트 펄스로 입력받아 구동된다.

각 스테이지들(STG(1)~STG(n))에는 턴 온 레벨의 제1 직류 구동전압(VDD)과 턴 오프 레벨의 제2 직류 구동전압(VSS)이 공통으로 입력된다.

또한 각 스테이지들(STG(1)~STG(n))에는 소정 시간만큼 위상이 지연되는 i(i는 양의 짝수)상 클럭 신호들 중에 j(j는 i보다 작은 양의 홀수)개의 클럭 신호들이 입력된다. 이하에서는 1수평기간씩 순차적으로 위상이 지연되는 4상 클럭 신호들이 각 스테이지들(STG(1)~STG(n))마다 순차적으로 입력되는 경우를 예로 들어 설명하나, 실시예에 따라서 각 스테이지들(STG(1)~STG(n))에 입력되는 클럭 신호의 개수는 달라질 수 있다.

한편, 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 다수의 스테이지들(STG(1)~STG(n)) 중 제n 스테이지(STG(n))는 제1 스테이지 내지 제n-1 스테이지(STG(1)~STG(n-1))와 서로 다른 회로 구성을 갖는다. 이하에서는 도 3 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 다수의 스테이지들(STG(1)~STG(n))의 회로 구성 및 게이트 신호 생성을 위한 충전/방전 동작 과정에 대하여 상세히 설명한다.

도 3은 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제1 스테이지 내지 제n-1 스테이지의 회로도이다. 참고로 도 3에는 제n-1 스테이지(STG(n-1))의 회로도가 도시되어 있으나, 제1 스테이지 내지 제n-2 스테이지(STG(1)~STG(n-2)) 또한 도 3과 동일한 회로로 구성될 수 있다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n-1 스테이지(STG(n-1))는 충전부(302), 방전부(304), 게이트 신호 출력부(306)를 포함한다.

충전부(302)는 전단 스테이지로부터 입력되는 순방향 캐리 신호(GS(n-2)) 또는 역방향 캐리 신호(GS(n))의 입력에 따라서 구동되어 Q 노드(Q-node)를 특정 크기를 갖는 전압으로 충전시킨다. 충전부(302)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3)를 포함한다.

제1 트랜지스터(T1)의 게이트 단자에는 순방향 캐리 신호(GS(n-2))가 입력되고, 소스 단자에는 순방향 전압(FWD)이 공급된다. 또한 제2 트랜지스터(T2)의 게이트 단자에는 역방향 캐리 신호(GS(n))가 입력되고, 드레인 단자에는 역방향 전압(REV)이 공급된다. 제1 트랜지스터(T1)의 드레인 단자와 제2 트랜지스터(T2)의 소스 단자의 연결점에는 Q 노드(Q-node)가 연결된다.

또한 제3 트랜지스터(T3)의 게이트 단자는 Q 노드(Q-node)와 연결되고, 소스 단자는 제6 트랜지스터(T6)의 드레인 단자와 연결되며, 드레인 단자는 제2 직류 구동전압(VSS)과 연결된다.

방전부(304)는 충전부(302)의 Q 노드(Q-node) 충전 동작에 의해서 게이트 신호 출력부(306)가 게이트 신호(GS(n-1))를 출력한 이후 구동되어 Q 노드(Q-node)에 충전된 전압을 방전시킨다. 방전부(304)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)를 포함한다.

제4 트랜지스터(T4)의 게이트 단자에는 순방향 전압(FWD)이 공급되고, 소스 단자에는 제n 클럭 신호(CLK n)가 공급된다. 제5 트랜지스터(T5)의 게이트 단자에는 역방향 전압(REV)이 공급되고, 드레인 단자에는 제n-2 클럭 신호(CLK n-2)가 공급된다. 제4 트랜지스터(T4)의 드레인 단자와 제5 트랜지스터(T5)의 소스 단자의 연결점(N1)은 제6 트랜지스터(T6)의 게이트 단자와 연결된다.

제6 트랜지스터(T6)의 소스 단자에는 제1 직류 구동전압(VDD)이 공급되고, 드레인 단자는 제3 트랜지스터(T3)의 소스 단자와 연결된다.

제7 트랜지스터(T7)의 소스 단자는 Q 노드(Q-node)와 연결되고, 드레인 단자는 제2 직류 구동전압(VSS)과 연결된다. 또한 제7 트랜지스터(T7)의 게이트 단자는 제6 트랜지스터(T6)의 드레인 단자와 제3 트랜지스터(T3)의 소스 단자의 연결점과 연결된다.

게이트 신호 출력부(306)는 충전부(302)의 Q 노드(Q-node) 충전 동작에 따라서 구동되어 게이트 신호(GS(n-1))를 출력한다. 게이트 신호 출력부(306)는 풀업 트랜지스터(Tup), 풀다운 트랜지스터(Tdown), Q 노드 캐패시터(CQ), QB 노드 캐패시터(CQB)를 포함한다.

풀업 트랜지스터(Tup)의 게이트 단자는 Q 노드(Q-node)와 연결되고, 소스 단자에는 제n-1 클럭 신호(CLK n-1)가 공급된다. 풀다운 트랜지스터(Tdown)의 게이트 단자는 QB 노드(QB-node)와 연결되고, 드레인 단자는 제2 직류 구동전압(VSS)과 연결된다. 풀업 트랜지스터(Tup)의 드레인 단자와 풀다운 트랜지스터(Tdown)의 소스 단자는 서로 연결되어 게이트 신호 출력점을 형성한다.

전술한 바와 같이 제1 스테이지 내지 제n-2 스테이지(STG(1)~STG(n-2)) 또한 도 3과 동일한 회로로 구성될 수 있다. 다만 제1 스테이지(STG(1))를 구성하는 제1 트랜지스터(T1)의 게이트 단자에는 순방향 캐리 신호(GS(n-2))가 아닌 순방향 스타트 신호(Vst)가 인가된다.

도 4는 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제1 스테이지 내지 제n-1 스테이지의 순방향 동작 시 Q 노드의 충전 과정을 나타낸다.

충전부(302)에 의한 Q 노드(Q-node) 충전 동작은 순방향 캐리 신호(GS(n-2))의 입력에 의해 시작된다. 전단 스테이지(STG(n-2))로부터 출력된 순방향 캐리 신호(GS(n-2))는 충전부(302)의 제1 트랜지스터(T1)의 게이트 단자로 입력되어 제1 트랜지스터(T1)를 턴 온시킨다.

제1 트랜지스터(T1)가 턴 온되면 제1 트랜지스터(T1)의 소스 단자를 통해서 순방향 전압(FWD)이 Q 노드(Q-node)로 공급된다. Q 노드(Q-node)로 공급된 순방향 전압(FWD)에 의해서, 제3 트랜지스터(T3)가 턴 온된다. 제3 트랜지스터(T3)가 턴 온됨에 따라서 QB 노드(QB-node)에서 제2 직류 구동전압(VSS) 방향으로의 전류 경로가 형성되어 QB 노드(QB-node)는 방전된다

또한 Q 노드(Q-node)로 공급된 순방향 전압(FWD)은 게이트 신호 출력부(306)에 포함된 풀업 트랜지스터(Tup)의 게이트 단자로 공급된다. 이 때 풀업 트랜지스터(Tup)의 소스 단자로 제n-1 클럭 신호(CLK n-1)이 공급되면 Q 노드(Q-node)의 전위는 Q 노드 커패시터(CQ)에 의해 부스팅되어 턴 온 레벨로 더욱 높아진다. 이로 인해 풀업 트랜지스터(Tup)가 턴 온되어 제n-1 클럭 신호(CLK n-1)가 제n-1 게이트 신호(GS(n-1))로서 출력된다.

도 5는 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제1 스테이지 내지 제n-1 스테이지의 순방향 동작 시 Q 노드의 방전 과정을 나타낸다.

도 4를 통해 설명된 바와 같은 충전 동작을 통해서 제n-1 게이트 신호(GS(n-1))가 출력되면, 방전부(304)에 의한 Q 노드(Q-node)의 방전 동작이 수행된다. 방전부(304)에 의한 방전 동작은 순방향 전압(FWD)에 의해 제4 트랜지스터(T4)가 턴 온되면서 시작된다.

제4 트랜지스터(T4)가 턴 온되면, 제4 트랜지스터의 소스 단자를 통해 제n 클럭 신호(CLK n)가 공급된다. 제4 트랜지스터(T4)를 통해 공급된 제n 클럭 신호(CLK n)는 제6 트랜지스터(T6)의 게이트 단자로 입력되어 제6 트랜지스터(T6)를 턴 온시킨다. 이에 따라서 제1 직류 구동전압(VDD)이 제6 트랜지스터(T6)를 통해 QB 노드(QB-node)로 공급된다.

QB 노드(QB-node)로 공급된 제1 직류 구동전압(VDD)은 풀다운 트랜지스터(Tdown)의 게이트 단자로 공급되어 풀다운 트랜지스터(Tdown)가 턴 온된다. 풀다운 트랜지스터(Tdown)가 턴 온됨에 따라서, 풀업 트랜지스터(Tup)의 드레인 단자와 풀다운 트랜지스터(Tdown)의 소스 단 사이의 게이트 신호 출력점에서 제2 직류 구동전압(VSS) 방향으로 전류 경로가 형성된다. 이에 따라서 게이트 신호 출력점의 전압이 방전된다.

또한 제6 트랜지스터(T6)에 의해 공급되는 제1 직류 구동전압(VDD)에 의해서 제7 트랜지스터(T7)가 턴 온된다. 이에 따라서 Q 노드(Q-node)에 충전된 전압이 제7 트랜지스터(T7)를 통해 방전된다(D1).

또한 제n-1 게이트 신호(GS(n-1))를 순방향 캐리 신호로서 전달받은 후단 스테이지, 즉 제n 스테이지(STG(n))의 구동으로 인해 출력되는 제n 게이트 신호(GS(n))가 제2 트랜지스터(T2)의 게이트 단자에 입력된다. 이에 따라 제2 트랜지스터(T2)가 턴 온되면, Q 노드(Q-node)에 충전된 전압이 제2 트랜지스터(T2)를 통해 방전된다(D2).

본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제1 스테이지 내지 제n-1 스테이지(STG(1)~STG(n-1))는 도 3 내지 도 5를 통해 설명된 바와 같은 회로 구성을 가지며 정방향 동작을 수행한다. 참고로 역방향 동작의 경우, 충전 동작 시 제n 게이트 신호(GS(n))가 역방향 캐리 신호로서 먼저 제2 트랜지스터(T2)의 게이트 단자로 입력되고, 방전 동작 시 제n-2 게이트 신호(GS(n-2))가 제1 트랜지스터(T1)의 게이트 단자로 입력되는 것을 제외하고는 도 4 및 도 5를 통해 설명한 바와 동일한 과정이 수행된다.

그런데 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지(STG(n))를 도 3과 같이 구성할 경우, 전술한 바와 같이 비표시 기간에 일부 라인이 표시되는 결함(라인 결함)이 발생한다.

제n 스테이지(STG(n))가 도 3과 같이 구성되면, 제2 트랜지스터(T2)의 게이트 단자에는 후단의 게이트 신호가 아닌 역방향 스타트 신호(Vst_R)가 인가된다. 그런데 역방향 스타트 신호(Vst_R)는 현재 표시 기간 동안에는 인가되지 않다가, 비표시 기간이 종료된 후 다음 표시 기간의 시작 시점에 입력된다.

이처럼 역방향 스타트 신호(Vst_R)가 현재 표시 기간 내에 입력되지 않으면, 앞서 도 5를 통해 설명된 방전부(304)에 의한 방전 동작 과정에서 제2 트랜지스터(T2)가 턴 온되지 못하게 된다. 이로 인해서 Q 노드(Q-node)에 충전된 전압이 방전되는 2개의 방전 경로(D1, D2) 중 제2 방전 경로(D2)가 형성되지 않는다.

이와 같이 현재 표시 기간의 종료 시점에 제n 스테이지(STG(n))에 제2 방전 경로(D2)가 형성되지 않을 경우 Q 노드(Q-node)에 충전된 전압이 충분히 방전되지 못하게 된다. 이처럼 방전되지 못하고 Q 노드(Q-node)에 남아 있는 전압에 의해서 비표시 기간 동안 제n 스테이지(STG(n))로부터 제n 게이트 신호(GS(n))가 출력되고, 제n 게이트 신호(GS(n))가 공급되는 제n 게이트 라인(Gn) 상에 형성된 픽셀이 발광하게 되어 앞서 언급한 비표시 기간 동안의 라인 결함이 나타나게 된다.

본 발명은 이와 같은 비표시 기간 동안의 라인 결함 문제를 방지하기 위하여, 제n 스테이지(STG(n))의 내부 회로를 나머지 스테이지의 내부 회로와 다르게 구성한다. 이하에서는 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지(STG(n))의 회로 구성 및 게이트 신호 출력 과정에 대하여 구체적으로 설명한다.

도 6은 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지의 회로도이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지(STG(n))는 충전부(602), 방전부(604), 게이트 신호 출력부(606)를 포함한다. 도 6에 도시된 제n 스테이지(STG(n))의 방전부(604) 및 게이트 신호 출력부(606)의 구성은 앞서 도 3을 통해 설명된 제n-1 스테이지(STG(n-1))의 방전부(304) 및 게이트 신호 출력부(306)와 동일하므로, 이하에서는 충전부(602)의 구성을 중심으로 설명한다.

충전부(602)는 전단 스테이지로부터 입력되는 순방향 캐리 신호(GS(n-1)) 또는 타이밍 제어부(10)에 의해서 입력되는 역방향 스타트 신호(Vst_R)의 입력에 따라서 구동되어 Q 노드(Q-node)를 특정 크기를 갖는 전압으로 충전시킨다. 충전부(602)는 제1 트랜지스터(T1), 더미 트랜지스터(T2), 제3 트랜지스터(T3), 역방향 스타트 트랜지스터(T8)를 포함한다.

제1 트랜지스터(T1)의 게이트 단자에는 전단 스테이지(STG(n-1))로부터 출력되는 순방향 캐리 신호(GS(n-1))가 입력되고, 소스 단자에는 순방향 전압(FWD)이 공급된다. 또한 더미 트랜지스터(T2)의 게이트 단자에는 더미 캐리 신호(GS(n+1))가 입력되고, 드레인 단자에는 역방향 전압(REV)이 공급된다. 제1 트랜지스터(T1)의 드레인 단자와 제2 트랜지스터(T2)의 소스 단자의 연결점에는 Q 노드(Q-node)가 연결된다. 후술하는 바와 같이, 더미 트랜지스터(T2)는 시프트 레지스터가 순방향으로 동작할 때 Q 노드(Q-node)의 방전 동작 시에만 턴 온된다.

도 2에는 도시되지 않았으나, 더미 트랜지스터(T2)의 게이트 단자에 입력되는 더미 캐리 신호(GS(n+1))를 출력하기 위한 더미 스테이지(미도시)가 제n 스테이지(STG(n))의 후단에 배치될 수 있다. 실시예에 따라서는 더미 스테이지가 아닌 타이밍 제어부(10)에 의해서 더미 캐리 신호(GS(n+1))가 출력될 수도 있다.

역방향 스타트 트랜지스터(T8)의 게이트 단자에는 타이밍 제어부(10)로부터 출력되는 역방향 스타트 신호(Vst)가 입력되고, 소스 단자는 Q 노드(Q-node)와 연결되며, 드레인 단자에는 역방향 전압(REV)이 공급된다. 후술하는 바와 같이, 역방향 스타트 트랜지스터(T8)는 시프트 레지스터가 역방향으로 동작할 때에만 턴 온된다.

이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따른 시프트 레지스터의 제n 스테이지(STG(n))는 다른 스테이지들과는 달리 더미 트랜지스터(T2) 및 역방향 스타트 트랜지스터(T8)를 포함한다. 이하에서는 도 7 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 시프트 레지스터의 순방향 및 역방향 동작 과정을 설명한다.

도 7은 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지의 순방향 동작 시 Q 노드의 충전 과정을 나타낸다.

충전부(602)에 의한 Q 노드(Q-node) 충전 동작은 순방향 캐리 신호(G(n-1))의 입력에 의해 시작된다. 전단 스테이지(STG(n-1))로부터 출력된 순방향 캐리 신호(G(n-1))는 충전부(602)의 제1 트랜지스터(T1)의 게이트 단자로 입력되어 제1 트랜지스터(T1)를 턴 온시킨다.

또한 Q 노드(Q-node)로 공급된 순방향 전압(FWD)은 게이트 신호 출력부(306)에 포함된 풀업 트랜지스터(Tup)의 게이트 단자로 공급된다. 이 때 풀업 트랜지스터(Tup)의 소스 단자로 제n 클럭 신호(CLK n)가 공급되면 Q 노드(Q-node)의 전위는 Q 노드 커패시터(CQ)에 의해 부스팅되어 턴 온 레벨로 더욱 높아진다. 이로 인해 풀업 트랜지스터(Tup)가 턴 온되어 제n 클럭 신호(CLK n)가 제n 게이트 신호(GS(n))로서 출력된다.

도 8은 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지의 순방향 동작 시 Q 노드의 방전 과정을 나타낸다.

충전부(602)에 의한 Q 노드(Q-node)의 충전 동작을 통해서 제n 게이트 신호(GS(n))가 출력되면, 방전부(604)에 의한 Q 노드(Q-node)의 방전 동작이 수행된다. 방전부(604)에 의한 방전 동작은 순방향 전압(FWD)에 의해 제4 트랜지스터(T4)가 턴 온되면서 시작된다.

제4 트랜지스터(T4)가 턴 온되면, 제4 트랜지스터의 소스 단자를 통해 제n+1 클럭 신호(CLK n+1)가 공급된다. 제4 트랜지스터(T4)를 통해 공급된 제n+1 클럭 신호(CLK n+1)는 제6 트랜지스터(T6)의 게이트 단자로 입력되어 제6 트랜지스터(T6)를 턴 온시킨다. 이에 따라서 제1 직류 구동전압(VDD)이 제6 트랜지스터(T6)를 통해 QB 노드(QB-node)로 공급된다.

또한 더미 캐리 신호(G(n+1))가 더미 트랜지스터(T2)의 게이트 단자에 입력된다. 이에 따라 더미 트랜지스터(T2)가 턴 온되면, Q 노드(Q-node)에 충전된 전압이 제2 트랜지스터(T2)를 통해 방전된다(D2).

전술한 바와 같이 제n 스테이지(STG(n))가 도 3과 같은 회로로 구성될 경우, 방전부(304)에 의한 방전 동작 시 제2 트랜지스터(T2)가 턴 온되지 않으므로 제2 방전 경로(D2)가 형성되지 못하고, 이에 따른 라인 결함이 발생하는 문제가 있다.

그러나 본 발명에 따른 시프트 레지스터의 제n 스테이지(STG(n))는 역방향 스타트 신호(Vst_R)가 인가되는 역방향 스타트 트랜지스터(T8)를 별도로 배치하고, 방전부(304)에 의한 방전 동작 시 제2 방전 경로(D2)를 형성하기 위한 더미 트랜지스터(T2)를 별도로 배치함으로써 제n 스테이지(STG(n))의 게이트 신호(GS(n)) 출력 이후 Q 노드(Q-node)에 충전된 전압이 완전히 방전될 수 있다.

이처럼 표시 기간 내에 제n 스테이지(STG(n))의 Q 노드(Q-node)에 충전된 전압이 완전히 방전되므로, 비표시 기간 동안 제n 스테이지(STG(n))로부터 제n 게이트 신호(GS(n))가 출력되는 현상이 방지된다. 따라서 전술한 바와 같은 비표시 기간 동안의 라인 결함이 나타나지 않게 된다.

도 9는 본 발명의 일 실시예에 따른 시프트 레지스터를 구성하는 제n 스테이지의 역방향 동작 시 Q 노드의 충전 과정을 나타낸다.

도 9에 도시된 제n 스테이지(STG(n))의 역방향 동작은 기본적으로 도 3에 도시된 제n-1 스테이지(STG(n-1))의 역방향 동작과 유사하다. 다만 제n 스테이지(STG(n))를 역방향으로 동작시키기 위한 역방향 스타트 신호(Vst_R)는 도 3과 같은 제2 트랜지스터(T2)가 아닌 별도의 트랜지스터, 즉 역방향 스타트 트랜지스터(T8)의 게이트 단자에 입력된다.

역방향 스타트 신호(Vst_R)의 입력에 따라서 역방향 스타트 트랜지스터(T8)가 턴 온되면 역방향 스타트 트랜지스터(T8)의 드레인 단자를 통해서 역방향 전압(REV)이 Q 노드(Q-node)로 공급된다. Q 노드(Q-node)로 공급된 역방향 전압(REV)에 의해서, 제3 트랜지스터(T3)가 턴 온된다. 제3 트랜지스터(T3)가 턴 온됨에 따라서 QB 노드(QB-node)에서 제2 직류 구동전압(VSS) 방향으로의 전류 경로가 형성되어 QB 노드(QB-node)는 방전된다

또한 Q 노드(Q-node)로 공급된 역방향 전압(REV)은 게이트 신호 출력부(306)에 포함된 풀업 트랜지스터(Tup)의 게이트 단자로 공급된다. 이 때 풀업 트랜지스터(Tup)의 소스 단자로 제n 클럭 신호(CLK n)가 공급되면 Q 노드(Q-node)의 전위는 Q 노드 커패시터(CQ)에 의해 부스팅되어 턴 온 레벨로 더욱 높아진다. 이로 인해 풀업 트랜지스터(Tup)가 턴 온되어 제n 클럭 신호(CLK n)가 제n 게이트 신호(GS(n))로서 출력된다.

한편, 도면에 도시되지는 않았으나 제n 게이트 신호(GS(n))가 출력된 이후 Q 노드(Q-node)에 충전된 전압을 방전시키는 과정은 도 8을 통해 설명된 과정과 유사하게 진행된다. 다만 제n 스테이지(STG(n))의 역방향 동작 시에는 더미 트랜지스터(T2)가 턴 온되지 않고 제n-1 게이트 신호(GS(n-1))에 의해서 제1 트랜지스터(T1)가 턴 온됨으로써 제1 트랜지스터(T1)에 의해 제2 방전 경로(D2)가 형성된다.

이처럼 본 발명에 따른 시프트 레지스터는 순방향 동작 시 Q 노드(Q-node)에 충전된 전압을 방전시키기 위한 더미 트랜지스터(T2)와 역방향 동작 시 역방향 스타트 신호(Vst_R)에 의해서 턴 온되는 역방향 스타트 트랜지스터(T8)을 각각 별도로 배치함으로써 시프트 레지스터의 순방향 동작 및 역방향 동작을 보장하면서 종래에 비표시 기간 동안 발생하던 라인 결함 문제를 해결할 수 있다.

전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims

순방향으로 게이트 신호를 출력하는 순방향 동작 또는 역방향으로 게이트 신호를 출력하는 역방향 동작을 수행하는 n개의 스테이지를 포함하고,
상기 n개의 스테이지 중 제n 스테이지는
순방향 스타트 신호 또는 역방향 스타트 신호의 입력에 따라서 Q 노드를 충전하는 충전부;
상기 Q 노드의 충전에 의해서 상기 게이트 신호를 출력하는 게이트 신호 출력부; 및
상기 게이트 신호가 출력된 후 상기 Q 노드를 방전시키는 방전부를 포함하고,
상기 충전부는
상기 Q 노드와 연결되는 더미 트랜지스터 및 역방향 스타트 트랜지스터를 포함하는
시프트 레지스터.
제1항에 있어서,
상기 더미 트랜지스터는
상기 순방향 동작 수행 시 상기 게이트 신호가 출력된 이후 턴 온되는
시프트 레지스터.
제1항에 있어서,
상기 더미 트랜지스터는
상기 순방향 동작 수행 시 상기 게이트 신호가 출력된 이후 상기 Q 노드에 충전된 전압을 방전시키는
시프트 레지스터.
제1항에 있어서,
상기 역방향 스타트 트랜지스터는
상기 역방향 동작 수행 시 상기 역방향 스타트 신호에 의해서 턴 온되는
시프트 레지스터.
제1항에 있어서,
상기 더미 트랜지스터는 상기 순방향 동작 수행 시에만 턴 온되고,
상기 역방향 스타트 트랜지스터는 상기 역방향 동작 수행 시에만 턴 온되는
시프트 레지스터.
다수의 픽셀을 구비하는 표시 패널;
상기 표시 패널에 배치된 다수의 게이트 라인에 게이트 신호를 공급하는 게이트 구동부;
상기 표시 패널에 배치된 다수의 데이터 라인에 데이터 신호를 공급하는 데이터 구동부;
상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고,
상기 게이트 구동부는
순방향으로 게이트 신호를 출력하는 순방향 동작 또는 역방향으로 게이트 신호를 출력하는 역방향 동작을 수행하는 n개의 스테이지를 포함하는 시프트 레지스터를 포함하고,
상기 n개의 스테이지 중 제n 스테이지는
순방향 스타트 신호 또는 역방향 스타트 신호의 입력에 따라서 Q 노드를 충전하는 충전부;
상기 Q 노드의 충전에 의해서 상기 게이트 신호를 출력하는 게이트 신호 출력부; 및
상기 게이트 신호가 출력된 후 상기 Q 노드를 방전시키는 방전부를 포함하고,
상기 충전부는
상기 Q 노드와 연결되는 더미 트랜지스터 및 역방향 스타트 트랜지스터를 포함하는
표시 장치.
제6항에 있어서,
상기 더미 트랜지스터는
상기 순방향 동작 수행 시 상기 게이트 신호가 출력된 이후 턴 온되는
표시 장치.
제6항에 있어서,
상기 더미 트랜지스터는
상기 순방향 동작 수행 시 상기 게이트 신호가 출력된 이후 상기 Q 노드에 충전된 전압을 방전시키는
표시 장치.
제6항에 있어서,
상기 역방향 스타트 트랜지스터는
상기 역방향 동작 수행 시 상기 역방향 스타트 신호에 의해서 턴 온되는
표시 장치.
제6항에 있어서,
상기 더미 트랜지스터는 상기 순방향 동작 수행 시에만 턴 온되고,
상기 역방향 스타트 트랜지스터는 상기 역방향 동작 수행 시에만 턴 온되는
표시 장치.