KR20180016906A - Semiconductor device and light emitting device package having thereof - Google Patents
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Abstract
실시 예는 반도체 소자 및 이를 갖는 발광소자 패키지에 관한 것이다.
실시 예에 따른 반도체 소자는 제1 도전형 반도체층과, 제1 도전형 반도체층 상에 복수의 장벽층, 라스트 장벽층, 복수의 우물층 및 라스트 우물층을 갖는 활성층과, 제1 도전형 반도체층과 활성층 사이에 배치된 제1 반도체층과, 활성층 상에 배치된 제2 도전형 반도체층, 및 제2 도전형 반도체층 상에 배치된 접촉층을 포함하고, 라스트 우물층의 두께는 다른 우물층 두께보다 두껍고, 제1 반도체층은 2페어 이상 적층된 GaN/AlpGa1 - pN(0.4≤p≤0.5)을 포함하고, 접촉층은 제1 도전형 도펀트를 포함하여 동작전압을 유지함과 동시에 잔자 주입 효율을 증대시켜 2DEG 효과에 의해 발광효율을 개선할 수 있다.An embodiment relates to a semiconductor device and a light emitting device package having the same.
The semiconductor device according to the embodiment includes a first conductivity type semiconductor layer, an active layer having a plurality of barrier layers, a last barrier layer, a plurality of well layers and a last well layer on the first conductivity type semiconductor layer, A second conductive semiconductor layer disposed on the active layer, and a contact layer disposed on the second conductive semiconductor layer, wherein the thickness of the last well layer is different from that of the other well And the first semiconductor layer includes GaN / Al p Ga 1 - p N (0.4 ? P ? 0.5) stacked two or more layers, and the contact layer contains the first conductive dopant to maintain the operating voltage And at the same time, the injection efficiency of the cavity can be increased and the luminous efficiency can be improved by the 2DEG effect.
Description
실시 예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.
실시 예는 발광소자 패키지에 관한 것이다.An embodiment relates to a light emitting device package.
실시 예는 조명 장치에 관한 것이다.An embodiment relates to a lighting device.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. Particularly, a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Blue, and ultraviolet rays. By using fluorescent materials or combining colors, it is possible to realize a white light beam with high efficiency. Also, compared to conventional light sources such as fluorescent lamps and incandescent lamps, low power consumption, , Safety, and environmental friendliness.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving element such as a photodetector or a solar cell is manufactured using a semiconductor material of Group 3-5 or Group 2-6 compound semiconductor, development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. It also has advantages of fast response speed, safety, environmental friendliness and easy control of device materials, so it can be easily used for power control or microwave circuit or communication module.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, White light emitting diodes (LEDs), automotive headlights, traffic lights, and gas and fire sensors. In addition, semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.
실시 예는 캐리어 주입 효율을 향상시킬 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device capable of improving carrier injection efficiency and a light emitting device package having the same.
실시 예는 전자 주입 효율을 증대시켜 2DEG(2-dimensional electron gas) 효과에 의해 발광효율을 개선할 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device and a light emitting device package having the same that can improve the efficiency of light emission by a 2-dimensional electron gas (2DEG) effect by increasing electron injection efficiency.
실시 예는 동작전압 증가를 개선함과 동시에 광도를 향상시킬 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device and a light emitting device package having the semiconductor device capable of improving the light intensity while improving the operation voltage.
실시 예는 전류 스프레딩(current spreading)을 개선할 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device capable of improving current spreading and a light emitting device package having the same.
실시 예는 오믹 접촉의 저항을 줄여 전류 스프레딩(current spreading)을 개선할 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device and a light emitting device package having the semiconductor device capable of improving the current spreading by reducing the resistance of the ohmic contact.
실시 예는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 복수의 장벽층, 라스트 장벽층, 복수의 우물층 및 라스트 우물층을 갖는 활성층; 상기 제1 도전형 반도체층과 상기 활성층 사이에 배치된 제1 반도체층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층 상에 배치된 접촉층을 포함하고, 상기 라스트 우물층의 두께는 다른 우물층 두께보다 두껍고, 상기 제1 반도체층은 2페어 이상 적층된 GaN/AlpGa1 - pN(0.4≤p≤0.5)을 포함하고, 상기 접촉층은 제1 도전형 도펀트를 포함하여 동작전압을 유지함과 동시에 잔자 주입 효율을 증대시켜 2DEG 효과에 의해 발광효율을 개선할 수 있다.The embodiment includes a first conductivity type semiconductor layer; An active layer having a plurality of barrier layers, a last barrier layer, a plurality of well layers and a last well layer on the first conductivity type semiconductor layer; A first semiconductor layer disposed between the first conductive semiconductor layer and the active layer; A second conductive semiconductor layer disposed on the active layer; And the second conductive type thickness of a contact layer, and the last well layer disposed on the semiconductor layer is different from the well thicker than the layer thickness, the first semiconductor layer is a second pair or more layers of GaN / Al p Ga 1 - p N (0.4? p ? 0.5). The contact layer includes the first conductive dopant to maintain the operating voltage and increase the cavity injection efficiency, thereby improving the luminous efficiency by the 2DEG effect.
다른 실시 예는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 복수의 장벽층, 라스트 장벽층, 복수의 우물층 및 라스트 우물층을 갖는 활성층; 상기 제1 도전형 반도체층과 상기 활성층 사이에 배치된 제1 반도체층; 상기 제1 반도체층 상에 초격자 구조의 제2 반도체층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층 상에 배치된 접촉층을 포함하고, 상기 라스트 우물층의 두께는 다른 우물층 두께보다 두껍고, 상기 제1 도전형 반도체층은 도핑 농도가 다른 제3 및 제4 반도체층을 포함하고, 상기 제4 반도체층은 1페어 이상 적층된 제1 도전형 제1 층과 언도프트 제2 층을 포함하고, 상기 제1 반도체층의 GaN 두께는 상기 제1 도전형 제1 층과 언도프트 제2 층 각각의 두께의 10% 이하이고, 상기 접촉층은 제1 도전형 도펀트를 포함하여 동작전압을 유지함과 동시에 잔자 주입 효율을 증대시켜 2DEG 효과에 의해 발광효율을 개선할 수 있다.Another embodiment includes a first conductive semiconductor layer; An active layer having a plurality of barrier layers, a last barrier layer, a plurality of well layers and a last well layer on the first conductivity type semiconductor layer; A first semiconductor layer disposed between the first conductive semiconductor layer and the active layer; A second semiconductor layer having a superlattice structure on the first semiconductor layer; A second conductive semiconductor layer disposed on the active layer; And a contact layer disposed on the second conductivity type semiconductor layer, wherein the thickness of the last well layer is thicker than the thickness of the other well layer, and the first conductivity type semiconductor layer has a third and fourth semiconductor layers Wherein the fourth semiconductor layer comprises a first conductive type first layer stacked on one or more pairs and an undoped second layer, wherein the GaN thickness of the first semiconductor layer is greater than the GaN thickness of the first conductive type layer And the second contact layer has a thickness of 10% or less of the thickness of the second contact layer. The contact layer includes the first conductive dopant to maintain the operating voltage and increase the cavity injection efficiency, thereby improving the luminous efficiency by the 2DEG effect .
실시 예는 정공 주입 효율을 증대시켜 2DEG효과에 의해 발광효율을 개선할 수 있다.The embodiment can improve the luminous efficiency by increasing the hole injection efficiency by the 2DEG effect.
실시 예는 라스트 우물층의 캐리어 주입 효율을 향상시켜 발광효융ㄹ을 향상시킬 수 있다.The embodiment can improve the efficiency of luminescence by improving the carrier injection efficiency of the last well layer.
실시 예는 라스트 우물층의 캐리어 주입 효율을 향상시켜 동작전압을 유지하고, 광도를 향상시킬 수 있다.The embodiment can improve the carrier injection efficiency of the last well layer to maintain the operating voltage and improve the light intensity.
실시 예는 제1 도전형 반도체층과 활성층 사이에 40%이상의 알루미늄 조성의 반도체층을 포함하는 초격자 구조에 의해 동작전압을 유지하면서 전류 스프레딩을 개선하고, 광도를 향상시킬 수 있다.The embodiment can improve the current spreading and improve the light intensity while maintaining the operating voltage by the superlattice structure including the semiconductor layer having the aluminum composition of 40% or more between the first conductivity type semiconductor layer and the active layer.
실시 예는 오믹 접촉의 저항을 줄여 전류 스프레딩을 개선할 수 있다.Embodiments can improve current spreading by reducing ohmic contact resistance.
도 1은 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 실시 예에 따른 제1 반도체층을 나타낸 도면이다.
도 3은 실시 예의 제2 반도체층, 활성층 및 전자 차단층을 도시한 도면이다.
도 4는 실시 예에 따른 반도체 소자의 에너지 밴드 갭 다이어그램을 나타낸 도면이다.
도 5는 실시 예에 따른 반도체 소자의 알루미늄의 조성 및 접촉층의 제1 도전형의 도펀트의 농도를 SIMS(Secondary-ion mass spectroscopy)로 분석한 도면이다.
도 6은 도 1의 반도체 소자에 전극이 배치된 일 예를 나타낸 도면이다.1 is a view showing a semiconductor device according to an embodiment.
2 is a view showing a first semiconductor layer according to an embodiment.
3 is a view showing the second semiconductor layer, the active layer and the electron blocking layer in the embodiment.
4 is a diagram showing an energy bandgap diagram of a semiconductor device according to an embodiment.
5 is a graph showing the composition of aluminum of the semiconductor device according to the embodiment and the concentration of the dopant of the first conductivity type in the contact layer by SIMS (secondary-ion mass spectroscopy) analysis.
6 is a view showing an example in which electrodes are arranged in the semiconductor device of FIG.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each embodiment described below.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Although not described in the context of another embodiment, unless otherwise described or contradicted by the description in another embodiment, the description in relation to another embodiment may be understood.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if the features of configuration A are described in a particular embodiment, and the features of configuration B are described in another embodiment, even if the embodiment in which configuration A and configuration B are combined is not explicitly described, It is to be understood that they fall within the scope of the present invention.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed "on or under" of each element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.The semiconductor device may include various electronic devices such as a light emitting device and a light receiving device. The light emitting device and the light receiving device may include the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer.
본 실시 예에 따른 반도체 소자는 발광소자일 수 있다.The semiconductor device according to this embodiment may be a light emitting device.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.The light emitting device emits light by recombination of electrons and holes, and the wavelength of the light is determined by the energy band gap inherent to the material. Thus, the light emitted may vary depending on the composition of the material.
도 1은 실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 2는 실시 예에 따른 제1 반도체층을 나타낸 도면이다.FIG. 1 is a view showing a semiconductor device according to an embodiment, and FIG. 2 is a view showing a first semiconductor layer according to an embodiment.
도 3은 실시 예의 제2 반도체층, 활성층 및 전자 차단층을 도시한 도면이고, 도 4는 실시 예에 따른 반도체 소자의 에너지 밴드 갭 다이어그램을 나타낸 도면이다.FIG. 3 is a view showing a second semiconductor layer, an active layer and an electron blocking layer in the embodiment, and FIG. 4 is an energy band gap diagram of a semiconductor device according to an embodiment.
도 1 내지 도 2에 도시된 바와 같이, 실시 예에 따른 반도체 소자는 200㎚~400㎚ 파장대의 자외선 파장을 발광하는 발광소자(100)를 일 예로 설명하도록 하지만, 이에 한정되는 것은 아니다. 상기 발광소자는 용도에 따라 단파장 및 장파장으로 구성될 수 있다. 상기 단파장은 살균 또는 정화 등에 사용되고, 장파장은 노광기 또는 경화기 등에 사용될 수 있다. 실시 예는 자외선 A의 파장을 갖는 발광소자(100)를 일 예로 설명하도록 한다.As shown in FIGS. 1 and 2, the semiconductor device according to the embodiment is to be described as an example of a
상기 발광소자(100)는 동작전압을 유지함과 동시에 광도(Po)를 개선할 수 있고, 캐리어 주입효율을 향상시킬 수 있다. 이를 위해 실시 예에 따른 발광소자(100)는 다른 우물층 두께보다 두꺼운 두께를 갖는 라스트 우물층(151L)을 포함하는 활성층(150), 제1 반도체층(180) 및 접촉층(190)을 포함할 수 있다.The
또한, 발광소자(100)는 제1 도전형 반도체층(140), 제1 반도체층(180), 제2 반도체층(171), 활성층(150), 전자 차단층(EBL: electron blocking layer, 173), 제2 도전형 반도체층(160), 및 접촉층(190)을 포함할 수 있다.The
상기 발광소자(100)는 제1 도전형 반도체층(140) 아래에 상기 버퍼층(131) 및 기판(121) 중 하나 이상을 포함할 수 있다.The
상기 발광소자(100)는 제1 도전형 반도체층(140) 아래에 상기 버퍼층(131) 및 기판(121)을 모두 포함할 수 있다.The
상기 발광소자(100)는 상기 제1 반도체층(180), 제2 반도체층(171), 전자 차단층(EBL: electron blocking layer, 173), 다른 우물층 두께보다 두꺼운 두께를 갖는 라스트 우물층(151L) 및 접촉층(190) 중 적어도 하나 또는 모두를 포함할 수 있다. 예컨대 상기 발광소자(100)는 상기 제1 반도체층(180), 제2 반도체층(171), 전자 차단층(173)을 포함할 수 있다. 또는, 상기 발광소자(100)는 상기 제1 반도체층(180), 제2 반도체층(171), 전자 차단층(173), 다른 우물층 두께보다 두꺼운 두께를 갖는 라스트 우물층(151L)을 포함할 수 있다. 또한, 상기 발광소자(100)는 상기 제1 반도체층(180), 제2 반도체층(171), 전자 차단층(173), 다른 우물층 두께보다 두꺼운 두께를 갖는 라스트 우물층(151L) 및 접촉층(190) 모두를 포함할 수 있다.The
도면에는 도시되지 않았지만, 상기 발광소자(100)는 활성층(150)과 제2 도전형 반도체층(160) 사이에 초격자(super lattice) 구조의 반도체층을 더 포함할 수 있으나, 이에 한정되는 것은 아니다.Although not shown in the figure, the
상기 기판(121)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(121)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.The
상기 기판(121)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 상기 기판(121)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(121) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정되는 것은 아니다.The
상기 기판(121) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.A plurality of compound semiconductor layers may be grown on the
상기 버퍼층(131)은 상기 기판(121) 상에 배치될 수 있다. 상기 버퍼층(131)은 상기 기판(121)과 제1 도전형 반도체층(140) 사이에 배치될 수 있다. 상기 버퍼층(131)은 3족-5족 또는 2족-6족의 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(131)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(131)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다. The
상기 버퍼층(131)은 서로 다른 반도체층을 교대로 배치하여 초격자 구조로 형성될 수 있다. 상기 버퍼층(131)은 상기 기판(121)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(131)의 격자 상수는 상기 기판(121)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(131)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.The
상기 제1 도전형 반도체층(140)은 상기 기판(121) 및 버퍼층(131) 중 적어도 하나와 상기 활성층(150) 사이에 배치될 수 있다. 상기 제1 도전형 반도체층(140)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.The first
상기 제1 도전형 반도체층(140)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 실시 예의 상기 제1 도전형 반도체층(140)은 GaN일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 도전형 반도체층(140)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1 도전형 반도체층(140)은 제1 도전형 도펀트를 포함할 수 있다. 예컨대 상기 제1 도전형 반도체층(140)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. The first
상기 제1 도전형 반도체층(140)은 단층 또는 다층으로 배치될 수 있다. 실시 예의 상기 제1 도전형 반도체층(140)은 제3 반도체층(141) 및 제4 반도체층(143)을 포함할 수 있다.The first
상기 제3 반도체층(141)은 상기 기판(121) 상에 배치될 수 있다. 상기 제3 반도체층(141)은 상기 제3 반도체층(143) 아래에 배치될 수 있다. 상기 제3 반도체층(141)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.The
상기 제4 반도체층(143)은 상기 제3 반도체층(141)과 상기 제1 반도체층(180) 사이에 배치될 수 있다. 상기 제4 반도체층(143)은 서로 다른 두 층이 교대로 배치될 수 있다. 상기 제4 반도체층(143)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 예컨대 상기 제4 반도체층(143)은 n형 도펀트를 포함하는 제1 층 및 언도프트 제2 층을 포함할 수 있다. 일 예로 실시 예의 제4 반도체층(143)은 적어도 1페어 이상의 n-GaN/u-GaN을 포함할 수 있다. 상기 n-GaN/u-GaN 각각의 두께는 100㎚이상일 수 있으나, 이에 한정되는 것은 아니다.The
상기 제1 반도체층(180)은 상기 제1 도전형 반도체층(140) 상에 배치될 수 있다. 상기 제1 반도체층(180)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1 반도체층(180)은 서로 다른 적어도 2 이상의 층이 교대로 적층된 초격자 구조일 수 있다. 상기 제1 반도체층(180)은 40% 이상의 Al조성을 갖는 반도체층과 Al을 포함하지 않는 반도체층이 3페어 이상 교번될 수 있다. 예컨대 상기 제1 반도체층(180)은 AlGaN(181) 및 GaN(183)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기1 반도체층(180)은 3 페어 이상 AlGaN/AlN/GaN을 포함할 수 있다. 상기 제1 반도체층(180)은 3페어 이상의 AlGaN(181) 및 GaN(183)을 포함하여 전류 스프레딩(current spreading) 효과를 향상시킬 수 있다. 상기 제1 반도체층(140)의 두께(T1)는 상기 제4 반도체층(143)의 상기 n-GaN/u-GaN 각각의 두께보다 작을 수 있다. 예컨대 상기 제1 반도체층(140)의 두께(T1)는 100㎚ 이하일 수 있다. 상기 제1 반도체층(140)의 두께(T1)가 100㎚를 초과하는 경우, 상기 제1 반도체층(140)과 외부 전극이 연결되어 제1 도전형 반도체층(140)과 외부 전극부 사이의 누설전류 발생으로 전기적 특성이 저하될 수 있다.The
상기 AlGaN(181)은 AlpGa1 - pN (0.4≤p≤0.5)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 AlGaN(181)의 두께(T2)는 10㎚ 이하일 수 있다. 예컨대 상기 AlGaN(181)의 두께(T2)는 2㎚ 내지 6㎚일 수 있다. 상기 AlGaN(181)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트를 포함할 수 있다. 상기 AlGaN(181)의 두께(T2)가 2㎚ 이하일 경우, 전류 스프레딩 효과가 저하될 수 있고, 상기 GaN(183)의 두께(T3)가 20㎚ 이상일 경우, 상기 제1 반도체층(180)의 두께(T1)의 최대값(100㎚)을 초과할 수 있다. 즉, 상기 GaN(183)의 두께(T3)가 20㎚ 이상일 경우, 제1 반도체층(180)과 외부 전극부의 접촉에 의한 누설전류 등의 전기적 특성이 저하될 수 있다.The
상기 GaN(183)은 언도프트 반도체일 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 GaN(183)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트를 포함할 수 있다. 실시 예의 상기 GaN(183)의 두께(T3)는 20㎚이하일 수 있다. 상기 GaN(183)의 두께(T3)는 상기 제3 반도체층(143)의 상기 n-GaN/u-GaN 각각의 두께의 10% 이하일 수 있다. 예컨대 상기 GaN(183)의 두께(T3)는 2㎚ 내지 10㎚일 수 있다. 구체적으로 상기 GaN(183)의 두께(T3)는 6㎚ 내지 8㎚일 수 있다. 상기 GaN(183)의 두께(T3)가 2㎚ 이하일 경우, 전류 스프레딩 효과가 저하될 수 있고, 상기 GaN(183)의 두께(T3)가 20㎚ 이상일 경우, 상기 제1 반도체층(180)의 두께(T1)의 최대값(100㎚)을 초과할 수 있다. 즉, 상기 GaN(183)의 두께(T3)가 20㎚ 이상일 경우, 제1 반도체층(180)과 외부 전극부의 접촉에 의한 누설전류 등의 전기적 특성이 저하될 수 있다.The
실시 예의 제1 반도체층(180)은 AlGaN(181) 및 GaN(183)의 밴드갭 차이에 의해 전자 주입효율을 증대시켜 2DEG(2-dimensional electron gas) 효과를 구현할 수 있다. 실시 예는 제1 도전형 반도체층(140) 상에 전자 주입효율을 증대시키는 상기 제1 반도체층(180)이 배치되어 동작전압을 유지하고, 광도(Po)를 향상시킬 수 있다.The
상기 제2 반도체층(171)은 상기 제1 반도체층(180) 상에 배치될 수 있다. 상기 제2 반도체층(171)은 서로 다른 층이 교대로 적층된 초격자 구조일 수 있다. 예컨대 상기 제2 반도체층(171)은 10페어 이상 교번될 수 있다. 예컨대 상기 제2 반도체층(171)은 15페어 이상 교번된 InGaN/GaN을 포함할 수 있다. 상기 제2 반도체층(171)은 활성층(150)으로 이동하는 전자 이동을 제어하여 안정적인 전자 주입을 제공할 수 있다.The
상기 활성층(150)은 상기 제2 반도체층(171) 상에 배치될 수 있다. 상기 활성층(150)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.The
상기 활성층(150)은 상기 제2 반도체층(171)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(160)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(150)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(150)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 피크 파장을 발광할 수 있다.Electrons (or holes) injected through the
상기 활성층(150)은 화합물 반도체로 구현될 수 있다. 상기 활성층(150)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(150)이 다중 우물 구조로 구현된 경우, 상기 활성층(150)은 교대로 배치된 복수의 우물층(151), 라스트 우물층(151L), 복수의 장벽층(153) 및 라스트 장벽층(153L)을 포함할 수 있다.The
상기 복수의 우물층(151) 및 라스트 우물층(151L)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 복수의 우물층(151) 및 라스트 우물층(151L)은 예컨대, InxAlyGa1 -x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. The plurality of
상기 활성층(150)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다. InGaN / AlGaN, InGaN / AlGaN, InGaN / InGaN, AlGaAs / GaAs, InGaAs / GaAs, InGaP / GaP, AlInGaP / InGaP, InP / GaN, AlGaN / AlGaN, 0.0 > GaAs < / RTI > pair.
예컨대 상기 복수의 우물층(151) 및 라스트 우물층(151L)은 InGaN일 수 있고, 상기 복수의 장벽층(153) 및 라스트 장벽층(153L)은 GaN계 반도체로 구현될 수 있다. 상기 복수의 장벽층(153) 및 라스트 장벽층(153L)의 밴드 갭은 상기 복수의 우물층(151) 및 라스트 우물층(151L)의 밴드 갭보다 클 수 있다. For example, the plurality of
상기 복수의 장벽층(153) 각각의 두께는 상기 복수의 우물층(151) 각각의 두께보다 두꺼울 수 있다. 상기 복수의 우물층(151) 각각의 두께가 상기 복수의 장벽층(153) 각각의 두께보다 얇을 경우, 캐리어 차단 효율이 낮아지고, 상기 범위보다 두꺼우면 캐리어를 과도하게 구속하게 되는 문제가 있다.The thickness of each of the plurality of barrier layers 153 may be greater than the thickness of each of the plurality of well layers 151. When the thickness of each of the plurality of
상기 라스트 우물층(151L)은 복수의 우물층(151)보다 제2 도전형 반도체층(160)에 더 가깝게 배치될 수 있다. 상기 라스트 우물층(151L)은 전자 주입 효율을 향상시킬 수 있다. 예컨대 상기 라스트 우물층(151L)의 두께는 상기 복수의 우물층(151)의 두께보다 두꺼울 수 있다. 상기 라스트 우물층(151L)은 활성층(150) 내에서 정공과 재결합 기여도가 높은 영역에 전자의 구속을 증가시켜 발광 효율을 향상시킬 수 있다. 상기 라스트 우물층(151L) 두께는 상기 라스트 장벽층(153L)이 두께와 대응될 수 있다. 예컨대 상기 라스트 우물층(151L) 의 두께는 상기 복수의 우물층(151) 각각의 두께의 150% 이하일 수 있다. 상기 라스트 우물층(151L)의 두께가 상기 복수의 우물층(151) 각각의 두께의 150%를 초과하는 경우, 인듐에 의해 결정성이 저하될 수 있다.The
상기 라스트 우물층(151L) 및 복수의 우물층(151)은 3% 내지 5%의 인듐 조성을 포함할 수 있다. 상기 라스트 우물층(151L)은 상기 인듐 조성 범위 내에서 상기 복수의 우물층(151)보다 높은 인듐 조성을 포함할 수 있다. 예컨대 상기 라스트 우물층(151L)은 5%의 인듐 조성을 포함할 수 있고, 복수의 우물층(151)은 4%의 인듐 조성을 포함할 수 있다.The
실시 예는 복수의 우물층(151)보다 두꺼운 두께 및 높은 인듐 조성을 갖는 라스트 우물층(151L)을 포함하여, 정공과 재결합 기여도가 높은 영역에서 전자의 구속을 증가시켜 동작전압을 유지하고, 광도(Po)를 향상시킬 수 있다.The embodiment includes a
상기 전자 차단층(173)은 상기 활성층(150) 상에 배치될 수 있다. 상기 전자 차단층(173)은 캐리어 주입효율을 향상시켜, 외부 양자 효율(EQE) 감소를 개선할 수 있다. 상기 전자 차단층(173)은 반도체 및 제2 도전형 도펀트를 갖는 반도체를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 전자 차단층(173)은 단층 또는 다층 구조일 수 있다. 상기 전자 차단층(173)은 상기 활성층(150)보다 높은 밴드 갭을 포함할 수 있다. 이를 위해 상기 전자 차단층(173)은 AlqGa1 - qN (0.2≤q≤0.3)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 전자 차단층(173)은 상기 활성층(150)으로부터의 전자를 차단하고, 정공을 가두어 활성층(150)내의 캐리어 주입을 증가시킬 수 있다. The
상기 접촉층(190)은 제1 도전형 도펀트를 포함할 수 있다. 예컨대 상기 접촉층(190)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 접촉층(190)은 상기 제4 반도체층(143)보다 낮은 도핑 농도를 포함할 수 있다. 상기 접촉층(190)은 제3 반도체층(141)과 대응되는 도핑 농도를 포함할 수 있다. 예컨대 접촉층(190)의 도핑농도는 7E18 내지 1E19일 수 있다. 접촉층(190)은 접촉 저항을 줄일 수 있다. 상기 접촉층(190)은 오믹 접촉을 위한 전극(미도시)과 오믹 접촉 저항을 줄여 발광소자(100)의 동작전압을 유지하고, 전류 스프레딩을 개선하여 발광효율을 향상시킬 수 있다.The
상기 접촉층(190)의 두께는 2㎚ 내지 5㎚일 수 있다. 상기 접촉층(190)의 두께가 2㎚ 미만일 경우, 접촉층(190)의 기능이 저하될 수 있다. 상기 접촉층(190)의 두께가 5㎚ 초과일 경우, 결정성이 저하될 수 있다.The thickness of the
실시 예는 제1 도전형 반도체층(140)으로부터 제2 도전형 반도체층(160)으로 n-p 접합 구조를 설명하고 있지만, 이에 한정하지 않고, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조일 수도 있다.The np junction structure from the first conductivity
실시 예는 제1 도전형 반도체층(140) 상에 2DEG 효과를 구현할 수 있는 40% 이상의 Al 조성을 포함하는 초격자 구조의 제1 반도체층(180)을 포함하여 동작전압을 유지하고, 전류 스프레딩을 개선하고, 광도(Po)를 향상시킬 수 있다.The embodiment includes a
실시 예는 복수의 우물층(151)보다 두꺼운 두께 및 높은 인듐 조성을 갖는 라스트 우물층(151L)을 포함하여, 정공과 재결합 기여도가 높은 영역에서 전자의 구속을 증가시켜 동작전압을 유지하고, 광도(Po)를 향상시킬 수 있다.The embodiment includes a
실시 예는 제2 도전형 반도체층(160) 상에 상기 제2 도전형 반도체층(160)과 상이한 제1 도전형 도펀트를 갖는 접촉층(190)이 배치되어 외부전극(미도시)과 오믹 접촉 저항을 줄여 발광소자(100)의 동작전압을 유지하고, 전류 스프레딩을 개선하여 발광효율을 향상시킬 수 있다.A
도 6은 도 1의 반도체 소자에 전극이 배치된 일 예를 나타낸 도면이다.6 is a view showing an example in which electrodes are arranged in the semiconductor device of FIG.
도 1에 개시된 구성과 대응되는 구성은 동일한 부호를 병기하고, 기술적 특징을 도 1에 기술적 특징을 채용할 수 있다.1 are denoted by the same reference numerals, and technical features can be employed in Fig. 1.
도 6에 도시된 바와 같이, 발광소자는 제1 전극(210) 및 제2 전극(220)을 포함한다. 상기 제1 전극(210)은 상기 제1 도전형 반도체층(140) 상에 배치될 수 있다. 상기 제2 전극(220)은 제2 도전형 반도체층(160) 상에 배치될 수 있다. 상기 제1 전극(210)은 상기 제1 도전형 반도체층(140)과 연결되고, 상기 제2 전극(220)은 제2 도전형 반도체층(160)과 연결될 수 있다.As shown in FIG. 6, the light emitting device includes a
상기 제2 전극(220)은 접촉 전극(221), 반사층(223), 본딩층(225) 및 지지 부재(227)를 포함할 수 있다.The
상기 지지부재(227)는 도전성 기판일 수 있다. 예컨대 상기 지지부재(227)는 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W)와 같은 금속이거나 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC)으로 구현될 수 있다.The
상기 본딩층(225)은 상기 지지부재(227) 상에 배치될 수 있다. 상기 본딩층(225)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.The
상기 반사층(223)은 상기 본딩층(225) 상에 배치될 수 있다. 상기 반사층(223)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다.The
상기 접촉 전극(221)은 상기 반사층(223) 상에 배치될 수 있다. 상기 접촉 전극(221)은 반도체층 예컨대, 제2 도전성 반도체층(160) 아래에 접촉층(190)과 직접 접촉될 수 있다. 상기 접촉 전극(221)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다.The
실시 예는 접촉층(190)과 제2 전극(220) 사이에 채널층(250) 및 전류 블록킹층(230)이 배치된다. In an embodiment, a
상기 채널층(250)은 상기 접촉층(190)의 하면 에지를 따라 배치될 수 있다. 상기 채널층(250)은 링 형상, 루프 형상 또는 프레임 형상일 수 있으나, 이에 한정되는 것은 아니다. 상기 채널층(250)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(250)의 일부는 상기 접촉층(190)의 가장자리와 수직으로 중첩될 수 있다. 상기 채널층(250)의 다른 일부는 상기 접촉층(190)의 외측보다 더 외측에 배치될 수 있다. 상기 채널층(250)의 다른 일부는 외부에 노출된 상부영역을 포함할 수 있다.The
상기 전류 블록킹층(230)은 제2 도전성 반도체층(160) 아래에 배치될 수 있다. 상기 전류 블록킹층(230)은 접촉층(190)과 반사층(223) 사이에 배치될 수 있다. 상기 전류 블록킹층(230)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(230)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다. The
상기 전류 블록킹층(230)은 상기 제1 전극(210)과 수직으로 중첩될 수 있다. 상기 전류 블록킹층(230)은 상기 제2 전극(220)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 구체적으로 상기 전류 블록킹층(230)은 상기 제1 전극(210)과 상기 제2 전극(220)의 단거리 방향으로 집중되는 전류를 차단할 수 있다. The
상술한 발광소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The above-described light emitting device is constituted by a light emitting device package and can be used as a light source of an illumination system, for example, as a light source of an image display device or a light source of an illumination device.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.When used as a backlight unit of a video display device, it can be used as an edge type backlight unit or as a direct-type backlight unit. When used as a light source of a lighting device, it can be used as a regulator or a bulb type. It is possible.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.The light emitting element includes a laser diode in addition to the light emitting diode described above.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure, like the light emitting element. Then, electro-luminescence (electroluminescence) phenomenon in which light is emitted when an electric current is applied after bonding the p-type first conductivity type semiconductor and the n-type second conductivity type semiconductor is used, And phase. That is, the laser diode can emit light having one specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and a constructive interference phenomenon. It can be used for optical communication, medical equipment and semiconductor processing equipment.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.As the light receiving element, a photodetector, which is a kind of transducer that detects light and converts the intensity of the light into an electric signal, is exemplified. As such a photodetector, a photodiode (e.g., a PD with a peak wavelength in a visible blind spectral region or a true blind spectral region), a photodiode (e.g., a photodiode such as a photodiode (silicon, selenium), a photoconductive element (cadmium sulfide, cadmium selenide) , Photomultiplier tube, phototube (vacuum, gas-filled), IR (Infra-Red) detector, and the like.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be fabricated using a direct bandgap semiconductor, which is generally excellent in photo-conversion efficiency. Alternatively, the photodetector has a variety of structures, and the most general structure includes a pinned photodetector using a pn junction, a Schottky photodetector using a Schottky junction, and a metal-semiconductor metal (MSM) photodetector have.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.The photodiode, like the light emitting device, may include the first conductivity type semiconductor layer having the structure described above, the active layer, and the second conductivity type semiconductor layer, and may have a pn junction or a pin structure. The photodiode operates by applying reverse bias or zero bias. When light is incident on the photodiode, electrons and holes are generated and a current flows. At this time, the magnitude of the current may be approximately proportional to the intensity of the light incident on the photodiode.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or a solar cell is a type of photodiode that can convert light into current. The solar cell, like the light emitting device, may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier of an electronic circuit through a rectifying characteristic of a general diode using a p-n junction, and can be applied to an oscillation circuit or the like by being applied to a microwave circuit.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다. 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, the above-described semiconductor element is not necessarily implemented as a semiconductor, and may further include a metal material as the case may be. For example, a semiconductor device such as a light receiving element may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, Or may be implemented using a doped semiconductor material or an intrinsic semiconductor material. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
121: 기판
131: 버퍼층
140: 제1 도전성 반도체층
141: 제3 반도체층
143: 제4 반도체층
150: 활성층
151: 복수의 우물층
151L: 라스트 우물층
153: 복수의 장벽층
153L: 라스트 장벽층
160: 제2 도전형 반도체층
180: 제1 반도체층
190: 접촉층121: substrate
131: buffer layer
140: a first conductive semiconductor layer
141: third semiconductor layer
143: fourth semiconductor layer
150: active layer
151: a plurality of well layers
151L: Last well layer
153: a plurality of barrier layers
153L: Last barrier layer
160: second conductive type semiconductor layer
180: first semiconductor layer
190: contact layer
Claims (16)
상기 제1 도전형 반도체층 상에 복수의 장벽층, 라스트 장벽층, 복수의 우물층 및 라스트 우물층을 갖는 활성층;
상기 제1 도전형 반도체층과 상기 활성층 사이에 배치된 제1 반도체층;
상기 활성층 상에 배치된 제2 도전형 반도체층; 및
상기 제2 도전형 반도체층 상에 배치된 접촉층을 포함하고,
상기 라스트 우물층의 두께는 다른 우물층 두께보다 두껍고,
상기 제1 반도체층은 2페어 이상 적층된 GaN/AlpGa1 - pN(0.4≤p≤0.5)을 포함하고,
상기 접촉층은 제1 도전형 도펀트를 포함하는 반도체 소자.
A first conductive semiconductor layer;
An active layer having a plurality of barrier layers, a last barrier layer, a plurality of well layers and a last well layer on the first conductivity type semiconductor layer;
A first semiconductor layer disposed between the first conductive semiconductor layer and the active layer;
A second conductive semiconductor layer disposed on the active layer; And
And a contact layer disposed on the second conductive type semiconductor layer,
The thickness of the last well layer is thicker than the thickness of the other well layer,
Wherein the first semiconductor layer comprises GaN / Al p Ga 1 - p N (0.4 ? P ? 0.5) laminated two or more layers,
Wherein the contact layer includes a first conductivity type dopant.
상기 제1 반도체층 상에 초격자 구조의 제2 반도체층을 포함하고,
상기 제1 도전형 반도체층은 도핑 농도가 다른 제3 및 제4 반도체층을 포함하고,
상기 제4 반도체층은 1페어 이상 적층된 제1 도전형 제1 층과 언도프트 제2 층을 포함하고,
상기 제1 반도체층의 GaN 두께는 상기 제1 도전형 제1 층과 언도프트 제2 층 각각의 두께의 10% 이하인 반도체 소자.
The method according to claim 1,
And a second semiconductor layer of a superlattice structure on the first semiconductor layer,
Wherein the first conductive semiconductor layer includes third and fourth semiconductor layers having different doping concentrations,
Wherein the fourth semiconductor layer includes a first conductive type first layer and a second conductive type layer stacked one on top of the other,
Wherein the GaN thickness of the first semiconductor layer is 10% or less of the thickness of each of the first conductive type first layer and the undoped second layer.
상기 제1 반도체층의 GaN 두께는 2㎚ 내지 10㎚이고,
상기 제1 반도체층의 AlGaN 두께는 2㎚ 내지 6㎚인 반도체 소자.
3. The method of claim 2,
The GaN thickness of the first semiconductor layer is 2 nm to 10 nm,
And the AlGaN thickness of the first semiconductor layer is 2 nm to 6 nm.
상기 제1 반도체층의 두께는 상기 제4 반도체층의 두께보다 얇은 반도체 소자.
3. The method of claim 2,
Wherein a thickness of the first semiconductor layer is thinner than a thickness of the fourth semiconductor layer.
상기 라스트 우물층의 두께는 상기 라스트 장벽층의 두께와 대응되고,
상기 복수의 우물층 각각의 두께는 상기 복수의 장벽층 각각의 두께보다 얇은 반도체 소자.
The method according to claim 1,
The thickness of the last well layer corresponds to the thickness of the last barrier layer,
Wherein a thickness of each of the plurality of well layers is thinner than a thickness of each of the plurality of barrier layers.
상기 라스트 우물층의 두께는 상기 복수의 우물층 각각의 두께의 150% 이하인 반도체 소자.
6. The method of claim 5,
And the thickness of the last well layer is 150% or less of the thickness of each of the plurality of well layers.
상기 라스트 우물층 및 복수의 우물층은 인듐 조성을 포함하고, 상기 라스트 우물층의 인듐 조성은 상기 복수의 우물층 각각의 인듐 조성보다 높은 반도체 소자.
6. The method of claim 5,
Wherein the last well layer and the plurality of well layers comprise an indium composition and the indium composition of the last well layer is higher than the indium composition of each of the plurality of well layers.
상기 접촉층의 도핑 농도는 상기 제3 반도체층의 도핑 농도와 대응되고, 상기 제4 반도체층의 도핑 농도보다 낮은 반도체 소자.
3. The method of claim 2,
The doping concentration of the contact layer corresponds to the doping concentration of the third semiconductor layer and is lower than the doping concentration of the fourth semiconductor layer.
상기 접촉층의 두께는 2㎚ 내지 5㎚인 반도체 소자.
9. The method of claim 8,
And the thickness of the contact layer is 2 nm to 5 nm.
상기 제1 도전형 반도체층 상에 복수의 장벽층, 라스트 장벽층, 복수의 우물층 및 라스트 우물층을 갖는 활성층;
상기 제1 도전형 반도체층과 상기 활성층 사이에 배치된 제1 반도체층;
상기 제1 반도체층 상에 초격자 구조의 제2 반도체층;
상기 활성층 상에 배치된 제2 도전형 반도체층; 및
상기 제2 도전형 반도체층 상에 배치된 접촉층을 포함하고,
상기 라스트 우물층의 두께는 다른 우물층 두께보다 두껍고,
상기 제1 도전형 반도체층은 도핑 농도가 다른 제3 및 제4 반도체층을 포함하고,
상기 제4 반도체층은 1페어 이상 적층된 제1 도전형 제1 층과 언도프트 제2 층을 포함하고,
상기 제1 반도체층의 GaN 두께는 상기 제1 도전형 제1 층과 언도프트 제2 층 각각의 두께의 10% 이하이고,
상기 접촉층은 제1 도전형 도펀트를 포함하는 반도체 소자.
A first conductive semiconductor layer;
An active layer having a plurality of barrier layers, a last barrier layer, a plurality of well layers and a last well layer on the first conductivity type semiconductor layer;
A first semiconductor layer disposed between the first conductive semiconductor layer and the active layer;
A second semiconductor layer having a superlattice structure on the first semiconductor layer;
A second conductive semiconductor layer disposed on the active layer; And
And a contact layer disposed on the second conductive type semiconductor layer,
The thickness of the last well layer is thicker than the thickness of the other well layer,
Wherein the first conductive semiconductor layer includes third and fourth semiconductor layers having different doping concentrations,
Wherein the fourth semiconductor layer includes a first conductive type first layer and a second conductive type layer stacked one on top of the other,
The GaN thickness of the first semiconductor layer is 10% or less of the thickness of each of the first conductive type first layer and the undoped second layer,
Wherein the contact layer includes a first conductivity type dopant.
상기 제1 반도체층은 2페어 이상 적층된 GaN/AlpGa1 - pN(0.4≤p≤0.5)을 포함하는 반도체 소자.
11. The method of claim 10,
Wherein the first semiconductor layer comprises GaN / Al p Ga 1 - p N (0.4 ? P ? 0.5) laminated two or more layers.
상기 제1 반도체층의 GaN 두께는 2㎚ 내지 10㎚이고,
상기 제1 반도체층의 AlGaN 두께는 2㎚ 내지 6㎚인 반도체 소자.
12. The method of claim 11,
The GaN thickness of the first semiconductor layer is 2 nm to 10 nm,
And the AlGaN thickness of the first semiconductor layer is 2 nm to 6 nm.
상기 제1 반도체층의 두께는 상기 제4 반도체층의 두께보다 얇은 반도체 소자.
11. The method of claim 10,
Wherein a thickness of the first semiconductor layer is thinner than a thickness of the fourth semiconductor layer.
상기 라스트 우물층의 두께는 상기 라스트 장벽층의 두께와 대응되고,
상기 복수의 우물층 각각의 두께는 상기 복수의 장벽층 각각의 두께보다 얇고,
상기 라스트 우물층의 두께는 상기 복수의 우물층 각각의 두께의 150% 이하인 반도체 소자.
11. The method of claim 10,
The thickness of the last well layer corresponds to the thickness of the last barrier layer,
Wherein a thickness of each of the plurality of well layers is thinner than a thickness of each of the plurality of barrier layers,
And the thickness of the last well layer is 150% or less of the thickness of each of the plurality of well layers.
상기 라스트 우물층 및 복수의 우물층은 인듐 조성을 포함하고, 상기 라스트 우물층의 인듐 조성은 상기 복수의 우물층 각각의 인듐 조성보다 높은 반도체 소자.
15. The method of claim 14,
Wherein the last well layer and the plurality of well layers comprise an indium composition and the indium composition of the last well layer is higher than the indium composition of each of the plurality of well layers.
상기 접촉층의 도핑 농도는 상기 제3 반도체층의 도핑 농도와 대응되고, 상기 제4 반도체층의 도핑 농도보다 낮고,
상기 접촉층의 두께는 2㎚ 내지 5㎚인 반도체 소자.11. The method of claim 10,
The doping concentration of the contact layer corresponds to the doping concentration of the third semiconductor layer, is lower than the doping concentration of the fourth semiconductor layer,
And the thickness of the contact layer is 2 nm to 5 nm.
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- 2016-08-08 KR KR1020160100937A patent/KR20180016906A/en not_active Withdrawn
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