KR20150146409A - 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기 - Google Patents

반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기 Download PDF

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KR20150146409A
KR20150146409A KR1020150084952A KR20150084952A KR20150146409A KR 20150146409 A KR20150146409 A KR 20150146409A KR 1020150084952 A KR1020150084952 A KR 1020150084952A KR 20150084952 A KR20150084952 A KR 20150084952A KR 20150146409 A KR20150146409 A KR 20150146409A
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마사미 진트유
토시미츠 오보나이
쥬니치 고에즈카
스즈노스케 히라이시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제함과 함께 신뢰성을 향상시킨다.
트랜지스터를 가지는 반도체 장치로, 트랜지스터는 게이트 전극, 제 1 절연막, 산화물 반도체막, 제 2 절연막, 및 한 쌍의 전극을 가진다. 게이트 전극과 산화물 반도체막은 서로 중첩되는 영역을 가진다. 산화물 반도체막은 제 1 절연막과 제 2 절연막 사이에 위치하며 한 쌍의 전극과 접촉되는 영역을 가진다. 제 1 절연막은 게이트 전극과 산화물 반도체막 사이에 위치한다. 제 1 절연막 및 제 2 절연막 중 적어도 한쪽은 실리콘 및 산소를 포함하고, 플루오린산을 사용하여 에칭할 때의 에칭 속도가 8nm/분보다 큰 영역을 가진다.

Description

반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY DEVICE, INPUT/OUTPUT DEVICE, AND ELECTRONIC DEVICE}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다. 특히, 본 발명의 일 형태는 전계 효과 트랜지스터를 가지는 반도체 장치에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치를 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
액정 표시 장치나 발광 표시 장치로 대표되는 평판 디스플레이의 대부분에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된 비정질(amorphous) 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체로 구성된다. 또한, 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 사용되고 있다.
근년에 들어, 실리콘 반도체 대신에 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목을 받고 있다. 또한, 본 명세서에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn 산화물을 사용한 트랜지스터를 제작하여, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등으로서 이용하는 기술이 개시(開示)되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본국 특개 2007-123861호 공보 일본국 특개 2007-096055호 공보
산화물 반도체막을 가지는 트랜지스터에서 산화물 반도체막에 포함되는 산소 결손은 트랜지스터의 전기 특성의 불량을 초래한다. 예를 들어, 산소 결손이 포함되는 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 음 방향으로 변동하기 쉽고, 노멀리-온(normally-on) 특성을 가지게 되기 쉽다. 이것은, 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 발생되어 저저항화되기 때문이다.
또한, 산화물 반도체막에 산소 결손이 포함되면, 시간에 따른 변화나 바이어스 온도 스트레스 테스트(이하, BT(Bias-Temperature) 스트레스 테스트라고도 함)에 의하여 트랜지스터의 전기 특성(대표적으로는 문턱 전압)의 변동량이 증대된다는 문제가 있다.
따라서, 본 발명의 일 형태는 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제함과 함께 신뢰성을 향상시키는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비 전력이 저감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 상술한 모든 과제를 해결할 필요는 없다. 또한, 상술한 것 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 이외의 과제가 추출될 수 있다.
본 발명의 일 형태는 트랜지스터를 가지는 반도체 장치로, 트랜지스터는 게이트 전극, 제 1 절연막, 산화물 반도체막, 제 2 절연막, 및 한 쌍의 전극을 가지고, 게이트 전극과 산화물 반도체막은 서로 중첩되는 영역을 가지고, 산화물 반도체막은 제 1 절연막과 제 2 절연막 사이에 위치하고, 산화물 반도체막은 한 쌍의 전극과 접촉되는 영역을 가지고, 제 1 절연막은 게이트 전극과 산화물 반도체막 사이에 위치한다. 제 1 절연막 및 제 2 절연막 중 적어도 한쪽은 실리콘 및 산소를 포함하고, 제 1 절연막 및 제 2 절연막 중 적어도 한쪽은 플루오린산을 사용하여 에칭할 때의 에칭 속도가 8nm/분보다 큰 영역을 가진다. 또한, 플루오린산의 온도는 24℃이어도 좋고, 농도는 0.5wt/vol%이어도 좋다.
또한, 상기 트랜지스터는 보텀 게이트 구조를 가지고 게이트 전극이 절연 표면과 산화물 반도체막 사이에 위치한다. 트랜지스터는 제 1 막을 가지고, 제 1 막이 제 1 절연막과 산화물 반도체막 사이에 위치하여도 좋다.
또한, 상기 트랜지스터는 보텀 게이트 구조를 가지고 제 2 절연막은 제 2 막과 접촉되고, 제 2 절연막이 산화물 반도체막과 제 2 막 사이에 위치하여도 좋다.
또는, 상기 트랜지스터는 톱 게이트 구조를 가지고 산화물 반도체막이 절연 표면과 게이트 전극 사이에 위치한다. 트랜지스터는 제 3 막을 가지고, 제 3 막이 제 1 절연막과 게이트 전극 사이에 위치하여도 좋다.
또한, 상기 트랜지스터는 톱 게이트 구조를 가지고 산화물 반도체막이 절연 표면과 게이트 전극 사이에 위치한다. 제 2 절연막은 제 4 막과 접촉되고, 제 4 막은 제 2 절연막과 산화물 반도체막 사이에 위치하여도 좋다.
제 1~제 4 막은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 적어도 하나와, 산소를 가져도 좋다.
또한, 본 발명의 일 형태는 트랜지스터를 가지는 반도체 장치로, 트랜지스터는 제 1 게이트 전극, 제 1 절연막, 산화물 반도체막, 제 2 절연막, 제 2 게이트 전극, 및 한 쌍의 전극을 가진다. 제 1 게이트 전극과 산화물 반도체막은 서로 중첩되는 영역을 가지고, 제 2 게이트 전극과 산화물 반도체막은 서로 중첩되는 영역을 가지고, 제 1 절연막은 제 1 게이트 전극과 산화물 반도체막 사이에 위치하고, 제 2 절연막은 제 2 게이트 전극과 산화물 반도체막 사이에 위치하고, 산화물 반도체막은 한 쌍의 전극과 접촉되는 영역을 가진다. 제 1 절연막 및 제 2 절연막 중 적어도 한쪽은 실리콘 및 산소를 포함하고, 제 1 절연막 및 제 2 절연막 중 적어도 한쪽은 플루오린산을 사용하여 에칭할 때의 에칭 속도가 8nm/분보다 큰 영역을 가진다. 또한, 플루오린산의 온도는 24℃이어도 좋고, 농도는 0.5wt/vol%이어도 좋다.
또한, 제 1 절연막과 산화물 반도체막 사이에 위치하는 제 5 막을 가져도 좋다. 또는, 제 2 절연막과 제 2 게이트 전극 사이에 위치하는 제 6 막을 가져도 좋다.
제 5 막 및 제 6 막은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 적어도 하나와, 산소를 가져도 좋다.
본 발명의 일 형태에 의하여 산화물 반도체막을 가지는 트랜지스터의 전기 특성의 변동을 억제함과 함께 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의하여 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치 등을 제공할 수 있다. 또한, 상술한 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 상술한 모든 효과를 가질 필요는 없다. 또한, 상술한 것 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 이외의 효과가 추출될 수 있다.
도 1은 트랜지스터의 일 형태를 설명하기 위한 상면도 및 단면도.
도 2는 트랜지스터의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 3은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 4는 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 5는 트랜지스터의 일 형태를 설명하기 위한 상면도 및 단면도.
도 6은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 7은 트랜지스터의 일 형태를 설명하기 위한 상면도 및 단면도.
도 8은 트랜지스터의 일 형태를 설명하기 위한 상면도 및 단면도.
도 9는 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 10은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 11은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 12는 트랜지스터의 띠구조를 설명하기 위한 도면.
도 13은 트랜지스터의 일 형태를 설명하기 위한 상면도 및 단면도.
도 14는 트랜지스터의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 15는 트랜지스터의 일 형태를 설명하기 위한 상면도 및 단면도.
도 16은 실시형태에 따른 표시 패널의 구성을 설명하기 위한 도면.
도 17은 표시 모듈을 설명하기 위한 도면.
도 18은 실시형태에 따른 전자 기기의 외관을 설명하기 위한 도면.
도 19는 TDS 분석 결과 및 산화물 절연막의 에칭 속도를 설명하기 위한 도면.
도 20은 TDS 분석 결과를 설명하기 위한 도면.
도 21은 TDS 분석 결과 및 산화물 절연막의 에칭 속도를 설명하기 위한 도면.
도 22는 TDS 분석 결과 및 산화물 절연막의 에칭 속도를 설명하기 위한 도면.
도 23은 트랜지스터의 Id-Vg 특성을 나타낸 도면.
도 24는 트랜지스터의 Id-Vg 특성을 나타낸 도면.
도 25는 트랜지스터의 Id-Vg 특성을 나타낸 도면.
도 26은 기판면 내에서의 트랜지스터의 시프트값의 편차를 도시한 도면.
도 27은 게이트 BT 스트레스 테스트 후의 트랜지스터의 문턱 전압의 변동량 및 시프트값의 변동량을 나타낸 도면.
도 28은 포지티브 게이트 BT 스트레스 테스트의 테스트 시간과 트랜지스터의 문턱 전압의 변동량을 나타낸 도면.
도 29는 반복 ± 게이트 BT 스트레스 테스트에서의 트랜지스터의 문턱 전압의 변동을 나타낸 도면.
도 30은 액정 패널의 수율을 나타낸 도면.
도 31은 트랜지스터의 일 형태를 설명하기 위한 단면도.
이하에서는 본 발명의 실시형태에 대하여 도면을 참조하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태 및 실시예의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 실시형태 및 실시예에 있어서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면간에서 공통적으로 사용하며 그 반복 설명을 생략한다.
또한, 본 명세서에서 참조하는 각 도면에서는, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위하여 과장되어 있을 수 있다. 따라서, 본 발명은 반드시 도면의 스케일에 한정되지 않는다.
또한, 본 명세서에서 '제 1', '제 2', '제 3' 등의 용어는 구성 요소의 혼동을 피하기 위한 것에 불과하고 수적으로 한정하는 것은 아니다. 따라서, 예를 들어, '제 1'을 '제 2'로 또는 '제 3' 등으로 적절히 바꿔서 설명할 수 있다.
또한 본 명세서에서 '평행'이란, 2개의 직선이 -10°이상 10°이하의 각도로 배치된 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80°이상 100°이하의 각도로 배치된 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서 삼방정 또는 능면체정(rhombohedral crystal system)은 육방정계에 포함된다.
또한, '소스'나 '드레인'의 기능은 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 서로 바뀔 수 있다. 그러므로 본 명세서에서는 '소스'나 '드레인'이라는 용어는 교체하여 사용할 수 있는 것으로 한다.
또한, 전압이란 두 지점 사이에서의 전위차를 말하고, 전위란 어느 한 지점에서의 정전기장 안에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로는 어느 한 지점에서의 전위와 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를 간단하게 전위 또는 전압이라고 하고, 전위와 전압이 동의어로 쓰이는 경우가 많다. 이 때문에 본 명세서에서는 특별히 지정하지 않는 한 전위를 전압으로 바꿔 읽어도 좋고, 전압을 전위로 바꿔 읽어도 좋다.
또한, 산화물 반도체막을 가지는 트랜지스터는 n채널형 트랜지스터이기 때문에, 본 명세서에서는 게이트 전압이 0V일 때에 드레인 전류가 흐르지 않는 것으로 간주할 수 있는 트랜지스터를 노멀리-오프(normally-off) 특성을 가지는 트랜지스터로 정의한다. 또한, 게이트 전압이 0V일 때에 드레인 전류가 흐르는 것으로 간주할 수 있는 트랜지스터를 노멀리-온 특성을 가지는 트랜지스터로 정의한다.
또한, '채널 길이'란, 예를 들어 트랜지스터의 상면도에 있어서 산화물 반도체막(또는 트랜지스터가 온 상태일 때 산화물 반도체막 내에서 전류가 흐르는 부분)과 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 한 트랜지스터의 채널 길이는 모든 영역에서 반드시 같지 않을 수 있다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않을 수 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값을 채널 길이로 한다.
또한, '채널 폭'이란, 예를 들어 산화물 반도체막(또는 트랜지스터가 온 상태일 때 산화물 반도체막 내에서 전류가 흐르는 부분)과 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다. 또한, 한 트랜지스터의 채널 폭은 모든 영역에서 반드시 같지 않을 수 있다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않을 수 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 '실효적인 채널 폭'이라고 함)과, 트랜지스터의 상면도에서의 채널 폭(이하 '외견상 채널 폭'이라고 함)이 다를 수 있다. 예를 들어, 입체적인 구조의 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에서의 외견상 채널 폭보다 크게 되어, 그로 인한 영향을 무시할 수 없게 될 수 있다. 예를 들어, 미세하고 입체적인 구조의 트랜지스터에서는 산화물 반도체막 상면에 형성되는 채널 영역의 비율에 대하여 산화물 반도체막 측면에 형성되는 채널 영역의 비율이 크게 될 수 있다. 이 경우, 상면도에서의 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 더 크게 된다.
그런데, 입체적인 구조의 트랜지스터는 실효적인 채널 폭을 실측하여 어림잡기가 어려울 수 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 산화물 반도체막의 형상을 이미 안다는 가정이 필요하다. 따라서 산화물 반도체막의 형상을 정확히 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
그래서, 본 명세서에서는 트랜지스터의 상면도에서 산화물 반도체막과 게이트 전극이 중첩되는 영역에 있어서 소스와 드레인이 대향하는 부분의 길이인 외견상 채널 폭을 'Surrounded Channel Width(SCW)'라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM 이미지 등을 취득하여 이 이미지를 해석하는 등에 의하여 그 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 산출하는 경우, SCW를 이용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 이용하여 계산하는 경우와는 다른 값이 얻어질 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치와 그 제작 방법에 대하여 도면을 참조하여 설명한다. 본 실시형태에 기재된 트랜지스터는 보텀 게이트 구조의 트랜지스터이다.
<1. 트랜지스터의 구조>
도 1의 (A)~(F)에 반도체 장치가 가지는 트랜지스터의 상면도 및 단면도를 도시하였다. 도 1의 (A)는 트랜지스터의 상면도, 도 1의 (B)는 도 1의 (A)를 일점 쇄선 C-D를 따라 자른 단면도, 도 1의 (C)는 도 1의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이다. 또한, 도 1의 (D)~(F)는 도 1의 (C)를 변형한 예이다. 또한, 본 명세서에서 상면도에서는 명료화를 위하여 기판, 절연막, 보호막 등을 생략한다.
도 1의 (A)~(C)에 도시된 트랜지스터는 채널 에치형(channel-etched) 트랜지스터이다. 트랜지스터는 기판(11) 위에 제공된 게이트 전극(13); 기판(11) 및 게이트 전극(13) 위의 게이트 절연막(15); 게이트 절연막(15)을 개재(介在)하여 게이트 전극(13)과 중첩되는 산화물 반도체막(17); 산화물 반도체막(17)과 접촉되는 한 쌍의 전극(19, 20)을 가진다. 또한, 게이트 절연막(15), 산화물 반도체막(17), 및 한 쌍의 전극(19, 20) 위에는 보호막(26)이 형성된다.
또한, 보호막(26)은 산화물 반도체막(17)의 게이트 절연막(15)과 접촉되는 면과는 반대측의 면에 접촉된다. 즉, 보호막(26)은 산화물 반도체막(17)에서 채널이 형성되는 영역의 반대측(이하, 백 채널 영역이라고 함)에 제공되어, 산화물 반도체막(17)의 백 채널 영역을 보호하는 기능을 가진다.
본 실시형태에서 산화물 반도체막(17)과 접촉되는 막(대표적으로는 게이트 절연막(15) 및 보호막(26) 중 적어도 한쪽)이 산화물 절연막을 가지고, 산화물 절연막은 24℃, 0.5wt/vol%의 플루오린산에 침지(浸漬)할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 것을 특징으로 한다. 바꿔 말하면 게이트 절연막(15) 및 보호막(26) 중 적어도 한쪽이 산소가 첨가된 산화물 절연막을 가지는 것을 특징으로 한다. 바꿔 말하면 게이트 절연막(15) 및 보호막(26) 중 적어도 한쪽이 화학량론적 조성을 만족시키는 양보다 많은 산소를 포함하는 산화물 절연막을 가지는 것을 특징으로 한다. 바꿔 말하면 게이트 절연막(15) 및 보호막(26) 중 적어도 한쪽이 가열 처리에 의하여 산소를 방출하는 산화물 절연막인 것을 특징으로 한다. 가열 처리에 의하여 산소를 방출하는 산화물 절연막은 승온 이탈 가스 분석법(TDS(Thermal Desorption Spectroscopy)에 의한 분석에서 산소의 이탈량이 1×1015분자/cm2보다 많고, 바람직하게는 4×1016분자/cm2보다 많고, 바람직하게는 5×1016분자/cm2보다 많고, 바람직하게는 6×1016분자/cm2 이상인 것이 바람직하다. 또한, TDS 분석 시에서의 막의 표면 온도는 50℃ 이상 700℃ 이하, 또는 50℃ 이상 500℃ 이하의 범위가 바람직하다.
또한, 에칭에 사용하는 플루오린산의 농도를 0.5wt/vol%로 하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 플루오린산의 농도를 0.4wt/vol% 이상 0.6wt/vol% 이하, 더 바람직하게는 0.45wt/vol% 이상 0.55wt/vol% 이하로 하여도 좋다. 또한, 산화물 절연막의 에칭 속도는 산화물 절연막에 350℃ 이하의 가열 처리를 수행하는 경우 또는 가열 처리를 수행하지 않는 경우의 에칭 속도인 것이 바람직하다.
산화물 절연막은 막이 거칠수록 산소가 첨가되기 쉽다. 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막은, 상술한 에칭 속도보다 느린 에칭 속도로 에칭되는 막에 비하여 거칠기 때문에 산소가 첨가되기 쉽다. 막에 첨가된 산소는 막 내에서 다른 원자와의 결합이 충분하지 않기 때문에 가열에 의하여 방출되기 쉽다. 그러므로, 트랜지스터의 게이트 절연막(15) 및 보호막(26) 중 적어도 한쪽으로서 산소가 첨가되기 쉬운 산화물 절연막, 즉 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 사용하고, 가열 처리를 수행하면 산화물 절연막에 포함되는 산소를 산화물 반도체막으로 이동시킬 수 있다. 또한, 산화물 반도체막의 산소 결손량을 저감할 수 있다. 그 결과 산화물 반도체막을 가지는 트랜지스터의 전기 특성의 신뢰성을 높일 수 있다.
산화물 절연막에 산소를 첨가하는 방법으로서는 산화물 절연막에 직접 산소를 첨가하는 방법이 있다. 또는, 산화물 절연막 위에 막(예를 들어, 금속 원소를 가지는 막)을 형성한 후에 상기 막을 통하여 산화물 절연막에 산소를 첨가하는 방법이 있다.
막(예를 들어, 금속 원소를 가지는 막)을 통하여 산화물 절연막에 산소를 첨가하면 막(예를 들어, 금속 원소를 가지는 막)에도 산소가 첨가되어, 금속 산화물막이 형성된다. 금속 산화물막은 제거하여도 좋다. 또는, 상기 금속 산화물막이 절연막인 경우에는 남겨도 좋다. 도 1의 (D)~(F)는 상기 금속 산화물막을 가지는 트랜지스터의 단면도이다.
도 1의 (D)에 도시된 트랜지스터는 산화물 반도체막(17) 및 한 쌍의 전극(19, 20) 위에 보호막(26)을 가진다. 보호막(26)은 산화물 절연막(25)과 금속 산화물막(28)을 가진다. 산화물 절연막(25) 및 금속 산화물막(28)은 순차적으로 적층된다. 또한, 산화물 절연막(25)은 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막으로 형성된다. 바꿔 말하면 산화물 절연막(25)은 산소가 첨가된 산화물 절연막이다. 바꿔 말하면, 산화물 절연막(25)은 화학량론적 조성을 만족시키는 양보다 많은 산소를 포함하는 산화물 절연막이다. 바꿔 말하면 산화물 절연막(25)은 가열 처리에 의하여 산소를 방출하는 산화물 절연막이다.
도 1의 (E)에 도시된 트랜지스터는 게이트 절연막(15)이 산화물 절연막(31)과 금속 산화물막(30)을 가진다. 산화물 절연막(31) 및 금속 산화물막(30)은 순차적으로 적층된다. 산화물 절연막(31)은 산화물 절연막(25)과 같은 산화물 절연막이다.
도 1의 (F)에 도시된 트랜지스터는 게이트 절연막(15)이 산화물 절연막(31)과 금속 산화물막(30)을 가진다. 산화물 절연막(31) 및 금속 산화물막(30)은 순차적으로 적층된다. 또한, 보호막(26)은 산화물 절연막(25)과 금속 산화물막(28)을 가진다. 산화물 절연막(25) 및 금속 산화물막(28)은 순차적으로 적층된다.
금속 산화물막(28, 30)은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 적어도 하나와, 산소를 가진다. 금속 산화물막(28, 30)으로서는 예를 들어, 산화 탄탈럼막, 산화 타이타늄막, 인듐 주석 산화물(이하, ITO라고도 함)막, 산화 알루미늄막, 산화물 반도체막(예를 들어, In-Ga-Zn 산화물막(이하, IGZO막이라고도 함)(예를 들어, In:Ga:Zn=1:4:5(원자수비)) 등)을 사용할 수 있다.
금속 산화물막(28, 30)은 산화물 절연막(25, 31)으로부터 산소가 이탈되는 것을 억제하는 기능을 가진다. 그러므로 산화물 절연막(25, 31) 및 산화물 반도체막(17)에 더 많은 산소를 첨가할 수 있다.
이하에서 트랜지스터의 다른 구성에 대하여 자세히 설명한다.
기판(11)의 재질 등에 대한 큰 제한은 없지만, 적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들어, 기판(11)으로서는 다양한 기판을 사용하여 트랜지스터를 형성할 수 있다. 기판의 종류는 특정한 것에 한정되지 않는다. 일례로서는, 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI(Silicon on Insulator) 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스강 기판, 스테인리스강 포일을 가지는 기판, 텅스텐 기판, 텅스텐 포일을 가지는 기판, 가요성 기판, 접착 필름, 섬유재(fibrous material)를 포함하는 종이, 또는 기재(base material) 필름 등을 들 수 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판, 접착 필름, 기재 필름 등의 일례로서는 이하와 같은 것을 들 수 있다. 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES)으로 대표되는 플라스틱이 있다. 또는, 일례로서는 아크릴 등의 합성 수지 등을 들 수 있다. 또는 일례로서 폴리프로필렌, 폴리에스터, 폴리 플루오린화 바이닐, 또는 폴리 염화 바이닐 등을 들 수 있다. 또는, 일례로서는 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제작하면, 특성, 크기, 또는 형상 등의 편차가 적고 전류 능력이 높으며 크기가 작은 트랜지스터를 제작할 수 있다. 이와 같은 트랜지스터에 의하여 회로를 구성하면 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판(11)으로서 가요성 기판을 사용하여, 가요성 기판 위에 직접 트랜지스터를 형성하여도 좋다. 또는 기판(11)과 트랜지스터 사이에 박리층을 제공하여도 좋다. 박리층은, 그 위에 반도체 장치의 일부 또는 전부를 완성시킨 후에 기판(11)으로부터 분리하여 다른 기판에 전재(轉載)하는 데 이용할 수 있다. 이 때, 트랜지스터는 내열성이 떨어지는 기판이나 가요성 기판에도 전재될 수 있다. 또한, 상술한 박리층은 예를 들어, 텅스텐막과 산화 실리콘막 등의 무기막을 적층한 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등으로 할 수 있다.
트랜지스터가 전재되는 기판의 일례로서는, 상술한 트랜지스터를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(명주(silk), 솜(cotton), 삼(hemp)), 합성 섬유(나일론, 폴리우레탄, 폴리에스터) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스터) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이와 같은 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 파괴되기 어려운 장치의 제작, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
또한, 기판(11) 및 게이트 전극(13) 사이에 하지 절연막을 제공하여도 좋다. 하지 절연막으로서는, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막, 산화 갈륨막, 산화 하프늄막, 산화 이트륨막, 산화 알루미늄막, 산화 질화 알루미늄막 등을 사용할 수 있다. 또한, 하지 절연막으로서 질화 실리콘막, 산화 갈륨막, 산화 하프늄막, 산화 이트륨막, 산화 알루미늄막 등을 사용함으로써, 기판(11)으로부터 불순물(대표적으로는 알칼리 금속, 물, 수소 등)이 산화물 반도체막(17)으로 확산되는 것을 억제할 수 있다. 또한, 산화 질화 실리콘막, 산화 질화 알루미늄막은 그 조성으로서 질소보다 산소의 함유량이 많은 막을 말하고, 질화 산화 실리콘막, 질화 산화 알루미늄막은 그 조성으로서 산소보다 질소의 함유량이 많은 막을 말한다.
게이트 전극(13)은 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 텅스텐 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈 및 지르코늄 중 어느 한쪽 또는 양쪽 모두를 사용하여도 좋다. 또한, 게이트 전극(13)은 단층 구조라도 좋고 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 망가니즈를 포함하는 구리막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 망가니즈를 포함하는 구리막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고 그 위에 타이타늄막을 형성하는 3층 구조, 망가니즈를 포함하는 구리막 위에 구리막을 적층하고 그 위에 망가니즈를 포함하는 구리막을 형성하는 3층 구조 등이 있다. 또한, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 원소의 하나 또는 복수와 알루미늄을 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극(13)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 포함하는 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상술한 투광성을 가지는 도전성 재료와 상술한 금속 원소의 적층 구조로 할 수도 있다.
보호막(26)으로서 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 형성하는 경우, 게이트 절연막(15)은 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 사용하여 형성하면 좋고, 적층 구조 또는 단층 구조로 한다. 또한, 산화물 반도체막(17)과의 계면 특성을 향상시키기 위하여, 게이트 절연막(15)에서 적어도 산화물 반도체막(17)과 접촉되는 영역은 산화물 절연막으로 하는 것이 바람직하다.
또한, 게이트 절연막(15)으로서 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막을 제공함으로써 산화물 반도체막(17)으로부터 산소가 외부로 확산되는 것과, 외부로부터 산화물 반도체막(17)으로 수소, 물 등이 침입하는 것을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막은 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 사용하여 형성된다.
또한, 게이트 절연막(15)에 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설 전류를 저감할 수 있다.
게이트 절연막(15)의 두께는 5nm 이상 400nm 이하, 바람직하게는 10nm 이상 300nm 이하, 더 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
산화물 반도체막(17)은 적어도 In 또는 Zn을 포함하는 금속 산화물막으로 하고, 대표적으로는 In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd) 등을 형성한다.
또한, 산화물 반도체막(17)으로서 In-M-Zn 산화물막을 형성하는 경우, In과 M의 합을 100atomic%로 할 때의 In과 M의 원자수 비율은, 바람직하게는 In을 25atomic% 이상, M을 75atomic% 미만, 더 바람직하게는 In을 34atomic% 이상, M을 66atomic% 미만으로 한다.
산화물 반도체막(17)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(17)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(17)으로서 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 형성하는 경우, In-M-Zn 산화물막을 성막하기 위하여 이용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다. 또한, 성막되는 산화물 반도체막(17)의 원자수비는 각각, 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 오차 변동을 포함한다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합된 산소와 반응하여 물이 됨과 동시에, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합된 산소와 결합됨으로써 캐리어인 전자를 생성할 수 있다. 따라서 수소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리-온 특성을 가지기 쉽다.
그러므로, 산화물 반도체막(17)은 산소 결손과 함께 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 얻어지는 산화물 반도체막(17)의 수소 농도를 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 한다. 그 결과, 트랜지스터는 문턱 전압이 양이 되는 전기 특성(노멀리-오프 특성이라고도 함)을 가지게 된다.
또한, 산화물 반도체막(17)은 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면 산소 결손이 증가되어 n형화한다. 그래서 산화물 반도체막(17)의 실리콘이나 탄소의 농도(이차 이온 질량 분석법으로 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다. 그 결과, 트랜지스터는 문턱 전압이 양이 되는 전기 특성(노멀리-오프 특성이라고도 함)을 가지게 된다.
또한, 이차 이온 질량 분석법으로 얻어지는 산화물 반도체막(17)의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성할 경우가 있고 이로 인하여 트랜지스터의 오프 전류가 증대될 수 있다. 그러므로 산화물 반도체막(17)의 알칼리 금속 또는 알칼리 토금속의 농도는 저감하는 것이 바람직하다. 그 결과, 트랜지스터는 문턱 전압이 양이 되는 전기 특성(노멀리-오프 특성이라고도 함)을 가지게 된다.
또한, 산화물 반도체막(17)에 질소가 포함되어 있으면 캐리어인 전자가 발생되어 캐리어 밀도가 증가하여 n형화하기 쉽다. 따라서, 질소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리-온 특성을 가지게 되기 쉽다. 따라서, 이 산화물 반도체막에서 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 이차 이온 질량 분석법으로 얻어지는 질소 농도를 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
산화물 반도체막(17)의 불순물을 저감함으로써 산화물 반도체막의 캐리어 밀도를 저감할 수 있다. 따라서, 산화물 반도체막(17)은 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하, 더욱 바람직하게는 1×1011개/cm3 이하인 것이 바람직하다.
산화물 반도체막(17)으로서 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써 더 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있다. 여기서는 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮출 수 있는 경우가 있다. 따라서, 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 양이 되는 전기 특성(노멀리-오프 특성이라고도 함)을 가지게 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 포획 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 오프 전류가 현저하게 작으며, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V의 범위일 때 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 될 수 있다.
또한, 산화물 반도체막(17)을 예를 들어, 비단결정 구조로 하여도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
또한, 산화물 반도체막(17)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종류 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역을 가지는 단층 구조일 수 있다. 또한, 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역이 적층된 구조를 가질 수 있다.
한 쌍의 전극(19, 20)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 철, 코발트, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 망가니즈를 포함하는 구리막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 망가니즈를 포함하는 구리막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막 위에 중첩하도록 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩하도록 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조, 망가니즈를 포함하는 구리막 위에 구리막을 적층하고 그 위에 망가니즈를 포함하는 구리막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한, 본 실시형태에서는, 산화물 반도체막(17)과 보호막(26) 사이에 한 쌍의 전극(19, 20)을 제공하였지만 게이트 절연막(15)과 산화물 반도체막(17) 사이에 제공하여도 좋다.
게이트 절연막(15)으로서 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 형성하는 경우, 보호막(26)에는 산화 실리콘, 산화 질화 실리콘, 또는 Ga-Zn 산화물 등을 사용할 수 있다.
또한, 보호막(26)으로서 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막을 제공함으로써 산화물 반도체막(17)으로부터 산소가 외부로 확산되는 것과, 외부로부터 산화물 반도체막(17)으로 수소, 물 등이 침입하는 것을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막으로서는 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막 등이 있다.
보호막(26)은 두께가 50nm 이상 1000nm 이하, 바람직하게는 150nm 이상 400nm 이하인 영역을 가지면 좋다.
<2. 트랜지스터의 제작 방법>
다음에, 도 1에 도시된 트랜지스터의 제작 방법에 대하여 도 2를 참조하여 설명한다. 또한, 도 2의 (A)~(E)는 각각 도 1의 (A)를 일점 쇄선 A-B를 따라 자른 채널 길이 방향의 단면도와, 일점 쇄선 C-D를 따라 자른 채널 폭 방향의 단면도이다.
트랜지스터를 구성하는 막(절연막, 산화물 반도체막, 금속 산화물막, 도전막 등)은 스퍼터링법, 화학 기상 증착(CVD)법, 진공 증착법, 펄스 레이저 증착(PLD)법으로 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는 스퍼터링법, 플라즈마 화학 기상 증착(PECVD)법이 대표적이지만, 열 CVD법을 사용하여도 좋다. 열 CVD법의 예로서, MOCVD(유기 금속 화학 증착)법이나 ALD(원자층 성막)법을 사용하여도 좋다.
열 CVD법은 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내로 도입하여, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 수행한다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에 플라즈마 대미지에 의하여 결함이 생성되지 않는다는 이점이 있다.
또한, ALD법을 이용하여, 체임버 내를 대기압하 또는 감압하로 하고, 반응시키기 위한 원료 가스를 순차적으로 체임버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 성막한다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 이 경우 복수 종류의 원료 가스가 섞이지 않도록, 제 1 원료 가스를 도입함과 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 된다. 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에, 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 층이 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다.
이 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 우수한 스텝 커버리지를 가지는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 트랜지스터를 제작하는 경우에 적합하다.
도 2의 (A)에 도시한 바와 같이, 기판(11) 위에 게이트 전극(13)을 형성한다.
게이트 전극(13)의 형성 방법을 이하에 기재한다. 먼저, 스퍼터링법, 진공 증착법, 펄스 레이저 증착(PLD)법, 열 CVD법 등으로 도전막을 형성하고 도전막 위에 포토리소그래피 공정으로 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막의 일부를 에칭하여 게이트 전극(13)을 형성한다. 이 후, 마스크를 제거한다.
또한, 게이트 전극(13)은 상기 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등으로 형성하여도 좋다.
또한, ALD를 이용하는 성막 장치에 의하여 도전막으로서 텅스텐막을 성막할 수 있다. 이 경우에는 WF6 가스와 B2H6 가스의 도입을 순차적으로 반복함으로써 초기 텅스텐막을 형성하고 나서, WF6 가스와 H2 가스의 도입을 순차적으로 반복함으로써 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
여기서는, 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다. 다음에, 포토리소그래피 공정으로 마스크를 형성하고, 이 마스크를 이용하여 텅스텐막을 건식 에칭하여 게이트 전극(13)을 형성한다.
다음에, 기판(11) 및 게이트 전극(13) 위에 게이트 절연막(15)을 형성하고, 게이트 절연막(15) 위에서 게이트 전극(13)과 중첩되는 영역에 산화물 반도체막(17)을 형성한다.
게이트 절연막(15)은 스퍼터링법, CVD법, 진공 증착법, 펄스 레이저 증착(PLD)법, 열 CVD법 등으로 형성한다.
게이트 절연막(15)으로서, 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 포함하는 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 플루오린화 실레인 등이 있다. 산화성 가스로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
또한, 게이트 절연막(15)으로서 산화 갈륨막을 형성하는 경우, MOCVD법으로 형성할 수 있다.
또한, 게이트 절연막(15)으로서 MOCVD법이나 ALD법 등의 열 CVD법으로 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄알콕사이드 용액이나, 테트라키스다이메틸아마이드하프늄(TDMAH) 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는, 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
또한, 게이트 절연막(15)으로서 MOCVD법이나 ALD법 등의 열 CVD법으로 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
또한, 게이트 절연막(15)으로서 MOCVD법이나 ALD법 등의 열 CVD법으로 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고 흡착물에 포함되는 염소를 제거하고 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
여기서는, 게이트 절연막(15)으로서 플라즈마 CVD법으로 산화 질화 실리콘막을 형성한다.
산화물 반도체막(17)의 형성 방법에 대하여 이하에서 설명한다. 게이트 절연막(15) 위에 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션(laser ablation)법, 열 CVD법 등으로 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 위에 포토리소그래피 공정으로 마스크를 형성한 후, 이 마스크를 이용하여 산화물 반도체막의 일부를 에칭함으로써, 도 2의 (B)에 도시된 바와 같이 게이트 절연막(15) 위에 있고 게이트 전극(13)의 일부와 중첩되도록 소자 분리된 산화물 반도체막(17)을 형성한다. 이 후, 마스크를 제거한다.
또한, 산화물 반도체막(17)을 인쇄법으로 형성함으로써, 소자 분리된 산화물 반도체막(17)을 직접 형성할 수 있다.
산화물 반도체막을 스퍼터링법으로 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치로서는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 희가스와 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다.
또한, 타깃은 형성하고자 하는 산화물 반도체막의 조성에 맞추어 적절히 선택하면 좋다. 또한, In-Ga-Zn 산화물을 포함하는 타깃, 바람직하게는 In-Ga-Zn 산화물을 포함하는 다결정 타깃을 사용하여 CAAC-OS막 및 미결정 산화물 반도체막을 형성할 수 있다.
또한, 산화물 반도체막을 형성할 때 스퍼터링법을 이용하는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 350℃ 이하로 함으로써 CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 성막하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 억제함으로써 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등의 농도)를 저감하면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감하면 좋다. 구체적으로는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화함으로써, 성막 시의 플라즈마 대미지를 경감할 수 있으므로 바람직하다. 성막 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
또한, 산화물 반도체막을 형성한 후에 가열 처리를 수행함으로써 산화물 반도체막을 탈수소화 또는 탈수화하여도 좋다. 가열 처리의 온도는 대표적으로는, 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 수행한다. 또는, 불활성 가스 분위기에서 가열한 후에 산소 분위기에서 가열하여도 좋다. 또한, 상기 불활성 분위기 및 산소 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 한다.
이 가열 처리에는 전기로(電氣爐), RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써 짧은 시간에 한하여 기판의 변형점 이상의 온도로 가열 처리를 수행할 수 있다. 따라서 가열 처리 시간을 단축할 수 있다.
산화물 반도체막을 가열하면서 성막함으로써, 또는 산화물 반도체막을 형성한 후에 가열 처리를 수행함으로써, 산화물 반도체막의 수소 농도를 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 할 수 있다.
ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어, InGaZnOX(X>0)막을 성막하는 경우에는 In(CH3)3 가스와 O3 가스의 도입을 순차적으로 반복함으로써 InO2층을 형성하고 나서, Ga(CH3)3 가스와 O3 가스의 도입을 순차적으로 반복함으로써 GaO층을 형성한 후, Zn(CH3)2 가스와 O3 가스의 도입을 순차적으로 반복함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 섞어서 InGaO2층, InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
여기서는, 두께 35nm의 산화물 반도체막을 스퍼터링법으로 형성한 후, 이 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막의 일부를 선택적으로 에칭한다. 다음에, 마스크를 제거하고 나서 질소 및 산소를 포함하는 혼합 가스 분위기에서 가열 처리를 수행함으로써, 산화물 반도체막(17)을 형성한다.
또한, 350℃보다 높고 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하로 가열 처리를 수행함으로써 후술하는 CAAC화율이 70% 이상 100% 미만, 바람직하게는 80% 이상 100% 미만, 더 바람직하게는 90% 이상 100% 미만, 더욱 바람직하게는 95% 이상 98% 이하인 산화물 반도체막을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막을 얻을 수 있다. 즉, 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다. 또한, 투과 전자 회절 측정 장치로 측정한 투과 전자 회절 패턴에서, 일정한 범위에서 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율을 CAAC화율이라고 한다.
다음에, 도 2의 (C)에 도시된 바와 같이 한 쌍의 전극(19, 20)을 형성한다.
한 쌍의 전극(19, 20)의 형성 방법은 이하와 같다. 먼저, 스퍼터링법, 진공 증착법, 펄스 레이저 증착(PLD)법, 열 CVD법 등으로 도전막을 형성한다. 다음에, 이 도전막 위에 포토리소그래피 공정으로 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막을 에칭하여 한 쌍의 전극(19, 20)을 형성한다. 이 후, 마스크를 제거한다.
여기서는, 스퍼터링법으로 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 순차적으로 적층한다. 다음에, 타이타늄막 위에 포토리소그래피 공정으로 마스크를 형성하고, 이 마스크를 이용하여 텅스텐막, 알루미늄막, 및 타이타늄막을 건식 에칭하여 한 쌍의 전극(19, 20)을 형성한다.
또한, 한 쌍의 전극(19, 20)을 형성한 후에 가열 처리를 수행하여도 좋다. 이 가열 처리에는 산화물 반도체막(17)을 형성한 후에 수행하는 가열 처리와 같은 조건을 적용할 수 있다.
또한, 한 쌍의 전극(19, 20)을 형성한 후에 에칭 잔류물을 제거하기 위하여, 세정 처리를 수행하는 것이 바람직하다. 이 세정 처리에 의하여, 한 쌍의 전극(19, 20)의 단락을 억제할 수 있다. 이 세정 처리는 TMAH(수산화 테트라메틸암모늄) 용액 등의 알칼리성 용액, 플루오린산, 옥살산, 인산 등의 산성 용액, 또는 물을 이용하여 수행할 수 있다.
다음에, 산화물 반도체막(17) 및 한 쌍의 전극(19, 20) 위에 산화물 절연막(21)을 형성한다. 산화물 절연막(21)은 나중에 수행하는 산소의 첨가 공정에서 산소가 첨가되기 쉬운 조건을 사용하여 형성한다. 산화물 절연막(21)은 스퍼터링법, CVD법, 증착법 등으로 형성할 수 있다. 또한, CVD법에서 성막 온도를 350℃ 이하, 바람직하게는 300℃ 이하, 더 바람직하게는 250℃ 이하로 함으로써 산소가 첨가되기 쉬운 산화물 절연막을 형성할 수 있다. 또한, 처리실 내의 압력을 40Pa 이상, 바람직하게는 100Pa 이상, 더 바람직하게는 200Pa 이상으로 함으로써 산소가 첨가되기 쉬운 산화물 절연막을 형성할 수 있다.
여기서는, 기판(11)을 유지하는 온도를 220℃로 하고, 유량 160sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 이용하고, 처리실 내의 압력을 200Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 1500W(전력 밀도 8×10-1W/cm2)로 하여 플라즈마 CVD법으로 산화 질화 실리콘막을 형성한다.
다음에 가열 처리를 수행하여도 좋다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다. 이 가열 처리에 의하여 산화물 절연막(21)에 포함되는 물, 수소 등을 방출시킬 수 있다.
여기서는, 질소 및 산소를 포함하는 혼합 가스 분위기에서 350℃, 1시간 동안의 가열 처리를 수행한다.
다음에, 산화물 절연막(21) 위에 막(22)을 형성한 후, 막(22)을 통하여 산화물 절연막(21)에 산소(24)를 첨가한다. 또한, 산화물 반도체막(17)에 산소(24)를 첨가할 수 있다. 또한, 이 공정에서 막(22)에도 산소가 첨가된다.
막(22)은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 적어도 하나를 가진다. 예를 들어 상술한 금속 원소를 포함하는 합금, 상술한 금속 원소를 조합한 합금, 상술한 금속 원소를 가지는 금속 산화물, 상술한 금속 원소를 가지는 금속 질화물, 또는 상술한 금속 원소를 가지는 금속 질화 산화물 등의 도전성을 가지는 재료를 사용하여 형성함으로써, 산화물 절연막(21)에 더 많은 산소를 첨가할 수 있다.
막(22)으로서는 예를 들어, 질화 탄탈럼막, 타이타늄막, 인듐 주석 산화물막, 알루미늄막, 산화물 반도체막(예를 들어 IGZO막(In:Ga:Zn=1:4:5(원자수비)) 등)을 사용할 수 있다. 또한, 막(22)은 스퍼터링법으로 형성할 수 있다. 또한, 막(22)의 두께는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 하는 것이 바람직하다. 본 실시형태에서는 막(22)에 두께 5nm의 산화 실리콘이 첨가된 인듐 주석 산화물(ITSO)을 사용한다.
산소(24)를 첨가하는 방법으로서는 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 산소(24)를 첨가할 때 기판(11) 측에 바이어스를 인가함으로써 산소(24)를 산화물 절연막(21)에 효과적으로 첨가할 수 있다. 또한, 산화물 반도체막(17)에 산소(24)를 첨가할 수 있다. 상기 바이어스로서는 예를 들어, 전력 밀도를 1W/cm2 이상 5W/cm2 이하로 하면 좋다. 막(22)에 산소(24)를 첨가할 때 막(22)은 산화물 절연막(21)으로부터 산소가 이탈되는 것을 억제하는 보호막으로서 기능한다. 그러므로 산화물 절연막(21) 및 산화물 반도체막(17)에 더 많은 산소를 첨가할 수 있다. 또한, 산화물 절연막(21)을 형성한 후에 가열 처리를 수행하면 산화물 절연막(21)으로부터 산소가 방출된다. 산화물 반도체막(17)의 산소 결손을 저감하는 데 충분한 산소가 산화물 절연막(21)에 포함되지 않으면, 산화물 절연막(21)을 형성한 후에 가열 처리를 수행하더라도 산화물 반도체막(17)에 산소 결손이 잔존하게 된다. 그러므로, 막(22)을 통하여 산화물 절연막(21)에 산소를 첨가함으로써 산화물 절연막(21)에 더 많은 산소를 첨가할 수 있고, 이 결과 산화물 반도체막(17)의 산소 결손량을 저감할 수 있다.
또한, 플라즈마 처리에 의하여 산화물 절연막(21)에 산소를 첨가하는 경우, 마이크로파로 산소를 여기(勵起)시켜 고밀도의 산소 플라즈마를 발생시킴으로써 산화물 절연막(21)으로의 산소 첨가량을 증가시킬 수 있다.
상술한 공정에 의하여 도 2의 (E)에 도시된 바와 같이 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막(25)과, 금속 산화물막(28)을 형성할 수 있다.
금속 산화물막(28)은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 적어도 하나와, 산소를 가진다. 금속 산화물막(28)으로서는 예를 들어, 산화 탄탈럼막, 산화 타이타늄막, 인듐 주석 산화물막, 산화 알루미늄막, 산화물 반도체막(예를 들어 IGZO막(In:Ga:Zn=1:4:5(원자수비)) 등)을 사용할 수 있다.
다음에 가열 처리를 수행하여도 좋다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
이 가열 처리에 의하여 산화물 절연막(25)에 포함되는 산소가 산화물 반도체막(17)으로 이동하기 때문에 산화물 반도체막(17)의 산소 결손량을 저감할 수 있다. 또한, 금속 산화물막(28)이 산소의 배리어막으로서 기능하기 때문에 이 가열 처리에 있어서 산화물 절연막(25)의 산소가 외부로 방출되기 어렵다. 그러므로, 산화물 절연막(25)의 산소를 효율적으로 산화물 반도체막(17)으로 이동시킬 수 있다. 상술한 공정에 의하여, 도 1의 (D)에 도시된 트랜지스터를 제작할 수 있다.
이 후 금속 산화물막(28)을 제거하여도 좋다. 금속 산화물막(28)의 제거 방법으로서는 건식 에칭법, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 방법 등이 있다.
상술한 공정에 의하여, 도 1의 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태에 의하여 문턱 전압의 시프트가 저감된 트랜지스터를 제작할 수 있다. 또한, 전기 특성의 변동이 저감된 트랜지스터를 제작할 수 있다.
본 실시형태에서는 본 발명의 일 형태에 대하여 설명하였다. 또한, 다른 실시형태에서 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 예를 들어 여기서는, 본 발명의 일 형태로서 산화물 절연막, 산화물 반도체막 등에 산소를 첨가하는 경우의 예를 설명하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 본 발명의 일 형태는 경우 또는 상황에 따라서 산소 이외의 원소를 첨가하여도 좋다. 또는, 본 발명의 일 형태는 경우 또는 상황에 따라서 산소를 첨가하지 않아도 좋다. 또는, 본 발명의 일 형태는 경우 또는 상황에 따라서 산화물 절연막 이외의 막이나 산화물 반도체막 이외의 막에 산소나 산소 이외의 원소를 첨가하여도 좋다.
<변형예 1>
본 실시형태에서의 트랜지스터의 변형예에 대하여 도 3을 참조하여 설명한다. 본 변형예에서 설명하는 트랜지스터는 게이트 절연막 또는 보호막이 도 1에 도시된 트랜지스터와는 다른 예이다.
도 3의 (A)에 도시된 트랜지스터는 보호막(26)이 적층 구조인 것을 특징으로 한다. 구체적으로는 보호막(26)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 가진다. 산화물 반도체막(17)과 접촉되는 산화물 절연막(23)으로서는 질소 산화물이 적고 결함 준위 밀도가 낮은 산화물 절연막을 형성할 수 있다. 또한, 산화물 절연막(25)으로서는 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 형성할 수 있다.
또한, 도 3의 (B)에 도시된 바와 같이 보호막(26)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 금속 산화물막(28), 및 질화물 절연막(27)을 가져도 좋다.
질소 산화물이 적고 결함 준위 밀도가 낮은 산화물 절연막이란, 구체적으로는 진공 준위로부터 4.6eV 이상 8eV 이하에 있는 결함 준위의 밀도가 적은 산화물 절연막을 말한다. 바꿔 말하면, 질소 산화물에 기인하는 결함 준위의 밀도가 적은 산화물 절연막이다. 질소 산화물이 적고 결함 준위 밀도가 낮은 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화 질화 실리콘막, 질소 산화물의 방출량이 적은 산화 실리콘막, 질소 산화물의 방출량이 적은 산화 질화 알루미늄막, 또는 질소 산화물의 방출량이 적은 산화 알루미늄막 등을 사용할 수 있다. 또한, 산화물 절연막(23)은 평균 막 두께가 0.1nm 이상 50nm 이하, 또는 0.5nm 이상 10nm 이하다.
또한, 질소 산화물의 방출량이 적은 산화 질화 실리콘막은 TDS 분석에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도를 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하로 하는 가열 처리에 의한 방출량으로 한다.
산화물 절연막(25)은 평균 막 두께가 5nm 이상 1000nm 이하, 또는 10nm 이상 500nm 이하이다.
질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 산화물 절연막(23)에 준위를 형성한다. 이 준위는 산화물 반도체막(17)의 에너지 갭 내에 위치한다. 그러므로, 산화물 절연막(23)과 산화물 반도체막(17)의 계면에 질소 산화물이 확산되면, 상기 준위가 산화물 반도체막(17)의 산화물 절연막(23) 측에서 전자를 포획하는 경우가 있다. 그 결과, 포획된 전자가 절연막(23)과 산화물 반도체막(17)의 계면 근방에 머물기 때문에, 트랜지스터의 문턱 전압이 양 방향으로 시프트된다.
또한, 트랜지스터의 제작 공정에서의 가열 처리(대표적으로는 300℃ 이상 기판의 변형점 미만의 가열 처리)에 의하여, 산화물 절연막(23)은 100K 이하의 ESR(전자 스핀 공명: Electron Paramagnetic Resonance)로 측정하여 얻어진 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은 X 밴드의 ESR 측정에서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계는 1×1018spins/cm3 미만이며, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은, 이산화질소에 기인하는 시그널에 상당한다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계가 적을수록 산화물 절연막의 질소 산화물 함유량이 적다고 할 수 있다.
또한, 트랜지스터의 제작 공정에서의 가열 처리(대표적으로는 300℃ 이상 기판의 변형점 미만으로 수행하는 가열 처리)를 거친, 질소 산화물이 적고 결함 준위 밀도가 낮은 산화물 절연막의 질소 농도는 SIMS로 측정하여 6×1020atoms/cm3 이하이다.
또한, 산화물 절연막(23)으로서 가열 처리에 의하여 방출되는 질소 산화물의 양보다 가열 처리에 의하여 방출되는 암모니아의 양이 많은 산화물 절연막(대표적으로는 질량 전하비 m/z=17의 가스의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하인 산화물 절연막)을 산화물 절연막(23)으로서 사용함으로써, 제작 공정에서의 가열 처리 시에 반응식(A-1) 및 반응식(A-2)으로 표기되는 반응이 일어나, 질소 산화물이 암모니아 및 산소와 반응하여 질소 가스가 되어 이탈된다. 이로써 산화물 절연막(23)의 질소 농도 및 질소 산화물의 함유량을 저감할 수 있다. 또한, 산화물 절연막(23)과 산화물 반도체막의 계면에서의 캐리어 트랩을 저감할 수 있다. 또한, 반도체 장치에 포함되는 트랜지스터의 문턱 전압의 시프트를 저감, 즉 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
[반응식(A-1)]
4NO+4NH3+O2→4N2+6H2O (A-1)
[반응식(A-2)]
2NO2+4NH3+O2→3N2+6H2O (A-2)
또한, 결함이 적은 산화물 절연막은 가열 처리 후에 100K 이하의 ESR로 측정하여 얻는 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은 X 밴드의 ESR 측정에서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계는 1×1018spins/cm3 미만이며, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은, 질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인하는 시그널에 상당한다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계가 적을수록 산화물 절연막의 질소 산화물 함유량이 적다고 할 수 있다.
또한, 산화물 절연막(23)의 질소 농도는 SIMS로 측정하여 6×1020atoms/cm3 이하인 것이 바람직하다. 이렇게 하면 산화물 절연막(23)에서 질소 산화물이 생성되기 어려워지므로 산화물 절연막(23)과 산화물 반도체막(17)의 계면에서의 캐리어 트랩을 저감할 수 있다. 또한, 반도체 장치에 포함되는 트랜지스터의 문턱 전압의 시프트를 저감, 즉 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
상술한 바와 같이 산화물 반도체막(17)과 접촉되는 산화물 절연막(23)의 질소 산화물의 함유량이 적으면, 산화물 절연막(23)과 산화물 반도체막(17)의 계면에서의 캐리어 트랩을 저감할 수 있다. 그 결과, 반도체 장치에 포함되는 트랜지스터의 문턱 전압의 시프트를 저감, 즉 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
산화물 절연막(23)으로서 질소 산화물이 적고 결함 준위 밀도가 낮은 산화물 절연막을 형성하는 경우에는 산화 실리콘막 또는 산화 질화 실리콘막을 CVD법으로 형성할 수 있다. 이 경우, 원료 가스로서는 실리콘을 포함하는 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 플루오린화 실레인 등이 있다. 산화성 가스로서는 일산화이질소, 이산화질소 등이 있다.
또한, 퇴적성 가스에 대한 산화성 가스의 비율을 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 바람직하게는 50Pa 이하로 하여 CVD법을 이용함으로써 질소 산화물이 적고 결함 준위 밀도가 낮은 산화물 절연막을 형성할 수 있다.
질화물 절연막(27)으로서는 적어도 수소 및 산소의 블로킹 효과를 가지는 막을 사용한다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 가지는 것이 바람직하다. 질화물 절연막(27)을 제공함으로써, 산화물 반도체막(17)으로부터 산소가 외부로 확산되는 것과, 외부로부터 산화물 반도체막(17)으로 수소, 물 등이 침입하는 것을 방지할 수 있다.
질화물 절연막(27)으로서는 두께가 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하인 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등이 있다.
또한, 질화물 절연막(27) 대신에 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막으로서는 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막 등이 있다.
질화물 절연막(27)은 스퍼터링법, CVD법 등으로 형성할 수 있다.
질화물 절연막(27)으로서 플라즈마 CVD법으로 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 이용한다. 원료 가스에 암모니아를 질소보다 적게 사용함으로써, 플라즈마 중에서 암모니아가 해리(解離)되어 활성종이 발생된다. 이 활성종은 실리콘을 포함하는 퇴적성 가스에 포함되는 실리콘과 수소의 결합, 및 실리콘과 수소와 질소의 삼중 결합을 절단한다. 그 결과, 실리콘 및 질소의 결합이 촉진되어 실리콘과 수소의 결합이 적고 결함이 적으며, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에서 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 가스 및 질소 각각의 분해가 진행되지 않고 실리콘과 수소의 결합이 잔존하게 되므로, 결함이 증대된 거친 질화 실리콘막이 형성된다. 그래서, 원료 가스에 있어서 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 하는 것이 바람직하다.
도 3의 (C)에 도시된 트랜지스터는 게이트 절연막(15)이 질화물 절연막(29)과 산화물 절연막(31)의 적층 구조를 가지고, 산화물 반도체막(17)과 접촉되는 산화물 절연막(31)은 질소 산화물이 적고 결함 준위 밀도가 낮은 산화물 절연막인 것을 특징으로 한다.
또한, 도 3의 (D)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29), 산화물 절연막(31), 및 금속 산화물막(30)을 가져도 좋다.
또한, 도 3의 (E)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29) 및 산화물 절연막(31)을 가져도 좋다. 또한, 보호막(26)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 가져도 좋다.
또한, 도 3의 (F)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29), 산화물 절연막(31), 및 금속 산화물막(30)을 가져도 좋다. 또한, 보호막(26)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 금속 산화물막(28), 및 질화물 절연막(27)을 가져도 좋다.
질화물 절연막(29)으로서는 물, 수소 등의 블로킹 효과를 가지는 막을 사용하는 것이 바람직하다. 또는, 질화물 절연막(29)으로서 결함량이 적은 막을 사용하는 것이 바람직하다. 질화물 절연막(29)의 대표적인 예로서는 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등이 있다.
또한, 질화물 절연막(29)으로서 질화 실리콘막을 사용함으로써 이하와 같은 효과를 얻을 수 있다. 질화 실리콘막은 산화 실리콘막에 비하여 비유전율이 높고, 동등한 정전 용량을 얻는 데 필요한 막 두께가 크기 때문에, 게이트 절연막(15)을 물리적으로 두껍게 할 수 있다. 따라서, 트랜지스터의 절연 내압의 저하를 억제, 더 나아가서는 절연 내압을 향상시켜 반도체 장치의 정전 파괴를 억제할 수 있다.
산화물 반도체막을 사용한 트랜지스터에서 게이트 절연막(15) 내에 포획 준위(계면 준위라고도 함)가 있으면, 트랜지스터의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트의 원인이 된다. 그 결과, 트랜지스터들간에서 전기 특성의 편차가 발생된다는 문제가 있다. 그런데, 질화물 절연막(29)으로서 결함량이 적은 질화 실리콘막을 사용함으로써, 문턱 전압의 시프트 및 트랜지스터의 전기 특성의 편차를 저감할 수 있다.
또한, 질화물 절연막(29)을 적층 구조로 하여도 좋다. 예를 들어, 제 1 질화 실리콘막으로서 결함이 적은 질화 실리콘막을 사용하고, 제 1 질화 실리콘막 위에 제 2 질화 실리콘막으로서 수소 분자 방출량 및 암모니아 분자 방출량이 적은 질화 실리콘막을 제공함으로써 게이트 절연막(15)으로서 결함이 적고 수소 분자 및 암모니아 분자의 방출량이 적은 게이트 절연막을 형성할 수 있다. 그 결과, 게이트 절연막(15)에 포함되는 수소 및 질소가 산화물 반도체막(17)으로 이동하는 것을 억제할 수 있다.
이와 같은 질화물 절연막(29)은 2단계의 형성 방법으로 질화 실리콘막을 적층하여 형성하는 것이 바람직하다. 먼저, 실레인, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법으로 결함량이 적은 제 1 질화 실리콘막을 형성한다. 다음에, 후술하는 질화물 절연막(27)을 형성할 때와 같은 원료 가스의 유량비를 적용함으로써, 수소 분자 방출량 및 암모니아 분자 방출량이 적은 질화 실리콘막을 제 2 질화 실리콘막으로서 형성할 수 있다.
또한, 게이트 절연막(15) 내에 포획 준위가 있으면 트랜지스터의 문턱 전압의 변동, 대표적으로는 문턱 전압의 시프트의 원인이 된다. 그 결과, 트랜지스터들간에서 전기 특성의 편차가 발생된다는 문제가 있다. 그러므로, 게이트 절연막(15)으로서 치밀한 산화물 절연막을 제공함으로써 트랜지스터의 전기 특성의 편차를 저감할 수 있다. 또한, 보호막(26)으로서 산소가 첨가되기 쉬운 산화물 절연막을 제공함으로써 산화물 반도체막의 산소 결손량을 저감할 수 있어 트랜지스터의 신뢰성을 향상시킬 수 있다. 따라서, 게이트 절연막(15)으로서는 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분 이하의 산화물 절연막을 사용하고, 보호막(26)으로서는 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 사용하는 것이 바람직하다.
<변형예 2>
실시형태 1에서의 트랜지스터의 변형예에 대하여 도 4를 참조하여 설명한다. 도 1~도 3에 도시된 트랜지스터는 채널 에칭형 트랜지스터이지만, 본 변형예에서의 트랜지스터는 채널 보호형 트랜지스터이다.
도 4의 (A)에 도시된 트랜지스터는 기판(11) 위에 제공된 게이트 전극(13); 기판(11) 및 게이트 전극(13) 위의 게이트 절연막(15); 게이트 절연막(15)을 개재하여 게이트 전극(13)과 중첩되는 산화물 반도체막(17); 게이트 절연막(15) 및 산화물 반도체막(17) 위의 절연막(33); 절연막(33)의 개구부에서 산화물 반도체막(17)과 접촉되는 한 쌍의 전극(19, 20)을 가진다.
또한, 도 4의 (B)에 도시된 바와 같이 절연막(33)은 순차적으로 적층되는 산화물 절연막(34) 및 금속 산화물막(36)을 가져도 좋다.
또한, 도 4의 (C)에 도시된 트랜지스터와 같이 산화물 반도체막(17) 위에 형성되는 섬 형상의 절연막(35); 및 섬 형상의 절연막(35) 위에 단부가 형성되고 산화물 반도체막(17)과 접촉되는 한 쌍의 전극(19, 20)을 가져도 좋다.
또한, 도 4의 (D)에 도시된 바와 같이 섬 형상의 절연막(35)은 순차적으로 적층되는 산화물 절연막(37) 및 금속 산화물막(38)을 가져도 좋다.
또한, 도 4의 (E)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 절연막(33)은 순차적으로 적층되는 산화물 절연막(34) 및 금속 산화물막(36)을 가져도 좋다.
또한, 도 4의 (F)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 섬 형상의 절연막(35)은 순차적으로 적층되는 산화물 절연막(37) 및 금속 산화물막(38)을 가져도 좋다.
절연막(33, 35)은 도 1의 (B)에 도시된 게이트 절연막(15) 또는 보호막(26)과 마찬가지로 형성할 수 있다.
산화물 절연막(31, 34, 37)은 도 1의 (D)에 도시된 산화물 절연막(25)과 마찬가지로 형성할 수 있다.
금속 산화물막(30, 36, 38)은 도 1의 (D)에 도시된 금속 산화물막(28)과 마찬가지로 형성할 수 있다.
도 4에 도시된 트랜지스터에서는 산화물 반도체막(17)이 절연막(33, 35)으로 덮이기 때문에, 한 쌍의 전극(19, 20)을 형성하는 에칭 시에 산화물 반도체막(17)이 대미지를 받지 않는다. 또한, 산화물 절연막(31, 34, 37)으로서 산소가 첨가된 산화물 절연막을 형성함으로써, 문턱 전압의 음 방향으로의 시프트가 억제된 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 광 BT 스트레스 테스트에 따른 전기 특성의 변동이 적고 신뢰성이 높은 트랜지스터를 제작할 수 있다.
<변형예 3>
실시형태 1에서의 트랜지스터의 변형예에 대하여 도 5를 참조하여 설명한다. 본 변형예에서의 트랜지스터는 다계조 마스크를 이용하여 형성되는 산화물 반도체막(17a) 및 한 쌍의 전극(19a, 20a)을 가지는 것을 특징으로 한다.
도 5의 (A)~(F)에 반도체 장치가 가지는 트랜지스터의 상면도 및 단면도를 도시하였다. 도 5의 (A)는 트랜지스터의 상면도, 도 5의 (B)는 도 5의 (A)를 일점 쇄선 C-D를 따라 자른 단면도, 도 5의 (C)는 도 5의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이다. 또한, 도 5의 (D)~(F)는 도 5의 (C)를 변형한 예이다.
도 5의 (C)에 도시된 바와 같이 게이트 절연막(15) 및 보호막(26) 중 적어도 한쪽이 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 가진다.
또한, 도 5의 (D)에 도시된 바와 같이 보호막(26)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
또한, 도 5의 (E)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다.
또한, 도 5의 (F)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 보호막(26)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
다계조 마스크를 이용하면 두께가 다른 복수의 영역을 가지는 레지스트 마스크를 형성할 수 있다. 이 레지스트 마스크를 이용하여 산화물 반도체막(17a)을 형성한 후에 산소 플라즈마 등에 레지스트 마스크를 노출시키면, 레지스트 마스크의 일부가 제거되어 한 쌍의 전극(19a, 19b)을 형성하기 위한 레지스트 마스크가 된다. 이로써, 산화물 반도체막(17a) 및 한 쌍의 전극(19a, 20a)의 제작 공정에서의 포토리소그래피 공정 수를 삭감할 수 있다.
또한, 다계조 마스크를 이용하여 형성한 산화물 반도체막(17a)의 일부는 평면적으로 볼 때 한 쌍의 전극(19a, 20a)의 외측에 노출된다.
또한, 본 실시형태에서의 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
<변형예 4>
실시형태 1에서의 트랜지스터 위의 절연막의 변형예에 대하여 도 6을 참조하여 설명한다. 본 변형예에서의 트랜지스터는 보호막(26) 위에 유기 절연막(41)을 가진다.
도 6의 (A)에 도시된 트랜지스터 위에 제공되는 보호막(26)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 가진다.
또한, 도 6의 (B)에 도시된 바와 같이 보호막(26)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 금속 산화물막(28), 및 질화물 절연막(27)을 가져도 좋다.
또한, 도 6의 (C)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29) 및 산화물 절연막(31)을 가져도 좋다.
또한, 도 6의 (D)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29), 산화물 절연막(31), 및 금속 산화물막(30)을 가져도 좋다.
또한, 도 6의 (E)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29) 및 산화물 절연막(31)을 가져도 좋다. 또한, 보호막(26)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 가져도 좋다.
또한, 도 6의 (F)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29), 산화물 절연막(31), 및 금속 산화물막(30)을 가져도 좋다. 또한, 보호막(26)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 금속 산화물막(28), 및 질화물 절연막(27)을 가져도 좋다.
유기 절연막(41)으로서는 예를 들어 폴리이미드, 아크릴, 폴리아마이드, 에폭시 등으로 형성되는 유기 수지막을 사용할 수 있다. 유기 절연막(41)의 두께는 500nm 이상 10㎛ 이하인 것이 바람직하다.
또한, 유기 절연막(41)은 보호막(26) 위 전면에 제공되어도 좋다. 또는, 트랜지스터마다 분리되어 각 트랜지스터의 산화물 반도체막(17)과 중첩되도록 제공되어도 좋다. 유기 절연막(41)이 분리되어 형성되어 있으면 외부로부터의 물이 유기 절연막(41)을 통하여 반도체 장치 내에 확산되지 않으므로 바람직하다.
트랜지스터는 보호막(26) 위에 유기 절연막(41)을 가진다. 유기 절연막(41)은 두께가 500nm 이상으로 두껍기 때문에, 게이트 전극(13)에 음의 전압을 인가함으로써 발생되는 전기장이 유기 절연막(41) 표면에 영향을 미치지 않고 유기 절연막(41) 표면에 양의 전하가 대전되기 어렵다. 한편, 유기 절연막(41) 표면에 양의 고정 전하가 존재하더라도 유기 절연막(41)은 두께가 500nm 이상으로 두껍기 때문에 유기 절연막(41) 표면의 양의 고정 전하가 산화물 반도체막(17)과 보호막(26)의 계면에 영향을 주기 어렵다. 이 때문에 산화물 반도체막(17)과 보호막(26)의 계면에 실질적으로 양인 바이어스가 인가되는 상태가 되지 않으므로 트랜지스터의 문턱 전압의 변동이 적다.
<변형예 5>
실시형태 1에서의 트랜지스터 위의 절연막의 변형예에 대하여 설명한다.
도 2의 (D)에 도시된 바와 같이 막(22)을 통하여 산화물 절연막(21)에 산소(24)를 첨가하면 막(22)에 포함되는 금속 원소의 일부가 산화물 절연막(21)에 첨가될 수 있다. 이것은 산소(24)를 산화물 절연막(21)에 첨가할 때 막(22)의 일부가 산화물 절연막(21)에 도입되기 때문이다.
그러므로, 산화물 절연막(21) 상부에 산화물 절연막(21)의 주성분과는 다른 금속 원소, 예를 들어 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 또는 몰리브데넘이 원소 분석에 있어서 검출되는 경우, 산화물 절연막(21)에는 가열에 의하여 방출될 수 있는 산소가 포함되어 있음을 알 수 있다.
예를 들어, 막(22)으로서 IGZO막(In:Ga:Zn=1:4:5(원자수비) 등)을 형성한다. 또한, 막(22)을 통하여 산화물 절연막(21)에 산소(24)를 첨가한다. 그 결과 산화물 절연막(21) 상부에 인듐이 첨가된다. 즉, 산화물 절연막(21)에는 인듐이 포함된다. 또한, 산화물 절연막(21)이 인듐을 포함하는 것은 이차 이온 질량 분석법으로 판단할 수 있다.
또한, 본 실시형태에서의 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과는 다른 구조의 반도체 장치와 그 제작 방법에 대하여 도면을 참조하여 설명한다. 실시형태 1에서의 트랜지스터는 하나의 게이트 전극을 가지는 트랜지스터였지만, 본 실시형태에서의 트랜지스터는 산화물 반도체막을 사이에 끼우는 2개의 게이트 전극을 가진다.
도 7의 (A)~(C)에 반도체 장치가 가지는 트랜지스터의 상면도 및 단면도를 도시하였다. 도 7의 (A)는 트랜지스터의 상면도, 도 7의 (B)는 도 7의 (A)를 일점 쇄선 C-D를 따라 자른 단면도, 도 7의 (C)는 도 7의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이다. 또한, 도 7의 (D)~(F)는 도 7의 (C)를 변형한 예이다.
도 7의 (A)~(C)에 도시된 트랜지스터는 채널 에치형 트랜지스터로, 기판(11) 위에 제공된 게이트 전극(13); 기판(11) 및 게이트 전극(13) 위의 게이트 절연막(15); 게이트 절연막(15)을 개재하여 게이트 전극(13)과 중첩되는 산화물 반도체막(17); 산화물 반도체막(17)과 접촉되는 한 쌍의 전극(19, 20)을 가진다. 또한, 게이트 절연막(15), 산화물 반도체막(17), 및 한 쌍의 전극(19, 20) 위의 게이트 절연막(39); 및 게이트 절연막(39) 위에 형성되는 게이트 전극(40)을 가진다. 게이트 절연막(39)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 가진다. 게이트 전극(40)은 게이트 절연막(15) 및 게이트 절연막(39)에 형성되는 개구부(42, 43)에서 게이트 전극(13)과 접속된다. 또한, 여기서는, 게이트 절연막(15)이 질화물 절연막(29) 및 산화물 절연막(31)의 적층 구조를 가진다. 또한, 게이트 절연막(39)이 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)의 적층 구조를 가진다.
게이트 절연막(15) 및 게이트 절연막(39)에는 복수의 개구부가 형성된다. 대표적으로는, 도 7의 (B)에 도시된 바와 같이, 채널 폭 방향에서 산화물 반도체막(17)을 사이에 끼우도록 개구부(42, 43)를 형성한다. 즉, 산화물 반도체막(17) 측면의 외측에 개구부(42, 43)를 가진다. 개구부(42, 43)에서 게이트 전극(13)과 게이트 전극(40)이 접속된다. 즉, 게이트 전극(13) 및 게이트 전극(40)은 채널 폭 방향에서 게이트 절연막(15) 및 게이트 절연막(39)을 개재하여 산화물 반도체막(17)을 둘러싼다. 또한, 상기 개구부(42, 43)에서 게이트 전극(40)은 산화물 반도체막(17) 측면과 대향한다. 또한, 게이트 절연막(15) 및 게이트 절연막(39)은 개구부를 하나 가져도 좋다. 즉, 게이트 절연막(15) 및 게이트 절연막(39)은 개구부(42) 또는 개구부(43)를 가져도 좋다.
또한, 도 7의 (D)에 도시된 바와 같이 게이트 절연막(39)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 금속 산화물막(28), 및 질화물 절연막(27)을 가져도 좋다.
또한, 도 7의 (E)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29), 산화물 절연막(31), 및 금속 산화물막(30)을 가져도 좋다. 또한, 게이트 절연막(39)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 가져도 좋다.
또한, 도 7의 (F)에 도시된 바와 같이 게이트 절연막(15)은 순차적으로 적층되는 질화물 절연막(29), 산화물 절연막(31), 및 금속 산화물막(30)을 가져도 좋다. 또한, 게이트 절연막(39)은 순차적으로 적층되는 산화물 절연막(23), 산화물 절연막(25), 금속 산화물막(28), 및 질화물 절연막(27)을 가져도 좋다.
도 7의 (B)에 도시된 바와 같이 채널 폭 방향에서 산화물 반도체막(17) 측면과 게이트 전극(40)이 대향한다. 또한, 게이트 전극(13) 및 게이트 전극(40)은 채널 폭 방향에서 게이트 절연막(15) 및 게이트 절연막(39)을 개재하여 산화물 반도체막(17)을 둘러싼다. 그러므로, 산화물 반도체막(17)에는 수직 방향으로부터의 게이트 전계에 더하여 측면 방향으로부터의 게이트 전계가 인가된다. 즉, 산화물 반도체막(17) 전체에 게이트 전계가 인가되며 전류가 산화물 반도체막(17)의 벌크를 흐르기 때문에 트랜지스터에서의 캐리어의 이동량이 증가된다. 그 결과 트랜지스터의 온 전류가 커짐과 함께 전계 효과 이동도가 높아진다. 또한, 게이트 전극(40)의 전계는 산화물 반도체막(17)의 측면, 또는 측면 및 그 근방을 포함하는 단부에 영향을 주기 때문에 산화물 반도체막(17)의 측면 또는 단부에서의 기생 채널의 발생이 억제될 수 있다.
(실시형태 3)
실시형태 1 및 실시형태 2에서의 트랜지스터의 변형예에 대하여 도 8~도 12를 참조하여 설명한다. 실시형태 1 및 실시형태 2에서의 트랜지스터는 단층 구조의 산화물 반도체막을 가졌지만 본 실시형태에서의 트랜지스터는 다층 구조의 산화물 반도체막을 가진다.
도 8의 (A)~(C)에 반도체 장치가 가지는 트랜지스터의 상면도 및 단면도를 도시하였다. 도 8의 (A)는 트랜지스터의 상면도, 도 8의 (B)는 도 8의 (A)를 일점 쇄선 C-D를 따라 자른 단면도, 도 8의 (C)는 도 8의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이다. 또한, 도 8의 (D)~(F)는 도 8의 (C)를 변형한 예이다.
도 8의 (A)~(C)에 도시된 트랜지스터는 게이트 절연막(15)을 개재하여 게이트 전극(13)과 중첩되는 다층막(45)과, 다층막(45)과 접촉되는 한 쌍의 전극(19, 20)을 가진다. 또한, 게이트 절연막(15), 다층막(45), 및 한 쌍의 전극(19, 20) 위에는 보호막(26)이 형성된다.
본 실시형태에서의 트랜지스터에서 다층막(45)은 산화물 반도체막(17) 및 산화물 반도체막(46)을 가진다. 즉, 다층막(45)은 2층 구조이다. 또한, 산화물 반도체막(17)의 일부는 채널 영역으로서 기능한다. 또한, 다층막(45)과 접촉되도록, 보호막(26)이 형성된다.
산화물 반도체막(46)은 산화물 반도체막(17)을 구성하는 원소 중 1종류 이상으로 구성되는 산화물 반도체막이다. 따라서, 산화물 반도체막(17)과 산화물 반도체막(46)의 계면에서 계면 산란이 일어나기 어렵다. 따라서 상기 계면에서는 캐리어의 이동이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.
산화물 반도체막(46)은 적어도 In 또는 Zn을 포함하는 금속 산화물막으로 하며, 대표적으로는 In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)으로 한다. 또한, 산화물 반도체막(46)의 전도띠 하단의 에너지는 산화물 반도체막(17)의 전도띠 하단의 에너지보다 진공 준위에 가깝고, 대표적으로는 산화물 반도체막(46)의 전도띠 하단의 에너지와 산화물 반도체막(17)의 전도띠 하단의 에너지의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉, 산화물 반도체막(46)의 전자 친화력과 산화물 반도체막(17)의 전자 친화력의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
산화물 반도체막(46)이 In을 포함하면 캐리어 이동도(전자 이동도)가 높아지므로 바람직하다.
산화물 반도체막(46)이 In보다 높은 원자수비로 Al, Ga, Y, Zr, La, Ce, 또는 Nd를 포함함으로써, 이하와 같은 효과가 나타날 수 있다. (1) 산화물 반도체막(46)의 에너지 갭이 크다. (2) 산화물 반도체막(46)의 전자 친화력이 작다. (3) 외부로부터의 불순물의 확산을 저감할 수 있다. (4) 산화물 반도체막(17)보다 절연성이 높다. (5) Al, Ga, Y, Zr, La, Ce, 또는 Nd는 산소와의 결합력이 강한 금속 원소이기 때문에 산화물 반도체막(46)에 산소 결손이 발생되기 어렵다.
산화물 반도체막(46)을 In-M-Zn 산화물막으로 하는 경우, In과 M의 합을 100atomic%로 할 때 In과 M의 원자수비율은 바람직하게는 In을 50atomic% 미만, M을 50atomic% 이상, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic% 이상으로 한다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(46)을 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)으로 하는 경우, 산화물 반도체막(17)에 비하여 산화물 반도체막(46)에 포함되는 M(Ga, Y, Zr, La, Ce, 또는 Nd)의 원자수비를 크게 하고, 대표적으로는 산화물 반도체막(17)에 포함되는 상기 원자와 비교하여 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비로 한다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(46)을 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)으로 하는 경우, 산화물 반도체막(46)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체막(17)을 In:M:Zn=x2:y2:z2[원자수비]로 할 때 y1/x1이 y2/x2보다 크게 되도록, 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상이 되도록 한다. y1/x1이 y2/x2보다 2배 이상 큰 것이 더 바람직하고, y1/x1이 y2/x2보다 3배 이상 큰 것이 더욱 바람직하다. 이 때 산화물 반도체막에서 y2가 x2 이상이면 상기 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여할 수 있으므로 바람직하다. 다만, y2가 x2의 3배 이상이 되면 상기 산화물 반도체막을 사용한 트랜지스터의 전계 효과 이동도가 저하되기 때문에 y2는 x2의 3배 미만인 것이 바람직하다.
산화물 반도체막(17)을 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)으로 하는 경우, 산화물 반도체막(17)을 성막하기 위하여 사용하는 타깃에서의 금속 원소의 원자수비는 In:M:Zn=x1:y1:z1일 때 x1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하로 하고, z1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하로 한다. 여기서, z1/y1을 1 이상 6 이하로 하면 산화물 반도체막(17)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등이 있다.
산화물 반도체막(46)을 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)으로 하는 경우, 산화물 반도체막(46)을 성막하기 위하여 사용하는 타깃에서의 금속 원소의 원자수비는 In:M:Zn=x2:y2:z2일 때 x2/y2<x1/y1을 만족시키며 z2/y2는 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하로 한다. 여기서 z2/y2를 1 이상 6 이하로 하면 산화물 반도체막(46)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃에서의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:2:4, In:M:Zn=1.1:2.9:7.5, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:3, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:5:5, In:M:Zn=1:5:6 등이 있다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(46)의 원자수비는 각각 상술한 원자수비의 ±40%의 오차 변동을 포함한다.
산화물 반도체막(46)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 산화물 반도체막(46)을 예를 들어 산화물 반도체막(17)과 마찬가지로 비단결정 구조로 하여도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS, 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다.
산화물 반도체막(46)을 예를 들어, 비정질 구조로 하여도 좋다. 비정질 구조의 산화물 반도체막은 예를 들어, 원자 배열이 무질서하며 결정 성분을 가지지 않는다. 또는 비정질 구조의 산화물막은 예를 들어, 완전한 비정질 구조이며 결정부를 가지지 않는다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(46)으로 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종류 이상을 가지는 혼합막을 구성하여도 좋다. 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역을 가지는 단층 구조일 수 있다. 또한, 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역이 적층된 구조를 가질 수 있다.
여기서는, 산화물 반도체막(17)과 보호막(26) 사이에 산화물 반도체막(46)이 제공되어 있다. 그러므로 산화물 반도체막(46)과 보호막(26) 사이에 불순물 및 결함으로 인하여 포획 준위가 형성되어도, 상기 포획 준위와 산화물 반도체막(17) 사이에 거리가 있기 때문에, 산화물 반도체막(17)을 흐르는 전자가 포획 준위에 포획되기 어렵다. 이 결과, 트랜지스터의 온 전류를 증대시킬 수 있음과 함께 전계 효과 이동도를 높일 수 있다. 포획 준위에 전자가 포획되면 그 전자가 음의 고정 전하가 되어, 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(17)과 포획 준위 사이에 거리가 있으면 포획 준위에서의 전자의 포획을 저감할 수 있어 문턱 전압의 변동을 저감할 수 있다.
또한, 산화물 반도체막(46)은 외부로부터의 불순물을 차폐할 수 있기 때문에, 외부로부터 산화물 반도체막(17)으로 이동하는 불순물의 양을 저감할 수 있다. 또한, 산화물 반도체막(46)은 산소 결손이 형성되기 어렵다. 이러한 이유로 산화물 반도체막(17)의 불순물 농도 및 산소 결손량을 저감할 수 있다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(46)은 각 막을 단순히 적층하는 것이 아니라, 연속 접합(여기서는 특히 전도띠 하단의 에너지가 각 막들 사이에서 연속적으로 변화하는 구조)이 형성되도록 형성된다. 즉, 각 막 사이의 계면에 포획 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 만약에 적층된 산화물 반도체막(17) 및 산화물 반도체막(46) 사이에 불순물이 존재되면, 에너지 띠의 연속성이 없어지며 캐리어가 계면에서 포획되거나 또는 재결합하여 소멸된다.
연속 접합을 형성하기 위해서는 로드록(load lock)실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층할 필요가 있다. 산화물 반도체막에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위하여, 스퍼터링 장치의 각 체임버는 크라이오 펌프와 같은 흡착식 진공 배기 펌프로 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 이용함으로써, 배기계로부터 체임버 내로 가스, 특히 탄소 또는 수소를 포함하는 가스가 역류되지 않도록 해 두는 것이 바람직하다.
또한, 다층막(45) 대신에 도 8의 (D)에 도시된 트랜지스터와 같이 다층막(48)을 가져도 좋다.
다층막(48)은 순차적으로 적층되는 산화물 반도체막(47), 산화물 반도체막(17), 및 산화물 반도체막(46)을 가진다. 즉, 다층막(48)은 3층 구조이다. 또한, 산화물 반도체막(17)이 채널 영역으로서 기능한다.
또한, 게이트 절연막(15) 및 산화물 반도체막(47)이 접촉된다. 즉, 게이트 절연막(15)과 산화물 반도체막(17) 사이에 산화물 반도체막(47)이 제공되어 있다.
또한, 산화물 반도체막(46) 및 보호막(26)이 접촉된다. 즉, 산화물 반도체막(17)과 보호막(26) 사이에 산화물 반도체막(46)이 제공되어 있다.
산화물 반도체막(47)은 산화물 반도체막(46)과 같은 재료 및 형성 방법으로 형성할 수 있다.
산화물 반도체막(47)의 두께는 산화물 반도체막(17)보다 작은 것이 바람직하다. 산화물 반도체막(47)의 두께를 1nm 이상 5nm 이하, 바람직하게는 1nm 이상 3nm 이하로 하면 트랜지스터의 문턱 전압의 변동량을 저감할 수 있다.
본 실시형태에서의 트랜지스터에서는 산화물 반도체막(17)과 보호막(26) 사이에 산화물 반도체막(46)이 제공되어 있다. 그러므로 산화물 반도체막(46)과 보호막(26) 사이에 불순물 및 결함으로 인하여 포획 준위가 형성되어도, 상기 포획 준위와 산화물 반도체막(17) 사이에 거리가 있기 때문에, 산화물 반도체막(17)을 흐르는 전자가 포획 준위에 포획되기 어렵다. 이 결과, 트랜지스터의 온 전류를 증대시킬 수 있음과 함께 전계 효과 이동도를 높일 수 있다. 포획 준위에 전자가 포획되면 그 전자가 음의 고정 전하가 되어, 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(17)과 포획 준위 사이에 거리가 있으면 포획 준위에서의 전자의 포획을 저감할 수 있어 문턱 전압의 변동을 저감할 수 있다.
또한, 산화물 반도체막(46)은 외부로부터의 불순물을 차폐할 수 있기 때문에, 외부로부터 산화물 반도체막(17)으로 이동하는 불순물의 양을 저감할 수 있다. 또한, 산화물 반도체막(46)은 산소 결손이 형성되기 어렵다. 이러한 이유로 산화물 반도체막(17)의 불순물 농도 및 산소 결손량을 저감할 수 있다.
또한, 게이트 절연막(15)과 산화물 반도체막(17) 사이에 산화물 반도체막(47)이 제공되어 있고, 산화물 반도체막(17)과 보호막(26) 사이에 산화물 반도체막(46)이 제공되어 있기 때문에, 산화물 반도체막(47)과 산화물 반도체막(17)의 계면 근방에서의 실리콘이나 탄소의 농도, 산화물 반도체막(17)에서의 실리콘이나 탄소의 농도, 또는 산화물 반도체막(46)과 산화물 반도체막(17)의 계면 근방에서의 실리콘이나 탄소의 농도를 저감할 수 있다.
이와 같은 구조의 트랜지스터는 산화물 반도체막(17)을 포함하는 다층막(48)에 결함이 매우 적기 때문에 트랜지스터의 전기 특성을 향상시킬 수 있고, 대표적으로는 온 전류의 증대 및 전계 효과 이동도의 향상이 가능하다. 또한, 스트레스 테스트의 일례인 BT 스트레스 테스트 및 광 BT 스트레스 테스트에서의 문턱 전압의 변동량이 적고 신뢰성이 높다.
또한, 도 8의 (C)에 도시된 트랜지스터에 게이트 전극(40)을 제공한 구성의 트랜지스터를 제작할 수 있다(도 8의 (E) 참조). 또는, 도 8의 (D)에 도시된 트랜지스터에 게이트 전극(40)을 제공한 구성의 트랜지스터를 제작할 수 있다(도 8의 (F) 참조).
또한, 도 9의 (A)에 도시된 바와 같이 다층막(45) 및 한 쌍의 전극(19, 20) 위에 제공되는 보호막(26)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
또한, 도 9의 (B)에 도시된 바와 같이 다층막(48) 및 한 쌍의 전극(19, 20) 위에 제공되는 보호막(26)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
또한, 도 9의 (C)에 도시된 바와 같이 다층막(45)과 게이트 전극(40) 사이의 게이트 절연막(39)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
또한, 도 9의 (D)에 도시된 바와 같이 다층막(48)과 게이트 전극(40) 사이의 게이트 절연막(39)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
또한, 도 10의 (A)에 도시된 바와 같이 게이트 전극(13)과 다층막(45) 사이의 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다.
또한, 도 10의 (B)에 도시된 바와 같이 게이트 전극(13)과 다층막(48) 사이의 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다.
또한, 도 10의 (C)에 도시된 바와 같이 게이트 전극(13)과 다층막(45) 사이의 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 다층막(45)과 게이트 전극(40) 사이에 게이트 절연막(39)을 가져도 좋다.
또한, 도 10의 (D)에 도시된 바와 같이 게이트 전극(13)과 다층막(48) 사이의 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 다층막(48)과 게이트 전극(40) 사이에 게이트 절연막(39)을 가져도 좋다.
또한, 도 11의 (A)에 도시된 바와 같이 게이트 전극(13)과 다층막(45) 사이의 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 다층막(45) 및 한 쌍의 전극(19, 20) 위에 제공되는 보호막(26)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
또한, 도 11의 (B)에 도시된 바와 같이 게이트 전극(13)과 다층막(48) 사이의 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 다층막(48) 및 한 쌍의 전극(19, 20) 위에 제공되는 보호막(26)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
또한, 도 11의 (C)에 도시된 바와 같이 게이트 전극(13)과 다층막(45) 사이의 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 다층막(45)과 게이트 전극(40) 사이의 게이트 절연막(39)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
또한, 도 11의 (D)에 도시된 바와 같이 게이트 전극(13)과 다층막(48) 사이의 게이트 절연막(15)은 순차적으로 적층되는 산화물 절연막(31) 및 금속 산화물막(30)을 가져도 좋다. 또한, 다층막(48)과 게이트 전극(40) 사이의 게이트 절연막(39)은 순차적으로 적층되는 산화물 절연막(25) 및 금속 산화물막(28)을 가져도 좋다.
<트랜지스터의 띠구조>
다음에, 도 8의 (C)에 도시된 트랜지스터에 제공되는 다층막(45), 및 도 8의 (D)에 도시된 트랜지스터에 제공되는 다층막(48)의 띠구조에 대하여 도 12를 참조하여 설명한다.
여기서는, 예로서 산화물 반도체막(17)에 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용하고, 산화물 반도체막(46)에 에너지 갭이 3.5eV인 In-Ga-Zn 산화물을 사용한다. 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사제 UT-300)로 측정할 수 있다.
산화물 반도체막(17) 및 산화물 반도체막(46)의 진공 준위와 원자가띠 상단 사이의 에너지 차(이온화 퍼텐셜이라고도 함)는 각각 8eV 및 8.2eV이다. 또한, 진공 준위와 원자가띠 상단 사이의 에너지 차는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)로 측정할 수 있다.
따라서, 산화물 반도체막(17) 및 산화물 반도체막(46)의 진공 준위와 전도띠 하단 사이의 에너지 차(전자 친화력이라고도 함)는 각각 4.85eV 및 4.7eV이다.
도 12의 (A)는 트랜지스터에 포함되는 다층막(45)의 띠구조의 일부를 모식적으로 도시한 것이다. 여기서는, 게이트 절연막(15) 및 보호막(26)으로서 산화 실리콘막을 사용하고, 다층막(45)과 산화 실리콘막을 접촉하도록 제공하는 경우에 대하여 설명한다. 또한, 도 12의 (A)에서 EcI1은 산화 실리콘막의 전도띠 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(17)의 전도띠 하단의 에너지를 나타내고, EcS2는 산화물 반도체막(46)의 전도띠 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도띠 하단의 에너지를 나타낸다. 또한, EcI1은 도 12의 (B)에 도시된 게이트 절연막(15)에 상당하고, EcI2는 도 12의 (B)에 도시된 보호막(26)에 상당한다.
도 12의 (A)에 도시된 바와 같이, 산화물 반도체막(17) 및 산화물 반도체막(46)에서 전도띠 하단의 에너지는 장벽이 없고 완만하게 변화한다. 연속적으로 변화한다고 바꿔 말할 수도 있다. 이것은, 다층막(45)과 산화물 반도체막(17)이 공통의 원소를 포함하고, 산화물 반도체막(17)과 산화물 반도체막(46) 사이에서 산소가 상호 이동하여 혼합층이 형성되기 때문이라고 할 수 있다.
도 12의 (A)를 보면 다층막(45)의 산화물 반도체막(17)이 웰(well: 우물)이 되어, 다층막(45)을 사용한 트랜지스터에서 채널 영역이 산화물 반도체막(17)에 형성되는 것을 알 수 있다. 또한, 다층막(45)의 전도띠 하단의 에너지는 연속적으로 변화하고 있기 때문에, 산화물 반도체막(17)과 산화물 반도체막(46)이 연속 접합되어 있다고 할 수도 있다.
또한, 산화물 반도체막(46)과 보호막(26)의 계면 근방에 불순물이나 결함에 기인한 포획 준위가 형성되어도, 산화물 반도체막(46)이 제공되어 있음으로써 산화물 반도체막(17)과 상기 포획 준위를 멀리할 수 있다. 다만, EcS1과 EcS2의 에너지 차가 작은 경우, 산화물 반도체막(17)의 전자가 이 에너지 차를 넘어 포획 준위에 도달할 수 있다. 포획 준위에 전자가 포획되면 절연막과의 계면에 음의 고정 전하가 발생되어 트랜지스터의 문턱 전압이 양 방향으로 시프트된다. 따라서, EcS1과 EcS2의 에너지 차는 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어 전기 특성이 안정되므로 바람직하다.
도 12의 (B)는 트랜지스터에 포함되는 다층막(48)의 띠구조의 일부를 모식적으로 도시한 것이다. 여기서는, 게이트 절연막(15) 및 보호막(26)으로서 산화 실리콘막을 사용하고, 다층막(48)과 산화 실리콘막을 접촉하도록 제공하는 경우에 대하여 설명한다. 또한, 도 12의 (B)에서 EcI1은 산화 실리콘막의 전도띠 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(17)의 전도띠 하단의 에너지를 나타내고, EcS2는 산화물 반도체막(46)의 전도띠 하단의 에너지를 나타내고, EcS3은 산화물 반도체막(47)의 전도띠 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도띠 하단의 에너지를 나타낸다. 또한, EcI1은 도 8의 (D)에 도시된 게이트 절연막(15)에 상당하고, EcI2는 도 8의 (D)에 도시된 보호막(26)에 상당한다.
도 12의 (B)에 도시된 바와 같이, 산화물 반도체막(47), 산화물 반도체막(17) 및 산화물 반도체막(46)에서 전도띠 하단의 에너지는 장벽이 없고 완만하게 변화한다. 연속적으로 변화한다고 바꿔 말할 수도 있다. 이것은, 다층막(45)과 산화물 반도체막(17)이 공통의 원소를 포함하고, 산화물 반도체막(17)과 산화물 반도체막(47) 사이, 및 산화물 반도체막(17)과 산화물 반도체막(46) 사이에서 산소가 상호 이동하여 혼합층이 형성되기 때문이라고 할 수 있다.
도 12의 (B)를 보면 다층막(45)의 산화물 반도체막(17)이 웰이 되어, 다층막(48)을 사용한 트랜지스터에서 채널 영역이 산화물 반도체막(17)에 형성되는 것을 알 수 있다. 또한, 다층막(48)의 전도띠 하단의 에너지는 연속적으로 변화하고 있기 때문에, 산화물 반도체막(47)과 산화물 반도체막(17)과 산화물 반도체막(46)이 연속 접합되어 있다고 할 수도 있다.
또한, 산화물 반도체막(17)과 보호막(26)의 계면 근방, 및 산화물 반도체막(17)과 게이트 절연막(15)의 계면 근방에는 불순물이나 결함에 기인하여 포획 준위가 형성될 수 있지만, 도 12의 (B)에 도시된 바와 같이 산화물 반도체막(46) 및 산화물 반도체막(47)이 제공되어 있음으로써 산화물 반도체막(17)과 상기 포획 준위를 멀리할 수 있다. 다만, EcS1과 EcS2의 에너지 차, 및 EcS1과 EcS3의 에너지 차가 작은 경우, 산화물 반도체막(17)의 전자가 이 에너지 차를 넘어 포획 준위에 도달할 수 있다. 포획 준위에 전자가 포획되면 절연막과의 계면에 음의 고정 전하가 발생되어 트랜지스터의 문턱 전압이 양 방향으로 시프트된다. 따라서, EcS1과 EcS2의 에너지 차, 및 EcS1과 EcS3의 에너지 차는 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어 전기 특성이 안정되므로 바람직하다.
또한, 산화물 반도체막(46) 대신에 In-M 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)로 형성되는 금속 산화물막을 사용할 수 있다. 다만, 이 금속 산화물막이 채널 영역의 일부로서 기능하는 것을 방지하기 위하여, 금속 산화물막에는 도전율이 충분히 낮은 재료를 사용한다. 또는, 금속 산화물막에는 전자 친화력(진공 준위와 전도띠 하단의 에너지 차)이 산화물 반도체막(17)보다 작고, 전도띠 하단의 에너지가 산화물 반도체막(17)의 전도띠 하단의 에너지와 차분(밴드 오프셋)을 가지는 재료를 사용한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차가 생기는 것을 억제하기 위해서는, 금속 산화물막의 전도띠 하단의 에너지가 산화물 반도체막(17)의 전도띠 하단의 에너지보다 0.2eV만큼 진공 준위에 가까운 재료, 바람직하게는 0.5eV 이상만큼 진공 준위에 가까운 재료를 적용하는 것이 바람직하다.
또한, In에 대한 원소 M의 원자수비를 높임으로써 금속 산화물막의 에너지 갭을 크게 하여, 전자 친화력을 작게 할 수 있다. 예를 들어, 금속 산화물막에 In-M 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)로 구성되는 재료를 사용하는 경우, 산화물 반도체막(17)과의 사이에 전도띠의 밴드 오프셋이 형성됨으로써 금속 산화물막에 채널이 형성되는 것을 억제하기 위해서는 금속 산화물막을, In:M=x:y[원자수비]일 때 y/(x＋y)를 0.75 이상 1 이하, 바람직하게는 0.78 이상 1 이하, 더 바람직하게는 0.80 이상 1 이하로 하는 것이 바람직하다. 다만, 금속 산화물막에는 주성분인 인듐, M, 및 산소 이외의 원소가 불순물로서 혼입되어 있어도 좋다. 이 때 불순물의 비율은 0.1% 이하가 바람직하다.
또한, 금속 산화물막을 스퍼터링법으로 형성하는 경우, In에 대한 원소 M의 원자수비를 높임으로써 성막 시의 파티클 수를 저감할 수 있다. 파티클 수를 저감하기 위해서는 In:M=x:y[원자수비]일 때 y/(x+y)를 0.90 이상, 예를 들어 0.93으로 하면 좋다. 다만, 금속 산화물막을 스퍼터링법으로 형성하는 경우, In에 대한 M의 원자수비가 지나치게 높으면, 타깃의 절연성이 높은 것에 의하여 DC 방전을 이용한 성막이 곤란해지므로 RF 방전을 적용해야 하게 된다. 따라서, 대면적 기판에 대응할 수 있는 DC 방전을 이용하여 성막을 수행하기 위해서는 y/(x+y)를 0.96 이하, 바람직하게는 0.95 이하, 예를 들어 0.93으로 하면 좋다. 대면적 기판에 대응한 성막 방법을 이용함으로써 반도체 장치의 생산성을 높일 수 있다.
또한, 금속 산화물막은 막 내에 스피넬형 결정이 포함되지 않는 것이 바람직하다. 금속 산화물막(110) 내에 스피넬형 결정이 포함되면 스피넬형 결정과 다른 영역 사이에서 한 쌍의 전극(19, 20)의 구성 원소가 산화물 반도체막(17)으로 확산될 수 있기 때문이다. 예를 들어, 금속 산화물막으로서 In-M 산화물막을 사용하며 M으로서 2가의 금속 원자(예를 들어, 아연 등)를 포함하지 않는 구성으로 함으로써, 스피넬형 결정을 포함하지 않는 금속 산화물막을 형성할 수 있으므로 바람직하다.
금속 산화물막의 두께는 한 쌍의 전극(19, 20)의 구성 원소가 산화물 반도체막(17)으로 확산되는 것을 억제할 수 있는 두께 이상, 보호막(26)으로부터 산화물 반도체막(17)으로의 산소의 공급을 억제하는 두께 미만으로 한다. 예를 들어, 금속 산화물막의 두께를 10nm 이상으로 하면 한 쌍의 전극(19, 20)의 구성 원소가 산화물 반도체막(17)으로 확산되는 것을 억제할 수 있다. 또한, 금속 산화물막의 두께를 100nm 이하로 함으로써 보호막(26)으로부터 산화물 반도체막(17)으로 산소를 효과적으로 공급할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1과는 다른 구조의 반도체 장치와 그 제작 방법에 대하여 도면을 참조하여 설명한다. 본 실시형태에서의 트랜지스터는 톱 게이트 구조의 트랜지스터인 점에서 실시형태 1 및 실시형태 2에서의 트랜지스터와 다르다.
<1. 트랜지스터의 구조>
도 13의 (A)~(F)에 트랜지스터의 상면도 및 단면도를 도시하였다. 도 13의 (A)는 트랜지스터의 상면도, 도 13의 (B)는 도 13의 (A)를 일점 쇄선 C-D를 따라 자른 단면도, 도 13의 (C)는 도 13의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이다. 또한, 도 13의 (D)~(F)는 도 13의 (C)를 변형한 예이다.
도 13의 (A)~(C)에 도시된 트랜지스터는 보호막(53) 위에 형성되는 산화물 반도체막(55); 산화물 반도체막(55)과 접촉되는 한 쌍의 전극(57, 58); 산화물 반도체막(55) 및 한 쌍의 전극(57, 58)과 접촉되는 게이트 절연막(59); 및 게이트 절연막(59)을 개재하여 산화물 반도체막(55)과 중첩되는 게이트 전극(61)을 가진다. 또한, 보호막(53), 한 쌍의 전극(57, 58), 게이트 절연막(59), 및 게이트 전극(61) 위에 절연막(63)이 형성되어도 좋다.
본 실시형태에서 산화물 반도체막(55)과 접촉되는 막(대표적으로는 보호막(53) 및 게이트 절연막(59) 중 적어도 한쪽)이 산화물 절연막을 가지고, 산화물 절연막은 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 것을 특징으로 한다. 바꿔 말하면 보호막(53) 및 게이트 절연막(59) 중 적어도 한쪽이 산소가 첨가된 산화물 절연막을 가지는 것을 특징으로 한다. 바꿔 말하면 보호막(53) 및 게이트 절연막(59) 중 적어도 한쪽이 화학량론적 조성을 만족시키는 양보다 많은 산소를 포함하는 산화물 절연막을 가지는 것을 특징으로 한다. 바꿔 말하면 보호막(53) 및 게이트 절연막(59) 중 적어도 한쪽이 가열 처리에 의하여 산소를 방출하는 산화물 절연막인 것을 특징으로 한다. 보호막(53) 및 게이트 절연막(59) 중 적어도 한쪽은 도 1의 (B)에 도시된 게이트 절연막(15) 및 보호막(26)과 마찬가지로 형성할 수 있다.
보호막(53) 및 게이트 절연막(59) 중 적어도 한쪽으로서 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 사용하고, 가열 처리를 수행하면 산화물 절연막에 포함되는 산소를 산화물 반도체막으로 이동시켜 산화물 반도체막의 산소 결손량을 저감할 수 있다. 그 결과 산화물 반도체막을 가지는 트랜지스터의 전기 특성의 신뢰성을 높일 수 있다.
또한, 도 13의 (D)에 도시된 바와 같이 보호막(53)과 산화물 반도체막(55) 사이에 금속 산화물막(60)을 가져도 좋다.
또한, 도 13의 (E)에 도시된 바와 같이 게이트 절연막(59)은 순차적으로 적층되는 산화물 절연막(62) 및 금속 산화물막(64)을 가져도 좋다.
또한, 도 13의 (F)에 도시된 바와 같이 보호막(53)과 산화물 반도체막(55) 사이에 금속 산화물막(60)을 가져도 좋다. 또한, 게이트 절연막(59)은 순차적으로 적층되는 산화물 절연막(62) 및 금속 산화물막(64)을 가져도 좋다.
산화물 절연막(62)은 도 1의 (D)에 도시된 산화물 절연막(25)과 마찬가지로 형성할 수 있다.
금속 산화물막(60, 64)은 도 1의 (D)에 도시된 금속 산화물막(28)과 마찬가지로 형성할 수 있다.
또한, 도 31에 도시된 트랜지스터에서 산화물 반도체막(55)과 접촉되는 막(대표적으로는 보호막(53) 및 게이트 절연막(59) 중 적어도 한쪽)이 산화물 절연막을 가지고, 산화물 절연막은 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하라도 좋다.
도 31에 도시된 트랜지스터는 보호막(53) 위에 형성되는 산화물 반도체막(55); 산화물 반도체막(55)과 접촉되는 게이트 절연막(59); 및 게이트 절연막(59)을 개재하여 산화물 반도체막(55)과 중첩되는 게이트 전극(61)을 가진다. 또한, 보호막(53), 산화물 반도체막(55), 게이트 절연막(59), 및 게이트 전극(61) 위에 절연막(63)이 형성되어도 좋다. 또한, 절연막(63) 위에 절연막(65)이 형성되어도 좋다. 또한, 절연막(63, 65)의 개구부에 한 쌍의 전극(57, 58)이 형성되어도 좋다. 한 쌍의 전극(57, 58)은 산화물 반도체막(55)과 접촉된다.
또한, 게이트 전극(61)을 마스크로서 이용하여 산화물 반도체막(55)에 산소 결손을 형성하는 원소를 첨가함으로써 산화물 반도체막(55)에 저저항 영역을 형성할 수 있다. 산소 결손을 형성하는 원소의 대표적인 예로서는 수소, 붕소, 탄소, 질소, 플루오린, 알루미늄, 실리콘, 인, 염소, 희가스 원소 등이 있다. 희가스 원소의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 있다.
또한, 절연막(63)이 수소를 포함하는 경우, 절연막(63)에 포함되는 수소가 산화물 반도체막(55)에 확산된다. 그 결과 산화물 반도체막(55)에서 절연막(63)과 접촉되는 영역에 저저항 영역을 형성할 수 있다. 수소를 포함하는 절연막의 대표적인 예로서 질화 실리콘막, 질화 알루미늄막 등이 있다.
이하에서 트랜지스터의 다른 구성에 대하여 자세히 설명한다.
기판(51)에는 실시형태 1에서 기판(11)으로서 사용할 수 있는 것으로서 열거한 기판을 적절히 사용할 수 있다.
게이트 절연막(59)으로서 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 형성하는 경우, 보호막(53)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등을 사용하여 형성할 수 있다.
보호막(53)의 두께는 50nm 이상, 바람직하게는 200nm 이상 3000nm 이하, 더 바람직하게는 300nm 이상 1000nm 이하로 할 수 있다. 보호막(53)으로서 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 형성하는 경우, 보호막(53)을 두껍게 함으로써 보호막(53)의 산소 분자 방출량을 증가시킬 수 있음과 함께 보호막(53)과 나중에 형성되는 산화물 반도체막의 계면에서의 계면 준위 밀도를 저감할 수 있다.
산화물 반도체막(55)은 실시형태 1에서의 산화물 반도체막(17)과 마찬가지로 형성할 수 있다.
한 쌍의 전극(57, 58)은 실시형태 1에서의 한 쌍의 전극(19, 20)과 마찬가지로 형성할 수 있다.
또한, 본 실시형태에서는 한 쌍의 전극(57, 58)을 산화물 반도체막(55)과 게이트 절연막(59) 사이에 제공하였지만, 보호막(53)과 산화물 반도체막(55) 사이에 제공하여도 좋다.
보호막(53)으로서 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막을 형성하는 경우, 게이트 절연막(59)은 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 사용하여 형성하면 좋고, 적층 구조 또는 단층 구조로 한다. 또한, 산화물 반도체막(55)과의 계면 특성을 향상시키기 위하여, 게이트 절연막(59)에서 적어도 산화물 반도체막(55)과 접촉되는 영역은 산화물 절연막으로 하는 것이 바람직하다.
또한, 게이트 절연막(59)으로서 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막을 제공함으로써 산화물 반도체막(55)으로부터 산소가 외부로 확산되는 것과, 외부로부터 산화물 반도체막(55)으로 수소, 물 등이 침입하는 것을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막은 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 사용하여 형성한다.
또한, 게이트 절연막(59)에 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설 전류를 저감할 수 있다.
게이트 절연막(59)의 두께는 예를 들어, 5nm 이상 400nm 이하, 바람직하게는 10nm 이상 300nm 이하, 더 바람직하게는 15nm 이상 100nm 이하로 한다.
게이트 전극(61)은 실시형태 1에서의 게이트 전극(13)과 마찬가지로 형성할 수 있다.
절연막(63)으로서는 두께가 30nm 이상 500nm 이하, 바람직하게는 100nm 이상 400nm 이하인 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 질화 알루미늄막 등을 사용하면 좋고, 적층 구조 또는 단층 구조로 한다.
또한, 절연막(63)은 보호막(53)과 같이 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막과, 수소, 물 등의 블로킹 특성을 가지는 절연막의 적층 구조로 하여도 좋다. 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막으로서는 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막, 질화 실리콘막 등이 있다. 이로써, 가열 처리에 있어서 게이트 절연막(59) 또는/및 보호막(53)에 포함되는 산소가 산화물 반도체막(55)에 공급되기 때문에 게이트 절연막(59) 또는/및 보호막(53)과, 산화물 반도체막(55)의 계면 준위 밀도를 저감할 수 있다. 또한, 산화물 반도체막(55)에 포함되는 산소 결손량을 저감할 수 있다.
<2. 트랜지스터의 제작 방법>
다음에, 도 13의 (A)~(C)에 도시된 트랜지스터의 제작 방법에 대하여 도 14를 참조하여 설명한다. 또한, 도 14의 (A)~(E)는 각각 도 13의 (A)를 일점 쇄선 A-B를 따라 자른 채널 길이 방향의 단면도와, 일점 쇄선 C-D를 따라 자른 채널 폭 방향의 단면도이다.
도 14의 (A)에 도시된 바와 같이 기판(51) 위에 산화물 절연막(52)을 형성한다. 다음에, 산화물 절연막(52) 위에 막(54)을 형성한 후, 막(54)을 통하여 산화물 절연막(52)에 산소(56)를 첨가한다. 또한, 이 공정에서 막(54)에도 산소가 첨가된다.
막(54)의 형성 방법으로서는 실시형태 1에 기재된 막(22)의 형성 방법을 적절히 사용할 수 있다.
산소(56)의 첨가 방법으로서는 실시형태 1에 기재된 산소(24)의 첨가 방법을 적절히 사용할 수 있다.
상술한 공정에 의하여 도 14의 (B)에 도시된 바와 같이 24℃, 0.5wt/vol%의 플루오린산에 침지할 때의 에칭 속도가 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하인 산화물 절연막인 보호막(53)과, 금속 산화물막(60)을 형성할 수 있다.
다음에, 도 14의 (C)에 도시된 바와 같이, 보호막(53) 위에 산화물 반도체막(55)을 형성한다.
산화물 반도체막(55)의 형성 방법으로서는 실시형태 1에서의 산화물 반도체막(17)과 같은 형성 방법을 적절히 사용할 수 있다.
또한, CAAC-OS막에 포함되는 결정부의 배향을 높이기 위해서는, 산화물 반도체막의 하지 절연막인 보호막(53)의 표면의 평탄성을 높이는 것이 바람직하다. 대표적으로는, 보호막(53)의 평균 면 거칠기(Ra)를 1nm 이하, 0.3nm 이하, 또는 0.1nm 이하로 하는 것이 바람직하다.
보호막(53)의 표면의 평탄성을 높이는 평탄화 처리로서는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리, 건식 에칭 처리, 진공의 체임버에 불활성 가스, 예를 들어 아르곤 가스를 도입하고 피처리면을 음극이 되도록 전계를 인가하여 표면의 미세한 요철을 평탄화하는 플라즈마 처리(소위 역스퍼터링) 등 중 하나 또는 복수를 적용할 수 있다.
다음에, 도 14의 (D)에 도시된 바와 같이, 한 쌍의 전극(57, 58)을 형성한다. 한 쌍의 전극(57, 58)의 형성 방법으로서는 실시형태 1에서의 한 쌍의 전극(19, 20)과 같은 형성 방법을 적절히 사용할 수 있다. 또는, 인쇄법 또는 잉크젯법으로 한 쌍의 전극(57, 58)을 형성할 수 있다.
다음에, 도 14의 (E)에 도시된 바와 같이 게이트 절연막(59), 게이트 전극(61), 및 절연막(63)을 형성한다.
게이트 절연막(59)은 스퍼터링법, CVD법, 증착법 등으로 형성한다. 게이트 전극(61)이 되는 막은 스퍼터링법, CVD법, 증착법 등으로 형성한다.
게이트 절연막(59) 위에 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한다. 다음에, 도전막 위에 포토리소그래피 공정으로 마스크를 형성한다. 다음에, 이 마스크를 이용하여 절연막 및 도전막의 일부를 에칭하여 게이트 전극(61)을 형성한다. 이 후, 마스크를 제거한다.
절연막(63)은 스퍼터링법, CVD법, 인쇄법, 도포법 등을 적절히 사용하여 형성할 수 있다.
다음에, 실시형태 1과 마찬가지로 가열 처리를 수행하여도 좋다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
상술한 공정에 의하여, 도 13의 (C)에 도시된 트랜지스터를 제작할 수 있다.
또한, 도 14의 (B)에 도시된 금속 산화물막(60)을 제거하지 않고 도 14의 (C)~(E)에 도시된 공정을 수행함으로써 도 13의 (D)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태에 의하여 문턱 전압의 시프트가 저감된 트랜지스터를 제작할 수 있다. 또한, 전기 특성의 변동이 저감된 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에서의 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
<변형예 1>
실시형태 4에서의 트랜지스터의 변형예에 대하여 도 15를 참조하여 설명한다. 본 변형예에서의 트랜지스터는 한 쌍의 전극과 게이트 절연막 사이에 산화물 반도체막을 가지는 예이다.
도 15의 (A)~(C)는 본 발명의 일 형태에 따른 반도체 장치가 가지는 트랜지스터의 상면도 및 단면도이다. 도 15의 (A)는 상면도이고, 도 15의 (B)는 도 15의 (A)를 일점 쇄선 C-D를 따라 자른 단면도이고, 도 15의 (C)는 도 15의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이다. 또한, 도 15의 (D)~(F)는 도 15의 (C)를 변형한 예이다.
도 15의 (A)~(C)에 도시된 트랜지스터는 보호막(53) 위의 산화물 반도체막(73); 산화물 반도체막(73) 위의 산화물 반도체막(55); 산화물 반도체막(55) 및 산화물 반도체막(73)과 접촉되는 한 쌍의 전극(57, 58); 산화물 반도체막(55) 및 한 쌍의 전극(57, 58)과 접촉되는 산화물 반도체막(75); 산화물 반도체막(75) 위의 게이트 절연막(59); 및 게이트 절연막(59)을 개재하여 산화물 반도체막(55)과 중첩되는 게이트 전극(61)을 가진다. 또한, 보호막(53), 한 쌍의 전극(57, 58), 산화물 반도체막(75), 게이트 절연막(59), 및 게이트 전극(61) 위에 절연막(63)이 형성되어도 좋다.
트랜지스터에서 보호막(53)은 볼록부를 가지고, 보호막(53)의 볼록부 위에 산화물 반도체막(73) 및 산화물 반도체막(55)이 순차적으로 적층된다.
또한, 도 15의 (D)에 도시된 바와 같이 보호막(53)과 산화물 반도체막(55) 사이에 금속 산화물막(60)을 가져도 좋다.
또한, 도 15의 (E)에 도시된 바와 같이 게이트 절연막(59)은 순차적으로 적층되는 산화물 절연막(66) 및 금속 산화물막(68)을 가져도 좋다.
또한, 도 15의 (F)에 도시된 바와 같이 보호막(53)과 산화물 반도체막(55) 사이에 금속 산화물막(60)을 가져도 좋다. 또한, 게이트 절연막(59)은 순차적으로 적층되는 산화물 절연막(66) 및 금속 산화물막(68)을 가져도 좋다.
산화물 절연막(66)은 도 1의 (D)에 도시된 산화물 절연막(25)과 마찬가지로 형성할 수 있다.
금속 산화물막(60, 68)은 도 1의 (D)에 도시된 금속 산화물막(28)과 마찬가지로 형성할 수 있다.
산화물 반도체막(75)은 도 15의 (C)에 도시된 바와 같이 산화물 반도체막(55)의 상면, 및 한 쌍의 전극(57, 58)의 상면 및 측면에 접촉되고, 도 15의 (B)에 도시된 바와 같이 보호막(53)의 볼록부의 측면, 산화물 반도체막(73)의 측면, 산화물 반도체막(55)의 측면 및 상면에 접촉된다.
도 15의 (B)에 도시된 바와 같이 트랜지스터의 채널 폭 방향에서 게이트 전극(61)은 산화물 반도체막(75) 및 게이트 절연막(59)을 개재하여 산화물 반도체막(55)의 상면 및 측면과 면한다.
게이트 전극(61)은 산화물 반도체막(55)을 전기적으로 둘러싼다. 이 구조에 의하여 트랜지스터의 온 전류를 증대시킬 수 있다. 이와 같은 트랜지스터의 구조를 Surrounded Channel(S-Channel) 구조라고 한다. 또한, S-Channel 구조에서는 전류는 산화물 반도체막(55)의 전체(벌크)를 흐른다. 산화물 반도체막(55)의 내부를 전류가 흐름으로써 계면 산란의 영향을 받기 어려워지기 때문에 온 전류가 증대될 수 있다. 또한, 산화물 반도체막(55)을 두껍게 하면 온 전류를 증대시킬 수 있다.
또한, 트랜지스터의 채널 길이 및 채널 폭을 미세화할 때 레지스트 마스크를 후퇴시키면서 한 쌍의 전극이나 산화물 반도체막 등을 형성하면, 한 쌍의 전극이나 산화물 반도체막의 단부가 둥그스름해지는(곡면을 가지게 되는) 경우가 있다. 이로써 산화물 반도체막(55) 위에 형성되는 산화물 반도체막(75) 및 게이트 절연막(59)의 피복성을 향상시킬 수 있다. 또한, 한 쌍의 전극(57, 58)의 단부에 발생될 우려가 있는 전계 집중을 완화시킬 수 있어, 트랜지스터의 열화를 억제할 수 있다.
또한, 트랜지스터의 미세화에 의하여 집적도를 높이고 고밀도화할 수 있다. 예를 들어, 트랜지스터의 채널 길이를 100nm 이하, 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하로 하고, 트랜지스터의 채널 폭을 100nm 이하, 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하로 할 수 있다. 본 발명의 일 형태에 따른 트랜지스터는 상술한 바와 같이 채널 폭이 축소되어도, S-Channel 구조에 의하여 온 전류가 증대될 수 있다.
또한, 산화물 반도체막(73)에는 실시형태 3에서의 산화물 반도체막(46)의 재료를 적절히 사용할 수 있다. 또한, 도 14의 (C)에서 산화물 반도체막(55)이 되는 막을 성막하기 전에 산화물 반도체막(73)이 되는 막을 형성한다. 다음에, 산화물 반도체막(73)이 되는 막 및 산화물 반도체막(55)이 되는 막을 가공함으로써 산화물 반도체막(73) 및 산화물 반도체막(55)을 형성할 수 있다.
산화물 반도체막(75)에는 실시형태 3에서의 산화물 반도체막(47)의 재료를 적절히 사용할 수 있다. 또한, 도 14의 (E)에서 게이트 절연막(59)이 되는 막을 성막하기 전에 산화물 반도체막(75)이 되는 막을 형성한다. 다음에, 게이트 절연막(59)이 되는 막 및 게이트 전극(61)이 되는 막을 형성한 후, 각각을 동시에 가공함으로써 산화물 반도체막(75), 게이트 절연막(59), 및 게이트 전극(61)을 형성할 수 있다.
또한, 산화물 반도체막(73)은 산화물 반도체막(55)의 계면 준위의 생성을 억제하는 효과가 상실되지 않을 정도의 두께이면 좋다. 예를 들어, 산화물 반도체막(55)은 산화물 반도체막(73)의 두께에 대하여 1배보다 크고, 바람직하게는 2배 이상, 더 바람직하게는 4배 이상, 더욱 바람직하게는 6배 이상의 두께인 영역을 가지면 좋다. 또한, 트랜지스터의 온 전류를 증대시킬 필요가 없으면 이에 한정되지 않고 산화물 반도체막(73)이 산화물 반도체막(55)의 두께 이상의 두께인 영역을 가져도 좋다.
또한, 산화물 반도체막(75)도 산화물 반도체막(73)과 마찬가지로 산화물 반도체막(55)의 계면 준위의 생성을 억제하는 효과가 상실되지 않을 정도의 두께인 영역을 가지면 좋다. 예를 들어, 산화물 반도체막(73)과 같거나 그 이하의 두께인 영역을 가지면 좋다. 산화물 반도체막(75)이 두꺼우면, 게이트 전극(61)에 의한 전계가 산화물 반도체막(55)에 도달되기 어려워질 우려가 있기 때문에 산화물 반도체막(75)은 얇게 형성하는 것이 바람직하다. 예를 들어, 산화물 반도체막(55)의 두께보다 얇은 영역을 가지면 좋다. 또한, 이에 한정되지 않고 산화물 반도체막(75)의 두께는 게이트 절연막(59)의 내압을 고려하여 트랜지스터의 구동 전압에 따라 적절히 설정하면 좋다.
반도체 장치의 고집적화를 위해서는 트랜지스터의 미세화가 필수적이다. 한편, 트랜지스터를 미세화하면 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 채널 폭이 축소되면 온 전류가 저하된다.
하지만, 본 발명의 일 형태에 따른 트랜지스터는 상술한 바와 같이 산화물 반도체막(55)의 채널이 형성되는 영역을 덮도록 산화물 반도체막(75)이 형성되어 있고, 채널 영역과 게이트 절연막(59)이 접촉되지 않는 구성이다. 그러므로, 산화물 반도체막(55)과 게이트 절연막(59)의 계면에서 일어나는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 산화물 반도체막을 진성 또는 실질적으로 진성으로 하면, 산화물 반도체막에 포함되는 캐리어 수의 감소에 의하여 전계 효과 이동도가 저하될 우려가 있다. 그러나, 본 발명의 일 형태에 따른 트랜지스터에서는 산화물 반도체막(55)에 수직 방향으로부터의 게이트 전계에 더하여, 측면 방향으로부터의 게이트 전계가 인가된다. 즉, 산화물 반도체막(55) 전체에 게이트 전계가 인가되어 전류는 산화물 반도체막(55)의 벌크를 흐른다. 이에 의하여 고순도 진성화에 의한 전기 특성의 변동을 억제하면서, 트랜지스터의 전계 효과 이동도의 향상을 도모할 수 있게 된다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 산화물 반도체막(55)을 산화물 반도체막(73) 위에 가짐으로써 계면 준위가 형성되기 어려워지는 효과나, 산화물 반도체막(55)을 산화물 반도체막(73)과 산화물 반도체막(75) 사이에 가짐으로써, 상하로부터의 불순물 혼입의 영향이 배제될 수 있는 효과 등을 아울러 가진다. 그러므로, 산화물 반도체막(55)은 산화물 반도체막(73)과 산화물 반도체막(75)으로 둘러싸인 구조(또한, 게이트 전극(61)으로 전기적으로 둘러싸인 구조)가 되어, 상술한 트랜지스터의 온 전류의 향상뿐만 아니라 문턱 전압의 안정화가 가능해진다. 따라서, 게이트 전극의 전압이 0V일 때 소스와 드레인 사이를 흐르는 전류를 저감할 수 있어, 소비 전력을 저감할 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화됨으로써 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
이와 같이 본 발명의 일 형태에 따른 트랜지스터는 다양한 타입의 트랜지스터로 할 수 있다. 경우 또는 상황에 따라서 예를 들어, 플레너형, FIN(핀)형, TRI-GATE(트라이 게이트)형 등의 트랜지스터로 할 수 있다.
또한, 본 실시형태에서의 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 패널의 구성예에 대하여 설명한다.
<구성예>
도 16의 (A)는 본 발명의 일 형태에 따른 표시 패널의 상면도이고, 도 16의 (B)는 본 발명의 일 형태에 따른 표시 패널의 화소에 액정 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 16의 (C)는 본 발명의 일 형태에 따른 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
화소부에 배치되는 트랜지스터는 상술한 실시형태와 같이 형성할 수 있다. 또한, 상술한 트랜지스터는 n채널형 트랜지스터로 하기 쉬우므로, 구동 회로 중 n채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일한 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상술한 실시형태에서의 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 블록 다이어그램의 일례를 도 16의 (A)에 도시하였다. 표시 장치의 기판(900) 위에는 화소부(901), 제 1 주사선 구동 회로(902), 제 2 주사선 구동 회로(903), 및 신호선 구동 회로(904)가 제공되어 있다. 화소부(901)에는 복수의 신호선이 신호선 구동 회로(904)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(902) 및 제 2 주사선 구동 회로(903)로부터 연장되어 배치되어 있다. 또한 주사선과 신호선의 교차 영역에는 각각 표시 소자를 가지는 화소가 매트릭스 형태로 제공되어 있다. 또한, 표시 장치의 기판(900)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속되어 있다.
도 16의 (A)에서는 제 1 주사선 구동 회로(902), 제 2 주사선 구동 회로(903), 및 신호선 구동 회로(904)는 화소부(901)와 동일한 기판(900) 위에 형성되어 있다. 이 때문에 외부에 제공하는 구동 회로 등의 부품 수가 줄어듦으로 비용의 저감을 도모할 수 있다. 또한, 기판(900) 외부에 구동 회로를 제공하는 경우에는 배선을 연장시킬 필요가 있고, 배선 간의 접속 수가 늘어난다. 동일한 기판(900) 위에 구동 회로를 제공하면 배선 간의 접속 수를 줄일 수 있어, 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
<액정 패널>
또한, 화소의 회로 구성의 일례를 도 16의 (B)에 도시하였다. 여기서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로에 대하여 설명한다.
이 화소 회로는 하나의 화소에 복수의 화소 전극을 가지는 구성에 적용할 수 있다. 각 화소 전극은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호로 구동될 수 있도록 구성되어 있다. 이에 의하여 멀티 도메인 구조로 설계된 화소의 화소 전극들에 인가하는 신호를 각각 독립적으로 제어할 수 있다.
트랜지스터(916)의 게이트 배선(912)과, 트랜지스터(917)의 게이트 배선(913)은 서로 다른 게이트 신호가 공급될 수 있도록 분리되어 있다. 한편, 데이터 라인으로서 기능하는 소스 전극 또는 드레인 전극(914)은 트랜지스터(916)와 트랜지스터(917)에서 공통적으로 사용된다. 트랜지스터(916) 및 트랜지스터(917)로서는 상술한 실시형태에서의 트랜지스터를 적절히 사용할 수 있다. 이와 같이 하여 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(916)와 전기적으로 접속되는 제 1 화소 전극과, 트랜지스터(917)와 전기적으로 접속되는 제 2 화소 전극의 형상에 대하여 설명한다. 제 1 화소 전극과 제 2 화소 전극은 서로 분리된다. 또한, 제 1 화소 전극 및 제 2 화소 전극의 형상은 특별히 한정되지 않는다. 예를 들어, 제 1 화소 전극을 V자형으로 하여도 좋다.
트랜지스터(916)의 게이트 전극은 게이트 배선(912)과 접속되고, 트랜지스터(917)의 게이트 전극은 게이트 배선(913)과 접속되어 있다. 게이트 배선(912)과 게이트 배선(913)에 서로 다른 게이트 신호를 공급함으로써 트랜지스터(916)와 트랜지스터(917)의 동작의 타이밍을 다르게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(910)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속되는 용량 전극으로 유지 용량을 형성하여도 좋다.
멀티 도메인 구조는 하나의 화소에 제 1 액정 소자(918)와 제 2 액정 소자(919)를 가진다. 제 1 액정 소자(918)는 제 1 화소 전극과 대향 전극과 이들 사이의 액정층으로 구성되고, 제 2 액정 소자(919)는 제 2 화소 전극과 대향 전극과 이들 사이의 액정층으로 구성된다.
또한, 화소 회로는 도 16의 (B)에 도시된 구성에 한정되지 않는다. 예를 들어, 도 16의 (B)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 더 추가하여도 좋다.
<유기 EL 패널>
화소의 회로 구성의 다른 일례를 도 16의 (C)에 도시하였다. 여기서는, 유기 EL 소자를 사용한 표시 패널의 화소의 회로 구성을 도시하였다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써 한 쌍의 전극 중 한쪽으로부터 전자가, 다른 쪽으로부터 정공이 각각 발광성 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써 발광성 유기 화합물이 여기 상태를 형성하고 그 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이와 같은 메커니즘 때문에 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
도 16의 (C)는 적용 가능한 화소 회로의 일례를 도시한 것이다. 여기서는 n채널형 트랜지스터를 화소에 사용하는 경우의 예를 도시하였다. 또한, 이 화소 회로에는 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(920)는 스위칭용 트랜지스터(921), 구동용 트랜지스터(922), 발광 소자(924), 및 용량 소자(923)를 가진다. 스위칭용 트랜지스터(921)는 게이트 전극이 주사선(926)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)이 신호선(925)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)이 구동용 트랜지스터(922)의 게이트 전극에 접속되어 있다. 구동용 트랜지스터(922)는 게이트 전극이 용량 소자(923)를 통하여 전원선(927)에 접속되고, 제 1 전극이 전원선(927)에 접속되고, 제 2 전극이 발광 소자(924)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(924)의 제 2 전극은 공통 전극(928)에 상당한다. 공통 전극(928)은 동일한 기판 위에 형성되는 공통 전위 라인과 전기적으로 접속된다.
스위칭용 트랜지스터(921) 및 구동용 트랜지스터(922)로서는 상술한 실시형태에서의 트랜지스터를 적절히 사용할 수 있다. 이와 같이 하여 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(924)의 제 2 전극(공통 전극(928))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(927)에 공급되는 고전원 전위보다 낮은 전위이며, 예를 들어 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(924)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(924)에 인가함으로써 발광 소자(924)에 전류를 흘려 발광시킨다. 또한, 발광 소자(924)의 순방향 전압이란, 원하는 휘도를 얻을 때의 전압을 가리키며 적어도 순방향의 문턱 전압을 포함한다.
또한, 용량 소자(923)는 구동용 트랜지스터(922)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(922)의 게이트 용량은 반도체막과 게이트 전극의 사이에 형성되어도 좋다.
다음에, 구동용 트랜지스터(922)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(922)가 충분히 온 상태와 오프 상태의 두 가지 상태가 되는 비디오 신호를, 구동용 트랜지스터(922)에 입력한다. 또한, 구동용 트랜지스터(922)가 선형 영역에서 동작하도록, 전원선(927)의 전압보다 높은 전압을 구동용 트랜지스터(922)의 게이트 전극에 인가한다. 또한, 신호선(925)에는 전원선 전압에 구동용 트랜지스터(922)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 적용하는 경우, 구동용 트랜지스터(922)의 게이트 전극에, 발광 소자(924)의 순방향 전압에 구동용 트랜지스터(922)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(922)가 포화 영역에서 동작하도록 비디오 신호를 입력하여 발광 소자(924)에 전류를 흘린다. 또한, 구동용 트랜지스터(922)가 포화 영역에서 동작하도록, 전원선(927)의 전위를 구동용 트랜지스터(922)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(924)에 비디오 신호에 따른 전류를 흘려 아날로그 계조 구동을 수행할 수 있다.
또한, 화소 회로의 구성은 도 16의 (C)에 도시된 것에 한정되지 않는다. 예를 들어, 도 16의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 더 추가하여도 좋다.
도 16에서 예시한 회로에 상술한 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극(및 제 3 게이트 전극)의 전위를 제어하고, 제 2 게이트 전극에는 배선(미도시)에 의하여 소스 전극에 공급하는 전위보다 낮은 전위를 입력할 수 있는 구성으로 하면 좋다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 가지는 장치인 표시 장치, 발광 소자, 및 발광 소자를 가지는 장치인 발광 장치는 다양한 형태를 가질 수 있고, 또한 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 의하여 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)을 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(간섭 변조) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 가진다. 이들 외에도, 전기적 또는 자기적 작용에 의하여 명암비, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(field emission display) 또는 SED 방식의 평면형 디스플레이(SED: surface-conduction electron-emitter display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 적용한 표시 모듈에 대하여 설명한다. 또한, 본 발명의 일 형태에 따른 반도체 장치가 적용된 전자 기기의 구성예에 대하여 설명한다.
도 17에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에 FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)를 가진다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등은 제공되지 않을 수도 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상이나 치수는 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞추어 적절히 변경할 수 있다.
터치 패널(8004)로서는 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부가할 수도 있다. 또는, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하여, 광학식 터치 패널로 할 수도 있다. 또는, 표시 패널(8006)의 각 화소 내에 터치 센서용 전극을 제공하여, 정전 용량 방식의 터치 패널로 할 수도 있다.
백 라이트 유닛(8007)은 광원(8008)을 가진다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하고, 광 확산판을 사용하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능뿐만 아니라, 프린트 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하는 전자기 실드로서의 기능을 가진다. 또한, 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호, 및 클럭 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는 외부의 상용 전원을 사용하여도 좋고, 별도로 제공한 배터리(8011)에 의한 전원을 사용하여도 좋다. 상용 전원을 사용하는 경우에는 배터리(8011)를 생략할 수 있다.
또한, 표시 모듈(8000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
도 18은 본 발명의 일 형태에 따른 반도체 장치를 포함하는 전자 기기의 외관도이다.
전자 기기로서는 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 액자, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대용 게임기, 휴대 정보 단말, 음성 재생 장치, 파친코기 등의 대형 게임기 등이 있다.
도 18의 (A)에 도시된 휴대 정보 단말은 본체(1001), 하우징(1002), 표시부(1003a, 1003b) 등으로 구성되어 있다. 표시부(1003b)는 터치 패널이기 때문에 표시부(1003b)에 표시되는 키보드 버튼(1004)을 접촉함으로써 화면 조작이나 문자 입력을 할 수 있다. 물론, 표시부(1003a)를 터치 패널로 하여도 좋다. 상술한 실시형태에서의 트랜지스터를 스위칭 소자로서 사용하여 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a, 1003b)에 적용함으로써, 신뢰성이 높은 휴대 정보 단말로 할 수 있다.
도 18의 (A)에 도시된 휴대 정보 단말은 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시되는 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 외부 접속 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 하우징의 뒷면 또는 측면에 제공한 구성으로 하여도 좋다.
또한, 도 18의 (A)에 도시된 휴대 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선으로 전자 서적 서버로부터 원하는 서적 데이터 등을 구매하여 다운로드하는 구성으로 할 수도 있다.
도 18의 (B)에 도시된 휴대 음악 플레이어는 본체(1021)에 표시부(1023), 귀에 장착하기 위한 고정부(1022), 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 제공되어 있다. 상술한 실시형태에서의 트랜지스터를 스위칭 소자로서 사용하여 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 신뢰성이 높은 휴대 음악 플레이어로 할 수 있다.
또한, 도 18의 (B)에 도시된 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 부가하고 휴대 전화와 연계시키면, 승용차 등을 운전하면서 무선에 의한 핸즈프리 통화도 가능하다.
도 18의 (C)에 도시된 휴대 전화는 하우징(1030) 및 하우징(1031)의 2개의 하우징으로 구성되어 있다. 하우징(1031)에는 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(1036), 카메라(1037), 및 외부 접속 단자(1038) 등이 제공되어 있다. 또한, 하우징(1030)에는 휴대 전화를 충전하는 태양 전지(1040)나 외부 메모리 슬롯(1041) 등이 제공되어 있다. 또한, 안테나는 하우징(1031) 내부에 내장되어 있다. 상술한 실시형태에서의 트랜지스터를 표시 패널(1032)에 적용함으로써 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고 있고, 도 18의 (C)에는 영상 표시된 복수의 조작 키(1035)를 점선으로 나타내었다. 또한, 태양 전지(1040)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 제공되어 있다.
표시 패널(1032)에서는 사용 형태에 따라 표시의 방향이 적절히 바뀐다. 또한, 표시 패널(1032)과 동일한 면에 카메라(1037)가 제공되기 때문에 영상 통화가 가능하다. 스피커(1033) 및 마이크로폰(1034)에 의하여 음성 통화뿐만 아니라, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드함으로써, 도 18의 (C)와 같이 펼쳐진 상태에서 서로 겹쳐진 상태로 할 수 있어, 휴대하기 쉽게 소형화할 수 있다.
외부 접속 단자(1038)는 AC 어댑터나, USB 케이블 등의 각종 케이블과 접속될 수 있어, 충전과 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입함으로써 더 많은 데이터의 저장과 이동이 가능하다.
또한, 상술한 기능 외에도 적외선 통신 기능, 텔레비전 수신 기능 등을 가져도 좋다.
도 18의 (D)는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(1050)는 하우징(1051)에 표시부(1053)가 제공되어 있다. 표시부(1053)에 영상이 표시될 수 있다. 또한, 하우징(1051)을 지지하는 스탠드(1055)에 CPU가 내장되어 있다. 상술한 실시형태에서의 트랜지스터를 표시부(1053) 및 CPU에 적용함으로써, 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
텔레비전 장치(1050)는 하우징(1051)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러로 조작할 수 있다. 또한, 리모트 컨트롤러에 상기 리모트 컨트롤러로부터 출력되는 데이터를 표시하기 위한 표시부를 제공한 구성으로 하여도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 제공한 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이 또는 수신자들 사이)의 정보 통신도 가능하다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054)나 기억 매체 녹화 재생부(1052), 및 외부 메모리 슬롯을 가진다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블과 접속될 수 있어, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 녹화 재생부(1052)에 디스크형 기록 매체를 삽입하면, 기록 매체에 기억된 데이터의 판독 및 기록 매체로의 기록이 가능하다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터로서 저장된 화상이나 영상 등을 표시부(1053)에 표시할 수도 있다.
또한, 상술한 실시형태에서의 트랜지스터의 오프 누설 전류가 매우 작은 경우에는, 상기 트랜지스터를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 산소가 첨가되기 쉬운 산화 질화 절연막의 물성에 대하여 조사하였다. 구체적으로는 산화 질화 절연막의 에칭 속도와 TDS 분석에서의 가스 방출량을 측정하였다.
본 실시예에서는 본 발명의 일 형태에 따른 산화물 절연막을 포함하는 시료 A1, 시료 A2, 및 비교용 시료 A3~A8을 각각 제작하였다. 시료 A1 및 시료 A2는, 실시형태 1에서의 게이트 절연막(15) 및 보호막(26) 중 적어도 한쪽(도 1의 (C) 참조)에 적용할 수 있는 형성 조건으로 유리 기판 위에 산화물 절연막을 형성하여 제작하였다. 또한, 산화물 절연막으로서 두께 400nm의 산화 질화 실리콘막을 형성하였다.
<시료 A1>
시료 A1의 산화물 절연막은 유리 기판을 유지하는 온도를 220℃로 하고, 유량 160sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 이용하고, 처리실 내의 압력을 200Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 1500W(전력 밀도 8×10-1W/cm2)로 하여 플라즈마 CVD법으로 형성하였다.
<시료 A2>
시료 A2의 산화물 절연막은 유리 기판을 유지하는 온도를 220℃로 하고, 유량 30sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 이용하고, 처리실 내의 압력을 200Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 150W(전력 밀도 8.0×10-2W/cm2)로 하여 플라즈마 CVD법으로 형성하였다.
<시료 A3 및 시료 A4>
시료 A3의 산화물 절연막은 유리 기판을 유지하는 온도를 350℃로 하고, 처리실 내의 압력을 40Pa로 하고, 이 외의 성막 조건은 시료 A2와 같은 조건을 적용하여 플라즈마 CVD법으로 형성하였다.
시료 A4의 산화물 절연막은 유리 기판을 유지하는 온도를 350℃로 하고, 처리실 내의 압력을 200Pa로 하고, 이 외의 성막 조건은 시료 A2와 같은 조건을 적용하여 플라즈마 CVD법으로 형성하였다.
<시료 A5>
시료 A5의 산화물 절연막은 유리 기판을 유지하는 온도를 200℃로 하고, 유량 250sccm의 실레인 및 유량 2500sccm의 일산화이질소를 원료 가스로 이용하고, 처리실 내의 압력을 30Pa로 하고, 전극에 공급하는 마이크로파 전력을 5000W(전력 밀도 2.76W/cm2)로 하여 플라즈마 CVD법으로 형성하였다.
<시료 A6~A8>
시료 A6~A8의 산화물 절연막은 이하와 같은 조건으로 형성하였다.
시료 A6의 산화물 절연막은 유리 기판을 유지하는 온도를 250℃로 하고, 시료 A7의 산화물 절연막은 유리 기판을 유지하는 온도를 300℃로 하고, 시료 A8의 산화물 절연막은 유리 기판을 유지하는 온도를 325℃로 하고, 이 외의 성막 조건은 시료 A5와 같은 조건을 적용하여 플라즈마 CVD법으로 형성하였다.
<시료 B1~B8>
상기 시료 A1~A8에 포함되는 산화물 절연막 위에 도전막을 형성한 후, 상기 도전막을 통하여 산화물 절연막에 산소를 첨가하였다. 다음에, 상기 도전막을 제거하여 시료 B1~B8을 제작하였다.
여기서는 도전막으로서 두께 5nm의 질화 탄탈럼막을 스퍼터링법으로 형성하였다. 또한, 애싱 장치를 사용하여, 유량 250sccm의 산소 가스를 체임버 내로 도입하고, 압력을 15Pa로 하고, 기판 측에 바이어스가 인가되도록 애싱 장치 내에 설치된 평행 평판 전극 사이에 4500W의 RF 전력을 600초 동안 공급하고, 도전막을 통하여 산화물 절연막에 산소를 첨가하였다. 또한, 건식 에칭법으로 도전막을 제거하였다.
<시료 C1~C8>
시료 A1~A8을 형성한 후, 각 시료를 가열하여 시료 C1~C8을 형성하였다. 여기서는 트랜지스터의 제작 공정에서 수행되는 가열 처리의 한 조건인, 질소 분위기에서의 350℃ 1시간 동안의 가열 처리를 수행하였다.
<시료 D1~D8>
시료 C1~C8에 포함되는 산화물 절연막 위에 도전막을 형성한 후, 상기 도전막을 통하여 산화물 절연막에 산소를 첨가하였다. 다음에, 상기 도전막을 제거하여 시료 D1~D8을 제작하였다.
또한, 시료 D1~D8의 도전막은 시료 B1~B8과는 다른 재료를 사용하여 형성하였다. 여기서는 도전막으로서 두께 5nm의 산화 실리콘을 포함하는 인듐 주석 산화물막을 스퍼터링법으로 형성하였다. 또한, 도전막을 통하여 산화물 절연막에 산소를 첨가하는 조건과, 도전막을 제거하는 방법은 각각 시료 B1~B8과 같은 조건 및 방법을 적용하였다.
시료 A1~A8, 시료 B1~B8, 시료 C1~C8, 및 시료 D1~D8 각각에 포함되는 산화물 절연막의 에칭 속도를 측정하였다. 여기서는 24℃인 0.5wt/vol%의 플루오린산에 각 시료를 120초 동안 침지하였다. 또한, TDS 분석에 의하여 시료 A1~A8, 및 시료 B1~B8에서 가열에 의하여 방출되는 가스의 양을 측정하였다. 또한, TDS 분석에 의하여 시료 D1~D8에서 가열에 의하여 방출되는 산소의 양을 측정하였다. 여기서는 각 시료의 산화물 절연막 표면을 50℃~450℃가 되도록 가열하여 TDS 분석을 수행하였다.
시료 A1~A8에 포함되는 산화물 절연막의 에칭 속도(E.R.로 표기함) 및 각 가스의 방출량을 표 1에 나타내었다.
(표 1)
Figure pat00001
또한, 시료 A1~A8에 포함되는 산화물 절연막의 에칭 속도와 TDS 분석에서의 N2, NO, O2, N2O 각각의 방출량의 관계를 나타낸 그래프를 도 19에 나타내었다. 도 19에서 가로축은 시료 A1~A8에 포함되는 산화물 절연막의 에칭 속도를, 세로축은 시료 A1~A8의 N2, NO, O2, 또는 N2O의 방출량을 나타낸다.
도 19로부터 산화물 절연막의 에칭 속도가 클수록 N2, NO, O2, N2O 각각의 방출량이 많아지는 것을 알았다.
다음에, 시료 A1~A8에 포함되는 산화물 절연막의 에칭 속도 및 시료 B1~B8의 산소의 방출량을 표 2에 나타내었다.
(표 2)
Figure pat00002
또한, TDS 분석에어의 시료 A1~A8의 H2O, N2, N2O, O2, 및 NO, 그리고 모든 가스의 방출량의 합계와, 시료 B1~B8의 O2의 방출량의 관계를 나타낸 그래프를 도 20에 나타내었다. 도 20에서 가로축은 시료 A1~A8의 각 가스의 방출량을, 세로축은 시료 B1~B8의 O2의 방출량을 나타낸다.
도 20으로부터 H2O, N2, N2O, O2, 및 NO 각각의 방출량이 많은 산화물 절연막일수록 산소 첨가 후의 산소 방출량이 많아지는 경향이 있음을 알 수 있다. 특히, N2O의 방출량과 산소의 방출량은 실질적으로 비례하고 있다. N2O와 같이 체적이 큰 가스의 방출량이 많은 산화물 절연막은 격자간의 틈이 클 것으로 예상된다. 이로 인하여 격자간의 틈에 산소가 들어가기 쉬운 것이 원인으로 생각된다.
또한, 산화물 절연막에 첨가된 산소는 산화물 절연막에서의 다른 원자와의 결합이 충분하지 않기 때문에 가열에 의하여 방출되기 쉽다. 따라서, 가열 처리에 의하여 방출되는 산소는 첨가된 산소의 양에 비례하는 경향이 있다. 즉, 산소의 방출량이 많을수록 더 많은 산소를 첨가 가능한 산화물 절연막이라고 할 수 있다.
또한, 가열에 의하여 산화물 반도체막의 산소 결손량을 저감할 수 있게 하기 위해서는 산소의 방출량이 4×1016분자/cm2보다 많고, 바람직하게는 5×1016분자/cm2보다 많고, 바람직하게는 6×1016분자/cm2 이상인 것이 바람직하다. 이와 같은 산화물 절연막의 성막 후의 H2O 방출량은 8×1015분자/cm2보다 많고, 바람직하게는 3×1016분자/cm2 이상이다. 또한, 산화물 절연막의 성막 후의 N2 방출량은 2×1015분자/cm2보다 많고, 바람직하게는 3×1015분자/cm2 이상이다. 또한, 산화물 절연막의 성막 후의 N2O 방출량은 3×1014분자/cm2보다 많고, 바람직하게는 2×1015분자/cm2 이상이다. 또한, 산화물 절연막의 성막 후의 O2 방출량은 2×1014분자/cm2보다 많고, 바람직하게는 8×1014분자/cm2 이상이다. 또한, 산화물 절연막의 성막 후의 NO 방출량은 7×1013분자/cm2보다 많고, 바람직하게는 2×1015분자/cm2 이상이다. H2O, N2, N2O, O2, 및 NO의 방출량의 합계는 1×1016분자/cm2보다 많고, 바람직하게는 5×1016분자/cm2 이상이다.
시료 A1~A8 및 시료 C1~C8에 포함되는 산화물 절연막의 에칭 속도 및 시료 B1~B8의 산소의 방출량을 표 3에 나타내었다.
(표 3)
Figure pat00003
또한, 시료 A1~A8 및 시료 C1~C8에 포함되는 산화물 절연막의 에칭 속도 및 TDS 분석에서의 시료 B1~B8의 산소의 방출량의 관계를 나타낸 그래프를 도 21에 나타내었다. 도 21에서 가로축은 시료 A1~A8 또는 시료 C1~C8에 포함되는 산화물 절연막의 에칭 속도를, 세로축은 시료 B1~B8의 산소의 방출량을 나타낸다.
구체적으로는 도 21에서 동그라미는 가로축으로 시료 A1~A8에 포함되는 산화물 절연막의 에칭 속도를, 세로축으로 시료 B1~B8의 산소의 방출량을 나타내는 마커이다.
또한, 사각형은 가로축으로 시료 C1~C8에 포함되는 산화물 절연막의 에칭 속도를, 세로축으로 시료 B1~B8의 산소의 방출량을 나타내는 마커이다.
다음에, 시료 A1~A8, 시료 C1~C8, 및 시료 D1~D8에 포함되는 산화물 절연막의 에칭 속도 및 시료 D1~D8의 산소의 방출량을 표 4에 나타내었다.
(표 4)
Figure pat00004
또한, 시료 A1~A8, 시료 C1~C8, 및 시료 D1~D8에 포함되는 산화물 절연막의 에칭 속도 및 TDS 분석에서의 시료 D1~D8의 산소의 방출량의 관계를 나타낸 그래프를 도 22에 나타내었다. 다만, 시료 A5~A7, 시료 C5~C7, 및 시료 D5~D7의 측정 결과를 제외하였다. 도 22에서 가로축은 시료 A1~A8, 시료 C1~C8, 및 시료 D1~D8에 포함되는 산화물 절연막의 에칭 속도를, 세로축은 시료 D1~D8의 산소의 방출량을 나타낸다.
구체적으로는 도 22에서 동그라미는 가로축으로 시료 A1~A8에 포함되는 산화물 절연막의 에칭 속도를, 세로축으로 시료 D1~D8의 산소의 방출량을 나타내는 마커이다.
또한, 사각형은 가로축으로 시료 C1~C8에 포함되는 산화물 절연막의 에칭 속도를, 세로축으로 시료 D1~D8의 산소의 방출량을 나타내는 마커이다.
또한, 삼각형은 가로축으로 시료 D1~D8에 포함되는 산화물 절연막의 에칭 속도를, 세로축으로 시료 D1~D8의 산소의 방출량을 나타내는 마커이다.
도 22로부터 가열 처리를 수행한 시료 C1~C8과, 산화물 절연막에 산소를 첨가한 시료 D1~D8에서 각각의 산화물 절연막의 에칭 속도는 거의 같은 것을 알 수 있다. 즉, 도 21에 도시하지 않았지만 시료 B1~B8에 포함되는 산화물 절연막의 에칭 속도는 시료 C1~C8에 포함되는 산화물 절연막의 에칭 속도와 동등하다고 할 수 있다.
또한, 도 21 및 도 22에서 세로축은 각각 시료 B1~B8 및 시료 D1~D8의 산소 방출량을 나타낸다. 또한, 산화물 절연막에 산소를 첨가하기 전에 산화물 절연막 위에 형성하는 도전막의 재료는 시료 B1~B8과 시료 D1~D8에서 다르다. 도 21과 도 22를 비교하면 도 21에서 산소의 방출량이 더 많다. 즉, 시료 B1~B8에 포함되는 산화물 절연막은 시료 D1~D8의 산화물 절연막보다 산소의 방출량이 많다. 가열 처리를 수행한 것이, 시료 D1~D8에서 시료 B1~B8보다 산소 방출량이 적은 원인 중 하나로 생각된다.
가열에 의하여 산화물 반도체막의 산소 결손량을 저감할 수 있게 하기 위해서는 산소의 방출량이 4×1016분자/cm2보다 많고, 바람직하게는 5×1016분자/cm2보다 많고, 바람직하게는 6×1016분자/cm2 이상인 것이 바람직하다. 이와 같은 산화물 절연막의 에칭 속도는 8nm/분보다 크고, 바람직하게는 10nm/분 이상, 바람직하게는 10nm/분보다 크고, 더 바람직하게는 12nm/분 이상이고, 50nm/분 이하, 바람직하게는 20nm/분 이하이다. 이와 같은 산화물 절연막을 트랜지스터의 게이트 절연막 및 보호막 중 하나 이상으로서 제공함으로써 가열 처리에 의하여 산화물 반도체막의 산소 결손을 저감할 수 있게 된다. 또한, 문턱 전압의 음 방향으로의 시프트가 억제된 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 광 BT 스트레스 테스트에 따른 전기 특성의 변동이 적고 신뢰성이 높은 트랜지스터를 제작할 수 있다.
(실시예 2)
본 실시예에서는 트랜지스터를 제작하고 그 Id-Vg 특성 및 신뢰성을 평가하였다. 그 결과에 대하여 설명한다.
<시료의 제작 방법>
본 실시예에 따른 시료 E1로서 실시형태 1에서 설명한 도 1의 (D)에 도시된 트랜지스터를 제작하였다.
또한, 비교예로서 시료 E2 및 시료 E3을 제작하였다.
<시료 E1>
시료 E1의 제작 방법에 대하여 도 2를 참조하여 설명한다.
먼저, 도 2의 (A)에 도시된 바와 같이 기판(11)으로서 유리 기판을 사용하여 기판(11) 위에 게이트 전극(13)을 형성하였다.
게이트 전극(13)은 스퍼터링법으로 두께 100nm의 텅스텐막을 형성하고, 포토리소그래피 공정으로 이 텅스텐막 위에 마스크를 형성하고, 이 마스크를 이용하여 텅스텐막의 일부를 에칭하여 형성하였다.
다음에, 도 2의 (B)에 도시된 바와 같이 게이트 전극(13) 위에 게이트 절연막(15)을 형성하였다.
게이트 절연막(15)은 두께 400nm의 질화 실리콘막과 두께 50nm의 산화 질화 실리콘막을 적층하여 형성하였다.
또한, 질화 실리콘막은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막으로 이루어진 3층의 적층 구조로 하였다.
제 1 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 50nm가 되도록 형성하였다.
제 2 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 300nm가 되도록 형성하였다.
제 3 질화 실리콘막은 제 1 질화 실리콘막과 같은 조건을 적용하여 두께가 50nm가 되도록 형성하였다. 또한, 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 형성 시의 기판 온도는 350℃로 하였다.
산화 질화 실리콘막은 유량 20sccm의 실레인, 유량 3000sccm의 일산화이질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 40Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 100W의 전력을 공급하여 형성하였다. 또한, 산화 질화 실리콘막 형성 시의 기판 온도는 350℃로 하였다.
다음에, 게이트 절연막(15)을 개재하여 게이트 전극(13)과 중첩되는 산화물 반도체막(17)을 형성하였다.
여기서는, 게이트 절연막(15) 위에 두께 35nm의 산화물 반도체막을 스퍼터링법으로 형성한 후, 포토리소그래피 공정으로 이 산화물 반도체막 위에 마스크를 형성하고, 이 마스크를 이용하여 산화물 반도체막의 일부를 에칭하여, 산화물 반도체막(17)을 형성하였다.
산화물 반도체막(17)은 스퍼터링 타깃으로서 In:Ga:Zn=1:1:1(원자수비)의 In-Ga-Zn 산화물 타깃을 사용하고, 유량 50%의 산소를 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6Pa로 제어하고, 2.5kW의 교류 전력을 공급하여 형성하였다. 또한, 산화물 반도체막을 형성할 때의 기판 온도를 170℃로 하였다.
다음에, 가열 처리를 수행하였다. 여기서는 질소 분위기에서 450℃로 1시간 동안 가열 처리를 수행한 후에 질소와 산소의 혼합 가스 분위기에서 450℃로 1시간의 가열 처리를 수행하였다.
다음에, 도 2의 (C)에 도시된 바와 같이 산화물 반도체막(17)과 접촉되는 한 쌍의 전극(19, 20)을 형성하였다.
먼저, 게이트 절연막 및 산화물 반도체막 위에 도전막을 형성하였다. 도전막으로서는 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 형성하고, 이 알루미늄막 위에 두께 100nm의 타이타늄막을 형성하였다. 다음에, 포토리소그래피 공정으로 도전막 위에 마스크를 형성하고, 이 마스크를 이용하여 도전막의 일부를 에칭하여, 한 쌍의 전극(19, 20)을 형성하였다.
다음에, 85wt%의 인산을 1/100로 희석한 인산을 사용하여 산화물 반도체막(17)의 노출부의 불순물을 제거하였다.
다음에, 감압된 처리실에 기판을 이동하고 220℃로 가열한 후에, 처리실에 제공된 상부 전극에 27.12MHz의 고주파 전원을 사용하여 150W의 고주파 전력을 공급하고, 일산화이질소 분위기에서 발생시킨 산소 플라즈마에 산화물 반도체막(17)을 노출시켰다.
다음에, 도 2의 (D)에 도시된 바와 같이 산화물 반도체막(17) 및 한 쌍의 전극(19, 20) 위에 산화물 절연막(21)을 형성하였다. 여기서는 산화물 절연막(21)을 제 1 산화 질화 실리콘막과 제 2 산화 질화 실리콘막으로 이루어진 2층 구조로 하였다.
제 1 산화 질화 실리콘막은 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리실의 압력을 20Pa로 하고, 기판 온도를 220℃로 하고, 100W의 고주파 전력을 평행 평판 전극에 공급하여 플라즈마 CVD법으로 형성하였다. 제 1 산화 질화 실리콘막의 두께는 50nm로 하였다.
제 2 산화 질화 실리콘막은 유량 160sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리실의 압력을 200Pa로 하고, 기판 온도를 220℃로 하고, 1500W의 고주파 전력을 평행 평판 전극에 공급하여 플라즈마 CVD법으로 형성하였다. 이 조건에 의하여, 화학량론적 조성을 만족시키는 양보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 이탈되는 산화 질화 실리콘막을 형성할 수 있다. 제 2 산화 질화 실리콘막의 두께는 400nm로 하였다.
다음에, 가열 처리를 수행함으로써 제 1 산화 질화 실리콘막 및 제 2 산화 질화 실리콘막으로부터 물, 질소, 수소 등을 이탈시킴과 함께 제 2 산화 질화 실리콘막에 포함되는 산소의 일부를 산화물 반도체막(17)에 공급하였다. 여기서는, 질소 및 산소 분위기에서 350℃로 1시간 동안의 가열 처리를 수행하였다.
다음에, 산화물 절연막(21) 위에 막(22)을 형성하였다.
막(22)으로서는 스퍼터링법으로 두께 5nm의 산화 실리콘을 포함하는 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막을 형성하였다. 또한, 상기 막의 성막에 사용한 타깃의 조성은 In2O3:SnO2:SiO2=85:10:5[wt%]였다.
다음에, 막(22)에 산소(24)를 첨가하였다.
또한, 산소(24)의 첨가는 애싱 장치를 사용하여, 유량 250sccm의 산소를 체임버 내로 도입하고, 압력을 15Pa로 하고, 기판 측에 바이어스가 인가되도록 애싱 장치 내에 설치된 평행 평판 전극 사이에 4500W의 RF 전력을 공급하는 방법으로 수행하였다. 또한, 산소의 첨가 시간은 600초로 하였다.
이 결과 막(22)에 산소가 첨가되어 도 2의 (E)에 도시된 바와 같이 금속 산화물막(28)이 형성되었다.
다음에, 도시하지 않았지만 금속 산화물막(28) 위에 두께 100nm의 질화 실리콘막을 형성하였다. 질화 실리콘막은 유량 50sccm의 실레인, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 사용하고, 처리실의 압력을 100Pa로 하고, 기판 온도를 350℃로 하고, 1000W의 고주파 전력을 평행 평판 전극에 공급하여 플라즈마 CVD법으로 형성하였다.
다음에, 진공 분위기에서 가열 처리를 수행하였다.
다음에, 산화물 절연막(21), 금속 산화물막(28), 및 질화 실리콘막 각각의 일부에 한 쌍의 전극(19, 20) 중 한쪽에 도달하는 개구부를 형성하였다. 개구부는 질화 실리콘막 위에 마스크를 형성하고, 이 마스크를 이용하여 산화물 절연막(21), 금속 산화물막(28), 및 질화 실리콘막 각각의 일부를 에칭하여 형성하였다.
다음에, 질화 실리콘막 위에 화소 전극을 형성하였다. 화소 전극은 개구부를 통하여 한 쌍의 전극(19, 20) 중 한쪽과 전기적으로 접속되는 구성으로 하였다.
여기서는 화소 전극으로서 스퍼터링법으로 두께 100nm의 산화 실리콘을 포함하는 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막을 형성하였다. 또한, 도전막의 성막에 사용한 타깃의 조성은 In2O3:SnO2:SiO2=85:10:5[wt%]였다. 이 후, 질소 분위기에서 250℃로 1시간 동안의 가열 처리를 수행하였다.
상술한 공정을 거쳐 본 실시예의 시료 E1을 얻었다.
<시료 E2>
시료 E2의 제작 공정에서 산화물 절연막(21)에 포함되는 제 1 산화 실리콘막의 형성, 막(22)의 형성, 및 산소(24)의 첨가를 제외한 공정에서는 시료 E1과 같은 조건을 적용하였다.
<시료 E3>
시료 E3의 제작 공정에서 막(22)의 형성, 및 산소(24)의 첨가를 제외한 공정에서는 시료 E1과 같은 조건을 적용하였다.
<트랜지스터의 Id-Vg 특성>
다음에, 시료 E1~E3의 Id-Vg 특성을 측정하였다. 여기서는 채널 길이/채널 폭(L/W)이 2㎛/50㎛, 3㎛/50㎛, 또는 6㎛/50㎛인 트랜지스터의 Id-Vg 특성을, 각각 드레인 전압(Vd)을 1V 또는 10V로 하고 게이트 전압(Vg)을 -15V부터 20V까지 변화시켜 측정하였다. 또한, 각 시료에서 40개의 트랜지스터를 측정하였다.
도 23은 시료 E1의 Id-Vg 특성의 측정 결과이고, 도 24는 시료 E2의 Id-Vg 특성의 측정 결과이고, 도 25는 시료 E3의 Id-Vg 특성의 측정 결과이다. 또한, 도 23~도 25 각각에서 (A)는 채널 길이/채널 폭(L/W)이 2㎛/50㎛, (B)는 채널 길이/채널 폭(L/W)이 3㎛/50㎛, (C)는 채널 길이/채널 폭(L/W)이 6㎛/50㎛ 인 트랜지스터를 측정한 결과이다.
도 24 및 도 25와 비교하여 도 23에 나타낸 Id-Vg 특성은 채널 길이의 대소에 상관없이 편차가 작은 것을 알았다. 즉, 시료 E2 및 시료 E3과 비교하여 시료 E1은 트랜지스터의 전기 특성의 편차가 작은 것을 알았다.
여기서, 본 명세서에서의 문턱 전압 및 시프트값에 대하여 설명한다. 문턱 전압(Vth)은 게이트 전압(Vg[V])을 가로축, 드레인 전류의 제곱근(Id1 /2[A1/2])을 세로축으로 하여 플롯한 Id-Vg 곡선에서, 곡선상의 기울기가 최대가 되는 점에서의 접선과 Id1 /2=0의 직선(즉, Vg축)과의 교점에서의 게이트 전압으로 정의한다. 또한, 여기서는, 드레인 전압(Vd)을 10V로 하여, 문턱 전압을 산출한다.
또한, 본 명세서에서 시프트값(Shift)은 Id-Vg 곡선에서 드레인 전류가 1×10-12A가 되는 게이트 전압에 대응한다. 시프트값은 Id-Vg 곡선의 상승을 나타내는 파라미터이다.
다음에, 시료 E1~E3의, 기판면 내에서의 트랜지스터의 시프트값의 분포를 도 26에 나타내었다. 도 26은 시료 E1, E2, 및 E3의 측정 결과이고, 기판에서의 트랜지스터의 시프트값을 블록마다 도시한 것이다. 또한, 각 시료에서 세로 720mm, 가로 600mm의 기판을 사용하였다. 또한, 각 시료에서 트랜지스터의 채널 길이/채널 폭(L/W)은 2㎛/50㎛였다.
각 시료에서 평균값을 중심으로 한 3V의 범위 내에서의 시프트값의 분포를 컬러 바(color bar)로 나타내었다. 색의 콘트라스트가 클수록 시프트값이 평균값에서 벗어난다.
시료 E2와 비교하여 시료 E1은 시프트값의 편차가 작은 것을 알 수 있다. 또한, 시료 E3과 비교하여 시료 E1의 시프트값이 0에 가까운 것을 알 수 있다. 이로부터, 시료 E1은 기판면 내에서의 시프트값의 편차가 작고 0에 더 가까운 것을 알 수 있다.
<게이트 BT 스트레스 테스트>
이어서, 시료 E1~E3에 포함되는 트랜지스터의 게이트 BT 스트레스 테스트를 수행하였다.
여기서, 게이트 BT 스트레스 테스트의 측정 방법에 대하여 설명한다. 먼저, 상술한 바와 같이 트랜지스터의 초기 특성에서의 Vg-Id 특성을 측정한다.
다음에, 기판 온도를 임의의 온도(이하, 스트레스 온도라고 함)로 일정하게 유지하고, 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극을 같은 전위로 하고, 상기 한 쌍의 전극과는 다른 전위를 게이트 전극에 일정한 시간(이하, 스트레스 시간이라고 함) 동안 인가한다. 다음에, 기판 온도를 적절히 설정하고 트랜지스터의 전기 특성을 측정한다. 이로써 게이트 BT 스트레스 테스트 전후에 있어서의 문턱 전압 및 시프트 값 각각의 차이를, 전기 특성의 변동량으로서 얻을 수 있다.
또한, 어두운 상태에서 게이트 전극에 음의 전압을 인가하는 스트레스 테스트를 네거티브 게이트 BT 스트레스(Negative GBT stress(Dark)) 테스트라고 하고, 어두운 상태에서 양의 전압을 인가하는 스트레스 테스트를 포지티브 게이트 BT 스트레스(Positive GBT stress(Dark)) 테스트라고 한다. 또한, 광을 조사하면서 게이트 전극에 음의 전압을 인가하는 스트레스 테스트를 광 네거티브 게이트 BT 스트레스(Negative GBT stress(Light irradiation)) 테스트라고 하고, 광을 조사하면서 양의 전압을 인가하는 스트레스 테스트를 광 포지티브 게이트 BT 스트레스(Positive GBT stress(Light irradiation)) 테스트라고 한다.
여기서는, 게이트 BT 스트레스 조건으로서 스트레스 온도를 60℃로 하고, 스트레스 시간을 3600초로 하여, 게이트 전극에 -30V 또는 +30V, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극에 0V를 인가하였다. 이 때 게이트 절연막에 인가하는 전계 강도는 0.66MV/cm로 하였다.
또한, 상기 게이트 BT 스트레스 테스트와 같은 조건으로 LED를 사용하여 10000lux의 백색광을 트랜지스터에 조사하여, 광 게이트 BT 스트레스 테스트를 수행하였다.
또한, 각종 게이트 BT 스트레스 테스트 후의 트랜지스터의 Vg-Id 특성의 측정 온도를 60℃로 하였다.
시료 E1~E3에 포함되는 트랜지스터의 초기 특성의 문턱 전압과 각 게이트 BT 스트레스 테스트 후의 문턱 전압의 차이(즉, 문턱 전압의 변동량(ΔVth)), 시프트값의 차이(즉, 시프트값의 변동량(ΔShift))를, 각각 도 27에 나타내었다. 또한, 시료 E1의 채널 길이/채널 폭(L/W)이 6㎛/50㎛인 트랜지스터와 2㎛/50㎛인 트랜지스터를 측정하였다. 또한, 시료 E2 및 시료 E3의 채널 길이/채널 폭(L/W)이 6㎛/50㎛인 트랜지스터를 측정하였다.
시료 E2 및 시료 E3과 비교하면 시료 E1에서는 광 조사의 유무에 상관없이 각 게이트 BT 스트레스 테스트에 따른 문턱 전압의 변동량 및 시프트값의 변동량이 1V 이내인 것을 알았다.
다음에, 어두운 상태에서의 포지티브 게이트 BT 스트레스 테스트에서 스트레스 시간에 따른 문턱 전압의 변동량을 측정하였다. 이 결과를 도 28에 나타내었다. 도 28은 시료 E1~E3에 포함되는 트랜지스터의 문턱 전압의 변동량과 각 변동량으로부터 얻은 근사 곡선을 나타낸 것이다. 또한, 가로축은 스트레스 시간을, 세로축은 문턱 전압의 변동량(ΔVth)을 나타낸다. 도 28의 (A)는 시료 E1의 측정 결과이다. 시료 E1의 채널 길이/채널 폭(L/W)이 2㎛/50㎛인 트랜지스터와 6㎛/50㎛인 트랜지스터를 측정하였다. 도 28의 (B) 및 (C)는 각각 시료 E2 및 시료 E3의 측정 결과이다. 시료 E2 및 시료 E3의 채널 길이/채널 폭(L/W)이 6㎛/50㎛인 트랜지스터를 측정하였다. 또한, 각 측정에서 측정수(n수)는 3으로 하였다. 또한, 각 선은 시료 E1~E3의 측정 데이터로부터 얻은 누승 근사선이다.
<반복 ± 게이트 BT 스트레스 테스트>
다음에 시료 E1~E3에, 어두운 상태에서 게이트 전압을 변화시키면서 게이트 BT 스트레스 테스트를 반복적으로 수행하였다.
반복 ± 게이트 BT 스트레스 테스트에 대하여 설명한다. 먼저, 시료를 스트레스 온도인 60℃로 하고 트랜지스터의 Id-Vg 특성을 측정한다. 다음에, 포지티브 게이트 BT 스트레스 테스트를 수행한다. 여기서는 게이트 전극에 +30V를 인가한 상태를 1시간 동안 유지한다. 다음에, 60℃를 유지하며 트랜지스터 Id-Vg 특성을 측정한다. 다음에, 네거티브 게이트 BT 스트레스 테스트를 수행한다. 여기서는 시료를 60℃로 유지한 채 게이트 전극에 -30V를 인가한 상태를 1시간 동안 유지한다. 다음에, 60℃를 유지하며 트랜지스터의 Id-Vg 특성을 측정한다. 포지티브 게이트 BT 스트레스 테스트 및 네거티브 게이트 BT 스트레스 테스트를 반복함으로써 문턱 전압의 변동을 관찰할 수 있다.
도 29에 반복 ± 게이트 BT 스트레스 테스트의 결과를 나타내었다. 가로축은 스트레스 테스트를, 세로축은 문턱 전압을 나타낸다. 도 29의 (A), (B), 및 (C)는 각각 시료 E1, 시료 E2 및 시료 E3의 측정 결과이다. 또한, 도 29에서 사각형은 채널 길이/채널 폭(L/W)이 6㎛/50㎛인 트랜지스터의 측정 결과를 나타내고, 삼각형은 L/W가 2㎛/50㎛인 트랜지스터의 측정 결과를 나타낸다.
도 29로부터, 시료 E1 및 시료 E3은 문턱 전압의 변동이 작고 문턱 전압이 양의 값인 것을 알았다. 도 29로부터 시료 E1 및 시료 E3에 포함되는 트랜지스터는 노멀리-오프 특성을 가지는 트랜지스터인 것을 알았다. 또한, 도 29의 (A)로부터 시료 E1에서는 문턱 전압의 변동량의 채널 길이 의존성이 작은 것을 알았다.
다음에, 시료 E1 또는 시료 E3에 포함되는 트랜지스터를 사용하여 액정 패널의 게이트 드라이버를 제작하였다. 여기서는 세로 720mm, 가로 600mm의 기판으로부터 복수의 액정 패널을 제작하였다. 액정 패널을 동작시켰을 때 정상적으로 동작한 액정 패널의 비율(수율)을 도 30에 나타내었다.
도 30에 도시된 바와 같이 시료 E1의 트랜지스터를 사용하여 액정 패널을 제작함으로써 수율이 높아지는 것을 알았다.
상술한 결과로부터 본 발명의 일 형태에 따른 트랜지스터는 문턱 전압의 편차가 작은 트랜지스터인 것이 확인되었다. 또한, 본 발명의 일 형태에 따른 트랜지스터는 문턱 전압의 시간에 따른 변화가 작고 신뢰성이 높은 트랜지스터인 것이 확인되었다. 또한, 본 발명의 일 형태에 따른 트랜지스터는 노멀리-오프 특성을 가지는 트랜지스터인 것을 알았다. 그러므로, 본 발명의 일 형태에 따른 트랜지스터를 사용한 반도체 장치는 소비 전력이 작다. 또한, 본 발명의 일 형태에 따른 트랜지스터를 사용함으로써 반도체 장치의 수율을 높일 수 있음을 알았다.
11: 기판
13: 게이트 전극
15: 게이트 절연막
17: 산화물 반도체막
17a: 산화물 반도체막
19: 전극
19a: 전극
19b: 전극
20: 전극
20a: 전극
21: 산화물 절연막
22: 막
23: 산화물 절연막
24: 산소
25: 산화물 절연막
26: 보호막
27: 질화물 절연막
28: 금속 산화물막
29: 질화물 절연막
30: 금속 산화물막
31: 산화물 절연막
33: 절연막
34: 산화물 절연막
35: 절연막
36: 금속 산화물막
37: 산화물 절연막
38: 금속 산화물막
39: 게이트 절연막
40: 게이트 전극
41: 유기 절연막
42: 개구부
43: 개구부
45: 다층막
46: 산화물 반도체막
47: 산화물 반도체막
48: 다층막
51: 기판
52: 산화물 절연막
53: 보호막
54: 막
55: 산화물 반도체막
56: 산소
57: 전극
58: 전극
59: 게이트 절연막
60: 금속 산화물막
61: 게이트 전극
62: 산화물 절연막
63: 절연막
64: 금속 산화물막
65: 절연막
66: 산화물 절연막
68: 금속 산화물막
73: 산화물 반도체막
75: 산화물 반도체막
104: 절연막
110: 금속 산화물막
117: 절연막
900: 기판
901: 화소부
902: 주사선 구동 회로
903: 주사선 구동 회로
904: 신호선 구동 회로
910: 용량 배선
912: 게이트 배선
913: 게이트 배선
914: 드레인 전극
916: 트랜지스터
917: 트랜지스터
918: 액정 소자
919: 액정 소자
920: 화소
921: 스위칭용 트랜지스터
922: 구동용 트랜지스터
923: 용량 소자
924: 발광 소자
925: 신호선
926: 주사선
927: 전원선
928: 공통 전극
1001: 본체
1002: 하우징
1003a: 표시부
1003b: 표시부
1004: 키보드 버튼
1021: 본체
1022: 고정부
1023: 표시부
1024: 조작 버튼
1025: 외부 메모리 슬롯
1030: 하우징
1031: 하우징
1032: 표시 패널
1033: 스피커
1034: 마이크로폰
1035: 조작 키
1036: 포인팅 디바이스
1037: 카메라
1038: 외부 접속 단자
1040: 태양 전지
1041: 외부 메모리 슬롯
1050: 텔레비전 장치
1051: 하우징
1052: 기억 매체 녹화 재생부
1053: 표시부
1054: 외부 접속 단자
1055: 스탠드
1056: 외부 메모리
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (18)

  1. 반도체 장치에 있어서,
    트랜지스터로서,
    게이트 전극;
    제 1 절연막;
    산화물 반도체막;
    제 2 절연막; 및
    한 쌍의 전극을 포함하는 상기 트랜지스터를 포함하고,
    상기 산화물 반도체막은 상기 제 1 절연막과 상기 제 2 절연막 사이에 위치하고,
    상기 산화물 반도체막은 상기 한 쌍의 전극과 접촉되고,
    상기 제 1 절연막은 상기 게이트 전극과 상기 산화물 반도체막 사이에 위치하고,
    상기 제 1 절연막 및 상기 제 2 절연막 중 적어도 한쪽에 실리콘 및 산소가 포함되고,
    상기 제 1 절연막 및 상기 제 2 절연막 중 적어도 한쪽은 플루오린산을 사용한 에칭이 수행될 때에 에칭 속도가 8nm/분보다 큰, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 기판과 상기 산화물 반도체막 사이에 위치하고,
    상기 트랜지스터는 제 1 막을 포함하고,
    상기 제 1 막은 상기 제 1 절연막과 상기 산화물 반도체막 사이에 위치하고,
    상기 제 1 막은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나와, 산소를 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 기판과 상기 산화물 반도체막 사이에 위치하고,
    상기 산화물 반도체막 위의 상기 제 2 절연막은 제 2 막과 접촉되고,
    상기 제 2 절연막은 상기 산화물 반도체막과 상기 제 2 막 사이에 위치하고,
    상기 제 2 막은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나와, 산소를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 반도체막은 기판과 상기 게이트 전극 사이에 위치하고,
    상기 트랜지스터는 제 3 막을 포함하고,
    상기 제 3 막은 상기 제 1 절연막과 상기 게이트 전극 사이에 위치하고,
    상기 제 3 막은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나와, 산소를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막은 기판과 상기 게이트 전극 사이에 위치하고,
    상기 기판과 상기 산화물 반도체막 사이에 위치하는 상기 제 2 절연막은 제 4 막과 접촉되고,
    상기 제 4 막은 상기 제 2 절연막과 상기 산화물 반도체막 사이에 위치하고,
    상기 제 4 막은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나와, 산소를 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 에칭에서의 상기 플루오린산의 온도는 24℃이고,
    상기 플루오린산의 농도는 0.5wt/vol%인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은 양쪽 모두 상기 플루오린산을 사용한 에칭이 수행될 때에 에칭 속도가 8nm/분보다 큰, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막 중 적어도 한쪽은 상기 플루오린산을 사용한 에칭이 수행될 때에 에칭 속도가 10nm/분보다 큰, 반도체 장치.
  9. 표시 장치에 있어서,
    제 1 항에 따른 반도체 장치; 및
    화소 전극을 포함하고,
    상기 화소 전극은 상기 트랜지스터에 전기적으로 접속되는, 표시 장치.
  10. 입출력 장치에 있어서,
    제 1 항에 따른 반도체 장치; 및
    터치 패널을 포함하고,
    상기 터치 패널은 상기 반도체 장치에 전기적으로 접속되는, 입출력 장치.
  11. 반도체 장치의 제작 방법에 있어서,
    게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막에 산소를 첨가하는 단계를 포함하고,
    상기 제 1 절연막 및 상기 제 2 절연막 중 적어도 한쪽은 플루오린산을 사용한 에칭이 수행될 때에 에칭 속도가 8nm/분보다 큰, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 제 1 절연막에 산소를 첨가하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  13. 제 11 항에 있어서,
    상기 제 2 절연막 위에 도전막을 형성하는 단계; 및
    상기 도전막을 통하여 상기 제 2 절연막에 산소를 첨가하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  14. 제 11 항에 있어서,
    상기 제 1 절연막 위에 금속 산화물막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  15. 제 11 항에 있어서,
    상기 제 2 절연막 위에 금속 산화물막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  16. 제 11 항에 있어서,
    상기 산소는 이온 주입법으로 첨가되는, 반도체 장치의 제작 방법.
  17. 제 11 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은 양쪽 모두 상기 플루오린산을 사용한 에칭이 수행될 때에 에칭 속도가 8nm/분보다 큰, 반도체 장치의 제작 방법.
  18. 제 11 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막 중 적어도 한쪽은 상기 플루오린산을 사용한 에칭이 수행될 때에 에칭 속도가 10nm/분보다 큰, 반도체 장치의 제작 방법.
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