KR20010062736A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR20010062736A
KR20010062736A KR1020000082593A KR20000082593A KR20010062736A KR 20010062736 A KR20010062736 A KR 20010062736A KR 1020000082593 A KR1020000082593 A KR 1020000082593A KR 20000082593 A KR20000082593 A KR 20000082593A KR 20010062736 A KR20010062736 A KR 20010062736A
Authority
KR
South Korea
Prior art keywords
level
precharge
control signal
potential
writing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020000082593A
Other languages
English (en)
Other versions
KR100414414B1 (ko
Inventor
나카자와시게유키
Original Assignee
니시가키 코지
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시가키 코지, 닛뽄덴끼 가부시끼가이샤 filed Critical 니시가키 코지
Publication of KR20010062736A publication Critical patent/KR20010062736A/ko
Application granted granted Critical
Publication of KR100414414B1 publication Critical patent/KR100414414B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 셀 어레이가 반도체 기억장치에 제공되어 있고, 다수의 메모리 셀은 상기 메모리 셀 어레이의 컬럼을 구성한다. 상기 다수의 메모리 셀은 다수의 비트선 쌍에 공통으로 접속된다. 상기 다수의 비트선 쌍은 I/O선 쌍에 공통으로 접속된다. 프리차지회로는 또한 반도체 기억장치에 제공된다. 상기 프리차지회로는 상기 I/O선 쌍을 프리차지한다. 상기 프리차지회로는 다수의 전압레벨 중에서 I/O선 쌍의 프리차지 레벨을 선택하는 선택회로를 포함한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 다이내믹 랜덤 액세스 메모리 등의 반도체 기억장치에 관한 것으로서 특히, 동작의 고속화를 도모한 반도체 기억장치에 관한 것이다.
종래, 싱크로너스 다이내믹 랜덤 액세스 메모리(SDRAM) 등의 반도체 기억장치에는 다수의 메모리 셀에 접속된 비트선 쌍이 컬럼 선택회로를 경유하여 공통으로 접속된 I/O선을 프리차지하기 위한 프리차지회로가 일반적으로 제공되어 있다. 여기서 사용되는 프리차지회로는 데이터의 판독 또는 기록을 실행하기 위해 I/O선을 소정의 전위로 조정하여 데이터의 판독 및 기록을 고속화하는 동시에 기록 및 판독의 에러를 방지한다. 도 1은 종래의 반도체 기억장치에 있어서의 프리차지회로를 도시하는 회로도이다.
종래의 반도체 기억장치에 있어서의 프리차지회로(101)에는 각각 드레인이 I/O선(IOT 및 ION)에 접속된 2개의 P채널 트랜지스터(Tr101a 및 Tr101b)가 제공되어 있다. 트랜지스터(Tr101a 및 Tr101b)의 각 소스에는 정전위(Vc)가 공급되고 각 게이트에는 프리차지 제어신호(PIO)가 공급된다. 프리차지시에는 트랜지스터(Tr101a 및 Tr101b)가 ON으로 전환되고 I/O선(IOT 및 ION)의 전위는 정전위(Vc)로 된다. 프리차지회로에 이퀄라이즈용 트랜지스터를 제공하고 프리차지시에 이퀄라이즈용 트랜지스터에 의해 2개의 I/O선(IOT 및 ION)은 단락되고 동전위(밸런스 레벨)가 되도록 설계되는 것도 있다.
다음에, 상기와 같은 구성을 갖는 프리차지회로를 구비한 종래의 반도체장치의 동작이 기술될 것이다. 도 2의 a 및 b는 종래의 반도체 기억장치의 동작을 도시하는 도면으로서, 도 2의 a는 정전위(Vc), 즉 밸런스 레벨을 높힌(Vcc/2 < Vc1(=Vc) < Vcc) 경우의 타이밍차트(이하, 제1 종래기술이라한다)이고, 도 2의 b는 정전위(Vc2)를 전원전위(Vcc)의 1/2로 한 경우의 타이밍차트(이하, 제2의 종래기술이라고 한다)이다. 여기서, Vcc는 프리차지회로에 접속된 입출력회로(도시하지 않음)에 공급되는 전원전압이다. 또한, 밸런스 레벨이란 각각 트랜지스터(Tr101a 및 Tr101b)를 경유하여 I/O선(IOT 및 ION)에 공급되어진 전위 또는 각각 2개의 I/O선(IOT 및 ION)을 이퀄라이즈용 트랜지스터(도시하지 않음)로 단락했을 때에 수속(converge)하는 I/O선(IOT 및 ION)의 전위를 의미한다.
도 2의 a에 도시된 바와 같이, 정전위(Vc)가 Vcc/2 < Vc1 < Vcc를 만족하도록 설정되어 있는 경우(제1의 종래기술)에 기록 및 판독 전의 프리차지시에는 프리차지 제어신호(PIO)가 하이이고 I/O선(IOT 및 ION)은 전압(Vc1)에 프리차지된다.
그 후, 프리차지 제어신호(PIO)가 하강하여 기록 또는 판독이 시작되면 I/O선(IOT 및 ION)의 전위는 어드레스 신호에 의해 선택된 컬럼을 구성하는 메모리 셀에 접속된 비트선 쌍의 전위로 드래그(drag)된다. 그 결과, 판독 및 기록되는 데이터에 응답하여 I/O선(IOT)의 전위는 상승(또는 하강)하고 I/O선(ION)의 전위는 하강(또는 상승)한다. 즉, I/O선(IOT)에 공급되는 신호와 I/O선(ION)에 공급되는 신호는 서로 상보관계에 있다. 이 때의 동작이 데이터의 기록동작이라면 기록 앰프(도시하지 않음)에 의한 신호 증폭이 있기 때문에 각 전위의 상승 및 하강은 크게 되고 한쪽의 I/O선의 전위는 내부전원전위(Vcc)에 수속하고 다른쪽의 I/O선의 전위는 접지전위(GND)에 수속한다.
반면에, 동작이 데이터의 판독동작인 경우에는 DRAM의 비트선 쌍은 보통 Vcc/2로 프리차지되고 판독 직후에 비트선 쌍은 판독 데이터에 응답하여 Vcc/2를 중심으로 차동전위가 넓어진다. 그러나, 비트성 쌍의 차동전위의 센스 앰프(도시하지 않음)에 의한 증폭이 충분하지 않기 때문에 한쪽의 비트선의 전위와 I/O선(IOT)(또는 ION)의 전위와의 차가 작고 I/O선(IOT)(또는 ION)의 전위의 상승(또는 하강)은 작다． 이에 비해, 프리차지 레벨인 전압(Vc1)이 Vcc/2보다도 높기 때문에 다른쪽의 비트선의 전위와 I/O선(ION)(또는 IOT)의 전위와의 차는 크기 때문에 I/O선(ION)(또는 IOT)의 전위는 크게 하강(또는 상승)한다. 따라서, 충분한 I/O선(IOT 및 ION)의 차동전위가 얻어진다. 이것은 게이트-소스간 전압과 드레인전류 사이의 관계가 자승(square)의 관계이고 따라서 게이트-소스간의 전위차가 클 수록 드레인전류는 크게 변하기 때문이다.
다음에, 프리차지 제어신호(PIO)가 상승하면 I/O선(IOT 및 ION)이 전압(Vc1)에 프리차지된다. 그 후, 프리차지 제어신호(PIO)의 상승 및 하강에 동기하여 데이터의 기록 또는 판독과 프리차지가 교대로 실행된다. 판독 및 기록이 종료하면 프리차지 제어신호(PIO)가 하이에 고정된다.
한편, 도 2의 b에 도시된 바와 같이, 정전위(Vc)가 Vcc/2인 전압 Vc2에 설정되는 경우(제2 종래기술)에, 기록 및 판독 전의 프리차지시에는 프리차지 제어신호(PIO)가 하이로 되고 I/O선(IOT 및 ION)은 전압 Vc2에 프리차지된다.
그 후, 프리차지 제어신호(PIO)가 하강하여 기록 또는 판독이 시작되면 I/O선(IOT 및 ION)의 전위는 선택된 컬럼을 이루는 메모리 셀에 접속된 비트선 쌍의 전위로 드래그된다. 그 결과, 판독 및 기록되는 데이터에 응답해서 I/O선(IOT)의 전위는 상승(또는 하강)하고 I/O선(ION)의 전위는 하강(또는 상승)한다. 이 때의 동작이 데이터의 기록이라면 기록 앰프(도시하지 않음)에 의한 신호 증폭이 있기 때문에 각 전위의 상승 및 하강은 크게 되고 한쪽의 I/O선(IOT 또는 ION)의 전위는 내부전원전위(Vcc)에 수속하고 다른쪽의 I/O선(ION 또는 IOT)의 전위는 접지전위(GND)에 수속한다. 한편, 동작이 데이터의 판독인 경우에는 비트선 쌍의 차동전위의 센스 앰프(도시하지 않음)에 의한 증폭이 충분하지 않기 때문에 양 비트선의 전위와 I/O선(IOT 및 ION)의 전위와의 차가 작고 I/O선(IOT 및 ION)의 전위의 상승은 작다.
프리차지 제어신호(PIO)가 상승하면 I/O선(IOT 및 ION)이 전압 Vc2에 프리차지된다. 이 때, 프리차지 레벨이 Vcc/2로 되어있기 때문에, I/O선(IOT 및 ION)의 전위는 신속하게 전압 Vc2에 달한다. 그 후, 프리차지 제어신호(PIO)의 상승 및 하강에 동기하여 데이터의 기록 또는 판독과 프리차지가 교대로 행해진다. 그리고, 판독 및 기록이 종료하면 프리차지 제어신호(PIO)가 하이에 고정된다.
그러나, 전술한 제1의 종래기술의 반도체 기억장치로서는 정전위(Vc)가 전위(Vc)1(Vcc/2 < Vc < Vcc)에 설정되므로 기록 동작 직후에 GND 측으로 전환된I/O선(IOT 또는 ION)을 프리차지하면 프리차지 레벨(Vc1)로 재복귀하는데 필요한 시간이 걸린다. 상기 복귀시간(tb)이 길기 때문에 프리차지 제어신호(PIO)를 활성화하고 있는 기간(도 2의 a에서 하이인 기간)을 길게 설정하여야 하고 나아가서는 프리차지 제어신호(PIO)의 1주기(tck)를 길게 설정하여야 한다.
반대로, 제2 종래기술과 같이, 정전위(Vc)가 전위(Vc2)(Vcc/2)에 설정되는 경우의 문제점은 이하와 같다. 외부에서 반도체 기억장치에 로우 어드레스가 보내지면 워드선 중 하나가 활성화되고 메모리 셀에 기억된 데이터가 비트선에 출력된다. 센스 앰프는 비트선 쌍의 차동전위를 증폭하고 기억데이터를 판정하는 동시에 판정결과를 I/O선에 출력한다.
그러나, 판독 시작 직후에 센스 앰프에 의한 증폭이 불충분한 경우에는 비트선과 I/O선(IOT 또는 ION) 사이의 차동전위가 거의 없기 때문에 I/O선(IOT)과 I/O선(ION) 사이에 생기는 차동전위(△V)도 지극히 작다. 버스트 판독 등과 같은 하나의 워드선에 접속된 다수의 메모리 셀을 차레로 판독하는 경우에는 최초에 판독하는 데이터의 전위차(△V)가 가장 작고 후의 데이터가 될 수록 전위차(△V)는 커진다. 출력 버퍼는 전위차(△V)가 지극히 작은 동안에 판독을 시작하여 정상적인 판독 동작을 방해할 수 있다.
상기의 문제점은 상기와 같은 상태를 해결하기 위해 센스 앰프의 출력은 판독 데이터를 충분히 증폭할 수 있도록 하기위해 초기의 센싱으로부터 최초의 판독까지의 시간, 즉, 로우 어드레스 스트로브신호(RAS)가 입력되고 나서 칼럼 어드레스 스트로브신호(CAS)가 입력되기 까지의 시간(tRCD)(RAS-to-CAS 딜레이)을 길게 설정할 필요성이 있다는 점이다. 그 결과, 반도체 기억장치가 액세스되고 나서 데이터가 판독되기까지의 시간(액세스시간)이 길어지는 문제점이 있다.
특히, 제1 종래기술의 경우에는 연속기록시간이 길어진다는 문제점은 있지만 초기 판독시간은 단축할 수 있다. 반대로, 제2 종래기술의 경우에는 초기 판독시간이 길어진다는 문제점은 있지만 연속기록시간은 단축할 수 있다.
종래의 반도체 기억장치에 있어서, 제품의 사양에 따라 한쪽의 특성을 우선하여 설계하고 다른쪽의 특성을 희생하고 있다. 즉, 초기 판독시간을 우선할 것인가 연속기록 시간을 우선할 것인가에 따라 프리차지 레벨을 선택하여 설정했다. 그 때문에, 이들의 시간을 동시에 단축할 수는 없었다. 또한, 클록신호를 고속화할 지라도 속도는 완전히 도달할 수 없다.
본 발명은 프리차지 제어신호의 1주기 및 센스 시작으로부터 최초의 판독 또는 기록까지의 시간을 함께 단축할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억장치는 메모리 셀 어레이가 반도체 기억장치에 제공되어 있고, 다수의 메모리 셀은 상기 메모리 셀 어레이의 컬럼을 구성한다. 상기 다수의 메모리 셀은 다수의 비트선 쌍에 공통으로 접속된다. 상기 다수의 비트선 쌍은 I/O선 쌍에 공통으로 접속된다. 프리차지회로는 또한 반도체 기억장치에 제공된다. 상기 프리차지회로는 상기 I/O선 쌍을 프리차지한다. 상기 프리차지회로는 다수의 전압레벨 중에서 I/O선 쌍의 프리차지 레벨을 선택하는 선택회로를 포함한다.
본 발명에 따르면, 다수의 전압 레벨 중에서 I/O선 쌍에 대한 프리차지 레벨을 선택하는 선택회로는 프리차지회로에 제공되어 프리차지 레벨은 초기의 데이터 판독 중에 그리고 데이터 판독 후에 전환될 수 있다. 즉, 초기의 데이터 판독 중에 I/O선 쌍의 프리차지 레벨은 한 비트선의 전위차가 큰 비트선에 대해 선택회로에 의해 선택되어 I/0선 쌍에 대해 큰 차동전위가 얻어지도록 허용한다. 따라서, 초기 데이터 판독 중의 I/O선 쌍의 차동전위가 크고 데이터 판독 후의 프리차지 레벨이 밸런스가 용이하게 달성되도록 설정된다면 클록 신호가 가속화되는 경우에도 상기는 추종될 수 있다. 더욱, 데이터 판독동작 이후에 선택회로가 I/O선 쌍의 프리차지 레벨을 데이터 판독시에 I/O선 쌍 사이의 차동전위의 밸런스 가까이 설정한다면 예컨대, 데이터 기록 이후에 밸런스를 빨리 달성할 수 있다. 따라서, 프리차지 레벨이 항상 하이의 상태로 설정된 종래의 기술에 비해 동작전류를 감소시킬 수 있다.
도 1은 종래의 반도체 기억장치의 프리차지회로를 도시하는 회로도.
도 2의 a 및 b는 종래의 반도체 기억장치의 동작을 도시하는 타이밍차트.
도 3은 본 발명의 제1 실시예에 따른 반도체 기억장치의 구성을 도시하는 블록도.
도 4는 PIO 생성회로에서의 프리차지 제어신호(PIO)의 생성을 도시하는 타이밍차트.
도 5는 제1 실시예에 따른 센스 인에이블(SE)회로(12)의 구성을 도시하는 블록도.
도 6은 제1 실시예에 따른 프리차지(PC)회로(6) 및 I/O선(IOT 및 ION)을 도시하는 블록도.
도 7은 본 발명의 제1 실시예에 따른 반도체 기억장치의 동작을 도시하는 타이밍차트.
도 8은 본 발명의 제2 실시예에 따른 반도체 기억장치의 구성을 도시하는 블록도.
도 9는 제2 실시예에 따른 칼럼계용 활성화회로(13)의 구성을 도시하는 블록도.
도 10은 제2 실시예에 따른 프리차지(PC)회로(6) 및 I/O선(IOT 및 ION)을 도시하는 블록도.
도 11은 본 발명의 제2 실시예에 따른 반도체 기억장치의 동작을 도시하는 타이밍차트.
도 12는 본 발명의 제3 실시예에 따른 반도체 기억장치의 구성을 도시하는 블록도.
도 13은 제3 실시예에 따른 기록 인에이블회로(14)의 구성를 도시하는 블록도.
도 14는 제3 실시예에 있어서의 프리차지(PC)회로(6) 및 I/O선(IOT 및 ION)을 도시하는 블록도.
도 15의 a 및 b는 본 발명의 제3 실시예에 따른 반도체 기억장치의 동작을 도시하는 타이밍차트.
<도면의 주요한 부분에 대한 간단한 설명>
1 : 메모리 셀 어레이 2 : X-디코더
3 : Y-디코더 4 : 컬럼 선택회로
5 : 센스 앰프 6 : 프리차지회로
7 : 데이터 앰프 8 : 기록 앰프
9 : 데이터 출력회로 10 : 데이터 입력회로
11 : 명령 디코더 12 : 센스 인에이블회로
13 : 칼럼용 활성화회로 14 : 기록 인에이블회로
15 : PI0 생성회로 16 : CLK 생성회로
이하, 본 발명의 실시예에 따른 반도체 기억장치에 관해서, 첨부된 도면을 참조하여 구체적으로 설명한다. 도 3은 본 발명의 제1 실시예에 따른 반도체 기억장치의 구성을 도시하는 블록도이다.
제1 실시예에는 메모리 셀이 격자상으로 배열되어 구성된 메모리 셀 어레이(1)가 제공되어 있다. 상기 메모리 셀 어레이(1)의 판독 어드레스 또는 기록어드레스를 지정하는 어드레스신호(ADD)는 로우 어드레스 및 컬럼 어드레스를 각각 디코딩하는 X-디코더(2) 및 Y-디코더(3)에 접속되어 있다. Y-디코더(3)에는 컬럼 선택회로(4)가 접속되어 있다. 메모리 셀 어레이(1)를 구성하는 각 컬럼의 메모리 셀에 비트선(BLT 및 BLN)으로 이루어지는 비트선 쌍이 접속되어 있고 각 비트선 쌍의 위에 1개씩 센스 앰프가 제공되어 있다. 또한, 각 비트선 쌍을 구성하는 다수의 비트선(BLT)은 컬럼 선택회로(4)를 경유하여 I/O선(IOT)에 공통으로 접속되고, 각 비트선 쌍을 구성하는 다수의 비트선(BLN)은 컬럼 선택회로(4)를 경유하여 I/O선(ION)에 공통으로 접속된다. I/O선(IOT 및 ION)은 상보관계를 이루는 신호선 쌍을 구성하고 있다. 각 비트선(BLT)과 I/O선(IOT)의 사이 및 각 비트선(BLN)과 I/O선(ION)의 사이에는 컬럼 선택회로(4)의 일부로서 각각 트랜지스터로 이루어지는 스위치(SW)가 접속되어 있고 각 비트선 쌍의 스위치(SW)에 2개의 트랜지스터의 게이트가 공통으로 접속되어 있다. 각각의 공통 접속점의 전위는 Y-디코더(3)로부터 출력된 선택신호(YSEL)에 의해 제어된다.
I/O선(IOT 및 ION)의 일단에는 프리차지(PC)회로(6)가 접속되어 있고 타단에는 데이터 앰프(7) 및 기록 앰프(8)이 서로 병렬로 접속되어 있다. 데이터 앰프(7)에는 데이터 출력회로(DOUT9)가 접속되고 기록 앰프(8)에는 데이터 입력회로(DIN10)가 접속되고 데이터 출력회로(9) 및 데이터 입력회로(10)는단자(DQ)에 공통으로 접속되어 있다. .
제1 실시예에는 또한 제어신호(/RAS, /CAS 및 /WE)가 외부에서 입력되는 단자를 가지며 클록신호(CLK)의 상승에 동기하여 워드선 선택신호(RASB), 기록/판독 제어신호(RWCMD) 및 기록 제어신호(WCMD)를 출력하는 명령 디코더(11)가 제공되어 있다.
기록/판독 제어신호(RWCMD)는 명령 디코더(11)에 제어신호(/CAS)가 로우의 레벨이 되면 로우의 레벨에서 하이의 레벨로 변화되는 신호이다. 기록/판독 제어신호(RWCMD)는 데이터 앰프(7), 기록 앰프(8), DOUT회로(9) 및 DIN회로(10)에 입력된다.
기록 제어신호(WCMD)는 명령 디코더(11)에 입력된 제어신호(/CAS) 및 제어시호(/WE)가 로우의 레벨로 변하는 경우에 로우의 레벨로부터 하이의 레벨로 변화되는 신호이다.
워드선 선택신호(RASB)는 로우 어드레스가 받아들여질 때 하이의 레벨에서 로우의 레벨로 변화되고 일련의 판독 또는 기록이 종료했을 때에 로우의 레벨에서 하이의 레벨로 변화되는 신호이다. 워드선 선택신호(RASB)의 파생신호는 X-디코더(2)에 입력되고 그 변화에 의해 메모리 셀 어레이(1) 중의 워드선 하나가 활성화된다.
또한, 워드선 선택신호(RASB)를 입력하여 센스 지시신호(SESTP)를 출력하는 센스 인에이블(SE)회로(12), 기록/판독 제어신호(RWCMD)를 입력하여 칼럼용 활성화신호(YBS)를 출력하는 칼럼용 활성화회로(13) 및 기록 제어신호(WCMD)를 입력하여 기록 인에이블 신호(WE)를 출력하는 기록 인에이블(WE)회로(14)가 제공되어 있다.
센스 지시신호(SESTP)는 워드선 선택신호(RASB)의 지연신호인 센스 앰프 활성화신호(도시하지 않음)를 지연시킨 신호이며 프리차지회로(6)에만 입력이 된다. 또한, 센스 앰프 활성화신호는 센스 앰프(SA)에 입력되고 하이의 레벨로 됨으로써 센스 앰프(5)를 액티브로 하는 신호이다.
칼럼용 활성화신호(YBS)는 칼럼계 회로에 입력되고 하이의 레벨로 됨으로써 이들의 칼럼계 회로를 액티브로 하는 신호이다. 여기서의 칼럼계 회로란 예컨대 Y-디코더(3), 컬럼 선택회로(4), 데이터 앰프(7) 및 기록 앰프(8)이다. 칼럼용 활성화신호(YBS)는 후술하는 프리차지 제어신호(PIO)의 생성에도 또한 사용된다.
기록 인에이블 신호(WE)는 기록 앰프(8) 및 DIN회로(10)에 입력되고 하이의 레벨로 됨으로써 데이터의 기록시에 기록 앰프(8) 및 DIN회로(10)를 액티브로 하는 신호이다. 기록/판독 제어신호(RWCMD)가 하이의 레벨인 경우에 기록 인에이블 신호(WE)도 하이의 레벨이 되면 기록 앰프(8) 및 DIN회로(10)가 활성화되고 메모리 셀 어레이(1)에의 데이터의 기록이 실행된다. 한편, 기록/판독 제어신호(RWCMD)가 하이의 레벨인 때에 기록 인에이블 신호(WE)가 로우의 레벨이면 데이터 앰프(7) 및 DOUT회로(9)가 활성화되고 메모리 셀 어레이(1)로부터의 데이터의 판독이 실행된다.
본 실시예에 있어서는 프리차지회로(6)에 센스 지시신호(SESTP) 및 I/O선(IOT 및 ION)의 프리차지를 제어하는 프리차지 제어신호(PIO)가 입력된다.
프리차지 제어신호(PIO)는 ICLK 생성회로(16)로부터의 내부클록신호(ICLK) 및 전술한 칼럼용 활성화신호(YBS)를 입력하는 PIO 생성회로(15)에 의해 생성되는 신호이며 I/O선(IOT 및 ION)의 프리차지의 타이밍을 제어하는 신호이다.
도 4는 PIO 생성회로에서의 프리차지 제어신호(PIO)의 생성을 도시하는 타이밍차트이다.
클록신호(CLK)에 지연되어 내부클록신호(ICLK)가 생성되고 칼럼용 활성화신호(YBS)의 상승에 동기하여 프리차지 제어신호(PIO)가 하강한다. 그리고, 프리차지 제어신호(PIO)는 내부클록신호(ICLK)의 지연신호로서 하이의 레벨 및 로우의 레벨을 전환한다.
도 5는 제1 실시예에 있어서의 센스 인에이블회로(12)의 구성을 도시하는 블록도이다. 센스 인에이블회로(12)에는 워드선 선택신호(RASB)를 입력하는 입력단자에 입력단이 접속된 지연회로(12a) 및 상기 지연회로(12a)의 출력단에 입력단이 접속된 지연회로(12b)가 제공되어 있다. 또한, 지연회로(12a 및 12b)의 출력신호의 NOR 논리를 취하는 NOR 논리 게이트(NOR12)가 제공되고 상기 NOR 논리게이트(NOR12)의 출력신호가 센스 지시신호(SESTP)로 된다. 상기 센스 인에이블회로(12) 내에서는 전술한 센스 앰프 활성화신호가 예컨대 지연회로(12a)의 출력신호로서 생성된다.
지연회로(12a 및 12b)에 의한 지연시간은 워드선 선택신호(RASB)의 하강으로부터 센스 지시신호(SESTP)의 상승까지의 시간이 워드선 선택신호(RASB)의 하강으로부터 프리차지 제어신호(PIO)의 최초의 하강까지의 시간보다도 길도록, 그리고프리차지 제어신호(PIO)의 다음의 상승까지의 시간보다도 짧게 되도록 설정된다. 또한, 센스 인에이블회로(12)에 있어서 센스 지시신호(SESTP)가 워드선 선택신호(RASB)의 하강부터는 느리게 반응하고 워드선 선택신호(RASB)의 상승부터는 비교적 빨리 반응하도록 지연회로(12a 및 12b)가 설정된다.
도 6은 제1 실시예에 있어서의 프리차지회로(6) 및 I/O선(IOT 및 ION)을 도시하는 블록도이다. 프리차지회로(6)에는 프리차지 제어신호(PIO) 및 센스 지시신호(SESTP)의 NAND 논리를 취하는 NAND 논리 게이트(NAND6a) 및 상기 NAND 논리 게이트(NAND6a)의 출력신호를 반전하는 인버터(IV6a)가 제공되어 있다. 또한, 센스 지시신호(SESTP)를 반전하는 인버터(IV6b), 상기 인버터(IV6b)의 출력신호 및 프리차지 제어신호(PI0)의 NAND 논리를 취하는 NAND 논리 게이트(NAND6b) 및 상기 NAND 논리 게이트(NAND6b)의 출력신호를 반전하는 인버터(IV6c)가 제공되어 있다.
프리차지회로(6)에는 또한 인버터(IV6a)의 출력신호가 게이트에 공급되는 P채널 트랜지스터(Tr6a 및 Tr6b)가 제공되어 있다. 트랜지스터(Tr6a 및 Tr6b)의 소스에는 전압(Vb)가 공급되고 드레인은 각각 I/O선(IOT 및 ION)에 접속된다. 인버터(IV6c)의 출력신호가 게이트에 공급되는 P채널 트랜지스터(Tr6c 및 Tr6d)가 제공된다. 트랜지스터(Tr6a 및 Tr6b)의 소스에는 전압(Va)가 공급되고 드레인은 각각 I/O선(IOT 및 ION)에 접속된다. 또한, 전압(Vb)은 메모리 셀로부터의 판독시에 있어서의 진폭의 평균치(밸런스 레벨)(Vba1)이며 전압(Va)은 전압(Vb)보다도 높은 전압이고 예컨대 메모리 셀 어레이(1) 및/또는 센스 앰프(5) 등의 내부회로에 공급되는 전압을 강압회로(도시되지 않음)에서 강압한 것이다.
전술한 바와 같이 구성된 제1 실시예의 동작에 관해서 설명한다. 도 7은 본 발명의 제1 실시예에 따른 반도체 기억장치의 동작을 도시하는 타이밍차트이다. 또한, 도 7에는 IO(판독)와 IO(기록)를 별도로 기재하고 있지만 이것은 각 동작만이 연속하여 행해지는 경우의 전압 변화를 알기 쉽게 하기 위해서이며 판독 동작과 기록 동작이 혼재하고 있어도 좋다. 또한, 도 7에서 동일 도면중에 판독 및 기록을 도시하였지만 판독과 기록이 동시에 발생하는 것은 있을 수 없음은 말할 필요도 없다. 또한, 이하에 도시하는 동작은 메모리 셀 어레이(1)에 있어서 로우를 이루고 데이터의 기록 또는 판독이 행해지는 메모리 셀이 선택되고 즉, 워드선이 선택되고 나서 연속하는 데이터의 판독 또는 기록이 종료하기까지의 동작이다. 또한, 신호(RASB, RWCMD, WCMD, SESTP, YBS 및 WE)의 변화는 제1 실시예와 후술의 제2 및 제3 실시예에서 공통이고 신호(RWCMD, WCMD, YBS 및 WE)의 구체적인 변화에 관해서는 후술한다.
클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 로우, 제어신호(/CAS)가 하이, 제어신호(/WE)가 하이이면, 명령 디코더(11)는 이것을 디코딩하여 동작명령(ACT)을 출력하고 이것에 지연하여 워드선 선택신호(RASB)를 하강시킨다. 상기 시점에서 센스 지시신호(SESTP)가 로우이기 때문에 트랜지스터(Tr6a 및 Tr6b)가 비도통상태에 있고 트랜지스터(Tr6c 및 Tr6d)가 도통상태에 있어 I/O선(IOT 및 ION)은 전압(Va)에 프리차지된다.
그 후, 클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 하이, 제어신호(/CAS)가 로우, 제어신호(/WE)가 로우이면, 명령 디코더(11)가기록명령(W)을 출력하고 클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 하이, 제어신호(/CAS)가 로우, 제어신호(/WE)가 하이이면, 명령 디코더(11)가 판독명령(R)을 출력한다.
다음에, 프리차지 제어신호(PIO)가 하강하면 I/O선(IOT 및 ION)의 전위는 각각 컬럼 선택회로(4)에 의해 선택된 컬럼을 이루는 메모리 셀에 접속된 비트선(BLT 및 BLN)의 전위로 드래그된다. 그 결과, I/O선(IOT)의 전위는 상승하고 I/O선(ION)의 전위는 하강한다. 그 때의 동작이 선택된 메모리 셀에의 데이터의 기록이면 기록 앰프(8)에 의한 신호 증폭이 있기 때문에 각 전위의 상승 및 하강은 크게 되고 I/O선(IOT)의 전위는 내부전원전위(Vcc)에 수속하고 I/O선(ION)의 전위는 접지전위(GND)에 수속한다. 한편, 동작이 선택된 메모리 셀로부터의 데이터의 판독인 경우에는 비트선 쌍의 차동전위의 센스 앰프에 의한 증폭이 충분하지 않기 때문에 비트선(BLT)의 전위와 I/O선(IOT)의 전위와의 차가 작고 I/O선(IOT)의 전위의 상승은 작다. 단지, 본 실시예에 있어서는 프리차지 레벨인 전압(Va)이 밸런스 레벨(Vba1)보다도 높기 때문에 비트선(BLN)의 전위와 I/O선(ION)의 전위의 차가 커져 I/O선(ION)의 전위는 크게 하강하기 때문에 충분한 I/O선(IOT 및 ION)의 차동전위가 얻어진다.
최초의 메모리 셀로부터의 판독 또는 메모리 셀로의 기록이 행해지고 있는 사이에 센스 지시신호(SESTP)가 상승한다. 따라서, 다음에 프리차지 제어신호(PIO)가 상승하면 트랜지스터(Tr6a 및 Tr6b)가 도통상태가 되고 트랜지스터(Tr6c 및 Tr6d)가 비도통상태가 된다. 그 결과, I/O선(IOT 및 ION)이 전압(Vb)(밸런스레벨(Vba1))에 프리차지된다. 그 결과 상기 프리차지 전의 동작이 기록인 경우에도 I/O선(IOT 및 ION)의 전위는 빠르게 전압(Vb)(밸런스 레벨(Vba1))에 도달한다.
그 후, 프리차지 제어신호(PIO)의 상승 및 하강에 동기하여 데이터의 기록 또는 판독과 프리차지가 교대로 행해진다.
클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 로우로, 제어신호(/CAS)가 하이로, 제어신호(/WE)가 로우로 입력되면, 명령 디코더(11)가 프리차지명령(PRE)을 출력하고 이것에 지연되어 워드선 선택신호(RASB)가 상승한다. 그러면, 선택되어 있던 워드선이 비선택상태로 되돌아가고 메모리 셀과 비트선의 접속이 차단된다. 그 후, 프리차지 제어신호(PIO)는 다음 클록신호(CLK)의 하강에 동기하여 하이로 고정되고, 판독 및 기록이 종료한다. 또한, 워드선 선택신호(RASB)의 상승부터 일정한 지연 후 센스 지시신호(SESTP)가 하강하여 I/O선(IOT 및 ION)이 전압(Va)으로 프리차지된다.
따라서, 본 실시예에 따르면 최초에 프리차지 제어신호(PIO)가 하강하기 직전의 I/O선(IOT 및 ION)의 프리차지 레벨이 전압(Va)으로 되기 때문에 비트선 쌍의 차동전위가 센스 앰프(5)에 의해 충분히 증폭되지 않아도 I/O선(IOT 및 ION) 사이의 차동전위를 판독 가능한 정도까지 큰 것으로 할 수 있다. 또한, 그 후 최초에 프리차지 제어신호(PIO)가 상승할 때까지 센스 지시신호(SESTP)의 상승에 의해 I/O선(IOT 및 ION)의 프리차지 레벨이 밸런스 레벨(Vba1)인 전압(Vb)으로 변경되기 때문에 그 후에 기록이 행해지더라도 그 직후의 프리차지까지의 시간(tb)은 지극히 짧다. 따라서, 센스 앰프(5)에 의한 센스 시작으로부터 프리차지 제어신호(PIO)의하강까지의 시간(tRCD)를 단축하면서 연속기록시의 밸런스까지의 시간(tb)을 단축하고 프리차지 제어신호(PIO)의 1주기(tck)를 단축할 수 있다. 따라서, 클록신호(CLK)의 고속화에 적용할 수 있다.
종래의 프리차지 레벨이 항상 높게 설정되어 있는 반도체 기억장치와 비교하면 기록 후의 밸런스가 용이하게 되기 때문에 동작전류를 감소시킬 수 있다.
다음에, 본 발명의 제2 실시예에 관한 설명이 이루어질 것이다. 제2 실시예에 있어서, 프리차지회로(6)에 센스 지시신호(SESTP) 대신에 칼럼용 활성화신호(YBS)가 입력된다. 도 8은 본 발명의 제2 실시예에 따른 반도체 기억장치의 구성을 도시하는 블록도이다. 도 9는 제2 실시예에 있어서의 칼럼용 활성화회로(13)의 구성을 도시하는 블록도이다. 도 10은 제2 실시예에 있어서의 프리차지회로(6) 및 I/O선(IOT 및 ION)을 도시하는 블록도이다.
제2 실시예에 있어서, 칼럼용 활성화회로(13)에는 기록/판독 제어신호(RWCMD)를 입력하는 입력단자에 입력단이 접속된 지연회로(13a) 및 상기 지연회로(13a)의 출력단에 입력단이 접속된 지연회로(13b)가 제공되어 있다. 또한, 지연회로(13a 및 13b)의 출력신호의 NAND 논리을 취하는 NAND 논리 게이트(NAND13) 및 이 NAND 논리 게이트(NAND13)의 출력신호를 반전하는 인버터(IV13)가 제공되어 있고 상기 인버터(IV13)의 출력신호가 칼럼용 활성화신호(YBS)가 된다.
도 8 및 도 10에 도시된 바와 같이, 프리차지회로(6)는 센스 지시신호(SESTP)가 아니라 칼럼용 활성화신호(YBS)가 입력되는 것 이외는 제1 실시예와 동일하게 구성되어 있다.
지연회로(13a 및 13b)에 의한 지연시간은 기록/판독 제어신호(RWCMD)가 상승하고 나서 칼럼용 활성화신호(YBS)의 상승까지의 시간이 기록/판독 제어신호(RWCMD)가 상승하고 나서 최초에 프리차지 제어신호(PIO)가 하강하기까지의 시간보다도 길도록, 또한 프리차지 제어신호(PIO)가 다음의 상승까지의 시간보다도 짧게 되도록 설정된다. 또한, 칼럼용 활성화회로(13)에 있어서, 칼럼용 활성화신호(YBS)가 기록/판독 제어신호(RWCMD)의 상승부터는 느리게 반응하고 기록/판독 제어신호(RWCMD)의 하강부터는 비교적 빨리 반응하도록 지연회로(13a 및 13b)가 설정된다. 그러나, 칼럼용 활성화신호(YBS)의 기록/판독 제어신호(RWCMD)의 상승부터의 지연시간은 제1 실시예에 있어서의 센스 지시신호(SESTP)의 워드선 선택신호(RASB)의 하강부터의 지연시간보다도 작게 설정되어 있다.
전술한 바와 같이 구성된 제2 실시예의 동작이 기술될 것이다. 도 11은 본 발명의 제2 실시예에 따른 반도체 기억장치의 동작을 도시하는 타이밍차트이다. 도 11에는 IO(판독)와 IO(기록)를 별도로 기재하고 있지만 이것은 각 동작만이 연속하여 행해지는 경우의 전압 변화를 알기 쉽게 하기 위해서이며 판독 동작과 기록 동작이 혼재하고 있어도 좋다. 또한, 제1 실시예와 같이 이하에 나타내는 동작은 메모리 셀 어레이(1)에 있어서 로우를 이루고 데이터의 기록 또는 판독이 행해지는 메모리가 선택된 후의 것이다. 즉, 워드선이 선택된 후의 동작이다. 또한, 신호(RASB, RWCMD, WCMD, YBS 및 WE)의 변화는 제2 실시예와 제1 및 제3 실시예에서 공통이고 신호(WCMD 및 WE)의 구체적인 변화에 관해서는 후술한다.
클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 로우, 제어신호(/CAS)가 하이, 제어개호(/WE)가 하이이면 명령 디코더(11)는 동작명령(ACT)을 출력한다.
클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 하이, 제어신호(/CAS)가 로우, 제어신호(/WE)가 로우이면, 명령 디코더(11)는 기록명령(W)를 출력하고 클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 하이, 제어신호(/CAS)가 로우, 제어신호(/WE)가 하이이면, 명령 디코더(11)는 판독명령(R)을 출력하고 상기 명령의 출력으로부터 일정한 지연 후 기록/판독 제어신호(RWCMD)를 상승시킨다. 상기 시점에서 칼럼용 활성화신호(YBS)가 로우이기 때문에 트랜지스터(Tr6a 및 Tr6b)가 비도통상태에 있고 트랜지스터(Tr6c 및 Tr6d)가 도통상태에 있고 I/O선(IOT 및 ION)은 전압(Va)으로 프리차지된다.
다음에, 프리차지 제어신호(PIO)가 하강하면 I/O선(IOT 및 ION)의 전위는 각각 컬럼 선택회로(4)에 의해 선택되어진 컬럼을 이루는 메모리 셀에 접속된 비트선(BLT 및 BLN)의 전위로 드래그된다. 그 결과, I/O선(IOT)의 전위는 상승하고 I/O선(ION)의 전위는 하강한다. 그 때의 동작이 선택된 메모리 셀에의 데이터의 기록동작이라면 기록 앰프(8)에 의한 신호 증폭이 있기 때문에 각 전위의 상승 및 하강은 크게 되고 I/O선(IOT)의 전위는 내부전원전위(Vcc)에 수속하고 I/O선(ION)의 전위는 접지전위(GND)에 수속한다. 또한, 동작이 선택되어진 메모리 셀로부터의 데이터의 판독인 경우이더라도 제1 실시예와 같이, 비트선(BLN)의 전위와 I/O선(ION)의 전위와의 차가 크게 되어 I/O선(ION)의 전위는 크게 하강하므로 충분한 I/O선(IOT 및 ION)의 차동전위가 얻어진다.
최초의 메모리 셀로부터의 판독 또는 메모리 셀에의 기록이 행해지는 사이에칼럼용 활성화신호(YBS)가 상승한다. 따라서, 다음에 프리차지 제어신호(PIO)가 상승하면 트랜지스터(Tr6a 및 Tr6b)가 도통상태가 되고 트랜지스터(Tr6c 및 Tr6d)가 비존통상태가 된다. 그 결과, I/O선(IOT 및 ION)이 전압(Vb)(밸런스 레벨(Vba1))으로 프리차지된다. 그 때문에, 상기 프리차지 전의 동작이 기록인 경우에도 I/O선(IOT 및 ION)의 전위는 빠르게 전압(Vb)(밸런스 레벨(Vba1))에 도달한다.
다음에, 프리차지 제어신호(PIO)의 상승 및 하강에 동기하여 데이터의 기록 또는 판독과 프리차지가 교대로 행해진다.
클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 로우, 제어신호(/CAS)가 하이, 제어신호(/WE)가 로우이면, 명령 디코더(11)가 프리차지명령(PRE)를 출력하고 상기에 지연되어 제어신호(RWCMD)가 하강한다. 그 후, 프리차지 제어신호(PIO)는 다음 클록신호(CLK)의 하강에 동기하여 하이에 고정되고 판독 및 기록이 종료한다. 또한, 기록/판독 제어신호(RWCMD)의 하강부터 일정한 지연 후 칼럼용 활성화신호(YBS)가 하강하여 I/O선(IOT 및 ION)이 전압(Va)으로 프리차지된다.
따라서, 제2의 실시예에 따라서도, 최초에 프리차지 제어신호(PIO)가 하강하기 직전의 I/O선(IOT 및 ION)의 프리차지 레벨이 전압(Va)으로 되어 있고, 또한 최초의 동작 시작으로부터 그 후 최초에 프리차지 제어신호(PIO)가 상승할때 까지 I/O선(IOT 및 ION)의 프리차지 레벨이 밸런스 레벨(Vba1)인 전압(Vb)으로 변경되기 때문에 센스 앰프(5)에 의한 센스 시작으로부터 프리차지 제어신호(PIO)의 하강까지의 시간(tRCD)을 단축하면서 연속기록시의 밸런스까지의 시간(tb)을 단축하고 프리차지 제어신호(PIO)의 1주기(tck)를 단축할 수 있다. 따라서, 클록신호(CLK)의고속화에 적용할 수 있다.
본 발명의 제3 실시예에 관한 기술이 이루어 질것이다. 제3 실시예에 있어서, 프리차지회로(6)에 신호(SESTP 또는 YBS) 대신에 기록 인에이블 신호(WE)가 입력된다. 도 12는 본 발명의 제3 실시예에 따른 반도체 기억장치의 구성을 도시하는 블록도이다. 도 13은 제3 실시예에 있어서의 기록 인에이블회로(14)의 구성을 도시하는 블록도이다. 도 14는 제3 실시예에 있어서의 프리차지회로(6) 및 I/O선(IOT 및 ION)을 도시하는 블록도이다.
제3 실시예에 있어서, 기록 인에이블회로(14)에 기록 제어신호(WCMD)를 입력하는 입력단자에 입력단이 접속된 지연회로(14a)가 제공된다. 상기 지연회로(14a)의 출력신호가 기록 인에이블 신호(WE)로 된다.
도 12 및 12에 도시된 바와 같이, 프리차지회로(6)는 신호(SESTP 또는 YBS)가 아니라 기록 인에이블 신호(WE)가 입력되어지는 것 이외는 제1 및 제2 실시예와 같이 구성되어 있다.
지연회로(14a)에 의한 지연시간은 최초의 동작이 기록인 경우에 기록 제어신호(WCMD)가 상승하고 나서 기록 인에이블 신호(WE)가 상승까지의 시간이 기록 제어신호(WCMD)가 상승하고 나서 최초에 프리차지 제어신호(PIO)가 하강하기까지의 시간보다도 길게되도록, 그리고 프리차지 제어신호(PIO)가 다음에 상승까지의 시간보다도 짧게 되도록 설정된다.
전술한 바와 같이 구성된 제3 실시예의 동작에 관한 설명이 이루어질 것이다. 도 15의 a 및 b는 본 발명의 제3 실시예에 따른 반도체 기억장치의 동작을 도시하는 도면으로서, 도 15의 a는 데이터의 연속기록 동작을 도시하는 타이밍차트이고, 도 15의 b는 데이터의 연속판독 동작을 도시하는 타이밍차트이다. 또한, 도 15의 a 및 b에는 IO(기록)와 IO(판독)를 별도로 기재하지만 이것은 각 동작만이 행해지는 경우의 전압 변화를 알기 쉽게 하기 위함이며 실제로는 판독 동작과 기록 동작이 혼재하고 있어도 좋다. 또한, 제1 및 제2 실시예와 같이 이하에 도시하는 동작은 메모리 셀 어레이(1)에 있어서 로우를 이루는 데이터의 기록 또는 판독이 행해지는 메모리 셀이 선택된 후의 것이다. 즉, 워드선이 선택되어진 후의 동작이다.
연속기록 및 연속판독의 양자에 대해서 클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 로우, 제어신호(/CAS)가 하이, 제어신호(/WE)가 하이이면, 명령 디코더(11)는 동작명령(ACT)을 출력한다.
다음에, 연속기록인 경우에는 도 15의 a에 도시된 바와 같이, 클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 하이, 제어신호(/CAS)가 로우, 제어신호(/WE)가 로우이면, 명령 디코더(11)는 기록명령(WRT)을 출력하고 상기 명령의 출력부터 일정한 지연 후 기록 제어신호(WCMD)를 상승시킨다. 상기 시점에서는 기록 인에이블 신호(WE)가 로우이기 때문에 트랜지스터(Tr6a 및 Tr6b)가 비도통상태에 있고 트랜지스터(Tr6c 및 Tr6d)가 도통상태에 있고 I/O선(IOT 및 ION)은 전압(Va)으로 프리차지된다.
다음에, 프리차지 제어신호(PIO)가 하강하면 I/O선(IOT 및 ION)의 전위는 각각 컬럼 선택회로(4)에 의해 선택된 컬럼을 이루는 메모리 셀에 접속된 비트선(BLT 및 BLN)의 전위로 드래그된다. 그 결과, I/O선(IOT)의 전위는 상승하고 I/O선(ION)의 전위는 하강한다. 이 때, 기록 앰프(8)에 의한 신호 증폭이 있기 때문에 각 전위의 상승 및 하강은 크게 되고 I/O선(IOT)의 전위는 내부전원전위(Vcc)에 수속하고 I/O선(ION)의 전위는 접지 전위(GND)에 수속한다.
최초의 메모리 셀에의 기록이 행해지고 있는 사이에 기록 인에이블 신호(WE)가 상승한다. 따라서, 다음에 프리차지 제어신호(PIO)가 상승하면 트랜지스터(Tr6a 및 Tr6b)가 도통상태가 되고 트랜지스터(Tr6c 및 Tr6d)가 비도통상태가 된다. 그 결과, I/O선(IOT 및 ION)이 전압(Vb)(밸런스 레벨(Vba1))으로 프리차지된다. 그 때문에 상기 프리차지 전의 동작이 기록이라 해도 I/O선(IOT 및 ION)의 전위는 빠르게 전압(Vb)(밸런스 레벨(Vba1))에 도달한다.
다음에, 프리차지 제어신호(PIO)의 상승 및 하강에 동기하여 데이터의 판독과 프리차지가 교대로 행해진다.
클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 로우, 제어신호(/CAS)가 하이, 제어신호(/WE)가 로우이면, 명령 디코더(11)가 프리차지명령(PRE)를 출력하고 상기에 지연하여 기록 제어신호(WCMD)가 하강한다. 그 후, 프리차지 제어신호(PIO)는 다음 클록신호(CLK)의 하강에 동기하여 하이에 고정되고 연속기록이 종료한다. 또한, 기록 제어신호(WCMD)의 하강부터 일정한 지연 후에 기록 인에이블 신호(WE)가 하강하여 I/O선(IOT 및 ION)이 전압(Va)으로 프리차지된다.
반면에, 연속판독인 경우에는 도 15의 b에 도시된 바와 같이, 클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 하이, 제어신호(/CAS)가 로우, 제어신호(/WE)가 하이이면, 명령 디코더(11)가 판독명령(판독)을 출력한다. 상기 시점에서는 기록인에이블 신호(WE)가 로우이기 때문에 트랜지스터(Tr6a 및 Tr6b)가 비도통상태에 있고 트랜지스터(Tr6c 및 Tr6d)가 도통상태에 있고 I/O선(IOT 및 ION)은 전압(Va)으로 프리차지된다.
다음에, 프리차지 제어신호(PIO)가 하강하면 I/O선(IOT 및 ION)의 전위는 각각 컬럼 선택회로(4)에 의래 선택되어진 컬럼을 이루는 메모리 셀에 접속된 비트선(BLT 및 BLN)의 전위로 드래그된다. 그 결과, I/O선(IOT)의 전위는 상승하고 I/O선(ION)의 전위는 하강한다. 그 때, 제1 및 제2 실시예와 같이, 비트선(BLN)의 전위와 I/O선(ION)의 전위의 차는 크게 되어 I/O선(ION)의 전위는 크게 하강하기 때문에 충분한 I/O선(IOT 및 ION)의 차동전위가 얻어진다.
프리차지 제어신호(PIO)의 상승 및 하강에 동기하여 데이터의 기록과 프리차지가 교대로 행해진다. 그 동안에 기록 인에이블 신호(WE)가 상승하는 일은 없기 때문에 프리차지 레벨은 항상 전압(Va)이 된다.
클록신호(CLK)가 상승한 때에 제어신호(/RAS)가 로우, 제어신호(/CAS)가 하이, 제어신호(/WE)가 로우이면, 명령 디코더(11)가 프리차지명령(PRE)을 출력하고 프리차지 제어신호(PIO)는 다음 클록신호(CLK)의 하강에 동기하여 하이에 고정되고 연속판독이 종료한다. 그리고, I/O선(IOT 및 ION)은 전압(Va)으로 프리차지된다.
따라서, 제3의 실시예에 의해서도, 최초에 프리차지 제어신호(PIO)가 하강하기 직전의 I/O선(IOT 및 ION)의 프리차지 레벨이 전압(Va)으로 되고 또한 최초의 기록동작 시작으로부터 그 후 최초에 프리차지 제어신호(PIO)가 상승할때 까지 I/O선(IOT 및 ION)의 프리차지 레벨이 밸런스 레벨(Vba1)인 전압(Vb)으로 변경되기 때문에 센스 앰프(5)에 의한 센스 시작으로부터 프리차지 제어신호(PIO)의 하강까지의 시간(tRCD)을 단축하면서 연속기록시의 밸런스까지의 시간(tb)을 단축하고 프리차지 제어신호(PIO)의 1주기(tck)를 단축할 수 있다. 따라서, 클록신호(CLK)의 고속화에 적용할 수 있다.
제1 내지 제3 실시예에 있어서는 기록 후의 프리차지 레벨을 기록시의 밸런스 레벨로 설정하고 있지만, 본 발명에 있어서는 이것에 한정되는 것이 아니라 기록 후의 프리차지 레벨를 내부회로에 공급되는 전압의 1/2로 하여도 좋다.
상기 실시예는 I/O선(IOT)의 전위가 상승하고 I/O선(ION)의 전위가 하강하는 경우의 동작에 관해서 설명하고 있지만, 기록되는 데이터 및 판독되는 데이터에 따라서 전위가 상승 또는 하강하는 I/O선이 교체하는 경우도 있다. 단지, 그 경우에서도, 양자는 상보관계에 있다.
전술한 바와 같이, 본 발명에 의하면 I/O선 쌍의 프리차지 레벨을 다수의 전압에서부터 선택하는 선택회로을 프리차지회로에 제공하고 있기 때문에 최초의 데이터의 판독시와 데이터의 판독 후에 프리차지 레벨을 전환할 수 있다. 따라서, 최초의 데이터의 판독시에는 I/O선 쌍의 차동전위가 커지도록 하고 데이터의 판독 후에는 밸런스를 용이하게 행할 수 있도록 하면 클록신호를 고속화할 수 있다. 또한, 종래의 프리차지 레벨이 항상 높게 설정되어 있는 것과 비교하면 기록 후의 밸런스가 용이하게 되기 때문에 동작전류를 감소시킬 수 있다.

Claims (11)

  1. 메모리 셀 어레이와,
    상기 메모리 셀 어레이에서 컬럼을 구성하는 다수의 메모리 셀이 공통으로 접속된 다수의 비트선 쌍과,
    상기 다수의 비트선 쌍이 공통으로 접속된 I/O선 쌍과,
    상기 I/O선 쌍을 프리차지하는 프리차지회로를 포함하며,
    상기 프리차지회로는 다수의 전압 레벨로부터 상기 I/O선 쌍의 프리차지 레벨을 선택하는 선택회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 선택회로는 상기 메모리 셀 어레이에서 로우(row)를 구성하고 데이터의 기록 또는 판독이 실행되는 다수의 메모리 셀이 선택되고 나서 최초의 기록 또는 판독이 행해지기 전까지 상기 프리차지 레벨을 제1 레벨로 설정하고, 데이터의 기록 종료 후부터 다음 데이터의 기록 또는 판독까지 프리차지 레벨을 제2 레벨로 설정하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 2항에 있어서,
    Va는 상기 제1 레벨이고, Vb는 상기 제2 레벨이고, Vba1은 데이터의 기록시에 상기 I/O선 쌍 사이의 차동전위의 밸런스 전위라고 하면, 수식 |Va-Vbal|에 의해 얻어지는 값은 수식 |Vb-Vbal|에 의해 얻어지는 값보다 큰 것을 특징으로 하는 반도체 기억장치.
  4. 제 3항에 있어서,
    상기 제1 레벨(Va)은 상기 밸런스 전위(Vba1)와 같은 것을 특징으로 하는 반도체 기억장치.
  5. 제 2항에 있어서,
    상기 제 2 레벨은 내부회로에 공급되는 전압의 1/2인 것을 특징으로 하는 반도체 기억장치.
  6. 제 2항에 있어서,
    상기 제1 레벨은 내부회로에 공급되는 전압을 강압함으로써 얻어진 전압인 것을 특징으로 하는 반도체 기억장치.
  7. 제 2항에 있어서,
    상기 선택회로는 상기 다수의 메모리 셀이 선택되고 나서 제2 또는 그 이후의 데이터의 기록 또는 판독을 완료한 후에 상기 프리차지 레벨을 상기 제2 레벨로 설정하는 것을 특징으로 하는 반도체 기억장치.
  8. 제 3항에 있어서,
    상기 선택회로는 상기 다수의 메모리 셀이 선택되고 나서 제2 또는 그 이후의 데이터의 기록 또는 판독을 완료한 후에 상기 프리차지 레벨을 상기 제2 레벨로 설정하는 것을 특징으로 하는 반도체 기억장치.
  9. 제 4항에 있어서,
    상기 선택회로는 상기 다수의 메모리 셀이 선택되고 나서 제2 또는 그 이후의 데이터의 기록 또는 판독을 완료한 후에 상기 프리차지 레벨을 상기 제2 레벨로 설정하는 것을 특징으로 하는 반도체 기억장치.
  10. 제 5항에 있어서,
    상기 선택회로는 상기 다수의 메모리 셀이 선택되고 나서 제2 또는 그 이후의 데이터의 기록 또는 판독을 완료한 후에 상기 프리차지 레벨을 상기 제2 레벨로 설정하는 것을 특징으로 하는 반도체 기억장치.
  11. 제 6항에 있어서,
    상기 선택회로는 상기 다수의 메모리 셀이 선택되고 나서 제2 또는 그 이후의 데이터의 기록 또는 판독을 완료한 후에 상기 프리차지 레벨을 상기 제2 레벨로 설정하는 것을 특징으로 하는 반도체 기억장치.
KR10-2000-0082593A 1999-12-28 2000-12-27 반도체 기억장치 Expired - Fee Related KR100414414B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP37254199A JP3447640B2 (ja) 1999-12-28 1999-12-28 半導体記憶装置
JP?11-372541? 1999-12-28

Publications (2)

Publication Number Publication Date
KR20010062736A true KR20010062736A (ko) 2001-07-07
KR100414414B1 KR100414414B1 (ko) 2004-01-07

Family

ID=18500620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0082593A Expired - Fee Related KR100414414B1 (ko) 1999-12-28 2000-12-27 반도체 기억장치

Country Status (5)

Country Link
US (1) US6545922B2 (ko)
JP (1) JP3447640B2 (ko)
KR (1) KR100414414B1 (ko)
DE (1) DE10064537A1 (ko)
TW (1) TW472363B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762906B1 (ko) * 2006-06-30 2007-10-08 주식회사 하이닉스반도체 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030049003A (ko) * 2001-12-13 2003-06-25 삼성전자주식회사 공유된 입출력 라인을 프리차지할 수 있는 반도체 메모리장치
US7959395B2 (en) * 2002-07-22 2011-06-14 Brooks Automation, Inc. Substrate processing apparatus
KR100762905B1 (ko) 2006-06-30 2007-10-08 주식회사 하이닉스반도체 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치
DE102007004638A1 (de) * 2007-01-30 2008-08-07 Qimonda Ag Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines Datenpfads in einem Halbleiterspeicher
TWI423256B (zh) * 2008-10-29 2014-01-11 Etron Technology Inc 資料感測裝置與方法
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001644B1 (ko) 1991-05-24 1994-02-28 삼성전자 주식회사 메모리 장치의 입출력 라인 프리차아지 방법
JP3100849B2 (ja) * 1994-11-11 2000-10-23 株式会社東芝 半導体記憶装置
JP3672633B2 (ja) * 1995-09-07 2005-07-20 株式会社ルネサステクノロジ 半導体メモリ装置
JP3359209B2 (ja) * 1995-11-29 2002-12-24 シャープ株式会社 半導体記憶装置及びメモリアクセス方法
KR19980037951A (ko) * 1996-11-22 1998-08-05 김광호 입출력 라인 프리차지 회로
KR100224685B1 (ko) * 1997-01-30 1999-10-15 윤종용 비트라인 제어회로 및 방법
JP3088340B2 (ja) * 1997-06-18 2000-09-18 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
KR100295041B1 (ko) * 1998-02-28 2001-07-12 윤종용 프리차지제어회로를구비하는반도체장치및프리차지방법
KR100301811B1 (ko) * 1998-03-13 2001-09-22 김영환 칼럼 선택 회로
DE19844479C1 (de) * 1998-09-28 2000-04-13 Siemens Ag Integrierter Speicher mit einem differentiellen Leseverstärker
JP3913377B2 (ja) * 1998-11-04 2007-05-09 富士通株式会社 半導体記憶装置
JP2000231791A (ja) 1998-12-10 2000-08-22 Fujitsu Ltd 半導体記憶装置及びデータバスのリセット方法
KR100290286B1 (ko) * 1999-02-05 2001-05-15 윤종용 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치
KR20000066730A (ko) * 1999-04-20 2000-11-15 김영환 메모리의 워드라인 구동회로
KR100343138B1 (ko) * 1999-06-25 2002-07-05 윤종용 기입 마스킹 기능을 갖는 반도체 메모리 장치 및 그 기입 마스킹 방법
US6366512B1 (en) * 2000-11-30 2002-04-02 Global Unichip Corporation Error write protection circuit used in semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762906B1 (ko) * 2006-06-30 2007-10-08 주식회사 하이닉스반도체 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치
US7525857B2 (en) 2006-06-30 2009-04-28 Hynix Semiconductor Inc. Input/output line precharge circuit and semiconductor memory device including input/output line precharge circuit

Also Published As

Publication number Publication date
TW472363B (en) 2002-01-11
JP2001184866A (ja) 2001-07-06
DE10064537A1 (de) 2001-08-02
US20010005334A1 (en) 2001-06-28
JP3447640B2 (ja) 2003-09-16
US6545922B2 (en) 2003-04-08
KR100414414B1 (ko) 2004-01-07

Similar Documents

Publication Publication Date Title
US6504761B2 (en) Non-volatile semiconductor memory device improved sense amplification configuration
KR20100071153A (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR100776612B1 (ko) 반도체 기억 장치
KR100282694B1 (ko) 메모리의 비트 라인 리셋 회로
JP4629249B2 (ja) 半導体記憶装置及びその情報読み出し方法
JP2011248971A (ja) 半導体装置
US10566034B1 (en) Memory device with control and test circuit, and method for test reading and writing using bit line precharge voltage levels
KR940006994B1 (ko) 다이나믹 랜덤액세스메모리와 그 데이터 기록방법
JP2011044214A (ja) 半導体メモリ及び半導体装置
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
US20030031081A1 (en) Semiconductor memory device operating in synchronization with data strobe signal
US6580653B2 (en) Current saving semiconductor memory and method
KR20030080991A (ko) 반도체 기억 장치의 제어 방법 및 반도체 기억 장치
KR100414414B1 (ko) 반도체 기억장치
US7499350B2 (en) Sense amplifier enable signal generator for semiconductor memory device
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
KR20010086264A (ko) 반도체 기억 장치
US7120041B2 (en) Memory device with programmable parameter controller
US5594681A (en) Dynamic random access memory wherein timing of completion of data reading is advanced
US7054210B2 (en) Write/precharge flag signal generation circuit and circuit for driving bit line isolation circuit in sense amplifier using the same
KR20010007514A (ko) 반도체 기억 장치
US5553032A (en) Dynamic random access memory wherein timing of completion of data reading is advanced
JP3192709B2 (ja) 半導体記憶装置
JP2007207404A (ja) オーバードライブ書き込み方法、ライトアンプ電源生成回路及びこれらを備えた半導体記憶装置
KR100724517B1 (ko) 반도체 기억 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20131210

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

FPAY Annual fee payment

Payment date: 20141205

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20151225

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20151225