KR20010086264A - 반도체 기억 장치 - Google Patents

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KR20010086264A
KR20010086264A KR1020000063179A KR20000063179A KR20010086264A KR 20010086264 A KR20010086264 A KR 20010086264A KR 1020000063179 A KR1020000063179 A KR 1020000063179A KR 20000063179 A KR20000063179 A KR 20000063179A KR 20010086264 A KR20010086264 A KR 20010086264A
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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명은 메모리 셀의 스토리지 노드와 메모리 셀의 트랜지스터에 있어서의 게이트의 고저항 쇼트를 검출할 수 있는 반도체 기억 장치를 제공하는 것으로, 로우 제어부(2)에 있어서의 센스 앰프 활성화 신호 발생 회로부(13)는 High 레벨의 테스트 모드 신호 TM가 입력되는 테스트 모드 시에, 센스 앰프 활성화 신호 SON 및 ZSOP를 활성화시키는 타이밍을 소정 시간 지연시키고, 센스 앰프부(3)의 각 센스 앰프를 활성화시키는 타이밍을 소정 시간 지연시켜, 메모리 셀에 있어서의 스토리지 노드 SN와 트랜지스터의 게이트 TG 사이에서 일어나고 있는 고저항 쇼트를 검출하도록 하였다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 메모리 셀에 있어서의 스토리지 노드와 트랜지스터 게이트의 쇼트, 특히 고저항 쇼트를 검출할 수 있는 검출 회로를 구비한 반도체 기억 장치에관한 것이다.
예컨대, DRAM을 사용한 반도체 기억 장치에서는, 도 12에 도시하는 바와 같이, 메모리 셀(100)에 있어서, 트랜지스터(101)의 게이트 TG에 전압이 인가되는 것에 의해 트랜지스터(101)가 ON 상태로 되고, 용량 소자(102)에 축적되어 있던 전하가 스토리지 노드 SN를 거쳐 비트선 BL에 전달되는 것에 의해 비트선 BL의 전위가 변화한다. 센스 앰프(도시하지 않음)는 그 전위를 인식하여 전위 레벨의 고저를 데이터로서 판독하도록 되어 있다.
이와 같은 반도체 기억 장치에 있어서의 메모리 셀의 제조 과정에서는, 도 13에서 도시하는 바와 같이, 에칭 잔류물이나 이물질에 의해 메모리 셀(100)을 구성하는 트랜지스터(101)의 게이트 TG와 비트선 BL의 사이, 또는 그 게이트 TG와 스토리지 노드 SN의 사이 등에서 쇼트되는 일이 있었다. 그 쇼트에 의해 메모리 셀에 부적합한 동작이 발생하므로, 쇼트된 메모리 셀의 검출이 필요하였다. 예컨대, 스토리지 노드 SN와 트랜지스터(101)의 게이트 TG간의 쇼트에 있어서, 저저항물에 의한 쇼트에서는, 게이트 TG의 전위가 단시간에 스토리지 노드 SN에 전달되어 스토리지 노드 SN의 전위 레벨을 반전시키기 때문에, 그 쇼트의 검출은 용이하였다.
그러나, 고저항의 이물질 등에 의해 발생하는 고저항 쇼트의 경우, 종래기술에서는 그 고저항 쇼트의 검출이 곤란하였다. 또, 이하, 그 고저항 쇼트란, 종래의 센스 앰프의 동작 타이밍에서는, 트랜지스터(101)의 게이트 TG에 인가되는 High레벨의 전위에 의해 스토리지 노드 SN의 Low 레벨의 전위를 High 레벨로 반전시킬 수 없을 정도로, 게이트 TG의 High 레벨의 전위를 스토리지 노드 SN에 전달시키는데 시간을 필요로 하는 고저항 이물질에 의한 쇼트를 나타내는 것으로 한다.
트랜지스터(101)의 게이트 TG와 스토리지 노드 SN가 이물질 등의 접속에 의해, 고저항 쇼트되고 있는 경우, 메모리 셀로부터의 데이터 판독 동작 시에 있어서, 트랜지스터(101)의 게이트 TG에 전압을 인가하여 트랜지스터(101)를 ON 상태로 하여 스토리지 노드 SN의 전위 레벨을 판독할 때에, 종래의 센스 앰프의 동작 타이밍에서는, 고저항 쇼트에 의해 그 데이터 판독 시의 게이트 TG의 High 레벨의 전위가 스토리지 노드 SN에 전달되어 전위 레벨이 반전되기 전에, 데이터의 판독 및 센스 동작이 완료된다. 이 때문에, 데이터 에러로 되지 않아, 스토리지 노드 SN와 게이트 TG간의 고저항 쇼트를 검출할 수 없었다.
그러나, 이와 같은 고저항 쇼트는 메모리 셀의 불안정 동작의 원인으로 되기 때문에 검출할 필요가 있지만, 종래 기술에서는, 구조 해석 등의 물리적인 해석 방법 이외에 검출하는 방법이 없어, 전기적(電氣的), 회로적으로 검출하는 것이 곤란하였다.
본 발명은 상기와 같은 문제를 해결하기 위해 된 것으로, 고저항 쇼트를 검출할 때에 센스 앰프의 동작 타이밍을 지연시키는 것에 의해, 메모리 셀의 스토리지 노드와 메모리 셀의 트랜지스터에 있어서의 게이트의 고저항 쇼트를 검출할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
또, 일본국 특허 공개 평성 제4-28084호 공보에서는, 비트선 쌍간의 전위차를 검출하는 동작의 개시 타이밍을 외부적으로 설정할 수 있도록 하여, 메모리 셀의 커패시터의 용량 부족 등에 의해 전위차가 작은 비트선의 정보를 정확히 판별하고, 그 비트선을 포함하는 장치를 양품(良品)으로서 활용할 수 있도록 하는 반도체 기억 장치가 개시되어 있다. 이에 반하여, 본 발명은 메모리 셀에 있어서의 트랜지스터의 게이트와 스토리지 노드간에 있어서의 고저항 쇼트를 검출하는 것을 목적으로 하고 있고, 그 고저항 쇼트를 검출할 수 있도록, 테스트 모드 시 등에 있어서의 센스 앰프의 동작 타이밍을 소정 시간 지연시키도록 한 것으로, 일본국 특허 공개 평성 제4-28084호 공보와는 다른 것이다.
한편, 본 발명과 목적 및 구성은 다르지만, 일본국 특허 공개 평성 제7-85668호 공보에는, 활성화 제어 회로와 센스 앰프간에 용량 소자를 개재시켜, 센스 앰프 전원의 급격한 변화를 방지하는 것에 의해, 센스 앰프 동작 시의 노이즈를 저감하는 것을 목적으로 한 반도체 기억 장치가 개시되어 있다. 마찬가지로, 일본국 특허 공개 평성 제5-144263호 공보에는, 저항 및 용량 소자를 이용하여 구성된 지연 회로를 비트선을 분할한 서브 블록 단위로 복수 배치하는 것에 의해, 멀티 뱅크 동작 시에, 센스 앰프에서 선택된 워드선의 거리에 따라, 셀의 전위에 의한 비트선의 전위 변화가 센스 앰프에 전달되는 시간이 다르다는 점을 이용하여, 뱅크 사이에서 센스 앰프의 동작 타이밍을 어긋나게 하고, 동시에 동작하는 센스 앰프의 수를 감소시키는 것에 의해, 순시 동작 전류 및 동작 시의 노이즈를 각각 감소시키는 반도체 기억 장치가 개시되어 있다.
또한, 본 발명과 목적 및 구성은 다르지만, 일본국 특허 공개 소하 제62-202398호 공보에는, 워드선이 셀의 트랜스퍼 게이트의 임계값까지 승압된 것을 검지하는 회로를 마련하여, 워드선이 확실하게 승압된 타이밍에서 센스 앰프를 동작시킴으로써, 워드선의 승압 시간의 지연을 최소한으로 억제하는 것에 의해 고속화한 반도체 기억 장치가 개시되어 있다.
도 1은 DRAM으로 구성된 반도체 기억 장치의 예를 나타낸 개략 블록도,
도 2는 도 1의 로우 제어부(2)의 구성예를 나타낸 개략 블록도,
도 3은 도 1의 센스 앰프부(3)의 센스 앰프 및 메모리 셀 어레이(7)의 메모리 셀의 회로예를 나타낸 도면,
도 4는 도 2의 센스 앰프 활성화 신호 발생 회로부(13)의 회로예를 나타낸 도면,
도 5는 도 1 내지 도 4에서 나타낸 각 부분에 있어서의 로우계 신호의 타이밍 차트,
도 6은 도 3에 나타낸 센스 앰프에 있어서의 각 부분의 파형을 나타낸 타이밍 차트,
도 7은 고저항 쇼트 시에 있어서의 메모리 셀을 나타낸 개략도,
도 8은 고저항 쇼트 시에 있어서의 메모리 셀의 등가 회로를 나타낸 도면,
도 9는 스토리지 노드 SN의 전위 변화예를 나타낸 도면,
도 10은 도 2의 센스 앰프 활성화 신호 발생 회로부(13)의 다른 회로예를 나타낸 도면,
도 11은 본 발명의 실시예 2에 있어서의 반도체 기억 장치의 센스 앰프 활성화 신호 발생 회로부의 회로예를 나타낸 도면,
도 12는 메모리 셀의 회로예를 나타낸 도면,
도 13은 고저항 쇼트 시의 메모리 셀의 구조예를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1 : ZRAS 버퍼 2 : 로우 제어부
3 : 센스 앰프부 4 : 로우 디코더
6 : 모드 레지스터 제어부 7 : 메모리 셀 어레이
11 : RXT 발생 회로부 12 : 지연 회로부
13, 43 : 센스 앰프 활성화 신호 발생 회로부
15 : 센스 앰프 17 : 메모리 셀
18 : NMOS 트랜지스터 19 : 용량 소자
SN : 스토리지 노드
본 발명의 제 1 특징에 따른 반도체 기억 장치는 전하를 축적하는 용량 소자와 트랜지스터에 의해 구성된 복수의 메모리 셀로 이루어진 메모리 셀 어레이부와, 상기 메모리 셀 어레이부의 각 메모리 셀에 축적된 전하를 데이터로서 판별하는 적어도 1개의 센스 앰프로 구성된 센스 앰프부와, 테스트 모드 시에, 통상 시보다도 상기 센스 앰프를 소정 시간 지연시켜 동작시키는, 그 센스 앰프부의 동작 제어를 행하는 센스 앰프 제어부를 구비한 것이다.
또한, 본 발명의 제 2 특징에 따른 반도체 기억 장치는 상기 제 1 특징에 있어서, 상기 센스 앰프 제어부는 소정의 지연 시간으로 미리 설정된 지연 회로를 구비하고, 외부로부터 입력되는 로우·어드레스·스트로브 신호에 따라 생성하는, 센스 앰프부의 센스 앰프를 활성화시키기 위한 센스 앰프 활성화 신호를 테스트 모드 시에만 상기 지연 회로를 거쳐 출력하는 것이다.
또한, 본 발명의 제 3 특징에 따른 반도체 기억 장치는 상기 제 1 특징 또는 제 2 특징에 있어서, 상기 소정의 지연 시간을 메모리 셀에 있어서의 스토리지 노드와 트랜지스터의 게이트 사이가 저항체에 의해 접속되었을 때에, 상기 저항체에의해 스토리지 노드의 전위 레벨이 변화할 때까지 필요한 시간 이상으로 하는 것이다.
또한, 본 발명의 제 4 특징에 따른 반도체 기억 장치는 전하를 축적하는 용량 소자와 트랜지스터에 의해 구성된 복수의 메모리 셀로 이루어진 메모리 셀 어레이부와, 상기 메모리 셀 어레이부의 각 메모리 셀에 축적된 전하를 데이터로서 판별하는 적어도 1개의 센스 앰프로 구성된 센스 앰프부와, 테스트 모드 시에, 센스 앰프를 외부로부터 입력되는 소정 신호에 따라 지연시켜 동작시키는 상기 센스 앰프부의 동작 제어를 행하는 센스 앰프 제어부를 구비한 것이다.
또한, 본 발명의 제 5 특징에 따른 반도체 기억 장치는, 상기 제 4 특징에 있어서, 상기 센스 앰프 제어부는 외부로부터 입력되는 로우·어드레스·스트로브 신호에 따라 생성하는 센스 앰프부의 센스 앰프를 활성화시키기 위한 센스 앰프 활성화 신호를 테스트 모드 시에만 외부로부터 입력되는 소정 신호에 따라 출력하는 것이다.
또한, 본 발명의 제 6 특징에 따른 반도체 기억 장치는, 상기 제 4 특징 또는 제 5 특징에 있어서, 상기 외부로부터 입력되는 소정 신호로서, 라이트 인에이블 신호를 사용하는 것이다.
다음에, 도면에 도시하는 실시예에 근거하여, 본 발명을 상세하게 설명한다.
(실시예 1)
도 1은 DRAM으로 구성된 반도체 기억 장치의 예를 도시한 개략의 블록도이다. 또, 도 1을 이용하여, 본 발명과 관계하는 로우(ROW)계의 동작, 특히 센스 앰프의 활성화 신호에 근거하여 설명하고, 다른 동작에 대하여는 그 설명을 생략한다.
도 1에 있어서, ZRAS 버퍼(1)는 외부로부터 입력되는 로우·어드레스·스트로브 신호(이하, 외부 RAS 신호라고 칭함) ZRAS로부터 내부 RAS 신호 ZRASE를 생성하여, 로우 제어부(2)에 출력한다.
로우 제어부(2)는 입력된 내부 RAS 신호 ZRASE로부터, 워드선을 선택하기 위한 트리거 신호인 워드선 선택 트리거 신호 RXT, 리셋 신호 ZRST, 비트선 이퀄라이즈 신호 BLEQM, 워드선 선택 신호 RXD 및 센스 앰프부(3)의 각 센스 앰프를 활성화시키기 위한 센스 앰프 활성화 신호 SON, ZSOP 등을 생성한다. 로우 제어부(2)는 생성된 상기 워드선 선택 트리거 신호 RXT, 리셋 신호 ZRST 및 워드선 선택 신호 RXD를 로우 디코더(4)에, 생성된 비트선 이퀄라이즈 신호 BLEQM를 비트선 이퀄라이즈 회로(5)에, 생성된 센스 앰프 활성화 신호 SON, ZSOP를 센스 앰프부(3)에 각각 출력한다.
또한, 모드 레지스터 제어부(6)는 외부로부터 입력되는 어드레스 신호를 모드 레지스터 세트로서 인식하여 테스트 모드 신호 TM을 생성하고, 예컨대 로우계의 테스트 모드에서는, 테스트 모드 신호 TM를 로우 제어부(2)에 출력한다. 로우 제어부(2)는 테스트 모드 신호 TM가 입력되면, 센스 앰프부(3)에 대하여 센스 앰프 활성화 신호 SON, ZSOP를 각각 통상보다도 지연시켜 생성한 후 출력한다.
도 2는 로우 제어부(2)의 구성예를 나타낸 개략 블록도이다. 도 2에 있어서, 로우 제어부(2)는 워드선 선택 트리거 신호 RXT의 생성을 행하는 RXT 발생 회로부(11)와, 지연 회로부(12)와, 센스 앰프 활성화 신호 SON, ZSOP의 생성을 행하는 센스 앰프 활성화 신호 발생 회로부(13)로 구성되어 있다. RXT 발생 회로부(11)는 입력되는 내부 RAS 신호 ZRASE로부터 워드선 선택 트리거 신호 RXT, 리셋 신호 ZRST, 비트선 이퀄라이즈 신호 BLEQM 및 센스 앰프 활성화 신호 SON, ZSOP를 생성하기 위한 신호 RXTM을 각각 생성하여 출력한다.
지연 회로부(12)는 입력된 신호 RXTM을 지연시켜 워드선 선택 신호 RXD을 생성함과 동시에 그 워드선 선택 신호 RXD의 반전 신호인 신호 ZRXD를 생성하여 각각 출력한다. 센스 앰프 활성화 신호 발생 회로부(13)는 입력된 신호 ZRXD로부터 모드 레지스터 제어부(6)로부터 입력되는 테스트 모드 신호 TM에 따라 센스 앰프 활성화 신호 SON, ZSOP를 각각 생성하여 센스 앰프부(3)로 출력한다.
도 3은 센스 앰프부(3) 내의 1개의 센스 앰프와 그 센스 앰프에 대응하는 메모리 셀 어레이(7) 내의 1개의 메모리 셀의 회로예를 도시한 도면이다. 도 3에 있어서, 센스 앰프 활성화 신호 SON은 센스 앰프(15)를 구성하는 각 N 채널형 MOS 트랜지스터(이하, NMOS 트랜지스터라고 칭함)(15a,15b)의 각 소스에, 센스 앰프 활성화 신호 ZSOP는 센스 앰프(15)를 구성하는 각 P 채널형 MOS 트랜지스터(이하, PMOS 트랜지스터라고 칭함)(15c,15d)의 각 소스에 각각 출력된다.
센스 앰프(15)에 접속된 비트선 BL에는, 메모리 셀(17)이 접속되어 있고, 상기 메모리 셀(17)은 NMOS 트랜지스터(18)과 용량 소자(19)로 구성되어 있다. 상기 NMOS 트랜지스터(18)의 게이트 TG는 워드선 WL에 접속되고, 용량 소자(19)에는 셀플레이트 전압 Vcp가 인가되어 있다.
다음에 도 4는 센스 앰프 활성화 신호 발생 회로부(13)의 회로예를 도시한 도면이다. 센스 앰프 활성화 신호 발생 회로부(13)는 인버터(21~23), 클록 인버터(24),(25) 및 지연 회로(26)로 구성되어 있다. 지연 회로부(12)로부터 출력된 신호 ZRXD는 인버터(21)를 거쳐 클록 인버터(24)의 인버터 입력단과 지연 회로(26)에 각각 입력되고, 지연 회로(26)에서 지연되어 클록 인버터(25)의 인버터 입력단에 입력된다.
여기서, 센스 앰프 활성화 신호 발생 회로부(13)에는, 통상은 Low 레벨의 테스트 모드 신호 TM가 입력되어 있고, 테스트 모드 시에 High 레벨의 테스트 모드 신호 TM가 입력된다. 이 때문에, 클록 인버터(24),(25)에 있어서, 통상은 클록 인버터(24)만이 ON 상태로 되고, 테스트 모드 시에는 클록 인버터(25)만이 ON 상태로 되도록, 한 쪽의 게이트 제어 신호 입력단에는 테스트 모드 신호 TM가 각각 입력되며, 다른 쪽의 게이트 제어 신호 입력단에는 인버터(22)를 거쳐 테스트 모드 신호 TM의 반전 신호가 각각 입력되도록 접속되어 있다.
클록 인버터(24),(25)의 각 출력단은 각각 접속되어, 그 접속부로부터 센스 앰프 활성화 신호 ZSOP가 그 접속부로부터 인버터(23)를 거쳐 센스 앰프 활성화 신호 SON이 각각 센스 앰프부(3)에 출력된다. 이와 같이, 센스 앰프 활성화 신호 발생 회로부(13)는 통상 시에는 Low 레벨의 테스트 모드 신호 TM가 입력되어 있기 때문에, 입력된 신호 ZRXD는 인버터(21) 및 클록 인버터(24)를 거쳐 센스 앰프 활성화 신호 ZSOP로서 출력됨과 동시에, 또한 인버터(23)를 거쳐 센스 앰프 활성화 신호 SON로서 출력된다.
한편, 테스트 모드 시는, High 레벨의 테스트 모드 신호 TM가 입력되어 있기 때문에, 신호 ZRXD는 통상보다도 지연 회로(26)에서 소정 시간 T1만큼 지연된 후, 클록 인버터(25)를 거쳐 센스 앰프 활성화 신호 ZSOP로서 출력됨과 동시에, 또한 인버터(23)를 거쳐 센스 앰프 활성화 신호 SON으로서 출력된다.
이와 같은 구성에 있어서, 도 5는 도 1 내지 도 4에 도시한 각 부분에 있어서의 로우계 신호의 타이밍 차트이며, 도 5로부터 알 수 있듯이, 테스트 모드 시의 센스 앰프 활성화 신호 SON, ZSOP가 통상보다도 소정 시간 T1만큼 지연되어 있다. 이러한 점에서, 테스트 모드 시에는, 센스 앰프부(3)의 각 센스 앰프는 통상보다도 소정 시간 T1만큼 지연되어 동작을 개시하게 된다.
도 6은 도 3에 도시한 센스 앰프에 있어서의 각 부분의 파형을 나타낸 타이밍 차트이다. 도 6에 있어서, (a)는 통상 시의 센스 앰프 활성화 신호 SON, (b)는 통상 시의 센스 앰프 활성화 신호 ZSOP, (c)는 워드선 WL, (d)는 테스트 모드 시의 센스 앰프 활성화 신호 SON, (e)는 테스트 모드 시의 센스 앰프 활성화 신호 ZSOP, (f)는 테스트 모드 시에 있어서, 고저항 쇼트하지 않을 때의 비트선 쌍 BL, ZBL, (g)는 테스트 모드 시에 있어서, 고저항 쇼트하고 있을 때의 비트선 쌍 BL, ZBL, (h)는 종래의 고저항 쇼트 시의 비트선 쌍 BL, ZBL의 파형을 각각 나타내고 있다. 또, (f)~(g)에서는, 데이터 판독 결과가 정상일 때에는, Low 레벨로 되는 경우를 예로서 나타내고 있다.
테스트 모드 시에 있어서, 센스 앰프 활성화 신호 SON의 상승 및 센스 앰프활성화 신호 ZSOP의 하강 타이밍을 통상보다도 소정값 T1만큼 지연시켜, 고저항 쇼트에 의해 비트선 BL의 전위 레벨이 반전되고, 판독 결과가 High 레벨로 되기 때문에 에러로 되어 고저항 쇼트를 검출할 수 있다.
여기서, 지연 회로(26)에서 설정하는 지연 시간 T1의 산출 방법에 대하여 설명한다. 도 7은 고저항 쇼트 시에 있어서의 메모리 셀을 나타낸 개략도이다. 도 7에 도시하는 바와 같이, 고저항 쇼트 시에는, 메모리 셀의 트랜지스터의 게이트 TG와 스토리지 노드 SN 사이는 에칭 잔류물이나 이물질 등에 의한 고저항 R로 접속되어 있는 것으로 생각할 수 있다. 스탠바이 시 등에서 게이트 TG가 Low 레벨로 되고, 그 때의 스토리지 노드 SN의 전위가 High 레벨일 때에, 종래의 테스트에서는 검출할 수 없을 정도로 저항 R이 고저항인 경우에 대하여 설명한다.
스토리지 노드 SN에 High 레벨의 전위가 기록되고 나서 리프레시에서 데이터가 재저장되기 전에 게이트 TG의 Low 레벨의 전위가 스토리지 노드 SN에 전달되어, 데이터 에러를 일으킨다. 그리고, 명세서에 규정되어 있는 리프레시 시간, 예컨대 64ms의 사이에 게이트 TG의 Low 레벨의 전위가 스토리지 노드 SN에 전달되어 데이터 에러로 되는 것과 같은 불량을 검출할 수 있도록 하면 된다. 또, 리프레시 시간 내에서는 데이터 에러를 일으키지 않을 정도의 고저항 쇼트를 검출할 수 없더라도 문제가 없으므로 여기에서는 설명을 생략한다.
이하, 설명을 간략하게 하기 위해, 스토리지 노드 SN의 High 레벨의 전위로 충전된 전압을 Vcc로 하고, 스토리지 노드 SN의 전위를 High 레벨로, 센스 앰프가 인식할 수 있는 전위의 임계값을 Vcc/2로 한다. 스토리지 노드 SN의 전위가 Vcc로부터 Vcc/2까지 변화하면, H→L 에러로 된다. 스토리지 노드 SN의 용량을 C로 하고, 스토리지 노드 SN의 전위를 시간의 함수 Vc(t)로 하면, 하기 수학식 1 내지 수학식 3이 성립된다.
이 미분 방정식을 풀면, 하기 수학식 4와 같이 된다.
다음에, Vc(t)가 리프레시의 범위인 64ms 이내에 Vcc로부터 Vcc/2로 변화하는 레벨의 저항 R을 구하면, 예컨대 스토리지 노드 SN의 용량 C를 30pF로 하면, 저항 R=3.08×1012(Ω)으로 된다. 이와 같은 저항값의 고저항 쇼트를 테스트 모드 시에 있어서 데이터 에러로서 검출하기 위해 필요한 센스 앰프 동작의 지연 시간 T1을 산출한다.
여기서, 도 8과 같은 모델을 고려하면, 하기 수학식 5 및 6이 성립된다.
또, ΔV(t)는 스토리지 노드 SN이 Low 레벨일 때에 비트선이 프리차지 레벨인 Vcc/2로부터 Low 레벨 측에 진폭하는 레벨을 나타내고 있다.
초기 조건으로서, t=0일 때의 ΔV(0)=0.2V로 하면, 수학식 6의 미분 방정식은 하기 수학식 7과 같이 된다.
ΔV(t)=0으로 되면, 센스 앰프는 스토리지 노드 SN의 전위를 High 레벨로 인식하고, L→H 에러로 되기 때문에, 상기 수학식 7에 있어서, ΔV(t)=0이 성립되는 시간 t를 센스 앰프 동작의 지연 시간 T1로 하면 된다.
상기 수학식 7에, 이미 구해진 R과 C의 값을 대하강고, 예컨대 Vcc=2.0V로 하면, 스토리지 노드 SN의 전위 변화는 도 9과 같이 된다. 도 9에 있어서, ΔV=0으로 되는 포인트는 5ms 부근이므로, 센스 앰프의 동작 지연 시간 T1을 약 5ms로 하면 된다.
또, 도 4에 도시한 센스 앰프 활성화 신호 발생 회로부(13)는 도 10에 도시하는 바와 같은 회로를 사용하여도 된다. 도 10에 있어서, 센스 앰프 활성화 신호 발생 회로부(13)는 인버터(31~35), OR 회로(36), NAND 회로(37) 및 지연 회로(38)로 구성되어 있다. 지연 회로부(12)로부터 출력된 신호 ZRXD는 인버터(31~33)가 순방향의 직렬로 접속된 직렬 회로를 거쳐 NAND 회로(37)의 한쪽의 입력단 및 지연 회로(38)의 입력단에 각각 입력되고, 지연 회로(38)에서 지연되어 OR 회로(36)의 한쪽 입력단에 입력된다.
또한, OR 회로(36)의 다른 쪽 입력단에는, 인버터(34)를 거쳐 테스트 모드 신호 TM가 입력되고, OR 회로(36)의 출력단은 NAND 회로(37)의 다른 쪽 입력단에 접속되어 있다. NAND 회로(37)의 출력단으로부터는, 센스 앰프 활성화 신호 ZSOP가 출력됨과 동시에 인버터(35)를 거쳐 센스 앰프 활성화 신호 SON이 출력된다.
이와 같은 구성에 있어서, 테스트 모드 신호 TM이 Low 레벨인 통상의 동작 모드 시에 있어서는 워드선 선택 신호 ZRXD는 통상 High 레벨이고, 이 때, OR 회로(36)의 출력단은 High 레벨로 된다. 이 때문에, NAND 회로(37)의 출력단은 High 레벨로 되고, 센스 앰프 활성화 신호 ZSOP는 High 레벨, 센스 앰프 활성화 신호 SON은 Low 레벨로 된다. 워드선 선택 신호 ZRXD가 Low 레벨로 되면, NAND 회로(37)의 출력단은 OR 회로(36)의 출력단의 신호 레벨에 관계없이 Low 레벨로 되기 때문에, 센스 앰프 활성화 신호 ZSOP는 지연됨이 없이 Low 레벨로 되고, 센스 앰프 활성화 신호 SON은 지연됨이 없이 High 레벨로 된다.
한편, 테스트 모드 시에, High 레벨의 테스트 모드 신호 TM가 입력되고, 워드선 선택 신호 ZRXD가 High 레벨로부터 Low 레벨로 하강하면, 지연 회로(38)로부터의 OR 회로(36)의 입력단에 입력되는 신호는 지연 회로(38)에 의해 소정 시간 T1만큼 지연하여 Low 레벨로부터 High 레벨로 상승한다. 이 때문에, OR 회로(36)의출력단은 지연 시간 T1만큼 Low 레벨로 된 후, High 레벨로 상승한다.
이에 따라, NAND 회로(37)의 출력단은 지연 시간 T1 후에 Low 레벨로부터 High 레벨로 상승하고, 즉, 지연 시간 T1 후에, 센스 앰프 활성화 신호 ZSOP는 Low 레벨로부터 High 레벨로 상승하고, 센스 앰프 활성화 신호 SON은 High 레벨로부터 Low 레벨로 하강한다. 이와 같이, 도 10에 도시한 회로는 도 4에 도시한 센스 앰프 활성화 신호 발생 회로부(13)의 회로와 마찬가지의 동작을 실행할 수 있다.
상기와 같이, 본 실시예 1에 있어서의 반도체 기억 장치는 테스트 모드 시에, 센스 앰프부(3)의 각 센스 앰프를 활성화시키는 타이밍을 소정 시간 지연시키는 것에 의해, 메모리 셀에 있어서의 스토리지 노드 SN와 트랜지스터의 게이트 TG 사이에서 발생한 고저항 쇼트를 검출할 수 있다. 이 때문에, 웨이퍼 테스트 단계에서 고저항 쇼트의 검출 테스트를 실행하는 것에 의해, 불량 셀을 검출할 뿐만 아니라, 불량 셀을 용장(冗長) 셀로 치환하는 것에 의해 양품으로서의 원료에 대한 제품의 비율을 향상시킬 수 있다.
(실시예 2)
상기 실시예 1에서는, 테스트 모드 시에 있어서의 센스 앰프의 동작 지연 시간을 미리 설정한 소정값으로 되도록 했지만, 센스 앰프 동작의 타이밍을 외부로부터 입력되는 신호에 의해 제어하도록 하여도 되고, 이와 같이 한 것을 본 발명의 실시예 2로 한다.
도 11은 본 발명의 실시예 2에 있어서의 반도체 기억 장치의 센스 앰프 활성화 신호 발생 회로부의 회로예를 도시한 도면이다.
도 11에 있어서, 센스 앰프 활성화 신호 발생 회로부(43)는 테스트 모드 시에 있어서, 외부로부터 입력되는 라이트 인에이블 신호 ZWE에 따라, 생성되는 센스 앰프 활성화 신호 SON의 상승 및 센스 앰프 활성화 신호 ZSOP의 하강 제어를 행한다.
또, 본 발명의 실시예 2에 있어서의 반도체 기억 장치를 도시한 개략의 블록도는 로우 제어부에 외부로부터의 라이트 인에이블 신호 ZWE가 입력되는 것 이외에는 도 1과 동일하고, 로우 제어부의 구성예를 도시한 개략의 블록도는 센스 앰프 활성화 신호 발생 회로부에 외부로부터의 라이트 인에이블 신호 ZWE가 입력되는 것 이외에는 도 2와 동일하므로 각각 생략한다.
센스 앰프 활성화 신호 발생 회로부(43)는 인버터(51~53), OR 회로(54) 및 NAND 회로(55),(56)으로 구성되어 있다. NAND 회로(55) 및 (56)는 RS 플립플롭을 형성하고 있고, 지연 회로부(12)로부터 출력된 신호 ZRXD는 RS 플립플롭의 한 쪽 입력단을 이루는 NAND 회로(55)의 한 쪽 입력단과, 인버터(51)를 거쳐 RS 플립플롭의 다른 쪽의 입력단을 이루는 NAND 회로(56) 한 쪽의 입력단에 각각 입력된다. NAND 회로(56)의 출력단으로부터는 센스 앰프 활성화 신호 ZSOP가, 또한 인버터(53)을 거쳐 센스 앰프 활성화 신호 SON이 출력된다.
한편, NAND 회로(56)는 3입력의 NAND 회로이고, 또한 1개의 입력단에는 OR 회로(54)의 출력단이 접속되어 있다. OR 회로(54)의 한 쪽 입력단에는, 인버터(52)를 거쳐 테스트 모드 신호 TM가 입력되어 있고, 다른 쪽의 입력단에는외부로부터 라이트 인에이블 신호 ZWE가 입력되어 있다.
이와 같은 구성에 있어서, 테스트 모드 신호 TM가 Low 레벨인 통상 시에는, 라이트 인에이블 신호 ZWE에 관계없이 OR 회로(54)의 출력은 High 레벨로 되기 때문에, 센스 앰프 활성화 신호 SON 및 ZSOP는 라이트 인에이블 신호 ZWE에 관계없이 신호 ZRXD에 따라 생성되어 출력된다. 한편, 테스트 모드 시에는, 테스트 모드 신호 TM이 High 레벨로 되고, OR 회로(54)의 출력은 라이트 인에이블 신호 ZWE에 따라 변화한다. 이 때문에, 신호 ZRXD 및 라이트 인에이블 신호 ZWE가 함께 Low 레벨일 때, 센스 앰프 활성화 신호 SON는 Low 레벨이고, 센스 앰프 활성화 신호 ZSOP는 High 레벨이므로 센스 앰프가 동작하지 않는다.
신호 ZRXD가 Low 레벨일 때에 라이트 인에이블 신호 ZWE가 High 레벨로 되면, 센스 앰프 활성화 신호 SON은 High 레벨로 되고, 센스 앰프 활성화 신호 ZSOP는 Low 레벨로 되므로, 센스 앰프가 동작한다. 또한, 센스 앰프 활성화 신호 SON, ZSOP의 리셋에 관하여는, 라이트 인에이블 신호 ZWE를 High 레벨로 유지하는 해 둠으로써, 신호 ZRXD의 리셋에 의해 센스 앰프 활성화 신호 SON, ZSOP의 리셋을 행할 수 있다. 이와 같이, 로우계의 동작 시에는 사용되지 않는 라이트 인에이블 신호 ZWE를 사용하는 것에 의해, 센스 앰프 활성화 신호 SON, ZSOP의 각 제어를, 즉 센스 앰프의 동작 타이밍을 제어할 수 있다.
상기와 같이, 본 실시예 2에 있어서의 반도체 기억 장치는 센스 앰프 활성화 신호 발생 회로부(43)가, 테스트 모드 신호 TM가 High 레벨로 되는 테스트 모드 시에, 외부로부터 입력되는 라이트 인에이블 신호 ZWE에 따라 센스 앰프 활성화 신호SON 및 ZSOP의 활성화 타이밍을 변환하고, 센스 앰프부(3)의 각 센스 앰프의 동작 타이밍을 변경하도록 하였다. 이 때문에, 센스 앰프의 동작 타이밍을 외부로부터 입력되는 신호에 의해 제어할 수 있고, 상기 실시예 1과 마찬가지의 효과를 얻을 수 있음과 동시에, 센스 앰프의 동작 타이밍을 무제한으로 바꿀 수 있으므로, 다양한 상태에 따른 고저항 쇼트의 검출을 행할 수 있다.
또, 상기 실시예 1 및 실시예 2에는, 부호의 선두에 붙여진 Z는 신호 레벨의 반전을 나타내는 것이고, Low 액티브임을 나타내고 있다.
본 발명의 제 1 특징에 따른 반도체 기억 장치는 테스트 모드 시에, 센스 앰프부의 센스 앰프를 활성화시키는 타이밍을 소정 시간 지연시키도록 하였다. 이 때문에, 메모리 셀에 있어서의 스토리지 노드와 트랜지스터의 게이트 사이에서 발생한 고저항 쇼트를 검출할 수 있으므로, 웨이퍼 테스트 단계에서 고저항 쇼트의 검출 테스트를 행하는 것에 의해, 불량 셀을 검출할 뿐만 아니라, 불량 셀을 용장(冗長) 셀로 치환하는 것에 의해 양품으로서의 제품에 대한 원료의 비율을 향상시킬 수 있다.
본 발명의 제 2 특징에 따른 반도체 기억 장치는, 상기 제 1 특징에 있어서, 구체적으로는, 센스 앰프 제어부 내에, 소정 지연 시간으로 미리 설정된 지연 회로를 구비하여, 외부로부터 입력되는 로우·어드레스·스트로브 신호에 따라 생성하는, 센스 앰프를 활성화시키기 위한 센스 앰프 활성화 신호를, 테스트 모드 시에만그 지연 회로를 거쳐 출력하도록 하였다. 이 때문에, 테스트 모드 시에 있어서의 센스 앰프의 동작 타이밍을 용이하게 소정 시간 지연시킬 수 있다.
본 발명의 제 3 특징에 따른 반도체 기억 장치는, 상기 제 1 특징 또는 제 2 특징에 있어서, 구체적으로는, 테스트 모드 시에 있어서의 센스 앰프의 동작 타이밍을 메모리 셀에 있어서의 스토리지 노드와 트랜지스터의 게이트 사이가 저항체에 의해 접속되었을 때, 그 저항체에 의해 스토리지 노드의 전위 레벨이 변화할 때까지에 필요한 시간 이상 지연시키도록 하였다. 이 때문에, 메모리 셀에 있어서의 스토리지 노드와 트랜지스터의 게이트 사이에서 발생한 고저항 쇼트를 보다 확실하게 검출할 수 있다.
본 발명의 제 4 특징에 따른 반도체 기억 장치는, 테스트 모드 시에, 센스 앰프부의 센스 앰프를 활성화시키는 타이밍을 외부로부터 입력되는 소정 신호에 따라 지연시키도록 하였다. 이 때문에, 센스 앰프의 동작 타이밍을 외부로부터 입력되는 신호에 의해 무제한으로 변경할 수 있으므로, 다양한 상태에 따른 메모리 셀에 있어서의 스토리지 노드와 트랜지스터의 게이트 사이에서 발생한 고저항 쇼트의 검출을 행할 수 있다.
본 발명의 제 5 특징에 따른 반도체 기억 장치는, 상기 제 4 특징에 있어서, 구체적으로는, 외부로부터 입력되는 로우·어드레스·스트로브 신호에 따라 생성되는, 센스 앰프를 활성화시키기 위한 센스 앰프 활성화 신호를 테스트 모드 시에만 외부로부터 입력되는 소정 신호에 따라 출력하도록 하였다. 이 때문에, 테스트 모드 시에 있어서의 센스 앰프의 동작 타이밍을 용이하게 소망 시간 지연시킬 수 있다.
본 발명의 제 6 특징에 따른 반도체 기억 장치는, 상기 제 4 특징 또는 제 5 특징에 있어서, 구체적으로는, 테스트 모드 시에 있어서의 센스 앰프의 동작 타이밍을 외부로부터 입력되는 라이트 인에이블 신호에 따라 변경하도록 하였다. 이 때문에, 로우계의 동작에서는 사용되지 않는 라이트 인에이블 신호를 사용하는 것에 의해, 센스 앰프의 동작 타이밍을 외부로부터 용이하게 제어할 수 있다.

Claims (2)

  1. 전하를 축적하는 용량 소자와 트랜지스터에 의해 구성된 복수의 메모리 셀로 이루어진 메모리 셀 어레이부와,
    상기 메모리 셀 어레이부의 각 메모리 셀에 축적된 전하를 데이터로서 판별하는 적어도 1개의 센스 앰프로 구성된 센스 앰프부와,
    테스트 모드 시에, 통상 시보다도 상기 센스 앰프를 소정 시간 지연시켜 동작시키는, 상기 센스 앰프부의 동작 제어를 행하는 센스 앰프 제어부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 전하를 축적하는 용량 소자와 트랜지스터에 의해 구성된 복수의 메모리 셀로 이루어진 메모리 셀 어레이부와,
    상기 메모리 셀 어레이부의 각 메모리 셀에 축적된 전하를 데이터로서 판별하는 적어도 1개의 센스 앰프로 구성된 센스 앰프부와,
    테스트 모드 시에, 상기 센스 앰프를 외부로부터 입력되는 소정 신호에 따라 지연시켜 동작시키는, 상기 센스 앰프부의 동작 제어를 행하는 센스 앰프 제어부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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