KR102397388B1 - 반도체 장치, 표시 모듈 및 전자 기기 - Google Patents

반도체 장치, 표시 모듈 및 전자 기기 Download PDF

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Abstract

회로의 동작 속도의 향상을 도모한다. 제1 트랜지스터와, 제1 단자가 제1 트랜지스터의 게이트와 접속되고, 또한 제1 트랜지스터의 게이트 전위를 제1 트랜지스터가 온으로 되는 값으로 설정하는 기능을 갖는 제2 트랜지스터와, 제2 트랜지스터의 게이트 전위를 제2 트랜지스터가 온으로 되는 값으로 설정함과 함께, 제2 트랜지스터의 게이트를 부유 상태로 하는 기능을 갖는 제3 트랜지스터와, 제2 트랜지스터의 게이트 전위를 제2 트랜지스터가 오프로 되는 값으로 설정하는 기능을 갖는 제4 트랜지스터를 갖는다. 이와 같은 구성에 의해, 제2 트랜지스터의 게이트와 소스와의 사이의 전위차를 제2 트랜지스터의 역치 전압보다도 큰 값으로 유지할 수 있어, 동작 속도의 향상을 도모할 수 있다.

Description

반도체 장치, 표시 모듈 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY MODULE, AND ELECTRONIC APPLIANCE}
본 발명의 일 형태는, 반도체 장치, 표시 모듈 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는, 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 일 형태의 기술 분야는, 물, 방법 또는, 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는, 공정(process), 기계(machine), 제품(manufacture), 또는, 조성물(composition of matter)에 관한 것이다. 또는, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그것들의 구동 방법, 또는 그것들의 제조 방법에 관한 것이다.
기억 장치, 이미지 센서 또는 표시 장치 등의 구동 회로에 적용하는 것이 가능한 회로의 개발이 진행되고 있다. 특히, 동일한 극성의 트랜지스터에 의해 구성되는 회로의 개발이 활발하게 진행되고 있다. 그러한 회로에 관한 기술이 특허문헌 1에 개시되어 있다.
특허문헌 1에서는, 트랜지스터의 게이트와 소스의 사이의 전위차가 서서히 작아진다. 그리고, 트랜지스터의 게이트와 소스의 사이의 전위차가 트랜지스터의 역치 전압과 동등해지면, 트랜지스터가 오프로 되고, 회로 내부의 노드가 부유 상태로 된다.
일본 특허 공개 제2005-050502호 공보
종래의 회로에서는, 트랜지스터의 게이트와 소스의 사이의 전위차가 서서히 작아지기 때문에, 트랜지스터의 드레인 전류도 서서히 작아진다. 그 때문에, 회로 내부의 노드에서의 전위의 변화에 필요로 하는 시간이 길어, 고속으로 동작하는 것이 곤란하다. 또한, 트랜지스터의 W/L을 크게 할 필요가 있어, 레이아웃 면적을 작게 하는 것이 곤란하다. 또한, 신호의 상승 시간 또는 하강 시간을 짧게 하는 것이 곤란하다.
본 발명의 일 형태는, 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 고속으로 동작하는 것 또는 그것을 가능하게 하는 구성을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 레이아웃 면적을 축소하는 것 또는 그것을 가능하게 하는 구성을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 구동 전압을 작게 하는 것 또는 그것을 가능하게 하는 구성을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 신호의 상승 시간 또는 하강 시간을 짧게 하는 것 또는 그것을 가능하게 하는 구성을 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태는, 반드시 상기 과제 모두를 해결할 필요는 없으며, 적어도 하나의 과제를 해결할 수 있는 것이면 된다. 또한, 상기 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 제1 내지 제4 트랜지스터를 갖는 반도체 장치이다. 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 배선과 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제3 배선과 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제1 트랜지스터의 게이트와 전기적으로 접속되고, 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제4 배선과 전기적으로 접속되고, 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 트랜지스터의 게이트와 전기적으로 접속되고, 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 제5 배선과 전기적으로 접속되고, 제4 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 트랜지스터의 게이트와 전기적으로 접속된다.
본 발명의 일 형태는, 제1 내지 제4 트랜지스터를 갖는 반도체 장치이다. 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 배선과 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제3 배선과 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제1 트랜지스터의 게이트와 전기적으로 접속되고, 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제3 배선과 전기적으로 접속되고, 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 트랜지스터의 게이트와 전기적으로 접속되고, 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 제4 배선과 전기적으로 접속되고, 제4 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 트랜지스터의 게이트와 전기적으로 접속된다.
본 발명의 일 형태는, 제1 내지 제4 트랜지스터를 갖는 반도체 장치이다. 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 배선과 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제3 배선과 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제1 트랜지스터의 게이트와 전기적으로 접속되고, 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제4 배선과 전기적으로 접속되고, 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 트랜지스터의 게이트와 전기적으로 접속되고, 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 제3 배선 또는 제4 배선과 전기적으로 접속되고, 제4 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 트랜지스터의 게이트와 전기적으로 접속된다.
또한, 상기 본 발명의 일 형태에 있어서, 제4 트랜지스터의 게이트는, 제1 배선 또는 제2 배선과 접속되어도 된다.
본 발명의 일 형태는, 상기 반도체 장치와, FPC를 갖는 표시 모듈이다.
본 발명의 일 형태는, 상기 표시 모듈과, 안테나, 조작 버튼 또는 스피커를 갖는 전자 기기이다.
본 발명의 일 형태는, 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태는, 고속으로 동작하는 것 또는 그것을 가능하게 하는 구성을 제공할 수 있다. 또는, 본 발명의 일 형태는, 레이아웃 면적을 축소하는 것 또는 그것을 가능하게 하는 구성을 제공할 수 있다. 또는, 본 발명의 일 형태는, 구동 전압을 작게 하는 것 또는 그것을 가능하게 하는 구성을 제공할 수 있다. 또는, 본 발명의 일 형태는, 신호의 상승 시간 또는 하강 시간을 짧게 하는 것 또는 그것을 가능하게 하는 구성을 제공할 수 있다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치의 일례를 설명하는 도면이다.
도 2는 반도체 장치의 일례를 설명하는 도면이다.
도 3은 반도체 장치의 일례를 설명하는 도면이다.
도 4는 반도체 장치의 일례를 설명하는 도면이다.
도 5는 반도체 장치의 일례를 설명하는 도면이다.
도 6은 반도체 장치의 일례를 설명하는 도면이다.
도 7은 반도체 장치의 일례를 설명하는 도면이다.
도 8은 반도체 장치의 일례를 설명하는 도면이다.
도 9는 반도체 장치의 일례를 설명하는 도면이다.
도 10은 반도체 장치의 일례를 설명하는 도면이다.
도 11은 반도체 장치의 일례를 설명하는 도면이다.
도 12는 반도체 장치의 일례를 설명하는 도면이다.
도 13은 반도체 장치의 일례를 설명하는 도면이다.
도 14는 반도체 장치의 일례를 설명하는 도면이다.
도 15는 반도체 장치의 일례를 설명하는 도면이다.
도 16은 반도체 장치의 일례를 설명하는 도면이다.
도 17은 반도체 장치의 일례를 설명하는 도면이다.
도 18은 반도체 장치의 일례를 설명하는 도면이다.
도 19는 표시 장치의 일례를 설명하는 도면이다.
도 20은 반도체 장치의 일례를 설명하는 도면이다.
도 21은 반도체 장치의 일례를 설명하는 도면이다.
도 22는 반도체 장치의 일례를 설명하는 도면이다.
도 23은 반도체 장치의 일례를 설명하는 도면이다.
도 24는 표시 모듈의 일례를 설명하는 도면이다.
도 25는 전자 기기의 일례를 설명하는 도면이다.
도 26은 반도체 장치의 일례를 설명하는 도면이다.
이하, 본 발명의 실시 형태에 대해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 실시 형태에서의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하의 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.
또한, 본 발명의 일 형태는, 촬상 장치 외에, RF 태그, 표시 장치, 집적 회로를 포함하는 모든 장치가, 그 범주에 포함된다. 또한, 표시 장치에는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등, 집적 회로를 갖는 표시 장치가, 그 범주에 포함된다.
또한, 도면을 사용해서 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용하는 경우가 있다.
또한, 본 명세서 등에서는, 어떤 하나의 실시 형태에서 설명하는 도면 또는 문장에 있어서, 그 일부분을 추출하여, 발명의 일 형태를 구성하는 것은 가능하다. 따라서, 어떤 부분을 설명하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 추출한 내용도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다. 그 때문에, 예를 들어 능동 소자(트랜지스터 등), 배선, 수동 소자(용량 소자 등), 도전층, 절연층, 반도체층, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에 있어서, 그 일부분을 추출하여, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 예를 들어, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 갖고 구성되는 회로도로부터, M개(M은 정수이며, M<N)의 회로 소자(트랜지스터, 용량 소자 등)를 뽑아내어, 발명의 일 형태를 구성하는 것은 가능하다. 다른 예로서는, 「A는, B, C, D, E, 또는 F를 갖는다」라고 기재되어 있는 문장으로부터, 일부의 요소를 임의로 뽑아내어, 「A는, B와 E를 갖는다」, 「A는, E와 F를 갖는다」, 「A는, C와 E와 F를 갖는다」, 또는 「A는, B와 C와 D와 E를 갖는다」 등의 발명의 일 형태를 구성하는 것은 가능하다.
또한, 본 명세서 등에서는, 어떤 하나의 실시 형태에서 설명하는 도면 또는 문장에 있어서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념을 도출하는 것은, 당업자라면 용이하게 이해된다. 따라서, 어떤 하나의 실시 형태에서 설명하는 도면 또는 문장에 있어서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는, 명확하다고 할 수 있다.
또한, 본 명세서 등에서는, 적어도 도면에 기재한 내용(도면 중의 일부여도 됨)은, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 따라서, 어떤 내용에 대해서, 도면에 기재되어 있으면, 문장을 사용해서 설명하고 있지 않아도, 그 내용은, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 마찬가지로, 도면의 일부를 추출한 도면에 대해서도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
또한, 명세서 중의 문장이나 도면에 있어서 규정되지 않은 내용에 대해, 그 내용을 제외하는 것을 규정한 발명의 일 형태를 구성할 수 있다. 또는, 어떤 값에 대해서, 상한값과 하한값 등으로 나타내는 수치 범위가 기재되어 있는 경우, 그 범위를 임의로 좁힘으로써, 또는, 그 범위 중 한점을 제외함으로써, 그 범위를 일부 제외한 발명의 일 형태를 규정할 수 있다. 이들에 의해, 예를 들어 종래 기술이 본 발명의 일 형태의 기술적 범위 내에 들어가지 않는 것을 규정할 수 있다.
또한, 본 명세서 등에서는, 능동 소자(트랜지스터 등), 수동 소자(용량 소자 등) 등이 갖는 모든 단자에 대해서, 그 접속처를 특정하지 않아도, 당업자라면 발명의 일 형태를 구성하는 것은 가능한 경우가 있다. 즉, 접속처를 특정하지 않아도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 접속처가 특정된 내용이, 본 명세서 등에 기재되어 있는 경우, 접속처를 특정하지 않는 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 특히, 단자의 접속처의 후보가 복수 존재하는 경우에는, 그 단자의 접속처를 특정한 개소로 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터 등), 수동 소자(용량 소자 등) 등이 갖는 일부 단자에 대해서만 그 접속처를 특정함으로써, 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서는, 어떤 회로에 대해서 적어도 접속처를 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 또는, 어떤 회로에 대해서 적어도 기능을 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 따라서, 어떤 회로에 대해서 기능을 특정하지 않아도, 접속처를 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 또는, 어떤 회로에 대해서 접속처를 특정하지 않아도, 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다.
또한, 본 명세서 등에 있어서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가, 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도, 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y의 사이에 접속되어 있지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고, X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y의 사이에 1개 이상 접속되는 것이 가능하다. 또한, 스위치는, 온/오프가 제어되는 기능을 갖고 있다. 즉, 스위치는, 도통 상태(온 상태), 또는, 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖고 있다. 또는, 스위치는, 전류를 흘리는 경로를 선택해서 전환하는 기능을 갖고 있다. 또한, X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 변환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로워 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y의 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서, X와 Y의 사이에 다른 회로를 끼우고 있어도, X로부터 출력된 신호가 Y에 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, X와 Y가 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y의 사이에 다른 소자 또는 다른 회로를 끼워서 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y의 사이에 다른 회로를 끼워서 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y의 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되어 있는 경우)가, 본 명세서 등에 개시되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우에는, 간단히, 접속되어 있다고만 명시적으로 기재되어 있는 경우와 마찬가지의 내용이, 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제1 단자 등)가 Z1을 통해서(또는 통하지 않고), X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이 Z2를 통해서(또는 통하지 않고), Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어, 「X와 Y와 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)은, 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y의 순서로 전기적으로 접속되어 있다.」고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는, 이 순서대로 전기적으로 접속되어 있다」고 표현할 수 있다. 또는, 「X는, 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)을 통해서, Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는, 이 접속 순서대로 설치되어 있다」고 표현할 수 있다. 이들 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대해서 규정함으로써, 트랜지스터의 소스(또는 제1 단자 등)와, 드레인(또는 제2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 별도의 표현 방법으로서, 예를 들어 「트랜지스터의 소스(또는 제1 단자 등)는 적어도 제1 접속 경로를 통해서, X와 전기적으로 접속되고, 상기 제1 접속 경로는, 제2 접속 경로를 갖지 않고, 상기 제2 접속 경로는, 트랜지스터를 통한, 트랜지스터의 소스(또는 제1 단자 등)와 트랜지스터의 드레인(또는 제2 단자 등)과의 사이의 경로이며, 상기 제1 접속 경로는, Z1을 통한 경로이며, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 접속 경로를 통해서, Y와 전기적으로 접속되고, 상기 제3 접속 경로는, 상기 제2 접속 경로를 갖지 않고, 상기 제3 접속 경로는, Z2를 통한 경로이다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제1 단자 등)는 적어도 제1 접속 경로에 의해, Z1을 통해서 X와 전기적으로 접속되고, 상기 제1 접속 경로는, 제2 접속 경로를 갖지 않고, 상기 제2 접속 경로는, 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 접속 경로에 의해, Z2를 통해서 Y와 전기적으로 접속되고, 상기 제3 접속 경로는, 상기 제2 접속 경로를 갖고 있지 않다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제1 단자 등)는 적어도 제1 전기적 패스에 의해, Z1을 통해서 X와 전기적으로 접속되고, 상기 제1 전기적 패스는, 제2 전기적 패스를 갖지 않고, 상기 제2 전기적 패스는, 트랜지스터의 소스(또는 제1 단자 등)로부터 트랜지스터의 드레인(또는 제2 단자 등)으로의 전기적 패스이며, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 전기적 패스에 의해, Z2를 통해서 Y와 전기적으로 접속되고, 상기 제3 전기적 패스는, 제4 전기적 패스를 갖지 않고, 상기 제4 전기적 패스는, 트랜지스터의 드레인(또는 제2 단자 등)으로부터 트랜지스터의 소스(또는 제1 단자 등)로의 전기적 패스이다.」라고 표현할 수 있다. 이러한 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에서의 접속 경로에 대해 규정함으로써, 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이러한 표현 방법은 일례이며, 이러한 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도 상에서는 독립되어 있는 구성 요소끼리 전기적으로 접속되어 있는 듯이 도시되어 있는 경우에도, 1개의 구성 요소가, 복수의 구성 요소의 기능을 겸비한 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이, 배선의 기능 및 전극의 기능 양쪽의 구성 요소의 기능을 겸비하고 있다. 따라서, 본 명세서에서의 전기적으로 접속이란, 이러한, 하나의 도전막이, 복수의 구성 요소의 기능을 겸비한 경우도 그 범주에 포함한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 대해서 설명한다.
본 발명의 일 형태에 따른 반도체 장치의 구성에 대해서, 도 1을 참조하여 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 구성에 한정되지 않는다.
도 1에 도시하는 반도체 장치는, 회로(100)를 갖는다. 회로(100)는, 배선(111), 배선(113), 배선(114) 및 배선(115)의 전위에 기초하여, 배선(112)의 전위를 제어하는 기능을 갖는다. 회로(100)는, 배선(111), 배선(113), 배선(114) 및 배선(115)의 전위에 기초한 신호를 배선(112)에 출력한다. 그리고, 당해 신호에 의해, 배선(112)의 전위가 제어된다. 이와 같이, 회로(100)는, 논리 회로 또는 순서 회로로서의 기능을 갖는다.
회로(100)는, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(104), 용량 소자(105) 및 용량 소자(106)를 갖는다. 트랜지스터(101)는, 제1 단자(소스 및 드레인 중 한쪽이라고도 함)가 배선(111)과 접속되고, 제2 단자(소스 및 드레인 중 다른 쪽이라고도 함)가 배선(112)과 접속된다. 트랜지스터(102)는, 제1 단자가 배선(113)과 접속되고, 제2 단자가 트랜지스터(101)의 게이트와 접속된다. 트랜지스터(103)는, 제1 단자가 배선(114)과 접속되고, 제2 단자가 트랜지스터(102)의 게이트와 접속되고, 게이트가 배선(114)과 접속된다. 트랜지스터(104)는, 제1 단자가 배선(115)과 접속되고, 제2 단자가 트랜지스터(102)의 게이트와 접속된다. 용량 소자(105)는, 제1 단자가 배선(112)과 접속되고, 제2 단자가 트랜지스터(101)의 게이트와 접속된다. 용량 소자(106)는, 제1 단자가 트랜지스터(101)의 게이트와 접속되고, 제2 단자가 트랜지스터(102)의 게이트와 접속된다.
본 실시 형태의 반도체 장치는, 상기 접속 관계를 가짐으로써, 신규의 구성을 제공할 수 있다.
또한, 트랜지스터(101)의 게이트, 트랜지스터(102)의 제2 단자, 용량 소자(105)의 제2 단자, 또는 용량 소자(106)의 제1 단자를 노드(ND1)라 나타낸다. 또한, 트랜지스터(102)의 게이트, 트랜지스터(103)의 제2 단자, 트랜지스터(104)의 제2 단자, 또는 용량 소자(106)의 제2 단자를 노드(ND2)라 나타낸다.
또한, 배선(111), 배선(113), 배선(114) 및 배선(115)의 전위는, 각 배선에 신호 또는 전압 등이 입력됨으로써 제어된다. 편의상, 배선(111), 배선(113) 및 배선(114)의 전위는, 하이 레벨과 로우 레벨을 갖는 것으로 한다. 바꾸어 말하면, 배선(111), 배선(113) 및 배선(114) 각각에는, 하이 레벨과 로우 레벨을 갖는 신호가 입력된다. 그리고, 하이 레벨의 전위를 VH라 하고, 로우 레벨의 전위를 VL(VH>VL)라 한다. 또한, 배선(115)의 전위를 VL이라 한다. 단, 배선(115)의 전위는 하이 레벨과 로우 레벨을 갖고 있어도 된다. 바꾸어 말하면, 배선(115)에는 하이 레벨과 로우 레벨을 갖는 신호를 입력해도 된다.
또한, 배선(111), 배선(113) 및 배선(114)을 입력 단자라 칭해도 된다. 또한, 배선(112)을 출력 단자라 칭해도 된다. 또한, 배선(111), 배선(112), 배선(113) 및 배선(114)을 신호선이라 칭해도 된다. 또는, 배선(115)을 전원선이라 칭해도 된다.
트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)에 채용하는 것이 가능한 트랜지스터에 대해서 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 트랜지스터에 한정되지 않는다.
트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)로서는, 채널 형성 영역에 아몰퍼스 실리콘을 갖는 트랜지스터, 채널 형성 영역에 다결정 실리콘을 갖는 트랜지스터, 채널 형성 영역에 단결정 실리콘을 갖는 트랜지스터, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터, 채널 형성 영역에 화합물 반도체를 갖는 트랜지스터 등을 사용하는 것이 가능하다. 특히, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터라고도 함)는, 채널 형성 영역에 아몰퍼스 실리콘을 갖는 트랜지스터보다도 이동도가 높고, 또한 오프 전류가 매우 작다는 특징이 있다. 그로 인해, 트랜지스터의 채널 폭을 작게 할 수 있기 때문에, 레이아웃 면적의 축소를 도모할 수 있다.
트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)의 도전형 또는 극성에 대해서 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 도전형 또는 극성에 한정되지 않는다.
트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)는, 동일한 도전형인 것이 바람직하다. 또는, 회로(100)가 갖는 트랜지스터 모두는, 동일한 도전형인 것이 바람직하다. 또는, 회로(100)와 동일한 기판에 설치되는 트랜지스터는 모두 동일한 도전형인 것이 바람직하다. 이에 의해, 제조 프로세스의 간략화, 수율의 향상, 제조 비용의 삭감 등을 도모할 수 있다.
특히, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)는 N채널형인 것이 바람직하다. 또는, 회로(100)가 갖는 트랜지스터는 모두 N채널형인 것이 바람직하다. 또는, 회로(100)와 동일한 기판에 설치되는 트랜지스터는 모두 N채널형인 것이 바람직하다. 이에 의해, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터라고도 함)를 채용하는 것이 가능해진다. 도 1에는, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)가 N채널형인 경우에 대해서 예시하고 있다. 단, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)는 P채널형이여도 된다. 또는, 회로(100)가 갖는 트랜지스터는 모두 P채널형이여도 된다. 또는, 회로(100)와 동일한 기판에 설치되는 트랜지스터는 모두 P채널형이여도 된다. 도 26에는, 도 1의 트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)를, 트랜지스터(101p), 트랜지스터(102p), 트랜지스터(103p) 및 트랜지스터(104p)로 치환한 경우의 구성을 나타낸다. 트랜지스터(101p), 트랜지스터(102p), 트랜지스터(103p) 및 트랜지스터(104p)는 P채널형이다. 또한, 도 1 이외의 구성에서도, 도 26과 마찬가지로 N채널형의 트랜지스터를 P채널형의 트랜지스터로 치환해도 된다.
또한, 편의상, 트랜지스터(101), 트랜지스터(102) 및 트랜지스터(103)는, N채널형인 것으로 해서 설명한다.
트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(104), 용량 소자(105) 및 용량 소자(106)가 갖는 기능에 대해서 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 기능에 한정되지 않는다.
트랜지스터(101)는, 배선(111)과 배선(112)의 도통 또는 비도통을 제어한다. 배선(111)과 배선(112)이 도통하면, 배선(111)의 전위가 배선(112)에 공급되고, 배선(112)의 전위가 배선(111)의 전위에 기초해서 제어된다. 배선(111)의 전위가 하이 레벨이면, 배선(112)의 전위가 상승한다. 특히, 노드(ND1)의 전위가 배선(111)의 하이 레벨의 전위와 트랜지스터(101)의 역치 전압과의 합보다도 높은 값이라면, 배선(112)의 전위가 VH까지 상승한다. 배선(111)의 전위가 로우 레벨이라면, 배선(112)의 전위가 VL까지 하강한다.
트랜지스터(102)는, 배선(113)과 노드(ND1)의 도통 또는 비도통을 제어한다. 배선(113)과 노드(ND1)가 도통하면, 배선(113)의 전위가 노드(ND1)에 공급되고, 노드(ND1)의 전위가 배선(113)의 전위에 기초해서 제어된다. 배선(113)의 전위가 하이 레벨이면, 노드(ND1)의 전위가 상승한다. 특히, 노드(ND2)의 전위가 배선(113)의 하이 레벨의 전위와 트랜지스터(102)의 역치 전압과의 합보다도 높은 값이라면, 노드(ND1)의 전위가 VH까지 상승한다. 이렇게 해서, 노드(ND1)의 전위가, 트랜지스터(101)가 온으로 되는 값으로 설정된다. 배선(113)의 전위가 로우 레벨이라면, 노드(ND1)의 전위가 VL까지 하강한다. 이렇게 해서, 노드(ND1)의 전위가, 트랜지스터(101)가 오프로 되는 값으로 설정된다.
트랜지스터(103)는, 배선(114)과 노드(ND2)의 도통 또는 비도통을 제어한다. 배선(114)과 노드(ND2)가 도통하면, 배선(114)의 전위가 노드(ND2)에 공급되고, 노드(ND2)의 전위가 배선(114)의 전위에 기초해서 제어된다. 배선(114)의 전위가 하이 레벨이면, 노드(ND2)의 전위가 상승한다. 단, 트랜지스터(103)의 게이트가 배선(114)과 접속되어 있기 때문에, 노드(ND2)의 전위가 배선(114)의 하이 레벨의 전위에서 트랜지스터(103)의 역치 전압을 뺀 값까지 상승하면, 트랜지스터(103)가 오프로 된다. 그리고, 노드(ND2)가 부유 상태로 된다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 온으로 되는 값으로 설정됨과 함께 노드(ND2)가 부유 상태로 된다. 또한, 배선(114)의 전위가 로우 레벨이라면, 트랜지스터(103)가 오프로 되기 때문에, 배선(114)과 노드(ND2)는 비도통으로 된다.
또한, 도 2의 (A)에 도시한 바와 같이, 트랜지스터(103)의 제1 단자가 배선(116)과 접속되고, 트랜지스터(103)의 게이트가 배선(114)과 접속되어도 된다. 배선(116)의 전위는 VH인 것이 바람직하다. 단, 배선(116)의 전위는 하이 레벨과 로우 레벨을 갖는 것도 가능하다. 도 2의 (A)에서는, 트랜지스터(103)는, 배선(116)과 노드(ND2)의 도통 또는 비도통을 제어한다. 배선(116)과 노드(ND2)가 도통하면, 배선(116)의 전위가 노드(ND2)에 공급되고, 노드(ND2)의 전위가 배선(116)의 전위에 기초해서 제어된다. 배선(116)의 전위가 VH 또는 하이 레벨이면, 노드(ND2)의 전위가 상승한다. 단, 트랜지스터(103)의 게이트가 배선(114)과 접속되어 있기 때문에, 노드(ND2)의 전위가 배선(114)의 하이 레벨의 전위에서 트랜지스터(103)의 역치 전압을 뺀 값까지 상승하면, 트랜지스터(103)가 오프로 된다. 그리고, 노드(ND2)가 부유 상태로 된다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 온으로 되는 값으로 설정됨과 함께 노드(ND2)가 부유 상태로 된다.
또한, 도 2의 (B)에 도시한 바와 같이, 트랜지스터(103)의 제1 단자가 배선(114)과 접속되고, 트랜지스터(103)의 게이트가 배선(116)과 접속되어도 된다. 도 2의 (B)에서는, 트랜지스터(103)는, 배선(114)과 노드(ND2)의 도통 또는 비도통을 제어한다. 배선(114)과 노드(ND2)가 도통하면, 배선(114)의 전위가 노드(ND2)에 공급되고, 노드(ND2)의 전위가 배선(114)의 전위에 기초해서 제어된다. 배선(114)의 전위가 하이 레벨이면, 노드(ND2)의 전위가 상승한다. 단, 트랜지스터(103)의 게이트가 배선(116)과 접속되어 있기 때문에, 노드(ND2)의 전위가 배선(116)의 전위에서 트랜지스터(103)의 역치 전압을 뺀 값까지 상승하면, 트랜지스터(103)가 오프로 된다. 그리고, 노드(ND2)가 부유 상태로 된다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 온으로 되는 값으로 설정됨과 함께 노드(ND2)가 부유 상태로 된다. 또한, 배선(114)의 전위가 로우 레벨이라면, 노드(ND2)의 전위가 VL까지 하강한다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 오프로 되는 값으로 설정된다.
또한, 도 3의 (A)에 도시한 바와 같이, 트랜지스터(103)의 제1 단자 및 게이트는 배선(113)과 접속되어도 된다. 도 3의 (A)에서는, 트랜지스터(103)는, 배선(113)과 노드(ND2)의 도통 또는 비도통을 제어한다. 배선(113)과 노드(ND2)가 도통하면, 배선(113)의 전위가 노드(ND2)에 공급되고, 노드(ND2)의 전위가 배선(113)의 전위에 기초해서 제어된다. 배선(113)의 전위가 하이 레벨이면, 노드(ND2)의 전위가 상승한다. 단, 트랜지스터(103)의 게이트가 배선(113)과 접속되어 있기 때문에, 노드(ND2)의 전위가 배선(113)의 하이 레벨의 전위에서 트랜지스터(103)의 역치 전압을 뺀 값까지 상승하면, 트랜지스터(103)가 오프로 된다. 그리고, 노드(ND2)가 부유 상태로 된다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 온으로 되는 값으로 설정됨과 함께 노드(ND2)가 부유 상태로 된다. 또한, 배선(113)의 전위가 로우 레벨이라면, 트랜지스터(104)가 오프로 되기 때문에, 배선(113)과 노드(ND2)는 비도통으로 된다.
또한, 도 3의 (B)에 도시한 바와 같이, 트랜지스터(103)의 제1 단자가 배선(116)과 접속되고, 트랜지스터(103)의 게이트가 배선(113)과 접속되어도 된다. 도 3의 (B)에서는, 트랜지스터(103)는, 배선(116)과 노드(ND2)의 도통 또는 비도통을 제어한다. 배선(116)과 노드(ND2)가 도통하면, 배선(116)의 전위가 노드(ND2)에 공급되고, 노드(ND2)의 전위가 배선(116)의 전위에 기초해서 제어된다. 배선(116)의 전위가 VH 또는 하이 레벨이면, 노드(ND2)의 전위가 상승한다. 단, 트랜지스터(103)의 게이트가 배선(113)과 접속되어 있기 때문에, 노드(ND2)의 전위가 배선(113)의 하이 레벨의 전위에서 트랜지스터(103)의 역치 전압을 뺀 값까지 상승하면, 트랜지스터(103)가 오프로 된다. 그리고, 노드(ND2)가 부유 상태로 된다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 온으로 되는 값으로 설정됨과 함께 노드(ND2)가 부유 상태로 된다.
또한, 도시는 하지 않지만, 트랜지스터(103)의 제1 단자가 배선(114)과 접속되고, 트랜지스터(103)의 게이트가 배선(113)과 접속되어도 된다.
또한, 도시는 하지 않지만, 트랜지스터(103)의 제1 단자가 배선(113)과 접속되고, 트랜지스터(103)의 게이트가 배선(116)과 접속되어도 된다.
트랜지스터(104)는, 배선(115)과 노드(ND2)의 도통 또는 비도통을 제어한다. 배선(115)과 노드(ND2)가 도통하면, 배선(115)의 전위가 노드(ND2)에 공급되고, 노드(ND2)의 전위가 배선(115)의 전위에 기초해서 제어된다. 배선(115)의 전위가 VL 또는 로우 레벨이라면, 노드(ND2)의 전위가 VL까지 하강한다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 오프로 되는 값으로 설정된다.
또한, 도 4의 (A)에 도시한 바와 같이, 트랜지스터(104)의 제1 단자가 배선(113)과 접속되어도 된다. 도 4의 (A)에서는, 트랜지스터(104)는, 배선(113)과 노드(ND2)의 도통 또는 비도통을 제어한다. 배선(113)과 노드(ND2)가 도통하면, 배선(113)의 전위가 노드(ND2)에 공급되고, 노드(ND2)의 전위가 배선(113)의 전위에 기초해서 제어된다. 배선(113)의 전위가 VL 또는 로우 레벨이라면, 노드(ND2)의 전위가 VL까지 하강한다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 오프로 되는 값으로 설정된다.
또한, 도 4의 (B)에 도시한 바와 같이, 트랜지스터(104)의 제1 단자가 배선(114)과 접속되어도 된다. 도 4의 (B)에서는, 트랜지스터(104)는, 배선(114)과 노드(ND2)의 도통 또는 비도통을 제어한다. 배선(114)과 노드(ND2)가 도통하면, 배선(114)의 전위가 노드(ND2)에 공급되고, 노드(ND2)의 전위가 배선(114)의 전위에 기초해서 제어된다. 배선(114)의 전위가 VL 또는 로우 레벨이라면, 노드(ND2)의 전위가 VL까지 하강한다. 이렇게 해서, 노드(ND2)의 전위가, 트랜지스터(102)가 오프로 되는 값으로 설정된다.
또한, 도 5의 (A)에 도시한 바와 같이, 트랜지스터(104)의 게이트가 배선(111)과 접속되어도 된다.
또한, 도 5의 (B)에 도시한 바와 같이, 트랜지스터(104)의 게이트가 배선(112)과 접속되어도 된다.
용량 소자(105)는, 배선(112)과 노드(ND1)의 전위차를 유지한다. 노드(ND1)가 부유 상태라면, 배선(112)의 전위 변화에 기초하여 노드(ND1)의 전위가 변화한다. 그 때문에, 배선(112)의 전위의 상승에 수반해서 노드(ND1)의 전위가 상승하면, 노드(ND1)의 전위가 배선(111)의 하이 레벨의 전위와 트랜지스터(101)의 역치 전압과의 합보다도 높아진다.
또한, 도 6의 (A)에 도시한 바와 같이, 용량 소자(105)를 생략해도 된다. 트랜지스터(101)의 제2 단자와 게이트와의 사이의 기생 용량에 의해, 배선(112)과 노드(ND1)의 사이의 전위차는 유지된다.
용량 소자(106)는, 노드(ND1)와 노드(ND2)의 전위차를 유지한다. 노드(ND2)가 부유 상태라면, 노드(ND1)의 전위 변화에 기초하여 노드(ND2)의 전위가 변화한다. 그로 인해, 노드(ND1)의 전위의 상승에 수반해서 노드(ND2)의 전위가 상승하면, 노드(ND2)의 전위가 배선(113)의 하이 레벨의 전위와 트랜지스터(102)의 역치 전압과의 합보다도 높아진다.
또한, 도 6의 (B)에 도시한 바와 같이, 용량 소자(106)를 생략해도 된다. 트랜지스터(102)의 제2 단자와 게이트와의 사이의 기생 용량에 의해, 노드(ND1)와 노드(ND2)의 사이의 전위차는 유지된다.
또한, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(104), 용량 소자(105) 및 용량 소자(106)는, 상술하는 기능 모두를 가질 필요는 없다.
또한, 도 1, 도 2, 도 3, 도 4, 도 5 및 도 6 등에 도시해서 설명한 회로(100), 및 도시하지 않고 설명한 회로(100)를 적절히 조합하는 것이 가능하다.
본 실시 형태의 반도체 장치의 동작에 대해서, 도 1의 구성을 예로 들어 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 동작에 한정되지 않는다.
도 7에 나타내는 타이밍 차트는, 배선(111)의 전위, 배선(113)의 전위, 배선(114)의 전위, 트랜지스터(104)의 온 또는 오프, 노드(ND1)의 전위, 노드(ND2)의 전위 및 배선(112)의 전위의 일례를 나타낸다.
또한, 편의상, 기간(T1), 기간(T2), 기간(T3) 및 기간(T4)이라는 4개의 기간으로 나누어서 설명한다. 예를 들어, 1 프레임 기간이 기간(T1 내지 T4)을 갖는다.
또한, 편의상, 기간(T1) 직전의 기간(T0)에서, 배선(111)의 전위가 로우 레벨이며, 배선(113)의 전위가 로우 레벨이며, 배선(114)의 전위가 로우 레벨이며, 노드(ND1)의 전위가 VL이며, 노드(ND2)의 전위가 VL이며, 배선(112)의 전위가 VL인 것으로 한다. 또한, 노드(ND1)의 전위가 VL이기 때문에, 트랜지스터(101)는 오프이다. 또한, 노드(ND2)의 전위가 VL이기 때문에, 트랜지스터(102)는 오프이다.
기간(T1)에서의 동작에 대해서, 도 8의 (A)를 참조하여 설명한다. 배선(111)의 전위가 로우 레벨로 유지되고, 배선(113)의 전위가 로우 레벨로 유지되고, 배선(114)의 전위가 로우 레벨에서 하이 레벨로 변화하고, 트랜지스터(104)가 오프로 유지된다.
배선(114)의 전위가 하이 레벨로 되기 때문에, 트랜지스터(103)가 온으로 된다. 따라서, 배선(114)의 하이 레벨의 전위가 노드(ND2)에 공급되기 때문에, 노드(ND2)의 전위가 VL로부터 상승한다.
그 후, 노드(ND2)의 전위가 트랜지스터(102)의 제1 단자의 전위(VL)와 트랜지스터(102)의 역치 전압(Vth102)과의 합(VL+Vth102)보다도 높아지면, 트랜지스터(102)가 온으로 된다. 따라서, 배선(113)의 로우 레벨의 전위가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 VL로 유지된다. 또한, 노드(ND1)의 전위가 VL로 유지되기 때문에, 트랜지스터(101)가 오프로 유지된다. 따라서, 배선(112)의 전위가 VL로 유지된다.
그 후, 노드(ND2)의 전위가 트랜지스터(103)의 게이트의 전위(VH)에서 트랜지스터(103)의 역치 전압(Vth103)을 뺀 값(VH-Vth103)까지 상승하면, 트랜지스터(103)가 오프로 된다. 따라서, 노드(ND2)가 부유 상태로 되고, 노드(ND2)의 전위가 VH-Vth103으로 유지된다.
또한, 도 2의 (A)에서는, 트랜지스터(103)의 제1 단자가 배선(116)과 접속되어 있기 때문에, 배선(116)의 전위(예를 들어 VH)가 노드(ND2)에 공급된다.
기간(T2)에서의 동작에 대해서, 도 8의 (B)를 참조하여 설명한다. 배선(111)의 전위가 로우 레벨로 유지되고, 배선(113)의 전위가 로우 레벨에서 하이 레벨로 변화하고, 배선(114)의 전위가 하이 레벨에서 로우 레벨로 변화하고, 트랜지스터(104)가 오프로 유지된다.
배선(114)의 전위가 로우 레벨로 되기 때문에, 트랜지스터(103)가 오프로 유지된다. 따라서, 노드(ND2)가 부유 상태로 유지되고, 노드(ND2)의 전위가 VH-Vth103으로 유지된다. 또한, 노드(ND2)의 전위가 VH-Vth103으로 유지되기 때문에, 트랜지스터(102)가 온으로 유지된다. 따라서, 배선(113)의 하이 레벨의 전위가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 VL로부터 상승한다. 이때, 용량 소자(106)는 노드(ND1)와 노드(ND2)의 전위차를 유지하고 있고, 또한 노드(ND2)는 부유 상태이다. 따라서, 노드(ND1)의 전위의 상승에 수반하여, 노드(ND2)의 전위가 VH-Vth103으로부터 상승한다.
그 후, 노드(ND1)의 전위가 트랜지스터(101)의 제1 단자의 전위(VL)와 트랜지스터(101)의 역치 전압(Vth101)과의 합(VL+Vth101)보다도 높아지면, 트랜지스터(101)가 온으로 된다. 따라서, 배선(111)의 로우 레벨의 전위가 배선(112)에 공급되기 때문에, 배선(112)의 전위가 VL로 유지된다.
그 후, 노드(ND1)의 전위의 상승에 수반하여, 노드(ND2)의 전위가 트랜지스터(102)의 제1 단자의 전위(VH)와 트랜지스터(102)의 역치 전압(Vth102)과의 합보다도 높은 값(VH+Vth102+α(α는 양의 수))까지 상승하면, 노드(ND1)의 전위가 VH까지 상승한다.
또한, 도 2의 (B)에서는, 트랜지스터(103)를 오프로 유지하기 위해서, 기간(T2)에서 배선(114)의 전위는 하이 레벨로 유지되는 것이 바람직하다.
또한, 도 3의 (A) 및 도 3의 (B)에서는, 기간(T2)에서, 트랜지스터(103)가 기간(T0) 후에 비로소 온으로 된다. 구체적으로 설명하면, 배선(113)의 전위가 하이 레벨로 되면, 트랜지스터(103)가 온으로 된다. 따라서, 도 3의 (A)에서는, 배선(113)의 하이 레벨의 전위가 노드(ND2)에 공급되어, 노드(ND2)의 전위가 VL로부터 상승한다. 한편, 도 3의 (B)에서는, 배선(116)의 전위(예를 들어 VH)가 노드(ND2)에 공급되어, 노드(ND2)의 전위가 VL로부터 상승한다. 그 후, 노드(ND2)의 전위가 VL+Vth102보다도 높아지면, 트랜지스터(102)가 온으로 된다. 따라서, 배선(113)의 하이 레벨의 전위가 노드(ND1)에 공급되어, 노드(ND1)의 전위가 VL로부터 상승한다. 그 후, 노드(ND2)의 전위가 VH-Vth103이 되면, 트랜지스터(103)가 오프로 되고, 노드(ND2)가 부유 상태로 된다. 이때, 노드(ND1)의 전위가 상승하였다. 그리고, 용량 소자(106)는 노드(ND1)와 노드(ND2)의 전위차를 유지하고 있다. 따라서, 노드(ND1)의 전위의 상승에 수반하여, 노드(ND2)의 전위가 VH-Vht103으로부터 상승한다. 그 후, 노드(ND1)의 전위가 VL+Vth101보다도 높아지면, 트랜지스터(101)가 온으로 된다. 따라서, 배선(111)의 로우 레벨의 전위가 배선(112)에 공급되기 때문에, 배선(112)의 전위가 VL로 유지된다. 그 후, 노드(ND1)의 전위의 상승에 수반하여, 노드(ND2)의 전위가 VH+Vth102+α까지 상승하면, 노드(ND1)의 전위가 VH까지 상승한다. 이와 같이, 도 3의 (A) 및 도 3의 (B)에서는, 도 1의 기간(T1) 및 기간(T2)에서의 동작을 기간(T2)에서 합쳐서 행하는 것이 가능하다. 따라서, 동작 속도의 향상을 도모할 수 있다.
기간(T3)에서의 동작에 대해서, 도 9의 (A)를 참조하여 설명한다. 배선(111)의 전위가 로우 레벨에서 하이 레벨로 변화하고, 배선(113)의 전위가 하이 레벨에서 로우 레벨로 변화하고, 배선(114)의 전위가 로우 레벨로 유지되고, 트랜지스터(104)가 오프에서 온으로 변화한다.
배선(114)의 전위가 로우 레벨로 유지되기 때문에, 트랜지스터(103)가 오프로 유지된다. 또한, 트랜지스터(104)가 온으로 된다. 따라서, 배선(115)의 전위가 노드(ND2)에 공급되기 때문에, 노드(ND2)의 전위가 VH+Vth102+α에서 VL로 하강한다. 노드(ND2)의 전위가 VL로 되기 때문에, 트랜지스터(102)가 오프로 된다. 따라서, 노드(ND1)가 부유 상태로 되고, 노드(ND1)의 전위가 VH로 유지된다. 노드(ND1)의 전위가 VH로 유지되기 때문에, 트랜지스터(101)가 온으로 유지된다. 따라서, 배선(111)의 하이 레벨의 전위가 배선(112)에 공급되기 때문에, 배선(112)의 전위가 VL로부터 상승한다. 이때, 용량 소자(105)는, 배선(112)과 노드(ND1)의 전위차를 유지하고 있고, 또한 노드(ND1)는 부유 상태이다. 따라서, 배선(112)의 전위의 상승에 수반하여, 노드(ND1)의 전위가 VH로부터 상승한다.
그 후, 배선(112)의 전위의 상승에 수반해서 노드(ND1)의 전위가 트랜지스터(101)의 제1 단자(VH)의 전위와 트랜지스터(101)의 역치 전압(Vth101)과의 합보다도 높은 값(VH+Vth101+β(β는 양의 수))까지 상승하면, 배선(112)의 전위가 VH까지 상승한다.
또한, 도 4의 (A)에서는, 트랜지스터(104)의 제1 단자가 배선(113)과 접속되어 있기 때문에, 배선(113)의 로우 레벨의 전위가 노드(ND2)에 공급된다. 또한, 도 4의 (B)에서는, 트랜지스터(104)의 제1 단자가 배선(114)과 접속되어 있기 때문에, 배선(114)의 로우 레벨의 전위가 노드(ND2)에 공급된다.
기간(T4)에서의 동작에 대해서, 도 9의 (B)를 참조하여 설명한다. 배선(111)의 전위가 하이 레벨에서 로우 레벨로 변화하고, 배선(113)의 전위가 로우 레벨로 유지되고, 배선(114)의 전위가 로우 레벨에서 하이 레벨로 변화하고, 트랜지스터(104)가 온에서 오프로 변화한다.
배선(114)의 전위가 하이 레벨로 되기 때문에, 트랜지스터(103)가 온으로 된다. 따라서, 배선(114)의 하이 레벨의 전위가 노드(ND2)에 공급되어, 노드(ND2)의 전위가 상승한다. 이때, 노드(ND1)의 전위가 VH+Vth101+β이기 때문에, 트랜지스터(101)가 온으로 유지된다. 따라서, 배선(111)의 로우 레벨의 전위가 배선(112)에 공급되기 때문에, 배선(112)의 전위가 VH에서 VL로 하강한다.
그 후, 노드(ND2)의 전위가 트랜지스터(102)의 제1 단자의 전위(VL)와 트랜지스터(102)의 역치 전압(Vth102)과의 합보다도 높아지면, 트랜지스터(102)가 온으로 된다. 따라서, 배선(113)의 로우 레벨의 전위가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 VH+Vth101+β에서 VL로 하강한다. 또한, 노드(ND1)의 전위가 VL로 되기 때문에, 트랜지스터(101)가 오프로 된다.
그 후, 노드(ND2)의 전위가 트랜지스터(103)의 게이트의 전위(VH)에서 트랜지스터(103)의 역치 전압(Vth103)을 뺀 값까지 상승하면, 트랜지스터(103)가 오프로 된다. 따라서, 노드(ND2)가 부유 상태로 되고, 노드(ND2)의 전위가 VH-Vht103으로 유지된다.
또한, 도 2의 (A)에서는, 트랜지스터(103)의 제1 단자가 배선(116)과 접속되어 있기 때문에, 배선(116)의 전위(예를 들어 VH)가 노드(ND2)에 공급된다.
본 실시 형태의 반도체 장치는, 상기 동작을 행하는 것이 가능한 접속 관계를 가짐으로써, 노드(ND2)의 전위를 VH+Vth102+α로 할 수 있다.
본 실시 형태의 반도체 장치는, 노드(ND2)의 전위를 VH+Vth102+α로 함으로써, 트랜지스터(102)의 게이트와 소스의 사이의 전위차를 트랜지스터(102)의 역치 전압보다도 큰 값으로 유지할 수 있다.
본 실시 형태의 반도체 장치는, 트랜지스터(102)의 게이트와 소스의 사이의 전위차를 트랜지스터(102)의 역치 전압보다도 큰 값으로 유지함으로써, 노드(ND1)의 전위를 VH까지 상승시킬 수 있다.
본 실시 형태의 반도체 장치는, 트랜지스터(102)의 게이트와 소스의 사이의 전위차를 트랜지스터(102)의 역치 전압보다도 큰 값으로 유지함으로써, 노드(ND1)에서의 전위의 변화에 필요로 하는 시간을 짧게 할 수 있다.
본 실시 형태의 반도체 장치는, 노드(ND1)의 전위를 VH까지 상승시킴으로써, 트랜지스터(101)의 게이트와 소스의 사이의 전위차를 크게 할 수 있다.
본 실시 형태의 반도체 장치는, 트랜지스터(101)의 게이트와 소스의 사이의 전위차를 크게 함으로써, 배선(112)에서의 전위의 변화에 필요로 하는 시간을 짧게 할 수 있다. 즉, 상승 시간 및 하강 시간이 짧은 신호를 배선(112)에 출력할 수 있다.
본 실시 형태의 반도체 장치는, 트랜지스터(101) 및 트랜지스터(102)의 게이트와 소스의 사이의 전위차를 크게 함으로써, 구동 전압을 작게 할 수 있다. 이에 의해, 소비 전력을 작게 할 수 있다.
본 실시 형태의 반도체 장치는, 트랜지스터(101) 및 트랜지스터(102)의 게이트와 소스의 사이의 전위차를 크게 함으로써, 트랜지스터(101) 및 트랜지스터(102)의 채널 폭을 작게 할 수 있다. 이에 의해, 레이아웃 면적을 작게 할 수 있다.
본 실시 형태의 반도체 장치는, 노드(ND1)에서의 전위의 변화에 필요로 하는 시간 및 배선(112)에서의 전위의 변화에 필요로 하는 시간을 짧게 할 수 있기 때문에, 동작 속도의 향상을 도모할 수 있다.
트랜지스터(101), 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)의 W(W는 채널 폭)/L(L은 채널 길이)에 대해서 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 W/L에 한정되지 않는다.
트랜지스터(101)는 배선(112)을 구동하고, 트랜지스터(102)는 노드(ND1)를 구동하고, 트랜지스터(103) 및 트랜지스터(104)는 노드(ND2)를 구동한다. 그리고, 배선(112)의 부하는, 노드(ND1) 및 노드(ND2)의 부하보다도 큰 경우가 많다. 따라서, 트랜지스터(101)의 W/L은, 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)의 W/L보다도 큰 것이 바람직하다. 또는, 회로(100)가 갖는 트랜지스터 중에서, 트랜지스터(101)의 W/L이 가장 큰 것이 바람직하다. 또는, 회로(100)와 동일한 기판에 설치되는 트랜지스터 중에서, 트랜지스터(101)의 W/L이 가장 큰 것이 바람직하다. 단, 트랜지스터(101)와 동일하거나 또는 대략 동일한 W/L의 트랜지스터가 설치되어 있어도 된다. 이렇게 해서, 트랜지스터(101)의 구동 능력을 크게 할 수 있기 때문에, 배선(112)의 부하를 크게 할 수 있다. 또한, 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(104)의 사이즈를 작게 할 수 있기 때문에, 레이아웃 면적의 축소를 도모할 수 있다.
노드(ND1)의 전위가 상승해도, 트랜지스터(102)의 게이트와 소스의 사이의 전위차를 트랜지스터(102)의 역치 전압 이상의 값으로 유지할 수 있기 때문에, 트랜지스터(102)의 W/L을 작게 하는 것이 가능하다. 한편, 노드(ND2)의 전위가 상승하면, 트랜지스터(103)의 게이트와 소스의 사이의 전위차는 서서히 작아지기 때문에, 트랜지스터(103)의 W/L은 큰 것이 바람직하다. 따라서, 트랜지스터(103)의 W/L은, 트랜지스터(102)의 W/L보다도 큰 것이 바람직하다. 이렇게 해서, 트랜지스터(103)의 구동 능력을 크게 할 수 있기 때문에, 노드(ND2)에서의 전위의 변화에 필요로 하는 시간을 짧게 할 수 있다. 또한, 트랜지스터(102)의 사이즈를 작게 할 수 있기 때문에, 레이아웃 면적의 축소를 도모할 수 있다. 단, 트랜지스터(102)의 W/L은, 트랜지스터(103)의 W/L보다도 커도 된다.
도 1, 도 2, 도 3, 도 4, 도 5 및 도 6 등에 도시해서 설명한 회로(100), 도시하지 않고 설명한 회로(100), 및 이것들을 조합한 구성에 추가하는 것이 가능한 트랜지스터에 대해서 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 구성에 한정되지 않는다.
상술하는 회로(100)에 트랜지스터(107)를 추가해도 된다. 도 10의 (A)는 도 1에 도시하는 회로(100)에 트랜지스터(107)를 추가하는 경우의 구성을 나타낸다. 트랜지스터(107)는, 제1 단자가 배선(115B)과 접속되고, 제2 단자가 배선(112)과 접속된다. 배선(115B)의 전위는 VL인 것이 바람직하다. 단, 배선(115B)의 전위는 하이 레벨과 로우 레벨을 갖고 있어도 된다. 트랜지스터(107)는, 배선(115B)과 배선(112)의 도통 또는 비도통을 제어한다. 트랜지스터(107)가 온으로 되면, 배선(115B)과 배선(112)이 도통하고, 배선(112)의 전위가 배선(115B)의 전위에 기초해서 제어된다. 배선(115B)의 전위가 VL 또는 로우 레벨이라면, 배선(112)의 전위는 VL로 된다. 또한, 트랜지스터(107)는, 트랜지스터(101 내지 104)와 동일한 극성인 것이 바람직하다.
기간(T1)에서, 트랜지스터(107)는 온으로 된다. 따라서, 배선(115B)의 전위가 배선(112)에 공급되기 때문에, 배선(112)의 전위가 VL로 된다. 단, 기간(T1)에서, 트랜지스터(107)는 오프이여도 된다.
기간(T2)에서, 트랜지스터(107)는 온으로 된다. 따라서, 배선(115B)의 전위가 배선(112)에 공급되기 때문에, 배선(112)의 전위가 VL로 된다. 단, 기간(T2)에서, 트랜지스터(107)는 오프이여도 된다.
기간(T3)에서, 트랜지스터(107)는 오프로 된다.
기간(T4)에서, 트랜지스터(107)는 온으로 된다. 따라서, 배선(115B)의 전위가 배선(112)에 공급되기 때문에, 배선(112)의 전위가 VL로 된다. 단, 기간(T4)에서, 트랜지스터(107)는 오프이여도 된다.
도 10의 (A)는 회로(100)가 트랜지스터(107)를 가짐으로써, 배선(112)이 부유 상태로 되는 것을 방지하고, 배선(112)의 전위를 안정시킬 수 있다. 따라서, 오동작의 방지를 도모할 수 있다.
또한, 트랜지스터(107)의 제1 단자는, 배선(111), 배선(113), 배선(114) 또는 배선(115)과 접속되어도 된다. 또한, 트랜지스터(107)의 게이트는, 배선(113) 또는 배선(114)과 접속되어도 된다.
상술하는 회로(100)에 트랜지스터(108)를 추가해도 된다. 도 10의 (B)는 도 1에 도시하는 회로(100)에 트랜지스터(108)를 추가하는 경우의 구성을 나타낸다. 트랜지스터(108)는, 제1 단자가 배선(115C)과 접속되고, 제2 단자가 노드(ND1)와 접속된다. 배선(115C)의 전위는 VL인 것이 바람직하다. 단, 배선(115C)의 전위는 하이 레벨과 로우 레벨을 갖고 있어도 된다. 트랜지스터(108)는, 배선(115C)과 노드(ND1)의 도통 또는 비도통을 제어한다. 트랜지스터(108)가 온으로 되면, 배선(115C)과 노드(ND1)가 도통하고, 노드(ND1)의 전위가 배선(115C)의 전위에 기초해서 제어된다. 배선(115C)의 전위가 VL 또는 로우 레벨이라면, 노드(ND1)의 전위가 VL로 된다. 이렇게 해서, 노드(ND1)의 전위가, 트랜지스터(101)가 오프로 되는 값으로 설정된다. 또한, 트랜지스터(108)는, 트랜지스터(101 내지 104)와 동일한 극성인 것이 바람직하다.
기간(T1)에서, 트랜지스터(108)는 온으로 된다. 따라서, 배선(115C)의 전위가 노드(ND1)에 공급되어, 노드(ND1)의 전위가 VL로 된다. 단, 기간(T1)에서, 트랜지스터(108)는 오프이여도 된다.
기간(T2)에서, 트랜지스터(108)는 오프로 된다.
기간(T3)에서, 트랜지스터(108)는 오프로 된다.
기간(T4)에서, 트랜지스터(108)는 온으로 된다. 따라서, 배선(115C)의 전위가 노드(ND1)에 공급되어, 노드(ND1)의 전위가 VL로 된다. 단, 기간(T4)에서, 트랜지스터(108)는 오프이여도 된다.
도 10의 (B)는, 회로(100)가 트랜지스터(108)를 가짐으로써, 노드(ND1)가 부유 상태로 되는 것을 방지하고, 노드(ND1)의 전위를 안정시킬 수 있다. 따라서, 오동작의 방지를 도모할 수 있다.
또한, 트랜지스터(108)의 제1 단자는, 배선(111), 배선(113), 배선(114) 또는 배선(115)과 접속되어도 된다. 또한, 트랜지스터(108)의 게이트는, 배선(114)과 접속되어도 된다.
또한, 회로(100)에 트랜지스터(107) 및 트랜지스터(108) 양쪽이 추가되는 경우, 트랜지스터(107)의 게이트와 트랜지스터(108)의 게이트가 접속되어도 된다. 또는, 트랜지스터(107)의 제1 단자와 트랜지스터(108)의 제1 단자가 접속되어도 된다.
상술하는 회로(100)에, 트랜지스터(107) 또는 트랜지스터(108)의 한쪽 또는 양쪽을 추가함과 함께, 트랜지스터(109) 및 트랜지스터(110)를 추가해도 된다. 도 11의 (A)는 도 1에 도시하는 회로(100)에, 트랜지스터(107) 및 트랜지스터(108)를 추가함과 함께, 트랜지스터(109) 및 트랜지스터(110)를 추가하는 경우의 구성을 나타낸다. 트랜지스터(109)는, 제1 단자가 배선(116)과 접속되고, 제2 단자가 트랜지스터(107)의 게이트 및 트랜지스터(108)의 게이트와 접속되고, 게이트가 배선(114)과 접속된다. 트랜지스터(110)는, 제1 단자가 배선(114)과 접속되고, 제2 단자가 트랜지스터(107)의 게이트 및 트랜지스터(108)의 게이트와 접속되고, 게이트가 노드(ND1)와 접속된다. 트랜지스터(107)의 게이트, 트랜지스터(108)의 게이트, 트랜지스터(109)의 제2 단자 또는 트랜지스터(110)의 제2 단자를 노드(ND3)로 나타낸다. 트랜지스터(109)는, 배선(116)과 노드(ND3)의 도통 또는 비도통을 제어한다. 트랜지스터(109)가 온으로 되면, 배선(116)과 노드(ND3)가 도통하고, 노드(ND3)의 전위가 배선(116)의 전위에 기초해서 제어된다. 배선(116)의 전위가 VH 또는 하이 레벨이면, 노드(ND3)의 전위가 상승한다. 단, 트랜지스터(109)의 게이트가 배선(114)과 접속되어 있기 때문에, 노드(ND3)의 전위가 배선(114)의 하이 레벨의 전위에서 트랜지스터(109)의 역치 전압을 뺀 값까지 상승하면, 트랜지스터(109)가 오프로 된다. 그리고, 노드(ND3)가 부유 상태로 된다. 이렇게 해서, 노드(ND3)의 전위가, 트랜지스터(107) 또는 트랜지스터(108)가 온으로 되는 값으로 설정됨과 함께, 노드(ND3)가 부유 상태로 된다. 또한, 트랜지스터(110)는 배선(114)과 노드(ND3)의 도통 또는 비도통을 제어한다. 트랜지스터(110)가 온으로 되면, 배선(114)과 노드(ND3)가 도통하고, 노드(ND3)의 전위가 배선(114)의 전위에 기초해서 제어된다. 배선(114)의 전위가 로우 레벨이라면, 노드(ND3)의 전위가 VL까지 하강한다. 이렇게 해서, 노드(ND3)의 전위가, 트랜지스터(107) 또는 트랜지스터(108)가 오프로 되는 값으로 설정된다. 또한, 트랜지스터(109) 및 트랜지스터(110)는, 트랜지스터(101 내지 104)와 동일한 극성인 것이 바람직하다.
기간(T1)에서, 배선(114)이 하이 레벨로 되기 때문에, 트랜지스터(109)가 온으로 된다. 또한, 노드(ND1)의 전위가 VL로 되기 때문에, 트랜지스터(110)가 오프로 된다. 따라서, 배선(116)의 전위가 노드(ND3)에 공급되어, 노드(ND3)의 전위가 VL로부터 상승한다. 그 후, 노드(ND3)의 전위가 트랜지스터(107)의 제1 단자의 전위(VL)와 트랜지스터(107)의 역치 전압(Vth107)과의 합보다도 높아지면, 트랜지스터(107)가 온으로 된다. 또한, 노드(ND3)의 전위가 트랜지스터(108)의 제1 단자의 전위(VL)와 트랜지스터(108)의 역치 전압(Vth108)과의 합보다도 높아지면, 트랜지스터(108)가 온으로 된다. 그 후, 노드(ND3)의 전위가 트랜지스터(109)의 게이트의 전위(VH)에서 트랜지스터(109)의 역치 전압(Vth109)을 뺀 값이 되면, 트랜지스터(109)가 오프로 된다. 따라서, 노드(ND3)가 부유 상태로 되고, 노드(ND3)의 전위가 VH-Vth109로 유지된다.
기간(T2)에서, 배선(114)의 전위가 로우 레벨로 되기 때문에, 트랜지스터(109)가 오프로 된다. 또한, 노드(ND1)의 전위가 트랜지스터(110)의 제1 단자의 전위(VL)와 트랜지스터(110)의 역치 전압(Vth110)과의 합보다도 높아지면, 트랜지스터(110)가 온으로 된다. 따라서, 배선(114)의 로우 레벨의 전위가 노드(ND3)에 공급되어, 노드(ND3)의 전위가 VH-Vth109에서 VL로 하강한다. 따라서, 트랜지스터(107) 및 트랜지스터(108)는 오프로 된다.
기간(T3)에서, 배선(114)의 전위가 로우 레벨로 유지되기 때문에, 트랜지스터(109)가 오프로 유지된다. 또한, 노드(ND1)의 전위가 VH+Vth110+β가 되기 때문에, 트랜지스터(110)가 온으로 유지된다. 따라서, 배선(114)의 로우 레벨의 전위가 노드(ND3)에 공급되어, 노드(ND3)의 전위가 VL로 유지된다. 따라서, 트랜지스터(107) 및 트랜지스터(108)는 오프로 유지된다.
기간(T4)에서, 배선(114)의 전위가 하이 레벨로 되기 때문에, 트랜지스터(109)가 온으로 된다. 또한, 노드(ND1)의 전위가 VL로 되기 때문에, 트랜지스터(110)가 오프로 된다. 따라서, 배선(116)의 전위가 노드(ND3)에 공급되어, 노드(ND3)의 전위가 VL로부터 상승한다. 그 후, 노드(ND3)의 전위가 트랜지스터(107)의 제1 단자의 전위(VL)와 트랜지스터(107)의 역치 전압(Vth107)과의 합보다도 높아지면, 트랜지스터(107)가 온으로 된다. 또한, 노드(ND3)의 전위가 트랜지스터(108)의 제1 단자의 전위(VL)와 트랜지스터(108)의 역치 전압(Vth108)과의 합보다도 높아지면, 트랜지스터(108)가 온으로 된다.
도 11의 (A)는 회로(100)가 트랜지스터(109) 및 트랜지스터(110)를 가짐으로써, 트랜지스터(107) 또는 트랜지스터(108)를 제어하는 신호를 회로(100) 내에서 생성할 수 있다. 따라서, 신호의 수를 저감시킬 수 있다.
또한, 도 11의 (B)에 도시한 바와 같이, 트랜지스터(109)의 게이트 및 트랜지스터(110)의 제1 단자는 배선(117)과 접속되어도 된다. 배선(117)의 전위는 하이 레벨(예를 들어 VH)과 로우 레벨(예를 들어 VL)을 갖는다.
또한, 트랜지스터(109)의 게이트가 배선(117)과 접속되고, 트랜지스터(110)의 제1 단자가 배선(114)과 접속되어도 된다. 또는, 트랜지스터(109)의 게이트가 배선(114)과 접속되고, 트랜지스터(110)의 제1 단자가 배선(117)과 접속되어도 된다.
또한, 트랜지스터(109)의 제2 단자 및 트랜지스터(110)의 제2 단자는, 트랜지스터(107)의 게이트 및 트랜지스터(108)의 게이트 중 트랜지스터(107)의 게이트와만 접속되어도 된다. 또는, 트랜지스터(109)의 제2 단자 및 트랜지스터(110)의 제2 단자는, 트랜지스터(107)의 게이트 및 트랜지스터(108)의 게이트 중 트랜지스터(108)의 게이트와만 접속되어도 된다.
또한, 트랜지스터(110)의 제1 단자는 배선(115), 배선(115B), 배선(115C) 또는 배선(117)과 접속되어도 된다.
상술하는 회로(100)에, 트랜지스터(121)를 추가해도 된다. 도 12의 (A)는 도 1에 도시하는 회로(100)에, 트랜지스터(121)를 추가하는 경우의 구성을 나타낸다. 트랜지스터(121)는, 제1 단자가 배선(112)과 접속되고, 제2 단자가 노드(ND1)와 접속되고, 게이트가 배선(111)과 접속된다. 트랜지스터(121)는, 배선(112)과 노드(ND1)의 도통 또는 비도통을 제어한다. 트랜지스터(121)가 온으로 되면, 배선(112)과 노드(ND1)가 도통한다. 예를 들어 기간(T3)과 같이 배선(112)의 전위가 VL로부터 상승하고, 또한 노드(ND1)의 전위가 VH로부터 상승하고 있는 경우, 노드(ND1)의 전위의 상승이 억제됨과 함께, 배선(112)의 전위의 변화에 필요로 하는 시간이 짧아진다. 단, 트랜지스터(121)의 게이트가 배선(111)과 접속되어 있기 때문에, 배선(112)의 전위가 배선(111)의 하이 레벨의 전위에서 트랜지스터(121)의 역치 전압을 뺀 값이 되면, 트랜지스터(121)가 오프로 된다. 또한, 트랜지스터(121)는, 트랜지스터(101 내지 104)와 동일한 극성인 것이 바람직하다.
기간(T1)에서, 배선(111)이 로우 레벨로 되기 때문에, 트랜지스터(121)가 오프로 된다.
기간(T2)에서, 배선(111)이 로우 레벨로 되기 때문에, 트랜지스터(121)가 오프로 된다.
기간(T3)에서, 배선(111)이 하이 레벨로 되기 때문에, 트랜지스터(121)가 온으로 된다. 단, 배선(112)의 전위가 트랜지스터(121)의 게이트의 전위(VH)에서 트랜지스터(121)의 역치 전압(Vth121)을 뺀 값까지 상승하면, 트랜지스터(121)가 오프로 된다.
기간(T4)에서, 배선(111)이 로우 레벨로 되기 때문에, 트랜지스터(121)가 오프로 된다.
도 12의 (A)는, 회로(100)가 트랜지스터(121)를 가짐으로써, 노드(ND1)의 전위가 너무 높아지는 것을 방지할 수 있다. 따라서, 노드(ND1)와 접속되는 트랜지스터의 열화의 억제 또는 파괴의 방지 등을 도모할 수 있다.
상술하는 회로(100)에, 트랜지스터(122)를 추가해도 된다. 도 12의 (B)는 도 1에 도시하는 회로(100)에, 트랜지스터(122)를 추가하는 경우의 구성을 나타낸다. 트랜지스터(122)는, 제1 단자가 노드(ND1)와 접속되고, 제2 단자가 노드(ND2)와 접속되고, 게이트가 배선(113)과 접속된다. 트랜지스터(122)는, 노드(ND1)와 노드(ND2)의 도통 또는 비도통을 제어한다. 트랜지스터(122)가 온으로 되면, 노드(ND1)와 노드(ND2)가 도통한다. 예를 들어, 기간(T2)과 같이 노드(ND1)의 전위가 VL로부터 상승하고, 또한 노드(ND2)의 전위가 VH-Vth103으로부터 상승하고 있는 경우, 노드(ND2)의 전위의 상승이 억제됨과 함께, 노드(ND1)의 전위의 변화에 필요로 하는 시간이 짧아진다. 단, 트랜지스터(122)의 게이트가 배선(113)과 접속되어 있기 때문에, 노드(ND1)의 전위가 배선(113)의 하이 레벨의 전위에서 트랜지스터(122)의 역치 전압을 뺀 값이 되면, 트랜지스터(122)가 오프로 된다. 또한, 트랜지스터(122)는, 트랜지스터(101 내지 104)와 동일한 극성인 것이 바람직하다.
기간(T1)에서, 배선(113)이 로우 레벨로 되기 때문에, 트랜지스터(122)가 오프로 된다.
기간(T2)에서, 배선(113)이 하이 레벨로 되기 때문에, 트랜지스터(122)가 온으로 된다. 단, 노드(ND1)의 전위가 트랜지스터(122)의 게이트의 전위(VH)에서 트랜지스터(122)의 역치 전압(Vth122)을 뺀 값까지 상승하면, 트랜지스터(122)가 오프로 된다.
기간(T3)에서, 배선(113)이 로우 레벨로 되기 때문에, 트랜지스터(122)가 오프로 된다.
기간(T4)에서, 배선(113)이 로우 레벨로 되기 때문에, 트랜지스터(122)가 오프로 된다.
도 12의 (B)는, 회로(100)가 트랜지스터(122)를 가짐으로써, 노드(ND2)의 전위가 너무 높아지는 것을 방지할 수 있다. 따라서, 노드(ND2)와 접속되는 트랜지스터의 열화의 억제 또는 파괴의 방지 등을 도모할 수 있다.
상술하는 회로(100)에, 트랜지스터(123)를 추가해도 된다. 도 13의 (A)는 도 1에 도시하는 회로(100)에, 트랜지스터(123)를 추가하는 경우의 구성을 나타낸다. 트랜지스터(123)는, 제1 단자가 배선(111)과 접속되고, 제2 단자가 노드(ND1)와 접속된다. 트랜지스터(123)는, 배선(111)과 노드(ND1)의 도통 또는 비도통을 제어한다. 트랜지스터(123)가 온으로 되면, 배선(111)과 노드(ND1)가 도통하고, 배선(111)의 전위가 노드(ND1)에 공급된다. 배선(111)의 전위가 로우 레벨이라면, 노드(ND1)의 전위가 VL로 된다. 이와 같이, 노드(ND1)의 전위가, 트랜지스터(101)가 오프로 되는 값으로 설정된다. 또한, 트랜지스터(123)는, 트랜지스터(101 내지 104)와 동일한 극성인 것이 바람직하다.
기간(T0)에서, 트랜지스터(123)가 온으로 된다. 따라서, 배선(111)의 로우 레벨의 전위가 노드(ND1)에 공급되어, 노드(ND1)의 전위가 VL로 된다.
기간(T1), 기간(T2), 기간(T3) 및 기간(T4)에서, 트랜지스터(123)가 오프로 된다.
도 13의 (A)는, 회로(100)가 트랜지스터(123)를 가짐으로써, 노드(ND1)의 전위를 VL로 설정할 수 있다. 따라서, 오동작의 방지를 도모할 수 있다.
상술하는 회로(100)에, 트랜지스터(124)를 추가해도 된다. 도 13의 (B)는 도 1에 도시하는 회로(100)에, 트랜지스터(124)를 추가하는 경우의 구성을 나타낸다. 트랜지스터(124)는, 제1 단자가 배선(113)과 접속되고, 제2 단자가 노드(ND2)와 접속된다. 트랜지스터(124)는, 배선(113)과 노드(ND2)의 도통 또는 비도통을 제어한다. 트랜지스터(124)가 온으로 되면, 배선(113)과 노드(ND2)가 도통하고, 배선(113)의 전위가 노드(ND2)에 공급된다. 배선(113)의 전위가 로우 레벨이라면, 노드(ND2)의 전위가 VL로 된다. 이와 같이, 노드(ND2)의 전위가, 트랜지스터(102)가 오프로 되는 값으로 설정된다. 또한, 트랜지스터(124)는, 트랜지스터(101 내지 104)와 동일한 극성인 것이 바람직하다.
기간(T0)에서, 트랜지스터(124)가 온으로 된다. 따라서, 배선(113)의 로우 레벨의 전위가 노드(ND2)에 공급되어, 노드(ND2)의 전위가 VL로 된다.
기간(T1), 기간(T2), 기간(T3) 및 기간(T4)에서, 트랜지스터(124)가 오프로 된다.
도 13의 (B)는, 회로(100)가 트랜지스터(124)를 가짐으로써, 노드(ND2)의 전위를 VL로 설정할 수 있다. 따라서, 오동작의 방지를 도모할 수 있다.
또한, 회로(100)에 트랜지스터(123) 및 트랜지스터(124) 양쪽이 추가되는 경우, 트랜지스터(123)의 게이트와 트랜지스터(124)의 게이트가 접속되어도 된다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 10, 도 11, 도 12 및 도 13 등에 도시해서 설명한 회로(100), 및 도시하지 않고 설명한 회로(100)를 자유롭게 조합하는 것이 가능하다.
도 14의 (A)는, 트랜지스터(103)의 제1 단자 및 게이트가 배선(113)과 접속되는 구성(도 3의 (A) 참조)과, 트랜지스터(104)의 게이트가 배선(111)과 접속되는 구성(도 5의 (A) 참조)을 조합한 경우의 구성이다.
도 14의 (B)는 트랜지스터(104)의 게이트가 배선(111)과 접속되는 구성(도 5의 (A) 참조)과, 트랜지스터(108)를 추가하는 구성(도 10의 (B) 참조)과, 트랜지스터(109) 및 트랜지스터(110)를 추가하는 구성(도 11의 (B) 참조)을 조합한 경우의 구성이다.
또한, 본 실시 형태는 다른 실시 형태의 기재와 적절히 조합할 수 있다. 따라서, 본 실시 형태 중에서 설명하는 내용(일부 내용이여도 됨)은, 그 실시 형태에서 설명하는 다른 내용(일부 내용이여도 됨), 및/또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 내용(일부 내용이여도 됨)에 대하여 적용, 조합하고, 또는 치환 등을 행할 수 있다. 또한, 실시 형태 중에서 설명하는 내용이란, 각각의 실시 형태에 있어서, 다양한 도면을 사용해서 설명하는 내용, 또는 명세서에 기재되는 문장을 사용해서 설명하는 내용이다. 또한, 어떤 하나의 실시 형태에서 설명하는 도면(일부이여도 됨)은, 그 도면의 다른 부분, 그 실시 형태에서 설명하는 다른 도면(일부이여도 됨), 및/또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 도면(일부이여도 됨)에 대하여, 조합함으로써, 더 많은 도면을 구성시킬 수 있다. 이것은, 이하의 실시 형태에서도 마찬가지이다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 대해서 설명한다.
본 발명의 일 형태에 따른 반도체 장치의 구성에 대해서, 도 15를 참조하여 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 구성에 한정되지 않는다.
도 15에 도시하는 반도체 장치는, 회로(200)를 갖는다. 회로(200)는, 배선(212), 배선(213), 배선(214) 및 배선(215)의 전위에 기초하여, N(N은 3 이상의 자연수)개의 배선(211)(배선(211) [1] 내지 [N] 모두 나타냄)의 전위를 제어하는 기능을 갖는다. 회로(200)는, 배선(212), 배선(213), 배선(214) 및 배선(215)의 전위에 기초한 신호를 배선(211) [1] 내지 [N]의 각각에 출력한다. 그리고, 당해 신호에 의해, 배선(211) [1] 내지 [N]의 각각의 전위가 제어된다.
구체적으로는, 회로(200)는, 배선(212), 배선(213), 배선(214) 및 배선(215)의 전위에 기초하여, 배선(211) [1] 내지 [N]의 전위를 순차 액티브로하는 기능, 즉 배선(211) [1] 내지 [N]의 전위를 순차 하이 레벨 또는 로우 레벨로 하는 기능을 갖는다. 도 16에는, 회로(200)가, 배선(212), 배선(213), 배선(214) 및 배선(215)의 전위에 기초하여, 배선(211) [1] 내지 [N]의 전위를 순차 하이 레벨로 하는 경우의 타이밍 차트를 나타낸다. 이와 같이, 회로(200)는, 시프트 레지스터로서의 기능을 갖는다.
또한, 배선(212), 배선(213), 배선(214) 및 배선(215)의 전위는, 각 배선에 신호 또는 전압 등이 입력됨으로써 제어된다. 예를 들어, 배선(212)에는 신호(CK1)가 입력되고, 배선(213)에는 신호(CK2)가 입력되고, 배선(214)에는 신호(CK3)가 입력되고, 배선(215)에는 신호(SP)가 입력되고, 배선(211) [1] 내지 [N] 각각에는 신호(OUT) [1] 내지 [N]이 출력된다. 즉, 신호(OUT) [1] 내지 [N]은, 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(SP)에 기초한 값을 갖는다. 신호(CK1), 신호(CK2) 및 신호(CK3)로서는, 서로 위상이 상이한 클럭 신호가 있다. 또한, 신호(SP)로서는, 스타트 펄스가 있다.
회로(200)는, N개의 회로(201)(회로(201) [1] 내지 [N] 모두 나타냄)를 갖는다. 회로(201) [1] 내지 [N] 각각은, 실시 형태 1에서 설명하는 회로(100)에 상당한다. 도 15에서는, 회로(201) [1] 내지 [N]의 각각에 도 5의 (A)에 나타내는 회로(100)가 사용되고 있다.
회로(201) [2m+1](m은 0 또는 양의 정수)에서, 트랜지스터(101)의 제1 단자 및 트랜지스터(104)의 게이트는 배선(214)과 접속된다. 따라서, 배선(214)은 배선(111)에 상당한다. 또한, 트랜지스터(101)의 제2 단자는 배선(211) [2m+1]과 접속된다. 따라서, 배선(211) [2m+1]은 배선(112)에 상당한다. 또한, 트랜지스터(102)의 제1 단자는 배선(215) 또는 배선(211) [2m]과 접속된다. 따라서, 배선(215) 또는 배선(211) [2m]은, 배선(113)에 상당한다. 또한, 트랜지스터(103)의 제1 단자 및 게이트는, 배선(212)과 접속된다. 따라서, 배선(212)은, 배선(114)에 상당한다. 또한, 트랜지스터(104)의 제1 단자는 배선(213)과 접속된다. 따라서, 배선(213)은 배선(115)에 상당한다.
회로(201) [2m+2]에서, 트랜지스터(101)의 제1 단자 및 트랜지스터(104)의 게이트는 배선(212)과 접속된다. 따라서, 배선(212)은 배선(111)에 상당한다. 또한, 트랜지스터(101)의 제2 단자는 배선(211) [2m+2]와 접속된다. 따라서, 배선(211) [2m+2]는 배선(112)에 상당한다. 또한, 트랜지스터(102)의 제1 단자는 배선(211) [2m+1]과 접속된다. 따라서, 배선(211) [2m+1]은, 배선(113)에 상당한다. 또한, 트랜지스터(103)의 제1 단자 및 게이트는, 배선(213)과 접속된다. 따라서, 배선(213)은, 배선(114)에 상당한다. 또한, 트랜지스터(104)의 제1 단자는 배선(214)과 접속된다. 따라서, 배선(214)은 배선(115)에 상당한다.
회로(201) [2m+3]에서, 트랜지스터(101)의 제1 단자 및 트랜지스터(104)의 게이트는 배선(213)과 접속된다. 따라서, 배선(213)은 배선(111)에 상당한다. 또한, 트랜지스터(101)의 제2 단자는 배선(211) [2m+3]과 접속된다. 따라서, 배선(211) [2m+3]은 배선(112)에 상당한다. 또한, 트랜지스터(102)의 제1 단자는 배선(211) [2m+2]와 접속된다. 따라서, 배선(211) [2m+2]는, 배선(113)에 상당한다. 또한, 트랜지스터(103)의 제1 단자 및 게이트는, 배선(214)과 접속된다. 따라서, 배선(214)은, 배선(114)에 상당한다. 또한, 트랜지스터(104)의 제1 단자는 배선(212)과 접속된다. 따라서, 배선(212)은 배선(115)에 상당한다.
또한, 도 17에 도시한 바와 같이, 회로(201) [1] 내지 [N] 각각에 있어서, 트랜지스터(104)의 제1 단자는 배선(216)과 접속되어도 된다. 배선(216)은 배선(115)에 상당한다. 또한, 배선(216)에는, 전압(VSS)을 공급해도 된다. 전압(VSS)은, 예를 들어 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(SP)의 로우 레벨에 대응하는 값(동등한 또는 대략 동등한 값)을 갖는다.
또한, 도 18에 도시한 바와 같이, 회로(201) [2m+1]에서, 트랜지스터(103)의 제1 단자 및 게이트는, 배선(213)과 접속되어도 된다. 또한, 회로(201) [2m+2]에서, 트랜지스터(103)의 제1 단자 및 게이트는, 배선(214)과 접속되어도 된다. 또한, 회로(201) [2m+3]에서, 트랜지스터(103)의 제1 단자 및 게이트는, 배선(212)과 접속되어도 된다. 즉, 회로(201) [i](i는 2 내지 N 중 어느 하나)에서, 트랜지스터(103)의 제1 단자 및 게이트는, 배선(212), 배선(213) 및 배선(214) 중 회로(201) [i-1]의 트랜지스터(101)의 제1 단자가 접속되는 배선과 접속되어도 된다.
또한, 회로(201) [1] 내지 [N]의 각각에 트랜지스터(103)의 제1 단자 또는 게이트가 배선(116)과 접속되는 회로(100)(예를 들어, 도 2의 (A), 도 2의 (B), 도 3의 (B) 참조)를 채용하는 경우, 회로(201) [1] 내지 [N]의 각각의 트랜지스터(103)의 제1 단자 또는 게이트가 접속되는 새로운 배선을 설치해도 된다.
또한, 본 실시 형태는 다른 실시 형태의 기재와 적절히 조합할 수 있다. 따라서, 본 실시 형태 중에서 설명하는 내용(일부 내용이여도 됨)은, 그 실시 형태에서 설명하는 다른 내용(일부 내용이여도 됨), 및/또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 내용(일부 내용이여도 됨)에 대하여 적용, 조합하고, 또는 치환 등을 행할 수 있다. 또한, 실시 형태 중에서 설명하는 내용이란, 각각의 실시 형태에 있어서, 다양한 도면을 사용해서 설명하는 내용, 또는 명세서에 기재되는 문장을 사용해서 설명하는 내용이다. 또한, 어떤 하나의 실시 형태에서 설명하는 도면(일부이여도 됨)은, 그 도면의 다른 부분, 그 실시 형태에서 설명하는 다른 도면(일부이여도 됨), 및/또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 도면(일부이여도 됨)에 대하여 조합함으로써, 더욱 많은 도면을 구성시킬 수 있다. 이것은, 이하의 실시 형태에서도 마찬가지이다.
(실시 형태 3)
본 실시 형태에서는, 본 발명의 일 형태에 따른 표시 장치에 대해서 설명한다.
본 발명의 일 형태에 따른 표시 장치의 구성에 대해서, 도 19를 참조하여 설명한다. 단, 본 발명의 일 형태는, 이하에 설명하는 구성에 한정되지 않는다.
도 19에 나타내는 표시 장치는, 화소부(301), 주사선 구동 회로(302) 및 신호선 구동 회로(303)를 갖는다.
화소부(301)에서는, N개의 주사선(GL)(주사선(GL) [1] 내지 [N] 모두 나타냄)과, M(M은 2 이상의 자연수)개의 신호선(SL)(신호선(SL) [1] 내지 [M]이라고도 나타냄)이 교차하도록 배치되어 있다. 또한, 각 교차부에는, 화소(310)가 배치되어 있다.
화소(310)는, 표시 소자 및 트랜지스터를 적어도 갖는다. 표시 소자로서는, 발광 소자, 액정 소자가 있다. 발광 소자로서는, EL 소자가 있다.
예를 들어, 본 명세서 등에 있어서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는, 다양한 형태를 사용하는 것, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치는, 예를 들어 EL(일렉트로 루미네센스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라서 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(micro electro mechanical system)를 사용한 표시 소자, 디지털 마이크로미러 디바이스(DMD), DMS(digital micro shutter), IMOD(인터피어런스 모듈레이션) 소자, 셔터 방식의 MEMS 표시 소자, 광간섭 방식의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등 중 적어도 하나를 갖고 있다. 이들 외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 갖고 있어도 된다. EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 모니터, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 모니터나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부 또는 전부가, 반사 전극으로서의 기능을 갖도록 하면 된다. 예를 들어, 화소 전극의 일부 또는 전부가, 알루미늄, 은 등을 갖도록 하면 된다. 또한, 그 경우, 반사 전극 아래에, SRAM 등의 기억 회로를 설치하는 것도 가능하다. 이에 의해 더욱 소비 전력을 저감할 수 있다. 또한, LED를 사용하는 경우, LED의 전극이나 질화물 반도체 아래에, 그래핀이나 그래파이트를 배치해도 된다. 그래핀이나 그래파이트는, 복수의 층을 적층해서 다층막으로 해도 된다. 이와 같이, 그래핀이나 그래파이트를 설치함으로써, 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에 결정을 갖는 p형 GaN 반도체층 등을 설치하여, LED를 구성할 수 있다. 또한, 그래핀이나 그래파이트와, 결정을 갖는 n형 GaN 반도체층과의 사이에, AlN 층을 형성해도 된다. 또한, LED가 갖는 GaN 반도체층은, MOCVD로 성막해도 된다. 단, 그래핀을 설치함으로써, LED가 갖는 GaN 반도체층은, 스퍼터법으로 성막하는 것도 가능하다.
주사선 구동 회로(302)는, 주사선(GL) [1] 내지 [N]의 전위를 제어하는 기능을 갖는다. 주사선 구동 회로(302)는, 주사선(GL) [1] 내지 [N]의 각각에 주사 신호를 출력한다. 그리고, 주사 신호에 의해, 주사선(GL) [1] 내지 [N]의 각각의 전위가 제어된다. 또한, 주사선 구동 회로(302)는, 실시 형태 1에서 설명하는 회로(100) 또는 실시 형태 2에서 설명하는 회로(200)를 갖는 것이 가능하다. 그러한 경우, 예를 들어 주사선(GL) [1] 내지 [N] 각각은 배선(112)에 대응한다. 또는, 주사선(GL) [1] 내지 [N]은 배선(211) [1] 내지 [N]에 각각 대응한다. 또한, 주사선 구동 회로(302)를 제어하기 위한 신호(클럭 신호 및 스타트 펄스 등, 또는 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(SP) 등)는 회로(304)로부터 공급된다.
신호선 구동 회로(303)는, 신호선(SL) [1] 내지 [M]의 전위 또는 전류를 제어하는 기능을 갖는다. 신호선 구동 회로(303)는, 신호선(SL) [1] 내지 [M]의 각각에 비디오 신호를 출력한다. 그리고, 비디오 신호에 의해, 신호선(SL) [1] 내지 [M]의 각각의 전위가 제어된다. 또한, 신호선 구동 회로(303)는, 실시 형태 1에서 설명하는 회로(100) 또는 실시 형태 2에서 설명하는 회로(200)를 갖는 것이 가능하다. 또한, 신호선 구동 회로(303)를 제어하기 위한 신호(예를 들어, 클럭 신호, 스타트 펄스, 비디오 신호 등)는 회로(304)로부터 공급된다.
또한, 회로(304)는, 주사선 구동 회로(302) 및 신호선 구동 회로(303)에 신호를 공급하기 위해서, 타이밍 컨트롤러로서의 기능을 갖는다. 또한, 회로(304)는, 주사선 구동 회로(302) 및 신호선 구동 회로(303)에 전압을 공급해도 된다. 그러한 경우, 회로(304)는, 전원 회로로서의 기능을 갖는다.
또한, 주사선 구동 회로(302)는, 신호선 구동 회로(303)보다도 동작 속도가 느리다. 그 때문에, 주사선 구동 회로(302)가 갖는 트랜지스터는, 산화물 반도체, 다결정 실리콘 또는 비정질 실리콘을 채널 형성 영역에 갖는 것이 바람직하다. 한편, 신호선 구동 회로(303)가 갖는 트랜지스터는, 단결정 실리콘을 채널 형성 영역에 갖는 것이 바람직하다. 따라서, 화소부(301) 및 주사선 구동 회로(302)를 동일한 기판에 설치하고, 신호선 구동 회로(303)는 다른 기판에 설치하는 것이 바람직하다. 단, 화소부(301), 주사선 구동 회로(302) 및 신호선 구동 회로(303)를 동일한 기판에 설치해도 된다.
또한, 주사선 구동 회로(302)에 실시 형태 1에서 설명하는 회로(100) 또는 실시 형태 2에서 설명하는 회로(200)를 채용함으로써, 주사선 구동 회로(302)가 갖는 트랜지스터를 모두 동일한 극성으로 할 수 있다. 따라서, 화소부(301) 및 주사선 구동 회로(302)가 동일한 기판에 설치되는 경우, 당해 기판에 설치되는 트랜지스터 모두는 동일한 극성인 것이 바람직하다.
또한, 주사선 구동 회로(302)에 실시 형태 1에서 설명하는 회로(100) 또는 실시 형태 2에서 설명하는 회로(200)를 채용함으로써, 주사선 구동 회로(302)의 레이아웃 면적을 작게 할 수 있다. 따라서, 화소(310)의 해상도를 높일 수 있다. 또한, 프레임을 작게 할 수 있다.
또한, 본 실시 형태는 다른 실시 형태의 기재와 적절히 조합할 수 있다. 따라서, 본 실시 형태 중에서 설명하는 내용(일부 내용이여도 됨)은, 그 실시 형태에서 설명하는 다른 내용(일부 내용이여도 됨), 및/또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 내용(일부 내용이여도 됨)에 대하여 적용, 조합하고, 또는 치환 등을 행할 수 있다. 또한, 실시 형태 중에서 설명하는 내용이란, 각각의 실시 형태에서, 다양한 도면을 사용해서 설명하는 내용, 또는 명세서에 기재되는 문장을 사용해서 설명하는 내용이다. 또한, 어떤 하나의 실시 형태에서 설명하는 도면(일부이여도 됨)은, 그 도면의 다른 부분, 그 실시 형태에서 설명하는 다른 도면(일부이여도 됨), 및/또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 도면(일부이여도 됨)에 대하여 조합함으로써, 더욱 많은 도면을 구성시킬 수 있다. 이것은, 이하의 실시 형태에서도 마찬가지이다.
(실시 형태 4)
본 실시 형태에서는, 실시 형태 1에서 설명하는 반도체 장치의 구조에 대해서 설명한다.
도 20은, 도 5의 (A)에 나타내는 반도체 장치의 상면도이다. 또한, 도 23은, 도 20에 도시하는 상면도의 A-B 단면이다. 단, 본 발명의 일 형태는, 이하에 설명하는 구성에 한정되지 않는다.
도 20에 나타내는 반도체 장치는, 도전층(401A 내지 401D), 반도체층(402A 내지 402D), 도전층(403A 내지 403I) 및 절연층(404)을 갖는다. 도 21에는, 도전층(401A 내지 401D)만을 나타낸다. 도 22에는, 도전층(403A 내지 403I)만을 나타낸다. 또한, X 방향은, Y 방향과 대략 수직인 방향이다. 또는, X 방향은, Y 방향과 교차하는 방향이다.
절연층(404)은, 트랜지스터(101)의 게이트 절연층이 되는 영역과, 트랜지스터(102)의 게이트 절연층이 되는 영역과, 트랜지스터(103)의 게이트 절연층이 되는 영역과, 트랜지스터(104)의 게이트 절연층이 되는 영역을 갖는다. 또한, 절연층(404)은, 도전층(401A)과 반도체층(402A) 사이에 끼여 있는 영역과, 도전층(401B)과 반도체층(402B) 사이에 끼여 있는 영역과, 도전층(401C)과 반도체층(402C) 사이에 끼여 있는 영역과, 도전층(401D)과 반도체층(402D) 사이에 끼여 있는 영역을 갖는다. 또한, 도면 중의 검은 원은, 절연층(404)이 갖는 콘택트 홀을 나타낸다.
절연층(404)으로서는, 플라즈마 화학 기상 퇴적(PECVD:(Plasma Enhanced Chemical Vapor Deposition))법, 스퍼터링법 등에 의해, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈막, 산화 마그네슘막, 산화 란탄막, 산화 세륨막 및 산화 네오디뮴막을 1종 이상 포함하는 절연층을, 각각 사용할 수 있다.
도전층(401A 내지 401D)은 동일층이다. 또는, 도전층(401A 내지 401D)은 동일한 재료를 갖는다. 또는, 도전층(401A 내지 401D)은 동일한 도전막을 가공하는 공정을 거쳐서 형성된 것이다.
도전층(401A 내지 401D)으로서는, 크롬(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 망간(Mn), 니켈(Ni), 철(Fe), 코발트(Co)에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용해서 각각 형성할 수 있다.
또한, 도전층(401A 내지 401D)은, 단층 구조이여도, 2층 이상의 적층 구조로 해도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용해도 된다.
또한, 도전층(401A 내지 401D)으로서는, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다.
또한, 도전층(401A 내지 401D)에는, Cu-X 합금막(X는, Mn, Ni, Cr, Fe, Co, Mo, Ta 또는 Ti)을 적용해도 된다. Cu-X 합금막을 사용함으로써 습식 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제하는 것이 가능하게 된다.
도전층(401A)은, 트랜지스터(101)의 게이트 전극이 되는 영역과, 용량 소자(105)의 제2 전극이 되는 영역을 갖는다. 또한, 도전층(401A)은, 개구부(401A1)와, 개구부(401A2)를 갖는다. 개구부(401A1) 및 개구부(401A2)는, 대략 Y 방향을 따른 긴 형상을 갖는다.
도전층(401B)은, 트랜지스터(102)의 게이트 전극이 되는 영역과, 용량 소자(106)의 제2 전극이 되는 영역을 갖는다. 또한, 도전층(401B)은, 개구부(401B1)를 갖는다. 개구부(401B1)는, 대략 Y 방향을 따른 긴 형상을 갖는다.
도전층(401C)은, 트랜지스터(103)의 게이트 전극이 되는 영역을 갖는다.
도전층(401D)은, 트랜지스터(104)의 게이트 전극이 되는 영역을 갖는다.
또한, 도전층(401A)의 면적은, 도전층(401B), 도전층(401C) 및 도전층(401D)의 면적보다도 크다. 또한, 도전층(401B)의 면적은, 도전층(401C) 및 도전층(401D)의 면적보다도 크다.
또한, 개구부(401A1) 및 개구부(401A2)의 면적은, 개구부(401B1)의 면적보다도 크다. 또한, 개구부(401A1) 및 개구부(401A2)의 폭은, 개구부(401B1)의 폭보다도 크다. 또한, 개구부(401A1) 및 개구부(401A2)의 긴 방향의 길이는, 개구부(401B1)의 긴 방향의 길이 보다도 길다.
또한, 도전층(401A)에는 3개 이상의 개구부를 형성해도 되고, 도전층(401B)에는 2개 이상의 개구부를 형성해도 된다. 단, 도전층(401A)이 갖는 개구부의 수는, 도전층(401B)이 갖는 개구부의 수보다도 많은 것이 바람직하다.
반도체층(402A 내지 402D)은 동일층이다. 또는, 반도체층(402A 내지 402D)은 동일한 재료를 갖는다. 또는, 반도체층(402A 내지 402D)은 동일한 반도체 막을 가공하는 공정을 거쳐서 형성된 것이다.
반도체층(402A 내지 402D)으로서는, 단결정 반도체 또는 비단결정 반도체가 있다. 비단결정 반도체로서는, 비단결정 실리콘 또는 비단결정 게르마늄이 있다. 비단결정 실리콘으로서는, 비정질 실리콘, 미결정 실리콘 또는 다결정 실리콘이 있고, 비단결정 게르마늄으로서는, 비정질 게르마늄, 미결정 게르마늄 또는 다결정 게르마늄 등이 있다.
특히, 반도체층(402A 내지 402D)으로서는, 산화물 반도체 막을 사용하는 것이 바람직하다. 산화물 반도체 막으로서는, In-M(M은, Ti, Ga, Sn, Y, Zr, La, Ce, Nd 또는 Hf를 나타냄) 산화물, In-M-Zn 산화물을 사용할 수 있다. 특히, 산화물 반도체 막으로서는, In-M-Zn 산화물을 사용하면 바람직하다. 산화물 반도체 막이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위해서 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M, Zn≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다. 또한, 산화물 반도체 막이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서는, 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용하면 바람직하다. 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용함으로써, 결정성을 갖는 산화물 반도체 막을 형성하기 쉬워진다. 또한, 성막되는 산화물 반도체 막의 원자수비는 각각, 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 플러스 마이너스 40％의 변동을 포함한다. 예를 들어, 스퍼터링 타깃으로서, 원자수비가 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 산화물 반도체 막의 원자수비는, In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
산화물 반도체 막은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체 막의 두께는, 각각 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체 막으로서는, 캐리어 밀도가 낮은 산화물 반도체 막을 사용한다. 예를 들어, 산화물 반도체 막은, 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더욱 바람직하게는 1×1013개/cm3 이하, 보다 바람직하게는 1×1011개/cm3 이하로 한다. 또한, 산화물 반도체 막은, 캐리어 밀도가 1×105개/cm3 이상, 보다 바람직하게는 1×107개/cm3 이상이여도 된다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 역치 전압 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 산화물 반도체 막의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체 막으로서는, 각각 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체 막을 사용함으로써 더욱 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮출 수 있다. 따라서, 해당 산화물 반도체 막에 채널 영역이 형성되는 트랜지스터는, 역치 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)으로 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막은, 오프 전류가 현저하게 작고, 채널 폭이 1×106㎛이고 채널 길이(L)가 10㎛인 소자이여도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V 내지 10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉, 1×10-13A 이하라는 특성을 얻을 수 있다.
따라서, 상기 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체 막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 산화물 반도체 막의 트랩 준위에 포획된 전하는, 소실될 때까지 걸리는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 그로 인해, 트랩 준위 밀도가 높은 산화물 반도체 막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속 또는 알칼리 토금속 등이 있다.
산화물 반도체 막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응해서 물이 됨과 함께, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에 산소 결손을 형성한다. 해당 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체 막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 이로 인해, 산화물 반도체 막은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체 막에 있어서, SIMS 분석에 의해 얻어지는 수소 농도를, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 해도 된다. 또한, 산화물 반도체 막에 있어서, SIMS 분석에 의해 얻어지는 수소 농도를, 1×1016atoms/cm3 이상, 보다 바람직하게는 1×1017atoms/cm3 이상으로 해도 된다.
산화물 반도체 막에 있어서, 제14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체 막에 있어서 산소 결손이 증가하여, n형화해버린다. 이 때문에, 산화물 반도체 막에서의 실리콘이나 탄소의 농도와, 산화물 반도체 막과의 계면 근방의 실리콘이나 탄소의 농도(SIMS 분석에 의해 얻어지는 농도)를 2×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체 막에서의 실리콘이나 탄소의 농도와, 산화물 반도체 막과의 계면 근방의 실리콘이나 탄소의 농도(SIMS 분석에 의해 얻어지는 농도)를 1×1017atoms/cm3 이상, 보다 바람직하게는 3×1017atoms/cm3 이상, 보다 바람직하게는 1×1018atoms/cm3 이상으로 해도 된다.
산화물 반도체 막에 있어서, SIMS 분석에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되어버리는 경우가 있다. 이 때문에, 산화물 반도체 막의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 또한, 산화물 반도체 막에 있어서, SIMS 분석에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 5×1015atoms/cm3 이상, 바람직하게는 1×1016atoms/cm3 이상으로 해도 된다.
산화물 반도체 막에 질소가 포함되어 있으면, 캐리어인 전자가 발생하고, 캐리어 밀도가 증가하여, n형화하기 쉽다. 그 결과, 질소가 포함되어 있는 산화물 반도체 막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 산화물 반도체 막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, SIMS 분석에 의해 얻어지는 질소 농도는, 5×1018atoms/cm3 이하로 하는 것이 바람직하다. 또한, SIMS 분석에 의해 얻어지는 질소 농도는, 1×1016atoms/cm3 이상, 보다 바람직하게는 5×1016atoms/cm3 이상, 보다 바람직하게는 1×1017atoms/cm3 이상, 보다 바람직하게는 5×1017atoms/cm3 이상으로 해도 된다.
산화물 반도체 막은, 각각 비단결정 구조이여도 된다. 비단결정 구조는, 예를 들어 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
이하에서는, 산화물 반도체 막의 구조에 대해서 설명한다.
산화물 반도체 막은, 비단결정 산화물 반도체 막과 단결정 산화물 반도체 막으로 나뉜다. 또는, 산화물 반도체는, 예를 들어 결정성 산화물 반도체와 비정질 산화물 반도체로 나뉜다.
또한, 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다. 또한, 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
우선은, CAAC-OS막에 대해서 설명한다.
CAAC-OS막은, c축 배향한 복수의 결정부를 갖는 산화물 반도체 막의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그 때문에, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면과 대략 평행한 방향에서, CAAC-OS막의 단면의 고분해능 TEM상을 관찰하면, 결정부에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, 시료면과 대략 수직인 방향에서, CAAC-OS막의 평면의 고분해능 TEM상을 관찰하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각형 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 서로 다른 결정부간에서, 금속 원자의 배열에 규칙성은 나타나지 않는다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용해서 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정 (009)면에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있음을 확인할 수 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은, 불순물 농도가 낮은 산화물 반도체 막이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체 막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체 막을 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체 막으로부터 산소를 빼앗음으로써 산화물 반도체 막의 원자 배열을 어지럽혀서, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체 막 내부에 포함되면, 산화물 반도체 막의 원자 배열을 어지럽혀서, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체 막에 포함되는 불순물은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은, 결함 준위 밀도가 낮은 산화물 반도체 막이다. 예를 들어, 산화물 반도체 막 내의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라 칭한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮출 수 있다. 따라서, 당해 산화물 반도체 막을 사용한 트랜지스터는, 역치 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막은, 캐리어 트랩이 적다. 그로 인해, 당해 산화물 반도체 막을 사용한 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체 막의 캐리어 트랩에 포획된 전하는, 방출될 때까지 걸리는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체 막을 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
이어서, 미결정 산화물 반도체 막에 대해서 설명한다.
미결정 산화물 반도체 막은, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체 막에 포함되는 결정부는, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체 막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라 칭한다. 또한, nc-OS막은, 예를 들어 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은, 서로 다른 결정부간에서 결정 방위에 규칙성이 나타나지 않는다. 그 때문에, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS막은, 분석 방법에 따라서는, 비정질 산화물 반도체 막과 구별이 가지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다도 큰 직경의 X선을 사용하는 XRD 장치를 사용해서 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여, 나노 빔 전자 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은, 비정질 산화물 반도체 막보다도 규칙성이 높은 산화물 반도체 막이다. 그 때문에, nc-OS막은, 비정질 산화물 반도체 막보다도 결함 준위 밀도가 낮아진다. 단, nc-OS막은, 서로 다른 결정부간에서 결정 방위에 규칙성이 나타나지 않는다. 그 때문에, nc-OS막은, CAAC-OS막에 비해 결함 준위 밀도가 높아진다.
이어서, 비정질 산화물 반도체 막에 대해서 설명한다.
비정질 산화물 반도체 막은, 막 내에서의 원자 배열이 불규칙해서, 결정부를 갖지 않는 산화물 반도체 막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체 막이 일례이다.
비정질 산화물 반도체 막은, 고분해능 TEM상에 있어서 결정부를 확인할 수 없다.
비정질 산화물 반도체 막에 대하여, XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체 막에 대하여 전자 회절을 행하면, 할로 패턴이 관측된다. 또한, 비정질 산화물 반도체 막에 대하여 나노 빔 전자 회절을 행하면, 스폿이 관측되지 않고, 할로 패턴이 관측된다.
또한, 산화물 반도체 막은, nc-OS막과 비정질 산화물 반도체 막과의 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 그러한 구조를 갖는 산화물 반도체 막을, 특히 비정질 라이크 산화물 반도체(a-like OS: amorphous-like Oxide Semiconductor)막이라 칭한다.
a-like OS막은, 고분해능 TEM상에 있어서 공동(보이드라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다. a-like OS막은, TEM에 의한 관찰 정도의 미량 전자 조사에 의해, 결정화가 일어나고, 결정부의 성장이 나타나는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM에 의한 관찰 정도의 미량 전자 조사에 의한 결정화는 거의 나타나지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기의 계측은, 고분해능 TEM상을 사용해서 행할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 갖고, In-O층의 사이에, Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는, In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는, 총 9층이 c축 방향으로 층 형상으로 중첩된 구조를 갖는다. 따라서, 이들의 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 구해져 있다. 그로 인해, 고분해능 TEM상에서의 격자 줄무늬에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소에서는, 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체 막은, 구조마다 밀도가 상이한 경우가 있다. 예를 들어, 어떤 산화물 반도체 막의 조성을 알면, 해당 조성과 동일한 조성에서의 단결정의 밀도와 비교함으로써, 그 산화물 반도체 막의 구조를 추정할 수 있다. 예를 들어, 단결정의 밀도에 대하여, a-like OS막의 밀도는 78.6％ 이상 92.3％ 미만이 된다. 또한, 예를 들어 단결정의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3％ 이상 100％ 미만이 된다. 또한, 단결정의 밀도에 대하여 밀도가 78％ 미만이 되는 산화물 반도체 막은, 성막하는 것 자체가 곤란하다.
상기에 대해서, 구체예를 사용해서 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체 막에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체 막에 있어서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체 막에 있어서, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 서로 다른 단결정을 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정의 밀도는, 조성이 서로 다른 단결정을 조합하는 비율에 대하여, 가중 평균을 사용해서 산출하면 된다. 단, 밀도는, 가능한 한 적은 종류의 단결정을 조합해서 산출하는 것이 바람직하다.
또한, 산화물 반도체 막은, 예를 들어 비정질 산화물 반도체 막, a-like OS막, 미결정 산화물 반도체 막, CAAC-OS막 중 2종 이상을 갖는 적층막이여도 된다.
본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서,-5° 이상 5° 이하의 경우도 포함된다. 또한, 「대략 평행」이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, 「대략 수직」이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 결정이 3방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
반도체층(402A)은, 트랜지스터(101)의 채널 형성 영역을 갖는다.
반도체층(402B)은, 트랜지스터(102)의 채널 형성 영역을 갖는다.
반도체층(402C)은, 트랜지스터(103)의 채널 형성 영역을 갖는다.
반도체층(402D)은, 트랜지스터(104)의 채널 형성 영역을 갖는다.
또한, 반도체층(402A)의 면적은, 반도체층(402B), 반도체층(402C) 및 반도체층(402D)의 면적보다도 크다. 또한, 반도체층(402B)의 면적은, 반도체층(402C) 및 반도체층(402D)의 면적보다도 크다.
또한, 반도체층(402A)은, 도전층(401A)의 단부의 내측에 설치된다. 반도체층(402B)은, 도전층(401B)의 단부의 내측에 설치된다. 반도체층(402C)은, 도전층(401C)의 단부의 내측에 설치된다. 반도체층(402D)은, 도전층(401D)의 단부의 내측에 설치된다. 이에 의해, 반도체층(402A 내지 402D)의 단차를 없애고, 불량의 발생을 억제할 수 있다.
도전층(403A 내지 403I)은 동일층이다. 또는, 도전층(403A 내지 403I)은 동일한 재료를 갖는다. 또는, 도전층(403A 내지 403I)은 동일한 도전막을 가공하는 공정을 거쳐서 형성된 것이다.
도전층(403A 내지 403I)으로서는, 도전층(401A 내지 401D)에 적용 가능한 재료 또는 구조 중에서 적절히 선택할 수 있다.
도전층(403A)은, 트랜지스터(101)의 소스 전극 및 드레인 전극 중 한쪽이 되는 영역을 갖는다. 또한, 도전층(403A)은, 반도체층(402A)과 접속되어 있다. 또는, 도전층(403A)은, 반도체층(402A)과 접하는 영역을 갖는다. 또한, 도전층(403A)은, 절연층(404)의 콘택트 홀을 통해서 도전층(401D)과 접속된다. 또는, 도전층(403A)은, 도전층(401D)과 접하는 영역을 갖는다. 또한, 도전층(403A)은, 복수의 영역(403A1)을 갖는다. 복수의 영역(403A1) 각각은, 대략 Y 방향을 따른 긴 형상을 갖고, 반도체층(402A)을 개재해서 도전층(401A)과 중첩된다. 또한, 도전층(403A)은, 영역(403A2)을 갖는다. 영역(403A2)은, 대략 X 방향을 따른 긴 형상을 갖고, 반도체층(402A) 및 도전층(401A)과 중첩되지 않는다.
도전층(403B)은, 트랜지스터(101)의 소스 전극 및 드레인 전극 중 다른 쪽이 되는 영역과, 용량 소자(105)의 제1 전극이 되는 영역과, 배선(113)이 되는 영역을 갖는다. 또한, 도전층(403B)은, 반도체층(402A)과 접속되어 있다. 또는, 도전층(403B)은, 반도체층(402A)과 접하는 영역을 갖는다. 또한, 도전층(403B)은, 복수의 영역(403B1)을 갖는다. 복수의 영역(403B1)은, 대략 Y 방향을 따른 긴 형상을 갖고, 반도체층(402A)을 개재해서 도전층(401A)과 중첩된다. 또한, 도전층(403B)은, 영역(403B2)을 갖는다. 영역(403B2)은, 대략 X 방향을 따른 긴 형상을 갖고, 반도체층(402A)을 개재하지 않고 도전층(401A)과 중첩된다. 또한, 도전층(403B)은, 개구부(403B3) 및 개구부(403B4)를 갖는다. 개구부(403B3) 및 개구부(403B4)는, 대략 Y 방향을 따른 긴 형상을 갖는다.
도전층(403C)은, 트랜지스터(102)의 소스 전극 및 드레인 전극 중 한쪽이 되는 영역과, 배선(113)이 되는 영역을 갖는다. 또한, 도전층(403C)은, 반도체층(402B)과 접속되어 있다. 또는, 도전층(403C)은, 반도체층(402B)과 접하는 영역을 갖는다. 또한, 도전층(403C)은, 복수의 영역(403C1)을 갖는다. 복수의 영역(403C1)은, 대략 Y 방향을 따른 긴 형상을 갖고, 반도체층(402B)을 개재해서 도전층(401B)과 중첩된다. 또한, 도전층(403C)은, 영역(403C2)을 갖는다. 영역(403C2)은, 대략 X 방향을 따른 긴 형상을 갖고, 반도체층(402B) 및 도전층(401B)과 중첩되지 않는다.
도전층(403D)은, 트랜지스터(102)의 소스 전극 및 드레인 전극 중 다른 쪽이 되는 영역과, 용량 소자(106)의 제1 전극이 되는 영역을 갖는다. 또한, 도전층(403D)은, 반도체층(402B)과 접속되어 있다. 또는, 도전층(403D)은, 반도체층(402B)과 접하는 영역을 갖는다. 또한, 도전층(403D)은, 절연층(404)의 콘택트 홀을 통해서 도전층(401A)과 접속된다. 또는, 도전층(403D)은, 도전층(401A)과 접하는 영역을 갖는다. 또한, 도전층(403D)은, 복수의 영역(403D1)을 갖는다. 복수의 영역(403D1)은, 대략 Y 방향을 따른 긴 형상을 갖고, 반도체층(402B)을 개재해서 도전층(401B)과 중첩된다. 또한, 도전층(403D)은, 영역(403D2)을 갖는다. 영역(403D2)은, 대략 X 방향을 따른 긴 형상을 갖고, 반도체층(402B)을 개재하지 않고 도전층(401B)과 중첩된다. 또한, 도전층(403D)은, 개구부(403D3)를 갖는다. 개구부(403D3)는, 대략 Y 방향을 따른 긴 형상을 갖는다.
도전층(403E)은, 트랜지스터(103)의 소스 전극 및 드레인 전극 중 한쪽이 되는 영역을 갖는다. 또한, 도전층(403E)은, 반도체층(402C)과 접속된다. 또는, 도전층(403E)은, 반도체층(402C)과 접하는 영역을 갖는다. 또한, 도전층(403E)은, 도전층(401C)과 절연층(404)의 콘택트 홀을 통해서 접속된다. 또는, 도전층(403E)은, 도전층(401C)과 접하는 영역을 갖는다.
도전층(403F)은, 트랜지스터(103)의 소스 전극 및 드레인 전극 중 다른 쪽이 되는 영역과, 트랜지스터(104)의 소스 전극 및 드레인 전극 중 다른 쪽이 되는 영역을 갖는다. 또한, 도전층(403F)은, 반도체층(402C)과 접속되고, 반도체층(402D)과 접속된다. 또는, 도전층(403F)은, 반도체층(402C)과 접하는 영역과, 반도체층(402D)과 접하는 영역을 갖는다. 또한, 도전층(403F)은, 절연층(404)의 콘택트 홀을 통해서 도전층(401B)과 접속된다. 또는, 도전층(403F)은, 도전층(401B)과 접하는 영역을 갖는다.
도전층(403G)은, 배선(111)이 되는 영역을 갖는다. 또한, 도전층(403G)은, 절연층(404)의 콘택트 홀을 통해서 도전층(401D)과 접속된다. 또는, 도전층(403G)은, 도전층(401D)과 접하는 영역을 갖는다.
도전층(403H)은, 배선(114)이 되는 영역을 갖는다. 또한, 도전층(403H)은, 절연층(404)의 콘택트 홀을 통해서 도전층(401C)과 접속된다. 또는, 도전층(403H)은, 도전층(401C)과 접하는 영역을 갖는다.
도전층(403I)은, 배선(115)이 되는 영역과, 트랜지스터(104)의 소스 전극 및 드레인 전극 중 한쪽이 되는 영역을 갖는다. 또한, 도전층(403I)은, 반도체층(402D)과 접속된다. 또는, 도전층(403I)은, 반도체층(402D)과 접하는 영역을 갖는다.
또한, 개구부(403B3)의 면적은 개구부(401A1)의 면적보다도 크고, 개구부(403B4)의 면적은 개구부(401A2)의 면적보다도 크다. 또한, 개구부(401A1)는, 개구부(403B3)의 내측에 형성되고, 개구부(401A2)는 개구부(403B4)의 내측에 형성되어 있다. 이에 의해, 도전층(401A)에 기인하는 도전층(403B)의 단차를 없애고, 불량의 발생을 억제할 수 있다.
또한, 개구부(403D3)의 면적은, 개구부(401B1)의 면적보다도 크다. 또한, 개구부(404A1)는, 개구부(403D3)의 내측에 형성되어 있다. 이에 의해, 도전층(401B)에 기인하는 도전층(403D)의 단차를 없애고, 불량의 발생을 억제할 수 있다.
또한, 도전층(403A)의 영역(403A2)은, 도전층(401A) 및 반도체층(402A)과 중첩되지 않는 것에 반해, 도전층(403B)의 영역(403B2)은, 반도체층(402A)을 개재하지 않고 도전층(401A)과 중첩된다. 단, 도전층(403B)의 영역(403B2)은, 반도체층(402A)을 개재해서 도전층(401A)과 중첩되어도 된다. 또한, 도전층(403A)과 도전층(401A)이 중첩되는 면적은, 도전층(403B)과 도전층(401A)이 중첩되는 면적보다도 작다. 이에 의해, 도전층(403A)과 도전층(401A)의 기생 용량을 작게 함과 함께, 도전층(403B)과 도전층(401A)의 기생 용량을 크게 할 수 있다. 따라서, 배선(111)의 전위가 트랜지스터(101)의 게이트에 미치는 영향을 작게 함과 함께, 용량 소자(105)의 용량 값을 작게 하는 것이 가능해짐으로 인한 레이아웃 면적의 축소를 도모할 수 있다.
또한, 도전층(403C)의 영역(403C2)은, 도전층(401B) 및 반도체층(402B)과 중첩되지 않는 데 반해, 도전층(403D)의 영역(403D2)은, 반도체층(402B)을 개재하지 않고 도전층(401B)과 중첩된다. 단, 도전층(403D)의 영역(403D2)은, 반도체층(402B)을 개재해서 도전층(401B)과 중첩되어도 된다. 또한, 도전층(403C)과 도전층(401B)이 중첩되는 면적은, 도전층(403D)과 도전층(401B)이 중첩되는 면적보다도 작다. 이에 의해, 도전층(403C)과 도전층(401B)의 기생 용량을 작게 함과 함께, 도전층(403D)과 도전층(401B)의 기생 용량을 크게 할 수 있다. 따라서, 배선(113)의 전위가 트랜지스터(102)의 게이트에 미치는 영향을 작게 함과 함께, 용량 소자(106)의 용량 값을 작게 하는 것이 가능해짐으로 인한 레이아웃 면적의 축소를 도모할 수 있다.
또한, 도전층(401A 내지 401D), 반도체층(402A 내지 402D), 도전층(403A 내지 403I) 및 절연층(404)이 형성되는 기판의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판으로서 사용해도 된다. 또한, 실리콘이나 탄화 실리콘 등을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 설치된 것을, 기판으로서 사용해도 된다. 또한, 기판으로서 유리 기판을 사용하는 경우, 제6세대(1500mm×1850mm), 제7세대(1870mm×2200mm), 제8세대(2200mm×2400mm), 제9세대(2400mm×2800mm), 제10세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써 대형의 표시 장치를 제작할 수 있다.
또한, 기판으로서, 가요성 기판을 사용하여, 가요성 기판 위에 직접, 트랜지스터를 형성해도 된다. 또는, 기판과 트랜지스터의 사이에 박리층을 형성해도 된다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판으로부터 분리하여, 다른 기판에 옮겨 적재하는 데 사용할 수 있다. 그때, 트랜지스터는 내열성이 떨어진 기판이나 가요성의 기판에도 옮겨 적재할 수 있다.
예를 들어, 본 명세서 등에서, 다양한 기판을 사용하여 트랜지스터를 형성할 수 있다. 기판의 종류는, 특정한 것에 한정되지 않는다. 그 기판의 일례로서는, 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료를 포함하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨 붕규산 유리, 알루미노 붕규산 유리, 또는 소다석회 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는, 이하의 것을 들 수 있다. 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES), 폴리테트라플루오로에틸렌(PTFE)으로 대표되는 플라스틱이 있다. 또는, 일례로서는, 아크릴 등의 합성 수지 등이 있다. 또는, 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 또는, 일례로서는, 폴리에스테르, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용해서 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 변동이 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의해 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판으로서, 가요성 기판을 사용하여, 가요성 기판 위에 직접, 트랜지스터를 형성해도 된다. 또는, 기판과 트랜지스터의 사이에 박리층을 형성해도 된다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판으로부터 분리하여, 다른 기판에 옮겨 적재하기 위해 사용할 수 있다. 그때, 트랜지스터는 내열성이 떨어진 기판이나 가요성의 기판에도 옮겨 적재할 수 있다. 또한, 상술한 박리층에는, 예를 들어 텅스텐막과 산화 실리콘막과의 무기막의 적층 구조의 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 사용할 수 있다.
즉, 어떤 기판을 사용해서 트랜지스터를 형성하고, 그 후, 별도의 기판에 트랜지스터를 옮겨 배치하고, 별도의 기판 위에 트랜지스터를 배치해도 된다. 트랜지스터가 옮겨 배치되는 기판의 일례로서는, 상술한 트랜지스터를 형성하는 것이 가능한 기판 외에, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
또한, 본 실시 형태는 다른 실시 형태의 기재와 적절히 조합할 수 있다. 따라서, 본 실시 형태 중에서 설명하는 내용(일부 내용이여도 됨)은, 그 실시 형태에서 설명하는 별도의 내용(일부 내용이여도 됨), 및/또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 내용(일부 내용이여도 됨)에 대하여 적용, 조합하고, 또는 치환 등을 행할 수 있다. 또한, 실시 형태 중에서 설명하는 내용이란, 각각의 실시 형태에서, 다양한 도면을 사용해서 설명하는 내용, 또는 명세서에 기재되는 문장을 사용해서 설명하는 내용이다. 또한, 어떤 하나의 실시 형태에서 설명하는 도면(일부이여도 됨)은, 그 도면의 다른 부분, 그 실시 형태에서 설명하는 다른 도면(일부이여도 됨), 및/또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 도면(일부이여도 됨)에 대하여 조합함으로써, 더욱 많은 도면을 구성시킬 수 있다. 이것은, 이하의 실시 형태에서도 마찬가지이다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 모듈 및 전자 기기에 대해서, 도 24 및 도 25를 사용해서 설명을 행한다.
도 24에 나타내는 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002)의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다.
본 발명의 일 형태의 반도체 장치 또는 표시 장치는, 예를 들어 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 표시 패널(8006)의 사이즈로 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩해서 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 부여하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 설치하여, 광학식의 터치 패널로 하는 것도 가능하다.
백라이트(8007)는, 광원(8008)을 갖는다. 또한, 도 24에서, 백라이트(8007) 위에 광원(8008)을 배치하는 구성에 대해서 예시했지만, 이것에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 해도 된다. 또한, 유기 EL 소자 등의 자발광형의 발광 소자를 사용하는 경우 또는 반사형 패널 등의 경우에는, 백라이트(8007)를 설치하지 않는 구성으로 해도 된다.
프레임(8009)은, 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한 프레임(8009)은, 방열판으로서의 기능을 갖고 있어도 된다.
프린트 기판(8010)은, 전원 회로, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이여도 되고, 별도 설치한 배터리(8011)에 의한 전원이여도 된다. 배터리(8011)는, 상용 전원을 사용하는 경우에는 생략 가능하다.
또한, 표시 모듈(8000)은, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가해서 설치해도 된다.
도 25의 (A) 내지 도 25의 (G)는, 전자 기기를 도시하는 도면이다. 이들 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가질 수 있다.
도 25의 (A) 내지 도 25의 (G)에 나타내는 전자 기기는, 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 일자 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용해서 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용해서 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 25의 (A) 내지 도 25의 (G)에 나타내는 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한, 도 25의 (A) 내지 도 25의 (G)에는 도시하고 있지 않으나, 전자 기기에는, 복수의 표시부를 갖는 구성으로 해도 된다. 또한, 해당 전자 기기에 카메라 등을 설치하여, 정지 화상을 촬영하는 기능, 동화상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 갖고 있어도 된다.
도 25의 (A) 내지 도 25의 (G)에 나타내는 전자 기기의 상세에 대해서, 이하 설명을 행한다.
도 25의 (A)는, 휴대 정보 단말기(9100)를 도시하는 사시도이다. 휴대 정보 단말기(9100)가 갖는 표시부(9001)는, 가요성을 갖는다. 그 때문에, 만곡된 하우징(9000)의 만곡 면을 따라 표시부(9001)를 내장하는 것이 가능하다. 또한, 표시부(9001)는 터치 센서를 구비하여, 손가락이나 스타일러스 등으로 화면에 접촉함으로써 조작할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘에 접촉함으로써, 애플리케이션을 기동할 수 있다.
도 25의 (B)는 휴대 정보 단말기(9101)를 도시하는 사시도이다. 휴대 정보 단말기(9101)는, 예를 들어 전화기, 수첩 또는 정보 열람 장치 등에서 선택된 하나 또는 복수의 기능을 갖는다. 구체적으로는, 스마트폰으로서 사용할 수 있다. 또한, 휴대 정보 단말기(9101)는, 스피커(9003), 접속 단자(9006), 센서(9007) 등을 생략해서 도시하였지만, 도 25의 (A)에 나타내는 휴대 정보 단말기(9100)와 마찬가지의 위치에 설치할 수 있다. 또한, 휴대 정보 단말기(9101)는, 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단히 아이콘이라고도 함)을 표시부(9001)의 한 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타내는 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한, 정보(9051)의 일례로서는, 전자 메일이나 SNS(소셜·네트워킹·서비스)나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는, 정보(9051)가 표시되어 있는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시해도 된다.
도 25의 (C)는 휴대 정보 단말기(9102)를 도시하는 사시도이다. 휴대 정보 단말기(9102)는, 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 갖는다. 여기에서는, 정보(9052), 정보(9053), 정보(9054)가 각각 상이한 면에 표시되어 있는 예를 나타낸다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 양복의 가슴주머니에 휴대 정보 단말기(9102)를 수납한 상태에서, 그 표시(여기서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 성명 등을, 휴대 정보 단말기(9102)의 상방으로부터 관찰할 수 있는 위치에 표시한다. 사용자는, 휴대 정보 단말기(9102)를 포켓으로부터 꺼내지 않고 표시를 확인하여, 전화를 받을지 여부를 판단할 수 있다.
도 25의 (D)는 손목 시계형의 휴대 정보 단말기(9200)를 도시하는 사시도이다. 휴대 정보 단말기(9200)는, 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 또한, 표시부(9001)는 그 표시면이 만곡되어 설치되어, 만곡된 표시 면을 따라 표시를 행할 수 있다. 또한, 휴대 정보 단말기(9200)는, 통신 규격된 근거리 무선 통신을 실행하는 것이 가능하다. 예를 들어 무선 통신 가능한 헤드셋과 상호 통신함으로써, 핸즈프리로 통화할 수도 있다. 또한, 휴대 정보 단말기(9200)는, 접속 단자(9006)를 갖고, 다른 정보 단말기와 커넥터를 통해서 직접 데이터의 교환을 행할 수 있다. 또한 접속 단자(9006)를 통해서 충전을 행할 수도 있다. 또한, 충전 동작은 접속 단자(9006)를 통하지 않고 무선 급전에 의해 행해도 된다.
도 25의 (E), (F), (G)는, 폴딩 가능한 휴대 정보 단말기(9201)를 도시하는 사시도이다. 또한, 도 25의 (E)가 휴대 정보 단말기(9201)를 전개(open)한 상태의 사시도이며, 도 25의 (F)가 휴대 정보 단말기(9201)를 전개한 상태 및 접은 상태 중 한쪽에서 다른 쪽으로 변화하는 도중의 상태의 사시도이며, 도 25의 (G)가 휴대 정보 단말기(9201)를 접은 상태의 사시도이다. 휴대 정보 단말기(9201)는, 접은 상태에서는 가반성이 우수하고, 전개한 상태에서는, 이음매가 없는 넓은 표시 영역에 의해 표시의 일람성이 우수하다. 휴대 정보 단말기(9201)가 갖는 표시부(9001)는, 힌지(9055)에 의해 연결된 3개의 하우징(9000)에 지지되어 있다. 힌지(9055)를 통해서 2개의 하우징(9000) 사이를 굴곡시킴으로써, 휴대 정보 단말기(9201)를 전개한 상태에서 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들어, 휴대 정보 단말기(9201)는, 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시 형태에서 설명한 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 단, 본 발명의 일 형태의 반도체 장치는, 표시부를 갖지 않는 전자 기기에도 적용할 수 있다. 또한, 본 실시 형태에서 설명한 전자 기기의 표시부에서는, 가요성을 갖고, 만곡된 표시 면을 따라 표시를 행할 수 있는 구성, 또는 폴딩 가능한 표시부의 구성에 대해서 예시했지만, 이것에 한정되지 않고, 가요성을 갖지 않고, 평면부에 표시를 행하는 구성으로 해도 된다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합해서 사용할 수 있다.
CK1 : 신호 CK2 : 신호
CK3 : 신호 ND1 : 노드
ND2 : 노드 ND3 : 노드
OUT : 신호 SP : 신호
T0 : 기간 T1 : 기간
T2 : 기간 T3 : 기간
T4 : 기간 100 : 회로
101 : 트랜지스터 102 : 트랜지스터
103 : 트랜지스터 104 : 트랜지스터
105 : 용량 소자 106 : 용량 소자
107 : 트랜지스터 108 : 트랜지스터
109 : 트랜지스터 110 : 트랜지스터
101p : 트랜지스터 102p : 트랜지스터
103p : 트랜지스터 104p : 트랜지스터
111 : 배선 112 : 배선
113 : 배선 114 : 배선
115 : 배선 115B : 배선
115C : 배선 116 : 배선
117 : 배선 121 : 트랜지스터
122 : 트랜지스터 123 : 트랜지스터
124 : 트랜지스터 200 : 회로
201 : 회로 211 : 배선
212 : 배선 213 : 배선
214 : 배선 215 : 배선
216 : 배선 301 : 화소부
302 : 주사선 구동 회로 303 : 신호선 구동 회로
304 : 회로 310 : 화소
401A : 도전층 401A1 : 개구부
401A2 : 개구부 401B : 도전층
401B1 : 개구부 401C : 도전층
401D : 도전층 402A : 반도체층
402B : 반도체층 402C : 반도체층
402D : 반도체층 403A : 도전층
403A1 : 영역 403A2 : 영역
403B : 도전층 403B1 : 영역
403B2 : 영역 403B3 : 개구부
403B4 : 개구부 403C : 도전층
403C1 : 영역 403C2 : 영역
403D : 도전층 403D1 : 영역
403D2 : 영역 403D3 : 개구부
403E : 도전층 403F : 도전층
403G : 도전층 403H : 도전층
403I : 도전층 404 : 절연층
404A1 : 개구부 8000 : 표시 모듈
8001 : 상부 커버 8002 : 하부 커버
8003 : FPC 8004 : 터치 패널
8005 : FPC 8006 : 표시 패널
8007 : 백라이트 8008 : 광원
8009 : 프레임 8010 : 프린트 기판
8011 : 배터리 9000 : 하우징
9001 : 표시부 9003 : 스피커
9005 : 조작 키 9006 : 접속 단자
9007 : 센서 9008 : 마이크로폰
9050 : 조작 버튼 9051 : 정보
9052 : 정보 9053 : 정보
9054 : 정보 9055 : 힌지
9100 : 휴대 정보 단말기 9101 : 휴대 정보 단말기
9102 : 휴대 정보 단말기 9200 : 휴대 정보 단말기
9201 : 휴대 정보 단말기

Claims (15)

  1. 반도체 장치로서,
    제1 트랜지스터;
    제2 트랜지스터;
    제3 트랜지스터; 및
    제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제2 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 제3 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은 제4 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 제5 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    하이 레벨 및 로우 레벨을 포함하는 신호가 상기 제1 배선에 공급되고,
    하이 레벨 및 로우 레벨을 포함하는 신호가 상기 제3 배선에 공급되는, 반도체 장치.
  2. 반도체 장치로서,
    제1 트랜지스터;
    제2 트랜지스터;
    제3 트랜지스터; 및
    제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제2 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 제3 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제3 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 제4 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    하이 레벨 및 로우 레벨을 포함하는 신호가 상기 제3 배선에 공급되는, 반도체 장치.
  3. 반도체 장치로서,
    제1 트랜지스터;
    제2 트랜지스터;
    제3 트랜지스터; 및
    제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제2 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 제3 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은 제4 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제4 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제4 트랜지스터의 게이트는 상기 제1 배선과 접속되는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  6. 표시 모듈로서,
    제1항 내지 제3항 중 어느 한 항에 따른 반도체 장치; 및
    FPC를 포함하는, 표시 모듈.
  7. 전자 기기로서,
    제6항에 따른 표시 모듈; 및
    안테나, 조작 버튼 또는 스피커를 포함하는, 전자 기기.
  8. 반도체 장치로서,
    제1 트랜지스터 내지 제5 트랜지스터와 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 제5 트랜지스터 각각은, 산화물 반도체층에 채널 형성 영역을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 제1 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제2 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 용량 소자의 제1 전극은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 용량 소자의 제2 전극은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제2 트랜지스터의 W(W는 채널 폭)/L(L은 채널 길이) 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제3 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터가 온인 기간은, 상기 제2 배선의 전위가 로우 레벨인 기간을 포함하고,
    상기 용량 소자의 제1 전극이 되는 영역을 포함하는 제1 도전층은, 제1 개구부를 포함하고,
    상기 용량 소자의 제2 전극이 되는 영역을 포함하는 제2 도전층은, 제2 개구부를 포함하고,
    상기 제2 도전층의 상방에, 상기 제1 도전층이 설치되고,
    상기 제2 개구부의 면적보다, 상기 제1 개구부의 면적이 크고,
    상기 제2 개구부 전체는, 상기 제1 개구부와 중첩되는, 반도체 장치.
  9. 반도체 장치로서,
    제1 트랜지스터 내지 제5 트랜지스터와 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 제5 트랜지스터 각각은, 산화물 반도체층에 채널 형성 영역을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 제1 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제2 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 용량 소자의 제1 전극은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 용량 소자의 제2 전극은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제2 트랜지스터의 W(W는 채널 폭)/L(L은 채널 길이) 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제3 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터가 온인 기간은, 상기 제2 배선의 전위가 로우 레벨이고 상기 제1 배선의 전위가 하이 레벨인 기간을 포함하고,
    상기 용량 소자의 제1 전극이 되는 영역을 포함하는 제1 도전층은, 제1 개구부를 포함하고,
    상기 용량 소자의 제2 전극이 되는 영역을 포함하는 제2 도전층은, 제2 개구부를 포함하고,
    상기 제2 도전층의 상방에, 상기 제1 도전층이 설치되고,
    상기 제2 개구부의 면적보다, 상기 제1 개구부의 면적이 크고,
    상기 제2 개구부 전체는, 상기 제1 개구부와 중첩되는, 반도체 장치.
  10. 반도체 장치로서,
    제1 트랜지스터 내지 제5 트랜지스터와 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 제5 트랜지스터 각각은, 산화물 반도체층에 채널 형성 영역을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 제1 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제2 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 용량 소자의 제1 전극은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 용량 소자의 제2 전극은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제1 배선에는, 클럭 신호가 입력되고,
    상기 제2 트랜지스터의 W(W는 채널 폭)/L(L은 채널 길이) 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제3 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터가 온인 기간은, 상기 제2 배선의 전위가 로우 레벨인 기간을 포함하고,
    상기 용량 소자의 제1 전극이 되는 영역을 포함하는 제1 도전층은, 제1 개구부를 포함하고,
    상기 용량 소자의 제2 전극이 되는 영역을 포함하는 제2 도전층은, 제2 개구부를 포함하고,
    상기 제2 도전층의 상방에, 상기 제1 도전층이 설치되고,
    상기 제2 개구부의 면적보다, 상기 제1 개구부의 면적이 크고,
    상기 제2 개구부 전체는, 상기 제1 개구부와 중첩되는, 반도체 장치.
  11. 반도체 장치로서,
    제1 트랜지스터 내지 제5 트랜지스터와 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 제5 트랜지스터 각각은, 산화물 반도체층에 채널 형성 영역을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 제1 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제2 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 용량 소자의 제1 전극은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 용량 소자의 제2 전극은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제1 배선에는, 클럭 신호가 입력되고,
    상기 제2 트랜지스터의 W(W는 채널 폭)/L(L은 채널 길이) 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제3 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터가 온인 기간은, 상기 제2 배선의 전위가 로우 레벨이고 상기 클럭 신호가 하이 레벨인 기간을 포함하고,
    상기 용량 소자의 제1 전극이 되는 영역을 포함하는 제1 도전층은, 제1 개구부를 포함하고,
    상기 용량 소자의 제2 전극이 되는 영역을 포함하는 제2 도전층은, 제2 개구부를 포함하고,
    상기 제2 도전층의 상방에, 상기 제1 도전층이 설치되고,
    상기 제2 개구부의 면적보다, 상기 제1 개구부의 면적이 크고,
    상기 제2 개구부 전체는, 상기 제1 개구부와 중첩되는, 반도체 장치.
  12. 반도체 장치로서,
    제1 트랜지스터 내지 제5 트랜지스터와 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 제5 트랜지스터 각각은, 산화물 반도체층에 채널 형성 영역을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 제1 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제2 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 용량 소자의 제1 전극은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 용량 소자의 제2 전극은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제1 배선에는, 클럭 신호가 입력되고,
    상기 제2 트랜지스터의 W(W는 채널 폭)/L(L은 채널 길이) 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제3 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터가 온인 기간은, 상기 제2 배선의 전위가 로우 레벨인 기간을 포함하고,
    상기 제2 트랜지스터가 온인 기간은, 상기 제2 주사선의 하이 레벨의 전위와 상기 제2 트랜지스터의 역치 전압과의 합보다 상기 제2 트랜지스터의 상기 게이트의 전위가 높아지는 기간을 포함하고,
    상기 용량 소자의 제1 전극이 되는 영역을 포함하는 제1 도전층은, 제1 개구부를 포함하고,
    상기 용량 소자의 제2 전극이 되는 영역을 포함하는 제2 도전층은, 제2 개구부를 포함하고,
    상기 제2 도전층의 상방에, 상기 제1 도전층이 설치되고,
    상기 제2 개구부의 면적보다, 상기 제1 개구부의 면적이 크고,
    상기 제2 개구부 전체는, 상기 제1 개구부와 중첩되는, 반도체 장치.
  13. 반도체 장치로서,
    제1 트랜지스터 내지 제5 트랜지스터와 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 제5 트랜지스터 각각은, 산화물 반도체층에 채널 형성 영역을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 제1 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 제2 배선과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제2 배선과 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는, 상기 제1 배선과 전기적으로 접속되고,
    상기 용량 소자의 제1 전극은, 상기 제1 주사선과 전기적으로 접속되고,
    상기 용량 소자의 제2 전극은, 상기 제1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제1 배선에는, 클럭 신호가 입력되고,
    상기 제2 트랜지스터의 W(W는 채널 폭)/L(L은 채널 길이) 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제3 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터의 W/L 보다, 상기 제1 트랜지스터의 W/L이 크고,
    상기 제4 트랜지스터가 온인 기간은, 상기 제2 배선의 전위가 로우 레벨이고 상기 클럭 신호가 하이 레벨인 기간을 포함하고,
    상기 제2 트랜지스터가 온인 기간은, 상기 제2 주사선의 하이 레벨의 전위와 상기 제2 트랜지스터의 역치 전압과의 합보다 상기 제2 트랜지스터의 상기 게이트의 전위가 높아지는 기간을 포함하고,
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