JP2012015225A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2012015225A
JP2012015225A JP2010148492A JP2010148492A JP2012015225A JP 2012015225 A JP2012015225 A JP 2012015225A JP 2010148492 A JP2010148492 A JP 2010148492A JP 2010148492 A JP2010148492 A JP 2010148492A JP 2012015225 A JP2012015225 A JP 2012015225A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
chip
heat sink
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010148492A
Other languages
English (en)
Inventor
Chihiro Mochizuki
千裕 望月
Hiroshi Kikuchi
広 菊地
Yoichiro Kobayashi
洋一郎 小林
Yasuo Shima
康夫 嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2010148492A priority Critical patent/JP2012015225A/ja
Priority to US13/171,801 priority patent/US8441115B2/en
Publication of JP2012015225A publication Critical patent/JP2012015225A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00Arrangements for thermal protection or thermal control
    • H10W40/20Arrangements for cooling
    • H10W40/22Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00Arrangements for thermal protection or thermal control
    • H10W40/70Fillings or auxiliary members in containers or in encapsulations for thermal protection or control
    • H10W40/77Auxiliary members characterised by their shape
    • H10W40/778Auxiliary members characterised by their shape in encapsulations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • H10W72/07331Connecting techniques
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/20Configurations of stacked chips
    • H10W90/28Configurations of stacked chips the stacked chips having different sizes, e.g. chip stacks having a pyramidal shape
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/20Configurations of stacked chips
    • H10W90/288Configurations of stacked chips characterised by arrangements for thermal management of the stacked chips
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】 高発熱ICを使った半導体パッケージの小型化、高集積化、低熱抵抗化を図る。
【解決手段】 配線付部材1と、配線付部材1にワイヤボンディング接続によって搭載された下チップ2bと、上チップ2aと、チップの発熱をパッケージ外部環境に効率的に放出させるための放熱板3と、放熱板を露出させた状態で一括封止する封止樹脂4とからなり、放熱板と上チップ間、半導体チップ間、及び半導体チップと配線付部品間の接着層を、シート状接着剤を硬化して形成する。
【選択図】 図1B

Description

本発明は、半導体装置に関し、特に、半導体装置の低熱抵抗化、小型化、高集積化、低価格化に有効な技術に関する。
半導体装置の高機能化、高集積化に有効な技術として、SIP(System in package)がある。SIPの中で、半導体チップを積層する実装技術(チップスタックドパッケージ)が有り、この構造は、チップの高集積化ができるため、多方面に活用されている(たとえば、非特許文献1参照)。
佐藤俊彦、「SiP実装技術(<特集>SiP実装における最新技術と将来像)」、エレクトロニクス実装学会誌、2004年6月、Vol.7、No.2、p.111−115
非特許文献1に記載されるように半導体チップを平面方向に並べた場合、半導体チップを積層したパッケージと比較して、半導体チップから外部への放熱が容易となり、低熱抵抗化を達成できる。しかし、半導体チップを平面に二次元的に配置するためには、実装面積は半導体チップサイズの合計に依存し、半導体チップを積層した場合よりも実装面積が大きくなり、小型化、高集積化を達成することができない。
また、非特許文献1に記載されるように半導体チップを立体的に積層する場合(チップスタックドパッケージ)は、実装面積を半導体チップサイズの合計よりも小さくすることができるため、半導体チップを平面方向に並べた場合に比べて、小型化、高集積化が図ることができる。しかし、半導体チップを積層させるため、パッケージの単位面積当たりの発熱量が増加、パッケージ外部への放熱が困難である。
このように、従来のSIPには、半導体パッケージとして必要な低熱抵抗化、小型化、高集積化を全て達成する構造が存在せず、電子装置の高機能化と小型化に制約が有った。
また、本願に先立って本発明者らは、液状型接着剤を用いて半導体チップを立体的に積層することを検討した。しかしながら、液状型接着剤は液状であるために、半導体チップ搭載時の接着層の厚さの制御が半導体チップの搭載荷重に依存してしまう。そのため、厚さバラツキが生じやすく、接着層の厚さの制御が困難となり、放熱制御、さらには薄型化に伴う低熱抵抗化、小型化が困難であった。
このような事情に鑑み、本発明の目的は、半導体パッケージとして必要な低熱抵抗化、小型化、高集積化を達成する構造を提供し、電子機器の高機能化と小型化に寄与することにある。
また、本発明の他の目的は、半導体装置の低価格化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
積層される複数の半導体チップと、最上段の半導体チップの素子形成面に搭載される放熱板と、複数の半導体チップを封止する封止樹脂と、を有する半導体装置である。放熱板は封止樹脂の表面に露出しており、複数の半導体チップ、及び、最上段の半導体チップと放熱板は、接着層を介して積層され、接着層は、シート状接着剤を硬化して形成される。
本発明によれば、半導体パッケージの小型化と低熱抵抗化、さらには放熱のコントロールを図ることができる。
実施例1の半導体装置の平面図の例である。 実施例1の半導体装置の断面図の例である。 放熱板と半導体チップ、半導体チップと半導体チップ、半導体チップと配線付部材の接着部の拡大断面図の例である。 図2で、シート状接着剤の厚さを変えた場合の半導体装置の断面図の例である。 図2で、放熱板の厚さを半導体チップの厚さより薄くした場合の半導体装置の断面図の例である。 図2で、シート状接着剤の厚さを変え、さらに放熱板の厚さを半導体チップの厚さより薄くした場合の半導体装置の断面図の例である。 放熱板の側面に段差を設けた場合の例である。 図6の変形例を示す図の例である。 配線付部材が配線基板である場合を示す平面図の例である。 配線付部材が配線基板である場合を示す断面図の例である。 実施例1の半導体装置の製造方法における部材準備工程の例である。 実施例1の半導体装置の製造方法におけるチップ積層工程の例である。 実施例1の半導体装置の製造方法におけるワイヤボンディング工程の例である。 実施例1の半導体装置の製造方法における樹脂封止工程の例である。 放熱板表面に窪み加工を施した平面図の例である。 放熱板表面に窪み加工を施した断面図の例である。 放熱板の窪み加工部の拡大図の例である。 半導体装置上面に、熱伝導接着樹脂で熱拡散板を取り付けた状態を示す平面図の例である。 半導体装置上面に、熱伝導接着樹脂で熱拡散板を取り付けた状態を示す断面図の例である。 実施例2のシングルチップパッケージ構造の平面図の例である。 実施例2のシングルチップパッケージ構造の断面図の例である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
なお、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
さらに、以下の実施の形態において、その構成要素(要素ステップなどを含む)は、特に明示した場合及び原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値及び範囲についても同様である。
また、実施の形態を説明するための全図において同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
図1Aは、本発明の実施例1である半導体装置の平面図、図1Bは図1AのA−A’断面を示す断面図である。図1Aに示すように、放熱板3は封止樹脂4の表面に露出している。また、図1Bに示すように、配線付部材1と、配線付部材1にボンディングワイヤ5によって接続されて搭載された半導体チップ2(下チップ2bと上チップ2a)と、上チップ2aの素子形成面に搭載されチップの発熱をパッケージ外部環境に効率的に放出させるための放熱板3と、放熱板3を露出させた状態で半導体チップを一括封止する封止樹脂4と、シート状接着剤6からなる。シート状接着剤6は、放熱板と上チップ間のシート状接着剤6aと、半導体チップ間のシート状接着剤6bと、半導体チップと配線付部品間のシート状接着剤6cからなる。
放熱板3の材料としては、例えばシリコンやアルミナなどのセラミック、銅などの金属が挙げられる。
ここで、シート状接着剤はシート製造時の厚さとほぼ同じ接着剤厚さで半導体チップの搭載が可能であるのに対して、液状型接着剤は液状であるためにチップ搭載時の接着層厚さの制御はチップ搭載荷重に依存する。このため、液状型接着剤は、シート状接着剤に比べて厚さバラツキを生じやすく、接着層の厚さの制御が困難である。
そこで、本実施例では、放熱板3を封止樹脂4の表面に露出させ、かつ、放熱板と上チップ間の接着層、半導体チップ間の接着層、半導体チップと配線付部品間の接着層がシート状接着剤を硬化して形成されることを特徴とする。
これにより、液状型接着剤を用いた構造と比べ、接着層の厚さを制御することが可能になり放熱の制御が可能となる。さらには、接着層の薄型化を図ることができ、半導体パッケージの低熱抵抗化、小型化を図ることができる。また、封止樹脂の表面に露出させた放熱板を設けることにより、半導体パッケージの低熱抵抗化を図ることができる。
図2は、放熱板3と上チップ2a、上チップ2aと下チップ2b、下チップ2bと配線付部材1の接着部構造を説明するための拡大断面図である。
また、図2において、放熱板と上チップ間のシート状接着剤6a、半導体チップ間のシート状接着剤6b、半導体チップと配線付部材間のシート状接着剤6cの厚みは同一である。
積層した半導体チップ全ての放熱性を向上させて、半導体パッケージの低熱抵抗化を図るためには、できるだけ薄いシート状接着剤を使用することが有効であるので、放熱板と上チップ間のシート状接着剤6a、半導体チップ間のシート状接着剤6b、半導体チップと配線付部材間のシート状接着剤6c全て同じ厚みの薄いシート状接着剤を使用することが有効である。
また、生産管理・コストの観点からも同一仕様(シート厚み)の材料に統一することが有効である。
図3は、放熱板3と上チップ2a、上チップ2aと下チップ2b、下チップ2bと配線付部材1の接着部構造を説明するための拡大断面図である。図3では、接着層の厚さを制御可能である点を利用して、上チップ2aと下チップ2bの特性に応じてシート状接着剤の厚さを変えることを特徴とする。シート状接着剤6の厚さを設計することで接着層の熱抵抗を制御することができ、放熱の制御が可能となる。
例えば、上チップ2aの発熱量が下チップ2bの発熱量より大きい特性を持つ半導体装置である場合、上チップ2aと放熱板3間の熱抵抗を上チップ2aと下チップ2b間の熱抵抗より小さく設計することで、上チップ2aが発生する熱を、放熱板3に効率的に伝導させ、さらに半導体装置外部に放熱させることが可能である。
さらに、下チップ2bが温度感度の高い特性を持つ半導体装置である場合、チップ内の温度勾配を少なくすることがその性能安定化のためには重要となる。このために上チップ2aと下チップ2b間は熱抵抗を大きく設計することで、下チップ2bへの上チップ2aの熱影響を小さくすることが有効である。
このために、放熱板と上チップ間のシート状接着剤6aの厚さ7aを薄く、半導体チップ間のシート状接着剤6bの厚さ7bを厚く設計することで、上チップ2aの効率的な放熱と、下チップ2b内の温度勾配低減が可能となる。
図4は、放熱板3と上チップ2a、上チップ2aと下チップ2b、下チップ2bと配線付部材1の接着部構造を説明するための拡大断面図である。上チップ2aと下チップ2bの特性に応じて、放熱板の厚さ8a、上チップ2aの厚さ8b、下チップ2bの厚さ8cを設計することを特徴とする。図4では、放熱板の厚さを半導体チップの厚さより薄くし、上チップの厚さを下チップの厚さより厚くしている。
例えば、上チップ2aの発熱量が下チップ2bの発熱量より大きい半導体装置である場合、放熱板3の厚さ8aを上チップ2aの厚さ8bより薄く設計することで、上チップ2aが発生する熱を、放熱板3に効率的に伝導させることが可能である。これは、パッケージの熱抵抗には、材料の熱伝導率、熱伝達面積、熱伝導材の厚みが関係するため、放熱板3の厚みが薄いほど放熱効率が高まるからである。
さらに、下チップ2bが温度感度の高い半導体装置である場合、上チップ2aの厚さ8bを下チップ2bの厚さ8cより厚く設計することで上チップの熱が拡散し、温度感度の高い下チップ2bに対する上チップ2aの熱影響を小さくすることが可能である。
図5は、図3と図4を用いて説明した特徴を組み合わせた半導体装置の断面図を示す。すなわち、放熱板3と上チップ間のシート状接着剤の厚さ7aを薄く、半導体チップ間のシート状接着剤の厚さ7bを厚く、さらに、放熱板3の厚さ8aを薄く、上チップ2aの厚さ8bを厚く設計する。これにより、上チップ2aが発生する熱を、放熱板3に効率的に伝導させ、さらに、温度感度の高い下チップ2bへの上チップ2aの熱影響を小さくすることが可能である。
なお、図1Aから図5においては、半導体チップが2個の場合を示しているが、半導体チップが3個以上の場合でも、同様の効果が得られる。
図6は、本発明の実施の形態の変形例で、図1Bに示す放熱板3の側面に段差3aを設けた場合の断面図である。
放熱板3をダイシングする方法の一つに、微小なカケ発生を防止する目的でステップカットという2段階のダイシング方法がある(ダイシング刃の厚みを変えることで図6のように側面に段差ができる)。図6は、放熱板3の放熱効果を高めるために、放熱板3の面積が大きい面を、封止樹脂4から露出させたパッケージ構造である。
図7は、図6の変形例であり、段差3aを設けて放熱板2の面積が小さい面を、封止樹脂4から露出させたパッケージ構造である。図6と比較して、パッケージ表面から露出している放熱板3の面積は小さくなり放熱性の効果は若干減少するが、放熱板3と封止樹脂4の接合表面積が増加し、半導体装置の耐久性を高めることができる。
仮にパッケージ外部から応力が加わり封止樹脂4から露出した放熱板3外周部にクラックが発生した場合、クラックは放熱板3の側面段差3aで止まり、パッケージ内部へのクラック進展を防止することができる。
図8Aおよび図8Bは、本実施例の半導体装置で使用する配線付部材1が内層配線9aを有する配線基板9であり、さらに配線基板9の下部にマザーボードと接続用はんだボール9bを形成してあるBGA構造パッケージを示す平面図と断面図である。図8Bは、図8AのA−A’断面を示す断面図である。
また、配線付部材1は、BGA構造に限らず、はんだボールの代わりに平面電極パッドを格子状に並べたLGA構造であってもよい。
また、配線付部材1は、表層配線とその表層配線と絶縁層を介して内部に形成される接地導体層を有するものであってもよい。
また、配線付部材1は、電気的に半導体チップと外部端子間の導通がとれればFPC(Flexible Printed Circuit)やリードフレームなどのように機械的に半導体チップを保持するものでもよい。
図9A〜図9Dは、本実施例の半導体装置の製造方法を示すフローチャートの一例で示す。図9Aは部材準備工程を、図9Bはチップ積層工程を、図9Cはワイヤボンディング工程を、図9Dは樹脂封止工程を示す。
本実施例に使用するシート状接着剤は、たとえば、ダイシングテープとボンディング剤としての機能を持ちあわせたフィルム形態(ダイシングダイボンドフィルム、たとえば、日立化成工業株式会社製のHF−900)で供給される。
図9Aに示す部材準備工程では、シリコンウエハ裏面に上記シート状フィルムを貼り付け、ウエハのダイシング後にUV照射することで、半導体チップ2a、2bの裏面にシート状接着剤6b、6cが被着した状態でピックアップすることができる。また、放熱板3の裏面にもシート状接着剤6aが被着した状態でピックアップする。
図9Bに示すチップ積層工程では、配線付部材1に下チップ2bを仮圧着し(a-1)、次いで下チップの上面に上チップ2aを仮圧着し(a-2)、ついで上チップの上面に放熱板3を仮圧着する(a-3)。
図9Cに示すワイヤボンディング工程では、ボンディングワイヤ5にてワイヤボンディングを行い、半導体チップ2と配線付部材1間の電気接続を行う。
図9Dに示す樹脂封止工程では、放熱板3表面を露出させるために、封止樹脂4が放熱板3表面を覆わないように、パッケージ金型と放熱板3間に隙間がない状態にして樹脂封止を行う。このように樹脂封止を行うことにより、放熱板と上チップ間の接着層、半導体チップ間の接着層、半導体チップと配線付部品間の接着層が、シート状接着剤を硬化して形成される。これにより、接着層の厚さを制御することが可能になり放熱制御が可能にあるとともに、接着層の薄型化により半導体パッケージの低熱抵抗化、小型化を図ることができる。
図10Aおよび図10Bは、本実施例の変形例を示す。図10Aは、放熱板3表面に窪み加工を施した平面図であり、図10Bは、図10AのA−A’断面を示す断面図である。また、図10Cは、放熱板の窪み加工部の拡大図である。
パッケージの熱抵抗には、材料の熱伝導率、熱伝達面積、熱伝導材の厚みが関係する。放熱板3の面積を増加させることができれば、放熱効率を高めることができるのだが、放熱板3サイズが大きくなるとパッケージサイズも大きくなってしまい、パッケージ小型化を図ることができなくなる。そこで、放熱板3自体のサイズはそのままにして、放熱板の表面積を増加させることが有効である。
放熱板3の表面積を増やす方法としては、放熱板の外部露出面をフィン形状またはディンプル形状に加工する方法がある。図10Cに示す例では、外部露出面10に窪み11を加工する場合を示している。窪み11の形成方法は、珪砂等のような非金属粒や金属粒を高速度で噴きつけるブラスト処理や、化学的なエッチング工法などの方法がある。
図11Aおよび図11Bは、本実施例の変形例を示す。図11Aは、半導体装置上面に、熱伝導接着樹脂で熱拡散板を取り付けた状態を示す平面図であり、図11Bは、図11AのA−A’断面を示す断面図である。放熱効率を高めるためには、放熱板の表面積を増加させることが有効である。
そこで、図1Aおよび図1Bの構造に、熱伝導接着剤14を塗布して熱拡散板13を接着させることを特徴とする。熱拡散板13の材料としては、例えばシリコンやアルミナなどのセラミック、銅などの金属などが挙げられる。
なお、この熱拡散板13の表面積を増やすため、フィン等の形状を採用することも可能である。
図12Aおよび図12Bは、半導体チップを積層しないシングルチップパッケージ構造の平面図と断面図である。図12Bは、図12AのA−A’断面を示す断面図である。シングルチップ構造であっても放熱板3を封止樹脂4の表面に露出させ、かつ、放熱板とチップ間の接着層、半導体チップと配線付部品間の接着層がシート状接着剤を硬化して形成されることにより、半導体パッケージの放熱制御、低熱抵抗化、小型化を図ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、高発熱ICを使った半導体パッケージの小型化、高集積化、低熱抵抗化に有効である。
1 配線付部材
2 半導体チップ
2a 上チップ
2b 下チップ
3 放熱板
3a 放熱板側面の段差
4 封止樹脂
5 ボンディングワイヤ
6 シート状接着剤
6a 放熱板〜上チップ間のシート状接着剤
6b 半導体チップ間のシート状接着剤
6c 半導体チップ〜配線付部品間のシート状接着剤
7a 放熱板〜上チップ間のシート状接着剤厚さ
7b 半導体チップ間のシート状接着剤厚さ
8a 放熱板厚さ
8b 上チップ厚さ
8c 下チップ厚さ
9 配線基板
9a 内層配線
9b はんだボール
10 外部露出面
11 窪み
13 熱拡散板
14 熱伝導接着剤

Claims (11)

  1. 積層される複数の半導体チップと、
    最上段の上記半導体チップの素子形成面に搭載される放熱板と、
    上記複数の半導体チップを封止する封止樹脂と、を有し、
    上記放熱板は上記封止樹脂の表面に露出しており、
    上記複数の半導体チップ、及び、上記最上段の半導体チップと上記放熱板は、接着層を介して積層され、
    上記接着層は、シート状接着剤を硬化して形成された半導体装置。
  2. 請求項1に記載の半導体装置において、
    上記最上段の半導体チップの発熱量が、上記最上段の半導体チップより下段の半導体チップの発熱量より大きく、かつ、
    上記放熱板と上記最上段の半導体チップ間の熱抵抗が、上記複数の半導体チップ間の熱抵抗より小さくなるように設計された半導体装置。
  3. 請求項1に記載の半導体装置において、
    上記最上段の半導体チップの発熱量が、上記最上段の半導体チップより下段の半導体チップの発熱量より大きく、かつ、
    上記放熱板と上記最上段の半導体チップ間の接着層が、上記複数の半導体チップ間の接着層より薄い半導体装置。
  4. 請求項1に記載の半導体装置において、
    上記放熱板がシリコンである半導体装置。
  5. 請求項1に記載の半導体装置において、
    上記最上段の半導体チップの発熱量が、上記最上段の半導体チップより下段の半導体チップの発熱量より大きく、かつ、
    上記放熱板の厚さは、上記最上段の半導体チップの厚さより薄い半導体装置。
  6. 請求項1に記載の半導体装置において、
    上記放熱板の側面部に段差を形成した半導体装置。
  7. 請求項1に記載の半導体装置において、
    表層配線と、上記表層配線と絶縁層を介して内部に形成された接地導体層とを有する配線基板を有し、
    上記配線基板に上記複数の半導体チップ及び上記放熱板が積層される半導体装置。
  8. 請求項1に記載の半導体装置において、
    LGA構造またはBGA構造である配線基板を有し、
    上記配線基板に上記複数の半導体チップ及び上記放熱板が積層される半導体装置。
  9. 請求項1に記載の半導体装置において、
    上記放熱板の外部露出面がフィンまたはディンプル形状に加工された半導体装置。
  10. 請求項1に記載の半導体装置において、
    上記放熱板の外部露出面に放熱部品が取り付けられた半導体装置。
  11. 請求項1に記載の半導体装置において、
    上記複数の半導体チップ間の接続および上記半導体チップそれぞれから配線基板への接続はワイヤボンディングである半導体装置。
JP2010148492A 2010-06-30 2010-06-30 半導体装置 Pending JP2012015225A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010148492A JP2012015225A (ja) 2010-06-30 2010-06-30 半導体装置
US13/171,801 US8441115B2 (en) 2010-06-30 2011-06-29 Semiconductor device with exposed thermal conductivity part

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010148492A JP2012015225A (ja) 2010-06-30 2010-06-30 半導体装置

Publications (1)

Publication Number Publication Date
JP2012015225A true JP2012015225A (ja) 2012-01-19

Family

ID=45399088

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010148492A Pending JP2012015225A (ja) 2010-06-30 2010-06-30 半導体装置

Country Status (2)

Country Link
US (1) US8441115B2 (ja)
JP (1) JP2012015225A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211407A (ja) * 2012-03-30 2013-10-10 J Devices:Kk 半導体モジュール
US8994168B2 (en) 2012-05-28 2015-03-31 Shinko Electric Industries Co., Ltd. Semiconductor package including radiation plate
WO2016093075A1 (ja) * 2014-12-09 2016-06-16 日立オートモティブシステムズ株式会社 半導体装置
JPWO2015198808A1 (ja) * 2014-06-23 2017-04-20 日立オートモティブシステムズ株式会社 半導体装置、該半導体装置の製造方法及び該半導体装置を用いたセンサ
WO2017168824A1 (ja) * 2016-03-31 2017-10-05 古河電気工業株式会社 電子デバイスパッケージ、電子デバイスパッケージの製造方法、および電子デバイスパッケージ用テープ

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803330B2 (en) * 2008-09-27 2014-08-12 Stats Chippac Ltd. Integrated circuit package system with mounting structure
US10560898B1 (en) 2019-05-30 2020-02-11 Snap Inc. Wearable device location systems

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207061A (ja) * 1990-11-30 1992-07-29 Shinko Electric Ind Co Ltd 半導体装置
JP2002118198A (ja) * 2000-10-10 2002-04-19 Toshiba Corp 半導体装置
JP2003031744A (ja) * 2001-07-12 2003-01-31 Mitsubishi Electric Corp 半導体装置
JP2005347390A (ja) * 2004-06-01 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006216776A (ja) * 2005-02-03 2006-08-17 Fujitsu Ltd 樹脂封止型半導体装置
JP2008066714A (ja) * 2006-09-05 2008-03-21 Samsung Electronics Co Ltd チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージ
JP2009117702A (ja) * 2007-11-08 2009-05-28 Nec Electronics Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866953A (en) * 1996-05-24 1999-02-02 Micron Technology, Inc. Packaged die on PCB with heat sink encapsulant
US20030178719A1 (en) * 2002-03-22 2003-09-25 Combs Edward G. Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
JP4191167B2 (ja) * 2005-05-16 2008-12-03 エルピーダメモリ株式会社 メモリモジュールの製造方法
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
TW201011869A (en) * 2008-09-10 2010-03-16 Cyntec Co Ltd Chip package structure
TW201023308A (en) * 2008-12-01 2010-06-16 Advanced Semiconductor Eng Package-on-package device, semiconductor package and method for manufacturing the same
JP5543125B2 (ja) * 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
JP2010245383A (ja) * 2009-04-08 2010-10-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8035235B2 (en) * 2009-09-15 2011-10-11 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US9431316B2 (en) * 2010-05-04 2016-08-30 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming channels in back surface of FO-WLCSP for heat dissipation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207061A (ja) * 1990-11-30 1992-07-29 Shinko Electric Ind Co Ltd 半導体装置
JP2002118198A (ja) * 2000-10-10 2002-04-19 Toshiba Corp 半導体装置
JP2003031744A (ja) * 2001-07-12 2003-01-31 Mitsubishi Electric Corp 半導体装置
JP2005347390A (ja) * 2004-06-01 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006216776A (ja) * 2005-02-03 2006-08-17 Fujitsu Ltd 樹脂封止型半導体装置
JP2008066714A (ja) * 2006-09-05 2008-03-21 Samsung Electronics Co Ltd チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージ
JP2009117702A (ja) * 2007-11-08 2009-05-28 Nec Electronics Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211407A (ja) * 2012-03-30 2013-10-10 J Devices:Kk 半導体モジュール
US8994168B2 (en) 2012-05-28 2015-03-31 Shinko Electric Industries Co., Ltd. Semiconductor package including radiation plate
JPWO2015198808A1 (ja) * 2014-06-23 2017-04-20 日立オートモティブシステムズ株式会社 半導体装置、該半導体装置の製造方法及び該半導体装置を用いたセンサ
WO2016093075A1 (ja) * 2014-12-09 2016-06-16 日立オートモティブシステムズ株式会社 半導体装置
JPWO2016093075A1 (ja) * 2014-12-09 2017-08-31 日立オートモティブシステムズ株式会社 半導体装置
WO2017168824A1 (ja) * 2016-03-31 2017-10-05 古河電気工業株式会社 電子デバイスパッケージ、電子デバイスパッケージの製造方法、および電子デバイスパッケージ用テープ
JP2017183643A (ja) * 2016-03-31 2017-10-05 古河電気工業株式会社 電子デバイスパッケージ、電子デバイスパッケージの製造方法、および電子デバイスパッケージ用テープ

Also Published As

Publication number Publication date
US8441115B2 (en) 2013-05-14
US20120001315A1 (en) 2012-01-05

Similar Documents

Publication Publication Date Title
US11605609B2 (en) Ultra-thin embedded semiconductor device package and method of manufacturing thereof
CN104051376B (zh) 功率覆盖结构及其制作方法
JP5387685B2 (ja) 半導体装置の製造方法
KR102897692B1 (ko) 열 전도성 구조체 및 열 전도성 구조체에서의 열 격리 구조체를 갖는 방열 디바이스
JP5081578B2 (ja) 樹脂封止型半導体装置
CN102347294B (zh) 半导体装置
CN114765142B (zh) 电子封装件及其制法
JP2003249607A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN104637908A (zh) 半导体封装件和制造半导体封装件的方法
JP2002170918A (ja) 半導体装置及びその製造方法
TW201428908A (zh) 晶片埋入式印刷電路板及應用印刷電路板之半導體封裝及其製造方法
TW201415587A (zh) 半導體裝置的熱能管理結構及其製造方法
CN103915405B (zh) 半导体器件和制造半导体器件的方法
CN106098646A (zh) 半导体装置
KR20090031315A (ko) 휨 발생이 없는 칩을 구비한 집적회로 패키지 시스템
KR101440933B1 (ko) 범프 기술을 이용하는 ic 패키지 시스템
JP2012015225A (ja) 半導体装置
CN103779290A (zh) 连接基板及层叠封装结构
CN103811431A (zh) 开放阻焊层和或电介质
TWI750439B (zh) 半導體裝置及其製造方法
US11417581B2 (en) Package structure
US6784536B1 (en) Symmetric stack up structure for organic BGA chip carriers
TWI536515B (zh) 具有散熱結構之半導體封裝元件及其封裝方法
US7235889B2 (en) Integrated heatspreader for use in wire bonded ball grid array semiconductor packages
CN203085515U (zh) 半导体封装体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130910

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140401

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141202