KR20090031315A - 휨 발생이 없는 칩을 구비한 집적회로 패키지 시스템 - Google Patents

휨 발생이 없는 칩을 구비한 집적회로 패키지 시스템 Download PDF

Info

Publication number
KR20090031315A
KR20090031315A KR1020080092370A KR20080092370A KR20090031315A KR 20090031315 A KR20090031315 A KR 20090031315A KR 1020080092370 A KR1020080092370 A KR 1020080092370A KR 20080092370 A KR20080092370 A KR 20080092370A KR 20090031315 A KR20090031315 A KR 20090031315A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
adhesive layer
stress
layer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020080092370A
Other languages
English (en)
Inventor
병 태 도
일 권 심
안토니오 비. 주니어 디마노
히프 호에 쿠안
Original Assignee
스태츠 칩팩 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 엘티디 filed Critical 스태츠 칩팩 엘티디
Publication of KR20090031315A publication Critical patent/KR20090031315A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/415—Leadframe inner leads serving as die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/417—Bonding materials between chips and die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/019—Manufacture or treatment using temporary auxiliary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01331—Manufacture or treatment of die-attach connectors using blanket deposition
    • H10W72/01336—Manufacture or treatment of die-attach connectors using blanket deposition in solid form, e.g. by using a powder or by laminating a foil
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
    • H10W72/07338—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy hardening the adhesive by curing, e.g. thermosetting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/381—Auxiliary members
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Dicing (AREA)

Abstract

집적회로 패키징 방법(1600)은, 활성면(300)과 배면(302)을 구비한 집적회로 웨이퍼(200)를 제공하는 단계, 배면(302)에 응력-완화 층(104)을 형성하는 단계, 응력-완화 층(104) 상에 접착 층(106)을 형성하는 단계, 집적회로 웨이퍼(200)를 반도체 칩(102)으로 절단하여, 배면(302)에 응력-완화 층(104)과 접착 층(106)을 구비하는 반도체 칩(102)을 형성하는 단계, 및 반도체 칩(102)을 전기 상호접속부(108) 상방에 장착하는 단계를 포함한다.
집적회로 패키지, 응력-완화 층, 접착 층, 전기 상호접속부

Description

휨 발생이 없는 칩을 구비한 집적회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH WARP-FREE CHIP}
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것이고, 보다 구체적으로는 리드핑거 상의 칩을 구비한 집적회로 패키지 시스템에 관한 것이다.
구성품의 초소형화(miniaturization), 집적회로(IC)의 패키징 밀도 증가, 고기능화, 및 비용 절감은 컴퓨터 산업에서 진행 중인 목표이다. 신세대 IC 제품이 출시됨에 따라, 이를 제조하기 위해 사용되는 소자의 수는 기술 진보에 의해 감소되는 추세이다. 동시에, 이 제품들의 기능은 증가하고 있다. 현대의 소비자용 전자장치, 특히 휴대폰, 디지털 카메라, 메모리 카드, MP3 플레이어 및 기타 개인용 음악 플레이어(PMP)와 같은 개인 휴대용 장치에 있어서는, 계속 축소되는 물리적 공간에 더 많은 기능이 내장될 것이 요구된다.
반도체 패키지 구조는, 패키징된 구성품의 밀도를 향상시키면서 그로부터 제조된 제품의 크기를 줄이기 위한 초소형화 및 박육화(薄肉化)를 향해 계속 개선되고 있다. 이는 계속 감소하는 크기, 두께 및 비용과 더불어 계속 증가하는 기능에 대한 정보 및 통신 장치에 대하여 계속되는 요구 증가에 대응하기 위한 것이다.
초소형화를 위한 이러한 요건은, 예를 들면 휴대 전화, 핸드-프리 휴대 전화 헤드셋, 휴대 단말기(personal data assistant, PDA), 캠코더, 노트북 개인용 컴퓨터 등과 같은 휴대용 저장 및 통신 장치에 있어서 특히 주목할 만하다. 이러한 모든 장치는 휴대성 향상을 위하여 계속 소형화 및 박육화되어 가고 있다. 따라서, 이러한 장치에 내장되는 대규모 집적회로(LSI) 패키지는 더욱 소형화되고 박육화될 필요가 있고, LSI를 수용하고 보호하는 패키지 구성도 LSI의 소형화 및 박육화를 필요로 한다.
많은 종래의 반도체(또는 "칩") 패키지는, 반도체 다이가 패키지 내에 에폭시 성형 화합물(epoxy molding compound)과 같은 수지로 성형된 유형이다. 패키지는 리드 프레임을 구비하며, 리드 프레임의 리드는 패키지 본체로부터 돌출하여 다이와 외부 소자 사이의 신호 전달 경로를 제공한다. 종래의 다른 패키지 구성은 패키지의 표면에 직접 형성된 접촉 단자 또는 패드를 구비한다.
그와 같은 종래의 반도체 패키지는 다음과 같은 공정을 통하여 제조된다. 다이-접합 공정(리드 프레임 상에 반도체 칩 장착), 와이어-본딩 공정(반도체 칩을 리드 프레임의 리드핑거에 전기적으로 접속), 성형 공정(칩과 리드프레임을 포함하는 조립체의 소정 부분을 에폭시 수지로 봉입하여 패키지 본체를 형성), 및 트리밍 공정(개개의 독립된 패키지로서의 각 조립체를 완성).
이와 같이 제조된 반도체 패키지는, 그 후 외측 리드 또는 접촉 패드를 회로 보드 상의 매칭 패턴(matching pattern)에 대응시키고 연납접(soldering)함으로써 장착되고, 그에 따라 패키지 내의 반도체와 회로 보드 사이의 전력 및 신호 입력/ 출력("I/O") 작동을 가능하게 한다.
전자 산업에 공지된 대표적인 반도체 패키지는 볼-그리드 어레이("BGA")이다. BGA 패키지는 전형적으로, 인쇄 회로 보드("PCB")와 같은 기판과 더불어, 기판의 상면에 장착된 다수의 본드 패드를 구비하는 반도체 다이를 포함한다. 와이어 본드는 본드 패드를 PCB 상면의 다수의 금속 배선(metal trace)에 전기적으로 접속시킨다. 이러한 다수의 금속 배선은 PCB의 외주 부근에 위치한 다수의 관통공(via)을 통해 PCB의 배면 상의 다수의 제2 금속 배선에 접속된다. 다수의 제2 금속 배선 각각은 도전성 땜납 볼이 부착된 접촉 패드에서 종료된다. 전형적으로, 반도체 다이와 와이어 본드는 성형 화합물(molding compound) 내에 봉입된다.
계속적인 초소형화에 대한 필요성에 대응하여, 더욱 박육화되고 소형화되고 경량화된 패키지 설계와 장착/접속 구성이 채용되어 왔다. 동시에, 사용자는 더욱 가혹한 작동 조건에서도 더욱 신뢰성 있는 반도체 패키지를 요구하고 있다.
하나의 해결책으로서, 생산성 향상과 제조 비용 절감을 위하여, 개개의 칩 대신에 웨이퍼 레벨에서 접착 층이 적용되었다. 접착 층은 부분 경화되었고, 리드핑거 상에 칩을 부착하기 위해 사용될 수 있었다.
반도체 소자의 초소형화 및 패키징 밀도 증가에 대한 요구가 증가함에 따라, 반도체 웨이퍼의 두께를 250㎛(대략 10밀(mil)) 미만까지 얇게 하는 것이 필요하게 되었다. 불행하게도, 웨이퍼 두께를 그와 같이 얇게 한 결과, 패키징 공정 중에 문제가 발생하였다.
접착 층을 부분 경화하는 중에, 웨이퍼의 실리콘과 접착 층의 재료 사이의 열팽창 계수 불일치(CTE mismatch)로 인하여 웨이퍼 휨(warping) 또는 만곡(bowing)이 발생한다. 이러한 휨이 문제가 되는 이유는, 웨이퍼를 테이핑, 절단(dicing) 및/또는 부착하는 중에 평탄하게 놓이지 않기 때문이다.
따라서, 최적으로 박육화된 고밀도 풋프린트(footprint) 반도체 시스템을 달성할 수 있는 시스템을 제공하고 지원하기 위해서는, 비용이 절감되고 기능이 향상되고 초소형화가 진전된 패키징 시스템에 대한 필요성이 아직도 존재한다. 소비자의 기대 증가와 시장 내에서의 확연한 상품 차별화에 대한 기회 감소와 함께, 계속 증가하는 상업적 경쟁 압력을 고려하면, 이러한 문제에 대한 해결책이 마련되어야 한다는 점은 중요하다. 또한, 비용을 절감하고 효율과 성능을 향상시키고 경쟁 압력에 대처하기 위한 필요성은, 이러한 문제점에 대한 해결책을 마련해야 할 중대하고도 불가피한 상황에 더욱 큰 긴급성을 부가한다.
이러한 문제에 대한 해결책은 오랜 기간에 걸쳐 강구되어 왔으나, 선행 기술은 어떠한 해결책도 제시하거나 제안하지 못하였으며, 따라서 이러한 문제의 해결책은 당업자에게는 오랜 기간 동안 알려져 있지 않았다.
본 발명은, 활성면과 배면을 구비하는 집적회로 웨이퍼를 제공하는 단계, 배면 상에 응력-완화 층을 형성하는 단계, 응력-완화 층 상에 접착 층을 형성하는 단계, 집적회로 웨이퍼를 반도체 칩으로 절단하여, 배면에 응력-완화 층과 접착 층을 구비하는 반도체 칩(102)을 형성하는 단계, 및 반도체 칩을 전기 상호접속부 상방에 장착하는 단계를 포함하는 집적회로 패키징 방법을 제공한다.
본 발명의 특정 실시예는 전술한 실시예에 부가하여 또는 대신에 다른 특징을 구비한다. 첨부 도면의 참조와 더불어 이하의 상세한 설명의 검토에 의해, 당업자에게는 이러한 특징들이 명백해질 것이다.
본 발명의 집적회로 패키지 시스템과 방법은, 이제까지 알려지지 않았고 이용 가능하지 않았던 중요한 해결안, 성능 및 기능적 특징을 제공한다. 그에 따른 공정과 구성은, 간결하고 비용 효율적이고 복잡하지 않고 상당히 용도가 넓고 정확 하고 감도가 우수하고 효과적이며, 편리하고 효율적이고 경제적인 제조, 응용 및 활용을 위하여 공지의 구성요소를 채용함으로써 구현될 수 있다.
당해 분야의 기술자가 본 발명을 실시하고 이용할 수 있도록 이하에서 실시예에 대하여 충분하고 상세히 설명하기로 한다. 본 발명의 개시 내용에 기초한 다른 실시예도 가능하다는 점과, 본 발명의 범위로부터 벗어나지 않고 시스템, 공정 또는 기구적 변경이 이루어질 수 있다는 점을 이해하여야 한다.
이하의 설명에서, 본 발명의 완전한 이해를 위하여 구체적인 여러 상세 내용을 제공한다. 그러나, 본 발명이 이러한 구체적인 상세 내용 없이도 실시 가능하다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위하여, 공지된 회로, 시스템 구성, 및 공정 단계들 중 일부는 상세히 설명되어 있지는 않다.
마찬가지로, 시스템의 실시예를 나타내는 도면은 반-도식적이고 실제 비율을 따르지 아니하며, 특히 일부 치수들은 명확히 표현되도록 도면 내에 상당히 과장되어 도시되어 있다. 일부 특징을 공유하는 다수의 실시예가 개시되고 설명된 경우에는, 예시, 설명 및 이해의 명확성과 편의를 위하여, 서로 유사하거나 동일한 특징에 대해서는 대체적으로 동일한 도면부호를 사용하여 설명하기로 한다. 실시예에는 단지 설명의 편의를 위하여 번호가 부여되어 있으나, 다른 특별한 의미를 가지는 것은 아니다.
설명을 위한 목적으로, 본 명세서에서 사용된 "수평(horizontal)"이라는 용어는 방향에 무관하게 리드핑거의 평면 또는 표면에 평행한 면으로 정의된다. "수 직(vertical)"이라는 용어는 위에서 정의한 수평에 대하여 수직인 방향을 칭한다. "상(on)", "상방(above)", "하방(below)", "하부(bottom)", "상부(top)", ("측벽(sidewall)"에서와 같이) "측(side)", "상위(higher)", "하측(lower)", "상측(upper)", "위(over)" 및 "아래(under)"와 같은 용어는 수평면에 대하여 정의된다.
본 명세서에 사용된 용어 "상(on)"은 부재들 사이의 직접적인 접촉을 의미하고 지칭한다. 본 명세서에 사용된 용어 "처리(processing)"는, 설명된 구조체를 형성함에 있어서 필요한 물질 부착, 패턴화, 노광, 현상, 식각, 세정, 및/또는 물질 제거를 포함한다. 본 명세서에 사용된 용어 "시스템"은, 이 용어가 사용된 문맥에 따라 본 발명의 방법과 장치를 의미하고 지칭한다.
도 1을 참조하면, 본 발명의 제1 실시예에서의 집적회로 패키지 시스템(100)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(100)은 하나 이상의 집적회로(IC) 다이 또는 칩, 예를 들면 반도체 칩(102)을 포함한다.
반도체 칩(102)의 아래에는 응력-완화(stress relieving) 층(104)과 접착 층(106)이 존재한다.
탄성계수(탄성률)가 작은 응력-완화 층(104)과 탄성률이 큰 접착 층(106)을 구비함으로써, 경화(curing) 공정 중에 반도체 칩(102)의 휨(warping)이 최소화되거나 제거될 수 있다는 점이 밝혀졌다. 일반적으로, "고(高)탄성률" 층은 "저(低)탄성률" 층에 비하여 더 높은 탄성률을 의미하고, 이 경우에 고탄성률 층의 탄성률은 저탄성률 층의 탄성률의 대략 10배이다.
한 실시예에서, 응력-완화 층(104)은 100MPa 미만의 범위의 저탄성률을 가지고, 접착 층(106)은 1GPa를 초과하는 범위의 고탄성률을 가진다.
응력-완화 층(104)과 접착 층(106)은 필름, 테이프, 또는 코팅층의 형태로 적용될 수 있고, 부분적으로 또는 완전히 경화될 수 있다. 또한, 응력-완화 층(104)과 접착 층(106)은 접착성을 가지며, 서로 접합될 뿐만 아니라 반도체 칩(102)을 리드핑거(108)와 같은 전기 상호접속부에 접합시킬 수 있다.
반도체 칩(102)은 본드 와이어(110)에 의해 리드핑거(108)에 전기적으로 접속되고 봉입체(encapsulant)(112) 내에 봉입된다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 제조의 중간 단계에서 웨이퍼(200)의 단면도가 도시되어 있다. 웨이퍼(200)는 일반적으로 실리콘 또는 기타 반도체 재료로 이루어지고, 재료 상에 또는 내에 제조된 집적회로(도시 생략)를 구비한다.
도 3을 참조하면, 도 2의 웨이퍼 상에 응력-완화 층(104)을 형성한 후의 단면도가 도시되어 있다. 웨이퍼(200)는 활성면(active side)(300)과 배면(302)을 구비한다. 응력-완화 층(104)은, 테이프 또는 필름 형성을 위한 롤링(rolling) 또는 가압, 코팅층 형성을 위한 스핀 코팅, 분무 또는 스크린-인쇄(screen-printing)와 같은 공정에 의하여 배면(302)에 형성된다.
도 4를 참조하면, 응력-완화 층(104)을 부분 경화 또는 완전 경화하는 중의 도 3의 구조체가 도시되어 있다. 부분 또는 완전 경화를 위하여, 열원 또는 광원(예를 들면, 자외선 광원)(400)이 열 또는 빛(402)을 가한다. 응력-완화 재료는 열 또는 빛의 적용을 필요로 하지 않는 자체-경화성(self-curing)일 수 있다는 점을 이해할 수 있다.
도 5를 참조하면, 도 4의 구조체에 접착 층(106)이 형성된 후의 단면도가 도시되어 있다. 접착 층(106)은 테이프 또는 필름을 위한 롤링 또는 가압과, 코팅층을 위한 스핀 코팅, 분무 또는 스크린 인쇄에 의해 형성될 수 있다.
도 6을 참조하면, 도 5의 구조체에 대하여 접착 층(106)의 부분 또는 완전 경화 후의 단면도가 도시되어 있다. 접착 층(106)의 부분 또는 완전 경화를 위하여, 열원 또는 광원(600)이 열 또는 빛(602)을 가한다. 접착 재료는 열 또는 빛(602)의 적용을 필요로 하지 않는 자체-경화성일 수 있다는 점을 이해할 수 있다.
도 7을 참조하면, 도 6의 구조체에 대하여 웨이퍼를 장착 및 절단하고 개별 반도체 칩(102)을 형성한 후의 단면도가 도시되어 있다. 응력-완화 층(104)과 접착 층(106)을 구비하는 웨이퍼(200)는 절단용 테이프(dicing tape)(700)에 장착되고, 이 구조체가 선(702)을 따라 절단되어 반도체 칩(102)을 형성한다.
도 8을 참조하면, 다이 부착 후의 반도체 칩(102)이 도시되어 있다. 반도체 칩(102)은 응력-완화 층(104) 위에 위치하고, 응력 완화 층은 접착 층(106) 위에 위치한다. 접착 층(106)은 리드프레임(108)에 다이 부착되며, 반도체 칩(102)은 리드핑거(108)들 사이의 상방에 배치된다. 일반적으로, 이 시점에서, 리드핑거(108)는 선택적인 리드프레임 테이프(800) 상에 장착된 리드프레임(도시 생략)의 일부이다.
도 9를 참조하면, 응력 완화 층(104)과 접착 층(106)의 완전 경화중의 도 8의 구조체가 도시되어 있다. 완전 경화를 위하여 열원 또는 광원(900)이 열 또는 빛(902)을 가한다. 이러한 완전 경화는 선택적이며, 선행 공정에서 부분 경화가 채용되었을 경우에만 사용된다는 점을 이해할 수 있다.
도 10을 참조하면, 도 9의 구조체에 대하여 반도체 칩(102)과 리드핑거(108) 사이의 본드 와이(110)의 와이어 본딩 후의 단면도가 도시되어 있다.
도 11을 참조하면, 도 10에 대하여 봉입 후의 단면도를 나타낸다. 봉입체(112)는 반도체 칩(102), 응력-완화 층(104), 접착 층(106), 리드핑거(108) 및 본드 와이어(110)를 봉입한다.
선택적으로, 응력-완화 층(104)과 접착 층(106)의 경화 완료는 봉입 공정 후에 이루어질 수 있다는 점에 유의하여야 한다.
도 12를 참조하면, 도 11의 구조체에서의 리드프레임 테이프(800) 제거 및 집적회로 패키지 시스템(100)으로의 개별화 후의 단면도가 도시되어 있다.
도 13을 참조하면, 본 발명의 제2 실시예에서의 집적회로 패키지 시스템(1300)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(1300)은 리드프레임(108) 상방의 반도체 칩(102)을 포함한다.
반도체 칩(102)은 응력-완화 층(104)과, 접착 층(106)의 접착 층 구역(adhesion layer portion)(1302)을 구비하며, 접착 층 구역은 반도체 칩(102)의 절단면(diced side)(1306)에 인접한다. CTE 불일치가 발생하는 재료를 최소한으로 제공함으로써 웨이퍼 휨을 방지하기 위하여, 단지 리드핑거(108) 상방의 응력-완화 층(104) 상에 선택적으로 형성된다.
반도체 칩(102)은 본드 와이어(110)에 의해 리드핑거(108)에 접속되고 봉입체(1304) 내에 봉입된다.
도 14를 참조하면, 본 발명의 제3 실시예에서의 집적회로 패키지 시스템(1400)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(1400)은 반도체 칩(102)과 응력-완화 층(104)을 포함한다.
응력-완화 층(104) 아래에는 상당히 두꺼운 접착 층(1402)이 배치된다. 접착 층(1402)은 리드핑거(108)의 측부(side)에 걸쳐 형성되기에 충분할 정도로 두껍다. 접착 층(1402)은, 리드프레임(108)의 상부에 접합될 뿐만 아니라, 리드프레임(108)의 측부에도 접합되어 리드프레임(108)을 효과적으로 덮는다. 이는 리드핑거에 대하여 리드-잠금(lead-locking) 기능을 제공하고, 와이어 본딩 중에 리드핑거의 진동(bouncing) 문제를 해소한다.
반도체 칩(102)은 본드 와이어(110)에 의해 리드핑거(108)에 와이어 본딩되고, 구조체는 봉입체(1404) 내에 봉입된다.
도 15를 참조하면, 본 발명의 제4 실시예에서의 집적회로 패키지 시스템(1500)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(1500)은 반도체 칩(102), 응력-완화 층(104) 및 접착 층(106)을 포함한다.
접착 층(106) 아래에는 추가 응력-완화 층(1502)이 배치된다. 추가 응력-완화 층(1502)은 웨이퍼 휨을 더욱 제거하는 데에 도움이 된다.
반도체 칩(102)은 본드 와이어(110)에 의해 리드핑거(108)에 와이어 본딩되 고, 구조체는 봉입체(1504) 내에 봉입된다.
도 16을 참조하면, 집적회로 패키지 시스템(100)을 제조하기 위한 집적회로 패키징 방법(1600)의 흐름도가 도시되어 있다. 집적회로 패키징 방법(1600)은, 블록 1602에서 활성면과 배면을 구비하는 집적회로 웨이퍼를 제공하는 단계와, 블록 1604에서 배면 상에 응력-완화 층을 형성하는 단계와, 블록 1606에서 집적회로 웨이퍼를 반도체 칩으로 절단하여, 배면에 응력-완화 층과 접착 층을 구비하는 반도체 칩을 형성하는 단계와, 블록 1610에서 반도체 칩을 리드핑거 상방에 장착하는 단계를 포함한다.
따라서, 본 발명의 집적회로 패키지 시스템과 방법은, 이제까지 알려지지 않았고 이용 가능하지 않았던 중요한 해결안, 성능 및 기능적 특징을 제공한다. 그에 따른 공정과 구성은, 간결하고 비용 효율적이고 복잡하지 않고 상당히 용도가 넓고 정확하고 감도가 우수하고 효과적이며, 편리하고 효율적이고 경제적인 제조, 응용 및 활용을 위하여 공지의 구성요소를 채용함으로써 구현될 수 있다.
최량의 특정 실시예와 함께 본 발명이 설명되었으며, 당해 분야의 기술자에게는 전술한 설명에 기초하여 많은 대체예, 수정예 및 변경예가 명백하다는 점을 이해하여야 한다. 따라서, 본 발명은 첨부된 청구범위 내에 속하는 그러한 대체예, 수정예 및 변경예를 모두 포함하는 것으로 의도된다. 본 명세서에 이제까지 기재되거나 첨부 도면에 도시된 모든 사항들은 예시적이고 비제한적인 의미로 해석되어야 한다.
도 1은 본 발명의 제1 실시예에서의 집적회로 패키지 시스템의 단면도.
도 2는 본 발명의 제1 실시예에 따른 제조의 중간 단계에서의 웨이퍼의 단면도.
도 3은 도 2의 구조체 상에 응력-완화 층을 형성한 후의 단면도.
도 4는 응력-완화 층의 부분 경화 또는 완전 경화 중의 도 3 구조체의 단면도.
도 5는 도 4의 구조체 상에 접착 층을 형성한 후의 단면도.
도 6은 접착 층의 부분 또는 완전 경화 중의 도 5의 구조체의 단면도.
도 7은 도 6의 구조체에 대하여 웨이퍼 장착 및 절단과 개별적인 반도체 칩 형성 후의 단면도.
도 8은 다이 부착 후의 반도체 칩의 단면도.
도 9는 응력-완화 층과 접착 층의 경화 완료 중의 도 8의 구조체의 단면도.
도 10은 도 9의 구조체에 대하여 반도체 칩과 리드핑거 사이의 와이어 본딩 후의 단면도.
도 11은 도 10의 구조체에 대하여 봉입 후의 단면도.
도 12는 도 11의 구조체에 대하여 리드프레임 테이프 제거 및 집적회로 패키지 시스템의 개별화 후의 단면도.
도 13은 본 발명의 제2 실시예에서의 집적회로 패키지 시스템의 단면도.
도 14는 본 발명의 제3 실시예에서의 집적회로 패키지 시스템의 단면도.
도 15는 본 발명의 제4 실시예에서의 집적회로 패키지 시스템의 단면도.
도 16은 집적회로 패키지 시스템을 제조하기 위한 집적회로 패키징 방법의 흐름도.
<도면의 주요 부분에 대한 부호 설명>
100: 집적회로 패키지 시스템 102: 반도체 칩
104: 응력-완화 층 106: 접착 층
108: 리드핑거(전기 상호접속부) 110: 본드 와이어
112: 봉입체 200: 웨이퍼
300: 웨이퍼의 활성면 302: 웨이퍼의 배면
400: 열원 또는 광원 402: 열 또는 빛
700: 절단용 테이프 800: 리드프레임 테이프
1302: 접착 층 구역 1502: 추가 응력-완화 층

Claims (10)

  1. 집적회로 패키징 방법(1600)으로서,
    배면(302)을 구비한 집적회로 웨이퍼(200)를 제공하는 단계,
    집적회로 웨이퍼(200)의 배면(302)에 응력-완화 층(104)을 형성하는 단계,
    응력-완화 층(104) 상에 접착 층(106)을 형성하는 단계,
    집적회로 웨이퍼(200)를 반도체 칩(102)으로 절단하여, 배면에(302) 응력-완화 층(104)과 접착 층(106)을 구비하는 반도체 칩(102)을 형성하는 단계, 및
    반도체 칩(102)을 전기 상호접속부(108) 상방에 장착하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  2. 제1항에 있어서,
    접착 층(106) 형성 중에, 응력-완화 층(104)의 선정된 영역에 접착 층(106)을 형성하고,
    집적회로 웨이퍼(200) 절단 중에, 반도체 칩(102)의 절단면(1306) 근방에만 접착 층(106) 구역을 남겨 두고,
    반도체 칩(102) 장착 중에, 접착 층(106) 구역을 전기 상호접속부(108) 상에 장착하는 것을 특징으로 하는 집적회로 패키징 방법.
  3. 제1항 또는 제2항에 있어서,
    접착 층(106) 형성 중에, 응력-완화 층(104)보다 두꺼운 접착 층(106)을 형성하고,
    반도체 칩(102) 장착 중에, 접착 층(106)을 전기 상호접속부(108) 상에 장착하고 전기 상호접속부의 측부도 덮도록 하는 것을 특징으로 하는 집적회로 패키징 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    접착 층(106) 상에 추가 응력-완화 층(1502)을 형성하는 단계를 또한 포함하며,
    반도체 칩(102) 장착 중에, 추가 응력-완화 층(1502)을 전기 상호접속부(108) 상에 장착하는 것을 특징으로 하는 집적회로 패키징 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    반도체 칩(102)을 본드 와이어(110)로 전기 상호접속부(108)에 전기적으로 접속시키는 단계와,
    전기 상호접속부(108)의 일부가 노출된 상태로, 전기 상호접속부(108), 반도체 칩(102) 및 본드 와이어(110)를 봉입하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  6. 집적회로 패키지 시스템(100)으로서,
    반도체 칩(102),
    반도체 칩(102) 상의 응력-완화 층(104),
    응력-완화 층(104) 상의 접착 층(106), 및
    접착 층(106)에 접합된 전기 상호접속부(108)를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  7. 제6항에 있어서,
    접착 층(106)은 반도체 칩(102)의 절단면(1306) 근방에 응력-완화 층(104)의 선정된 영역에 존재하고,
    반도체 칩(102)은 접착 층(106)에 의해 전기 상호접속부(108) 상에 장착되어 있는 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제6항 또는 제7항에 있어서,
    접착 층(106)은 응력-완화 층(104)보다 두껍고,
    접착 층(106)은 전기 상호접속부(108) 상에서 측부도 덮도록 구성되어 있는 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    접착 층(106) 상에 추가 응력-완화 층(1502)을 또한 포함하며,
    추가 응력-완화 층(1502)은 반도체 칩(102)을 전기 상호접속부(108) 상에 유 지시키는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    반도체 칩(102)을 전기 상호접속부(108)에 전기 접속시키는 본드 와이어(110)와,
    반도체 칩(102), 본드 와이어(110) 및 전기 상호접속부(108)를 봉입하는 봉입체(112)를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
KR1020080092370A 2007-09-20 2008-09-19 휨 발생이 없는 칩을 구비한 집적회로 패키지 시스템 Ceased KR20090031315A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/858,554 2007-09-20
US11/858,554 US7892894B2 (en) 2007-09-20 2007-09-20 Method of manufacturing integrated circuit package system with warp-free chip

Publications (1)

Publication Number Publication Date
KR20090031315A true KR20090031315A (ko) 2009-03-25

Family

ID=40470749

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080092370A Ceased KR20090031315A (ko) 2007-09-20 2008-09-19 휨 발생이 없는 칩을 구비한 집적회로 패키지 시스템

Country Status (4)

Country Link
US (2) US7892894B2 (ko)
KR (1) KR20090031315A (ko)
SG (2) SG151203A1 (ko)
TW (2) TWI412092B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111769040A (zh) * 2020-06-19 2020-10-13 济南晶正电子科技有限公司 一种压电晶片离子注入的方法、注入片、压电薄膜及电子元器件

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8942112B2 (en) * 2008-02-15 2015-01-27 Cisco Technology, Inc. System and method for providing selective mobility invocation in a network environment
JP5700927B2 (ja) * 2008-11-28 2015-04-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
US7927921B2 (en) * 2009-05-27 2011-04-19 Microchip Technology Incorporated Semiconductor die attachment method using non-conductive screen print and dispense adhesive
US8779569B2 (en) 2010-01-18 2014-07-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP5337110B2 (ja) * 2010-06-29 2013-11-06 株式会社東芝 半導体記憶装置
US8841173B2 (en) 2011-10-20 2014-09-23 Stats Chippac Ltd. Integrated circuit packaging system with leadframe lead array routing and method of manufacture thereof
US8927334B2 (en) 2012-09-25 2015-01-06 International Business Machines Corporation Overcoming chip warping to enhance wetting of solder bumps and flip chip attaches in a flip chip package
US9123732B2 (en) * 2012-09-28 2015-09-01 Intel Corporation Die warpage control for thin die assembly
KR102351257B1 (ko) 2014-07-07 2022-01-17 삼성전자주식회사 잔류응력을 갖는 반도체 패키지 및 그 제조방법
US9633874B1 (en) 2014-07-17 2017-04-25 Altera Corporation Package substrate warpage reshaping apparatus and method
US9613915B2 (en) 2014-12-02 2017-04-04 International Business Machines Corporation Reduced-warpage laminate structure
KR102389482B1 (ko) 2017-12-04 2022-04-21 삼성전자주식회사 이미지 센서 패키지 및 이미지 센싱 모듈
KR102498148B1 (ko) * 2018-09-20 2023-02-08 삼성전자주식회사 반도체 장치의 제조 방법
US11616027B2 (en) 2019-12-17 2023-03-28 Analog Devices International Unlimited Company Integrated circuit packages to minimize stress on a semiconductor die

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4772935A (en) * 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
KR970008355B1 (ko) * 1992-09-29 1997-05-23 가부시키가이샤 도시바 수지밀봉형 반도체장치
US5528076A (en) * 1995-02-01 1996-06-18 Motorola, Inc. Leadframe having metal impregnated silicon carbide mounting area
US5796159A (en) * 1995-11-30 1998-08-18 Analog Devices, Inc. Thermally efficient integrated circuit package
JP3561821B2 (ja) * 1995-12-01 2004-09-02 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
US6277225B1 (en) * 1996-03-13 2001-08-21 Micron Technology, Inc. Stress reduction feature for LOC lead frame
KR100300666B1 (ko) * 1997-08-04 2001-10-27 기타지마 요시토시 수지밀봉형반도체장치와거기에사용되는회로부재및회로부재의제조방법
US5929514A (en) * 1998-05-26 1999-07-27 Analog Devices, Inc. Thermally enhanced lead-under-paddle I.C. leadframe
US6168975B1 (en) * 1998-06-24 2001-01-02 St Assembly Test Services Pte Ltd Method of forming extended lead package
JP2000114424A (ja) * 1998-09-29 2000-04-21 Kyocera Corp 半導体素子実装基板
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
US6225683B1 (en) * 1999-05-14 2001-05-01 Analog Devices, Inc. Die size-increasing integrated circuit leads and thermally enhanced leadframe
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
JP3827520B2 (ja) * 2000-11-02 2006-09-27 株式会社ルネサステクノロジ 半導体装置
US7064420B2 (en) * 2002-09-30 2006-06-20 St Assembly Test Services Ltd. Integrated circuit leadframe with ground plane
US6943061B1 (en) * 2004-04-12 2005-09-13 Ns Electronics Bangkok (1993) Ltd. Method of fabricating semiconductor chip package using screen printing of epoxy on wafer
US7129569B2 (en) * 2004-04-30 2006-10-31 St Assembly Test Services Ltd. Large die package structures and fabrication method therefor
US7161232B1 (en) * 2004-09-14 2007-01-09 National Semiconductor Corporation Apparatus and method for miniature semiconductor packages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111769040A (zh) * 2020-06-19 2020-10-13 济南晶正电子科技有限公司 一种压电晶片离子注入的方法、注入片、压电薄膜及电子元器件

Also Published As

Publication number Publication date
TWI493632B (zh) 2015-07-21
TW200919598A (en) 2009-05-01
US20110121466A1 (en) 2011-05-26
US8421197B2 (en) 2013-04-16
US7892894B2 (en) 2011-02-22
TW201237970A (en) 2012-09-16
SG170099A1 (en) 2011-04-29
TWI412092B (zh) 2013-10-11
US20090079049A1 (en) 2009-03-26
SG151203A1 (en) 2009-04-30

Similar Documents

Publication Publication Date Title
KR20090031315A (ko) 휨 발생이 없는 칩을 구비한 집적회로 패키지 시스템
KR101805114B1 (ko) 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법
TWI464812B (zh) 具有倒裝晶片之積體電路封裝件系統
US8420447B2 (en) Integrated circuit packaging system with flipchip leadframe and method of manufacture thereof
US8710675B2 (en) Integrated circuit package system with bonding lands
US8043894B2 (en) Integrated circuit package system with redistribution layer
US20090072363A1 (en) Integrated circuit package-in-package system with leads
KR101440933B1 (ko) 범프 기술을 이용하는 ｉｃ 패키지 시스템
US20090315164A1 (en) Integrated circuit package system with wire-in-film encapsulation
US9059074B2 (en) Integrated circuit package system with planar interconnect
US7968995B2 (en) Integrated circuit packaging system with package-on-package and method of manufacture thereof
US7977779B2 (en) Mountable integrated circuit package-in-package system
US8471374B2 (en) Integrated circuit package system with L-shaped leadfingers
US8129827B2 (en) Integrated circuit package system with package encapsulation having recess
KR101286571B1 (ko) 반도체 패키지 제조방법 및 반도체 패키지
US8981577B2 (en) Integrated circuit packaging system with interconnect and method of manufacture thereof
US8766428B2 (en) Integrated circuit packaging system with flip chip and method of manufacture thereof
US8390110B2 (en) Integrated circuit packaging system with cavity and method of manufacture thereof
TWI470703B (zh) 具高密度外部互連之積體電路封裝系統
US7863102B2 (en) Integrated circuit package system with external interconnects within a die platform
KR101290666B1 (ko) 반도체 패키지 제조방법 및 반도체 패키지
US7420265B2 (en) Integrated circuit package system with integrated circuit support

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

AMND Amendment
J201 Request for trial against refusal decision
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PJ0201 Trial against decision of rejection

St.27 status event code: A-3-3-V10-V11-apl-PJ0201

PB0901 Examination by re-examination before a trial

St.27 status event code: A-6-3-E10-E12-rex-PB0901

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial

St.27 status event code: N-3-6-B10-B17-rex-PB0601

J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20150302

Effective date: 20151023

PJ1301 Trial decision

St.27 status event code: A-3-3-V10-V15-crt-PJ1301

Decision date: 20151023

Appeal event data comment text: Appeal Kind Category : Appeal against decision to decline refusal, Appeal Ground Text : 2008 0092370

Appeal request date: 20150302

Appellate body name: Patent Examination Board

Decision authority category: Office appeal board

Decision identifier: 2015101001156

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000