JP2010287706A - Semiconductor integrated circuit device - Google Patents
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Abstract
【課題】対称配置される回路の特性バラツキを低減する。
【解決手段】固体撮像装置７０では、中央部に設けられる画素領域２０の上端側に並列配置される複数の増幅回路が、画素領域２０の下端側に並列配置される複数の増幅回路に対して対称配置される。増幅回路はゲート長寸法が同一で並列配置される第１及び第２のフィンガーを有するトランジスタから構成される。第２のフィンガーのチャネル長方向は、第１のフィンガーのチャネル方向の逆方向である。画素領域２０の上端側の増幅回路のトランジスタのチャネル長方向は、画素領域２０の下端側の増幅回路のトランジスタのチャネル長方向と同一に設定される。
【選択図】 図３Variations in characteristics of circuits arranged symmetrically are reduced.
In a solid-state imaging device, a plurality of amplifier circuits arranged in parallel on the upper end side of a pixel region provided in the central portion are compared with a plurality of amplifier circuits arranged in parallel on the lower end side of the pixel region. Symmetrical arrangement. The amplifier circuit is composed of a transistor having the same gate length dimension and having first and second fingers arranged in parallel. The channel length direction of the second finger is opposite to the channel direction of the first finger. The channel length direction of the transistor of the amplifier circuit on the upper end side of the pixel region 20 is set to be the same as the channel length direction of the transistor of the amplifier circuit on the lower end side of the pixel region 20.
[Selection] Figure 3
Description
本発明は、半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device.
増幅回路、コンパレータ、カレントミラー回路などのアナログ回路は、半導体集積回路装置の入出力部などに多用される。例えば、固体撮像装置では複数の画素が行列状に配置される画素領域に対して、差動型増幅回路が画素領域の上端側及び下端側に複数配置される。上端側の差動型増幅回路と下端側の差動型増幅回路は、同一レイアウト構成をなし、画素領域を中心に線対称に配置される（例えば、特許文献１参照。）。 Analog circuits such as an amplifier circuit, a comparator, and a current mirror circuit are frequently used in an input / output unit of a semiconductor integrated circuit device. For example, in a solid-state imaging device, a plurality of differential amplifier circuits are arranged on the upper end side and the lower end side of a pixel region with respect to a pixel region in which a plurality of pixels are arranged in a matrix. The differential amplifier circuit on the upper end side and the differential amplifier circuit on the lower end side have the same layout configuration, and are arranged symmetrically with respect to the pixel region (see, for example, Patent Document 1).
特許文献１などに記載される固体撮像装置では、差動型増幅回路がカレントミラー回路、差動対、及び定電流源から構成される。水平方向に配置される画素領域に対して、差動型増幅回路のカレントミラー回路、差動対、及び定電流源を構成する絶縁ゲート型電界効果トランジスタのチャネル長方向が垂直方向に配置される場合、上端側及び下端側に線対称に配置される絶縁ゲート型電界効果トランジスタのチャネル長方向が異なるという問題点がある。絶縁ゲート型電界効果トランジスタのチャネル長方向が異なると、ウエーハの面方位や製造工程中でのイオン注入（例えば、チャネリング対策としての７度オフ角度のイオン注入）などの影響により、絶縁ゲート型電界効果トランジスタの閾値電圧のバラツキの増大によるオフセット電圧が発生し、差動バラツキによる出力電流のバラツキが発生するという問題点が生じる。また、画素領域を中心にして、上端側の差動型増幅回路と下端側の差動型増幅回路を点対称に配置すると、上端側及び下端側に点対称に配置される絶縁ゲート型電界効果トランジスタの垂直方向及び水平方向のチャネル長方向が異なるという問題点がある。この場合でもオフセット電圧の発生や出力電流のバラツキが発生するという問題点が生じる。
In the solid-state imaging device described in
本発明は、対称配置される回路の特性バラツキを低減する半導体集積回路装置を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit device that reduces variations in the characteristics of symmetrically arranged circuits.
本発明の一態様の半導体集積回路装置は、第１の絶縁ゲート型電界効果トランジスタを有する第１の回路と、前記第１の絶縁ゲート型電界効果トランジスタと離間して対称配置され、前記第１の絶縁ゲート型電界効果トランジスタと同一チャネル型でチャネル長方向が同一方向に設定される第２の絶縁ゲート型電界効果トランジスタを有し、前記第１の回路と離間して線対称或いは点対称に配置される第２の回路とを具備することを特徴とする。 A semiconductor integrated circuit device according to one embodiment of the present invention includes a first circuit including a first insulated gate field effect transistor, a symmetrical arrangement spaced apart from the first insulated gate field effect transistor, and the first circuit The second insulated gate field effect transistor has the same channel type as that of the insulated gate field effect transistor and the channel length direction is set in the same direction, and is separated from the first circuit in line symmetry or point symmetry. And a second circuit to be arranged.
更に、本発明の他態様の半導体集積回路装置は、ゲート長寸法が同一で、並列配置される第１及び第２のフィンガーが設けられ、前記第２のフィンガーのチャネル長方向が前記第１のフィンガーのチャネル長方向とは逆方向である第１の絶縁ゲート型電界効果トランジスタを有する第１の回路と、ゲート長寸法が前記第１及び第２のフィンガーと同一で、並列配置される第３及び第４のフィンガーが設けられ、前記第３のフィンガーは前記第１のフィンガーに対して対称配置され、前記第４のフィンガーは前記第２のフィンガーに対して対称配置され、前記第４のフィンガーのチャネル長方向が前記第３のフィンガーのチャネル長方向とは逆方向であり、前記第１の絶縁ゲート型電界効果トランジスタと離間して対称配置され、前記第１の絶縁ゲート型電界効果トランジスタと同一チャネル型の第２の絶縁ゲート型電界効果トランジスタを有し、前記第１の回路と離間して線対称或いは点対称に配置される第２の回路とを具備し、前記第２の絶縁ゲート型電界効果トランジスタのチャネル長方向が前記第１の絶縁ゲート型電界効果トランジスタのチャネル長方向と同一に設定されることを特徴とする。 Furthermore, the semiconductor integrated circuit device according to another aspect of the present invention is provided with first and second fingers having the same gate length dimension and arranged in parallel, wherein the channel length direction of the second finger is the first length. A first circuit having a first insulated gate field effect transistor in a direction opposite to the channel length direction of the finger, and a third circuit arranged in parallel with the same gate length dimension as the first and second fingers. And a fourth finger, wherein the third finger is arranged symmetrically with respect to the first finger, the fourth finger is arranged symmetrically with respect to the second finger, and the fourth finger The channel length direction of the third finger is opposite to the channel length direction of the third finger, and is symmetrically disposed apart from the first insulated gate field effect transistor. A second insulated gate field effect transistor having the same channel type as the gate type field effect transistor, and a second circuit arranged in line symmetry or point symmetry spaced apart from the first circuit, The channel length direction of the second insulated gate field effect transistor is set to be the same as the channel length direction of the first insulated gate field effect transistor.
本発明によれば、対称配置される回路の特性バラツキを低減する半導体集積回路装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor integrated circuit device that reduces variations in the characteristics of symmetrically arranged circuits.
以下本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
まず、本発明の実施例１に係る半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路装置としての固体撮像装置を示す回路図、図２は増幅回路を示す回路図、図３は増幅回路を示す概略平面図、図４は比較例の増幅回路を示す概略平面図である。本実施例では、線対称に配置される増幅回路を２フィンガー構造で、ドレインをフィンガーの間に設け、ソースを両端に設けたトランジスタで構成している。
First, a semiconductor integrated circuit device according to
図１に示すように、固体撮像装置７０には、画素領域２０、増幅部２ａ、増幅部２ｂ、垂直走査回路３、定電流源４ａ、及び定電流源４ｂが設けられる。固体撮像装置７０は、ＣＭＯＳで構成されるエリアイメージセンサであり、ビデオカメラ、スチルカメラ、携帯端末などに適用される。
As shown in FIG. 1, the solid-
固体撮像装置７０では、複数の画素（画素１ａ乃至１ｄ、・・・）が行列状に配置される画素領域２０が中央部に配置され、画素領域２０の左端側に垂直走査回路３が配置され、画素領域２０の上端側に複数の増幅部（増幅部２ｂ、・・・）が並列配置され、画素領域２０の下端側に複数の増幅部（増幅部２ａ、・・・）が並列配置される。増幅部２ｂは、画素領域２０を中心として、増幅部２ａに対して対称配置される。
In the solid-
定電流源４ａは、一端が画素１ａ、画素１ｃ、及び増幅部２ａの垂直信号線Ｌｓｓａに接続され、他端が接地電位である低電位側電源ＶＳＳに接続され、垂直信号線Ｌｓｓａに一定な電流を供給する。定電流源４ｂは、一端が画素１ｂ、画素１ｄ、及び増幅部２ｂの垂直信号線Ｌｓｓｂに接続され、他端が接地電位である低電位側電源ＶＳＳに接続され、垂直信号線Ｌｓｓｂに一定な電流を供給する。
The constant
垂直走査回路３は、画素領域２０の信号線Ｌａｄｒ、信号線Ｌｒｓｔ、及び信号線Ｌｒｅａｄに接続され、信号線Ｌａｄｒに制御信号であるアドレス信号、信号線Ｌｒｓｔに制御信号であるリセット信号、信号線Ｌｒｅａｄに制御信号であるリード信号をそれぞれ出力する。
The
画素１ａ乃至１ｄには、それぞれフォトダイオードＦＤ１とトランジスタＴｇ１乃至Ｔｇ４が設けられ、素子が同一配置される。画素１ａ乃至１ｄは、フォトダイオードＦＤ１で蓄積された電荷を転送する。画素１ｂは画素１ａの右端に隣接配置され、画素１ｃは画素１ａの上端に隣接配置され、画素１ｄは画素１ｃの右端に隣接配置される。
The
フォトダイオードＦＤ１は、カソードがトランジスタＴｇ１のソースに接続され、アノードが低電位側電源ＶＳＳに接続され、光を電荷に変換して蓄積する。トランジスタＴｇ１は、ゲートが信号線Ｌｒｅａｄに接続され、ドレインがトランジスタＴｇ２のゲート及びトランジスタＴｇ３のソースに接続される画素転送スイッチである。トランジスタＴｇ２は、ソースが垂直信号線（画素１ａ及び１ｃの場合が垂直信号線Ｌｓｓａ、画素１ｂ及び１ｄの場合が垂直信号線Ｌｓｓｂ）に接続され、ドレインがトランジスタＴｇ４のソースに接続されるアンプトランジスタである。トランジスタＴｇ３は、ゲートが信号線Ｌｒｓｔに接続され、ドレインが高電位側電源ＶＤＤに接続されるリセットスイッチである。トランジスタＴｇ４は、ゲートが信号線Ｌａｄｒに接続され、ドレインが高電位側電源ＶＤＤに接続されるアドレススイッチである。
The photodiode FD1 has a cathode connected to the source of the transistor Tg1 and an anode connected to the low-potential-side power source VSS, and converts light into electric charge and accumulates it. The transistor Tg1 is a pixel transfer switch whose gate is connected to the signal line Lread and whose drain is connected to the gate of the transistor Tg2 and the source of the transistor Tg3. The transistor Tg2 has a source connected to a vertical signal line (the vertical signal line Lssa in the case of the
増幅部２ａには、増幅回路ＡＰＭ１ａ、増幅回路ＡＰＭ２ａ、信号保持容量Ｃ１ａ乃至Ｃ３ａ、及びトランジスタＴａ１ａ乃至Ｔａ４ａが設けられる。増幅部２ａは、垂直信号線Ｌｓｓａを介して画素１ａ及び１ｃから読み出された画素情報を増幅処理し、増幅処理された画素情報を出力する。
The
トランジスタＴａ１ａは、ドレインが垂直信号線Ｌｓｓａに接続され、ゲートが信号線Ｌｓ１に接続され、ソースが信号保持容量Ｃ１ａ及びＣ２ａの一端に接続される。トランジスタＴａ２ａは、ドレインが信号線Ｌｖｒｅｆに接続され、ゲートが信号線Ｌｓ２に接続され、ソースが信号保持容量Ｃ１ａの他端に接続され、信号線Ｌｖｒｅｆを介してドレインに基準電圧Ｖｒｅｆが供給される。信号保持容量Ｃ１ａ及びＣ２ａは、電荷を蓄積する。 The transistor Ta1a has a drain connected to the vertical signal line Lssa, a gate connected to the signal line Ls1, and a source connected to one end of the signal holding capacitors C1a and C2a. The transistor Ta2a has a drain connected to the signal line Lvref, a gate connected to the signal line Ls2, a source connected to the other end of the signal holding capacitor C1a, and a reference voltage Vref supplied to the drain via the signal line Lvref. . The signal holding capacitors C1a and C2a accumulate electric charges.
トランジスタＴａ３ａは、ドレインが信号保持容量Ｃ２ａの他端及び増幅回路ＡＭＰ１ａの入力側に接続され、ゲートが信号線Ｌｓ３に接続され、ソースが増幅回路ＡＭＰ１ａの出力側及び信号保持容量Ｃ３ａの一端に接続される。信号保持容量Ｃ３ａは、電荷を蓄積する。増幅回路ＡＭＰ１ａは、入力側の信号を増幅して出力側に出力する。トランジスタＴａ４ａは、ドレインが信号保持容量Ｃ３ａの他端及び増幅回路ＡＭＰ２ａの入力側に接続され、ゲートが信号線Ｌｓ４に接続され、ソースが増幅回路ＡＭＰ２ａの出力側に接続される。増幅回路ＡＭＰ２ａは、入力側の信号を増幅して出力側に出力する。 The transistor Ta3a has a drain connected to the other end of the signal holding capacitor C2a and the input side of the amplifier circuit AMP1a, a gate connected to the signal line Ls3, and a source connected to the output side of the amplifier circuit AMP1a and one end of the signal holding capacitor C3a. Is done. The signal holding capacitor C3a accumulates charges. The amplifier circuit AMP1a amplifies the signal on the input side and outputs it to the output side. The transistor Ta4a has a drain connected to the other end of the signal holding capacitor C3a and the input side of the amplifier circuit AMP2a, a gate connected to the signal line Ls4, and a source connected to the output side of the amplifier circuit AMP2a. The amplifier circuit AMP2a amplifies the signal on the input side and outputs it to the output side.
増幅部２ｂには、増幅回路ＡＰＭ１ｂ、増幅回路ＡＰＭ２ｂ、信号保持容量Ｃ１ｂ乃至Ｃ３ｂ、及びトランジスタＴａ１ｂ乃至Ｔａ４ｂが設けられる。増幅部２ｂは、垂直信号線Ｌｓｓｂを介して画素１ｂ及び１ｄから読み出された画素情報を増幅処理し、増幅処理された画素情報を出力する。
The
トランジスタＴａ１ｂは、ドレインが垂直信号線Ｌｓｓｂに接続され、ゲートが信号線Ｌｓ１に接続され、ソースが信号保持容量Ｃ１ｂ及びＣ２ｂの一端に接続される。トランジスタＴａ２ｂは、ドレインが信号線Ｌｖｒｅｆに接続され、ゲートが信号線Ｌｓ２に接続され、ソースが信号保持容量Ｃ１ｂの他端に接続され、信号線Ｌｖｒｅｆを介してドレインに基準電圧Ｖｒｅｆが供給される。信号保持容量Ｃ１ｂ及びＣ２ｂは、電荷を蓄積する。 The transistor Ta1b has a drain connected to the vertical signal line Lssb, a gate connected to the signal line Ls1, and a source connected to one end of the signal holding capacitors C1b and C2b. The transistor Ta2b has a drain connected to the signal line Lvref, a gate connected to the signal line Ls2, a source connected to the other end of the signal holding capacitor C1b, and a reference voltage Vref supplied to the drain via the signal line Lvref. . The signal holding capacitors C1b and C2b accumulate electric charges.
トランジスタＴａ３ｂは、ドレインが信号保持容量Ｃ２ｂの他端及び増幅回路ＡＭＰ１ｂの入力側に接続され、ゲートが信号線Ｌｓ３に接続され、ソースが増幅回路ＡＭＰ１ｂの出力側及び信号保持容量Ｃ３ｂの一端に接続される。信号保持容量Ｃ３ｂは、電荷を蓄積する。増幅回路ＡＭＰ１ｂは、入力側の信号を増幅して出力側に出力する。トランジスタＴａ４ｂは、ドレインが信号保持容量Ｃ３ｂの他端及び増幅回路ＡＭＰ２ｂの入力側に接続され、ゲートが信号線Ｌｓ４に接続され、ソースが増幅回路ＡＭＰ２ｂの出力側に接続される。増幅回路ＡＭＰ２ｂは、入力側の信号を増幅して出力側に出力する。 The transistor Ta3b has a drain connected to the other end of the signal holding capacitor C2b and the input side of the amplifier circuit AMP1b, a gate connected to the signal line Ls3, and a source connected to the output side of the amplifier circuit AMP1b and one end of the signal holding capacitor C3b. Is done. The signal holding capacitor C3b accumulates charges. The amplifier circuit AMP1b amplifies the signal on the input side and outputs it to the output side. The transistor Ta4b has a drain connected to the other end of the signal holding capacitor C3b and the input side of the amplifier circuit AMP2b, a gate connected to the signal line Ls4, and a source connected to the output side of the amplifier circuit AMP2b. The amplifier circuit AMP2b amplifies the signal on the input side and outputs it to the output side.
ここで、増幅回路ＡＰＭ１ｂ及び増幅回路ＡＰＭ２ｂは、画素領域２０を中心として、増幅回路ＡＰＭ１ａ及び増幅回路ＡＰＭ２ａに対して対称配置される。
Here, the amplifier circuit APM1b and the amplifier circuit APM2b are arranged symmetrically with respect to the amplifier circuit APM1a and the amplifier circuit APM2a with the
増幅回路ＡＰＭ１ａ、増幅回路ＡＰＭ２ａ、増幅回路ＡＰＭ１ｂ、及び増幅回路ＡＰＭ２ｂは、同様な動作を行い、同様な特性を有する。トランジスタＴａ１ａ乃至Ｔａ４ａ、トランジスタＴａ１ｂ乃至Ｔａ４ｂ、Ｔｇ１乃至Ｔｇ４には、ＮｃｈＭＯＳトランジスタを用いているが、代わりにＮｃｈＭＩＳトランジスタを用いてもよい。なお、ゲートがシリコン酸化膜から構成されるＭＯＳトランジスタとゲートがシリコン酸化膜以外の絶縁膜などから構成されるＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタと呼称される。 The amplifier circuit APM1a, the amplifier circuit APM2a, the amplifier circuit APM1b, and the amplifier circuit APM2b perform similar operations and have similar characteristics. NchMOS transistors are used for the transistors Ta1a to Ta4a, the transistors Ta1b to Ta4b, and Tg1 to Tg4, but NchMIS transistors may be used instead. A MOS transistor whose gate is made of a silicon oxide film and a MIS transistor whose gate is made of an insulating film other than a silicon oxide film are called insulated gate field effect transistors.
図２に示すように、画素領域２０の下端側の増幅部２ａに設けられる増幅回路ＡＭＰ１ａ及び増幅回路ＡＭＰ２ａには、カレントミラー回路１１ａ、差動対１２ａ、及び定電流源１３ａがそれぞれ設けられる。増幅回路ＡＭＰ１ａ及び増幅回路ＡＭＰ２ａでは、低電位側電源ＶＳＳが図中上側に配置され、高電位側電源ＶＤＤが図中下側に配置され、定電流源１３ａが図中上側（低電位側電源ＶＳＳ側）に配置され、カレントミラー回路１１ａが図中下側（高電位側電源ＶＤＤ側）に配置される。
As shown in FIG. 2, a
カレントミラー回路１１ａには、トランジスタＴＲ１ａ及びＴＲ２ａが設けられる。差動対１２ａには、トランジスタＴＲ３ａ及びＴＲ４ａが設けられる。定電流源１３ａにはトランジスタＴＲ５ａが設けられる。
Transistors TR1a and TR2a are provided in the
トランジスタＴＲ１ａは、ソースが高電位側電源ＶＤＤに接続され、ゲートがドレインに接続される。トランジスタＴＲ２ａは、ソースが高電位側電源ＶＤＤに接続され、ゲートがトランジスタＴＲ１ａのゲートに接続される。トランジスタＴＲ３ａは、ドレインがトランジスタＴＲ１ａのドレインに接続され、ゲートに入力信号Ｓｐｉｎが入力される。トランジスタＴＲ４ａは、ドレインがトランジスタＴＲ２ａのドレインに接続され、ゲートに入力信号Ｓｍｉｎが入力される。トランジスタＴＲ５ａは、ドレインがトランジスタＴＲ３ａ及び４ａのソースに接続され、ゲートにバイアス電圧Ｖｂｉａｓが入力され、ソースが低電位側電源ＶＳＳに接続される。 The transistor TR1a has a source connected to the high potential side power supply VDD and a gate connected to the drain. The transistor TR2a has a source connected to the high potential side power supply VDD and a gate connected to the gate of the transistor TR1a. The transistor TR3a has a drain connected to the drain of the transistor TR1a, and an input signal Spin is input to the gate. The transistor TR4a has a drain connected to the drain of the transistor TR2a, and an input signal Smin is input to the gate. The transistor TR5a has a drain connected to the sources of the transistors TR3a and 4a, a gate to which the bias voltage Vbias is input, and a source connected to the low potential side power source VSS.
画素領域２０の上端側の増幅部２ｂに設けられる増幅回路ＡＭＰ１ｂ及び増幅回路ＡＭＰ２ｂには、カレントミラー回路１１ｂ、差動対１２ｂ、及び定電流源１３ｂがそれぞれ設けられる。増幅回路ＡＭＰ１ｂ及び増幅回路ＡＭＰ２ｂでは、高電位側電源ＶＤＤが図中上側に配置され、低電位側電源ＶＳＳが図中下側に配置され、定電流源１３ｂが図中下側（低電位側電源ＶＳＳ側）に配置され、カレントミラー回路１１ｂが図中上側（高電位側電源ＶＤＤ側）に配置される。
The amplifier circuit AMP1b and the amplifier circuit AMP2b provided in the
カレントミラー回路１１ｂには、トランジスタＴＲ１ｂ及びＴＲ２ｂが設けられる。差動対１２ｂには、トランジスタＴＲ３ｂ及びＴＲ４ｂが設けられる。定電流源１３ｂにはトランジスタＴＲ５ｂが設けられる。
Transistors TR1b and TR2b are provided in the
トランジスタＴＲ１ｂは、ソースが高電位側電源ＶＤＤに接続され、ゲートがドレインに接続される。トランジスタＴＲ２ｂは、ソースが高電位側電源ＶＤＤに接続され、ゲートがトランジスタＴＲ１ｂのゲートに接続される。トランジスタＴＲ３ｂは、ドレインがトランジスタＴＲ１ｂのドレインに接続され、ゲートに入力信号Ｓｐｉｎが入力される。トランジスタＴＲ４ｂは、ドレインがトランジスタＴＲ２ｂのドレインに接続され、ゲートに入力信号Ｓｍｉｎが入力される。トランジスタＴＲ５ｂは、ドレインがトランジスタＴＲ３ｂ及び４ｂのソースに接続され、ゲートにバイアス電圧Ｖｂｉａｓが入力され、ソースが低電位側電源ＶＳＳに接続される。 The transistor TR1b has a source connected to the high potential side power supply VDD and a gate connected to the drain. The transistor TR2b has a source connected to the high potential side power supply VDD and a gate connected to the gate of the transistor TR1b. The transistor TR3b has a drain connected to the drain of the transistor TR1b and an input signal Spin input to the gate. The transistor TR4b has a drain connected to the drain of the transistor TR2b and an input signal Smin input to the gate. The transistor TR5b has a drain connected to the sources of the transistors TR3b and 4b, a gate to which the bias voltage Vbias is input, and a source connected to the low potential side power source VSS.
ここで、トランジスタＴＲ１ａ、トランジスタＴＲ２ａ、トランジスタＴＲ１ｂ、及びトランジスタＴＲ２ｂには、ＰｃｈＭＯＳトランジスタを用いているが代わりにＰｃｈＭＩＳトランジスタを用いてもよい。トランジスタＴＲ３ａ乃至５ａ、及びトランジスタＴＲ３ｂ乃至５ｂには、ＮｃｈＭＯＳトランジスタを用いているが、代わりにＮｃｈＭＩＳトランジスタを用いてもよい。 Here, PchMOS transistors are used for the transistors TR1a, TR2a, TR1b, and TR2b, but PchMIS transistors may be used instead. NchMOS transistors are used as the transistors TR3a to 5a and the transistors TR3b to 5b, but NchMIS transistors may be used instead.
図３に示すように、固体撮像装置７０のパターンレイアウトでは、図中の中央部に画素領域２０が水平方向に配置される。ここでは、素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤのみ表示し、他のレイヤ（例えば、ウエル、ビア、２層目配線等）は図示及び説明を省略する。
As shown in FIG. 3, in the pattern layout of the solid-
画素領域２０の下端側には、上下方向に配置される定電流源１３ａ、差動対１２ａ、及びカレントミラー回路１１ａから構成される増幅回路が水平方向に多数隣接配置される（増幅回路ＡＭＰ１ａ、増幅回路ＡＭＰ２ａ、・・・）。定電流源１３ａが画素領域２０に隣接配置され、差動対１２ａが定電流源１３ａに隣接配置され、カレントミラー回路１１ａが差動対１２ａに隣接配置される。
On the lower end side of the
画素領域２０の上端側には、上下方向に配置されるカレントミラー回路１１ｂ、差動対１２ｂ、及び定電流源１３ｂから構成される増幅回路が水平方向に多数隣接配置される（増幅回路ＡＭＰ１ｂ、増幅回路ＡＭＰ２ｂ、・・・）。定電流源１３ｂが画素領域２０に隣接配置され、差動対１２ｂが定電流源１３ｂに隣接配置され、カレントミラー回路１１ｂが差動対１２ｂに隣接配置される。
On the upper end side of the
画素領域２０の上端側に多数隣接配置される増幅回路は、画素領域２０の下端側に多数隣接配置される増幅回路に対して線対称に配置される。カレントミラー回路１１ｂはカレントミラー回路１１ａに対して線対称に配置され、差動対１２ｂは差動対１２ａに対して線対称に配置され、定電流源１３ｂは定電流源１３ａに対して線対称に配置される。
A large number of amplifier circuits arranged adjacent to the upper end side of the
画素領域２０の下端側に多数隣接配置される増幅回路を構成する素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤと、画素領域２０の上端側に多数隣接配置される増幅回路を構成する素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤとは、線対称に配置され、同一パターンレイアウトを有する。
A device region, a gate electrode, a contact, and a first wiring layer constituting an amplifier circuit that is arranged in a large number adjacent to the lower end side of the
なお、下端側に多数隣接配置される増幅回路を構成する素子領域、ゲート電極、コンタクトのレイヤと、画素領域２０の上端側に多数隣接配置される増幅回路を構成する素子領域、ゲート電極、及びコンタクトのレイヤを線対称に配置し、同一パターンレイアウトにしてもよい（１層目配線は変える）。
In addition, a device region, a gate electrode, and a contact layer constituting a plurality of amplifier circuits arranged adjacent to each other on the lower end side, and a device region, a gate electrode forming a plurality of amplifier circuits arranged adjacent to the upper end side of the
ここでは、カレントミラー回路１１ａを構成するトランジスタＴＲ１ａ及びＴＲ２ａ、差動対１２ａを構成するトランジスタＴＲ３ａ及びＴＲ４ａ、定電流源１３ａを構成するトランジスタＴＲ５ａ、カレントミラー回路１１ｂを構成するトランジスタＴＲ１ｂ及びＴＲ２ｂ、差動対１２ｂを構成するトランジスタＴＲ３ｂ及びＴＲ４ｂ、及び定電流源１３ｂを構成するトランジスタＴＲ５ｂは、すべて並列配置される２フィンガーの構造を有するトランジスタを使用している。２フィンガーのゲート長寸法は同一寸法に設定され、フィンガーの間にドレインが設けられ、２フィンガーの両端部にソースが設けられる。
Here, transistors TR1a and TR2a constituting the
カレントミラー回路１１ａを構成するトランジスタＴＲ１ａ及びＴＲ２ａとカレントミラー回路１１ｂを構成するトランジスタＴＲ１ｂ及びＴＲ２ｂは、素子領域が水平方向に配置され、２フィンガーが垂直方向に配置され、ドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、フィンガーの間のドレインから端部のソースの２方向（水平方向）となる。つまり、２つのチャネル長方向は左右対称に設定される。この結果、カレントミラー回路１１ｂを構成するトランジスタのチャネル長方向は、カレントミラー回路１１ａを構成するトランジスタのチャネル長方向に対して対称配置されることとなる。
In the transistors TR1a and TR2a constituting the
差動対１２ａを構成するトランジスタＴＲ３ａ及びＴＲ４ａと差動対１２ｂを構成するトランジスタＴＲ３ｂ及びＴＲ４ｂは、素子領域が水平方向に配置され、２フィンガーが垂直方向に配置され、ドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、フィンガーの間のドレインから端部のソースの２方向（水平方向）となる。つまり、２つのチャネル長方向は左右対称に設定される。この結果、差動対１２ｂを構成するトランジスタのチャネル長方向は、差動対１２ａを構成するトランジスタのチャネル長方向に対して対称配置されることとなる。
In the transistors TR3a and TR4a constituting the
定電流源１３ａを構成するトランジスタＴＲ５ａと定電流源１３ｂを構成するトランジスタＴＲ５ｂは、素子領域が垂直方向に配置され、２フィンガーが水平方向に配置され、ドレインからソース方向として表示されるチャネル長方向は、フィンガーの間のドレインから端部のソースの２方向（垂直方向）となる。つまり、２つのチャネル長方向は上下対称に設定される。この結果、定電流源１３ｂを構成するトランジスタのチャネル長方向は、定電流源１３ａを構成するトランジスタのチャネル長方向に対して対称配置されることとなる。
In the transistor TR5a constituting the constant
なお、定電流源１３ｂのトランジスタの画素領域２０側のフィンガーのチャネル長方向は、定電流源１３ａのトランジスタの画素領域２０側のフィンガーのチャネル長方向とは逆方向となる。定電流源１３ｂのトランジスタの画素領域２０側から離間されるフィンガーのチャネル長方向は、定電流源１３ａのトランジスタの画素領域２０側から離間されるフィンガーのチャネル長方向とは逆方向となる。
The channel length direction of the finger on the
ここでは、フィンガーの間にドレインを設け、２フィンガーの両端部にソースを設けているが、必ずしもこれに限定されるものではない。例えば、フィンガーの間にソースを設け、２フィンガーの両端部にドレインを設けてよい。また、カレントミラー回路１１ａ及び１１ｂ、差動対１２ａ及び１２ｂ、定電流源１３ａ及び１３ｂにおいて、ドレイン及びソースの配置を適宜使い分けてもよい。更に、素子領域及び２フィンガーの配置方向を適宜変更してもよい。
Here, the drain is provided between the fingers and the source is provided at both ends of the two fingers, but the present invention is not necessarily limited thereto. For example, a source may be provided between the fingers, and a drain may be provided at both ends of the two fingers. Further, in the
図４に示すように、比較例の固体撮像装置のパターンレイアウトでは、図中の中央部に画素領域２０が水平方向に配置される。ここでは、素子領域、ゲート電極、及びコンタクトのレイヤのみ表示し、他のレイヤ（例えば、ウエル、ビア、１層目配線等）は図示及び説明を省略する。
As shown in FIG. 4, in the pattern layout of the solid-state imaging device of the comparative example, the
画素領域２０の下端側には、上下方向に配置される定電流源１３ａ、差動対１２ａ、及びカレントミラー回路１１ａから構成される増幅回路が水平方向に多数隣接配置される。定電流源１３ａが画素領域２０に隣接配置され、差動対１２ａが定電流源１３ａに隣接配置され、カレントミラー回路１１ａが差動対１２ａに隣接配置される。
On the lower end side of the
画素領域２０の上端側には、上下方向に配置されるカレントミラー回路１１ｂ、差動対１２ｂ、及び定電流源１３ｂから構成される増幅回路が水平方向に多数隣接配置される。定電流源１３ｂが画素領域２０に隣接配置され、差動対１２ｂが定電流源１３ｂに隣接配置され、カレントミラー回路１１ｂが差動対１２ｂに隣接配置される。
On the upper end side of the
画素領域２０の上端側に多数隣接配置される増幅回路は、画素領域２０の下端側に多数隣接配置される増幅回路に対して線対称に配置される。カレントミラー回路１１ｂはカレントミラー回路１１ａに対して線対称に配置され、差動対１２ｂは差動対１２ａに対して線対称に配置され、定電流源１３ｂは定電流源１３ａに対して線対称に配置される。
A large number of amplifier circuits arranged adjacent to the upper end side of the
画素領域２０の下端側に多数隣接配置される増幅回路を構成する素子領域、ゲート電極、及びコンタクトのレイヤと、画素領域２０の上端側に多数隣接配置される増幅回路を構成する素子領域、ゲート電極、及びコンタクトのレイヤとは、線対称に配置され、同一パターンレイアウトを有する。
A device region, a gate electrode, and a contact layer constituting a large number of amplifier circuits arranged adjacent to each other on the lower end side of the
ここでは、カレントミラー回路１１ａを構成するトランジスタＴＲ１ａ及びＴＲ２ａ、差動対１２ａを構成するトランジスタＴＲ３ａ及びＴＲ４ａ、定電流源１３ａを構成するトランジスタＴＲ５ａ、カレントミラー回路１１ｂを構成するトランジスタＴＲ１ｂ及びＴＲ２ｂ、差動対１２ｂを構成するトランジスタＴＲ３ｂ及びＴＲ４ｂ、定電流源１３ｂを構成するトランジスタＴＲ５ｂは、すべて１フィンガーの構造を有するトランジスタを使用している。
Here, transistors TR1a and TR2a constituting the
カレントミラー回路１１ａを構成するトランジスタＴＲ１ａ及びＴＲ２ａは、素子領域が垂直方向に配置され、ゲート電極が水平方向に配置され、ドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側の方向となる。一方、カレントミラー回路１１ｂを構成するトランジスタＴＲ１ｂ及びＴＲ２ｂは、素子領域が垂直方向に配置され、ゲート電極が水平方向に配置され、ドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側の方向となる。この結果、カレントミラー回路１１ｂを構成するトランジスタのチャネル長方向は、カレントミラー回路１１ａを構成するトランジスタのチャネル長方向に対して逆方向となる。
In the transistors TR1a and TR2a constituting the
差動対１２ａを構成するトランジスタＴＲ３ａ及びＴＲ４ａは、素子領域が垂直方向に配置され、ゲート電極が水平方向に配置される。画素領域２０側のトランジスタのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側方向となる。画素領域２０と離間する側のトランジスタのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側方向となる。
In the transistors TR3a and TR4a constituting the
一方、差動対１２ｂを構成するトランジスタＴＲ３ｂ及びＴＲ４ｂは、素子領域が垂直方向に配置され、ゲート電極が水平方向に配置される。画素領域２０側のトランジスタのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側方向となる。画素領域２０と離間する側のトランジスタのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側方向となる。この結果、カレントミラー回路１１ｂを構成するトランジスタのチャネル長方向は、カレントミラー回路１１ａを構成するトランジスタのチャネル長方向に対して逆方向となる。
On the other hand, in the transistors TR3b and TR4b constituting the
定電流源１３ａを構成するトランジスタＴＲ５ａは、素子領域が垂直方向に配置され、ゲート電極が水平方向に配置され、ドレインからソース方向として表示されるチャネル長方向は、下側から上側方向となる。一方、定電流源１３ｂを構成するトランジスタＴＲ５ｂは、素子領域が垂直方向に配置され、ゲート電極が水平方向に配置され、ドレインからソース方向として表示されるチャネル長方向は、上側から下側方向となる。この結果、定電流源１３ａを構成するトランジスタのチャネル長方向は、定電流源１３ａを構成するトランジスタのチャネル長方向に対して逆方向となる。
In the transistor TR5a constituting the constant
つまり、本実施例の固体撮像装置７０では、下端側の増幅回路を構成するトランジスタのチャネル長方向と対称配置される上端側の増幅回路を構成するトランジスタのチャネル長方向が同一に設定されているので、ウエーハの面方位や製造工程中でのイオン注入（例えば、チャネリング対策としての７度オフ角度のイオン注入）などの影響を大幅に抑制することができる。このため、増幅回路を構成するトランジスタの閾値電圧のバラツキを大幅に抑制することができ、オフセット電圧を大幅に低減できる。また、差動バラツキによる出力電流のバラツキを大幅に低減できる。
In other words, in the solid-
これに対して、比較例の固体撮像装置では、下端側の増幅回路を構成するトランジスタのチャネル長方向と対称配置される上端側の増幅回路を構成するトランジスタのチャネル長方向が異なるので、ウエーハの面方位や製造工程中でのイオン注入（例えば、チャネリング対策としての７度オフ角度のイオン注入）などの影響を受けることとなる。このため、増幅回路を構成するトランジスタの閾値電圧のバラツキが発生し、オフセット電圧が増大する。また、差動バラツキによる出力電流のバラツキが増大する。 On the other hand, in the solid-state imaging device of the comparative example, the channel length direction of the transistors constituting the upper end side amplifier circuit arranged symmetrically with the channel length direction of the transistors constituting the lower end side amplifier circuit is different. It is affected by the surface orientation and ion implantation in the manufacturing process (for example, ion implantation at a 7-degree off angle as a countermeasure against channeling). For this reason, the threshold voltage of the transistors constituting the amplifier circuit varies, and the offset voltage increases. Further, the variation in output current due to the differential variation increases.
次に、対称配置されたトランジスタのチャネル長方向について、図５及び図６を参照して説明する。図５は線対称配置された場合のチャネル長方向を示す模式図、図５（ａ）は上下方向に線対称配置された場合の図、図５（ｂ）は左右方向に線対称配置された場合の図、図６は点対称配置された場合のチャネル長方向を示す模式図、図６（ａ）は上下方向に点対称配置された場合の図、図６（ｂ）は左右方向に点対称配置された場合の図である。 Next, the channel length direction of the symmetrically arranged transistors will be described with reference to FIGS. FIG. 5 is a schematic diagram showing the channel length direction when line-symmetrically arranged, FIG. 5A is a diagram when line-symmetrically arranged in the vertical direction, and FIG. 5B is line-symmetrically arranged in the left-right direction. FIG. 6 is a schematic diagram showing the channel length direction when arranged point-symmetrically, FIG. 6A is a diagram when arranged point-symmetrically in the vertical direction, and FIG. It is a figure at the time of symmetrical arrangement.
図５（ａ）に示すように、上下方向に線対称配置された場合、下端側の水平方向のチャネル長方向と上端側の水平方向のチャネル長方向は同一方向となる。一方、上端側の垂直方向のチャネル長方向は、下端側の垂直方向のチャネル長方向に対しては逆方向となる。 As shown in FIG. 5A, when the lines are symmetrically arranged in the vertical direction, the horizontal channel length direction on the lower end side and the horizontal channel length direction on the upper end side are the same direction. On the other hand, the vertical channel length direction on the upper end side is opposite to the vertical channel length direction on the lower end side.
図５（ｂ）に示すように、左右方向に線対称配置された場合、左端側の垂直方向のチャネル長方向と右端側の垂直方向のチャネル長方向は同一方向となる。一方、右端側の水平方向のチャネル長方向は、左端側の水平方向のチャネル長方向に対しては逆方向となる。 As shown in FIG. 5B, in the case of a line symmetry arrangement in the left-right direction, the vertical channel length direction on the left end side and the vertical channel length direction on the right end side are the same direction. On the other hand, the horizontal channel length direction on the right end side is opposite to the horizontal channel length direction on the left end side.
本実施例の増幅回路を構成するトランジスタの場合、水平方向或いは垂直方向の第１のチャネル長方向と、第１のチャネル長方向とは逆方向の第２のチャネル長方向とが設けられているので、上下方向に線対称配置された場合或いは左右方向に線対称配置された場合でも対象配置されるトランジスタのチャネル長方向を同一に設定することができる。 In the case of the transistor constituting the amplifier circuit of this embodiment, a first channel length direction in the horizontal direction or a vertical direction and a second channel length direction opposite to the first channel length direction are provided. Therefore, the channel length direction of the target transistors can be set to be the same even when they are arranged symmetrically in the vertical direction or arranged symmetrically in the horizontal direction.
図６（ａ）に示すように、上下方向に点対称配置された場合、上端側の水平方向のチャネル長方向は下端側の水平方向のチャネル長方向は逆方向となる。また、上端側の垂直方向のチャネル長方向は、下端側の垂直方向のチャネル長方向に対しては逆方向となる。 As shown in FIG. 6A, in the case of point symmetry in the vertical direction, the horizontal channel length direction on the upper end side is opposite to the horizontal channel length direction on the lower end side. The vertical channel length direction on the upper end side is opposite to the vertical channel length direction on the lower end side.
図６（ｂ）に示すように、左右方向に点対称配置された場合、右端側の水平方向のチャネル長方向は左端側の水平方向のチャネル長方向は逆方向となる。また、右端側の垂直方向のチャネル長方向は、左端側の垂直方向のチャネル長方向に対しては逆方向となる。 As shown in FIG. 6B, in the case of point symmetry arrangement in the left-right direction, the horizontal channel length direction on the right end side is opposite to the horizontal channel length direction on the left end side. The vertical channel length direction on the right end side is opposite to the vertical channel length direction on the left end side.
本実施例の増幅回路を構成するトランジスタの場合、水平方向或いは垂直方向の第１のチャネル長方向と、第１のチャネル長方向とは逆方向の第２のチャネル長方向とが設けられているので、上下方向に点対称配置された場合或いは左右方向に点対称配置された場合でも対象配置されるトランジスタのチャネル長方向を同一に設定することができる。 In the case of the transistor constituting the amplifier circuit of this embodiment, a first channel length direction in the horizontal direction or a vertical direction and a second channel length direction opposite to the first channel length direction are provided. Therefore, the channel length direction of the target transistors can be set to be the same even when they are arranged point-symmetrically in the vertical direction or point-symmetrically arranged in the left-right direction.
上述したように、本実施例の半導体集積回路装置では、画素領域２０、増幅部２ａ、増幅部２ｂ、垂直走査回路３、定電流源４ａ、及び定電流源４ｂが設けられる。中央部に設けられる画素領域２０の上端側に設けられる増幅部２ｂは、画素領域２０の下端側に設けられる増幅部２ａに対して対称配置される。中央部に設けられる画素領域２０の上端側に並列配置される複数の増幅回路が、画素領域２０の下端側に並列配置される複数の増幅回路に対して対称配置される。増幅回路はゲート長寸法が同一で並列配置される第１及び第２のフィンガーを有するトランジスタから構成される。第２のフィンガーのチャネル長方向は、第１のフィンガーのチャネル方向の逆方向である。画素領域２０の上端側の増幅回路のトランジスタのチャネル長方向は、画素領域２０の下端側の増幅回路のトランジスタのチャネル長方向と同一に設定される。
As described above, in the semiconductor integrated circuit device according to the present embodiment, the
このため、ウエーハの面方位や製造工程中でのイオン注入などの影響を大幅に抑制することができる。したがって、増幅回路を構成するトランジスタの閾値電圧のバラツキを大幅に抑制することができ、オフセット電圧を大幅に低減できる。また、差動バラツキによる出力電流のバラツキを大幅に低減できる。 For this reason, it is possible to greatly suppress the influence of the wafer surface orientation and ion implantation during the manufacturing process. Therefore, variations in threshold voltages of transistors constituting the amplifier circuit can be greatly suppressed, and the offset voltage can be greatly reduced. Also, the output current variation due to differential variation can be greatly reduced.
なお、本実施例では、ＣＭＯＳで構成されるエリアイメージセンサに適用しているが、複写機やファクシミリなどに用いられるリニアイメージセンサ、ＡＤＣ、ＤＡＣなどに適用することができる。また、増幅回路を上下方向に線対称配置しているが、左右方向に線対称配置、上下方向に点対称配置、或いは左右方向に点対称配置してもよい。 In this embodiment, the present invention is applied to an area image sensor composed of CMOS. However, the present invention can be applied to a linear image sensor, ADC, DAC, or the like used for a copying machine or a facsimile. Further, although the amplifier circuits are arranged in line symmetry in the vertical direction, they may be arranged in line symmetry in the left-right direction, point-symmetric arrangement in the vertical direction, or point-symmetric arrangement in the left-right direction.
次に、本発明の実施例２に係る半導体集積回路装置について、図面を参照して説明する。図７は増幅回路を構成するトランジスタを示す概略平面図である。本実施例では、線対称に配置される増幅回路を４フィンガー構造で、ソースを両端に設け、フィンガーの間にドレインとソースを交互に配置したトランジスタで構成している。 Next, a semiconductor integrated circuit device according to Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 7 is a schematic plan view showing a transistor constituting the amplifier circuit. In this embodiment, the amplifier circuit arranged in line symmetry is a four-finger structure, and the source is provided at both ends, and the drain and the source are alternately arranged between the fingers.
図７に示すように、固体撮像装置では、画素領域２０を中心として、画素領域２０の上端側に増幅回路が複数並列配置され、画素領域２０の下端側に増幅回路が複数並列配置される。
As shown in FIG. 7, in the solid-state imaging device, a plurality of amplifier circuits are arranged in parallel on the upper end side of the
画素領域２０の下端側の増幅回路は、ゲート長寸法が同一で並列配置される４フィンガー構造の第１のトランジスタを使用している。画素領域２０の上端側の増幅回路は、ゲート長寸法が第１のトランジスタのゲート長寸法と同一で並列配置される４フィンガー構造で、第１のトランジスタに対して線対称に配置される第２のトランジスタを使用している。
The amplifying circuit on the lower end side of the
第１及び第２のトランジスタは、例えばカレントミラー回路、差動対、及び定電流源に適用される。 The first and second transistors are applied to, for example, a current mirror circuit, a differential pair, and a constant current source.
第１のトランジスタを構成する素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤと、第２のトランジスタを構成する素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤとは、線対称に配置され、同一パターンレイアウトを有する。 An element region, a gate electrode, a contact, and a first wiring layer constituting the first transistor, and an element region, gate electrode, contact, and the first wiring layer constituting the second transistor are lines. They are arranged symmetrically and have the same pattern layout.
第１のトランジスタは、素子領域が垂直方向に配置され、ゲート電極が水平方向に配置される。第１のトランジスタは、画素領域２０側から下端側方向に、ソース、ドレイン、ソース、ドレイン、ソースの順に配置される。
In the first transistor, the element region is arranged in the vertical direction, and the gate electrode is arranged in the horizontal direction. The first transistor is arranged in the order of source, drain, source, drain, and source from the
画素領域２０側の第１のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側方向である。第１のフィンガーに隣接する第２のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側方向である。第２のフィンガーに隣接する第３のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側方向である。第３のフィンガーに隣接する第４のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側方向である。
The channel length direction (indicated by an arrow in the figure) displayed from the drain of the first finger on the
第２のトランジスタは、素子領域が垂直方向に配置され、ゲート電極が水平方向に配置される。第２のトランジスタは、画素領域２０側から上端側方向に、ソース、ドレイン、ソース、ドレイン、ソースの順に配置される。
In the second transistor, the element region is arranged in the vertical direction, and the gate electrode is arranged in the horizontal direction. The second transistor is arranged in the order of source, drain, source, drain, and source from the
画素領域２０側の第１のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側方向である。第１のフィンガーに隣接する第２のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側方向である。第２のフィンガーに隣接する第３のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側方向である。第３のフィンガーに隣接する第４のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側方向である。
The channel length direction (indicated by an arrow in the figure) displayed from the drain of the first finger on the
この結果、画素領域２０の上端側の増幅回路を構成する第２のトランジスタのチャネル長方向は、画素領域２０の下端側の増幅回路を構成する第１のトランジスタのチャネル長方向に対して同一に設定されることとなる。
As a result, the channel length direction of the second transistor constituting the amplifier circuit on the upper end side of the
ここでは、ソース及びドレインの配置をソース、ドレイン、ソース、・・・、ソースの順に配置しているがドレイン、ソース、ドレイン、・・・・、ドレインの順に配置してもよい。また、素子領域を水平方向に配置し、フィンガーを垂直方向に配置してもよい。 Here, the source and drain are arranged in the order of source, drain, source,..., Source, but may be arranged in the order of drain, source, drain,. Further, the element regions may be arranged in the horizontal direction and the fingers may be arranged in the vertical direction.
上述したように、本実施例の半導体集積回路装置では、中央部に設けられる画素領域２０の上端側に並列配置される複数の増幅回路は、画素領域２０の下端側に設けられる並列配置される複数の増幅回路に対して対称配置される。増幅回路はゲート長寸法が同一で並列配置される第１乃至４のフィンガーを有するトランジスタから構成される。第２のフィンガーのチャネル長方向は、第１のフィンガーのチャネル方向の逆方向である。第３のフィンガーのチャネル長方向は、第２のフィンガーのチャネル方向の逆方向である。第４のフィンガーのチャネル長方向は、第３のフィンガーのチャネル方向の逆方向である。画素領域２０の上端側の増幅回路のトランジスタのチャネル長方向は、画素領域２０の下端側の増幅回路のトランジスタのチャネル長方向と同一に設定される。
As described above, in the semiconductor integrated circuit device of the present embodiment, the plurality of amplifier circuits arranged in parallel on the upper end side of the
このため、ウエーハの面方位や製造工程中でのイオン注入などの影響を大幅に抑制することができる。したがって、増幅回路を構成するトランジスタの閾値電圧のバラツキを大幅に抑制することができ、オフセット電圧を大幅に低減できる。また、差動バラツキによる出力電流のバラツキを大幅に低減できる。 For this reason, the influence of the surface orientation of the wafer and ion implantation during the manufacturing process can be greatly suppressed. Therefore, variations in threshold voltages of transistors constituting the amplifier circuit can be greatly suppressed, and the offset voltage can be greatly reduced. In addition, variation in output current due to differential variation can be greatly reduced.
なお、本実施例では、第１及び第２のトランジスタを４フィンガー構造にしているが、６フィンガー以上の偶数フィンガー構造にしてもよい。また、４フィンガー構造のトランジスタを上下方向に線対称配置しているが、左右方向に線対称配置、上下方向に点対称配置、或いは左右方向に点対称配置してもよい。 In this embodiment, the first and second transistors have a four-finger structure, but may have an even-finger structure with six or more fingers. The four-finger transistors are arranged in line symmetry in the vertical direction, but may be arranged in line symmetry in the horizontal direction, point symmetrical in the vertical direction, or point symmetrical in the horizontal direction.
次に、本発明の実施例３に係る半導体集積回路装置について、図面を参照して説明する。図８は増幅回路を構成するトランジスタを示す概略平面図である。本実施例では、線対称に配置される増幅回路を構成するトランジスタのパターンを変更している。
Next, a semiconductor integrated circuit device according to
図８に示すように、固体撮像装置では、画素領域２０を中心として、画素領域２０の上端側に増幅回路が複数並列配置され、画素領域２０の下端側に増幅回路が複数並列配置される。
As shown in FIG. 8, in the solid-state imaging device, a plurality of amplifier circuits are arranged in parallel on the upper end side of the
画素領域２０の下端側の増幅回路は、ゲート長寸法が同一で並列配置される２フィンガー構造の第１のトランジスタを使用している。画素領域２０の上端側の増幅回路は、ゲート長寸法が第１のトランジスタのゲート長寸法と同一で並列配置される２フィンガー構造で、第１のトランジスタに対して線対称に配置される第２のトランジスタを使用している。第１及び第２のトランジスタは、例えばカレントミラー回路、差動対、及び定電流源に適用される。
The amplifier circuit on the lower end side of the
第１のトランジスタを構成する素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤと、第２のトランジスタを構成する素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤとは、線対称に配置され、同一パターンレイアウトを有する。 An element region, a gate electrode, a contact, and a first wiring layer constituting the first transistor, and an element region, gate electrode, contact, and the first wiring layer constituting the second transistor are lines. They are arranged symmetrically and have the same pattern layout.
第１のトランジスタは、素子領域が水平方向に配置され、ゲート電極が垂直方向に配置される。第１のトランジスタは、フィンガーの間にドレインが設けられ、フィンガーの両側面側にソースが設けられる。 In the first transistor, the element region is arranged in the horizontal direction, and the gate electrode is arranged in the vertical direction. In the first transistor, a drain is provided between fingers, and a source is provided on both side surfaces of the finger.
左側の第１のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、右側から左側方向である。右側の第２のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、左側から右側方向である。 The channel length direction (indicated by an arrow in the figure) displayed from the drain of the first finger on the left side to the source direction is the left direction from the right side. The channel length direction (indicated by an arrow in the figure) displayed from the drain of the second finger on the right side to the source direction is from the left side to the right side.
第２のトランジスタは、素子領域が水平方向に配置され、ゲート電極が垂直方向に配置される。第２のトランジスタは、フィンガーの間にドレインが設けられ、フィンガーの両側面側にソースが設けられる。 In the second transistor, the element region is arranged in the horizontal direction, and the gate electrode is arranged in the vertical direction. In the second transistor, a drain is provided between the fingers, and a source is provided on both side surfaces of the finger.
左側の第１のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、右側から左側方向である。右側の第２のフィンガーのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、左側から右側方向である。 The channel length direction (indicated by an arrow in the figure) displayed from the drain of the first finger on the left side to the source direction is the left direction from the right side. The channel length direction (indicated by an arrow in the figure) displayed from the drain of the second finger on the right side to the source direction is from the left side to the right side.
この結果、画素領域２０の上端側の増幅回路を構成する第２のトランジスタのチャネル長方向は、画素領域２０の下端側の増幅回路を構成する第１のトランジスタのチャネル長方向に対して同一に設定されることとなる。
As a result, the channel length direction of the second transistor constituting the amplifier circuit on the upper end side of the
上述したように、本実施例の半導体集積回路装置では、中央部に設けられる画素領域２０の上端側に並列配置される複数の増幅回路は、画素領域２０の下端側に設けられる並列配置される複数の増幅回路に対して対称配置される。増幅回路はゲート長寸法が同一で並列配置される第１及び第２のフィンガーを有するトランジスタから構成される。第２のフィンガーのチャネル長方向は、第１のフィンガーのチャネル方向の逆方向である。画素領域２０の上端側の増幅回路のトランジスタのチャネル長方向は、画素領域２０の下端側の増幅回路のトランジスタのチャネル長方向と同一に設定される。
As described above, in the semiconductor integrated circuit device of the present embodiment, the plurality of amplifier circuits arranged in parallel on the upper end side of the
このため、ウエーハの面方位や製造工程中でのイオン注入などの影響を大幅に抑制することができる。したがって、増幅回路を構成するトランジスタの閾値電圧のバラツキを大幅に抑制することができ、オフセット電圧を大幅に低減できる。また、差動バラツキによる出力電流のバラツキを大幅に低減できる。 For this reason, the influence of the surface orientation of the wafer and ion implantation during the manufacturing process can be greatly suppressed. Therefore, variations in threshold voltages of transistors constituting the amplifier circuit can be greatly suppressed, and the offset voltage can be greatly reduced. In addition, variation in output current due to differential variation can be greatly reduced.
なお、本実施例では、２フィンガー構造のトランジスタを上下方向に線対称配置しているが、左右方向に線対称配置、上下方向に点対称配置、或いは左右方向に点対称配置してもよい。 In this embodiment, the two-finger transistors are arranged in line symmetry in the vertical direction, but may be arranged in line symmetry in the left-right direction, point symmetry in the vertical direction, or point symmetry in the left-right direction.
次に、本発明の実施例４に係る半導体集積回路装置について、図面を参照して説明する。図９は増幅回路を構成するトランジスタを示す概略平面図である。本実施例では、線対称に配置される増幅回路を構成するトランジスタのパターンを変更している。 Next, a semiconductor integrated circuit device according to Embodiment 4 of the present invention will be described with reference to the drawings. FIG. 9 is a schematic plan view showing a transistor constituting the amplifier circuit. In this embodiment, the pattern of the transistors constituting the amplification circuit arranged in line symmetry is changed.
図９に示すように、固体撮像装置では、画素領域２０を中心として、画素領域２０の上端側に増幅回路が複数並列配置され、画素領域２０の下端側に増幅回路が複数並列配置される。
As shown in FIG. 9, in the solid-state imaging device, a plurality of amplifier circuits are arranged in parallel on the upper end side of the
画素領域２０の下端側の増幅回路は、並列配置される第１及び第２の素子領域を有し、ゲート長寸法が同一の第１のトランジスタを使用している。画素領域２０の上端側の増幅回路は、並列配置される第１及び第２の素子領域を有し、ゲート長寸法が第１のトランジスタのゲート長寸法と同一の第１のトランジスタを使用している。第１及び第２のトランジスタは、例えばカレントミラー回路、差動対、及び定電流源に適用される。
The amplifier circuit on the lower end side of the
第１のトランジスタを構成する素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤと、第２のトランジスタを構成する素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤとは、線対称に配置され、同一パターンレイアウトを有する。 An element region, a gate electrode, a contact, and a first wiring layer constituting the first transistor, and an element region, gate electrode, contact, and the first wiring layer constituting the second transistor are lines. They are arranged symmetrically and have the same pattern layout.
第１のトランジスタは、並列配置される第１及び第２の素子領域が垂直方向に配置され、ゲート電極が水平方向に配置される。第１の素子領域の上端部にドレインが設けられ、下端部にソースが設けられる。第２の素子領域の上端部にソースが設けられ、下端部にドレインが設けられる。第１の素子領域でのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側方向である。第２の素子領域でのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側方向である。 In the first transistor, the first and second element regions arranged in parallel are arranged in the vertical direction, and the gate electrode is arranged in the horizontal direction. A drain is provided at the upper end of the first element region, and a source is provided at the lower end. A source is provided at the upper end of the second element region, and a drain is provided at the lower end. The channel length direction (indicated by an arrow in the figure) displayed from the drain to the source in the first element region is from the upper side to the lower side. The channel length direction (indicated by an arrow in the figure) displayed from the drain to the source in the second element region is from the lower side to the upper side direction.
第２のトランジスタは、並列配置される第１及び第２の素子領域が垂直方向に配置され、ゲート電極が水平方向に配置される。第１の素子領域の上端部にソースが設けられ、下端部にドレインが設けられる。第２の素子領域の上端部にドレインが設けられ、下端部にソースが設けられる。第１の素子領域でのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、下側から上側方向である。第２の素子領域でのドレインからソース方向に表示されるチャネル長方向（図中矢印表示）は、上側から下側方向である。 In the second transistor, the first and second element regions arranged in parallel are arranged in the vertical direction, and the gate electrode is arranged in the horizontal direction. A source is provided at the upper end of the first element region, and a drain is provided at the lower end. A drain is provided at the upper end of the second element region, and a source is provided at the lower end. The channel length direction (indicated by an arrow in the figure) displayed from the drain to the source in the first element region is from the lower side to the upper side direction. The channel length direction (indicated by an arrow in the figure) displayed from the drain to the source in the second element region is from the upper side to the lower side.
この結果、画素領域２０の上端側の増幅回路を構成する第２のトランジスタのチャネル長方向は、画素領域２０の下端側の増幅回路を構成する第１のトランジスタのチャネル長方向に対して同一に設定されることとなる。
As a result, the channel length direction of the second transistor constituting the amplifier circuit on the upper end side of the
なお、並列配置され、寸法幅が同一な第１及び第２の素子領域を有するトランジスタを上下方向に線対称配置しているが、左右方向に線対称配置、上下方向に点対称配置、或いは左右方向に点対称配置してもよい。また、並列配置され、寸法幅が同一な第１及び第２の素子領域を有するトランジスタの代わりに、並列配置され、寸法幅が同一な４つ以上の偶数個の素子領域を有するトランジスタを使用してもよい。 The transistors arranged in parallel and having the first and second element regions having the same dimensional width are arranged in line symmetry in the vertical direction, but are arranged in line symmetry in the left and right direction, point symmetrical arrangement in the vertical direction, or left and right You may arrange | position symmetrically to a direction. Further, instead of transistors having first and second element regions arranged in parallel and having the same dimension width, transistors having an even number of four or more element areas arranged in parallel and having the same dimension width are used. May be.
上述したように、本実施例の半導体集積回路装置では、中央部に設けられる画素領域２０の上端側に並列配置される複数の増幅回路は、画素領域２０の下端側に設けられる並列配置される複数の増幅回路に対して対称配置される。増幅回路を構成するトランジスタは、垂直方向に並列配置される同一寸法幅の第１及び第２の素子領域を有し、第２の素子領域のチャネル長寸法が第１の素子領域のチャネル長寸法が同一に設定される。第２の素子領域のチャネル長方向が第１の素子領域のチャネル長方向の逆方向に設定される。上端側のトランジスタの第１の素子領域のチャネル長寸法が下端側のトランジスタの第１の素子領域のチャネル長寸法の逆方向に設定される。上端側のトランジスタの第２の素子領域のチャネル長寸法が下端側のトランジスタの第２の素子領域のチャネル長寸法の逆方向に設定される。画素領域２０の上端側の増幅回路のトランジスタのチャネル長方向は、画素領域２０の下端側の増幅回路のトランジスタのチャネル長方向と同一に設定される。
As described above, in the semiconductor integrated circuit device of the present embodiment, the plurality of amplifier circuits arranged in parallel on the upper end side of the
このため、ウエーハの面方位や製造工程中でのイオン注入などの影響を大幅に抑制することができる。したがって、増幅回路を構成するトランジスタの閾値電圧のバラツキを大幅に抑制することができ、オフセット電圧を大幅に低減できる。また、差動バラツキによる出力電流のバラツキを大幅に低減できる。 For this reason, the influence of the surface orientation of the wafer and ion implantation during the manufacturing process can be greatly suppressed. Therefore, variations in threshold voltages of transistors constituting the amplifier circuit can be greatly suppressed, and the offset voltage can be greatly reduced. In addition, variation in output current due to differential variation can be greatly reduced.
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。 The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.
実施例では、対称配置される差動型増幅回路に適用しているが、対称配置されるコンパレータ、カレントミラー回路、カスコード型増幅回路、或いはミキサ回路などにも適用することができる。また、アナログ回路ばかりでなく、対称配置され、正確な遅延量を要求される論理ゲートなどから構成される遅延回路などにも適用することができる。 In the embodiment, the present invention is applied to a symmetrically arranged differential amplifier circuit, but can also be applied to a symmetrically arranged comparator, current mirror circuit, cascode amplifier circuit, mixer circuit, and the like. Further, the present invention can be applied not only to an analog circuit but also to a delay circuit that is configured symmetrically and includes logic gates that require an accurate delay amount.
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１の絶縁ゲート型電界効果トランジスタを有する第１の回路と、前記第１の絶縁ゲート型電界効果トランジスタと離間して対称配置され、前記第１の絶縁ゲート型電界効果トランジスタと同一チャネル型でチャネル長方向が同一方向に設定される第２の絶縁ゲート型電界効果トランジスタを有し、前記第１の回路と離間し、少なくとも素子領域、ゲート電極、コンタクト、及び１層目配線のレイヤが線対称或いは点対称に配置される第２の回路とを具備する半導体集積回路装置。
The present invention can be configured as described in the following supplementary notes.
(Supplementary Note 1) A first circuit having a first insulated gate field effect transistor, and a symmetrical arrangement spaced apart from the first insulated gate field effect transistor, the first insulated gate field effect transistor, A second insulated gate field effect transistor having the same channel type and a channel length direction set in the same direction, spaced apart from the first circuit, at least an element region, a gate electrode, a contact, and a first layer wiring; And a second circuit in which the layers are arranged line-symmetrically or point-symmetrically.
（付記２） 前記第１及び第２の絶縁ゲート型電界効果トランジスタは、ゲート長寸法が同一で、並列配置される偶数個のフィンガーを有する付記１に記載の半導体集積回路装置。
(Supplementary note 2) The semiconductor integrated circuit device according to
（付記３） 前記第１及び第２の絶縁ゲート型電界効果トランジスタは、並列配置され、寸法幅が同一の第１及び第２の素子領域を有し、前記第２の素子領域のチャネル長方向が前記第１の素子領域のチャネル長方向とは逆方向に設定される付記１に記載の半導体集積回路装置。
(Supplementary Note 3) The first and second insulated gate field effect transistors have first and second element regions arranged in parallel and having the same dimensional width, and the channel length direction of the second element region The semiconductor integrated circuit device according to
（付記４） 前記第１及び第２の絶縁ゲート型電界効果トランジスタは、ＭＯＳトランジスタ或いはＭＩＳトランジスタである付記１乃至３のいずれかに記載の半導体集積回路装置。
(Supplementary note 4) The semiconductor integrated circuit device according to any one of
１ａ〜１ｄ 画素
２ａ、２ｂ 増幅部
３ 垂直走査回路
４ａ、４ｂ、１３ａ、１３ｂ 定電流源
１１ａ、１１ｂ カレントミラー回路
１２ａ、１２ｂ 差動対
７０ 固体撮像装置
ＡＭＰ１ａ、ＡＭＰ１ｂ、ＡＭＰ２ａ、ＡＭＰ２ｂ 増幅回路
Ｃ１ａ〜Ｃ３ａ、Ｃ１ｂ〜Ｃ３ｂ 信号保持容量
ＦＤ１ フォトダイオード
Ｌａｄｒ、Ｌｒｅａｄ、Ｌｒｓｔ、Ｌｓ１〜Ｌｓ４、Ｌｖｒｅｆ 信号線
Ｌｓｓａ、Ｌｓｓｂ 垂直信号線
Ｓｍｉｎ、Ｓｐｉｎ 入力信号
Ｔａ１ａ〜Ｔａ４ａ、Ｔａ１ｂ〜Ｔａ４ｂ、Ｔｇ１〜Ｔｇ４、ＴＲ１ａ〜ＴＲ５ａ、ＴＲ１ｂ〜ＴＲ５ｂ トランジスタ
Ｖｂｉａｓ バイアス電圧
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
1a to
Claims (5)
前記第１の絶縁ゲート型電界効果トランジスタと離間して対称配置され、前記第１の絶縁ゲート型電界効果トランジスタと同一チャネル型でチャネル長方向が同一方向に設定される第２の絶縁ゲート型電界効果トランジスタを有し、前記第１の回路と離間して線対称或いは点対称に配置される第２の回路と、
を具備することを特徴とする半導体集積回路装置。 A first circuit having a first insulated gate field effect transistor;
A second insulated gate type electric field which is symmetrically disposed apart from the first insulated gate field effect transistor and has the same channel type and the same channel length direction as the first insulated gate field effect transistor. A second circuit having an effect transistor and arranged in line symmetry or point symmetry apart from the first circuit;
A semiconductor integrated circuit device comprising:
ゲート長寸法が前記第１及び第２のフィンガーと同一で、並列配置される第３及び第４のフィンガーが設けられ、前記第３のフィンガーは前記第１のフィンガーに対して対称配置され、前記第４のフィンガーは前記第２のフィンガーに対して対称配置され、前記第４のフィンガーのチャネル長方向が前記第３のフィンガーのチャネル長方向とは逆方向であり、前記第１の絶縁ゲート型電界効果トランジスタと離間して対称配置され、前記第１の絶縁ゲート型電界効果トランジスタと同一チャネル型の第２の絶縁ゲート型電界効果トランジスタを有し、前記第１の回路と離間して線対称或いは点対称に配置される第２の回路と、
を具備し、前記第２の絶縁ゲート型電界効果トランジスタのチャネル長方向が前記第１の絶縁ゲート型電界効果トランジスタのチャネル長方向と同一に設定されることを特徴とする半導体集積回路装置。 First and second fingers having the same gate length dimension and arranged in parallel are provided, and a channel length direction of the second finger is opposite to a channel length direction of the first finger. A first circuit having an insulated gate field effect transistor;
Third and fourth fingers having the same gate length dimension as the first and second fingers and arranged in parallel are provided, and the third fingers are arranged symmetrically with respect to the first finger, The fourth finger is arranged symmetrically with respect to the second finger, the channel length direction of the fourth finger is opposite to the channel length direction of the third finger, and the first insulated gate type A second insulated gate field effect transistor that is symmetrically disposed apart from the field effect transistor and is of the same channel type as the first insulated gate field effect transistor, and is symmetrical with respect to the first circuit; Or a second circuit arranged point-symmetrically;
And the channel length direction of the second insulated gate field effect transistor is set to be the same as the channel length direction of the first insulated gate field effect transistor.
第１の絶縁ゲート型電界効果トランジスタを有し、前記画素領域の一端側に設けられ、前記画素領域の第１の垂直信号線に接続される第１の増幅回路と、
前記第１の絶縁ゲート型電界効果トランジスタと離間して対称配置され、前記第１の絶縁ゲート型電界効果トランジスタと同一チャネル型でチャネル長方向が同一方向に設定される第２の絶縁ゲート型電界効果トランジスタを有し、前記画素領域の他端側に設けられ、前記画素領域の第２の垂直信号線に接続される第２の増幅回路と、
を具備することを特徴とする半導体集積回路装置。 A pixel region in which a plurality of pixels are arranged in a matrix; and
A first amplifier circuit having a first insulated gate field effect transistor, provided on one end side of the pixel region, and connected to a first vertical signal line in the pixel region;
A second insulated gate type electric field which is symmetrically disposed apart from the first insulated gate field effect transistor and has the same channel type and the same channel length direction as the first insulated gate field effect transistor. A second amplifier circuit having an effect transistor, provided on the other end side of the pixel region, and connected to a second vertical signal line of the pixel region;
A semiconductor integrated circuit device comprising:
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
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Family
ID=43543197
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009139936A Pending JP2010287706A (en) | 2009-06-11 | 2009-06-11 | Semiconductor integrated circuit device |
Country Status (1)
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| JP (1) | JP2010287706A (en) |
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|---|---|---|---|---|
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| JP2023072372A (en) * | 2021-11-12 | 2023-05-24 | キヤノン株式会社 | Photoelectric conversion device and light-emitting device |
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| RD04 | Notification of resignation of power of attorney |
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