JP2000138317A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2000138317A
JP2000138317A JP11157963A JP15796399A JP2000138317A JP 2000138317 A JP2000138317 A JP 2000138317A JP 11157963 A JP11157963 A JP 11157963A JP 15796399 A JP15796399 A JP 15796399A JP 2000138317 A JP2000138317 A JP 2000138317A
Authority
JP
Japan
Prior art keywords
semiconductor chip
substrate
semiconductor device
circuit pattern
sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11157963A
Other languages
English (en)
Inventor
Ikken Chin
一 權 沈
Shokei Boku
昌 圭 朴
Heishun Kan
丙 濬 韓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DongbuAnam Semiconductor Inc
Original Assignee
Anam Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR10-1998-0046566A external-priority patent/KR100379085B1/ko
Priority claimed from KR1019980046572A external-priority patent/KR100337460B1/ko
Application filed by Anam Semiconductor Inc filed Critical Anam Semiconductor Inc
Publication of JP2000138317A publication Critical patent/JP2000138317A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/70—Fillings or auxiliary members in containers or in encapsulations for thermal protection or control
    • H10W40/77—Auxiliary members characterised by their shape
    • H10W40/778—Auxiliary members characterised by their shape in encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/865—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/142—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 ソルダボールの数を増大させ、半導体チップ
の外周縁に位置するサブストレートの曲がり現象を防止
し、かつ半導体チップの熱を外部に容易に放出し得る半
導体装置及びその製造方法を提供することにある。 【解決手段】 半導体装置において、半導体チップ４０
の一面に、その外周縁まで延長されるサブストレート１
０を接着し、半導体チップ４０の外周縁に延長されたサ
ブストレート１０を封止部６０、６１で支持すること
で、半導体チップ４０の一面を空気に直接露出させるか
又は放熱板９０を更に付着した構成としたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するもので、より詳しくは半導体チップの
一面でその外周縁まで延長されたサブストレートを備え
て、最終入出力端子であるソルダボールの数を増大させ
るとともに、半導体チップの外周縁に位置するサブスト
レートの曲がり現象を防止し、かつ半導体チップの熱を
外部に容易に放出し得る半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】最近の半導体装置は、半導体チップの軽
薄短小化の趨勢にしたがって、その半導体チップをマザ
ーボード（Mother board）上に支持させるとともに入出
力信号を媒介する半導体装置の大きさも半導体チップの
大きさに類似した形態に転換されている。このような半
導体装置１００’の一例を図１に示し、その構造を簡単
に説明すると次のようである。ここで、図１は説明の便
宜上半導体装置１００’を裏返した状態で示す。
【０００３】同図に示すように、従来の半導体装置１０
０’は、上縁に多数の入出力パッド（エッジパッド）４
１’が設けられた半導体チップ４０’と、前記半導体チ
ップ４０’の上面に接着層２１’を介在してポリイミド
層１２’が接着され、前記ポリイミド層１２’上には、
前記半導体チップ４０’の入出力パッド４１’に連結さ
れるリード１３’、連結部１４’及びソルダボールラン
ド１５’からなるサーキットパターンが形成され、前記
サーキットパターンの連結部１４’及びポリイミド層１
２’の上面はカバーコート１６’でコーティングされて
なるサブストレート１０’と、前記半導体チップ４０’
の入出力パッド４１’とサブストレート１０’のリード
１３’とを連結する接続手段５０’と、前記半導体チッ
プ４０’の入出力パッド４１’、接続手段５０’及びリ
ード１３’などを外部環境から保護するため、半導体４
０’の上縁を封止材で封止して形成された封止部６０’
と、前記ソルダボールランド１５’に融着され、マザー
ボード（図示せず）に実装されるソルダボール７０’と
からなる。
【０００４】このような従来の半導体装置の製造方法
は、通常ウェーハ形状のサブストレートの底面に接着層
を介在して多数の半導体チップが形成されたウェーハを
ラミネーション（Lamination）させる段階と、前記ウェ
ーハの半導体チップとサブストレートのサーキットパタ
ーンを接続手段で連結する接続段階と、前記接続された
部分を外部環状から保護するため、封止材で封止して封
止部を形成する封止段階と、前記サブストレートのサー
キットパターンにソルダボールを融着する段階と、前記
ウェーハ及びサブストレートを各々の半導体装置にシン
ギュレーションする段階とからなる。
【０００５】前記製造方法は、前記サブストレートを長
方形、正方形のストリップとして備え、前記サブストレ
ートに別々の半導体チップをそれぞれ接着した後、前記
のような方法で半導体装置を製造することもできる。し
かし、最近では、半導体チップの集積技術の発達によ
り、半導体チップに形成される入出力パッドの数が増加
する趨勢にある。したがって、半導体装置に形成される
ソルダボールの数も増加する趨勢にあるが、前記のよう
にサブストレートが半導体チップの一面内側にだけ位置
するため、つまりサブストレートの面積が半導体チップ
の面積より小さく形成されるため、前記サブストレート
に形成可能なサーキットパターンの数及び融着可能なソ
ルダボールの数には限界がある。
【０００６】一方、前記半導体装置のサブストレートを
半導体チップの外周縁に延長させた場合には、通常前記
サブストレートが柔軟性を有するため、前記半導体チッ
プの外周縁に延長されたサブストレート部分が容易に曲
がる欠点があり、また、その外周縁に延長されたサブス
トレート部分にソルダボールが融着される場合、このソ
ルダボールをサブストレートが堅固に支持し得ない問題
点もある。
【０００７】また、最近では、半導体チップの集積度及
び動作周波数が高くなることにより、半導体チップから
大量の熱が発生するが、このような熱を外部に吸収して
放出させ得る構造が開示されていないため、半導体装置
の電気的性能を低下させるとともに半導体装置の誤動作
を誘発する問題点がある。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、半導体チップの一面でその外周縁に延長され
た、つまり半導体チップの面積より大きい面積を有する
サブストレートを用いて、サーキットパターンの数及び
最終入出力端子であるソルダボールの数を増大させ得る
半導体装置及びその製造方法を提供することにある。
【０００９】本発明の他の目的は、サブストレートのボ
ンドフィンガと半導体チップの入出力パッドとの電気的
接続部位を１次に封止して、製造工程中、各接続部位の
離脱を防止し、また、半導体チップとサブストレートの
接着性をより向上させるため、２次に封止することによ
り、そのサブストレートの曲がり現象を防止するととも
に、そのサブストレートに形成されたソルダボールを堅
固に支持することができ、半導体装置を具現することに
おいて、各構成要素の接着性を向上させ得る半導体装置
及びその製造方法を提供することにある。
【００１０】本発明の更に他の目的は、半導体チップの
熱を外部に迅速に放出することにより、半導体チップの
電気的性能を低下させないとともに半導体チップの誤動
作を抑制し得る半導体装置及びその製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明による半導体装置は、一面に多数の入出力パ
ッドが形成された半導体チップと、多数のソルダボール
ランドが配列され、前記ソルダボールランドにはボンド
フィンガが連結され配列されたサーキットパターンが形
成され、前記サーキットパターンにはソルダボールラン
ドとボンドフィンガをオープニングさせるカバーコート
がコーティングされ、前記ボンドフィンガの側面には貫
通孔が形成されてなるサブストレートと、前記サブスト
レートの貫通孔により半導体チップの入出力パッドが露
出されるように、前記サブストレートと半導体チップを
接着させる接着層と、前記サブストレートの貫通孔を通
過して、前記半導体チップの入出力パッドとサブストレ
ートのボンドフィンガを電気的に接続する多数の電気的
接続手段と、前記サブストレートの貫通孔の内側に位置
する前記半導体チップの入出力パッド及び接続手段を封
止する第１封止部と、前記半導体チップの側面とサブス
トレートとの間を封止する第２封止部と、前記半導体チ
ップの一面及び前記第２封止部により支持されるサブス
トレートのソルダボールランドに融着された多数のソル
ダボールとを備えてなることを特徴とする。
【００１２】前記サーキットパターンと接着層との間に
はポリイミド層が更に形成できる。前記ポリイミド層と
接着層との間にはコア層が更に形成されることもでき
る。前記第１封止部は液相封止材で、かつ前記第２封止
部はエポキシモールディングコンパウンドで封止される
ことが好ましい。
【００１３】前記第２封止部の側面はサブストレートの
側面と一致するようにすることができる。前記第２封止
部の側面はサブストレートの側面内側に位置するように
することができる。前記第２封止部の側面は半導体チッ
プの側面に平行になるか、半導体チップに対して鋭角を
なすことができる。前記半導体チップの、入出力パッド
が形成された面の反対側面は、前記第２封止部の、サブ
ストレートと接する面の反対側面と同一面となるように
することができる。前記半導体チップの、入出力パッド
が形成された面の反対側面には、放熱板が更に付着され
ることができる。前記放熱板の側面は前記第２封止部で
囲繞される。前記放熱板の、半導体チップに付着された
面の反対側面は、前記第２封止部の、サブストレートと
接する面の反対側面と同一面である。前記接続手段は、
導電性ワイヤ又はリードであることが好ましい。
【００１４】前記サブストレートは、半導体チップの一
面上に第１サーキットパターンが形成され、前記半導体
チップの一面外周面に延長された部分に第２サーキット
パターンが形成され、前記第１サーキットパターンと第
２サーキットパターンとの間に貫通孔が形成されること
により、第１サーキットパターンと第２サーキットパタ
ーンが互いに分離される。
【００１５】前記第１封止部及び第２封止部は、前記第
１封止部が前記貫通孔を通じて第２封止部と相互接触す
ることができる。前記第２封止部は、半導体チップの外
周縁に位置する第２サーキットパターンと半導体チップ
の側面との間を封止して、前記第２サーキットパターン
を有するサブストレートを支持するように形成されるこ
とができる。前記半導体チップとしては、入出力パッド
がエッジに形成される半導体チップを使用する。
【００１６】前記目的を達成するため、本発明による半
導体装置の製造方法は、多数のソルダボールランドが配
列され、前記ソルダボールランドにはボンドフィンガが
連結されて配列された上下面を有するサーキットパター
ンが形成され、前記サーキットパターンにはソルダボー
ルランドとボンドフィンガをオープニングさせるカバー
コートがコーティングされ、前記ボンドフィンガの側面
には貫通孔が形成された上下面を有するサブストレート
を提供する段階と、少なくとも前記サブストレートの面
積より小さい面積を有し、前記貫通孔を通じて多数の入
出力パッドが露出されるように、半導体チップを接着層
で接着する段階と、前記サブストレートの貫通孔を通過
して、前記サブストレートのサーキットと半導体チップ
の入出力パッドを電気的に接続する電気的接続段階と、
前記サブストレートの貫通孔に位置する半導体チップの
入出力パッド及び接続手段を封止して第１封止部を形成
する第１封止段階と、前記半導体チップの側面と前記サ
ブストレートの下面との間に第２封止部を形成する第２
封止段階と、前記半導体チップの上面及びサブストレー
トのサーキットパターンに形成されたソルダボールラン
ドに多数のソルダボールを融着する融着段階とを備えて
なることを特徴とする。
【００１７】前記サブストレート提供段階は、サーキッ
トパターンの下面にポリイミド層が更に形成されたサブ
ストレートを提供することができる。前記サブストレー
ト提供段階は、ポリイミド層がコア層上に形成されたサ
ブストレートを提供することができる。
【００１８】前記サブストレート提供段階は、半導体チ
ップの一面上に第１サーキットパターンげ形成され、前
記半導体チップの一面外周縁に延長される部分に第２サ
ーキットパターンが形成され、前記第１サーキットパタ
ーンと第２サーキットパターンとの間に貫通孔が形成さ
れたサブストレートを提供することができる。前記第２
封止段階は、半導体チップの底面が外部に露出されるよ
うに封止することができる。
【００１９】前記第２封止段階は、半導体チップの底面
に放熱板を位置させた状態で封止することもできる。前
記第１封止段階及び第２封止段階は、前記第１封止部と
第２封止部が相互接触するように封止することができ
る。前記第１封止段階は、前記第２封止部が半導体チッ
プの外周縁に位置する第２サーキットパターンと半導体
チップの側面との間を封止して、前記第２サーキットパ
ターンを有するサブストレートを支持するように、封止
することができる。前記電気的接続段階は、導電性ワイ
ヤ又はリードボンディングを選択して行うことができ
る。
【００２０】このように構成された本発明による半導体
装置によると、サブストレートが半導体チップの一面を
有しその外周縁に更に延長されて設けられるので、つま
り半導体チップの面積より大きい面積のサブストレート
が設けられるので、より多いサーキットパターンを形成
することができ、よってより多いソルダボールを確保す
ることができる。
【００２１】また、前記半導体チップの外周縁に延長さ
れたサブストレートの部分は封止部により支持されるの
で、そのサブストレートの曲がり現象が防止され、かつ
サブストレートに融着されたソルダボールも堅固に支持
される。
【００２２】更に、半導体チップが外部に露出するか、
又は半導体チップに放熱板が更に付着されることによ
り、半導体チップの熱が外部に容易に放出されるので、
半導体チップの電気的性能を低下させないとともに半導
体チップの誤動作を抑制することができる。
【００２３】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有する者が本発明を容易に実施し得る程度
に本発明の好ましい実施例を添付図面を参照して詳細に
説明する。まず、図２〜図６を参照して本発明の第１実
施例である半導体装置２０１、２０２、２０３、２０
４、２０５を説明する。
【００２４】一面の中央に多数の入出力パッド（センタ
ーパッド）４１が形成された半導体チップ４０が設けら
れている。前記入出力パッド４１が形成された半導体チ
ップ４０の一面には、前記入出力パッド４１に対応する
位置に貫通孔２２が形成された接着層２１が接着されて
いる。前記接着層２１としては両面テープ又はエポキシ
接着剤などを使用することができる。前記接着層２１に
は、前記半導体チップ４１の一面を有しその外周縁に更
に延長されたサブストレート１０が接着されている。
【００２５】ここで、前記サブストレ−ト１０の一面に
接着された接着層２１はサブストレ−ト１０と同一の面
積を有する。つまり図２〜図５に示すように、セグメン
トタイプ（segment type）の接着層２１も可能である
が、 図６に示すように、サブストレ−ト１０の側面に
まで延長されたフルカ−バタイプ（full cover type）
の接着層２１も可能である。 このようなフルカ−バタ
イプの接着層２１は第２実施例でもそのまま適用可能で
ある。
【００２６】前記サブストレート１０の構造をより詳細
に説明すると、前記入出力パッド４１及び前記接着層２
１の貫通孔２２に対応する位置に貫通孔１７が形成され
ており、前記貫通孔１７の外側には多数のサーキットパ
ターンが前記半導体チップ４０の一面を有しその外周縁
に延長された領域に形成されている。前記サーキットパ
ターンは導電性材質、好ましくは銅（Ｃｕ）材質のボン
ドフィンガ１３、連結部１４及びソルダボールランド１
５などからなる。また、前記サーキットパターンには、
ボンドフィンガオープニング領域１９及びソルダボール
ランドオープニング領域１８が形成されるとともに、そ
のサーキットパターンが外部の埃、湿気及び機械的衝撃
などから保護するため、カバーコート１６がコーティン
グされている。
【００２７】前記カバーコート１６がコーティングされ
ていないボンドフィンガ１３には、以後、接続手段５０
との良好な接続のため、ゴールド（Ａｕ）又は銀（Ａ
ｇ）などを鍍金することができ、前記ソルダボールラン
ド１５には、以後、ソルダボール８０との良好な融着の
ため、ゴールド（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎ
ｉ）及びパラジウム（Ｐｄ）などを鍍金することができ
る。前記サブストレート１０及び接着層２１に形成され
た貫通孔１７、２２はパンチング（Punching）、エッチ
ング（Etching）及びレーザー（Laser）などの手段によ
り形成することができる。
【００２８】一方、前記のようなサブストレート１０の
層構造は多様に変更可能であり、本発明において、前記
サブストレート１０の構造を前記実施例に制限するもの
ではない。すなわち、前記サブストレート１０の層構造
は図１１〜図１３のような構造が可能であり、これは以
後に説明する第２実施例においても適用可能である。図
１１は本発明の第１実施例に例示したサブストレート１
０の層構造であるので、その説明を省略する。
【００２９】図１２に示すように、サブストレート１
０”はポリイミド層１２を更に含むことができる。すな
わち、柔軟な材質のポリイミド層１２上にボンドフィン
ガ１３、連結部１４及びソルダボールランド１５のサー
キットパターンを形成し、前記ポリイミド層１２及びサ
ーキットパターン上にカバーコート１６をコーティング
した層構造が可能である。
【００３０】また、図１３に示すように、固い材質のコ
ア層３２上にポリイミド層１２を形成し、同様に前記ポ
リイミド層１２上にボンドフィンガ１３、連結部１４及
びソルダボールランド１５のサーキットパターンを形成
し、前記ポリイミド層１２及びサーキットパターン上に
カバーコート１６をコーティングしたサブストレート１
０'''の構造が可能である。ここで、前記コア層３２は
サブストレート１０が容易に曲らず、硬性を有するよう
にするためのもので、一般的な印刷回路基板に使用され
るガラスエポキシ（glass epoxy）、プリプレグ（pre-p
reg）、熱硬化性樹脂及び金属材などを用いることが好
ましい。図面において符号２１は半導体チップ４０の一
面とサブストレート１０を接着させる接着層であり、こ
の接着層２１はサブストレ−ト１０と同一の面積を有す
る。
【００３１】また、前記半導体チップ４０の入出力パッ
ド４１とサブストレート１０のボンドフィンガ１３は前
記サブストレート１０の貫通孔１７を通じて電気的接続
手段５０で連結されている。したがって、半導体チップ
４０の信号は入出力パッド４１、接続手段５０、ボンド
フィンガ１３、連結部１４及びソルダボールランド１５
に伝達される構造である。前記接続手段５０は、好まし
くはゴールドワイヤ（gold wire）又はアルミニウムワ
イヤ（aluminum wire）のような導電性ワイヤ又はサー
キットパターンのボンドフィンガ１３が延長されて、半
導体チップ４０の入出力パッド４１と電気的に接続可能
なリードを用いることができる。
【００３２】前記貫通孔１７の内側の接続遮断５０及び
半導体４０の入出力パッド４１には、これらを外部環境
から保護するため、第１封止部６０が形成されている。
また、前記半導体チップ４０の側面及び前記半導体チッ
プ４０の外周縁に延長されて位置するサブストレート１
０との間には第２封止部６１が形成されている。これに
より、前記半導体チップ４０の外周縁に延長された部分
のサブストレート１０は前記第２封止部６１により支持
され、よってサブストレート１０の曲がり現象が防止さ
れる。
【００３３】一方、前記第１封止部６０は液相封止材を
用いて形成することが好ましく、第２封止部６１はエポ
キシモールディングコンパウンドを用いて形成すること
が好ましい。すなわち、前記第１封止部６０は、液相封
止材が充填されたディスペンサ（dispenser）を用いて
液相封止材を前記貫通孔１７、２２に塗布して封止する
方法又はスクリ−ンプリンティング（screen printin
g）方法が有利であり、また、前記第２封止部６１は半
導体装置資材を金型内に位置させた後、高温、高圧のエ
ポキシモールディングコンパウンドを注入することが有
利であるからである。
【００３４】ここで、前記第２封止部６１の側面は半導
体チップ４０の外周縁に延長されたサブストレート１０
の側面内側に位置するように形成することができる。こ
の場合、前記第２封止部６１の側面は半導体チップ４０
の側面に対して所定の鋭角をなすように形成し得る。ま
た、前記第２封止部６１の側面は半導体チップ４０の外
周縁に延長されたサブストレート１０の側面と一致する
ように形成することができる。この場合、前記第２封止
部６１の側面は半導体チップ４０の側面に平行になるよ
うにし得る。この第２封止部６１の形状はここに説明し
たものに制限されるものではなく、これは当業者によっ
て多様に変形可能なものである。
【００３５】一方、前記半導体チップ４０の、入出力パ
ッド４１が形成された面の反対側面、つまり底面は、前
記第２封止部６１の、サブストレート１０と接する面の
反対側面、つまり底面と同一面をなすように形成するこ
とができる。したがって、前記半導体チップ４０の底面
全体は空気に直接露出され、これにより放熱能力が向上
する。
【００３６】また、前記半導体チップ４０の、入出力パ
ッド４１が形成された面の反対側面、つまり底面に放熱
板９０を更に付着することにより、放熱能力を更に向上
させることもできる。この場合、前記放熱板９０の側面
は前記第２封止部６１で囲繞して、前記放熱板９０が前
記第２封止部６１によりインターロッキングされるよう
にすることが好ましい。また、前記放熱板９０の、半導
体チップ４０に付着された面の反対側面である底面は、
前記第２封止部６１の、サブストレート１０と接する面
の反対側面である底面と同一面となるように形成し得る
が、これは、当業者によって多様な形態に変更可能であ
る。
【００３７】ここで、前記放熱板９０としては、熱伝導
性の良好な物質であれば制限なく使用し得るが、銅（Ｃ
ｕ）、アルミニウム（Ａｌ）又はこれらの合金を用いる
ことが最も好ましい。前記サブストレート１０のソルダ
ボールランドオープニング領域１８に位置するソルダボ
ールランド１５には、以後マザーボードに実装されて、
半導体チップ４０の信号又はマザーボードの信号を半導
体チップ４０に伝達する最終入出力端子として、錫（Ｓ
ｎ）、鉛（Ｐｂ）又はこれらの合金である球形のソルダ
ボール８０が融着されている。
【００３８】この半導体装置がマザーボード（ＭＢ）に
実装された状態は、図１４に示すように、ソルダボール
がマザーボード（ＭＢ）に向かって実装された形態を取
る。次いで、図７〜図１０を参照して本発明の第２実施
例による半導体装置３０１、３０２、３０３、３０４を
説明する。これらの構造は概して第１実施例に類似す
る。図示のように、一面、つまり上面の相互対応する縁
部に多数の入出力パッド４１が形成された半導体チップ
４０が設けられている。前記入出力パッド４１が形成さ
れた半導体チップ４０の一面には、この半導体チップ４
０の一面の面積より小さい面積を有する接着層２１が接
着されており、前記接着層２１上にはサブストレート１
０が接着されている。
【００３９】ここで、前記サブストレート１０は、半導
体チップ４０の上面に対応する領域に第１サーキットパ
ターンが形成されており、前記第１サーキットパターン
の外周縁には、前記半導体チップ４０の入出力パッド４
１に対応する位置にそれぞれ貫通孔２２が形成されてい
る。また、前記貫通孔２２の外側、つまり前記半導体チ
ップ４０の外周縁に延長されては第２サーキットパター
ンが形成されている。前記第１サーキットパターン及び
第２サーキットパターンはみんなボンドフィンガ１３、
連結部１４及びソルダボールランド１５を含む。また、
前記第１サーキットパターン及び第２サーキットパター
ンにはボンドフィンガーオープニング領域１９及びソル
ダボールランドオープニング領域１８が形成され、外部
環境からサーキットパターンを保護するため、カバーコ
ート１６がコーティングされている。
【００４０】前記半導体チップ４０の入出力パッド４１
と前記サブストレート１０の第１サーキットパターン及
び第２サーキットパターン、つまり各々のボンドフィン
ガ１３は前記サブストレート１０の貫通孔１７を通じて
接続手段５０、好ましくは導電性ワイヤ又はリードによ
り相互連結されている。前記半導体チップ４０の一面の
周囲、つまり入出力パッド４１の位置に対応する部分に
形成されたサブストレート１０の貫通孔１７には、好ま
しくは液相封止材が封止されることにより、半導体チッ
プ４０の入出力パッド４１と接続手段５０を外部環境か
ら保護するよう、第１封止部６０が形成されている。
【００４１】また、前記半導体チップ４０の側面と前記
貫通孔１７、つまり半導体チップ４０の外周縁に位置す
る第２サーキットパターンを有するサブストレート１０
との間にはエポキシモールディングコンパウンドが封止
されることにより、前記サブストレート１０を支持する
とともにその曲がり現象を防止するよう、第２封止部６
１が形成されている。ここで、前記第１封止部６０はサ
ブストレート１０の貫通孔１７を通過して第２封止部６
１と直接接着された状態であり、前記第１封止部６０は
ディスペンサを用いて、かつ第２封止部６１は金型を用
いて形成したものである。
【００４２】また、前記第２封止部６１の側面は、第２
サーキットパターンを有するサブストレート１０の側面
内側に位置するとともに前記第２封止部６１の側面が半
導体チップ４０の側面に対して鋭角をなすように形成す
ることができる。更に、前記第２封止部６１の側面は第
２サーキットパターンを有するサブストレート１０の側
面と一致するように形成することもできる。この際に、
前記第２封止部６１の側面が半導体チップ４０の側面に
水平となるようにすることができる。
【００４３】一方、前記半導体チップ４０の、入出力パ
ッド４１が形成された面の反対側面、つまり底面は、第
２封止部６１の、第２サーキットパターンを有するサブ
ストレート１０と接する面の反対側面、つまり底面と同
一面となるように、半導体４０の底面が外部に露出され
ている。また、前記半導体チップ４０の、入出力パッド
４１が形成された面の反対側面、つまり底面には、放熱
板９０を更に付着して、半導体チップ４０から外部に熱
をより効率よく放出させることもできる。
【００４４】ここで、前記放熱板９０の側面は、第２封
止部６１で囲繞して、前記放熱板９０が第２封止部６１
によりインターロッキングされるようにすることが好ま
しい。前記放熱板９０の、半導体チップ４０に付着され
た面の反対側面である底面は、前記第２封止部６１の、
第２サーキットを有するサブストレート１０と接する面
の反対側面である底面と同一面となるようにして、前記
放熱板９０の底面が外部に直接露出されるようにするこ
とが好ましい。前記サブストレート１０の第１サーキッ
トパターン及び第２サーキットパターンに設けられたソ
ルダボールランド１５にはそれぞれ多数のソルダボール
８０が融着されている。
【００４５】このように、本発明の第１実施例及び第２
実施例による半導体装置２０１、２０２、２０３、２０
４、３０１、３０２、３０３、３０４は、半導体チップ
４０の一面だけでなく、その外周縁にもサブストレート
１０が延長して位置することにより、従来、多数のサー
キットパターンを確保することができ、これにより、よ
り多いソルダボール８０を確保し得ることとなる。ま
た、半導体チップ４０の側面とこの半導体チップ４０の
外周縁に延長されたサブストレート１０の底面には第２
封止部６１が形成されているので、前記半導体チップ４
０の外周縁に延長されたサブストレート１０を支持する
ことはもちろん、このサブストレート１０の曲がり現象
を防止する。もちろん、前記サブストレート１０に融着
されたソルダボール８０も堅固に支持することができ
る。
【００４６】また、前記半導体チップ４０の底面は外部
空気に直接露出されるか、又は放熱板９０を更に付着す
ることにより、半導体チップ４０の動作中に発生する熱
を前記放熱板９０が外部に迅速に放出し、半導体チップ
４０の電気的性能低下を抑制するとともに半導体チップ
４０の誤動作を防止することができる。
【００４７】このように構成される本発明の半導体装置
の製造方法を説明すると、次のとおりである。少なくと
も一つ以上の貫通孔１７が形成され、この貫通孔１７の
外周縁に多数のサーキットパターンが延長形成され、前
記サーキットパターンはカバーコート１６により保護さ
れるサブストレート１０の底面に、少なくとも前記サブ
ストレート１０の面積よりは小さい面積を有し、前記貫
通孔１７に対応する位置に多数の入出力パッド４１が形
成された半導体チップ４０を接着層２１を用いて接着す
る（半導体接着段階）。
【００４８】この際に、前記サーキットパターンはボン
ドフィンガ１３、連結部１４及びソルダボールランド１
５から構成でき、前記ボンドフィンガ１３の表面には銀
（Ａｇ）を鍍金して、以後、接続手段５０が良好に接続
できるようにし、かつ前記ソルダボールランド１５の上
面にはゴールド（Ａｕ）、ニッケル（Ｎｉ）及びパラジ
ウム（Ｐｄ）を鍍金して、以後、ソルダボール８０が堅
固に融着されるようにすることができる。また、前記サ
ブストレート１０と半導体チップ４０の接着に使用され
る接着層２１としては、好ましくは両面テープ又はエポ
キシ接着剤を使用する。この際に、前記半導体チップ４
０の上面には入出力パッド４１が形成されているので、
この入出力パッド４１がサブストレート１０の貫通孔１
７の内側下部に位置させることができる。
【００４９】次いで、前記半導体チップ４０の入出力パ
ッド４１とサブストレート１０のサーキットパターンが
電気的に接続されるように、つまり入出力パッド４１及
びボンドフィンガ１３を接続手段５０、好ましくは導電
性ワイヤ又はリードで接続する（電気的接続段階）。
【００５０】次いで、前記サブストレート１０に形成さ
れた貫通孔１７の内側に封止材、好ましくは液相封止材
で第１封止部６０を形成することにより、導電性ワイヤ
５０及び半導体チップ４０の入出力パッド４１が外部の
埃、湿気及び機械的衝撃から保護されるようにする（第
１封止段階）。前記第１封止部６０は液相封止材をディ
スペンサで振り撒いて形成することが好ましい。すなわ
ち、前記液相封止材は常温で液体状態を維持するが、空
気に露出されたときは固くなる性質があるので、ディス
ペンサを用いて液相封止材を前記サブストレート１０の
貫通孔１７の上部で、歯磨きを塗るがごとく塗布する
と、前記貫通孔１７の内側で液相封止材が前記導電性ワ
イヤ５０及び半導体チップ４０の入出力パッド４１を覆
いながら徐々に硬化する。
【００５１】次いで、前記半導体チップ４０の側面と前
記半導体チップ４０の外周縁に延長されたサブストレー
ト１０の底面には封止材、好ましくはエポキシモールデ
ィングコンパウンドで第２封止部６１を形成する。すな
わち、金型に半導体装置資材を位置させた後、高温、高
圧のエポキシモールディングコンパウンドを注入するこ
とにより、前記エポキシモールディングコンパウンドが
半導体チップ４０の側面とサブストレート１０の底面と
の間に充填されて、第２封止部６１が形成されるように
する（第２封止段階）。
【００５２】この際に、金型の断面形状を梯形に形成し
て、第２封止部６１の断面が、図２、図４及び図７、図
９に示すように、梯形となるようにするか、又は半導体
チップ４０の側面とサブストレート１０の底面全体に第
２封止部６１を形成した後、ソーイング（Sawing）工程
で、各々の半導体装置にソーイングして、図３、図５及
び図８、図１０に示すように、断面が矩形となるように
することができる。この際に、前記半導体チップ４０の
底面と第２封止部６１の底面は同一面となるようにする
ことにより、半導体チップ４０の熱が外部に容易に放出
されるようにすることが好ましい。
【００５３】また、前記第２封止段階では、半導体チッ
プ４０の底面に放熱板９０を位置させた状態（図４、図
５及び図９、図１０）で封止することにより、半導体チ
ップ４０の熱が前記放熱板９０を通じて外部に迅速に放
出されるようにすることもできる。この際に、前記第２
封止部６１は放熱板９０の側面とインターロッキングす
るように形成することにより、前記放熱板９０が半導体
チップ４０の底面から容易に分離されないようにするこ
とが好ましい。また、前記第２封止部６１の底面は前記
半導体４０の底面と同一面となるようにするか、又は側
面まで至るように形成することが好ましい。
【００５４】次いで、前記サブストレート１０の各ソル
ダボールランド１５にはソルダボール８０を融着する。
ここで、前記ソルダボール８０の融着方法としては、前
記サブストレート１０の各ソルダボールランド１５にね
っとりしたフラックス（Flux）をドッティングし、その
上部にソルダボールを安着した後、これを高温のファー
ネスに投入することにより、前記フラックスが揮発し前
記ソルダボールがソルダボールランドに溶融される方法
を用いることができる。以上、本発明は、前記実施例に
限定して説明したが、これらのみに限定されるものでは
なく、本発明の技術的思想を越えない範囲内で多様に変
形された実施例も可能である。
【００５５】
【発明の効果】以上の説明から明らかなように、本発明
による半導体装置及びその製造方法によれば、半導体チ
ップの面積より大きい面積のサブストレート、つまり半
導体チップの外周縁にも延長されたサブストレートが半
導体チップの一面に接着されるので、より多いサーキッ
トパターン及びソルダボールを確保することができる。
【００５６】また、前記半導体チップの外周縁に延長さ
れたサブストレートの底面には第２封止部が形成されて
そのサブストレートを支持することにより、前記サブス
トレートの曲がり現象を防止することは勿論、前記サブ
ストレートの上面に融着されたソルダボールを堅固に支
持することができる。
【００５７】更に、半導体チップから発生する熱は半導
体チップの底面を通じて外部に直接放出されるか、又は
底面に付着された放熱板により外部に放出されることに
より、半導体チップの電気的性能を低下させることな
く、その半導体チップの誤動作を抑制することができ
る。
【図面の簡単な説明】
【図１】従来の半導体装置を部分切開状態で示す斜視図
である。
【図２】本発明の第１実施例である半導体装置２０１を
示す断面図である。
【図３】本発明の第１実施例である半導体装置２０２を
示す断面図である。
【図４】本発明の第１実施例である半導体装置２０３を
示す断面図である。
【図５】本発明の第１実施例である半導体装置２０４を
示す断面図である。
【図６】本発明の第１実施例である半導体装置２０５を
示す断面図である。
【図７】本発明の第２実施例である半導体装置３０１を
示す断面図である。
【図８】本発明の第２実施例である半導体装置３０２を
示す断面図である。
【図９】本発明の第２実施例である半導体装置３０３を
示す断面図である。
【図１０】本発明の第２実施例である半導体装置３０４
を示す断面図である。
【図１１】第１実施例におけるサブストレート１０の層
構造を示す断面図である。
【図１２】第１実施例におけるサブストレート１０''の
層構造を示す断面図である。
【図１３】第１実施例におけるサブストレート１０'''
の層構造を示す断面図である。
【図１４】本発明の第１実施例による半導体装置がマザ
ーボードに実装された状態を示す断面図である。
【符号の説明】
１０ サブストレート １２ ポリイミド層 １３ ボンドフィンガ １４ 連結部 １５ ソルダボールランド １６ カバーコート １７ 貫通孔 １８ ソルダボールランドオープニング領域 １９ ボンドフィンガーオープニング領域 ２１ 接着層 ２２ 貫通孔 ４０ 半導体チップ ４１ 入出力パッド ５０ 接続手段 ６０ 第１封止部 ６１ 第２封止部 ８０ ソルダボール ９０ 放熱板 ２０１、２０２、２０３、２０４ 第１実施例の半導体
装置 ３０１、３０２、３０３、３０４ 第２実施例の半導体
装置 ＭＢ マザーボード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 韓 丙 濬 大韓民国 ソウル特別市 松坡區 五輪洞 オリムピクアパート 125−502 Ｆターム(参考） 4M109 AA01 BA05 CA21 DA04 DB02 DB12 DB17 FA07 GA05 5F036 AA01 BB01 BE01

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】一面に多数の入出力パッドが形成された半
    導体チップと、多数のソルダボールランドが配列され、
    前記ソルダボールランドにはボンドフィンガが連結され
    配列されたサーキットパターンが形成され、前記サーキ
    ットパターンにはソルダボールランドとボンドフィンガ
    をオープニングさせるカバーコートがコーティングさ
    れ、前記ボンドフィンガの側面には貫通孔が形成されて
    なるサブストレートと、 前記サブストレートの貫通孔により半導体チップの入出
    力パッドが露出されるように、前記サブストレートと半
    導体チップを接着させる接着層と、 前記サブストレートの貫通孔を通過して、前記半導体チ
    ップの入出力パッドと サブストレートのボンドフィンガを電気的に接続する多
    数の電気的接続手段と、 前記サブストレートの貫通孔の内側に位置する前記半導
    体チップの入出力パッド及び接続手段を封止する第１封
    止部と、 前記半導体チップの側面とサブストレートとの間を封止
    する第２封止部と、 前記半導体チップの一面及び前記第２封止部により支持
    されるサブストレートのソルダボールランドに融着され
    た多数のソルダボールとを備えてなることを特徴とする
    半導体装置。
  2. 【請求項２】前記サーキットパターンと接着層との間に
    はポリイミド層が更に形成されることを特徴とする請求
    項１記載の半導体装置。
  3. 【請求項３】前記ポリイミド層と接着層との間にはコア
    層が更に形成されることを特徴とする請求項２記載の半
    導体装置。
  4. 【請求項４】前記コア層はガラスエポキシ又は金属性材
    質で形成されたことを特徴とする請求項３記載の半導体
    装置。
  5. 【請求項５】前記第１封止部は液相封止材が封止されて
    形成されることを特徴とする請求項１記載の半導体装
    置。
  6. 【請求項６】前記第２封止部はエポキシモールディング
    コンパウンドが封止されて形成されることを特徴とする
    請求項１記載の半導体装置。
  7. 【請求項７】前記第２封止部の側面はサブストレートの
    側面と一致することを特徴とする請求項１記載の半導体
    装置。
  8. 【請求項８】前記第２封止部の側面はサブストレートの
    側面内側に位置することを特徴とする請求項１記載の半
    導体装置。
  9. 【請求項９】前記第２封止部の側面は半導体チップの側
    面に平行になることを特徴とする請求項７記載の半導体
    装置。
  10. 【請求項１０】前記第２封止部の側面は半導体チップに
    対して鋭角をなすことを特徴とする請求項8記載の半導
    体装置。
  11. 【請求項１１】前記半導体チップの、入出力パッドが形
    成された面の反対側面は、前記第２封止部の、サブスト
    レートと接する面と同一面であることを特徴とする請求
    項１記載の半導体装置。
  12. 【請求項１２】前記半導体チップの、入出力パッドが形
    成された面の反対側面には、放熱板が更に付着されるこ
    とを特徴とする請求項１記載の半導体装置。
  13. 【請求項１３】前記放熱板の側面は前記第２封止部で囲
    繞されることを特徴とする請求項１１記載の半導体装
    置。
  14. 【請求項１４】前記放熱板の、半導体チップに付着され
    た面の反対側面は、前記第２封止部の、サブストレート
    と接する面の反対側面と同一面であることを特徴とする
    請求項１１記載の半導体装置。
  15. 【請求項１５】前記接続手段は導電性ワイヤ又はリード
    であることを特徴とする請求項１記載の半導体装置。
  16. 【請求項１６】前記サブストレートは、半導体チップの
    一面上に第１サーキットパターンが形成され、前記半導
    体チップの一面外周面に延長された部分に第２サーキッ
    トパターンが形成され、前記第１サーキットパターンと
    第２サーキットパターンとの間に貫通孔が形成されるこ
    とにより、第１サーキットパターンと第２サーキットパ
    ターンが互いに分離されることを特徴とする請求項１記
    載の半導体装置。
  17. 【請求項１７】前記第１封止部及び第２封止部は、前記
    第１封止部が前記貫通孔を通じて第２封止部と相互接触
    することを特徴とする請求項１６記載の半導体装置。
  18. 【請求項１８】 前記第２封止部は、半導体チップの外
    周縁に位置する第２サーキットパターンと半導体チップ
    の側面との間を封止して、前記第２サーキットパターン
    を有するサブストレートを支持するように形成されるこ
    とを特徴とする請求項１６記載の半導体装置。
  19. 【請求項１９】前記入出力パッドは半導体チップのエッ
    ジに形成されることを特徴とする請求項１６記載の半導
    体装置。
  20. 【請求項２０】多数のソルダボールランドが配列され、
    前記ソルダボールランドにはボンドフィンガが連結され
    て配列された上下面を有するサーキットパターンが形成
    され、前記サーキットパターンにはソルダボールランド
    とボンドフィンガをオープニングさせるカバーコートが
    コーティングされ、前記ボンドフィンガの側面には貫通
    孔が形成された上下面を有するサブストレートを提供す
    る段階と、 少なくとも前記サブストレートの面積より小さい面積を
    有し、前記貫通孔を通じて多数の入出力パッドが露出さ
    れるように、半導体チップを接着層で接着する段階と、 前記サブストレートの貫通孔を通過して、前記サブスト
    レートのサーキットと半導体チップの入出力パッドを電
    気的に接続する電気的接続段階と、 前記サブストレートの貫通孔に位置する半導体チップの
    入出力パッド及び接続手段を封止して第１封止部を形成
    する第１封止段階と、 前記半導体チップの側面と前記サブストレートの下面と
    の間に第２封止部を形成する第２封止段階と、 前記半導体チップの上面及びサブストレートのサーキッ
    トパターンに形成されたソルダボールランドに多数のソ
    ルダボールを融着する融着段階とを備えてなることを特
    徴とする半導体装置の製造方法。
  21. 【請求項２１】前記サブストレート提供段階は、サーキ
    ットパターンの下面にポリイミド層が更に形成されたサ
    ブストレートを提供することを特徴とする請求項２０記
    載の半導体装置の製造方法。
  22. 【請求項２２】前記サブストレート提供段階は、ポリイ
    ミド層がコア層上に形成されたサブストレートを提供す
    ることを特徴とする請求項２１記載の半導体装置の製造
    方法。
  23. 【請求項２３】前記コア層はガラスエポキシ又は金属性
    材質で形成されたことを特徴とする請求項２２記載の半
    導体装置の製造方法。
  24. 【請求項２４】前記サブストレート提供段階は、半導体
    チップの一面上に第１サーキットパターンが形成され、
    前記半導体チップの一面外周縁に延長される部分に第２
    サーキットパターンが形成され、前記第１サーキットパ
    ターンと第２サーキットパターンとの間に貫通孔が形成
    されたサブストレートを提供することを特徴とする請求
    項２０記載の半導体装置の製造方法。
  25. 【請求項２５】前記第２封止段階は、半導体チップの底
    面が外部に露出されるように封止することを特徴とする
    請求項20記載の半導体装置の製造方法。
  26. 【請求項２６】前記第２封止段階は、半導体チップの底
    面に放熱板を位置させた状態で封止することを特徴とす
    る請求項２０記載の半導体装置の製造方法。
  27. 【請求項２７】前記第１封止段階及び第２封止段階は、
    前記第１封止部と第２封止部が相互接触するように封止
    することを特徴とする請求項２４記載の半導体装置の製
    造方法。
  28. 【請求項２８】前記第１封止段階は、前記第２封止部が
    半導体チップの外周縁に位置する第２サーキットパター
    ンと半導体チップの側面との間を封止して、前記第２サ
    ーキットパターンを有するサブストレートを支持するよ
    うに、封止することを特徴とする請求項２４記載の半導
    体装置の製造方法。
  29. 【請求項２９】前記電気的接続段階は、導電性ワイヤ又
    はリードボンディングを選択して行うことを特徴とする
    請求項２０記載の半導体装置の製造方法。
JP11157963A 1998-10-31 1999-06-04 半導体装置及びその製造方法 Pending JP2000138317A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-1998-0046566A KR100379085B1 (ko) 1998-10-31 1998-10-31 반도체장치의봉지방법
KR1019980046572A KR100337460B1 (ko) 1998-10-31 1998-10-31 반도체 장치
KR1998/P46572 1998-10-31
KR1998/P46566 1998-10-31

Publications (1)

Publication Number Publication Date
JP2000138317A true JP2000138317A (ja) 2000-05-16

Family

ID=26634275

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11157963A Pending JP2000138317A (ja) 1998-10-31 1999-06-04 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US6489667B1 (ja)
JP (1) JP2000138317A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090091019A1 (en) * 2003-11-17 2009-04-09 Joseph Charles Fjelstad Memory Packages Having Stair Step Interconnection Layers
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法
CN115988831A (zh) * 2022-12-02 2023-04-18 超聚变数字技术有限公司 浸没式液冷服务器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3339838B2 (ja) * 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
TW554500B (en) * 2002-07-09 2003-09-21 Via Tech Inc Flip-chip package structure and the processing method thereof
US6791168B1 (en) * 2002-07-10 2004-09-14 Micron Technology, Inc. Semiconductor package with circuit side polymer layer and wafer level fabrication method
US6700190B2 (en) * 2002-07-26 2004-03-02 Stmicroelectronics, Inc. Integrated circuit device with exposed upper and lower die surfaces
US20070197030A1 (en) * 2002-10-10 2007-08-23 Samsung Electronics Co., Ltd. Center pad type ic chip with jumpers, method of processing the same and multi chip package
JP3695458B2 (ja) * 2003-09-30 2005-09-14 セイコーエプソン株式会社 半導体装置、回路基板並びに電子機器
US20050093175A1 (en) * 2003-11-03 2005-05-05 Martin Reiss Arrangement for improving the reliability of semiconductor modules
KR100766498B1 (ko) * 2006-10-16 2007-10-15 삼성전자주식회사 반도체 패키지 및 그 제조방법
TWI338353B (en) * 2006-11-06 2011-03-01 Advanced Semiconductor Eng Package structure and subtrate board thereof
US7948093B2 (en) * 2006-12-28 2011-05-24 Samgsung Electronics Co., Ltd. Memory IC package assembly having stair step metal layer and apertures
KR101078741B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258330A (en) 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP3151219B2 (ja) 1992-07-24 2001-04-03 テツセラ，インコーポレイテッド 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法
US5477611A (en) 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5384689A (en) 1993-12-20 1995-01-24 Shen; Ming-Tung Integrated circuit chip including superimposed upper and lower printed circuit boards
TW258829B (ja) 1994-01-28 1995-10-01 Ibm
JP2616565B2 (ja) 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
US5633785A (en) 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
KR0169820B1 (ko) 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
WO1997041391A1 (en) 1996-05-02 1997-11-06 Wayne Kozacka Improved sealing element for a regenerative heat exchanger
KR100231276B1 (ko) 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
US5990545A (en) 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
US5866949A (en) 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
KR100211421B1 (ko) * 1997-06-18 1999-08-02 윤종용 중앙부가 관통된 플렉서블 회로기판을 사용한 반도체 칩 패키지
JP3526731B2 (ja) 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6043109A (en) 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090091019A1 (en) * 2003-11-17 2009-04-09 Joseph Charles Fjelstad Memory Packages Having Stair Step Interconnection Layers
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法
CN115988831A (zh) * 2022-12-02 2023-04-18 超聚变数字技术有限公司 浸没式液冷服务器

Also Published As

Publication number Publication date
US6489667B1 (en) 2002-12-03

Similar Documents

Publication Publication Date Title
JP2881575B2 (ja) ヒートシンク付着ボールグリッドアレイ半導体パッケージ
JP3032964B2 (ja) ボールグリッドアレイ半導体のパッケージ及び製造方法
JPH02285646A (ja) 半導体装置
JP2000138317A (ja) 半導体装置及びその製造方法
JP2000082722A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001352021A (ja) 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法
JPH11163024A (ja) 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
JPH0864635A (ja) 半導体装置
JP2002057238A (ja) 集積回路パッケージ
JPH11145322A (ja) 半導体装置
JP3084648B2 (ja) 半導体装置
JPH09330994A (ja) 半導体装置
JPH10256259A (ja) マルチチップモジュールの製造方法
JP3331146B2 (ja) Ｂｇａ型半導体装置の製造方法
JPH09148482A (ja) 半導体装置
JP2006210796A (ja) 回路装置およびその製造方法
JP3258564B2 (ja) 半導体装置およびその製造方法
JPH09246416A (ja) 半導体装置
JP2702455B2 (ja) ピングリッドアレイ型半導体装置
JP3033541B2 (ja) Ｔａｂテープ、半導体装置及び半導体装置の製造方法
JPH1131713A (ja) フィルムキャリアテープを用いたｂｇａ型半導体装置
JPH10150065A (ja) チップサイズパッケージ
JP2000208663A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4260766B2 (ja) 半導体装置
JP2861984B2 (ja) 半導体装置、および該半導体装置の製造方法