DE102019105024A1 - Selbstausgerichtete bitleitung- und kondensator-via-bildung - Google Patents

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Van H. Le
Jack T. Kavalieros
Tahir Ghani
Yih Wang
Benjamin Chu-Kung
Shriram Shivaraman
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Abstract

Es wird ein Verfahren beschrieben. Das Verfahren umfasst ein Bilden von Bitleitungsstrukturen über Bitleitungs-Kontaktstrukturen, Bilden eines ersten Materials auf oberen Oberflächen und Seitenwandoberflächen der Bitleitungsstrukturen, um Stufenstrukturen zur Via-Bildung zu erstellen, und Bilden eines zweiten Materials auf der oberen Oberfläche des ersten Materials. Kondensatoren-Landestrukturen werden durch Strukturieren des zweiten Materials gebildet.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung befinden sich auf dem Gebiet der Bildung von Bitleitung und Kondensator-Via und insbesondere der Bildung selbstausgerichteter Bitleitung und Kondensator-Via.
  • HINTERGRUND
  • Dynamischer Direktzugriffsspeicher (DRAM; Dynamic Random-Access Memory) ist eine Art von Direktzugriffs-Halbleiterspeicher, der jedes Datenbit in einem separaten winzigen Kondensator innerhalb einer integrierten Schaltung speichert. Ein DRAM ist üblicherweise in einem rechteckigen Array von Ladungsspeicherungszellen angeordnet, die aus einem Transistor und einem Kondensator pro (1T-1C DRAM) Datenbit bestehen.
  • Bei der Herstellung von 1T-1C DRAM- und eDRAM-Bauelementen unter Verwendung von Dünnfilm-Transistoren kann eine Bitleitung und ein Kondensator-Via erforderlich sein, um sich auf unterschiedliche Höhen in der Bauelementstruktur zu erstrecken. Jede Fehlausrichtung bei einer Doppelstrukturierung dieser beiden Merkmale kann zu einem Kurzschließen führen. Bisherige Ansätze zur Bildung von Bitleitung und Kondensator-Via mit unterschiedlichen Höhen sind unzureichend, da sie sich nicht mit den Risiken eines Kurzschließens beim Strukturieren beschäftigen.
  • Figurenliste
    • 1 ist eine Darstellung einer DRAM-Schaltung.
    • 2 ist eine Darstellung einer Querschnittansicht einer 1T-1C DRAM-Struktur, die unter Verwendung eines bisherigen Ansatzes hergestellt wird.
    • 3 ist eine Darstellung eines Querschnitts eines Abschnitts eines DRAM-Speicher-Arrays gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 4A-4G sind Darstellungen von Front- und Seiten-Querschnittansichten von Abschnitten von Schichten integrierter Schaltungen in einem Verfahren, das eine selbstausgerichtete Bitleitung- und Kondensator-Via-Bildung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung beinhaltet.
    • 5 stellt eine Rechenvorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 6 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Es werden Ansätze für eine selbstausgerichtete Bitleitung- und Kondensator-Via-Bildung beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Integrationsweisen und Materialauswahl, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für Fachleute auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig unklar zu machen. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, veranschaulichende Darstellungen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „oben“ und „unten“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • 1 ist eine Darstellung einer 1T-1C DRAM-Speicherzelle 100. Bezugnehmend auf 1 umfasst die DRAM-Speicherzelle 100 eine Bitleitung 101, einen Transistor 103, eine Wortleitung 105 und einen Kondensator 107. Die DRAM-Speicherzelle 100 ist aus einem einzelnen MOS-Transistor und einem Speicherkondensator gebildet. Die Bitleitung 101 ist mit der Source des Transistors 103 gekoppelt, die Wortleitung 105 ist mit dem Gate des Transistors 105 gekoppelt und der Kondensator 107 ist mit dem Drain des Transistors 105 gekoppelt. Speicherzellen wie die DRAM-Speicherzelle 100 aus 1 können unter Verwendung von Dünnfilm-Transistoren hergestellt werden. Die Herstellung von 1T-1C DRAM/eDRAM-Speicherzellen, wie beispielsweise in 1 gezeigt ist, kann das Bilden der Bitleitung und des Kondensator-Vias umfassen, um sich auf unterschiedliche Höhen in der physischen Struktur der geschichteten integrierten Schaltung zu erstrecken. Jede Fehlausrichtung bei einer Doppelstrukturierung dieser Merkmale kann zu einem Kurzschließen führen.
  • 2 ist eine Darstellung einer Querschnittansicht einer 1T-1C DRAM-Struktur 200, die unter Verwendung eines bisherigen Ansatzes hergestellt wird. Die in 2 gezeigte DRAM-Struktur umfasst eine erste Speicherzelle C1 und eine zweite Speicherzelle C2. Die erste Speicherzelle C1 umfasst Kondensator 201, Source 203, Source-Kontakt 205, Drain 207, Bitleitung 208, Gate 209, Gate-Oxid 211 und Transistor-Kanalmaterial 213. Die zweite Speicherzelle C2 umfasst Kondensator 213, Source 215, Source-Kontakt 217, Drain 219, Bitleitung 220, Gate 221, Gate-Oxid 223 und Transistor-Kanalmaterial 225. 2 zeigt auch Zwischenschicht-Dielektrikum 227, Zwischenschicht-Dielektrikum 228, Zwischenschicht-Dielektrikum 230, Via 231, Metallschicht 229, Ätzstopp 235, Ätzstopp 237, Ätzstopp 238, Gate-Kontakt 239 und Wortleitung 241.
  • Bezugnehmend auf 2 ist im Hinblick auf die erste Speicherzelle C1 der Kondensator 201 gebildet, um sich vertikal nach unten durch die Zwischenschicht-Dielektrikums-Schicht 227, die Ätzstoppschicht 235 und die Zwischenschicht-Dielektrikums-Schicht 228 zu erstrecken, um die obere Oberfläche des Source-Kontakts 205 zu kontaktieren. Der Source-Kontakt 205 ist gebildet, um sich innerhalb des Zwischenschicht-Dielektrikums 230 vertikal nach unten zu erstrecken und die Source 203 zu kontaktieren. Die Bitleitung 208 ist im Zwischenschicht-Dielektrikum 230 gebildet und mit dem Drain 207 gekoppelt. Das Gate 209 ist unterhalb der Source 203 und des Drains 207 gebildet und ist von der Source 203 und dem Drain 207 durch das Gate-Oxid 211 und das Transistor-Kanalmaterial 213 getrennt. Das Gate-Oxid 211 ist oberhalb des Gates 209 gebildet. Das Transistor-Kanalmaterial 213 ist über dem Gate-Oxid 211 und unter der Source 203 und dem Drain 207 gebildet.
  • Bezugnehmend auf 2 ist im Hinblick auf die zweite Speicherzelle C2 der Kondensator 213 gebildet, um sich vertikal nach unten durch die Zwischenschicht-Dielektrikums-Schicht 227, die Ätzstoppschicht 235 und das Zwischenschicht-Dielektrikum 228 zu erstrecken und die obere Oberfläche des Source-Kontakts 217 zu kontaktieren. Der Source-Kontakt 217 ist gebildet, um sich innerhalb des Zwischenschicht-Dielektrikums 230 vertikal nach unten zu erstrecken und die Source 215 zu kontaktieren. Die Bitleitung 220 ist im Zwischenschicht-Dielektrikum 230 gebildet und mit dem Drain 219 gekoppelt. Das Gate 221 ist unterhalb der Source 215 und des Drains 219 gebildet und ist von der Source 215 und dem Drain 219 durch das Gate-Oxid 223 und das Transistor-Kanalmaterial 225 getrennt. Das Gate-Oxid 223 ist oberhalb des Gates 221 gebildet. Das Transistor-Kanalmaterial 225 ist über dem Gate-Oxid 223 und unter der Source 215 und dem Drain 219 gebildet. Die Wortleitung 241 ist unter der Ätzstoppschicht 238 gebildet und erstreckt sich horizontal von einer ersten Seite der 1T-1C DRAM-Struktur 200 zu einer zweiten Seite der 1T-1C DRAM-Struktur 200 und ist durch die Kontaktschicht 239 mit C1 und C2 gekoppelt.
  • Auch in 2 gezeigt ist das Via 226, das im Zwischenschicht-Dielektrikum 227 gebildet ist und sich durch die Ätzstoppschicht 235 erstreckt. Das Via 226 ist oberhalb der Metallschicht 229 gebildet. Die Metallschicht 229 ist oberhalb des Vias 231 gebildet. Das Via 231 erstreckt sich durch die Ätzstoppschicht 237 und kontaktiert die Oberfläche der Metallschicht 233.
  • Als Teil der Herstellung der DRAM-Struktur 200 aus 2 sind in C1 der Kondensator 201 und die Bitleitung 208 gebildet, um sich auf unterschiedliche Höhen innerhalb des Körpers der Struktur zu erstrecken. Zusätzlich sind in C2 der Kondensator 213 und die Bitleitung 220 gebildet, um sich auf unterschiedliche Höhen innerhalb der DRAM-Struktur 200 zu erstrecken. Zum Bilden der Kondensatoren 201 und 213, um sich auf unterschiedliche Höhen in der DRAM-Struktur 200 als die Bitleitungen 208 und 220 zu erstrecken, ist es erforderlich, dass eine unterschiedliche Maske verwendet wird, um die Kondensatoren 201 und 213 und die Bitleitungen 208 und 220 zu bilden.
  • Die Verwendung einer Mehrzahl von Masken zum Bilden der Kondensatoren und der Bitleitungen der Speicherzellen der DRAM-Struktur 200 birgt das Risiko einer Fehlausrichtung der Maske. Die Fehlausrichtung der Masken kann zu einem Kurzschließen des Kondensators und der Bitleitung führen.
  • Es sollte darauf hingewiesen werden, dass jede Maske, die verwendet wird, den erfolgreichen Abschluss zahlreicher Verarbeitungsoperationen beinhaltet und jede Verarbeitungsoperation den Abschluss zahlreicher anderer nicht-trivialer Aktionen beinhaltet. Aufgrund solcher Verarbeitungsoperationen wird die Komplexität eines Prozessablaufs oft an der Anzahl der verwendeten Masken gemessen.
  • Bei dem Ansatz von 2 wird das Kondensator-Via unter Verwendung einer separaten Maske gebildet, die an dem Dünnfilm-Transistor ausgerichtet ist. Im Gegensatz dazu wird bei Ausführungsbeispielen der vorliegenden Offenbarung das Kondensator-Via unter Verwendung eines selbstausgerichteten Prozesses gebildet. Als solches ist der Ansatz der Ausführungsbeispiele weniger komplex und kostspielig als der Ansatz, der in Bezug auf 2 beschrieben wird. Zusätzlich zu den oben beschriebenen Risiken eines Kurzschließens ergibt der Ansatz aus 2 Speicherzellen, die eine erhöhte parasitäre Kapazität aufweisen, was Nebensprechen und Rauschen verursachen kann. Ausführungsformen der Offenbarung werden hierin unter Bezugnahme auf 3 und 4A-4G beschrieben.
  • 3 ist eine Darstellung eines Querschnitts eines Abschnitts eines DRAM-Speicher-Arrays 300 gemäß einem Ausführungsbeispiel. 3 zeigt Bitleitungen 301a-301d, Bitleitungs-Einkapselung 302, Kondensator-Landeanschlussflächen 303a-303d, Bitleitungs-Kontakte 305, Kondensator-Landeanschlussflächen-Kontakte 307, Kanalmaterial 309, Gate-Dielektrikum 310, Gate 311, Gate-Kontakt 313, Wortleitung 315 und Substrat 317.
  • Bezugnehmend auf 3 werden Bitleitungen 301a-301d über Bitleitungs-Kontakten 307 gebildet. Die Bitleitungs-Einkapselung 302 wird verwendet, um die Bitleitungen 301a-301d einzukapseln, die die Oberseite und die Seiten der Bitleitungen 301a-301d abdeckt. Der Kondensator-Landeanschlussflächen-Kontakt 307 ist über dem Kanalmaterial 309 gebildet. Das Gate-Dielektrikum 310 ist unter dem Kanalmaterial 309 und über dem Gate 311 gebildet. Das Gate 311 ist über dem Gate-Kontakt 313 gebildet. Der Gate-Kontakt 313 ist auf der oberen Oberfläche der Wortleitung 315 gebildet. Die Wortleitung 315 ist auf der oberen Oberfläche des Substrats 317 gebildet.
  • Bei einem Ausführungsbeispiel isoliert die Einkapselung der Bitleitungen 301a-301d das Bitleitungs-Via. Ferner erzeugt die Einkapselung einen Graben mit einer Stufenhöhe für die Kondensator-Via-Bildung. Die Kondensator-Via-Bildung beruht auf der Selbstausrichtung, die durch die Abscheidung der Einkapselungsschicht bereitgestellt wird (siehe 4A-4G unten).
  • Daher werden bei einem Ausführungsbeispiel Masken nicht bei der Bildung des Kondensator-Vias verwendet, wie dies bei anderen Ansätzen wie beispielsweise dem von 2 der Fall ist. Da jeder Maskenschritt den erfolgreichen Abschluss zahlreicher Verarbeitungsoperationen erfordert, ist der Prozessablauf von Ausführungsbeispielen weniger komplex und kostspielig als der Prozessablauf anderer Ansätze.
  • Bei einem Ausführungsbeispiel können die Bitleitungen 301a-d aus Material gebildet sein, umfassend, aber nicht beschränkt auf W, TaN, Cu, Mo, Ru, Pt, TiN, TiA1N, Pt, WSi, Wge, etc. Bei einem Ausführungsbeispiel kann der Metallkontakt aus irgendeinem Metall gebildet sein, das zum Bilden des Metallkontakts geeignet ist.
  • Bei einem Ausführungsbeispiel kann das Material, das verwendet wird, um die Bitleitungs-Einkapselung 302 zu bilden, die die Bitleitungen 301a-301d zur Selbstausrichtung des Kondensator-Vias umgibt und einkapselt, Kategorien von Materialien umfassen, ist aber darauf nicht beschränkt, die selektiv gegenüber der Umgebung sind, wie beispielsweise: (1) HfO2, HfTaOx, HfSiOx, ZrOx, HfZrOx, etc. (2) SiN, A1N, SiON, AlON, AlSiN, etc. (3) Si02, IGZO, ZnO, Ti02, etc., und (4) C-dotiertes Si02, SiN, etc. Bei einem Ausführungsbeispiel kann irgendeine Kombination dieser Materialien als ein Paar zur Isolierung der Bitleitungen 301a-301d in Bezug auf die Umgebung verwendet werden. Bei einem Ausführungsbeispiel kann irgendein geeignetes Material für die Bitleitungs-Einkapselung 302 verwendet werden.
  • Bei einem Ausführungsbeispiel können die Bitleitungs-Kontakte 305 und die Kondensator-Landeanschlussflächen-Kontakte 307 für die Transistoren des DRAM-Bauelements TaN, W, WTaN, TiN, WTiN, TaTiN, AlSiN, WSi, Pt, Mo, Ru, C, Cu und Mehrfachschichten dieser Metalle umfassen, sind aber darauf nicht beschränkt. Bei einem Ausführungsbeispiel kann der Metallkontakt für die Transistoren aus irgendeinem Metall gebildet sein, das zum Bilden des Metallkontakts für die Transistoren geeignet ist.
  • Bei einem Ausführungsbeispiel kann das Kanalmaterial 309 aus Halbleitermaterialsystemen bestehen, die zum Beispiel N-Typ- oder P-Typ-Materialsysteme umfassen. Bei einigen Ausführungsbeispielen kann das Kanalmaterial 309 ein Oxid-Halbleitermaterial mit hoher Mobilität umfassen, wie etwa Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxynitrid, Rutheniumoxid oder Wolframoxid. Im Allgemeinen kann das Kanalmaterial 309 ein oder mehrere von Zinnoxid, Kobaltoxid, Kupferoxid, Antimonoxid, Rutheniumoxid, Wolframoxid, Zinkoxid, Galliumoxid, Titanoxid, Indiumoxid, Titanoxynitrid, Indiumzinnoxid, Indiumzinkoxid, Nickeloxid, Niobiumoxid, Kupferperoxid, Indiumgalliumzinkoxid (IGZO), Indiumtellurid, Molybdänit, Molybdändiselenid, Wolframdiselenid, Wolframdisulfid, und schwarzem Phosphor umfassen, wobei jedes möglicherweise mit einem oder mehreren von Gallium, Indium, Aluminium, Fluor, Stickstoff usw. dotiert sein kann. Bei einem Ausführungsbeispiel kann das Kanalmaterial 309 aus irgendeinem Material gebildet sein, das zum Bilden des Kanalmaterials 309 geeignet ist.
  • Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 310 aus einem Material gebildet sein, das Folgendes umfassen kann, aber nicht darauf beschränkt ist: HfO2, HfTaOx, Ta2O5, Si02, SiN, HfSiN, HfSiOx, TaSiOx, Al2O3, HfAlO, TaAlO und Mehrfachschichten davon etc. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 310 aus irgendeinem Material gebildet sein, das zum Bilden des Gate-Dielektrikums 310 geeignet ist.
  • 4A-4G sind Darstellungen von Front- (PGD/Parallel to Gate Direction; parallel zur Gate-Richtung) und Seiten- (OGD-Orthogonal to Gate Direction; orthogonal zur Gate-Richtung) Querschnittansichten von Abschnitten von Schichten integrierter Schaltungen 400 in einem Verfahren, das eine selbstausgerichtete Bitleitung- und Kondensator-Via-Bildung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung beinhaltet.
  • Bezugnehmend auf 4A wird eine Bildung von Kontaktmaterial 401, Kanalmaterial 403, dielektrischem Material 405 und Gate-Material 407 über einer Struktur ausgeführt, die Gate-Kontakte 409a-409c, dielektrisches Material 411, Wortleitungen 413 und Substratmaterial 415 umfasst. Bei einem Ausführungsbeispiel können das Kontaktmaterial 401, das Kanalmaterial 403, das dielektrische Material 405 und das Gate-Material 407 jeweils durch Abscheidung gebildet werden. Bei anderen Ausführungsbeispielen kann irgendeine andere Art der Bildung dieser Schichten verwendet werden. In der OGD-Ansicht (orthogonal zur Gate-Richtung) sind individuelle Wortleitungen 413a-413c gezeigt. Bei einem Ausführungsbeispiel werden die individuellen Wortleitungen 413a-413c verwendet, um die Gates 407 aller Transistoren einer Reihe in einem Array-Segment (in Richtung orthogonal zur Seite) zu koppeln. In der PGD-Ansicht (parallel zur Gate-Richtung) ist eine individuelle Wortleitung 416 gezeigt, die die Länge des Querschnitts verlängert und mit den Gate-Kontakten 409a-409c gekoppelt ist.
  • Bei einem Ausführungsbeispiel kann das Kontaktmaterial 401 TaN, W, WTaN, TiN, WTiN, TaTiN, AlSiN, WSi, Pt, Mo, Ru, C, Cu und Mehrfachschichten dieser Metalle umfassen, ist aber darauf nicht beschränkt. Bei einem Ausführungsbeispiel kann das Kontaktmaterial 401 aus irgendeinem Material gebildet sein, das zum Bilden der Kontakte für die DRAM-Transistoren geeignet ist.
  • Das Kanalmaterial 403 kann aus Halbleitermaterialsystemen bestehen, die zum Beispiel N-Typ- oder P-Typ-Materialsysteme umfassen. Bei einigen Ausführungsbeispielen kann das Kanalmaterial 403 ein Oxid-Halbleitermaterial mit hoher Mobilität umfassen, wie etwa Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxynitrid, Rutheniumoxid oder Wolframoxid. Im Allgemeinen kann das Kanalmaterial 403 ein oder mehrere von Zinnoxid, Kobaltoxid, Kupferoxid, Antimonoxid, Rutheniumoxid, Wolframoxid, Zinkoxid, Galliumoxid, Titanoxid, Indiumoxid, Titanoxynitrid, Indiumzinnoxid, Indiumzinkoxid, Nickeloxid, Niobiumoxid, Kupferperoxid, Indiumgalliumzinkoxid (IGZO), Indiumtellurid, Molybdänit, Molybdändiselenid, Wolframdiselenid, Wolframdisulfid, und schwarzem Phosphor umfassen, wobei jedes möglicherweise mit einem oder mehreren von Gallium, Indium, Aluminium, Fluor, Stickstoff usw. dotiert sein kann. Bei einem Ausführungsbeispiel kann das Kanalmaterial 403 irgendein Material umfassen, das zum Bilden des Kanalmaterials geeignet ist.
  • Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 405 umfassen, ist aber nicht beschränkt auf Oxid: HfO2, HfTaOx, Ta2O5, Si02, SiN, HfSiN, HfSiOx, TaSiOx, Al2O3, HfAlO, TaAlO und Mehrfachschichten dieser Materialien. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 405 aus irgendeinem Material gebildet sein, das zum Bilden des Gate-Dielektrikums 405 geeignet ist.
  • Bezugnehmend auf 4B wird nach einer oder mehreren Operationen, die zu den in 4A gezeigten Querschnitten führen, das Kontaktmaterial 401 und das Kanalmaterial 403 strukturiert. Bei einem Ausführungsbeispiel wird das Kontaktmaterial 401 und das Kanalmaterial 403 durch Ätzen strukturiert. Die PGD-Ansicht und die OGD-Ansicht zeigen die Struktur des Kontaktmaterials 401 und des Kanalmaterials 403, die sich aus der Strukturierung ergibt. In der PGD-Ansicht sind benachbarte rechteckige Stapel, die das Kontaktmaterial 401 und das Kanalmaterial 403 umfassen, mit der gleichen Wortleitung gekoppelt. In der OGD-Ansicht sind benachbarte rechteckige Stapel, die das Kontaktmaterial 401 und das Kanalmaterial 403 umfassen, mit unterschiedlichen Wortleitungen gekoppelt.
  • Bezugnehmend auf 4C werden nach einer oder mehreren Operationen, die zu den in 4B gezeigten Querschnitten führen, die selbstausgerichteten Kontakte strukturiert. Bei einem Ausführungsbeispiel werden, als Teil der Bildung der selbstausgerichteten Kontakte, Gräben (die in der PGD-Ansicht sichtbar sind) in jedem der benachbarten rechteckigen Stapel gebildet, die das Kontaktmaterial 401 und das Kanalmaterial 403 umfassen, die in Operationen gebildet werden, die der 4B zugeordnet sind. Bei einem Ausführungsbeispiel können die selbstausgerichteten Kontakte 417 aus Materialien gebildet sein, die TaN, W, WTaN, TiN, WTiN, TaTiN, AlSiN, WSi, Pt, Mo, Ru, C, Cu und Mehrfachschichten dieser umfassen, aber darauf nicht beschränkt sind. Bei einem Ausführungsbeispiel können die selbstausgerichteten Kontakte 417 aus irgendeinem Metall gebildet sein, das zum Bilden der selbstausgerichteten Kontakte 417 geeignet ist.
  • Bezugnehmend auf 4D wird nach einer oder mehreren Operationen, die zu den in 4C gezeigten Querschnitten führen, dielektrisches Material 419 in den Gräben von und den Zwischenräumen zwischen den benachbarten rechteckigen Stapeln gebildet, die den strukturierten, selbstausgerichteten Kontakten 417 entsprechen. Bei einem Ausführungsbeispiel füllt das Material, das in den Gräben von und den Zwischenräumen zwischen den rechteckigen Stapeln gebildet wird, die die selbstausgerichteten Kontakte 417 umfassen, die Gräben von und die Zwischenräume zwischen den rechteckigen Stapeln aus, die die selbstausgerichteten Kontakte 417 umfassen, bis zu einer Höhe, die mit den oberen Oberflächen der benachbarten rechteckigen Stapel auf gleicher Höhe ist.
  • Bezugnehmend auf 4E wird nach einer oder mehreren Operationen, die zu den in 4D gezeigten Querschnitten führen, Bitleitungsmaterial 421 über den selbstausgerichteten Kontakten 417 und dem dielektrischen Material 419 gebildet und strukturiert, um Bitleitungen 421a-421d zu bilden. Die OGD-Ansicht zeigt, dass die Bitleitungen die Länge des Querschnitts der integrierten Schaltung 400 verlängern. Die PGD-Ansicht zeigt, dass das Material strukturiert wird, um individuelle Bitleitungen 421a-421d zu bilden, die mit den selbstausgerichteten Kontakten 417 gekoppelt sind. Bei einem Ausführungsbeispiel kann das Bitleitungsmaterial 421 W, TaN, Cu, Mo, Ru, Pt, TiN, TiAlN, Pt, WSi und WGe umfassen, ist aber nicht darauf beschränkt. Bei einem Ausführungsbeispiel kann das Bitleitungsmaterial 421 irgendein Material umfassen, das für die Verwendung als Bitleitungsmaterial 421 geeignet ist.
  • Bezugnehmend auf 4F wird nach einer oder mehreren Operationen, die zu den in 4E gezeigten Querschnitten führen, ein ätzselektives dielektrisches Material 423 an den oberen Oberflächen und Seitenoberflächen der Bitleitungsstrukturen 421a-421d (siehe PGD-Ansicht) gebildet. Das ätzselektive dielektrische Material 423 ist ein ätzselektives Material, das zum Einkapseln der Bitleitungsstrukturen 421a-421d verwendet wird. Bei einem Ausführungsbeispiel, wie in der OGD-Ansicht gezeigt, wird das ätzselektive dielektrische Material 423 gebildet, um die gesamte Länge der Bitleitungsstrukturen 421 zu verlängern. Bei einem Ausführungsbeispiel kann das ätzselektive dielektrische Material 423 umfassen, ist aber nicht beschränkt auf Gruppen von Materialien wie beispielsweise: (1) HfO2, HfTaOx, HfSiOx, ZrOx, HfZrOx, etc. (2) SiN, AlN, SiON, AlON, AlSiN, etc. (3) Si02, IGZO, ZnO, Ti02, etc., und (4) C-dotiertes Si02, SiN, etc. Bei einem Ausführungsbeispiel kann irgendeine Kombination dieser Materialien als ein Paar zur Isolierung der Bitleitungen in Bezug auf die Umgebung verwendet werden. Bei einem Ausführungsbeispiel kann irgendein geeignetes ätzselektives Material für das ätzselektive Material 423 verwendet werden.
  • Bezugnehmend auf 4G wird nach einer oder mehreren Operationen, die zu den in 4F gezeigten Querschnitten führen, das ätzselektive Material an dem Boden der Gräben, die zwischen den Bitleitungsstrukturen 421a-421d gebildet sind, entfernt, um Vias zu bilden. Danach wird ein Metallmaterial in den Vias und auf den oberen Oberflächen des ätzselektiven Materials gebildet. Das Metallmaterial wird dann strukturiert, um Kondensator-Landeanschlussflächen 425 zu bilden, wie in 4G gezeigt.
  • Implementierungen der Ausführungsbeispiele der Erfindung können auf einem Substrat, wie beispielsweise einem Halbleitersubstrat, gebildet oder ausgeführt werden. Bei einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, das unter Verwendung von einem Bulk-Silizium oder einer Silizium-auf-Isolator-Unterstruktur gebildet ist. Bei anderen Implementierungen kann das Halbleitersubstrat unter Verwendung von wechselnden Materialien gebildet sein, die mit Silizium kombiniert sein können oder nicht, die Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid oder andere Kombinationen von Gruppe III-V oder Gruppe IV Materialien umfassen, aber nicht auf diese beschränkt sind. Obwohl einige Beispiele von Materialien, aus denen das Substrat gebildet sein kann, hier beschrieben sind, fällt irgendein Material, das als Grundlage dienen kann, auf der ein Halbleiterbauelement gebaut werden kann, in das Wesen und den Schutzbereich der vorliegenden Erfindung.
  • Eine Mehrzahl von Transistoren, wie beispielsweise Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET- (Metal-Oxide-Semiconductor Field-Effect Transistor) oder einfach MOS-Transistoren), kann auf dem Substrat hergestellt werden. Bei verschiedenen Implementierungen der Erfindung können die MOS-Transistoren planare Transistoren, nicht-planare Transistoren oder eine Kombination aus beidem sein. Nicht-planare Transistoren umfassen FinFET-Transistoren, wie beispielsweise Doppel-Gate-Transistoren und Tri-Gate-Transistoren sowie Wrap-Around (Umwickel-) oder All-Around- (Ringsum-) Gate-Transistoren, wie etwa Nanoband- und Nanodraht-Transistoren. Obwohl die hierin beschriebenen Implementierungen nur planare Transistoren darstellen können, sollte darauf hingewiesen werden, dass die Erfindung auch unter Verwendung von nicht-planaren Transistoren durchgeführt werden kann.
  • Jeder MOS-Transistor umfasst einen Gate-Stapel, gebildet aus zumindest zwei Schichten, einer Gate-Dielektrikum-Schicht und einer Gate-Elektrodenschicht. Die Gate-Dielektrikum-Schicht kann eine Schicht oder einen Stapel aus Schichten umfassen. Die eine oder die mehreren Schichten können Siliziumoxid, Siliziumdioxid (SiO2) und/oder ein High-k-Dielektrikumsmaterial umfassen. Das High-k-Dielektrikumsmaterial kann Elemente umfassen, wie beispielsweise Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niobium und Zink. Beispiele von High-k-Materialien, die in der Gate-Dielektrikum-Schicht verwendet werden können, umfassen, sind aber nicht beschränkt auf Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat. Bei einigen Ausführungsbeispielen kann ein Ausheilungsprozess an der Gate-Dielektrikum-Schicht ausgeführt werden, um deren Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gate-Elektrodenschicht wird auf der Gate-Dielektrikum-Schicht gebildet und kann aus zumindest einem P-Typ-Arbeitsfunktions-Metall oder einem N-Typ-Arbeitsfunktions-Metall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektrodenschicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine Füll-Metallschicht ist.
  • Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide, z.B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ-Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 4,9 eV und etwa 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirconium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie etwa Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ-Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 3,9 eV und etwa 4,2 eV ist.
  • Bei einigen Implementierungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zur Oberfläche des Substrats ist, und zwei Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zur oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei weiteren Implementierungen der Erfindung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren, planaren, nicht-U-förmigen Schichten gebildet sind.
  • Bei einigen Implementierungen der Erfindung kann ein Paar von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein, die den Gate-Stapel umklammern. Die Seitenwand-Abstandhalter können aus einem Material gebildet sein wie beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumnitrid dotiert mit Kohlenstoff und Silizium-Oxynitrid. Prozesse zum Bilden von Seitenwand-Abstandhaltern sind im Stand der Technik wohlbekannt und umfassen im Allgemeinen Abscheidungs- und Ätz-Prozessschritte. Bei einer alternativen Implementierung kann eine Mehrzahl von Abstandhalterpaaren verwendet werden, zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein.
  • Wie im Stand der Technik bekannt ist, werden die Source- und Drain-Regionen innerhalb des Substrats benachbart zu dem Gate-Stapel jedes MOS-Transistors gebildet. Die Source- und Drain-Regionen werden im Allgemeinen unter Verwendung entweder eines Implantations-/Diffusions-Prozesses oder eines Ätz-/Abscheidungs-Prozesses gebildet. Bei dem ersteren Prozess können Dotierstoffe wie beispielsweise Bor, Aluminium, Antimon, Phosphor oder Arsen in das Substrat Ionen-implantiert werden, um die Source- und Drain-Regionen zu bilden. Ein Ausheilungsprozess, der die Dotierstoffe aktiviert und sie zum weiteren Diffundieren in das Substrat veranlasst, folgt typischerweise dem Ionen-Implantationsprozess. Bei dem letzteren Prozess kann das Substrat zuerst geätzt werden, um Vertiefungen an den Orten der Source- und Drain-Regionen zu bilden. Ein epitaxialer Abscheidungsprozess kann dann durchgeführt werden, um die Vertiefungen mit Material zu füllen, das verwendet wird, um die Source- und Drain-Regionen herzustellen. Bei einigen Implementierungen können die Source- und Drain-Regionen unter Verwendung einer Siliziumlegierung, wie beispielsweise Silizium-Germanium oder Siliziumcarbid, hergestellt werden. Bei einigen Implementierungen kann die epitaxial abgeschiedene Siliziumlegierung in situ mit Dotierstoffen, wie beispielsweise Bor, Arsen oder Phosphor, dotiert werden. Bei weiteren Ausführungsbeispielen können die Source- und Drain-Regionen unter Verwendung von einem oder mehreren alternativen Halbleitermaterialien gebildet werden, wie beispielsweise Germanium oder einem Material oder einer Legierung der Gruppe III-V. Und bei weiteren Ausführungsbeispielen können eine oder mehrere Schichten aus Metall und/oder Metall-Legierungen verwendet werden, um die Source- und Drain-Regionen zu bilden.
  • Eine oder mehrere Zwischenschicht-Dielektrika (ILD; Interlayer Dielectrics) werden über die MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung von dielektrischen Materialien gebildet werden, die für ihre Anwendbarkeit in integrierten Schaltungsstrukturen bekannt sind, wie beispielsweise Low-k-dielektrische Materialien. Beispiele für dielektrische Materialien, die verwendet werden können, umfassen Siliziumdioxid (SiO2), Kohlenstoff-dotiertes Oxid (CDO), Siliziumnitrid, organische Polymere wie Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG) und Organosilikate wie Silsesquioxan, Siloxan oder Organosilikatglas, sind aber nicht darauf beschränkt. Die ILD-Schichten können Poren oder Luftzwischenräume umfassen, um ihre Dielektrizitätskonstante weiter zu reduzieren.
  • 5 stellt eine Rechenvorrichtung 500 gemäß einer Implementierung der Erfindung dar. Die Rechenvorrichtung 500 häust eine Platine 502. Die Platine 502 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 504 und zumindest einen Kommunikationschip 506. Der Prozessor 504 ist physisch und elektrisch mit der Platine 502 gekoppelt. Bei einigen Implementierungen kann der zumindest eine Kommunikationschip 506 auch physisch und elektrisch mit der Platine 502 gekoppelt sein. Bei weiteren Implementierungen ist der Kommunikationschip 506 Teil des Prozessors 504.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 500 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 502 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk), usw.).
  • Der Kommunikationschip 506 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 500. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 506 kann beliebige von einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie alle anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 500 kann eine Mehrzahl von Kommunikationschips 506 umfassen. Zum Beispiel kann ein erster Kommunikationschip 506 zweckgebunden sein für drahtlose Kommunikation mit kürzerer Reichweite, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 506 kann zweckgebunden sein für drahtlose Kommunikation mit größerer Reichweite, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 504 der Rechenvorrichtung 500 umfasst einen integrierten Schaltungs-Die, der innerhalb des Prozessors 504 gehäust (packaged) ist. Bei einigen Implementierungen der Erfindung umfasst der integrierte Schaltungs-Die des Prozessors ein oder mehrere Bauelemente, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung. Der Ausdruck „Prozessor“ kann sich auf irgendeine Vorrichtung oder Abschnitt einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 506 umfasst auch einen integrierten Schaltungs-Die, der innerhalb des Kommunikationschips 506 gehäust ist. Gemäß einer anderen Implementierung der Erfindung umfasst der integrierte Schaltungs-Die des Kommunikationschips ein oder mehrere Bauelemente, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 500 gehäust ist, einen integrierten Schaltungs-Die enthalten, der ein oder mehrere Bauelemente umfasst, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 500 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 500 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • 6 stellt einen Interposer 600 dar, der ein oder mehrere Ausführungsbeispiele der Erfindung umfasst. Der Interposer 600 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 602 zu einem zweiten Substrat 604 zu überbrücken. Das erste Substrat 602 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 604 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen ist der Zweck eines Interposers 600, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 600 einen integrierten Schaltungs-Die mit einem Kugelgitterarray-(BGA; ball grid array) 606 koppeln, das nachfolgend mit dem zweiten Substrat 604 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 602/604 an gegenüberliegende Seiten des Interposers 600 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 602/604 an derselben Seite des Interposers 600 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 600 zwischenverbunden.
  • Der Interposer 600 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Zwischenverbindungen 608 und Vias 610 umfassen, einschließlich aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 612. Der Interposer 600 kann ferner eingebettete Bauelemente 614 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 600 gebildet sein. Gemäß Ausführungsbeispielen der Erfindung können hierin offenbarte Vorrichtungen oder Prozesse bei der Herstellung des Interposers 400 verwendet werden.
  • Obwohl spezifische Ausführungsbeispiele oben beschrieben wurden, sollen diese Ausführungsbeispiele nicht den Schutzbereich der vorliegenden Offenbarung einschränken, auch wenn nur ein einzelnes Ausführungsbeispiel im Hinblick auf ein bestimmtes Merkmal beschrieben ist. Beispiele von Merkmalen, die in der Offenbarung bereitgestellt sind, sollen darstellend sein und nicht einschränkend, außer anderweitig angegeben. Die obige Beschreibung soll solche Alternativen, Modifikationen und Entsprechungen abdecken, wie sie für einen Fachmann auf dem Gebiet offensichtlich wären, der einen Vorteil aus der vorliegenden Offenbarung hat.
  • Der Schutzbereich der vorliegenden Offenbarung umfasst irgendein Merkmal oder Kombination von Merkmalen, die hierin offenbart sind (entweder explizit oder implizit) oder irgendeine Verallgemeinerung davon, ob dadurch irgendwelche oder alle der hierin adressierten Probleme verringert werden oder nicht. Dementsprechend können neue Ansprüche während der Verfolgung der vorliegenden Anmeldung (oder einer Anmeldung, die die Priorität derselben beansprucht) für irgendeine solche Kombination von Merkmalen formuliert werden. Genauer gesagt, Bezug nehmend auf die beiliegenden Ansprüche, können Merkmale aus abhängigen Patentansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und Merkmale aus entsprechenden unabhängigen Ansprüchen können auf irgendeine geeignete Weise kombiniert werden und nicht nur in den spezifischen Kombinationen, die in den beigefügten Ansprüchen aufgezählt sind.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele. Die verschiedenen Merkmale der unterschiedlichen Ausführungsbeispiele können verschieden mit einigen Merkmalen kombiniert werden, die umfasst sind, und andere können ausgeschlossen werden, um für eine Vielzahl von unterschiedlichen Anmeldungen zu passen.
  • Ausführungsbeispiel 1: Ein Verfahren umfasst ein Bilden von Bitleitungsstrukturen über Bitleitungs-Kontaktstrukturen, Bilden eines ersten Materials auf oberen Oberflächen und Seitenwandoberflächen der Bitleitungsstrukturen, um Stufenstrukturen zur Via-Bildung zu erstellen und Bilden eines zweiten Materials auf der oberen Oberfläche des ersten Materials. Kondensatoren-Landestrukturen werden durch Strukturieren des zweiten Materials gebildet.
  • Ausführungsbeispiel 2: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 1, wobei die Bitleitungsstrukturen aus einer Strukturierung von Material gebildet werden, das auf der Oberfläche der Bitleitungs-Kontaktstrukturen gebildet wird.
  • Ausführungsbeispiel 3: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 1, wobei das Bilden des ersten Materials auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen Kondensator-Vias definiert.
  • Ausführungsbeispiel 4: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 1, wobei das Bilden des ersten Materials auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen die Bitleitungsstrukturen isoliert.
  • Ausführungsbeispiel 5: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 1, wobei die Kondensator-Landestruktur selbstausgerichtet ist.
  • Ausführungsbeispiel 6: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 1, wobei ein Abstand zwischen ähnlichen Seitenwandoberflächen der Bitleitungsstrukturen 135 nm ist.
  • Ausführungsbeispiel 7: Das Verfahren gemäß beispielhaften Ausführungsbeispielen 1, 2, 3, 4, 5 oder 6, wobei die Bitleitungs-Kontaktstrukturen durch Gräben definiert werden.
  • Ausführungsbeispiel 8: Ein Verfahren umfasst das Bilden einer Schicht aus Gate-Material über einer Schicht aus Wordleitungs-Material, Bilden einer ersten Schicht aus dielektrischem Material über der Schicht aus Gate-Material, Bilden einer Schicht aus Kanalmaterial über der ersten Schicht aus dielektrischem Material und Bilden einer Mehrzahl von geschichteten Materialstapeln aus der Schicht aus Gate-Material, Bilden der ersten Schicht aus dielektrischem Material und der Schicht aus Kanalmaterial, Bilden von Gräben, die sich in die Mehrzahl von geschichteten Materialstapeln erstrecken, Bilden einer zweiten Schicht aus dielektrischem Material in den Gräben und zwischen der Mehrzahl von geschichteten Materialstapeln, Bilden von Bitleitungsstrukturen über Bitleitungs-Kontaktstrukturen, und Bilden einer dritten Schicht aus dielektrischem Material auf oberen Oberflächen und Seitenwandoberflächen der Bitleitungsstrukturen, und Bilden von Kondensator-Landematerial auf den oberen Oberflächen und den Seitenwandoberflächen der dritten Schicht aus dielektrischem Material. Das Kondensator-Landematerial wird strukturiert, um Kondensator-Landestrukturen zu bilden.
  • Ausführungsbeispiel 9: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 8, wobei die Bitleitungsstrukturen aus einer Strukturierung von Material gebildet werden, das auf den Oberflächen der Bitleitungs-Kontaktstrukturen gebildet wird.
  • Ausführungsbeispiel 10: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 8, wobei das Bilden der dritten Schicht aus dielektrischem Material auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen Kondensator-Vias definiert.
  • Ausführungsbeispiel 11: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 8, wobei das Bilden der dritten Schicht aus dielektrischem Material auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen die Bitleitungsstrukturen isoliert.
  • Ausführungsbeispiel 12: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 8, wobei die Kondensator-Landestrukturen selbstausgerichtet sind.
  • Ausführungsbeispiel 13: Das Verfahren gemäß beispielhaftem Ausführungsbeispiel 8, wobei ein Abstand zwischen ähnlichen Seitenwandoberflächen der Bitleitungsstrukturen 135 nm ist.
  • Ausführungsbeispiel 14: Das Verfahren gemäß beispielhaften Ausführungsbeispielen 8, 9, 10, 11, 12 oder 13, wobei die Bitleitungs-Kontaktstrukturen durch Gräben definiert werden.
  • Ausführungsbeispiel 15: Eine DRAM-Speicherzellenstruktur umfasst ein unteres Gate, ein Dielektrikum, das über dem unteren Gate gebildet ist, ein Kanalmaterial, das über dem Dielektrikum gebildet ist, umfassend einen ersten Abschnitt, der parallel zu dem Gate ist, und einen zweiten und dritten Abschnitt, die orthogonal zu dem Gate sind, und eine Kondensator-Landestruktur, die mit dem zweiten Abschnitt des Kanalmaterials gekoppelt ist. Eine Bitleitung ist mit dem dritten Abschnitt des Kanalmaterials gekoppelt, wobei sich die Kondensator-Landestruktur über die Bitleitung erstreckt.
  • Ausführungsbeispiel 16: Die DRAM-Struktur gemäß beispielhaftem Ausführungsbeispiel 15, ferner umfassend ein erstes Material auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen, das Kondensator-Vias definiert.
  • Ausführungsbeispiel 17: Die DRAM-Struktur gemäß beispielhaftem Ausführungsbeispiel 16, wobei das erste Material auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen die Bitleitungsstrukturen elektrisch isoliert.
  • Ausführungsbeispiel 18: Die DRAM-Struktur gemäß beispielhaftem Ausführungsbeispiel 15, ferner umfassend einen Gate-Kontakt, der mit der Gate-Struktur gekoppelt ist.
  • Ausführungsbeispiel 19: Die DRAM-Struktur gemäß beispielhaftem Ausführungsbeispiel 15, ferner umfassend eine Wortleitungsstruktur, die mit dem Gate-Kontakt gekoppelt ist.
  • Ausführungsbeispiel 20: Die DRAM-Struktur gemäß beispielhaften Ausführungsbeispielen 15, 16, 17, 18 oder 19, ferner umfassend einen Kondensator, der mit der Kondensator-Landestruktur gekoppelt ist.

Claims (20)

  1. Ein Verfahren, umfassend: Bilden von Bitleitungsstrukturen über Bitleitungs-Kontaktstrukturen; Bilden eines ersten Materials auf oberen Oberflächen und Seitenwandoberflächen der Bitleitungsstrukturen, um Stufenstrukturen zur Via-Bildung zu erstellen; Bilden eines zweiten Materials auf der oberen Oberfläche des ersten Materials; und Bilden von Kondensator-Landestrukturen durch Strukturieren des zweiten Materials.
  2. Das Verfahren gemäß Anspruch 1, wobei die Bitleitungsstrukturen aus einer Strukturierung von Material gebildet werden, das auf der Oberfläche der Bitleitungs-Kontaktstrukturen gebildet wird.
  3. Das Verfahren gemäß Anspruch 1 oder 2, wobei das Bilden des ersten Materials auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen Kondensator-Vias definiert.
  4. Das Verfahren gemäß Anspruch 1, 2 oder 3, wobei das Bilden des ersten Materials auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen die Bitleitungsstrukturen isoliert.
  5. Das Verfahren gemäß Anspruch 1, 2, 3 oder 4, wobei die Kondensator-Landestruktur selbstausgerichtet ist.
  6. Das Verfahren gemäß Anspruch 1, 2, 3, 4 oder 5, wobei ein Abstand zwischen ähnlichen Seitenwandoberflächen der Bitleitungsstrukturen 135 nm ist.
  7. Das Verfahren gemäß Anspruch 1, 2, 3, 4, 5 oder 6, wobei die Bitleitungs-Kontaktstrukturen durch Gräben definiert werden.
  8. Ein Verfahren, umfassend: Bilden einer Schicht aus Gate-Material über einer Schicht aus Wortleitungs-Material; Bilden einer ersten Schicht aus dielektrischem Material über der Schicht aus Gate-Material; Bilden einer Schicht aus Kanalmaterial über der ersten Schicht aus dielektrischem Material; Bilden einer Mehrzahl von geschichteten Materialstapeln aus der Schicht aus Gate-Material, der ersten Schicht aus dielektrischem Material und der Schicht aus Kanalmaterial; Bilden von Gräben, die sich in die Mehrzahl von geschichteten Materialstapeln erstrecken; Bilden einer zweiten Schicht aus dielektrischem Material in den Gräben und zwischen der Mehrzahl von geschichteten Materialstapeln; Bilden von Bitleitungsstrukturen über Bitleitungs-Kontaktstrukturen; Bilden einer dritten Schicht aus dielektrischem Material auf oberen Oberflächen und Seitenwandoberflächen der Bitleitungsstrukturen; Bilden von Kondensator-Landematerial auf den oberen Oberflächen und den Seitenwandoberflächen der dritten Schicht aus dielektrischem Material; und Strukturieren des Kondensator-Landematerials, um Kondensator-Landestrukturen zu bilden.
  9. Das Verfahren gemäß Anspruch 8, wobei die Bitleitungsstrukturen aus einer Strukturierung von Material gebildet werden, das auf den Oberflächen der Bitleitungs-Kontaktstrukturen gebildet wird.
  10. Das Verfahren gemäß Anspruch 8 oder 9, wobei das Bilden der dritten Schicht aus dielektrischem Material auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen Kondensator-Vias definiert.
  11. Das Verfahren gemäß Anspruch 8, 9 oder 10, wobei das Bilden der dritten Schicht aus dielektrischem Material auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen die Bitleitungsstrukturen isoliert.
  12. Das Verfahren gemäß Anspruch 8, 9, 10 oder 11, wobei die Kondensator-Landestrukturen selbstausgerichtet sind.
  13. Das Verfahren gemäß Anspruch 8, 9, 10, 11 oder 12, wobei ein Abstand zwischen ähnlichen Seitenwandoberflächen der Bitleitungsstrukturen 135 nm ist.
  14. Das Verfahren gemäß Anspruch 8, 9, 10, 11, 12 oder 13, wobei die Bitleitungs-Kontaktstrukturen durch Gräben definiert werden.
  15. Eine DRAM-Speicherzellenstruktur, umfassend: ein unteres Gate; ein Dielektrikum, das über dem unteren Gate gebildet ist; Kanalmaterial, das über dem Dielektrikum gebildet ist, umfassend einen ersten Abschnitt, der parallel zu dem Gate ist, und einen zweiten und dritten Abschnitt, die orthogonal zu dem Gate sind; eine Kondensator-Landestruktur, die mit dem zweiten Abschnitt des Kanalmaterials gekoppelt ist; und eine Bitleitung, die mit dem dritten Abschnitt des Kanalmaterials gekoppelt ist, wobei sich die Kondensator-Landestruktur über die Bitleitung erstreckt.
  16. Die DRAM-Struktur gemäß Anspruch 15, ferner umfassend ein erstes Material auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen, das Kondensator-Vias definiert.
  17. Die DRAM-Struktur gemäß Anspruch 16, wobei das erste Material auf den oberen Oberflächen und den Seitenwandoberflächen der Bitleitungsstrukturen die Bitleitungsstrukturen elektrisch isoliert.
  18. Die DRAM-Struktur gemäß Anspruch 15, 16 oder 17, ferner umfassend einen Gate-Kontakt, der mit der Gate-Struktur gekoppelt ist.
  19. Die DRAM-Struktur gemäß Anspruch 15, 16, 17 oder 18, ferner umfassend eine Wortleitungsstruktur, die mit dem Gate-Kontakt gekoppelt ist.
  20. Die DRAM-Struktur gemäß Anspruch 15, 16, 17, 18 oder 19, ferner umfassend einen Kondensator, der mit der Kondensator-Landestruktur gekoppelt ist.
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