DE112017007816T5

DE112017007816T5 - Dünnfilm-tunnelfeldeffekttransistoren mit relativ erhöhter breite

Info

Publication number: DE112017007816T5
Application number: DE112017007816.4T
Authority: DE
Inventors: Prashant Majhi; Brian S. Doyle; Ravi Pillarisetty; Abhishek A. Sharma; Elijah V. Karpov
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2017-09-15
Filing date: 2017-09-15
Publication date: 2020-04-30
Also published as: WO2019055027A1; US11735595B2; US11335705B2; US20200168636A1; US20220246646A1

Abstract

Es sind Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite beschrieben. In einem Beispiel enthält eine integrierte Schaltungsstruktur eine Isolatorstruktur über einem Substrat. Die Isolatorstruktur hat eine Topografie, die entlang einer Ebene parallel mit einer globalen Ebene des Substrats variiert. Eine Kanalmaterialschicht liegt auf der Isolatorstruktur. Die Kanalmaterialschicht ist mit der Topografie der Isolatorstruktur konform. Eine Gate-Elektrode liegt über einem Kanalteil der Kanalmaterialschicht auf der Isolatorstruktur. Ein erster leitfähiger Kontakt liegt über einem Source-Teil der Kanalmaterialschicht auf der Isolatorstruktur, wobei der Source-Teil einen ersten Leitfähigkeitstyp aufweist. Ein zweiter leitfähiger Kontakt liegt über einem Drain-Teil der Kanalmaterialschicht auf der Isolatorstruktur, wobei der Drain-Teil einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.

Description

TECHNISCHES GEBIET
Ausführungsformen der Offenbarung liegen im Gebiet integrierter Schaltungsstrukturen und insbesondere Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite.
ALLGEMEINER STAND DER TECHNIK
In den letzten Jahrzehnten war das Skalieren von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Eine Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten funktioneller Einheiten auf der begrenzten Fläche von Halbleiterchips.
Zum Beispiel erlaubt eine schrumpfende Transistorgröße die Eingliederung einer erhöhten Anzahl von Speicher- oder Logikvorrichtungen auf einem Chip, der sich zur Fertigung von Produkten mit erhöhter Kapazität eignet. Das Streben nach immer mehr Kapazität ist jedoch nicht frei von Problemen. Die Notwendigkeit, die Leistung jeder Vorrichtung zu optimieren, wird zunehmend signifikant. In der Herstellung integrierter Schaltungsvorrichtungen sind Mehrfach-Gate-Transistoren, wie Dreifach-Gate-Transistoren, vorherrschender geworden, da Vorrichtungsdimensionen ständig weiter abwärts skaliert werden. In herkömmlichen Prozessen werden Dreifach-Gate-Transistoren im Allgemeinen entweder auf Bulk-Siliziumsubstraten oder Silizium-auf-Isolator-Substraten gefertigt. In einigen Fällen sind Bulk-Siliziumsubstrate aufgrund ihrer geringeren Kosten und ihrer Kompatibilität mit der bestehenden Hochleistungs-Bulk-Siliziumsubstratinfrastruktur bevorzugt. Ein Skalieren von Mehrfach-Gate-Transistoren war jedoch nicht ohne Folgen. Da die Dimensionen dieser Grundbausteine eines mikroelektronischen Schaltkreises verringert sind und da die reine Anzahl von Grundbausteinen, die in einem bestimmten Bereich gefertigt sind, erhöht ist, sind die Einschränkungen bei den Halbleiterprozessen, die zur Fertigung dieser Bausteine verwendet werden, überwältigend geworden.
Die Leistung eines Dünnfilmtransistors (TFT, Thin Film Transistor) kann von zahlreichen Faktoren abhängig sein. Zum Beispiel hängt die Wirksamkeit, bei der ein TFT arbeiten kann, von dem Subthreshold-Swing des TFT ab, der das Ausmaß an Änderung in der Gate-Source-Spannung charakterisiert, das erforderlich ist, um eine gegebene Änderung im Drain-Strom zu erreichen. Ein kleinerer Subthreshold-Swing ermöglicht, dass der TFT auf einen niedrigeren Leckwert ausgeschaltet wird, wenn die Gate-Source-Spannung unter die Schwellenwertspannung des TFT fällt. Der herkömmliche theoretische untere Grenzwert bei Raumtemperatur für den Subthreshold-Swing des TFT ist 60 Millivolt pro Dekade einer Änderung im Drain Strom.
Variabilität in herkömmlichen Fertigungsprozessen und jenen nach dem Stand der Technik können die Möglichkeit begrenzen, sie weiter in die z.B. 10 nm oder sub-10 nm Spanne zu erweitern. Folglich kann eine Fertigung der funktionellen Komponenten, die für zukünftige Technologieknoten notwendig sind, die Einführung neuer Methodologien oder die Integration neuer Technologien in derzeitige Fertigungsprozesse oder anstelle von derzeitigen Fertigungsprozessen erfordern.
Figurenliste

1A veranschaulicht eine Querschnittsansicht entlang einer Gate-„Breite“ einer herkömmlichen integrierten Dünnfilmschaltungsstruktur.
1B veranschaulicht eine Querschnittsansicht entlang einer Gate-„Breite“ einer integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer Ausführungsform der vorliegenden Offenbarung.
1C, 1D, und 1E veranschaulichen winkelige und direkte Querschnittsansichten einer integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer Ausführungsform der vorliegenden Offenbarung.
1F veranschaulicht eine Querschnittsansicht eines Dünnfilm-Tunnelfeldeffekttransistors gemäß einer Ausführungsform der vorliegenden Offenbarung.
1G ist eine IV-Kurve für einen Dünnfilm-Tunnelfeldeffekttransistor gemäß einer Ausführungsform der vorliegenden Offenbarung.
2A veranschaulicht eine winkelige dreidimensionale Ansicht einer anderen integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
2B veranschaulicht eine Ansicht von oben nach unten eines Teils der integrierten Dünnfilmschaltungsstruktur von 2A gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
3A-3H veranschaulichen Querschnitts- und Draufsichten verschiedener Stufen in einem Verfahren zur Fertigung einer integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer Ausführungsform der vorliegenden Offenbarung.
4A-4C veranschaulichen Querschnitts- und Draufsichten verschiedener Stufen in einem Verfahren zur Fertigung einer integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer Ausführungsform der vorliegenden Offenbarung.
5A und 5B sind Draufsichten eines Wafers und von Dies, die einen oder mehrere Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite enthalten, gemäß einer oder mehreren der hier offenbarten Ausführungsformen.
6 ist eine Querschnittsseitenansicht einer integrierten Schaltungs- (IC) Vorrichtung, die einen oder mehrere Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite enthalten kann, gemäß einer oder mehreren der hier offenbarten Ausführungsformen.
7 ist eine Querschnittsseitenansicht einer integrierten Schaltungs- (IC) Vorrichtungsgruppe, die einen oder mehrere Dünnfilm- Tunnelfeldeffekttransistoren mit relativ erhöhter Breite enthalten kann, gemäß einer oder mehreren der hier offenbarten Ausführungsformen.
8 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung einer Ausführungsform der Offenbarung.

BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Es sind Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite beschrieben. In der folgenden Beschreibung sind zahlreiche spezifische Einzelheiten angeführt, wie spezifische Material- und Werkzeugschemata, um ein umfassendes Verständnis von Ausführungsformen der vorliegenden Offenbarung zu ermöglichen. Fachleuten auf dem Gebiet wird klar sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten umgesetzt werden können. In anderen Fällen sind allgemein bekannte Merkmale, wie Einfach- oder Dual-Damascene-Verarbeitung, nicht im Detail beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verschleiern. Ferner ist klar, dass die verschiedenen Ausführungsformen, die in den Figuren gezeigt sind, veranschaulichende Darstellungen sind und nicht unbedingt im Maßstab gezeichnet sind. In einigen Fällen sind verschiedene Operationen als mehrere einzelne Operationen wiederum in einer Weise beschrieben, die für ein Verständnis der vorliegenden Offenbarung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht bedeuten, dass diese Operationen unbedingt von der Reihenfolge abhängig sind. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Darstellung durchgeführt werden.
Es kann auch eine gewisse Terminologie in der folgenden Beschreibung nur zu Bezugszwecken verwendet werden und ist somit nicht als einschränkend auszulegen. Zum Beispiel können Begriffe wie „oberer“, „unterer“, „über“, „unterhalb“, „Boden“ und „Oberseite“ sich auf Richtungen in den Zeichnungen beziehen, auf die Bezug genommen wird. Begriffe wie „Vorderseite“, „Rückseite“, „hinten“ und „Seite“ beschreiben die Ausrichtung und/oder Stelle von Teilen der Komponente innerhalb eines beständigen aber beliebigen Bezugsrahmens, was durch Bezugnahme auf den Text und die zugehörigen Zeichnungen klar wird, die die besprochene Komponente beschreiben. Eine solche Terminologie kann die im Speziellen oben erwähnten Wörter, Ableitungen davon und Wörter ähnlicher Bedeutung enthalten.
Hier beschriebene Ausführungsformen können sich auf Front-End-of-Line (FEOL) Halbleiterverarbeitung und -strukturen beziehen. FEOL ist der erste Teil einer Fertigung einer integrierten Schaltung (IC), wo die einzelnen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.) im Halbleitersubstrat oder in der Halbleiterschicht strukturiert werden. FEOL deckt im Allgemeinen alles bis zur Abscheidung von Metallzwischenschichten ab (diese aber nicht enthaltend). Nach der letzten FEOL-Operation ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (z.B. ohne Drähte).
Hier beschriebene Ausführungsformen können sich auf Back-End-of-Line- (BEOL) Halbleiterverarbeitung und -strukturen beziehen. BEOL ist der zweite Teil einer IC-Fertigung, wo die einzelnen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.) mit Verdrahtung auf dem Wafer, z.B. der Metallisierungsschicht oder den Metallisierungsschichten, verbunden werden. BEOL enthält Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bondingstellen für Chip-to-Package-Verbindungen. Im BEOL-Teil der Fertigungsstufe werden Kontakte (Pads), Verbindungsdrähte, Durchkontaktierungen und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können mehr als 10 Metallschichten im BEOL hinzugefügt werden.
In der Folge beschriebene Ausführungsformen können bei FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen Anwendung finden. Insbesondere, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines FEOL-Verarbeitungsszenarios veranschaulicht sein kann, können solche Methoden auch bei BEOL-Verarbeitung anwendbar sein. Ebenso, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines BEOL-Verarbeitungsszenarios veranschaulicht sein kann, können solche Methoden auch bei FEOL-Verarbeitung anwendbar sein.
Einen oder mehrere hier beschriebene Ausführungsformen betreffen Strukturen und Architekturen zur Fertigung von BEOL-Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite relativ zu Dünnfilmtransistoren (TFTs), enthaltend Dünnfilm-Tunnelfeldeffekttransistoren nach dem Stand der Technik, herkömmlicher Geometrie. Ausführungsformen können eine(n) oder mehrere von Back-End-Transistoren, Dünnfilmtransistoren und System-on-Chip- (SoC) Technologien enthalten. Eine oder mehrere Ausführungsformen können implementiert sein, um Backend-Transistoren hoher Leistung zu erzielen, um möglicherweise monolithische Integration einer Backend-Logik plus Speicher in SoCs zukünftiger Technologieknoten zu erhöhen.
Gemäß einer Ausführungsform der vorliegenden Offenbarung sind dreidimensionale (3D) Tunnelfeldeffekttransistoren (FETs) mit erhöhter Gate Breite beschrieben. In einer Ausführungsform beruhen solche FETs auf einem Kanalmaterial, enthaltend polykristallines Silizium, ein polykristallines III-V-Material oder ein halbleitendes Oxidmaterial. In einer Ausführungsform sind solche FETs zur Verwendung in Ein-Transistor - Ein resistiver Speicher- (1T - 1R oder 1T1R) Speicherzellen für eingebettete nicht flüchtige Speicher- (eNVM, embedded Non Volatile Memory) Anwendungen implementiert
Zum Bereitstellen eines Kontexts ist klar, dass herkömmliche Transistoren häufig hohe Spannungen benötigen, um im Speicher in 1TIR-Anordnungen zu schreiben. Eine solche Anforderung kann für Nieder-Vcc eNVM eine Herausforderung sein. Ein Tunnel-FET kann für solche Vcc-Probleme angepasst sein, aber der Antriebsstrom ist typischerweise nieder.
Gemäß einer oder mehreren hier beschriebenen Ausführungsformen ist in Hinblick auf eines oder mehrere der oben erwähnten Probleme ein dreidimensionaler (3D) Tunnel-FET beschrieben. Der 3D Tunnel-FET wird als Selektor für eNVM-Anwendungen verwendet. In einer Ausführungsform hat ein hier beschriebener 3D Tunnel-FET hohen Antrieb aufgrund erhöhter Gate Breite relativ zu einem herkömmlichen ebenen Tunnel-FET. In einer Ausführungsform stellt ein 3D Tunnel-FET Nieder-Vcc für eNVM-Anwendungen bereit.
Zur Bereitstellung eines weiteren Kontexts gibt es einen jüngsten Bedarf an weiterentwickelten SoCs mit monolithisch integrierten Back-End-Transistoren für Logik- und Speicherfunktionalität bei höheren Metallschichten. Für dichte, auf 1T1R basierte eNVM-Zellen, die auf Backend-Ebenen errichtet sind, kann es vorteilhaft sein, die Transistoren für niedere Spannung und hohe Antriebsstärke zu gestalten. Herkömmliche Transistoren haben jedoch signifikante zugehörige Herausforderungen, von welchen einige oben beschrieben sind.
Gemäß Ausführungsformen oder der vorliegenden Offenbarung sind in der Folge nicht einschränkende Beispiele von Tunnel-FETs mit nicht ebenen Strukturen beschrieben. In einer Ausführungsform erhöht die Nicht-Planarität der Strukturen effektiv die Transistorbreite (und somit die Antriebstärke und Leistung) für eine bestimmte projizierte Fläche. Dies kann erreicht werden, während ein Niederspannungsbetrieb (z.B. aufgrund von Tunnelungseigenschaften) aufrechterhalten wird. Die in der Folge beschriebenen, nicht einschränkenden Beispiele, die auf nicht ebenen Architekturen basieren, können die Fertigung höherer effektiver Breiten für einen Transistor für eine skalierte (reduzierte) projizierte Fläche ermöglichen. Daher können die Antriebsstärke und Leistung solcher Transistoren gegenüber ebenen Backend-Transistoren nach dem Stand der Technik verbessert werden. Anwendungen solcher Systeme können, ohne aber darauf beschränkt zu sein, Back-End- (BEOL) Logik-, Speicher- oder analoge Anwendungen enthalten. Hier beschriebene Ausführungsformen können nicht ebene Strukturen, die effektiv Transistorbreite (relativ zu einer ebenen Vorrichtung) erhöhen, durch Integrieren der Vorrichtungen in einzigartige Architekturen enthalten.
Zur Bereitstellung eines Bezugspunkts veranschaulicht 1A eine Querschnittsansicht entlang einer Gate-„Breite“ einer herkömmlichen integrierten Dünnfilmschaltungsstruktur.
Unter Bezugnahme auf 1A wird ein ebener Tunnel-Feldeffekttransistor 100 über einem Substrat 102, z.B. auf einer Isolierschicht 104 über einem Substrat, wie gezeigt gebildet. Der ebene Tunnel-Feldeffekttransistor 100 enthält ein Kanalmaterial 106, wie polykristallines Silizium. Eine Gate-Elektrode 108 ist auf einer Gate-Dielektrikumsschicht 114 gebildet, die auf dem Kanalmaterial 106 gebildet ist. Die Gate-Elektrode 108 kann ein Füllmaterial 110 auf einer Arbeitsfunktionsschicht 112 wie dargestellt enthalten. Die Gate-Elektrode 108 kann Bereiche 116 des Kanalmaterials 106 und der Gate-Dielektrikumsschicht 114 wie dargestellt freilegen. Alternativ haben das Kanalmaterial 106 und die Gate-Dielektrikumsschicht 114 eine selbe seitliche Dimension wie die Gate-Elektrode 108. Es ist klar, dass ein Paar von Source/Drain-Bereichen mit voneinander entgegengesetzter Polarität in die aus der Seite der Ansicht von 1A geht.
Der ebene Tunnel-Feldeffekttransistor 100 hat eine effektive Gate-Breite, die die Länge des ebenen Kanalmaterials 106 zwischen Stellen A und B ist, wie in 1A dargestellt. Der ebene Tunnel-Feldeffekttransistor 100 kann hier als ein ebener BEOL-Feldeffekttransistor (FET) bezeichnet werden.
Als ein erstes Beispiel einer Struktur mit relativer Erhöhung in Transistorbreite (z.B. relativ zu der Struktur von 1A) veranschaulicht 1B eine Querschnittsansicht entlang einer Gate-„Breite“ einer integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer Ausführungsform der vorliegenden Offenbarung.
Unter Bezugnahme auf 1B wird ein nicht ebener Tunnel-Feldeffekttransistor 150 über einem Substrat 152, z.B. auf einer Isolierschicht 154 über einem Substrat, wie gezeigt gebildet. Ein Paar von dielektrischen Finnen 155 befindet sich auf der Isolierschicht 154. Der nicht ebene Tunnel-Feldeffekttransistor 150 enthält eine Kanalmaterialschicht 156, wie eine polykristalline Siliziumschicht. Die Kanalmaterialschicht 156 ist mit dem Paar von dielektrischen Finnen 155 und mit freigelegten Teilen der Isolierschicht 154 zwischen dem Paar von dielektrischen Finnen 155 konform. Eine Gate-Elektrode 158 ist auf einer Gate-Dielektrikumsschicht 164 gebildet, die auf der Kanalmaterialschicht 156 gebildet ist. Die Gate-Elektrode 158 kann ein Füllmaterial 160 auf einer Arbeitsfunktionsschicht 162 wie dargestellt enthalten. Die Gate-Elektrode 158 kann Bereiche 166 der Kanalmaterialschicht 156 und der Gate-Dielektrikumsschicht 164 wie dargestellt freilegen. Alternativ haben die Kanalmaterialschicht 156 und die Gate-Dielektrikumsschicht 164 eine selbe seitliche Dimension wie die Gate-Elektrode 158. Es ist klar, dass ein Paar von Source/Drain-Bereichen entgegengesetzter Polarität in die und aus der Seite der Ansicht von 1B gehen.
Der nicht ebene Tunnel-Feldeffekttransistor 150 hat eine effektive Gate-Breite, die die Länge der konformen Kanalmaterialschicht 156 zwischen Stellen A' und B' ist, d.h. die volle Länge, enthaltend Teile über den Oberseiten und Seitenwänden der dielektrischen Finnen 155 wie in 1B dargestellt. Der nicht ebene Tunnel-Feldeffekttransistor 150 kann hier als ein nicht ebener BEOL-Feldeffekttransistor (FET) bezeichnet werden. Im Vergleich zu 1A hebt die Struktur von 1B den Vorteil einer nicht ebenen Architektur hervor, um effektive Gate Breite zu erhöhen, hier als eine relativ erhöhte Breite bezeichnet.
Zur Hervorhebung anderer Aspekte einer nicht ebenen Tunnel-Feldeffekttransistortopografie veranschaulichen 1C, 1D und 1E winkelige und direkte Querschnittsansichten einer integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer Ausführungsform der vorliegenden Offenbarung. Es ist klar, dass eine dielektrische Finne in 1C-1E zur Vereinfachung veranschaulicht ist. Ausführungsformen können eine einzelne Vorrichtung enthalten, die über einer (1C), zwei (1B) oder mehr solcher dielektrischer Finnen gefertigt sind.
Unter Bezugnahme auf 1C-1E enthält eine integrierte Schaltungsstruktur 170 eine dielektrische Finne 155 auf einer Isolatorschicht 154 über einem Substrat 152. Die dielektrische Finne 155 hat eine Oberseite und Seitenwände. Eine Kanalmaterialschicht 156, wie eine polykristalline Siliziumschicht, liegt auf der Oberseite und den Seitenwänden der dielektrischen Finne 155. Eine Gate-Elektrode 158 liegt über einem Kanalteil der Kanalmaterialschicht 156 an der Oberseite und den Seitenwänden der dielektrischen Finne 155. Die Gate-Elektrode 158 hat eine erste Seite gegenüber einer zweiten Seite. Ein erster leitfähiger Kontakt (links 174) liebt neben der ersten Seite der Gate-Elektrode 158, über einem Source-Teil 197 der Kanalmaterialschicht 156 an der Oberseite und den Seitenwänden der dielektrischen Finne 155. Ein zweiter leitfähiger Kontakt (rechts 174) liebt neben der zweiten Seite der Gate-Elektrode 158, über einem Drain-Teil 199 der Kanalmaterialschicht 156 an der Oberseite und den Seitenwänden der dielektrischen Finne 155.
In einer Ausführungsform ist der Source-Teil 197 der Kanalmaterialschicht 156 ein p-dotierter Teil (z.B. ein bordotierter Teil einer polykristallinen Siliziumschicht) und der Drain-Teil 199 der Kanalmaterialschicht 156 ist ein n-dotierterTeil (z.B. ein phosphordotierter Teil oder ein arsendotierter Teil einer polykristallinen Siliziumschicht). In einer Ausführungsform liegt ein intrinsischer oder leicht dotierter Bereich 198 zwischen dem Source-Teil 197 der Kanalmaterialschicht 156 und dem Drain-Teil 199 der Kanalmaterialschicht 156.
In einer Ausführungsform enthält die integrierte Schaltungsstruktur 170 ferner eine Gate-Dielektrikumsschicht 164 zwischen der Gate-Elektrode 158 und dem Kanalteil der Kanalmaterialschicht 156 an der Oberseite und den Seitenwänden der dielektrischen Finne 155 wie in 1C-1E dargestellt. In einer Ausführungsform enthält die integrierte Schaltungsstruktur 170 ferner einen ersten dielektrischen Abstandhalter (links 172) zwischen dem ersten leitfähigen Kontakt 174 und der ersten Seite der Gate-Elektrode 158 an der Oberseite und den Seitenwänden der dielektrischen Finne 155. Ein zweiter dielektrischer Abstandhalter (rechts 172) liegt zwischen dem zweiten leitfähigen Kontakt 174 und der zweiten Seite der Gate-Elektrode 158, wobei der zweite dielektrische Abstandhalter 172 an der Oberseite und den Seitenwänden der dielektrischen Finne 155 liegt, wie in 1C und 1E dargestellt. In einer solchen Ausführungsform liegt die Gate-Dielektrikumsschicht 164 ferner entlang des ersten und zweiten dielektrischen Abstandhalters 172, wie ebenso in 1C und 1E dargestellt ist.
Unter gemeinsamer Bezugnahme auf 1B-1E enthält gemäß einer Ausführungsform der vorliegenden Erfindung eine integrierte Schaltungsstruktur 150 oder 170 eine Isolatorstruktur 155 über einem Substrat 152. Die Isolatorstruktur 155 hat eine Topografie, die entlang einer Ebene (ab) parallel zu einer globalen Ebene des Substrats 152 variiert. Eine Kanalmaterialschicht 156 liegt auf der Isolatorstruktur 155. Die Kanalmaterialschicht 156 ist mit der Topografie der Isolatorstruktur 155 konform. In einer Ausführungsform enthält die Isolatorstruktur 150 oder 170 eine oder mehrere Finnen 155. Einzelne der Finnen 155 haben eine Oberseite und Seitenwände. Die Kanalmaterialschicht 156 liegt an der Oberseite und den Seitenwänden der einzelnen der Finnen 155. In einer Ausführungsform besteht die Isolatorstruktur 155 (wie Finne oder Finnen 155) aus einem dielektrischen Material wie, ohne aber darauf beschränkt zu sein, Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid. In einer Ausführungsform besteht die Isolatorstruktur 155 aus einem dielektrischen Material niedriger Dielektrizitätskonstante.
In einer Ausführungsform können hier beschriebene dielektrische Finnen als eine Gitterstruktur gefertigt werden, wo der Begriff „Gitter“ hier verwendet wird, um sich auf eine eng geteilte Gitterstruktur zu beziehen. In einer solchen Ausführungsform ist die enge Teilung nicht direkt durch herkömmliche Lithografie erreichbar. Zum Beispiel kann zuerst eine Struktur basierend auf herkömmlicher Lithografie gebildet werden, aber die Teilung kann durch die Verwendung einer Abstandhaltermaskenstrukturierung halbiert werden, wie in der Technik bekannt ist. Weiters kann die ursprüngliche Teilung durch eine zweite Runde von Abstandhaltermaskenstrukturierung geviertelt werden. Daher können die hier beschriebenen gitterartigen Strukturen dielektrische Finnen aufweisen, die mit konstanter Teilung beabstandet sind und eine konstante Breite aufweisen. Die Struktur kann durch eine Methode zur Teilungshalbierung oder Teilungsviertelung oder andere Unterteilung der Teilung gefertigt werden. In einer Ausführungsform haben die dielektrische(n) Finne oder Finnen 155 jeweils rechtwinkelige (wie gezeigt) oder abgerundete Ecken.
In einer Ausführungsform, wie oben beschrieben, ist die Kanalmaterialschicht 156 eine polykristalline Siliziumschicht. In einer solchen Ausführungsform enthält die Gate-Dielektrikumsschicht 164 eine Schicht aus einem dielektrischen Material hoher Dielektrizitätskonstante direkt auf einer Siliziumoxidschicht auf der polykristallinen Siliziumschicht. In einer anderen Ausführungsform ist die Kanalmaterialschicht 156 eine polykristalline Germaniummaterialschicht oder eine polykristalline Siliziumgermaniummaterialschicht.
In einer anderen Ausführungsform ist die Kanalmaterialschicht 156 eine polykristalline Gruppe III-V-Materialschicht. In einer spezifischen Ausführungsform enthält die Gate-Dielektrikumsschicht 164 eine Schicht eines dielektrischen Materials hoher Dielektrizitätskonstante direkt auf der Gruppe III-V-Materialschicht.
In einer alternativen Ausführungsform ist die Kanalmaterialschicht 156 eine halbleitende Oxidmaterialschicht. In einer solchen Ausführungsform enthält die halbleitende Oxidmaterialschicht Indiumgalliumzinkoxid (IGZO). In einer Ausführungsform enthält die halbleitende Oxidmaterialschicht ein Material ausgewählt aus der Gruppe bestehend aus Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxynitrid, Rutheniumoxid und Wolframoxid. In einer spezifischen Ausführungsform enthält die Gate-Dielektrikumsschicht 164 eine Schicht eines dielektrischen Materials hoher Dielektrizitätskonstante direkt auf dem halbleitenden Oxidmaterial.
Zur Hervorhebung von Merkmalen 197, 198 und 199 von 1C veranschaulicht 1F eine Querschnittsansicht eines Dünnfilm-Tunnelfeldeffekttransistors gemäß einer Ausführungsform der vorliegenden Offenbarung. In einer Ausführungsform liegt der Stapel von Gate-Elektrode 158 und Gate-Dielektrikumsschicht 164 über dem Source-Teil 197 der Kanalmaterialschicht 156. In einer Ausführungsform ist der Source-Teil 197 ein p-dotierter Teil (z.B. ein bordotierter Teil einer polykristallinen Siliziumschicht). Der Stapel von Gate-Elektrode 158 und Gate-Dielektrikumsschicht 164 liegt auch über dem Drain-Teil 199 der Kanalmaterialschicht 156. In einer Ausführungsform ist der Drain-Teil 199 ein n-dotierter Teil (z.B. ein phosphordotierter Teil oder ein arsendotierter Teil einer polykristallinen Siliziumschicht). Der Stapel von Gate-Elektrode 158 und Gate-Dielektrikumsschicht 164 liegt auch über einem intrinsischen Bereich 198 zwischen dem Source-Teil 197 der Kanalmaterialschicht 156 und dem Drain-Teil 199 der Kanalmaterialschicht 156. In einer Ausführungsform ist der intrinsische Bereich 198 im Wesentlichen undotiert, da jede Dotierung, die der Kanalmaterialschicht 156 inhärent ist, Größenordnungen kleiner ist als der Source-Teil 197 und der Drain-Teil 199.
1G ist eine IV-Kurve 180 für einen Dünnfilm-Tunnelfeldeffekttransistor im Vergleich zu anderen Transistoren nach dem Stand der Technik, gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf Kurve 180 ist die Antriebsstärke beschränkt, während Tunnel-FETs Gelegenheit für einen Niederspannungsbetrieb bieten. Zur Erhöhung dieser Antriebsstärke wird eine 3D Tunnel-FET-Architektur implementiert, für die Beispiele hier beschrieben sind.
Als ein zweites Beispiel einer Struktur mit einer relativen Erhöhung in Transistorbreite veranschaulicht 2A eine winkelige dreidimensionale Ansicht einer anderen integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 2B veranschaulicht eine Ansicht von oben nach unten eines Teils der integrierten Dünnfilmschaltungsstruktur von 2A.
Unter Bezugnahme auf 2A und 2B enthält eine integrierte Schaltungsstruktur 200 eine Isolatorstruktur 250 über einem Substrat 202. Die Isolatorstruktur 250 kann auf einer Isolatorschicht 204 gebildet sein, wie dargestellt. Die Isolatorstruktur 250 hat einen ersten Graben 252 darin, wobei der erste Graben 252 Seitenwände und einen Boden aufweist. Eine Kanalmaterialschicht 206 liegt im ersten Graben 252 in der Isolatorstruktur 250. Die Kanalmaterialschicht 206 ist mit den Seitenwänden und dem Boden des ersten Grabens 252 konform. Eine Gate-Dielektrikumsschicht 214 liegt auf der Kanalmaterialschicht 206 im ersten Graben 252. Die Gate-Dielektrikumsschicht 214 ist mit der Kanalmaterialschicht 206 konform, die mit den Seitenwänden und dem Boden des ersten Grabens 252 konform ist. Eine Gate-Elektrode 208 liegt auf der Gate-Dielektrikumsschicht 214 im ersten Graben 252. Die Gate-Elektrode 208 hat eine erste Seite gegenüber einer zweiten Seite und hat eine freigelegte Oberseitenfläche.
Ein erster leitfähiger Kontakt (links 254) liegt seitlich neben der ersten Seite der Gate-Elektrode 208. Der erste leitfähige Kontakt (links 254) liegt neben einem Source-Teil 297 der Kanalmaterialschicht 206, konform mit den Seitenwänden des ersten Grabens 252. Ein zweiter leitfähiger Kontakt (rechts 254) liegt seitlich neben der zweiten Seite der Gate-Elektrode 208. Der zweite leitfähige Kontakt (rechts 254) liegt neben einem Drain-Teil 299 der Kanalmaterialschicht 206, konform mit den Seitenwänden des ersten Grabens 252. Es ist klar, dass die leitfähigen Kontakte 254 der Deutlichkeit der Zeichnung wegen nur an dem vorderen Teil von Graben 252 gezeigt sind. In einer Ausführungsform erstrecken sich die leitfähigen Kontakte 254 über die gesamte Strecke oder im Wesentlichen über die gesamte Strecke des Grabens 252 für eine maximierte Source/Drain-Kontaktfläche und halten eine relativ kleine effektive Gate-Länge aufrecht.
In einer Ausführungsform ist der Source-Teil 297 der Kanalmaterialschicht 206 ein p-dotierter Teil (z.B. ein bordotierter Teil einer polykristallinen Siliziumschicht) und der Drain-Teil 299 der Kanalmaterialschicht 206 ist ein n-dotierter Teil (z.B. ein phosphordotierter Teil oder ein arsendotierter Teil einer polykristallinen Siliziumschicht). In einer Ausführungsform liegt ein intrinsischer oder leicht dotierter Bereich 298 zwischen dem Source-Teil 297 der Kanalmaterialschicht 206 und dem Drain-Teil 299 der Kanalmaterialschicht 206 wie dargestellt.
In einer Ausführungsform ist die Isolatorstruktur 250 eine einzelne Schicht von ILD-Material, wie dargestellt. In einer anderen Ausführungsform ist die Isolatorstruktur 250 ein Stapel abwechselnder Dielektrikumsschichten, wie unten in Verbindung mit 4A-4C beschrieben.
In einer Ausführungsform liegt ein dritter leitfähiger Kontakt 258 über und in Kontakt mit der freigelegten Oberseitenfläche der Gate-Elektrode 208, wie dargestellt. In einer Ausführungsform liegt der erste leitfähige Kontakt (links 254) in einem zweiten Graben 270 in der Isolatorstruktur 250 und der dritte leitfähige Kontakt (rechts 254) liegt in einem dritten Graben 272 in der Isolatorstruktur 250, wie dargestellt. In einer Ausführungsform ist der dritte leitfähige Kontakt 258 an eine leitfähige Leitung 260 gekoppelt, die eine Wortleitung sein kann, wie dargestellt. In einer Ausführungsform sind der erste und zweite leitfähige Kontakt 254 an entsprechende leitfähige Leitungen 256 gekoppelt, wie dargestellt.
Unter erneuter Bezugnahme auf 2 verwendet in einer Ausführungsform eine nicht ebene Back-End-Tunnel-FET-Architektur die vertikale Länge (Tiefe) des Grabens 252 zur Erhöhung einer effektiven Breite des Transistors. Das heißt, die Tiefe des Grabens 252 ist das Z des Tunnel-FET, wo die effektive Breite (Weff) relativ erhöht ist, indem Z auf die Tiefe des Grabens eingestellt wird.
In einer Ausführungsform, wie oben beschrieben, ist die Kanalmaterialschicht 206 eine polykristalline Siliziumschicht. In einer solchen Ausführungsform enthält die Gate-Dielektrikumsschicht 214 eine Schicht eines dielektrischen Materials hoher Dielektrizitätskonstante direkt auf einer Siliziumoxidschicht auf der polykristallinen Siliziumschicht.
In einer anderen Ausführungsform ist die Kanalmaterialschicht 206 eine polykristalline Gruppe III-V-Materialschicht. In einer spezifischen Ausführungsform enthält die Gate-Dielektrikumsschicht 214 eine Schicht eines dielektrischen Materials hoher Dielektrizitätskonstante direkt auf der Gruppe III-V-Materialschicht.
In einer alternativen Ausführungsform ist die Kanalmaterialschicht 206 eine halbleitende Oxidmaterialschicht. In einer solchen Ausführungsform enthält die halbleitende Oxidmaterialschicht Indiumgalliumzinkoxid (IGZO). In einer Ausführungsform enthält die halbleitende Oxidmaterialschicht ein Material, ausgewählt aus der Gruppe bestehend aus Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxynitrid, Rutheniumoxid und Wolframoxid. In einer spezifischen Ausführungsform enthält die Gate-Dielektrikumsschicht 214 eine Schicht eines dielektrischen Materials hoher Dielektrizitätskonstante direkt auf dem halbleitende Oxidmaterial.
Gemäß einer Ausführungsform der vorliegenden Offenbarung stellen die oben stehenden nicht ebenen Tunnel-FET-Architekturen 150, 170 oder 200 höhere effektive Breiten für einen Transistor für eine skalierte projizierte Fläche bereit. In einer Ausführungsform sind die Antriebsstärke und Leistung solcher Transistoren gegenüber ebenen BEOL Transistoren nach dem Stand der Technik verbessert.
In einem Aspekt werden Taschenstrukturen von Dotierungsprofilen zur Fertigung qualitativ hochwertiger Tunnel-FETs durch winkelige Implantate gefertigt. Als ein beispielhaftes Verarbeitungsschema veranschaulichen 3A-3H Querschnitts- und Draufsichten verschiedener Stufen in einem Verfahren zur Fertigung einer integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer Ausführungsform der vorliegenden Offenbarung.
Unter Bezugnahme auf 3A wird eine Dielektrikumsschicht 302 über einem Substrat und möglicherweise auf einer Isolierschicht gebildet, die auf oder über dem Substrat gebildet ist. Öffnungen 304 werden in der Dielektrikumsschicht 302 gebildet.
Unter Bezugnahme auf 3B sind leitfähige Kontakte 306, wie Source/Drain-Kontakte in den Öffnungen 304 der Struktur von 3A gebildet. Eine leitfähige Metallfüllung 306, z.B. ein Abscheidungs- oder Züchtungsprozess, kann zum Füllen von Öffnungen 304 verwendet werden.
Unter Bezugnahme auf 3C ist eine Öffnung 308 zwischen der leitfähigen Metallfüllung 306 gebildet, um leitfähige Kontakte 310 zu definieren.
Unter Bezugnahme auf 3D ist ein Kanalmaterialschicht 312 entlang der Seitenwände von Öffnung 308 gebildet, enthaltend entlang der freigelegten Oberflächen der leitfähigen Kontakte 310.
Unter Bezugnahme auf 3E wird ein erster winkeliger Implantierungsprozess zur Bildung eines ersten dotierten Bereichs 297 eines ersten Leitfähigkeitstyps in der Kanalmaterialschicht 312 verwendet. In einer Ausführungsform ist der dotierte Bereich 297 ein p-dotierter Bereich.
Unter Bezugnahme auf 3F wird ein zweiter winkeliger Implantierungsprozess zur Bildung eines zweiten dotierten Bereichs 299A eines zweiten Leitfähigkeitstyps in der Kanalmaterialschicht 312 verwendet, wobei sich der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp unterscheidet. In einer Ausführungsform ist der dotierte Bereich 299A ein n-dotierter Bereich.
Unter Bezugnahme auf 3G wird ein dritter winkeliger Implantierungsprozess zur Bildung eines dritten dotierten Bereichs 299B des zweiten Leitfähigkeitstyps in der Kanalmaterialschicht 312 verwendet. Es ist klar, dass der Prozess wiederholt werden kann, um dieselbe Dotierung über seitlich gegenüberliegende Seitenwände zu erreichen. In einer Ausführungsform ist der dritte dotierte Bereich 299B ein n-dotierter Bereich mit einer Dotiermittelkonzentration kleiner als die n-Typ Dotiermittelkonzentration des dotierten Bereichs 299A. Im Allgemeinen kann die Kombination der dotierten Bereiche 299A und 299 B als ein dotierter Bereich 299 des zweiten Leitfähigkeitstyps bezeichnet werden. In einer Ausführungsform ermöglicht die Verwendung winkeliger Implantierungsprozesse eine Bewahrung eines intrinsischen (oder nicht dotierten oder leicht dotierten) Bereichs 298 zwischen dem dotierten Bereich 297 und dem dotierten Bereich 299, wie dargestellt.
Unter Bezugnahme auf 3H ist eine Gate-Dielektrikumsschicht 320 auf und konform mit der Kanalmaterialschicht 312 gebildet. In einer Ausführungsform ist die Gate-Dielektrikumsschicht 320 eine Gate-Dielektrikumsschicht hoher Dielektrizitätskonstante. Eine Gate-Elektrode 322 ist auf und konform mit der Gate-Dielektrikumsschicht 320 gebildet. Die Struktur von 3H kann als ein Teil des Tunnel-FET enthalten sein, wie in Verbindung mit 2A und 2B beschrieben.
Als ein anderes beispielhaftes Verarbeitungsschema veranschaulichen 4A-4C Querschnitts- und Draufsichten verschiedener Stufen in einem Verfahren zur Fertigung einer anderen integrierten Dünnfilmschaltungsstruktur mit relativ erhöhter Breite gemäß einer Ausführungsform der vorliegenden Offenbarung.
Unter Bezugnahme auf 4A ist ein Stapel 404 von Dielektrikumsschichten über einem Substrat 400 gebildet und möglicherweise auf einer Isolierschicht 402, die auf oder über dem Substrat 400 gebildet ist. Der Stapel 404 von Dielektrikumsschichten enthält abwechselnde Dielektrikumsschichten 404A und 404B unterschiedlicher Zusammensetzung. In einer Ausführungsform ist der Stapel 404 von Dielektrikumsschichten ein Stapel abwechselnder Siliziumdioxid- und Siliziumnitridschichten.
Unter Bezugnahme auf 4B sind Öffnungen 406 in dem Stapel 404 von Dielektrikumsschichten gebildet, um einen einmal strukturierten Stapel 404' von Dielektrikumsschichten zu bilden. In einer Ausführungsform wird die Struktur von 4B ohne den in der Folge in Verbindung mit 4C beschriebenen Prozess verwendet, um bei einer Struktur wie Tunnel-FET 200 anzulangen.
Unter Bezugnahme auf 4C wird eine Wellung erreicht, um gewellte Öffnungen 408 zu bilden, indem die Struktur von 4B einem Ätzprozess unterzogen wird, der Schichten 404B selektiv zu Schichten 404A vertieft. Der selektive Ätzprozess stellt einen zweimal strukturierten Stapel 404" von Dielektrikumsschichten bereit.
Der zweimal strukturierte Stapel 404" von Dielektrikumsschichten kann zur Fertigung eines Tunnel-FET 300 mit einer gewellten Topografie verwendet werden. In einer solchen Ausführungsform variiert die gewellte Topografie entlang einer Ebene normal zu einer globalen Ebene des Substrats 402, wie dargestellt. Ein Tunnel-FET kann im Graben von 4C gefertigt werden, um eine Struktur ähnlich jener von Tunnel-FET 200 bereitzustellen, was Z unter Verwendung der vertikalen Länge (Tiefe) des Grabens erhöht, aber mit dem zusätzlichen Merkmal einer zusätzlichen Länge (Z), die durch die Wellung bereitgestellt wird, um eine effektive Breite des Transistors weiter zu erhöhen. Das heißt, die Länge des gewellten Grabens ist das Z des letztendlich gefertigten Tunnel-FET, wo die effektive Breite (Weff) durch Einstellen von Z auf die Tiefe oder Länge entlang des gewellten Grabens relativ erhöht ist.
Es ist klar, dass die Schichten und Materialien, die in Verbindung mit Ausführungsformen hier beschrieben sind, typischerweise auf oder über einem darunter liegenden Halbleitersubstrat 152, 202 oder 400, z.B. als FEOL Schicht(en), gebildet sind. In anderen Ausführungsformen sind die Schichten und Materialien, die in Verbindung mit Ausführungsformen hier beschrieben sind, typischerweise auf oder über darunter liegenden Vorrichtungsschicht(en) einer integrierten Schaltung, z.B. als BEOL Schicht(en) über einem darunter liegenden Halbleitersubstrat 152, 202 oder 400 gebildet. In einer Ausführungsform stellt ein darunter liegendes Halbleitersubstrat ein allgemeines Werkstückobjekt dar, das zur Herstellung integrierter Schaltungen verwendet wird. Das Halbleitersubstrat enthält häufig einen Wafer oder ein anderes Stück von Silizium oder einem anderen Halbleitermaterial. Geeignete Halbleitersubstrate enthalten, ohne aber darauf beschränkt zu sein, Einzelkristallsilizium, polykristallines Silizium und Silizium auf Isolator (SOI), wie auch ähnliche Substrate, die aus anderen Halbleitermaterialien gebildet sind. Das Halbleitersubstrat enthält, abhängig von der Herstellungsstufe, häufig Transistoren, integrierte Schaltkreise und dergleichen. Das Substrat kann auch Halbleitermaterialien, Metalle, Dielektrika, Dotierungsmittel und andere Materialien enthalten, die allgemein in Halbleitersubstraten gefunden werden. Darüber hinaus, wenn auch nicht dargestellt, können hier beschriebene Strukturen auf darunter liegenden Back-End-of-Line (BEOL) Zwischenverbindungsschichten tieferer Ebene gefertigt werden.
Für den Fall, dass eine Isolatorschicht 154, 204 oder 402 optional verwendet wird, kann die Isolatorschicht 154, 204 oder 402 aus einem Material bestehen, das geeignet ist, um letztendlich Teile einer Gate-Struktur von einem darunter liegenden Bulk-Substrat oder einer Zwischenverbindungsschicht elektrisch zu isolieren oder zu deren Isolierung beizutragen. Zum Beispiel besteht in einer Ausführungsform die Isolatorschicht 154, 204 oder 402 aus dielektrischen Materialien wie, ohne aber darauf beschränkt zu sein, Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid. In einer besonderen Ausführungsform ist die Isolatorschicht 154, 204 oder 402 eine Dielektrikumsschicht niedriger Dielektrizitätskonstante einer darunter liegenden BEOL Schicht.
In einer Ausführungsform hat die Kanalmaterialschicht 156, 206 oder 312 eine Dicke zwischen 5 Nanometer und 30 Nanometer. In einer Ausführungsform ist die Kanalmaterialschicht 156, 206 oder 312 ein amorpher, kristalliner oder semi-kristalliner Oxidhalbleiter, wie ein amorphes, kristallines oder semi-kristallines Silizium. In einer Ausführungsform wird die Kanalmaterialschicht 156, 206 oder 312 unter Verwendung eines Niedertemperatur-Abscheidungsprozesses gebildet, wie einer physikalischen Gasphasenabscheidung (PVD) (z.B. Sputtern), Atomlagenabscheidung (ALD) oder chemischen Gasphasenabscheidung (CVD). Die Fähigkeit, die Kanalmaterialschicht 156, 206 oder 312 bei ausreichend niederen Temperaturen abzuscheiden, um mit Back-End-Herstellungsprozessen kompatibel zu sein, stellt einen besonderen Vorteil dar. Die Kanalmaterialschicht 156, 206 oder 312 kann auf Seitenwänden oder konform auf jeder gewünschten Struktur zu einer präzisen Dicke abgeschieden werden, was die Herstellung von Transistoren mit jeder gewünschten Geometrie erlaubt.
In einer Ausführungsform enthält Gate-Elektrode 158, 208 oder 322 mindestens ein Arbeitsfunktionsmetall vom P-Typ oder ein Arbeitsfunktionsmetall vom N-Typ, abhängig davon, ob die integrierte Schaltungsvorrichtung 150, 170 oder 200 in einem Transistor vom P-Typ oder einem Transistor vom N-Typ enthalten sein soll. Für Transistoren vom P-Typ können Metalle, die für die Gate-Elektrode 158, 208 oder 322 verwendet werden können, Ruthenium, Palladium, Platin Kobalt, Nickel und leitfähige Metalloxide (z.B. Rutheniumoxid) enthalten, ohne aber darauf beschränkt zu sein. Für einen Transistor vom N-Typ können Metalle, die für die Gate-Elektrode 158, 208 oder 322 verwendet werden können, Hafnium, Zirconium, Titan Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle (z.B. Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid) enthalten, ohne aber darauf beschränkt zu sein. In einigen Ausführungsformen enthält die Gate-Elektrode einen Stapel von zwei oder mehr Metallschichten, wo eine oder mehrere Metallschichten Arbeitsfunktionsmetallschichten sind und mindestens eine Metallschicht eine Füllmetallschicht ist. Ferner können Metallschichten für andere Zwecke enthalten sein, wie um als eine Sperrschicht zu dienen. In einigen Implementierungen kann die Gate-Elektrode 158, 208 oder 322 aus einer „U“-förmigen Struktur bestehen, die ein Bodenteil, das im Wesentlichen parallel zur Oberfläche des Substrats ist, und zwei Seitenwandteile, die im Wesentlichen senkrecht zur Oberseitenfläche des Substrats sind, enthält. In einer anderen Implementierung kann mindestens eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine ebene Schicht sein, die im Wesentlichen parallel zur Oberseitenfläche des Substrats ist und keine Seitenwandteile enthält, die im Wesentlichen senkrecht zur Oberseitenfläche des Substrats sind. In weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und ebenen, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die über einer oder mehreren Ebenen, nicht U-förmigen Schichten gebildet sind.
In einer Ausführungsform besteht die Gate-Dielektrikumsschicht 164, 214 oder 320 aus einem Material hoher Dielektrizitätskonstante. Zum Beispiel besteht in einer Ausführungsform die Gate-Dielektrikumsschicht 164, 214 oder 320 aus einem Material wie, ohne aber darauf beschränkt zu sein, Hafniumoxid, Hafniumoxynitrid, Hafniumsilicat, Lanthanumoxid, Zirconiumoxid, Zirconiumsilicat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination davon. In einigen Implementierungen kann das Gate-Dielektrikum 164, 214 oder 320 aus einer „U“-förmigen Struktur bestehen, die einen Bodenteil im Wesentlichen parallel zur Oberfläche des Substrats und zwei Seitenwandteile, die im Wesentlichen senkrecht zur Oberseitenfläche des Substrats sind, enthält, wie in 1C und 1E dargestellt.
In einer Ausführungsform sind dielektrische Abstandhalter 172 aus einem Material wie Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumnitrid, dotiert mit Kohlenstoff, und Siliziumoxynitrid gebildet. Prozesse zur Bildung von Seitenwandabstandhaltern sind in der Technik allgemein bekannt und enthalten im Allgemeinen Abscheidungs- und Ätzprozessschritte. In einigen Ausführungsformen können mehrere Abstandhalterpaare verwendet werden. Zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwandabstandhaltern an gegenüberliegenden Seiten der Gate-Elektrode 172 gebildet werden.
In einer Ausführungsform dienen leitfähige Kontakte 174, 254 oder 258 als Kontakte zu Source/Drain-Bereichen eines Tunnel-FET oder dienen direkt als Source/Drain-Bereiche des Tunnel-FET. Die leitfähigen Kontakte 174, 254 oder 258 können mit einem Abstand beabstandet sein, der die Gate-Länge des Transistors 150, 170 oder 200 ist. In einer Ausführungsform kontaktieren leitfähige Kontakte 258 oder 358 direkt eine Gate-Elektrode. In einigen Ausführungsformen ist die Gate-Länge zwischen 7 und 30 Nanometer. In einer Ausführungsform enthalten die leitfähigen Kontakte 174, 254 oder 258 eine oder mehrere Schichten von Metall und/oder Metalllegierungen. In einer besonderen Ausführungsform bestehen die leitfähigen Kontakte 174, 254 oder 258 aus Aluminium oder einer aluminiumhaltigen Legierung.
In einer Ausführungsform bestehen Zwischenverbindungsleitungen (und möglicherweise darunter liegende Durchkontaktierungsstrukturen), wie hier beschriebene Zwischenverbindungsleitungen 256 oder 260, aus einer oder mehreren Metall- oder metallhaltigen leitfähigen Strukturen. Die leitfähigen Zwischenverbindungsleitungen werden manchmal auch in der Technik als Spuren, Drähte, Leitungen, Metall, Zwischenverbindungsleitungen oder einfach Zwischenverbindungen bezeichnet. In einer besonderen Ausführungsform enthält jede der Zwischenverbindungsleitungen eine Sperrschicht und ein leitfähiges Füllmaterial. In einer Ausführungsform besteht die Sperrschicht aus einem Metallnitridmaterial, wie Tantalnitrid oder Titannitrid. In einer Ausführungsform besteht das leitfähige Füllmaterial aus einem leitfähigen Material wie, ohne aber darauf beschränkt zu sein, Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon.
Hier beschriebene Zwischenverbindungsleitungen können als eine Gitterstruktur gefertigt werden, wo der Begriff „Gitter“ hier verwendet wird, um sich auf eine Gitterstruktur enger Teilung zu beziehen. In einer solchen Ausführungsform ist die enge Teilung nicht direkt durch herkömmlichen Lithografie erreichbar. Zum Beispiel kann eine Struktur basierend auf herkömmlicher Lithografie zuerst gebildet wird, aber die Teilung kann durch die Verwendung von Abstandhaltermaskenstrukturierung halbiert werden, wie in der Technik bekannt ist. Weiter noch kann die ursprüngliche Teilung durch eine zweite Runde von Abstandhaltermaskenstrukturierung geviertelt werden. Daher können die hier beschriebenen gitterartigen Strukturen leitfähige Leitungen haben, die bei einer konstanten Teilung beabstandet sind und eine konstante Breite haben. Die Struktur kann durch eine Methode einer Teilungshalbierung oder Teilungsviertelung oder eine andere Unterteilung der Teilung gefertigt werden.
In einer Ausführungsform bestehen hier beschriebene ILD-Materialien, wie ILD-Materialien 250 oder 350, aus einer Schicht eines dielektrischen oder insolierenden Materials oder enthalten diese. Beispiele geeigneter dielektrischer Materialien enthalten, ohne aber darauf beschränkt zu sein, Oxide von Silizium (z.B. Siliziumdioxid (SiO₂)), dotierte Oxide von Silizium, fluorierte Oxide von Silizium, kohlenstoffdotierte Oxide von Silizium, verschiedene dielektrische Materialien niedriger Dielektrizitätskonstante, die in der Technik bekannt sind, und Kombinationen davon. Das dielektrische Zwischenschichtmaterial kann durch herkömmliche Techniken gebildet werden, wie, zum Beispiel, chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), oder durch andere Abscheidungsverfahren.
In einem Aspekt kann eine Gate-Elektrode und Gate-Dielektrikumsschicht, z.B. Gate-Elektrode 158, 208 oder 322 und Gate-Dielektrikumsschicht 164, 214 oder 320, durch einen Ersatz-Gate-Prozess gebildet werden. In einem solchen Schema kann ein Dummy-Gate-Material wie Polysilizium- oder Siliziumnitrid-Säulenmaterial, entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. In einer solchen Ausführungsform wird in diesem Prozess auch eine permanente Gate-Dielektrikumsschicht gebildet, im Gegensatz zu einem Weiterleiten von einer früheren Verarbeitung. In einer Ausführungsform werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. In einer Ausführungsform bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess entfernt, enthaltend die Verwendung von SF6. In einer anderen Ausführungsform bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, enthaltend Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid. In einer Ausführungsform bestehen Dummy-Gates aus Siliziumnitrid und werden mit einem Nassätzmittel entfernt, das wässrige Phosphorsäure enthält.
In einer Ausführungsform ziehen eine oder mehrere hier beschriebene Methoden im Wesentlichen einen Dummy- und Ersatz-Gate-Prozess in Kombination mit einem Dummy- und Ersatzkontaktprozess in Betracht, um zu den hier beschriebenen Strukturen zu gelangen. In einer solchen Ausführungsform wird der Ersatzkontaktprozess nach dem Ersatz-Gate-Prozess durchgeführt, um ein Hochtemperaturtempem von mindestens einem Teil des permanenten Gate-Stapels zu erlauben. Zum Beispiel in einer solchen spezifischen Ausführungsform ein Tempern von mindestens einem Teil der permanenten Gate-Strukturen, z.B. nach Bildung einer Gate-Dielektrikumsschicht. Das Tempern wird vor Bildung der permanenten Kontakte durchgeführt.
Es ist klar, dass nicht alle Aspekte der oben beschriebenen Prozesse umgesetzt werden müssen, um in das Wesen und den Umfang von Ausführungsformen der vorliegenden Offenbarung zu fallen. Zum Beispiel müssen in einer Ausführungsform Dummy-Gates nicht immer vor Fertigung von Gate Kontakten über aktiven Teilen der Gate Stapel gebildet werden. Die oben beschriebenen Gate Stapel können tatsächlich permanente Gate-Stapel wie anfänglich gebildet sein. Ebenso können die hier beschriebenen Prozesse zur Fertigung einer oder mehrerer Halbleitervorrichtungen verwendet werden. Eine oder mehrere Ausführungsformen können besonders nützlich zur Fertigung von Halbleitervorrichtungen bei einem 10 Nanometer (10 nm) oder kleineren Technologieknoten sein.
In einer Ausführungsform, wie auch in der gesamten vorliegenden Beschreibung verwendet, werden lithografische Operationen unter Verwendung von 193 nm Immersionslithografie (i193), extremer Ultraviolett- (EUV) und/oder Electron Beam Direct Write (EBDW) Lithografie oder dergleichen durchgeführt. Ein Fotolack mit positivem Ton oder negativem Ton kann verwendet werden. In einer Ausführungsform ist eine lithografische Maske eine dreischichtige Maske, die aus einem topografischen Maskierungsteil, einer antireflektierenden Beschichtungs- (ARC, Anti-Reflective Coating) Schicht und einer Fotolackschicht besteht. In einer solchen besonderen Ausführungsform ist der topografische Maskierungsteil eine Kohlenstoffhartmaske (CHM, Carbon Hard Mask) Schicht und die antireflektierende Beschichtungsschicht ist eine Silizium-ARC-Schicht.
In einer anderen Aspekt können die hier beschriebenen integrierten Schaltungsstrukturen in einer elektronischen Vorrichtung enthalten sein. Als ein erstes Beispiel einer Einrichtung, die einen oder mehrere der hier offenbarten Tunnel-FETs enthalten kann, sind 5A und 5B Draufsichten eines Wafers und von Dies, die einen oder mehrere Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite gemäß einer der hier offenbarten Ausführungsformen enthalten.
Unter Bezugnahme auf 5A und 5B kann ein Wafer 500 aus Halbleitermaterial bestehen und kann ein oder mehrere Dies 502 mit integrierten Schaltungs- (IC) Strukturen enthalten, die auf einer Oberfläche des Wafers 500 gebildet sind. Jedes der Dies 502 kann eine Wiederholungseinheit eines Halbleiterprodukts sein, das ein geeignete IC enthält (z.B. ICs, die eine oder mehrere Strukturen wie Strukturen 150, 170 oder 200 enthalten). Nach Vollendung der Fertigung des Halbleiterprodukts (z.B. nach Herstellung von Strukturen 150, 170 oder 200) kann der Wafer 500 einem Vereinzelungsprozess unterzogen werden, in dem die Dies 502 voneinander getrennt werden, um einzelnen „Chips“ des Halbleiterprodukts bereitzustellen. Insbesondere können Vorrichtungen, die TFT wie hier offenbart enthalten, die Form des Wafers 500 (z.B. nicht vereinzelt) oder die Form des Die 502 (z.B. vereinzelt) annehmen. Das Die 502 kann einen oder mehrere Transistoren und/oder unterstützende Schaltkreise, um elektrische Signale zu den Transistoren zu leiten, wie auch beliebige andere IC-Komponenten enthalten. In einigen Ausführungsformen kann der Wafer 500 oder das Die 502 eine Speichervorrichtung (z.B. eine statische Direktzugriffsspeicher- (SRAM, Static Random Access Memory) Vorrichtung), eine Logikvorrichtung (z.B. ein UND-, ODER-, NUND- oder NODER-Gate) oder jedes andere geeignete Schaltungselement enthalten. Mehrere dieser Vorrichtungen können auf einem einzelnen Die 502 kombiniert sein. Zum Beispiel kann ein Speicher-Array, das aus mehreren Speichervorrichtungen gebildet ist, auf einem selben Die 502 wie eine Verarbeitungsvorrichtung oder andere Logik gebildet sein, die konfiguriert ist, Informationen in den Speichervorrichtungen zu speichern oder Anweisungen auszuführen, die im Speicher-Array gespeichert sind.
6 ist eine Querschnittsseitenansicht einer integrierten Schaltungs- (IC) Vorrichtung, die einen oder mehrere Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite gemäß einer oder mehreren der hier offenbarten Ausführungsformen enthalten kann.
Unter Bezugnahme auf 6 ist eine IC-Vorrichtung 600 auf einem Substrat 602 (z.B. dem Wafer 500 von 5A) gebildet und kann in einem Die (z.B. dem Die 502 von 5B) enthalten sein, der vereinzelt oder in einem Wafer enthalten sein kann. Obwohl einige wenige Beispiele von Materialien, aus welchem das Substrat 602 gebildet werden kann, oben in Verbindung mit Substrat 152, 202, 302 oder 400 beschrieben sind, kann jedes Material, das als eine Grundlage für eine IC-Vorrichtung 600 dienen kann, verwendet werden.
Die IC-Vorrichtung 600 kann eine oder mehrere Vorrichtungsschichten, wie Vorrichtungsschicht 604, enthalten, die auf dem Substrat 602 angeordnet sind. Die Vorrichtungsschicht 604 kann Merkmale eines oder mehrerer Transistoren 640 (z.B. oben beschriebenen TFTs) enthalten, die auf dem Substrat 602 gebildet sind. Die Vorrichtungsschicht 604 kann zum Beispiel einen oder mehrere Source- und/oder Drain- (S/D) Bereiche 620, ein Gate 622 zum Steuern des Stromflusses in den Transistoren 640 zwischen den S/D-Bereichen 620 und einen oder mehrere S/D-Kontakte 624 zum Leiten elektrischer Signale zu/von den S/D-Bereichen 620 enthalten. Die Transistoren 640 können zusätzliche Merkmale enthalten, die der Deutlichkeit wegen nicht dargestellt sind, wie Vorrichtungsisolierungsbereiche, Gate-Kontakte und dergleichen. Die Transistoren 640 sind nicht auf die Art und Konfiguration begrenzt, die in 6 dargestellt sind, und können eine Vielzahl anderer Arten und Konfigurationen enthalten, wie zum Beispiel ebene Transistoren, nicht ebene Transistoren oder eine Kombination von beiden. Nicht ebene Transistoren können Finnen-basierte Transistoren, wie Doppel-Gate-Transistoren oder Dreifach-Gate-Transistoren, und Wrap-Around- oder All-Around Gate-Transistoren, wie Nanoband- und Nanodrahttransistoren enthalten. Insbesondere nehmen einer oder mehrere der Transistoren 640 die Form der Transistoren 150, 170 oder 200 an. Dünnfilmtransistoren wie 150, 170 oder 200 können besonders vorteilhaft sein, wenn sie in den Metallschichten einer Mikroprozessorvorrichtung für analoge Schaltkreise, Logikschaltkreise oder Speicherschaltkreise verwendet werden, und können gemeinsam mit bestehenden komplementären Metalloxid-Halbleiter- (CMOS, Complementary Metal Oxid Semiconductor) Prozessen gebildet werden.
Elektrische Signale, wie Leistungs- und/oder Eingang/Ausgang- (I/O, Input/Output) Signale, können zu und/oder von den Transistoren 640 der Vorrichtungsschicht 604 durch eine oder mehrere Zwischenverbindungsschichten geleitet werden, die an der Vorrichtungsschicht 604 angeordnet sind (veranschaulicht in 6 als Zwischenverbindungsschichten 606-610). Zum Beispiel können elektrisch leitfähige Merkmale der Vorrichtungsschicht 604 (z.B. das Gate 622 und die S/D-Kontakte 624) elektrisch mit den Zwischenverbindungsstrukturen 628 der Zwischenverbindungsschichten 606-610 gekoppelt sein. Die eine oder mehreren Zwischenverbindungsschichten 606-610 können einen dielektrischen Zwischenschicht- (ILD, Interlayer Dielectric) Stapel 619 der IC-Vorrichtung 600 bilden.
Die Zwischenverbindungsstrukturen 628 können innerhalb der Zwischenverbindungsschichten 606-610 angeordnet sein, um elektrische Signale gemäß einer Vielzahl von Designs zu leiten (insbesondere ist die Anordnung nicht auf die besondere Konfiguration von Zwischenverbindungsstrukturen 628 begrenzt, die in 6 dargestellt ist). Obwohl eine bestimmte Anzahl von Zwischenverbindungsschichten 606-610 in 6 dargestellt ist, enthalten Ausführungsformen der vorliegenden Offenbarung IC-Vorrichtungen mit mehr oder weniger Zwischenverbindungsschichten als dargestellt.
In einigen Ausführungsformen können die Zwischenverbindungsstrukturen 628 Grabenstrukturen 628a (manchmal als „Leitungen“ bezeichnet) und/oder Durchkontaktierungsstrukturen 628b enthalten, die mit einem elektrisch leitfähigen Material wie einem Metall gefüllt sind. Die Grabenstrukturen 628a können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu leiten, die im Wesentlichen parallel zu einer Oberfläche des Substrats 602 ist, auf dem die Vorrichtungsschicht 604 gebildet ist. Zum Beispiel können die Grabenstrukturen 628a elektrische Signale in einer Richtung in die und aus der Seite aus der Perspektive von 6 leiten. Die Durchkontaktierungsstrukturen 628b können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu leiten, die im Wesentlichen senkrecht zur Oberfläche des Substrats 602 ist, auf dem die Vorrichtungsschicht 604 gebildet ist. In einigen Ausführungsformen können die Durchkontaktierungsstrukturen 628b Grabenstrukturen 628a verschiedener Zwischenverbindungsschichten 606-610 aneinander koppeln.
Die Zwischenverbindungsschichten 606-610 können ein dielektrisches Material 626 enthalten, das zwischen den Zwischenverbindungsstrukturen 628 angeordnet ist, wie in 6 gezeigt. In einigen Ausführungsformen kann das dielektrische Material 626, das zwischen den Zwischenverbindungsstrukturen 628 in verschiedenen der Zwischenverbindungsschichten 606-610 angeordnet ist, unterschiedliche Zusammensetzungen aufweisen; in anderen Ausführungsformen kann die Zusammensetzung des dielektrischen Materials 626 zwischen verschiedenen Zwischenverbindungsschichten 606-610 dieselbe sein. In jedem Fall können solche dielektrischen Materialien als dielektrischen Zwischenschicht (ILD, Inter-Layer Dielectric) Materialien bezeichnet werden.
Eine erste Zwischenverbindungsschicht 606 (bezeichnet als Metall 1 oder „M1“) kann direkt auf der Vorrichtungsschicht 604 gebildet sein. In einigen Ausführungsformen kann die erste Zwischenverbindungsschicht 606 Grabenstrukturen 628a und/oder Durchkontaktierungsstrukturen 628b, wie gezeigt, enthalten. Die Grabenstrukturen 628a der ersten Zwischenverbindungsschicht 606 können mit Kontakten (z.B. den S/D Kontakten 624) der Vorrichtungsschicht 604 gekoppelt sein.
Eine zweite Zwischenverbindungsschicht 608 (bezeichnet als Metall 2 oder „M2“) kann direkt auf der ersten Zwischenverbindungsschicht 606 gebildet sein. In einigen Ausführungsformen kann die zweite Zwischenverbindungsschicht 608 Durchkontaktierungsstrukturen 628b enthalten, um die Grabenstrukturen 628a der zweiten Zwischenverbindungsschicht 608 mit den Grabenstrukturen 628a der ersten Zwischenverbindungsschicht 606 zu koppeln. Obwohl die Grabenstrukturen 628a und die Durchkontaktierungsstrukturen 628b strukturell mit einer Linie innerhalb jeder Zwischenverbindungsschicht (z.B. innerhalb der zweiten Zwischenverbindungsschicht 608) der Deutlichkeit wegen abgegrenzt sind, können die Grabenstrukturen 628a und die Durchkontaktierungsstrukturen 628b in einigen Ausführungsformen strukturell und/oder materiell fortlaufend sein (z.B. gleichzeitig während eines Dual-Damascene-Prozesses gefüllt werden).
Eine dritte Zwischenverbindungsschicht 610 (bezeichnet als Metall 3 oder „M3“) (und zusätzliche Zwischenverbindungsschichten, falls gewünscht) kann in Folge auf der zweiten Zwischenverbindungsschicht 608 gemäß ähnlichen Techniken und Konfigurationen gebildet werden, die in Verbindung mit der zweiten Zwischenverbindungsschicht 608 oder der ersten Zwischenverbindungsschicht 606 beschrieben sind.
Die IC-Vorrichtung 600 kann ein Lötstopplackmaterial 634 (z.B. Polyimid oder ein ähnliches Material) und ein oder mehrere Bond-Pads 636 enthalten, die auf den Zwischenverbindungsschichten 606-610 gebildet sind. Die Bond-Pads 636 können elektrisch mit den Zwischenverbindungsstrukturen 628 gebildet und konfiguriert sein, die elektrischen Signale des Transistors (der Transistoren) 640 zu anderen externen Vorrichtungen zu leiten. Zum Beispiel können Lötmittel-Bonds auf dem einen oder den mehreren Bond-Pads 636 gebildet sein, um mechanisch und/oder elektrisch einen Chip, der die IC-Vorrichtung 600 enthält, mit einer anderen Komponente (z.B. einer Schaltungsplatine) zu koppeln. Die IC-Vorrichtung 600 kann andere alternative Konfigurationen aufweisen, um die elektrischen Signale von den Zwischenverbindungsschichten 606-610 zu leiten, als in anderen Ausführungsformen dargestellt. Zum Beispiel können die Bond-Pads 636 durch andere analoge Merkmale (z.B. Pfosten) ersetzt sein oder diese ferner enthalten, die die elektrischen Signale zu externen Komponenten leiten.
7 ist eine Querschnittsseitenansicht einer integrierten Schaltungs- (IC) Vorrichtungsgruppe, die einen oder mehrere Dünnfilm- Tunnelfeldeffekttransistoren mit relativ erhöhter Breite gemäß einer oder mehreren der hier offenbarten Ausführungsformen enthalten kann.
Unter Bezugnahme auf 7 enthält eine IC-Vorrichtungsgruppe 700 Komponenten mit einer oder mehreren hier beschriebenen integrierten Schaltungsstrukturen. Die IC-Vorrichtungsgruppe 700 enthält eine Anzahl von Komponenten, die auf einer Schaltungsplatine 702 angeordnet sind (die z.B. ein Motherboard sein kann). Die IC-Vorrichtungsgruppe 700 enthält Komponenten, die auf einer ersten Fläche 740 der Schaltungsplatine 702 und einer gegenüberliegenden zweiten Fläche 742 der Schaltungsplatine 702 angeordnet sind. Im Allgemeinen können Komponenten an einer oder beiden Flächen 740 und 742 angeordnet sein. Insbesondere können sämtliche geeignete der Komponenten der IC-Vorrichtungsgruppe 700 eine Anzahl der hier offenbarten Tunnel-FET Strukturen 150, 170 oder 200 enthalten.
In einigen Ausführungsformen kann die Schaltungsplatine 702 eine gedruckte Schaltungsplatine (PCB, Printed Circuit Board) sein, die mehrere Metallschichten enthält, die voneinander durch Schichten dielektrischen Materials getrennt und durch elektrisch leitfähige Durchkontaktierungen verbunden sind. Eine oder mehrere der Metallschichten können in einer gewünschten Schaltungsstruktur gebildet sein, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen den Komponenten zu leiten, die an die Schaltungsplatine 702 gekoppelt sind. In anderen Ausführungsformen kann die Schaltungsplatine 702 ein Nicht-PCB-Substrat sein.
Die in 7 veranschaulichte IC-Vorrichtungsgruppe 700 enthält eine Package-on-Interposer-Struktur 736, die an die erste Fläche 740 der Schaltungsplatine 702 durch Kopplungskomponenten 716 gekoppelt ist. Die Kopplungskomponenten 716 kann elektrisch und mechanisch die Package-on-Interposer Struktur 736 an die Schaltungsplatine 702 koppeln und kann Lötkugeln (wie in 7 gezeigt), Steck- und Aufnahmeteile einer Buchse, einen Klebstoff, ein Unterfüllmaterial und/oder jede andere geeignete elektrische und/oder mechanische Kopplungsstruktur enthalten.
Die Package-on-Interposer Struktur 736 kann ein IC-Package 720 gekoppelt an Interposer 704 durch Kopplungskomponenten 718 enthalten. Die Kopplungskomponenten 718 können jede geeignete Form für die Anwendung annehmen, wie die oben unter Bezugnahme auf die Kopplungskomponenten 716 besprochenen Formen. Obwohl ein einziges IC-Package 720 in 7 gezeigt ist, können mehrere IC-Packages an den Interposer 704 gekoppelt sein. Es ist klar, dass zusätzliche Interposer an den Interposer 704 gekoppelt sein können. Der Interposer 704 kann ein dazwischenliegendes Substrat bereitstellen, das zum Überbrücken der Schaltungsplatine 702 und des IC-Package 720 verwendet wird. Das IC-Package 720 kann zum Beispiel ein Die (das Die 502 von 5B), eine IC-Vorrichtung (z.B. die IC-Vorrichtung 600 von 6) oder jede andere geeignete Komponente sein oder enthalten. Im Allgemeinen kann der Interposer 704 eine Verbindung auf eine breitere Teilung spreizen oder eine Verbindung zu einer anderen Verbindung leiten. Zum Beispiel kann der Interposer 704 das IC-Package 720 (z.B. ein Die) an ein Ball-Grid-Array (BGA) der Kopplungskomponenten 716 zur Kopplung an die Schaltungsplatine 702 koppeln. In der in 7 veranschaulichten Ausführungsform sind das IC-Package 720 und die Schaltungsplatine 702 an gegenüberliegenden Seiten des Interposers 704 befestigt. In anderen Ausführungsformen können das IC-Package 720 und die Schaltungsplatine 702 an einer selben Seite des Interposers 704 befestigt sein. In einigen Ausführungsformen können drei oder mehr Komponenten durch den Interposer 704 miteinander verbunden sein.
Der Interposer 704 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem keramischen Material oder einem Polymermaterial wie Polyimid gebildet sein. In einigen Implementierungen kann der Interposer 704 aus abwechselnden steifen oder flexiblen Materialien gebildet sein, die dieselben Materialien enthalten können, die oben zur Verwendung in einem Halbleitersubstrat beschrieben sind, wie Silizium, Germanium und andere Gruppe III-V- und Gruppe IV-Materialien. Der Interposer 704 kann Metallzwischenverbindungen 708 und Durchkontaktierungen 710 enthalten, enthaltend, ohne aber darauf beschränkt zu sein Siliziumdurchkontaktierungen (TSVs, Through-Silicon Vias) 706. Der Interposer 704 kann ferner eingebettete Vorrichtungen 714, enthaltend sowohl passive als auch aktive Vorrichtungen. Solche Vorrichtungen können Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren, elektrostatische Endladungs- (ESD, Electrostatic Discharge) Vorrichtungen, und Speichervorrichtungen enthalten, ohne aber darauf beschränkt zu sein. Komplexere Vorrichtungen wie Funkfrequenz (RF, Radio-Frequency) Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und mikroelektromechanische System- (MEMS) Vorrichtungen können auch auf dem Interposer 704 gebildet sein. Die Package-on-Interposer Struktur 736 kann die Form einer der Package-on-Interposer-Strukturen annehmen, die in der Technik bekannt sind.
Die IC-Vorrichtungsgruppe 700 kann ein IC-Package 724 enthalten, das an die erste Fläche 740 der Schaltungsplatine 702 durch Kopplungskomponenten 722 gekoppelt ist. Die Kopplungskomponenten 722 können die Form einer der oben mit Bezugnahme auf die Kopplungskomponenten 716 besprochenen Ausführungsformen annehmen und das IC-Package 724 kann die Form einer der oben mit Bezugnahme auf die das IC-Package 720 besprochenen Ausführungsformen annehmen.
Die in 7 veranschaulichte IC-Vorrichtungsgruppe 700 enthält eine Package-on-Package-Struktur 734, die an die zweite Fläche 742 der Schaltungsplatine 702 durch Kopplungskomponenten 728 gekoppelt ist. Die Package-on-Package-Struktur 734 kann ein IC-Package 726 und ein IC-Package 732 enthalten, die durch Kopplungskomponenten 730 aneinander gekoppelt sind, sodass das IC-Package 726 zwischen der Schaltungsplatine 702 und dem IC-Package 732 angeordnet ist. Die Kopplungskomponenten 728 und 730 können die Form einer der oben besprochenen Ausführungsformen der Kopplungskomponenten 716 annehmen und die IC-Packages 726 und 732 können die Form einer der oben besprochenen Ausführungsformen des IC-Package 720 annehmen. Die Package-on-Package-Struktur 734 kann gemäß einer der in der Technik bekannten Package-on-Package-Strukturen konfiguriert sein.
Hier offenbarte Ausführungsformen können zur Herstellung einer Vielzahl verschiedener Arten von integrierten Schaltungen und/oder mikroelektronischen Vorrichtungen verwendet werden. Beispiele für solche integrierten Schaltungen enthalten, ohne aber darauf beschränkt zu sein, Prozessoren, Chipset-Komponenten, grafische Prozessoren, digitale Signalprozessoren, Mikrosteuerungen und dergleichen. In anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Überdies können die integrierten Schaltungen oder anderen mikroelektronischen Vorrichtungen in einer Vielzahl elektronischer Vorrichtungen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computersystemen (z.B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik usw. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse an einen Speicher, ein Chipset usw. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipset kann potentiell unter Verwendung der hier offenbarten Methoden hergestellt werden.
8 veranschaulicht eine Rechenvorrichtung 800 gemäß einer Implementierung der Offenbarung. Die Rechenvorrichtung 800 beherbergt eine Platine 802. Die Platine 802 kann eine Anzahl von Komponenten enthalten, enthaltend, ohne aber darauf beschränkt zu sein, einen Prozessor 804 und mindestens einen Kommunikations-Chip 806. Der Prozessor 804 ist physikalisch und elektrisch an die Platine 802 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikations-Chip 806 auch physikalisch und elektrisch an die Platine 802 gekoppelt. In weiteren Implementierungen ist der Kommunikations-Chip 806 Teil des Prozessors 804.
Abhängig von ihrer Anwendungen kann Rechenvorrichtung 800 andere Komponenten enthalten, die physikalisch und elektrisch an die Platine 802 gekoppelt sein können oder nicht. Diese anderen Komponenten enthalten, ohne aber darauf beschränkt zu sein, flüchtigen Speicher (z.B. DRAM), nicht flüchtigen Speicher (z.B. ROM), Flash-Speicher, einen grafischen Prozessor, eine Digitalsignalprozessor, einen Krypto-Prozessor, einen Chipset, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Globales-Positionierungssystem- (GPS) Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie Festplattenlaufwerk, Compact Disk (CD), Digital Versatile Disk (DVD) und so weiter.
Der Kommunikations-Chip 806 ermöglicht drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 800. Der Begriff „drahtlos“ und seine Ableitungen kann zur Beschreibung von Schaltungen, Vorrichtungen, Systemen, Verfahren, Techniken, Kommunikationskanälen usw. verwendet werden, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die zugehörigen Vorrichtungen keine Drähte enthalten, obwohl sie in einigen Ausführungsformen keine enthalten könnten. Der Kommunikations-Chip 806 kann eine Anzahl drahtloser Standards oder Protokolle implementieren, enthaltend, ohne aber darauf beschränkt zu sein, Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivative davon, wie auch andere drahtlose Protokolle, die mit 3G, 4G, 5G und darüber hinaus, bezeichnet sind. Die Rechenvorrichtung 800 kann mehrere Kommunikations-Chips 806 enthalten. Beispielsweise kann ein erster Kommunikations-Chip 806 einer kürzeren Reichweite drahtloser Kommunikationen zugeordnet sein, wie Wi-Fi und Bluetooth, und ein zweiter Kommunikations-Chip 806 kann einer größeren Reichweite drahtloser Kommunikationen zugeordnet sein, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
Der Prozessor 804 der Rechenvorrichtung 800 enthält eine integrierte Schaltung, die innerhalb des Prozessors 804 eingebaut ist. In einigen Implementierungen der Offenbarung enthält das integrierte Schaltungs-Die des Prozessors einen oder mehrere Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite gemäß Implementierungen von Ausführungsformen der Offenbarung. Der Begriff „Prozessor“ kann sich auf jede Vorrichtung oder einen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
Der Kommunikations-Chip 806 enthält auch ein integriertes Schaltungs-Die, das innerhalb des Kommunikations-Chips 806 eingebaut ist. Gemäß einer anderen Implementierung von Ausführungsformen der Offenbarung enthält das integrierte Schaltungs-Die des Kommunikations-Chips einen oder mehrere Dünnfilm- Tunnelfeldeffekttransistoren mit relativ erhöhter Breite gemäß Implementierungen von Ausführungsformen der Offenbarung.
In weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 800 beherbergt ist, ein integriertes Schaltungs-Die enthalten, das einen oder mehrere Dünnfilm- Tunnelfeldeffekttransistoren mit relativ erhöhter Breite gemäß Implementierungen von Ausführungsformen der Offenbarung enthält.
In verschiedenen Implementierungen kann die Rechenvorrichtung 800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein Digitalvideorecorder sein. In weiteren Implementierungen kann die Rechenvorrichtung 800 eine andere elektronische Vorrichtung sein, die Daten verarbeitet.
Somit enthalten hier beschriebene Ausführungsformen Dünnfilm-Tunnelfeldeffekttransistoren mit relativ erhöhter Breite.
Die oben stehende Beschreibung veranschaulichter Implementierungen von Ausführungsformen der Offenbarung, enthaltend was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die präzisen offenbarten Formen beschränken. Während spezifische Implementierungen von und Beispiele für die Offenbarung hier zur Veranschaulichung beschrieben sind, sind verschiedene äquivalente Modifizierungen im Umfang der Offenbarung möglich, wie Fachleute in dem relevanten Gebiet erkennen werden.
Diese Modifizierungen können an der Offenbarung angesichts der oben stehenden ausführlichen Beschreibung vorgenommen werden. Die in den folgenden Ansprüchen verwendeten Begriffe sollten nicht als Einschränkung der Offenbarung auf die spezifischen Implementierungen ausgelegt werden, die in der Beschreibung und den Ansprüchen offenbart sind. Vielmehr ist der Umfang der Offenbarung zur Gänze durch die folgenden Ansprüche bestimmt, die gemäß den etablierten Lehren einer Anspruchsinterpretation ausgelegt werden sollen.
Beispielhafte Ausführungsform 1: Eine integrierte Schaltungsstruktur enthält eine Isolatorstruktur über einem Substrat. Die Isolatorstruktur hat eine Topografie, die entlang einer Ebene parallel mit einer globalen Ebene des Substrats variiert. Eine Kanalmaterialschicht liegt auf der Isolatorstruktur. Die Kanalmaterialschicht ist mit der Topografie der Isolatorstruktur konform. Eine Gate-Elektrode liegt über einem Kanalteil der Kanalmaterialschicht auf der Isolatorstruktur. Die Gate-Elektrode hat eine erste Seite gegenüber einer zweiten Seite. Ein erster leitfähiger Kontakt liegt neben der ersten Seite der Gate-Elektrode. Der erste leitfähige Kontakt liegt über einem Source-Teil der Kanalmaterialschicht auf der Isolatorstruktur, wobei der Source-Teil der Kanalmaterialschicht einen ersten Leitfähigkeitstyp aufweist. Ein zweiter leitfähige Kontakt liegt neben der zweiten Seite der Gate-Elektrode. Der zweite leitfähige Kontakt liegt über einem Drain-Teil der Kanalmaterialschicht auf der Isolatorstruktur, wobei der Drain-Teil der Kanalmaterialschicht einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
Beispielhafte Ausführungsform 2: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 1, wobei die Isolatorstruktur eine oder mehrere Finnen enthält. Einzelne der Finnen haben eine Oberseite und Seitenwände. Das Kanalmaterial liegt an der Oberseite und den Seitenwänden der einzelnen Finnen.
Beispielhafte Ausführungsform 3: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 1 oder 2, wobei die Kanalmaterialschicht polykristallines Silizium aufweist.
Beispielhafte Ausführungsform 4: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 1, 2 oder 3, wobei der erste Leitfähigkeitstyp vom p-Typ ist und der zweite Leitfähigkeitstyp vom n-Typ ist.
Beispielhafte Ausführungsform 5: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 1, 2, 3 oder 4, ferner enthaltend eine Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und dem ersten Teil der Kanalmaterialschicht auf der Isolatorstruktur.
Beispielhafte Ausführungsform 6: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 5, wobei die Gate-Dielektrikumsschicht eine Schicht eines dielektrischen Materials hoher Dielektrizitätskonstante enthält.
Beispielhafte Ausführungsform 7: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 1, 2, 3, 4, 5 oder 6, ferner enthaltend einen ersten dielektrischen Abstandhalter zwischen dem ersten leitfähigen Kontakt und der ersten Seite der Gate-Elektrode. Ein zweiter dielektrischer Abstandhalter liegt zwischen dem zweiten leitfähigen Kontakt und der zweiten Seite der Gate-Elektrode.
Beispielhafte Ausführungsform 8: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 1, 2, 3, 4, 5, 6 oder 7, ferner enthaltend einen intrinsischen Bereich in der Kanalmaterialschicht, wobei der intrinsische Bereich zwischen dem Source-Teil und dem Drain-Teil der Kanalmaterialschicht liegt.
Beispielhafte Ausführungsform 9: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 1, 2, 4, 5, 6, 7 oder 8, wobei die Kanalmaterialschicht ein Gruppe III-V-Material oder ein halbleitendes Oxidmaterial aufweist.
Beispielhafte Ausführungsform 10: Eine integrierte Schaltungsstruktur enthält eine Isolatorstruktur über einem Substrat. Die Isolatorstruktur hat darin einen Graben, wobei der Graben Seitenwände und einen Boden aufweist. Eine Kanalmaterialschicht liegt im Graben in der Isolatorstruktur, wobei die Kanalmaterialschicht mit den Seitenwänden und dem Boden des Grabens konform ist. Eine Gate-Dielektrikumsschicht liegt auf der Kanalmaterialschicht im Graben, wobei die Gate-Dielektrikumsschicht mit der Kanalmaterialschicht konform ist, konform mit den Seitenwänden und dem Boden des Grabens. Eine Gate-Elektrode liegt auf der Gate-Dielektrikumsschicht im Graben, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist und eine freigelegte Oberseitenfläche aufweist. Ein erster leitfähiger Kontakt liegt seitlich neben der ersten Seite der Gate-Elektrode, wobei der erste leitfähige Kontakt neben einem Source-Teil der Kanalmaterialschicht liegt, konform mit den Seitenwänden des Grabens, wobei der Source-Teil der Kanalmaterialschicht einen ersten Leitfähigkeitstyp aufweist. Ein zweiter leitfähiger Kontakt liegt seitlich neben der zweiten Seite der Gate-Elektrode, wobei der zweite leitfähige Kontakt neben einem zweiten Teil der Kanalmaterialschicht liegt, konform mit den Seitenwänden des Grabens, wobei der Drain-Teil der Kanalmaterialschicht einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
Beispielhafte Ausführungsform 11: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 10, ferner enthaltend einen dritten leitfähigen Kontakt über und in Kontakt mit der freigelegten Oberseitenfläche der Gate-Elektrode.
Beispielhafte Ausführungsform 12: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 10 oder 11, wobei der erste leitfähige Kontakt in einem zweiten Graben in der Isolatorstruktur liegt und der dritte leitfähige Kontakt in einem dritten Graben in der Isolatorstruktur liegt.
Beispielhafte Ausführungsform 13: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 10, 11 oder 12, wobei die Kanalmaterialschicht polykristallines Silizium aufweist.
Beispielhafte Ausführungsform 14: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 10, 11, 12 oder 13, wobei der erste Leitfähigkeitstyp vom p-Typ ist und der zweite Leitfähigkeitstyp vom n-Typ ist.
Beispielhafte Ausführungsform 15: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 10, 11, 12, 13 oder 14, ferner enthaltend einen intrinsischen Bereich in der Kanalmaterialschicht, wobei der intrinsische Bereich zwischen dem Source-Teil und dem Drain-Teil der Kanalmaterialschicht liegt.
Beispielhafte Ausführungsform 16: Eine integrierte Schaltungsstruktur enthält eine Isolatorstruktur über einem Substrat. Die Isolatorstruktur weist darin einen Graben auf, wobei der Graben Seitenwände und einen Boden aufweist. Mindestens eine der Seitenwände des Grabens weist eine gewellte Anordnung abwechselnder Dielektrikumsschichten auf. Eine Kanalmaterialschicht liegt im Graben in der Isolatorstruktur, wobei die Kanalmaterialschicht mit den Seitenwänden und dem Boden des Grabens konform ist, enthaltend die mindestens eine der Seitenwände des Grabens, die eine gewellte Anordnung abwechselnder Dielektrikumsschichten aufweist. Eine Gate-Dielektrikumsschicht liegt auf der Kanalmaterialschicht im Graben, wobei die Gate-Dielektrikumsschicht mit der Kanalmaterialschicht konform ist, konform mit den Seitenwänden und dem Boden des Grabens. Eine Gate-Elektrode liegt auf der Gate-Dielektrikumsschicht im Graben, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist und eine freigelegte Oberseitenfläche aufweist. Ein erster leitfähiger Kontakt liegt seitlich neben der ersten Seite der Gate-Elektrode, wobei der erste leitfähige Kontakt neben einem Source-Teil der Kanalmaterialschicht liegt, konform mit den Seitenwänden des Grabens, wobei der Source-Teil der Kanalmaterialschicht einen ersten Leitfähigkeitstyp aufweist. Ein zweiter leitfähiger Kontakt liegt seitlich neben der zweiten Seite der Gate-Elektrode, wobei der zweite leitfähige Kontakt neben einem zweiten Teil der Kanalmaterialschicht liegt, konform mit den Seitenwänden des Grabens, wobei der Drain-Teil der Kanalmaterialschicht einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
Beispielhafte Ausführungsform 17: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 16, ferner enthaltend einen dritten leitfähigen Kontakt über und in Kontakt mit der freigelegten Oberseitenfläche der Gate-Elektrode.
Beispielhafte Ausführungsform 18: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 16 oder 17, wobei der erste leitfähige Kontakt in einem zweiten Graben in der Isolatorstruktur liegt und der dritte leitfähige Kontakt in einem dritten Graben in der Isolatorstruktur liegt.
Beispielhafte Ausführungsform 19: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 16, 17 oder 18, wobei die Kanalmaterialschicht polykristallines Silizium aufweist.
Beispielhafte Ausführungsform 20: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 16, 17, 18 oder 19, wobei der erste Leitfähigkeitstyp vom p-Typ ist und der zweite Leitfähigkeitstyp vom n-Typ ist.
Beispielhafte Ausführungsform 21: Die integrierte Schaltungsstruktur von beispielhafter Ausführungsform 16, 17, 18, 19 oder 20, ferner enthaltend einen intrinsischen Bereich in der Kanalmaterialschicht, wobei der intrinsische Bereich zwischen dem Source-Teil und dem Drain-Teil der Kanalmaterialschicht liegt.

Claims

Beansprucht wird:
Integrierte Schaltungsstruktur, aufweisend: eine Isolatorstruktur über einem Substrat, wobei die Isolatorstruktur eine Topografie aufweist, die entlang einer Ebene parallel mit einer globalen Ebene des Substrats variiert; eine Kanalmaterialschicht auf der Isolatorstruktur, wobei die Kanalmaterialschicht mit der Topografie der Isolatorstruktur konform ist; eine Gate-Elektrode über einem Kanalteil der Kanalmaterialschicht auf der Isolatorstruktur, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist; einen ersten leitfähigen Kontakt neben der ersten Seite der Gate-Elektrode, wobei der erste leitfähige Kontakt über einem Source-Teil der Kanalmaterialschicht auf der Isolatorstruktur liegt, wobei der Source-Teil der Kanalmaterialschicht einen ersten Leitfähigkeitstyp aufweist; und einen zweiten leitfähigen Kontakt neben der zweiten Seite der Gate-Elektrode, wobei der zweite leitfähige Kontakt über einem Drain-Teil der Kanalmaterialschicht auf der Isolatorstruktur liegt, wobei der Drain-Teil der Kanalmaterialschicht einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Isolatorstruktur eine oder mehrere Finnen aufweist, wobei einzelne der Finnen eine Oberseite und Seitenwände aufweisen, wobei die Kanalmaterialschicht an der Oberseite und den Seitenwänden der einzelnen der Finnen liegt.
Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Kanalmaterialschicht polykristallines Silizium aufweist.
Integrierte Schaltungsstruktur nach Anspruch 1, wobei der erste Leitfähigkeitstyp vom p-Typ ist und der zweite Leitfähigkeitstyp vom n-Typ ist.
Integrierte Schaltungsstruktur nach Anspruch 1, ferner aufweisend: eine Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und dem Kanalteil der Kanalmaterialschicht auf der Isolatorstruktur.
Integrierte Schaltungsstruktur nach Anspruch 5, wobei die Gate-Dielektrikumsschicht eine Schicht eines dielektrischen Materials hoher Dielektrizitätskonstante aufweist.
Integrierte Schaltungsstruktur nach Anspruch 1, ferner aufweisend: einen ersten dielektrischen Abstandhalter zwischen dem ersten leitfähigen Kontakt und der ersten Seite der Gate-Elektrode; und einen zweiten dielektrischen Abstandhalter zwischen dem zweiten leitfähigen Kontakt und der zweiten Seite der Gate-Elektrode.
Integrierte Schaltungsstruktur nach Anspruch 1, ferner aufweisend: einen intrinsischen Bereich in der Kanalmaterialschicht, wobei der intrinsische Bereich zwischen dem Source-Teil und dem Drain-Teil der Kanalmaterialschicht liegt.
Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Kanalmaterialschicht ein Gruppe III-V-Material oder ein halbleitendes Oxidmaterial aufweist.
Integrierte Schaltungsstruktur, aufweisend: eine Isolatorstruktur über einem Substrat, wobei die Isolatorstruktur einen Graben darin aufweist, wobei der Graben Seitenwände und einen Boden aufweist; eine Kanalmaterialschicht im Graben in der Isolatorstruktur, wobei die Kanalmaterialschicht mit den Seitenwänden und dem Boden des Grabens konform ist; eine Gate-Dielektrikumsschicht auf der Kanalmaterialschicht im Graben, wobei die Gate-Dielektrikumsschicht mit der Kanalmaterialschicht konform ist, konform mit den Seitenwänden und dem Boden des Grabens; eine Gate-Elektrode auf der Gate-Dielektrikumsschicht im Graben, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist und eine freigelegte Oberseitenfläche aufweist; einen ersten leitfähigen Kontakt seitlich neben der ersten Seite der Gate-Elektrode, wobei der erste leitfähige Kontakt neben einem Source-Teil der Kanalmaterialschicht liegt, konform mit den Seitenwänden des Grabens, wobei der Source-Teil der Kanalmaterialschicht einen ersten Leitfähigkeitstyp aufweist; und einen zweiten leitfähigen Kontakt seitlich neben der zweiten Seite der Gate-Elektrode, wobei der zweite leitfähige Kontakt neben einem Drain-Teil der Kanalmaterialschicht liegt, konform mit den Seitenwänden des Grabens, wobei der Drain-Teil der Kanalmaterialschicht einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
Integrierte Schaltungsstruktur nach Anspruch 10, ferner aufweisend: einen dritten leitfähigen Kontakt über und in Kontakt mit der freigelegten Oberseitenfläche der Gate-Elektrode.
Integrierte Schaltungsstruktur nach Anspruch 10, wobei der erste leitfähige Kontakt in einem zweiten Graben in der Isolatorstruktur liegt und der dritte leitfähige Kontakt in einem dritten Graben in der Isolatorstruktur liegt.
Integrierte Schaltungsstruktur nach Anspruch 10, wobei die Kanalmaterialschicht polykristallines Silizium aufweist.
Integrierte Schaltungsstruktur nach Anspruch 10, wobei der erste Leitfähigkeitstyp vom p-Typ ist und der zweite Leitfähigkeitstyp vom n-Typ ist.
Integrierte Schaltungsstruktur nach Anspruch 10, ferner aufweisend: einen intrinsischen Bereich in der Kanalmaterialschicht, wobei der intrinsische Bereich zwischen dem Source-Teil und dem Drain-Teil der Kanalmaterialschicht liegt.
Integrierte Schaltungsstruktur, aufweisend: eine Isolatorstruktur über einem Substrat, wobei die Isolatorstruktur einen Graben darin aufweist, wobei der Graben Seitenwände und einen Boden aufweist, wobei mindestens eine der Seitenwände des Grabens eine gewellte Anordnung abwechselnder Dielektrikumsschichten aufweist; eine Kanalmaterialschicht im Graben in der Isolatorstruktur, wobei die Kanalmaterialschicht mit den Seitenwänden und dem Boden des Grabens konform ist, enthaltend mit der mindestens einen der Seitenwände des Grabens, die die gewellte Anordnung abwechselnder Dielektrikumsschichten aufweist; eine Gate-Dielektrikumsschicht auf der Kanalmaterialschicht im Graben, wobei die Gate-Dielektrikumsschicht mit der Kanalmaterialschicht konform ist, konform mit den Seitenwänden und dem Boden des Grabens; eine Gate-Elektrode auf der Gate-Dielektrikumsschicht im Graben, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist und eine freigelegte Oberseitenfläche aufweist; einen ersten leitfähigen Kontakt seitlich neben der ersten Seite der Gate-Elektrode, wobei der erste leitfähige Kontakt neben einem Source-Teil der Kanalmaterialschicht liegt, konform mit den Seitenwänden des Grabens, wobei der Source-Teil der Kanalmaterialschicht einen ersten Leitfähigkeitstyp aufweist; und einen zweiten leitfähigen Kontakt seitlich neben der zweiten Seite der Gate-Elektrode, wobei der zweite leitfähige Kontakt neben einem Drain-Teil der Kanalmaterialschicht liegt, konform mit den Seitenwänden des Grabens, wobei der Drain-Teil der Kanalmaterialschicht einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
Integrierte Schaltungsstruktur nach Anspruch 16, ferner aufweisend: einen dritten leitfähigen Kontakt über und in Kontakt mit der freigelegten Oberseitenfläche der Gate-Elektrode.
Integrierte Schaltungsstruktur nach Anspruch 16, wobei der erste leitfähige Kontakt in einem zweiten Graben in der Isolatorstruktur liegt und der dritte leitfähige Kontakt in einem dritten Graben in der Isolatorstruktur liegt.
Integrierte Schaltungsstruktur nach Anspruch 16, wobei die Kanalmaterialschicht polykristallines Silizium aufweist.
Integrierte Schaltungsstruktur nach Anspruch 16, wobei der erste Leitfähigkeitstyp vom p-Typ ist und der zweite Leitfähigkeitstyp vom n-Typ ist.
Integrierte Schaltungsstruktur nach Anspruch 16, ferner aufweisend: einen intrinsischen Bereich in der Kanalmaterialschicht, wobei der intrinsische Bereich zwischen dem Source-Teil und dem Drain-Teil der Kanalmaterialschicht liegt.