CN109841590B - 用于具有j引线和鸥翼引线的集成电路装置的引线框 - Google Patents

用于具有j引线和鸥翼引线的集成电路装置的引线框 Download PDF

Info

Publication number
CN109841590B
CN109841590B CN201711209729.XA CN201711209729A CN109841590B CN 109841590 B CN109841590 B CN 109841590B CN 201711209729 A CN201711209729 A CN 201711209729A CN 109841590 B CN109841590 B CN 109841590B
Authority
CN
China
Prior art keywords
leads
lead
integrated circuit
region
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711209729.XA
Other languages
English (en)
Other versions
CN109841590A (zh
Inventor
庞兴收
姚晋钟
白志刚
赖明光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Priority to CN201711209729.XA priority Critical patent/CN109841590B/zh
Priority to US15/922,923 priority patent/US10181434B1/en
Publication of CN109841590A publication Critical patent/CN109841590A/zh
Application granted granted Critical
Publication of CN109841590B publication Critical patent/CN109841590B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40Leadframes
    • H10W70/421Shapes or dispositions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7402Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01Manufacture or treatment
    • H10W70/04Manufacture or treatment of leadframes
    • H10W70/048Mechanical treatments, e.g. punching, cutting, deforming or cold welding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40Leadframes
    • H10W70/421Shapes or dispositions
    • H10W70/424Cross-sectional shapes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40Leadframes
    • H10W70/421Shapes or dispositions
    • H10W70/424Cross-sectional shapes
    • H10W70/427Bent parts
    • H10W70/429Bent parts being the outer leads
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40Leadframes
    • H10W70/421Shapes or dispositions
    • H10W70/435Shapes or dispositions of insulating layers on leadframes, e.g. bridging members
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本公开涉及用于具有J引线和鸥翼引线的集成电路装置的引线框。用于封装集成电路(IC)装置的引线框具有交替的第一引线和第二引线,第一引线和第二引线在相应的第一平面和第二平面中从封装体突出,其中第二平面平行于第一平面且在第一平面之下。第一引线形成为鸥翼形引线,并且第二引线形成为J形引线。第一和第二引线的内引线部分用带维持在第一平面中。每个第二引线的内引线部分包括变形区域,即使当模制工具向下按压在第二引线的外引线侧上以将第二引线的外引线端放置在第二平面中时,变形区域也便于将带维持与第二引线的内引线区域接触。

Description

用于具有J引线和鸥翼引线的集成电路装置的引线框
技术领域
本发明涉及集成电路(IC)封装,并且更具体地涉及用于具有J引线和鸥翼引线(gull wing leads)两者的集成电路装置的引线框。
背景技术
图1是半导体装置10的一部分的侧视图,该半导体装置10包括容纳一个或多个集成电路的塑料体12以及从塑料体12的侧面突出的多个引线,其中示出了两个这样的引线14和16。塑料体12保护集成电路系统,同时引线允许到集成电路系统的外部电连接。为了允许相邻引线靠近在一起(即,减小引线间距),并且因此使更多引线间隔开地在体12周围,引线中的一些引线(像引线14)向外弯曲,并且其它引线(像引线16)向内弯曲。向外弯曲的引线被称为鸥翼引线,并且向内的弯曲引线被称为J引线。
图2是用于组装图1的集成电路装置10的引线框20的俯视平面图。引线框20包括由多个引线24围绕的大致矩形的管芯焊盘22。如上所述,引线24彼此非常靠近。为了防止引线弯曲或与相邻引线接触,将带26放置在引线之上以将其保持就位。再次参考图1,可以看出,鸥翼引线14在与J引线16不同的平面处从封装体12的侧面延伸。现在参考图3,在形成塑料体12的模制过程期间,模制工具30的一部分30按压在要形成J引线16的引线24的靠近内引线部分的外引线部分上,使得鸥翼引线14和J引线16将彼此垂直间隔开,而引线24的外引线部分的外部区域被模制工具的另一部分32夹紧。不幸的是,这种按压和引线变形可能导致带26与引线24分离,如图3的下半部分所示。因此,可能违反最小的引线间距要求,或者更糟的是,J引线16中的一个可能接触相邻的鸥翼引线14,引起电短路。因此,具有防止这种违规或短路状况的引线框和/或方法将是有利的。
附图说明
根据以下详细描述、所附权利要求书和附图,本发明的其它方面、特征和优点将变得更加明显,在附图中相同的附图标记标识相似或相同的元件。
图1是具有J引线和鸥翼引线两者的常规集成电路装置的一部分的放大侧视图;
图2是图1的常规集成电路装置的引线框的放大俯视平面图;
图3是在图1的常规集成电路装置的组装期间的图2的引线框的引线的放大侧视图;
图4是根据本发明的实施例的引线框的一部分的放大俯视平面图;
图5是根据本发明的实施例的封装集成电路的一部分的放大截面侧视图;
图6是在图5的集成电路装置的组装期间的图4的引线框的引线的放大侧视图;
图7是根据本发明的实施例的图4的引线框的引线的变形区域的放大俯视平面图;
图8是根据本发明的另一个实施例的引线框的引线的变形区域的放大俯视平面图;以及
图9是根据本发明的另一个实施例的引线框的引线的变形区域的放大侧面透视图。
具体实施方式
本文公开了本发明的详细说明性实施例。然而,在此公开的具体结构和功能细节仅仅是为了描述本发明的示例实施例的目的。本发明的实施例可以以许多替代形式来实施,并且不应该被解释为仅限于在此阐述的实施例。此外,这里使用的术语仅用于描述特定实施例的目的,而不意图限制本发明的示例实施例。
如本文所使用的,除非上下文另有明确指示,否则单数形式“一”、“一个”和“该”旨在也包括复数形式。还将理解的是,术语“包含”、“包含有”、“具有”、“有”、“包括”和/或“包括有”指定所陈述的特征、步骤或部件的存在,但并不排除存在或附加一个或多个其它特征、步骤或部件。还应该注意的是,在一些替代实现方式中,所指出的功能/动作可以不按照附图中指出的顺序发生。
在一个实施例中,本发明提供了一种制造物品,其是用于组装具有J引线和鸥翼引线两者的集成电路装置的引线框。引线框包括被配置用于接纳集成电路管芯的中央管芯接纳区域、围绕管芯接纳区域并从管芯接纳区域向外延伸的多个第一引线以及围绕管芯接纳区域并从管芯接纳区域向外延伸的多个第二引线。多个第二引线与多个第一引线交错。多个第一引线和多个第二引线位于第一平面中。多个第一引线和多个第二引线中的每一个引线具有内引线区域和外引线区域,所述内引线区域接近所述管芯接纳区域并与所述管芯接纳区域间隔开、被配置用于连接到设置在所述管芯接纳区域中的集成电路管芯的I/O焊盘,所述外引线区域远离芯片接纳区域、允许与集成电路管芯的外部连接。第二引线中的每个引线包括设置在接近外引线区域的内引线区域中的变形区域。当来自模制工具的力向下按压接近内引线区域的外引线区域的一部分时,变形区域便于将内引线区域的其余部分维持在第一平面中。
现在参考图4和图5,图4是引线框40的一部分的平面图,并且图5是根据本发明的一个实施例的QFP(四方扁平封装)50的一部分的截侧面。引线框40与图2所示的引线框20相似。引线框40包括被配置用于接纳至少一个集成电路管芯44的中央管芯接纳区域42。在当前优选的实施例中,管芯接纳区域包括管芯焊盘,并且集成电路管芯44具有附接到管芯焊盘的底表面。引线框40具有围绕管芯接纳区域42并从管芯接纳区域42向外延伸的多个第一引线46。引线框还包括围绕管芯接纳区域42并从管芯接纳区域42向外延伸的多个第二引线48。在当前优选的实施例中,第二引线48与第一引线46交错。在一个实施例中,管芯接纳区域42具有四个侧面,并且其每一侧面具有与侧面间隔开但远离侧面延伸的多个第一引线46和多个第二引线48中的四分之一。
如本领域已知的,引线框20可以由铜或其它导电金属形成,并且可以以条带或阵列形式提供。引线框20或引线框20的仅选定部分(如引线24和26的外引线区域)可以被涂覆或镀有另一种金属或合金,以当引线框暴露于周围环境时抑制腐蚀。
如将在图6中更详细地示出的,多个第一引线46和多个第二引线48的每一个引线具有接近管芯接纳区域42但与管芯接纳区域42间隔开的内引线区域52以及远离管芯接纳区域42的外引线区域54。内引线区域52被配置用于连接到集成电路管芯44的I/O焊盘,而外引线区域54允许到集成电路管芯44的外部连接。
带56被放置在第一多个引线46和第二多个引线48的内引线区52的顶表面之上。带52的目的是保持第一引线46和第二引线48彼此分离,并且还用于维持至少第一多个引线46和第二多个引线48的内引线区域52在第一平面内,第一平面在图5中用A-A表示。带56可以包括具有聚酰亚胺膜和有机硅粘合剂的带,其具有良好的强度和柔性并且是耐热的。这种带是已知且可商业获得的。
如前所述,内引线区域52被配置用于连接到集成电路管芯44的I/O焊盘。多个互连件将设置在集成电路管芯44的顶表面上的接合焊盘与第一多个引线46和第二多个引线48的内引线区域52电连接,并且在当前优选的实施例中,多个互连件包括接合线58。接合线58在一端处附接到集成电路管芯44的接合焊盘并且在另一端处附接到引线46和48的内引线区域52。然而,其它互连方法是可能的,例如使引线46和48与管芯接合焊盘直接接触。
模制化合物60覆盖集成电路管芯44、接合线58以及第一引线46和第二引线48的内引线区域52。模制化合物60定义封装体。引线46和48的外引线区域54从模制化合物60向外延伸并允许与管芯44的外部电通信。
相对于第一平面A-A,至少在最终封装50中,在当前优选的实施例中,管芯焊盘42位于平行于第一平面A-A并在第一平面A-A之下的由B-B表示的第二平面中。如将在下面更详细讨论的,第二引线48的外引线区域54位于平行于第一平面和第二平面且位于第一平面与第二平面之间的由C-C表示的第三平面中。因此,多个第一引线46在第一平面A-A中从封装体向外延伸,并且多个第二引线48在平行于第一平面A-A和第二平面B-B且在这两个平面之间的第三平面C-C中从封装体向外延伸。如图1所示,在本发明中,第一引线46形成为鸥翼形,并且第二引线48形成为J引线形。
现在参考图6,示出了引线48之一的大大放大的侧视图。在封装装置50的组装期间,将包括引线框40、管芯44和接合线58的组件放置在模制工具中,以用模制化合物60包封组件。模制工具包括齿62和夹具64。为了将第一引线46和第二引线48的外引线区域54定位在间隔开的平行的平面A-A和C-C中,齿62向下压在第二引线48上,同时夹具64牢固地保持外引线部分54的远端。在图6中,内引线侧52表示引线48的将被模制化合物覆盖的部分,并且外引线侧54表示引线48的将从模制化合物向外突出的部分。因此,引线48包括内引线区域52和外引线区域54。带56位于内引线区域52的顶表面上,并且接合线(图6中未示出)将使一端在引线的接近管芯焊盘(即,接近带56的右侧)的一端上附接到引线48。
每个第二引线48包括设置在接近外引线区域54的内引线区域52中的变形区域66。当从模制工具的齿62施加在引线48上的力向下按压接近内引线区域的外引线区域的一部分时,变形区域66便于将内引线区域52的其余部分维持在第一平面A-A中。也就是说,变形区域66防止带56与第二引线48的内引线区域52分离。
在一个实施例中,变形区域66包括引线48的渐缩部分,该渐缩部分从内引线区域52的一端延伸到外引线区域54。例如,变形区域66的厚度可以是引线48的其余部分的厚度的大约一半。在一个示例中,引线48的厚度为0.127mm(5密耳),而变形区域66的厚度为0.05mm。在图6中,引线48被分成标记为“a”到“e”的几个区,以提供引线48的一个实施例的示例尺寸。因此,在一个示例实施例中,“a”=0.42mm,“b”=0.127mm,“c”=2.57mm,“d”=0.45mm,“e”=2.24mm,引线48的厚度和宽度分别为0.127mm。
图7是根据本发明的实施例的图4的引线框40的第二引线48的变形区域66的一个实施例的放大俯视平面图。变形区域66包括引线48的渐缩或减薄区段,使得变形区域66的宽度小于引线48的其它区域的宽度。在图7所示的实施例中,通过在指定区域蚀刻引线48的两个横向侧面来形成变形区域66。蚀刻可以包括湿蚀刻或干蚀刻。替代地,变形区域66可以通过冲压形成。虽然变形的宽度小于引线48的其它区域的宽度,但是变形区域66的厚度可以与引线48的其余部分的厚度相同或者更小。在一个示例性实施例中,第一宽度(即,非渐缩部分的宽度)约为0.127mm,第二宽度(即变形区域66的宽度)约为0.05mm。
图8是根据本发明的另一个实施例的引线框的引线70的变形区域68的放大俯视图。在该实施例中,引线70在变形区域68处的一侧的宽度已经减小,使得变形区域68的宽度大约是引线70的其余部分的宽度的一半或更小。在该实施例中,尽管引线70的宽度在变形区域68处已经减小,但是变形区域68的厚度没有减小。
图9是例示根据本发明的实施例的引线74的变形区域72的放大侧面透视图。在该实施例中,与引线74的其余区域相比,变形区域72具有减小的宽度和减小的厚度两者。在该实施例中,宽度和厚度均减小了引线74的其余部分宽度和厚度的一半或更多。
现在应该明显的是,本发明包括用于双排QFP的引线框和包含引线框的双排QFP。在双排QFP中,每隔一个引线向下且向内弯曲以形成J形引线,而介于中间的引线向下且向外弯曲成鸥翼形,因此相邻引线的非常靠近的边缘是分离的。通过在要形成为J引线的引线中包括变形区域,当模制工具按压在引线上以改变引线从封装体延伸的平面时,变形区域确保了引线的内引线部分没有与带分离,因此引线与相邻引线保持间隔开。因此,尽管所有引线(J引线和鸥翼引线)的内引线部分位于同一平面内,但是J引线的外引线部分位于平行于鸥翼引线的平面且在鸥翼引线的平面之下的平面中。将所有引线的内引线部分维持在同一平面内便于线接合。
封装体的侧面可以用凹陷或垛口锯齿化以接纳J引线的端部。封装体的底部可以具有沿着侧面的垂直通道以接纳J形引线的端部。
已经描述了本发明的实施例,其中凹陷的边缘在平面图中是线性段,其中凹陷边缘可以平行于对应的内引线的边缘或与对应的内引线的边缘成一角度地延伸。在替代实施例中,凹陷的边缘是非线性曲线。在这些实施例中,引线带状物类似地从引线的边缘延伸到凹陷的近边缘并且从凹陷的后部延伸到不比对应的引线的顶部弯(top elbow)远的带状物的远边缘。换句话说,引线带状物可以延伸的与对应的引线的暴露的平坦段延伸的一样远。
已经描述了本发明的实施例,其中引线的暴露部分在其中具有一个或多个弯曲以形成J形或鸥翼形引线。在本发明的一些替代实施例中,暴露部分在其中没有弯曲并且从壳体中直线延伸出来以形成扁平引线。已经描述了本发明的实施例,其中内引线和外引线在IC装置的所有侧面上交替。在该实施例的一些替代实施例中,引线可以沿IC装置的一些但不是全部侧面放置。
已经描述了具有限定的特定尺寸的本发明的实施例。在替代实施例中,尺寸可以在所描述的尺寸范围之外变化。应该进一步理解的是,本领域技术人员可以在不脱离如以下权利要求所表达的本发明的范围的情况下,对为了解释本发明的性质而描述和例示的部分的细节、材料和布置进行各种改变。
这里对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性可以被包括在本发明的至少一个实施例中。在说明书的各个地方出现的短语“在一个实施例中”不一定都指的是相同的实施例,也不一定是与其它实施例相互排斥的单独的或替代的实施例。这同样适用于术语“实现方式”。
除非另有明确说明,否则每个数值和范围应被解释为近似的,就好像词“大约”或“近似”在该值或范围之前一样。如本申请中所使用的,除非另外明确指出,否则术语“连接”旨在覆盖元件之间的直接和间接连接两者。
为了本说明的目的,术语“耦合”、“耦合到”、“被耦合”、“连接”、“连接到”或“被连接”是指允许在两个或更多个元件之间传递能量的领域已知或随后开发的任何方式,并且可以设想一个或多个附加元件的插入,尽管不是必需的。术语“直接耦合”、“直接连接”等意味着连接的元件是连续的或经由传递能量的导体连接。
在权利要求中使用附图标号和/或附图标记旨在标识要求保护的主题的一个或多个可能的实施例,以便于解释权利要求。这样的使用不应该被解释为将这些权利要求的范围限制为对应附图中所示的实施例。

Claims (12)

1.一种集成电路装置,包括:
中央管芯接纳区域,被配置用于接纳至少一个集成电路管芯;
多个第一引线,围绕所述管芯接纳区域并从所述管芯接纳区域向外延伸;
多个第二引线,围绕所述管芯接纳区域并从所述管芯接纳区域向外延伸,其中所述多个第二引线与所述多个第一引线交错;
其中所述多个第一引线和第二引线位于第一平面中;
其中所述多个第一引线和第二引线中的每个引线具有内引线区域和外引线区域,所述内引线区域接近所述管芯接纳区域并与所述管芯接纳区域间隔开、被配置用于连接到设置在所述管芯接纳区域中的集成电路管芯的I/O焊盘,所述外引线区域远离所述管芯接纳区域、允许到所述集成电路管芯的外部连接;以及
其中所述第二引线中的每一个包括设置在所述内引线区域中的接近所述外引线区域的变形区域,其中,当来自模制工具的力向下按压接近所述内引线区域的所述外引线区域中的一部分时,所述变形区域便于将所述内引线区域的其余部分保持在所述第一平面中。
2.根据权利要求1所述的集成电路装置,还包括放置在所述多个第一引线和所述多个第二引线的内引线区域的顶表面之上的带,所述带将所述多个第一引线和所述多个第二引线维持在所述第一平面中。
3.根据权利要求2所述的集成电路装置,其中所述变形区域防止所述带与所述第二引线的内引线区域分离。
4.根据权利要求2所述的集成电路装置,其中所述管芯接纳区域包括位于第二平面中的管芯焊盘,所述第二平面平行于所述第一平面且在所述第一平面之下。
5.如权利要求4所述的集成电路装置,还包括集成电路管芯,所述集成电路管芯具有附接到所述管芯焊盘的底表面。
6.根据权利要求5所述的集成电路装置,还包括多个互连件,所述多个互连件将设置在所述集成电路管芯的顶表面上的接合焊盘与所述多个第一引线和所述多个第二引线的内引线区域电连接。
7.根据权利要求6所述的集成电路装置,其中所述多个互连件包括接合线。
8.根据权利要求6所述的集成电路装置,还包括模制化合物,所述模制化合物覆盖所述集成电路管芯、所述多个互连件以及所述多个第一引线和第二引线的内引线区域,其中所述模制化合物定义封装体。
9.根据权利要求8所述的集成电路装置,其中所述多个第一引线在所述第一平面中从所述封装体向外延伸,并且所述多个第二引线在第三平面中从所述封装体向外延伸,所述第三平面平行于所述第一平面和所述第二平面且在所述第一平面与所述第二平面之间。
10.根据权利要求9所述的集成电路装置,其中所述多个第一引线形成为鸥翼形,并且所述多个第二引线形成为J引线形。
11.根据权利要求1所述的集成电路装置,其中所述第二引线的变形区域包括从所述内引线部分的一端延伸到所述外引线部分的渐缩部分。
12.根据权利要求11所述的集成电路装置,其中所述多个第一引线和第二引线具有第一厚度,并且包括所述第二引线的变形区域的所述渐缩部分具有小于所述第一厚度的第二厚度。
CN201711209729.XA 2017-11-28 2017-11-28 用于具有j引线和鸥翼引线的集成电路装置的引线框 Active CN109841590B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201711209729.XA CN109841590B (zh) 2017-11-28 2017-11-28 用于具有j引线和鸥翼引线的集成电路装置的引线框
US15/922,923 US10181434B1 (en) 2017-11-28 2018-03-16 Lead frame for integrated circuit device having J-leads and gull wing leads

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711209729.XA CN109841590B (zh) 2017-11-28 2017-11-28 用于具有j引线和鸥翼引线的集成电路装置的引线框

Publications (2)

Publication Number Publication Date
CN109841590A CN109841590A (zh) 2019-06-04
CN109841590B true CN109841590B (zh) 2024-11-15

Family

ID=64953761

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711209729.XA Active CN109841590B (zh) 2017-11-28 2017-11-28 用于具有j引线和鸥翼引线的集成电路装置的引线框

Country Status (2)

Country Link
US (1) US10181434B1 (zh)
CN (1) CN109841590B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118693027A (zh) * 2023-03-22 2024-09-24 恩智浦美国有限公司 半导体封装、半导体设备制造方法及引线框架

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426781A (zh) * 2012-05-23 2013-12-04 瑞萨电子株式会社 半导体器件的制造方法
CN107204299A (zh) * 2016-03-17 2017-09-26 东芝存储器株式会社 半导体装置的制造方法及半导体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2936769B2 (ja) 1991-03-28 1999-08-23 日本電気株式会社 半導体装置用リードフレーム
US5594234A (en) 1994-11-14 1997-01-14 Texas Instruments Incorporated Downset exposed die mount pad leadframe and package
EP0899795A3 (en) * 1997-08-27 1999-05-12 Sumitomo Electric Industries, Ltd. Optical-semiconductor container or module
US6278175B1 (en) * 2000-01-21 2001-08-21 Micron Technology, Inc. Leadframe alteration to direct compound flow into package
TW461589U (en) * 2000-10-27 2001-10-21 Chipmos Technologies Inc Lead frame of QFP package
JP3436254B2 (ja) 2001-03-01 2003-08-11 松下電器産業株式会社 リードフレームおよびその製造方法
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
KR20060011033A (ko) * 2004-07-29 2006-02-03 삼성전자주식회사 반도체 패키지의 휨현상 감소를 위한 리드프레임
US20060220191A1 (en) * 2005-04-01 2006-10-05 Honeywell International Inc. Electronic package with a stepped-pitch leadframe
US8071883B2 (en) * 2006-10-23 2011-12-06 Ibiden Co., Ltd. Flex-rigid wiring board including flexible substrate and non-flexible substrate and method of manufacturing the same
US8859339B2 (en) 2008-07-09 2014-10-14 Freescale Semiconductor, Inc. Mold chase
JP5467959B2 (ja) * 2010-07-21 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
CN102403298B (zh) 2010-09-07 2016-06-08 飞思卡尔半导体公司 用于半导体器件的引线框
US8796826B2 (en) * 2011-12-22 2014-08-05 Stmicroelectronics Pte Ltd Window clamp top plate for integrated circuit packaging
JP3176067U (ja) * 2012-03-26 2012-06-14 サンケン電気株式会社 半導体装置
CN104241238B (zh) 2013-06-09 2018-05-11 恩智浦美国有限公司 基于引线框的半导体管芯封装
US20150014793A1 (en) * 2013-07-15 2015-01-15 Kai Yun Yow Pressure sensor having down-set flag
JP2015095474A (ja) * 2013-11-08 2015-05-18 アイシン精機株式会社 電子部品パッケージ
CN104795377B (zh) 2014-01-17 2019-02-19 恩智浦美国有限公司 具有引线网的半导体器件
JP6295768B2 (ja) * 2014-03-26 2018-03-20 株式会社デンソー 半導体装置の製造方法
CN105210183B (zh) * 2014-04-23 2018-06-12 京瓷株式会社 电子元件安装用基板以及电子装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426781A (zh) * 2012-05-23 2013-12-04 瑞萨电子株式会社 半导体器件的制造方法
CN107204299A (zh) * 2016-03-17 2017-09-26 东芝存储器株式会社 半导体装置的制造方法及半导体装置

Also Published As

Publication number Publication date
US10181434B1 (en) 2019-01-15
CN109841590A (zh) 2019-06-04

Similar Documents

Publication Publication Date Title
KR102818226B1 (ko) 반도체 구성요소
CN102403298B (zh) 用于半导体器件的引线框
US8441110B1 (en) Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US6157074A (en) Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
US10515880B2 (en) Lead frame with bendable leads
CN104916606B (zh) 半导体装置及其制造方法
US9779966B2 (en) Lead frame and semiconductor device
US8859339B2 (en) Mold chase
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
CN108364939B (zh) 半导体装置及其制造方法
KR20160006608A (ko) 리드 프레임, 반도체 장치, 및 리드 프레임의 제조 방법
CN101131985A (zh) 半导体封装结构和制造方法
US6661081B2 (en) Semiconductor device and its manufacturing method
CN109841590B (zh) 用于具有j引线和鸥翼引线的集成电路装置的引线框
JP4530863B2 (ja) 樹脂封止型半導体装置
CN104051280B (zh) 模套
US6921967B2 (en) Reinforced die pad support structure
CN110707063B (zh) 具有可弯曲引线的引线框架
US10217700B1 (en) Lead frame for integrated circuit device having J-leads and Gull Wing leads
US20110062569A1 (en) Semiconductor device package with down-set leads
CN111341748B (zh) 选择性图案镀层的引线框
CN112216658A (zh) 具有适应各种管芯尺寸的引线框架的半导体器件
JPH11233709A (ja) 半導体装置およびその製造方法ならびに電子装置
JP2001177007A (ja) 半導体装置及びその製造方法
US7504714B2 (en) Chip package with asymmetric molding

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant