WO2025253778A1 - 撮像装置 - Google Patents

撮像装置

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WO2025253778A1
WO2025253778A1 PCT/JP2025/014608 JP2025014608W WO2025253778A1 WO 2025253778 A1 WO2025253778 A1 WO 2025253778A1 JP 2025014608 W JP2025014608 W JP 2025014608W WO 2025253778 A1 WO2025253778 A1 WO 2025253778A1
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WO
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pixel
transistor
imaging device
pixels
transistors
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PCT/JP2025/014608
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French (fr)
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祐樹 服部
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • This technology relates to an imaging device. More specifically, this technology relates to an imaging device in which an amplification transistor that amplifies a pixel signal is provided in each pixel.
  • An amplifier transistor may be provided in each pixel to amplify and output the pixel signal.
  • an imaging device has been disclosed in which an amplifier transistor is provided in each pixel, and serves as the input of a source follower circuit that reads out a signal corresponding to the charge held in the floating diffusion (see, for example, Patent Document 1).
  • the small size of the amplification transistor meant that the driving force of the amplification transistor was small, which could lead to increased noise.
  • This technology was developed in light of these circumstances, and aims to increase the driving power of the amplification transistor while suppressing increases in pixel size.
  • This technology has been developed to solve the above-mentioned problems, and its first aspect is an imaging device comprising: a first pixel provided with a first horizontal overflow storage capacitor; a second pixel arranged adjacent to the first pixel and provided with a second horizontal overflow storage capacitor; and amplification transistors arranged in the first pixel and the second pixel so that their gate electrodes cross the boundary between the first pixel and the second pixel.
  • This has the effect of increasing the size of the amplification transistor while suppressing an increase in pixel size.
  • the amplification transistor may be arranged in the first pixel and the second pixel so as to be mirror-symmetric with respect to the boundary between the first pixel and the second pixel. This has the effect of increasing the size of the amplification transistor shared by the first pixel and the second pixel while suppressing a decrease in pixel layout efficiency.
  • a pixel isolation region may be provided at the boundary between the first pixel and the second pixel, and the gate electrode of the amplification transistor may be arranged in the first pixel and the second pixel so as to straddle the pixel isolation region.
  • the amplification transistor may include a first amplification transistor arranged in the first pixel and the second pixel so as to cross the boundary between the first pixel and the second pixel, and a second amplification transistor arranged in the first pixel or the second pixel and connected to the first amplification transistor via a wiring. This has the effect of increasing the size of the amplification transistor while suppressing an increase in pixel size.
  • the first pixel may include a first overflow control transistor that controls the overflow of the first horizontal overflow storage capacitor
  • the second pixel may include a second overflow control transistor that controls the overflow of the second overflow storage capacitor. This improves the controllability of the overflow of the first horizontal overflow storage capacitor and the second horizontal overflow storage capacitor.
  • the first overflow control transistor and the second overflow control transistor may be arranged in the first pixel and the second pixel, respectively, so as to be mirror images of each other with respect to the boundary between the first pixel and the second pixel. This has the effect of improving the controllability of the overflow of the first horizontal overflow storage capacitor and the second horizontal overflow storage capacitor while suppressing a decrease in pixel layout efficiency.
  • the first pixel may include a first selection transistor that selects readout from the first pixel
  • the second pixel may include a second selection transistor that selects readout from the second pixel
  • the first selection transistor and the second selection transistor may be arranged in the first pixel and the second pixel, respectively, so as to be mirror-symmetrical with respect to the boundary between the first pixel and the second pixel.
  • the first pixel may include a selection transistor that selects readout from the first pixel or the second pixel
  • the second pixel may include an amplification transistor shared by the first pixel and the second pixel, the selection transistor and the amplification transistor being arranged in the first pixel and the second pixel, respectively, so as to be mirror images of each other with respect to the boundary between the first pixel and the second pixel.
  • the first pixel may include a first photodiode, a first floating diffusion connected to the gate of the amplification transistor, and a first transfer transistor that transfers charge accumulated in the first photodiode to the first floating diffusion;
  • the second pixel may include a second photodiode, a second floating diffusion connected to the gate of the amplification transistor, and a second transfer transistor that transfers charge accumulated in the second photodiode to the second floating diffusion;
  • the first transfer transistor and the second transfer transistor may be spaced apart from the pixel isolation region, and the first floating diffusion and the second floating diffusion may be disposed adjacent to the amplification transistor.
  • the first horizontal overflow storage capacitor and the second horizontal overflow storage capacitor may be pulse-driven based on a control power supply voltage. This has the effect of reducing the dark current of the first horizontal overflow storage capacitor and the second horizontal overflow storage capacitor.
  • the channel of the amplification transistor may be inclined by 45 degrees with respect to the boundary between the first pixel and the second pixel in a horizontal plane in which the first pixel and the second pixel are arranged. This has the effect of expanding the channel width of the amplification transistor without increasing the size of the first pixel and the second pixel.
  • the channel of the amplifier transistor may be oriented in the ⁇ 110> direction, and the boundary between the first pixel and the second pixel may be oriented in the ⁇ 100> direction. This has the effect of suppressing an increase in burst noise of the amplifier transistor, expanding the channel width, and reducing the interface state at the boundary between the first pixel and the second pixel.
  • the first pixel and the second pixel may be arranged in a clear bit configuration. This has the effect of reducing the pixel pitch without reducing the pixel size.
  • the second aspect is an imaging device comprising a plurality of pixels separated from one another by a pixel isolation region, and an amplifier transistor shared by the plurality of pixels, the channel of which is arranged at an angle of 45 degrees with respect to the pixel isolation region. This has the effect of expanding the channel width of the amplifier transistor without increasing the pixel size.
  • the channel of the amplifier transistor may be oriented in the ⁇ 110> direction, and the pixel isolation region may be oriented in the ⁇ 100> direction. This has the effect of suppressing an increase in burst noise of the amplifier transistor, expanding the channel width, and reducing the interface state density of the pixel isolation region.
  • the plurality of pixels may be arranged in a clear bit arrangement. This has the effect of reducing the pixel pitch without reducing the pixel size.
  • FIG. 1 is a block diagram illustrating an example of the configuration of an imaging apparatus according to a first embodiment.
  • 1 is a block diagram illustrating an example of the configuration of a solid-state imaging device according to a first embodiment.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of a pixel provided in the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a plan view showing an example of a pixel layout according to the first embodiment.
  • FIG. 2 is a plan view showing cutting positions in an example of a pixel layout according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a first example of a pixel isolation region according to the first embodiment.
  • FIG. 10 is a cross-sectional view showing a second example of a pixel isolation region according to the first embodiment.
  • FIG. 10 is a cross-sectional view showing a third example of a pixel isolation region according to the first embodiment.
  • 10 is a timing chart showing a first example of a waveform in a first H period of a shutter row according to the first embodiment.
  • 10 is a timing chart showing a first example of a waveform in a first H period of a read row according to the first embodiment;
  • 10 is a timing chart showing a first example of a waveform in a second H period of a shutter row according to the first embodiment.
  • FIG. 10 is a timing chart showing a first example of a waveform of a second H period of a read row according to the first embodiment; 10 is a timing chart showing a second example of a waveform in a first period of a read row according to the first embodiment; 10 is a timing chart showing a second example of a waveform in a second H period of a read row according to the first embodiment; FIG. 10 is a diagram illustrating an example of a circuit configuration of a pixel provided in a solid-state imaging device according to a second embodiment.
  • FIG. 10 is a plan view showing an example of a pixel layout according to a second embodiment.
  • FIG. 10 is a diagram illustrating an example of a circuit configuration of a pixel provided in a solid-state imaging device according to a third embodiment.
  • FIG. 11 is a plan view showing an example of a pixel layout according to a third embodiment.
  • FIG. 10 is a block diagram illustrating an example of the configuration of a solid-state imaging device according to a fourth embodiment.
  • FIG. 13 is a plan view showing an example of a pixel layout according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of a pixel provided in a solid-state imaging device according to a fifth embodiment.
  • FIG. 13 is a plan view showing an example of a pixel layout according to a fifth embodiment.
  • FIG. 13 is a timing chart showing an example of a waveform in a first H period of a shutter row according to the fifth embodiment.
  • 13 is a timing chart showing an example of a waveform in a first H period of a read row according to the fifth embodiment.
  • 13 is a timing chart showing an example of a waveform in a second H period of a shutter row according to the fifth embodiment.
  • 13 is a timing chart showing an example of a waveform of a read row in a second H period according to the fifth embodiment;
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of a pixel provided in a solid-state imaging device according to a sixth embodiment.
  • FIG. 23 is a plan view showing an example of a pixel layout according to a sixth embodiment.
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of a pixel provided in a solid-state imaging device according to a seventh embodiment.
  • FIG. 23 is a plan view showing an example of a pixel layout according to a seventh embodiment.
  • FIG. 19 is a diagram illustrating an example of a circuit configuration of a pixel provided in a solid-state imaging device according to an eighth embodiment.
  • FIG. 23 is a plan view showing an example of a pixel layout according to the eighth embodiment.
  • FIG. 23 is a plan view showing an example of a pixel layout according to the ninth embodiment.
  • FIG. 23 is a perspective view showing an example of a stack of layers in a solid-state imaging device according to a tenth embodiment.
  • 1 is a block diagram illustrating a schematic configuration example of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment (example in which gate electrodes of amplification transistors are shared in LOFIC (Lateral Overflow Integration Capacitor) pixels adjacent in the column direction) 2.
  • Second embodiment (example in which amplification transistors are arranged in parallel and share a gate electrode in LOFIC pixels adjacent in the column direction) 3.
  • Third embodiment (example in which amplification transistors are arranged diagonally in LOFIC pixels adjacent in the column direction and share a gate electrode) 4.
  • Fourth embodiment (example in which the gate electrode of the amplification transistor is shared in the LOFIC pixel with clear bit arrangement) 5.
  • FIG. 1 is a block diagram showing an example of the configuration of an imaging apparatus according to the first embodiment.
  • the imaging device 100 includes an optical system 101, a solid-state imaging device 102, an imaging control unit 103, an image processing unit 104, a memory unit 105, a display unit 106, and an operation unit 107.
  • the imaging control unit 103, the image processing unit 104, the memory unit 105, the display unit 106, and the operation unit 107 are connected to one another via a bus 108.
  • the imaging device 100 may be used as a standalone device, or may be incorporated into a mobile terminal such as a smartphone, an authentication device, a monitoring device, a vehicle, or a drone.
  • the optical system 101 allows light from a subject to be incident on the solid-state imaging device 102, and forms an optical image on the light-receiving surface of the solid-state imaging device 102.
  • the optical system 101 may include, for example, a focus lens, a zoom lens, and an aperture.
  • the optical system 101 may also include multiple lenses, such as a wide-angle lens, a standard lens, and a telephoto lens.
  • the solid-state imaging device 102 converts the optical image formed on the light-receiving surface into an electrical signal for each pixel, digitizes the electrical signal, and outputs it.
  • the solid-state imaging device 102 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the CMOS image sensor may be a back-illuminated image sensor or a front-illuminated image sensor.
  • the imaging control unit 103 controls imaging by the solid-state imaging device 102 based on commands from the operation unit 107. At this time, the imaging control unit 103 can control the exposure time, exposure amount, imaging timing, etc. of the solid-state imaging device 102.
  • the image processing unit 104 performs image processing based on the output from the solid-state imaging device 102.
  • Image processing includes, for example, gamma correction, white balance processing, sharpness processing, and tone conversion processing.
  • the image processing unit 104 may also include a processor that executes processing based on software.
  • the storage unit 105 stores images captured by the solid-state imaging device 102, as well as imaging parameters of the solid-state imaging device 102.
  • the storage unit 105 can also store programs that operate the imaging device 100 based on software.
  • the storage unit 105 may include ROM (Read Only Memory), RAM (Random Access Memory), and a memory card.
  • the display unit 106 displays captured images and various information that supports the capture operation.
  • the display unit 106 may be a liquid crystal display, an organic EL (Electro Luminescence) display, or a micro LED display.
  • the operation unit 107 provides a user interface for operating the imaging device 100.
  • the operation unit 107 may include, for example, buttons, dials, and switches provided on the imaging device 100.
  • the operation unit 107 may also be configured as a touch panel together with the display unit 106.
  • FIG. 2 is a block diagram showing an example configuration of a solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 102 includes a pixel array section 111, a vertical scanning circuit 112, a column readout circuit 113, a column signal processing section 114, a horizontal scanning circuit 115, and a control circuit 116.
  • the pixel array section 111 includes a plurality of pixels PXA, PXB. These pixels PXA, PXB are arranged in a matrix along the row direction (also called the horizontal direction) and column direction (also called the vertical direction). Here, the pixels PXA, PXB are arranged adjacent to each other in the column direction. In this case, the pixels PXA, PXB can be arranged alternately in the column direction.
  • Each pixel PXA, PXB may include a capacitor that accumulates charge that overflows from the photodiode. This capacitor may be a lateral overflow accumulation capacitor.
  • each pixel PXA, PXB can constitute a LOFIC (Lateral Overflow Integration Capacitor) pixel.
  • Each pixel PXA, PXB may include a plurality of photodiodes with different sensitivities.
  • Each pixel PXA, PXB can form a source follower with the column readout circuit 113 when reading out a signal.
  • each pixel PXA, PXB can share the gate electrode of the amplification transistor that forms the source follower with the column readout circuit 113.
  • the amplification transistor can be arranged in pixels PXA, PXB so that the gate electrode crosses the boundary between pixels PXA, PXB.
  • a pixel isolation region that separates pixels PXA, PXB can be provided at the boundary between pixels PXA, PXB.
  • the amplification transistor can be arranged in each pixel PXA, PXB so that the gate electrode straddles the pixel isolation region.
  • pixels PXA, PXB can be arranged so that they are mirror-symmetrical with respect to the boundary between pixels PXA, PXB.
  • Each pixel PXA, PXB is connected to a horizontal drive line 131 for each row, and to a vertical signal line 132 for each column.
  • the horizontal drive line 131 drives each pixel PXA, PXB for each row when reading out a signal from each pixel 120.
  • the vertical signal line 132 transmits a potential based on the current that flows when reading out a signal from each pixel PXA, PXB to the column signal processing unit 114 for each column.
  • Each pixel PXA, PXB may be arranged in a Bayer array or a quad-Bayer array.
  • the light received by each pixel PXA, PXB may be visible light, near infrared light (NIR: Near InfraRed), short wave infrared light (SWIR: Short Wavelength InfraRed), ultraviolet light, or X-rays.
  • NIR Near InfraRed
  • SWIR Short Wavelength InfraRed
  • ultraviolet light or X-rays.
  • the vertical scanning circuit 112 scans the pixels PXA and PXB to be read in the column direction.
  • the vertical scanning circuit 112 may be configured using vertical registers.
  • the vertical scanning circuit 112 may also include a decoder that specifies the pixels PXA and PXB to be read.
  • the column readout circuit 113 When reading out signals from each pixel PXA, PXB, the column readout circuit 113 can form a source follower between each pixel PXA, PXB. At this time, the column readout circuit 113 can change the potential of each vertical signal line 132 based on the charge held in each pixel PXA, PXB.
  • the column signal processing unit 114 processes signals transmitted in the column direction from each pixel PXA, PXB.
  • the column signal processing unit 114 can perform correlated double sampling (CDS) processing based on the signals transmitted in the column direction from each pixel PXA, PXB.
  • CDS correlated double sampling
  • the column signal processing unit 114 can also perform AD (Analog to Digital) conversion processing based on the signals transmitted in the column direction from each pixel PXA, PXB, and output the image signal Gout.
  • AD Analog to Digital
  • the column signal processing unit 114 includes a column ADC unit 114A.
  • the column ADC unit 114A can perform AD conversion processing in parallel for each column.
  • the column ADC unit 114A can perform AD conversion for each column based on the results of comparing the pixel signals read out from each pixel PXA, PXB with a reference signal.
  • the horizontal scanning circuit 115 scans the pixels PXA and PXB to be read in the row direction.
  • the horizontal scanning circuit 115 may be configured using a horizontal register.
  • the control circuit 116 controls the vertical scanning circuit 112, column readout circuit 113, column signal processing unit 114, and horizontal scanning circuit 115.
  • the control circuit 116 can control the scanning timing in the column direction, the scanning timing in the row direction, the operation timing of the column readout circuit 113, and the processing timing of the column signal processing unit 114.
  • the control circuit 116 can coordinate the vertical scanning circuit 112, column readout circuit 113, column signal processing unit 114, and horizontal scanning circuit 115 so that the accumulation operation, shutter operation, and read operation are performed for each row in each frame.
  • the control circuit 116 can set multiple readout periods corresponding to different conversion efficiencies for each pixel PXA and PXB during each 1H period (horizontal period).
  • FIG. 3 is a diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the first embodiment.
  • pixels PXA and PXB are arranged adjacent to each other in the column direction in the pixel array section 111.
  • pixels PXA and PXB can be paired to form cell CEL1.
  • the gate electrodes of amplifier transistors 124A and 124B and the gate electrodes of select transistors 125A and 125B are shared by pixels PXA and PXB.
  • the gate electrodes of amplifier transistors 124A and 124B are connected to floating diffusions FDA and FDB.
  • Pixel PXA includes a photodiode PDA, a transfer transistor 122A, a reset transistor 123A, an amplifier transistor 124A, a selection transistor 125A, and a floating diffusion FDA. Furthermore, pixel PXA includes a capacitor 126A, a pass transistor 127A, a switching transistor 128A, and an overflow control transistor 130A.
  • the transfer transistor 122A, the reset transistor 123A, the amplifier transistor 124A, the selection transistor 125A, the pass transistor 127A, the switching transistor 128A, and the overflow control transistor 130A may be MOS (Metal Oxide Semiconductor) transistors.
  • Capacitor 126A may be a MIM (Metal Insulation Metal) capacitor.
  • Capacitor 126A may be a three-dimensional MIM capacitor. Capacitor 126A may also be a high-dielectric capacitor.
  • the photodiode PDA performs photoelectric conversion and stores the photoelectrically converted charge.
  • the capacitor 126A stores charge that overflows from the photodiode PDA.
  • the capacitor 126A may be light-shielded.
  • One end of the capacitor 126A is connected to the control power supply voltage MVDD, and the other end of the capacitor 126A is connected to the cathode of the photodiode PDA via the overflow control transistor 130A.
  • the transfer transistor 122A transfers the charge accumulated in the photodiode PDA to the floating diffusion FDA.
  • the reset transistor 123A resets the photodiode PDA and the floating diffusion FDA.
  • the amplification transistor 124A outputs a signal corresponding to the potential of the floating diffusion FDA.
  • the selection transistor 125A selects the output of the amplification transistor 124A.
  • the pass transistor 127A sets a path for the charge accumulated in the capacitor 126A to be transferred to the floating diffusion FDA.
  • the switching transistor 128A switches the conversion efficiency of the amplification transistors 124A and 124B.
  • the overflow control transistor 130A controls the overflow of charge from the photodiode PDA to the capacitor 126A.
  • the transfer transistor 122A is connected between the cathode of the photodiode PDA and the floating diffusion FDA.
  • the reset transistor 123A is connected between the power supply voltage VDD and the switching transistor 128A.
  • the amplification transistor 124A and the selection transistor 125A are connected in series.
  • the drain of the amplification transistor 124A is connected to the power supply voltage VDD.
  • the gate of the amplification transistor 124A is connected to the floating diffusions FDA and FDB.
  • the source of the selection transistor 125A is connected to the vertical signal line 132.
  • the pass transistor 127A is connected between the connection point between the overflow control transistor 130A and the capacitor 126A and the connection point between the reset transistor 123A and the switching transistor 128A.
  • the switching transistor 128A is connected between the reset transistor 123A and the transfer transistor 122A.
  • the overflow control transistor 130A is connected between the photodiode PDA and the capacitor 126A.
  • a transfer signal TGA is applied to the gate of the transfer transistor 122A.
  • a reset signal RST is applied to the gate of the reset transistor 123A.
  • a select signal SEL is applied to the gate of the select transistor 125A.
  • a pass setting signal FCGA is applied to the gate of the pass transistor 127A.
  • a switching signal FDGA is applied to the gate of the switching transistor 128A.
  • An overflow control voltage OFG is applied to the gate of the overflow control transistor 130A.
  • a control power supply voltage MVDD is applied to the capacitor 126A.
  • the transfer signal TGA, reset signal RST, select signal SELA, pass setting signal FCGA, switching signal FDGA, overflow control voltage OFG, and control power supply voltage MVDD can be transmitted to pixel PXA via horizontal drive line 131 in Figure 2.
  • the overflow control voltage OFG may be a fixed voltage.
  • Pixel PXB includes a photodiode PDB, a transfer transistor 122B, a reset transistor 123B, an amplifier transistor 124B, a selection transistor 125B, and a floating diffusion FDB. Furthermore, pixel PXB includes a capacitor 126B, a pass transistor 127B, a switching transistor 128B, and an overflow control transistor 130B.
  • the transfer transistor 122B, the reset transistor 123B, the amplifier transistor 124B, the selection transistor 125B, the pass transistor 127B, the switching transistor 128B, and the overflow control transistor 130B may be MOS transistors.
  • Capacitor 126B may be an MIM capacitor. Capacitor 126B may also be a three-dimensional MIM capacitor. Capacitor 126B may also be a high-dielectric capacitor.
  • Photodiode PDB performs photoelectric conversion and stores the photoelectrically converted charge.
  • Capacitor 126B stores charge that overflows from photodiode PDB.
  • Capacitor 126B may be light-shielded.
  • One end of capacitor 126B is connected to the control power supply voltage MVDD, and the other end of capacitor 126B is connected to the cathode of photodiode PDB via overflow control transistor 130B.
  • the transfer transistor 122B transfers the charge accumulated in the photodiode PDB to the floating diffusion FDB.
  • the reset transistor 123B resets the photodiode PDB and the floating diffusion FDB.
  • the amplifier transistor 124B outputs a signal according to the potential of the floating diffusion FDB.
  • the selection transistor 125B selects the output of the amplifier transistor 124B.
  • the pass transistor 127B sets a path for the charge accumulated in the capacitor 126B to be transferred to the floating diffusion FDB.
  • the switching transistor 128B switches the conversion efficiency of the amplifier transistors 124A and 124B.
  • the overflow control transistor 130B controls the overflow of charge from the photodiode PDB to the capacitor 126B.
  • the transfer transistor 122B is connected between the cathode of the photodiode PDB and the floating diffusion FDB.
  • the reset transistor 123B is connected between the power supply voltage VDD and the switching transistor 128B.
  • the amplification transistor 124B and the selection transistor 125B are connected in series.
  • the drain of the amplification transistor 124B is connected to the power supply voltage VDD.
  • the gate of the amplification transistor 124B is connected to the floating diffusions FDA and FDB.
  • the source of the selection transistor 125B is connected to the vertical signal line 132.
  • Pass transistor 127B is connected between the connection point between overflow control transistor 130B and capacitor 126B and the connection point between reset transistor 123B and switching transistor 128B.
  • Switching transistor 128B is connected between reset transistor 123B and transfer transistor 122B.
  • Overflow control transistor 130B is connected between photodiode PDB and capacitor 126B.
  • a transfer signal TGB is applied to the gate of the transfer transistor 122B.
  • a reset signal RST is applied to the gate of the reset transistor 123B.
  • a selection signal SEL is applied to the gate of the selection transistor 125B.
  • a pass setting signal FCGB is applied to the gate of the pass transistor 127B.
  • a switching signal FDGB is applied to the gate of the switching transistor 128B.
  • An overflow control voltage OFG is applied to the gate of the overflow control transistor 130B.
  • a control power supply voltage MVDD is applied to the capacitor 126B.
  • the transfer signal TGB, reset signal RST, selection signal SELB, pass setting signal FCGB, switching signal FDGB, overflow control voltage OFG, and control power supply voltage MVDD can be transmitted to pixel PXB via horizontal drive line 131 in Figure 2.
  • FIG. 4 is a plan view showing an example of a pixel layout according to the first embodiment. Note that the pixel layout according to the following embodiments will be described using a back-illuminated CMOS image sensor as an example.
  • the semiconductor substrate SUB is separated into pixels PXA and PXB by pixel isolation regions ISG.
  • the pixel isolation regions ISG may be FFTI (Full-thickness Front Deep Trench Isolation), FDTI (Front Deep Trench Isolation), or RDTI (Rear Deep Trench Isolation).
  • Photodiodes PDA and PDB are formed for each pixel PXA and PXB on the back side of the semiconductor substrate SUB.
  • An active region AK is provided on the front side of the semiconductor substrate SUB, and the active region AK is isolated by element isolation regions ISA.
  • the element isolation region ISA may be STI (Shallow Trench Isolation).
  • a channel region and an impurity diffusion layer are formed in the active region AK.
  • the pixel transistors may include transfer transistors 122A, 122B, reset transistors 123A, 123B, amplification transistors 124A, 124B, selection transistors 125A, 125B, pass transistors 127A, 127B, switching transistors 128A, 128B, and overflow control transistors 130A, 130B.
  • gate electrodes GA3 to GA7 are formed on the channel region of active region AK via a gate insulating film.
  • Gate electrode GA3 can be used for reset transistor 123A.
  • Gate electrode GA4 can be used for transfer transistor 122A.
  • Gate electrode GA5 can be used for switching transistor 128A.
  • Gate electrode GA6 can be used for pass transistor 127A.
  • Gate electrode GA7 can be used for overflow control transistor 130A.
  • gate electrodes GB3 to GB7 are formed on the channel region of active region AK via a gate insulating film.
  • Gate electrode GB3 can be used for reset transistor 123B.
  • Gate electrode GB4 can be used for transfer transistor 122B.
  • Gate electrode GB5 can be used for switching transistor 128B.
  • Gate electrode GB6 can be used for pass transistor 127B.
  • Gate electrode GB7 can be used for overflow control transistor 130B.
  • gate electrode G1 can be shared by amplification transistors 124A and 124B. In this case, gate electrode G1 can be arranged in each pixel PXA and PXB, crossing the boundary between each pixel PXA and PXB.
  • Gate electrode G2 can be shared by selection transistors 125A and 125B. In this case, gate electrode G2 can be arranged in each pixel PXA and PXB, crossing the boundary between each pixel PXA and PXB.
  • each pixel transistor in each pixel PXA, PXB can be mirror-symmetrical with respect to the boundary between each pixel PXA, PXB.
  • a pixel isolation region ISG can be arranged at the boundary between each pixel PXA, PXB.
  • the gate electrode G1 of the amplification transistors 124A, 124B is arranged in each pixel PXA, PXB so as to straddle the pixel isolation region ISG.
  • the gate electrode G2 of the selection transistors 125A, 125B is arranged in each pixel PXA, PXB so as to straddle the pixel isolation region ISG.
  • each transfer transistor 122A and 122B can be arranged at a distance from the pixel isolation region ISG.
  • the gate electrodes GA4 and GB4 of each transfer transistor 122A and 122B can be arranged in the center of the pixel PXA and PXB, respectively.
  • the ends of the gate electrodes GA3, GB3 of each reset transistor 123A, the gate electrodes GA5, GB5 of each switching transistor 128A, 128B, and the gate electrodes GA6, GB6 of each pass transistor 127A, 127B can be arranged on the pixel isolation region ISG.
  • the gate electrodes GA3, GB3 of each reset transistor 123A, the gate electrodes GA5, GB5 of each switching transistor 128A, 128B, and the gate electrodes GA6, GB6 of each pass transistor 127A, 127B can be arranged around the gate electrodes GA4, GB4 of each transfer transistor 122A, 122B, respectively.
  • the floating diffusion FDA can be arranged between the gate electrode GA4 of the transfer transistor 122A and the gate electrode GA5 of the switching transistor 128A, and adjacent to the gate electrode G1 of the amplifier transistor 124A.
  • the floating diffusion FDB can be arranged between the gate electrode GB4 of the transfer transistor 122B and the gate electrode GB5 of the switching transistor 128B, and adjacent to the gate electrode G1 of the amplifier transistor 124B. This allows the amplifier transistors 124A and 124B to share the gate electrode G1, while reducing the distance between the gate electrodes G1 of the amplifier transistors 124A and 124B and each of the floating diffusions FDA and FDB. This makes it possible to suppress an increase in the capacitance of the floating diffusions FDA and FDB when set to high conversion efficiency, and reduce noise.
  • the material of the semiconductor substrate SUB may be Si, InGaAs, InP, InSb, HgCdTe, etc.
  • the material of the gate electrodes G1, G2, GA3 to GA7, and GB3 to GB7 may be, for example, polycrystalline silicon.
  • FIG. 5 is a plan view showing the cutting positions in an example pixel layout according to the first embodiment
  • FIGS. 6 to 8 are cross-sectional views showing example configurations of pixel isolation regions according to the first embodiment. Note that a to d in FIGS. 6 to 8 show examples cut along lines A1-A2, B1-B2, C1-C2, and D1-D2 in FIG. 5, respectively.
  • FFTI is formed on the semiconductor substrate SUB as a pixel isolation region ISG.
  • STI is formed on the semiconductor substrate SUB as an element isolation region ISA.
  • Gate electrode G1 is formed on the semiconductor substrate SUB via a gate insulating film GZ so as to straddle the pixel isolation region ISG.
  • Gate electrodes GA6 and GB6 are formed on the semiconductor substrate SUB via a gate insulating film GZ so as to be separated at the position of the pixel isolation region ISG.
  • the channel width of the amplifier transistors 124A and 124B can be given as 2 x W1.
  • the driving force of the amplifier transistors 124A and 124B can be increased without increasing the size of the amplifier transistors 124A and 124B in each pixel PXA and PXB.
  • FFTI and DTI are formed as pixel isolation regions ISG' on the semiconductor substrate SUB.
  • DTI can be formed in the formation regions of the amplifier transistors 124A and 124B.
  • STI is formed as element isolation regions ISA on the semiconductor substrate SUB.
  • Gate electrode G1 is formed on the semiconductor substrate SUB via a gate insulating film GZ at a position spaced apart from the pixel isolation region ISG'.
  • Gate electrodes GA6 and GB6 are formed on the semiconductor substrate SUB via the gate insulating film GZ so as to be separated at the position of the pixel isolation region ISG'.
  • the channel width of the amplifier transistors 124A and 124B can be given by W2.
  • the channel width W2 of the amplifier transistors 124A and 124B can be increased by the width of the pixel isolation region ISG', and the driving force of the amplifier transistors 124A and 124B can be increased accordingly.
  • FFTI and DTI are formed as pixel isolation regions ISG' on the semiconductor substrate SUB.
  • DTI can be formed in the formation regions of the amplifier transistors 124A and 124B.
  • STI is formed as element isolation regions ISA on the semiconductor substrate SUB.
  • Gate electrode G1' is formed on the semiconductor substrate SUB via a gate insulating film GZ' so as to be embedded in the semiconductor substrate SUB at a position above the pixel isolation region ISG'.
  • Gate electrodes GA6 and GB6 are formed on the semiconductor substrate SUB via a gate insulating film GZ' so as to be separated at the position of the pixel isolation region ISG'.
  • the channel width of amplifier transistors 124A and 124B can be given by 2 x W1 + 2 x D1. Therefore, compared to a configuration in which the formation regions of the amplifier transistors 124A and 124B are formed using FFTI, the channel width of the amplifier transistors 124A and 124B can be increased by twice the depth D1 of the embedded position of the gate electrode G1', thereby increasing the driving force of the amplifier transistors 124A and 124B accordingly.
  • FIGS. 9 and 11 are timing charts showing a first example of waveforms in the 1H and 2H periods of the shutter row according to the first embodiment
  • FIG. 10 and FIG. 12 are timing charts showing a first example of waveforms in the 1H and 2H periods of the read row according to the first embodiment.
  • the 2H period is set following the 1H period.
  • pixel PXA is selected in the shutter row and read row during the 1H period
  • pixel PXB is selected in the shutter row and read row during the 2H period.
  • a low-efficiency P-phase individual readout period K11, a high-efficiency P-phase individual readout period K12, a high-efficiency D-phase individual readout period K13, a low-efficiency D-phase individual readout period K14, a D-phase batch readout period K15, and a P-phase batch readout period K16 are provided in the shutter rows and read rows of each of the 1H period and the 2H period.
  • Individual readout is signal reading from each photodiode PDA, PDB.
  • Batch readout is signal reading from each photodiode PDA, PDB and each capacitor 126A, 126B.
  • CDS processing can be performed based on the signals read out during the low-efficiency P-phase individual read period K11 and the high-efficiency P-phase individual read period K12.
  • CDS processing can be performed based on the signals read out during the high-efficiency D-phase individual read period K13 and the low-efficiency D-phase individual read period K14.
  • DDS (Double Data Sampling) processing can be performed based on the signals read out during the D-phase batch read period K15 and the P-phase batch read period K16.
  • the control power supply voltage MVDD rises and is applied to capacitors 126A, 126B.
  • the dark current of capacitors 126A and 126B can be reduced.
  • the transfer signal TGA rises, and the charge in the photodiode PDA is transferred to the floating diffusions FDA and FDB.
  • the switching signals FDGA and FDGB fall, then the reset signal RST falls, and then the switching signals FDGA and FDGB rise again.
  • the floating diffusions FDA and FDB can be coupled to the switching transistors 128A and 128B. This allows the potential of the floating diffusions FDA and FDB to be boosted, making it easier to transfer charge from the photodiode PDA.
  • the transfer signal TGA rises again, and the charge in the photodiode PDA is transferred to the floating diffusions FDA and FDB.
  • the reset signal RST is set to a low level, and the reset transistors 123A and 123B are turned off.
  • the floating diffusions FDA and FDB are in a floating state, and the floating diffusions FDA and FDB can be coupled to the transfer transistors 122A and 122B.
  • the potential of the floating diffusions FDA and FDB can be boosted, making it easier to extract charge from the photodiode PDA.
  • the reset signal RST and the pass setting signal FCGA rise, turning on the reset transistors 123A and 123B and the pass transistor 127A.
  • the capacitor 126A and the floating diffusions FDA and FDB are reset.
  • the reset signal RST, switching signals FDGA and FDGB, and path setting signal FCGA fall.
  • the reset transistors 123A and 123B, switching transistors 128A and 128B, and path transistor 127A are turned off.
  • the charge in the floating diffusions FDA and FDB is discharged, and the conversion efficiency of the amplification transistors 124A and 124B is reduced.
  • the outputs of the amplification transistors 124A and 124B are applied to the vertical signal line 132 via the selection transistors 125A and 125B, and AD conversion processing for low-efficiency P-phase individual readout of pixel PXA is performed based on the potential of the vertical signal line 132.
  • the switching signals FDGA and FDGB fall.
  • the selection transistors 125A and 125B are turned off, increasing the conversion efficiency of the amplification transistors 124A and 124B.
  • the outputs of the amplification transistors 124A and 124B are applied to the vertical signal line 132 via the selection transistors 125A and 125B, and the AD conversion process for the high-efficiency P-phase individual readout of pixel PXA is performed based on the potential of the vertical signal line 132.
  • the selection signal SEL falls and the transfer signal TGA rises.
  • the selection transistors 125A and 125B are turned off and the transfer transistor 122A is turned on, and the charge of the photodiode 121A is transferred to the floating diffusions FDA and FDB.
  • the selection signal SEL rises and the transfer signal TGA falls, turning on the selection transistors 125A and 125B and turning off the transfer transistor 122A.
  • the output of the amplification transistors 124A and 124B is applied to the vertical signal line 132 via the selection transistors 125A and 125B, and the AD conversion process for the high-efficiency D-phase individual readout of pixel PXA is performed based on the potential of the vertical signal line 132.
  • the switching signals FDGA and FDGB rise and the switching transistors 128A and 128B are turned on. At this time, the conversion efficiency of the amplification transistors 124A and 124B decreases.
  • the selection signal SEL falls and the transfer signal TGA rises.
  • the selection transistors 125A and 125B are turned off and the transfer transistor 122A is turned on, and the charge of the photodiode 121A is transferred to the floating diffusions FDA and FDB.
  • the selection signal SEL rises and the transfer signal TGA falls, turning on the selection transistors 125A and 125B and turning off the transfer transistor 122A.
  • the output of the amplification transistors 124A and 124B is applied to the vertical signal line 132 via the selection transistors 125A and 125B, and the AD conversion process for the low-efficiency D-phase individual readout of pixel PXA is performed based on the potential of the vertical signal line 132. After that, the selection signal SEL falls and the selection transistors 125A and 125B are turned off.
  • the selection signal SEL and pass setting signal FCGA rise, turning on the selection transistors 125A, 125B and pass transistor 127A.
  • the output of the amplification transistors 124A, 124B is applied to the vertical signal line 132 via the selection transistors 125A, 125B, and the AD conversion process for the D-phase batch readout of pixel PXA is performed based on the potential of the vertical signal line 132.
  • the selection signal SEL falls, turning off the selection transistors 125A, 125B.
  • the reset signal RST rises, turning on the reset transistors 123A and 123B.
  • the charge in the floating diffusions FDA and FDB and capacitor 126A is discharged.
  • the reset signal RST falls, turning off the reset transistors 123A and 123B, after which the selection signal SEL rises, turning on the selection transistors 125A and 125B.
  • the output of the amplification transistors 124A and 124B is applied to the vertical signal line 132 via the selection transistors 125A and 125B, and the AD conversion process for the P-phase batch readout of pixel PXA is performed based on the potential of the vertical signal line 132.
  • the selection signal SEL, path setting signal FCGA, and switching signals FDGA and FDGB fall.
  • the path setting signal FCGA and overflow control voltage OFG are always set to a low level. Then, during the low-efficiency P-phase individual read period K11 and the high-efficiency P-phase individual read period K12, the transfer signals TGA, TGB and path setting signal FCGB are set to a low level, and the reset signal RST and switching signals FDGA, FDGB are set to a high level. At this time, the reset transistors 123A, 123B and switching transistors 128A, 128B are turned on, the charge in the floating diffusions FDA, FDB is discharged, and the conversion efficiency of the amplification transistors 124A, 124B is reduced. Furthermore, during the low-efficiency P-phase individual read period K11, the control power supply voltage MVDD rises and is applied to the capacitors 126A, 126B.
  • the transfer signal TGB rises, and the charge in the photodiode PDB is transferred to the floating diffusions FDA and FDB.
  • the switching signals FDGA and FDGB fall, then the reset signal RST falls, and then the switching signals FDGA and FDGB rise again.
  • the reset signal RST and the pass setting signal FCGB rise, turning on the reset transistors 123A and 123B and the pass transistor 127B.
  • the capacitor 126B and the floating diffusions FDA and FDB are reset.
  • the reset signal RST, the switching signals FDGA and FDGB, and the path setting signal FCGB fall.
  • the reset transistors 123A and 123B, the switching transistors 128A and 128B, and the path transistor 127B turn off.
  • the path setting signal FCGA, transfer signal TGA, and overflow control voltage OFG are always set to a low level. Then, during the low-efficiency P-phase single read period K11, when the reset signal RST is at a high level, the switching signals FDGA and FDGB fall, then the reset signal RST falls, and then the switching signals FDGA and FDGB rise again. At this time, as the switching signals FDGA and FDGB fall, the selection signal SEL rises, turning on the selection transistors 125A and 125B. In addition, the control power supply voltage MVDD rises and is applied to capacitors 126A and 126B.
  • the charge in the floating diffusions FDA and FDB is discharged, and the conversion efficiency of the amplification transistors 124A and 124B is reduced.
  • the outputs of the amplification transistors 124A and 124B are applied to the vertical signal line 132 via the selection transistors 125A and 125B, and AD conversion processing for low-efficiency P-phase individual readout of pixel PXB is performed based on the potential of the vertical signal line 132.
  • the switching signals FDGA and FDGB fall.
  • the selection transistors 125A and 125B are turned off, increasing the conversion efficiency of the amplification transistors 124A and 124B.
  • the outputs of the amplification transistors 124A and 124B are applied to the vertical signal line 132 via the selection transistors 125A and 125B, and the AD conversion process for the high-efficiency P-phase individual readout of pixel PXB is performed based on the potential of the vertical signal line 132.
  • the selection signal SEL falls and the transfer signal TGB rises.
  • the selection transistors 125A and 125B are turned off and the transfer transistor 122B is turned on, and the charge of the photodiode 121B is transferred to the floating diffusions FDA and FDB.
  • the selection signal SEL rises and the transfer signal TGB falls, turning on the selection transistors 125A and 125B and turning off the transfer transistor 122B.
  • the output of the amplification transistors 124A and 124B is applied to the vertical signal line 132 via the selection transistors 125A and 125B, and the AD conversion process for the high-efficiency D-phase individual readout of the pixel PXB is performed based on the potential of the vertical signal line 132.
  • the switching signals FDGA and FDGB rise and the switching transistors 128A and 128B are turned on. At this time, the conversion efficiency of the amplification transistors 124A and 124B decreases.
  • the selection signal SEL falls and the transfer signal TGB rises.
  • the selection transistors 125A and 125B are turned off and the transfer transistor 122B is turned on, and the charge of the photodiode 121B is transferred to the floating diffusions FDA and FDB.
  • the selection signal SEL rises and the transfer signal TGB falls, turning on the selection transistors 125A and 125B and turning off the transfer transistor 122B.
  • the output of the amplification transistors 124A and 124B is applied to the vertical signal line 132 via the selection transistors 125A and 125B, and the AD conversion process for the low-efficiency D-phase individual readout of pixel PXB is performed based on the potential of the vertical signal line 132. After that, the selection signal SEL falls and the selection transistors 125A and 125B are turned off.
  • the selection signal SEL and pass setting signal FCGB rise, turning on the selection transistors 125A, 125B and pass transistor 127B.
  • the output of the amplification transistors 124A, 124B is applied to the vertical signal line 132 via the selection transistors 125A, 125B, and the AD conversion process for the D-phase batch readout of pixel PXB is performed based on the potential of the vertical signal line 132.
  • the selection signal SEL falls, turning off the selection transistors 125A, 125B.
  • the reset signal RST rises, turning on the reset transistors 123A and 123B.
  • the charge in the floating diffusions FDA and FDB and capacitor 126A is discharged.
  • the reset signal RST falls, turning off the reset transistors 123A and 123B, after which the selection signal SEL rises, turning on the selection transistors 125A and 125B.
  • the output of the amplification transistors 124A and 124B is applied to the vertical signal line 132 via the selection transistors 125A and 125B, and the AD conversion process for the P-phase batch readout of pixel PXB is performed based on the potential of the vertical signal line 132.
  • the selection signal SEL, path setting signal FCGB, and switching signals FDGA and FDGB fall.
  • the switching signals FDGA and FDGB of each pixel PXA and PXB are turned on and off simultaneously. This makes it possible to increase the parasitic capacitance added to the floating diffusions FDA and FDB of each pixel PXA and PXB in the read row of the low-efficiency D-phase individual readout period K14. This ensures that there is enough capacitance to receive all the charge when the photodiodes PDA and FDB are saturated, making it possible to accommodate the miniaturization of each pixel PXA and PXB.
  • Figures 13 and 14 are timing charts showing a second example of waveforms for the first H period and second H period of the read row in the first embodiment.
  • the gate electrodes G1 of the amplifier transistors 124A, 124B of pixels PXA, PXB adjacent in the column direction are arranged so as to cross the pixel isolation region ISG between pixels PXA, PXB.
  • This allows the amplifier transistors 124A, 124B to be shared by pixels PXA, PXB without using wiring to connect the amplifier transistors 124A, 124B arranged in each pixel PXA, PXB, and increases the driving force of the amplifier transistors 124A, 124B while suppressing an increase in the size of pixels PXA, PXB.
  • each pixel transistor in each pixel PXA, PXB is mirror-symmetric with respect to the pixel isolation region ISG between pixels PXA, PXB. This allows the amplifier transistors 124A, 124B to share the gate electrode G1, while reducing the distance between the gate electrode G1 of the amplifier transistors 124A, 124B and each floating diffusion FDA, FDB. This makes it possible to suppress an increase in the capacitance value of the floating diffusions FDA, FDB when set to high conversion efficiency, thereby reducing noise.
  • the gate electrodes G1 of the amplifier transistors 124A and 124B of the pixels PXA and PXB adjacent in the column direction are arranged so as to cross the pixel isolation region ISG between the pixels PXA and PXB.
  • the amplifier transistors are arranged in parallel to share the gate electrode.
  • FIG. 15 is a diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the second embodiment.
  • this solid-state imaging device has cell CEL2 instead of cell CEL1 of the first embodiment described above.
  • Cell CEL2 has pixels PXA2 and PXB2 instead of pixels PXA and PXB of the first embodiment described above.
  • Cell CEL2 also has amplification transistors 124A2 and 124B2 added to cell CEL1 of the first embodiment described above.
  • the gate electrodes of amplification transistors 124A, 124B, 124A2, and 124B2 are shared by pixels PXA2 and PXB2.
  • the gate electrodes of amplification transistors 124A, 124B, 124A2, and 124B2 are connected to floating diffusions FDA and FDB.
  • the selection transistor 125A has been removed from pixel PXA2, and the reset transistor 123B has been removed from pixel PXB2.
  • the selection transistor 125B and reset transistor 123A can be shared by pixels PXA2 and PXB2.
  • the rest of the circuit configuration of pixels PXA2 and PXB2 in the second embodiment is the same as the circuit configuration of pixels PXA and PXB in the first embodiment described above.
  • FIG. 16 is a plan view showing an example of a pixel layout according to the second embodiment.
  • the pixels PXA2 and PXB2 have an active region AK2, an element isolation region ISA2, and gate electrodes G21 and G22 instead of the active region AK, element isolation region ISA, and gate electrodes G1 and G2 of the first embodiment described above.
  • the rest of the layout configuration of the pixels PXA2 and PXB2 of the second embodiment is the same as the layout configuration of the pixels PXA and PXB of the first embodiment described above.
  • gate electrodes G21 and G22 are arranged parallel to each other in the row direction.
  • Each gate electrode G21 and G22 can be shared by amplification transistors 124A and 124B.
  • each gate electrode G21 and G22 can be arranged in each pixel PXA2 and PXB2 across the boundary between each pixel PXA2 and PXB2.
  • each gate electrode G21 and G22 can be arranged in each pixel PXA2 and PXB2 so as to straddle the pixel isolation region ISG.
  • Gate electrode GB3 can be used for select transistor 125B. By allocating gate electrode GB3 to select transistor 125B, gate electrode G22 can be placed in the position of gate electrode G2 in the first embodiment described above.
  • amplifier transistors 124A, 124B, 124A2, and 124B2 are arranged in parallel in pixels PXA2 and PXB2 adjacent to each other in the column direction, and share gate electrodes G21 and G22. This makes it possible to increase the driving force of amplifier transistors 124A, 124B, 124A2, and 124B2 while suppressing an increase in the size of pixels PXA2 and PXB2.
  • the gate electrodes G1 of the amplifier transistors 124A and 124B of the pixels PXA and PXB adjacent in the column direction are arranged so as to cross the pixel isolation region ISG between the pixels PXA and PXB.
  • the amplifier transistors in the pixels PXA and PXB adjacent in the column direction are arranged diagonally to share the gate electrode.
  • FIG. 17 is a diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the third embodiment.
  • this solid-state imaging device has cell CEL3 instead of cell CEL1 of the first embodiment described above.
  • Cell CEL3 has pixels PXA3 and PXB3 instead of pixels PXA and PXB of the first embodiment described above.
  • the gate electrodes of amplifier transistors 124A and 124B are shared by pixels PXA3 and PXB3. In this case, the gate electrodes of amplifier transistors 124A and 124B are connected to floating diffusions FDA and FDB.
  • the selection transistor 125A has been removed from pixel PXA3, and the reset transistor 123B has been removed from pixel PXB3.
  • the selection transistor 125B and the reset transistor 123A can be shared by pixels PXA3 and PXB3.
  • Other circuit configurations of pixels PXA3 and PXB3 of the third embodiment are the same as the circuit configuration of pixels PXA and PXB of the first embodiment described above.
  • FIG. 18 is a plan view showing an example of a pixel layout according to the third embodiment.
  • the semiconductor substrate SUB is separated into pixels PXA3 and PXB3 by pixel isolation regions ISG.
  • Photodiodes PDA and PDB are formed for each pixel PXA3 and PXB3 on the back side of the semiconductor substrate SUB.
  • An active area AK3 is provided on the front side of the semiconductor substrate SUB, and the active area AK3 is isolated by element isolation regions ISA3.
  • gate electrodes GA33 to GA37 are formed on the channel region of active area AK3 via a gate insulating film.
  • Gate electrode GA33 can be used for reset transistor 123A.
  • Gate electrode GA34 can be used for transfer transistor 122A.
  • Gate electrode GA35 can be used for switching transistor 128A.
  • Gate electrode GA36 can be used for pass transistor 127A.
  • Gate electrode GA37 can be used for overflow control transistor 130A.
  • gate electrodes GB33 to GB37 are formed on the channel region of active region AK3 via a gate insulating film.
  • Gate electrode GB33 can be used for selection transistor 125B.
  • Gate electrode GB34 can be used for transfer transistor 122B.
  • Gate electrode GB35 can be used for switching transistor 128B.
  • Gate electrode GB36 can be used for pass transistor 127B.
  • Gate electrode GB37 can be used for overflow control transistor 130B.
  • gate electrode G31 can be shared by amplifier transistors 124A and 124B. In this case, gate electrode G31 can be arranged in each pixel PXA3 and PXB3, crossing the boundary between the pixels PXA3 and PXB3.
  • each pixel transistor in each pixel PXA3, PXB3 can be mirror-symmetric with respect to the boundary between each pixel PXA3, PXB3.
  • the gate electrode G31 of the amplifier transistors 124A, 124B is arranged in each pixel PXA3, PXB3 so as to straddle the pixel isolation region ISG.
  • the channel of the gate electrode G31 of the amplifier transistors 124A, 124B can be arranged at an angle of 45° with respect to the arrangement direction of the pixel isolation region ISG.
  • the gate electrode G31 of the amplifier transistors 124A, 124B of each pixel PXA3, PXB3 in mirror symmetry, the gate electrode G31 can be bent by 90° at the boundary position between the pixels PXA3, PXB3.
  • the planar shape of the gate electrode G31 can be V-shaped.
  • the gate electrodes GA34, GB34 of each transfer transistor 122A, 122B and the gate electrodes GA35, GB35 of each switching transistor 128A, 128B can be arranged away from the pixel isolation region ISG.
  • the gate electrodes GA34, GB34 of each transfer transistor 122A, 122B can be arranged in the center of the pixel PXA3, PXB3, respectively.
  • the channel directions of the transfer transistor 122A and the switching transistor 128A may be orthogonal to the channel direction of the amplifier transistor 124A, and the channel directions of the transfer transistor 122B and the switching transistor 128B may be orthogonal to the channel direction of the amplifier transistor 124B.
  • the ends of the gate electrode GA33 of the reset transistor 123A, the gate electrode GB32 of the select transistor 125B, and the gate electrodes GA36 and GB36 of each pass transistor 127A and 127B can be arranged on the pixel isolation region ISG.
  • the gate electrode GA33 of the reset transistor 123A, the gate electrode GB32 of the select transistor 125B, and the gate electrodes GA36 and GB36 of each pass transistor 127A and 127B can be arranged around the gate electrodes GA4 and GB4 of each transfer transistor 122A and 122B, respectively.
  • the floating diffusion FDA can be arranged between the gate electrode GA34 of the transfer transistor 122A and the gate electrode GA35 of the switching transistor 128A, and adjacent to the gate electrode G31 of the amplifier transistor 124A.
  • the floating diffusion FDB can be arranged between the gate electrode GB34 of the transfer transistor 122B and the gate electrode GB35 of the switching transistor 128B, and adjacent to the gate electrode G31 of the amplifier transistor 124B. This allows the amplifier transistors 124A and 124B to share the gate electrode G31 by arranging it diagonally, while reducing the distance between the gate electrode G31 of the amplifier transistors 124A and 124B and each of the floating diffusions FDA and FDB. This improves the driving force of the amplifier transistors 124A and 124B, suppresses an increase in the capacitance of the floating diffusions FDA and FDB when set to high conversion efficiency, and reduces noise.
  • the amplifier transistors 124A and 124B are arranged diagonally to share the gate electrode G31. This makes it possible to increase the gate width of the amplifier transistors 124A and 124B while suppressing an increase in the size of pixels PXA3 and PXB3, thereby increasing the driving force of the amplifier transistors 124A and 124B.
  • a configuration in which the amplifier transistors 124A and 124B are arranged diagonally to share the gate electrode G31 is applied to a LOFIC pixel.
  • the configuration in which the amplifier transistors 124A and 124B are arranged diagonally to share the gate electrode G31 is not necessarily limited to LOFIC pixels, and may also be applied to pixels without a LOFIC.
  • the capacitors 126A and 126B, pass transistors 127A and 127B, switching transistors 128A and 128B, and overflow control transistors 130A and 130B can be removed.
  • the gate electrode G1 of the amplification transistors 124A and 124B is shared in the pixels PXA and PXB arranged in a square.
  • the gate electrode of the amplification transistor is shared in the pixels arranged in a clear bit configuration.
  • FIG. 19 is a block diagram showing an example configuration of a solid-state imaging device according to the fourth embodiment.
  • this solid-state imaging device 402 has a pixel array section 411 instead of the pixel array section 111 of the first embodiment described above.
  • the remaining configuration of the solid-state imaging device 402 of the fourth embodiment is the same as the configuration of the solid-state imaging device 102 of the first embodiment described above.
  • the pixel array unit 411 includes pixels PXC and PXD instead of the pixels PXA and PXB of the first embodiment described above.
  • the rest of the configuration of the pixel array unit 411 of the fourth embodiment is the same as the configuration of the pixel array unit 111 of the first embodiment described above.
  • the pixels PXC and PXD are arranged in a clear bit configuration.
  • each pixel PXC and PXD is rotated by 45° and arranged in the row and column directions.
  • the pixels PXC and PXD can be rotated 45° as a pair so that the gate electrodes of the amplification transistors 124A and 124B are not separated.
  • the pixel pitch can be made 1/ ⁇ 2, thereby improving resolution while maintaining sensitivity.
  • the circuit configuration of each pixel PXC and PXD is the same as that of the pixels PXA3 and PXB3 in the third embodiment described above.
  • FIG. 20 is a plan view showing an example of a pixel layout according to the fourth embodiment.
  • pixels PXC and PXD are the same as the configuration in the third embodiment described above, where pixels PXA3 and PXB3 are paired and rotated 45 degrees.
  • pixels PXA3 and PXB3 can be paired to form cell CELA.
  • pixels PXC and PXD can be mirror-symmetric with respect to the boundary between pixels PXC and PXD.
  • cells CELA and CELB are adjacent in the diagonal direction
  • cells CELA and CELB can also be mirror-symmetric with respect to the boundary between cells CELA and CELB.
  • the channel direction of pixel PXC can coincide with the column direction
  • the channel direction of pixel PXD can coincide with the row direction.
  • the gate electrode G31 of the amplifier transistors 124A and 124B is shared between the pixels PXC and PXD in the clear bit arrangement. This makes it possible to increase the driving force of the amplifier transistors 124A and 124B while suppressing an increase in the size of the pixels PXA3 and PXB3, and improve resolution while maintaining sensitivity.
  • the configuration in which the gate electrode G31 of the amplifier transistors 124A and 124B is shared in the pixels PXC and PXD in the clear bit arrangement is applied to the LOFIC pixel.
  • the configuration in which the gate electrode G31 of the amplifier transistors 124A and 124B is shared in the pixels PXC and PXD in the clear bit arrangement is not necessarily limited to the LOFIC pixel, but may also be applied to a pixel without LOFIC.
  • the pixels PXA and PXB adjacent in the column direction share the gate electrode G1 of the amplification transistors 124A and 124B.
  • the LOFIC pixels adjacent in the column direction share the gate electrode G1 of the amplification transistors 124A and 124B, and a capacitance reset transistor is added to one of the LOFIC pixels.
  • FIG. 21 is a diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the fifth embodiment.
  • this solid-state imaging device has cell CEL5 instead of cell CEL1 of the first embodiment described above.
  • Cell CEL5 has pixel PXA5 instead of pixel PXA of the first embodiment described above.
  • Pixel PXA5 has capacitance reset transistor 140A instead of reset transistor 123A of the first embodiment described above.
  • the rest of the circuit configuration of pixel PXA5 of the fifth embodiment is the same as the circuit configuration of pixel PXA of the first embodiment described above.
  • the capacitance reset transistor 140A resets the capacitors 126A and 126B.
  • the capacitance reset transistor 140A can be shared by the pixels PXA5 and PXB.
  • the capacitance reset transistor 140A is connected between the connection point of each of the capacitors 126A and 126B and the control power supply voltage MVDD, and the power supply voltage VDD.
  • a capacitance reset signal FCR is applied to the gate of the capacitance reset transistor 140A.
  • FIG. 22 is a plan view showing an example of a pixel layout according to the fifth embodiment.
  • the layout pattern of these pixels PXA5 and PXB can be configured in the same way as the layout pattern of pixels PXA and PXB in the first embodiment described above.
  • gate electrode GA3 can be assigned to capacitance reset transistor 140A.
  • FIGS. 23 and 25 are timing charts showing examples of waveforms during the first and second H periods of a shutter row according to the fifth embodiment
  • FIG. 24 and 26 are timing charts showing examples of waveforms during the first and second H periods of a read row according to the fifth embodiment.
  • the gate electrode G1 of the amplification transistors 124A and 124B is shared between pixels PXA5 and PXB adjacent in the column direction, and a capacitance reset transistor 140A is added to pixel PXA5. This allows each capacitor 126A and 126B to be reset at the start of the D-phase batch read period K15, thereby speeding up the resetting of each capacitor 126A and 126B.
  • the gate electrode G1 is shared between the amplification transistors 124A and 124B, and a capacitance reset transistor 140A is added to the pixel PXA5.
  • the configuration in which a capacitance reset transistor 140A is added to the pixel may also be applied to the third or fourth embodiment described above.
  • the pixels PXA and PXB adjacent in the column direction share the gate electrode G1 of the amplifier transistors 124A and 124B.
  • the LOFIC pixels adjacent in the column direction share the gate electrode G1 of the amplifier transistors 124A and 124B, and a gate capacitance is added to one of the LOFIC pixels.
  • FIG. 27 is a diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the sixth embodiment.
  • this solid-state imaging device has cell CEL6 instead of cell CEL1 of the first embodiment described above.
  • Cell CEL6 has pixel PXA6 instead of pixel PXA of the first embodiment described above.
  • Pixel PXA6 has gate capacitor 601A instead of reset transistor 123A of the first embodiment described above.
  • reset transistor 123A can be shared by pixels PXA6 and PXB.
  • Other circuit configurations of pixel PXA6 of the sixth embodiment are the same as the circuit configuration of pixel PXA of the first embodiment described above.
  • Gate capacitance 601A can be configured using a MOS transistor. Gate capacitance 601A can be connected to the connection point between pass transistor 127A and switching transistor 128A. A control voltage CI is applied to the gate of gate capacitance 601A.
  • FIG. 28 is a plan view showing an example of a pixel layout according to the sixth embodiment.
  • the pixels PXA6 and PXB have a gate electrode GA63 instead of the gate electrode GA3 of the first embodiment described above.
  • the gate electrode GA63 can be used as a gate capacitor 601A.
  • a source layer may be provided on one side of the gate electrode GA63, and a drain layer may not be provided on the other side of the gate electrode GA63.
  • the rest of the layout configuration of the pixels PXA6 and PXB of the sixth embodiment is the same as the layout configuration of the pixels PXA and PXB of the first embodiment described above.
  • the gate electrode G1 of the amplification transistors 124A and 124B is shared between pixels PXA6 and PXB adjacent in the column direction, and gate capacitance 601A is added to pixel PXA6. This allows charge overflowing from the floating diffusions FDA and FDB to be stored in gate capacitance 601A, increasing the amount of charge stored during the low-efficiency D-phase individual readout period K14.
  • the gate electrode G1 is shared between the amplification transistors 124A and 124B, and a gate capacitor 601A is added to the pixel PXA6.
  • the configuration in which the gate capacitor 601A is added to the pixel may also be applied to the third or fourth embodiment described above.
  • the pixels PXA and PXB adjacent in the column direction share the gate electrode G1 of the amplifier transistors 124A and 124B.
  • the LOFIC pixels adjacent in the column direction share the gate electrode G1 of the amplifier transistors 124A and 124B, and a gate capacitance is added to one of the LOFIC pixels, and an amplifier transistor is added to the other LOFIC pixel.
  • FIG. 29 is a diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the seventh embodiment.
  • this solid-state imaging device has cell CEL7 instead of cell CEL6 of the sixth embodiment described above.
  • Cell CEL7 has pixels PXA7 and PXB7 instead of pixels PXA6 and PXB of the sixth embodiment described above.
  • the gate electrodes of amplifier transistors 124A, 124B, and 124B2 are shared by pixels PXA7 and PXB7. In this case, the gate electrodes of amplifier transistors 124A, 124B, and 124B2 are connected to floating diffusions FDA and FDB.
  • Pixel PXA7 has a gate electrode unique to select transistor 125A, instead of the gate electrode shared by select transistors 125A and 125B in the sixth embodiment described above.
  • Pixel PXB7 has an amplifier transistor 124B2, instead of select transistor 125B in the sixth embodiment described above.
  • select transistor 125A can be shared by pixels PXA7 and PXB7.
  • the rest of the circuit configuration of pixels PXA7 and PXB7 in the seventh embodiment is the same as the circuit configuration of pixels PXA6 and PXB in the sixth embodiment described above.
  • Figure 30 is a plan view showing an example of a pixel layout according to the seventh embodiment.
  • pixel PXA7 has a gate electrode GA2 instead of gate electrode G2 in the sixth embodiment described above.
  • Gate electrode GA2 can be used for selection transistor 125A.
  • Pixel PXB7 has a gate electrode GB2 instead of gate electrode G2 in the sixth embodiment described above.
  • Gate electrode GB2 can be used for amplification transistor 124B2.
  • Gate electrode GB2 can be connected to gate electrode G1 via wiring.
  • the rest of the layout configuration of pixels PXA7 and PXB7 in the seventh embodiment is the same as the layout configuration of pixels PXA6 and PXB in the sixth embodiment described above.
  • the gate electrode G1 of the amplifier transistors 124A and 124B is shared between pixels PXA7 and PXB7 adjacent to each other in the column direction, and a gate capacitor 601A is added to pixel PXA7, and an amplifier transistor 124B2 is added to pixel PXB7.
  • a configuration was shown in which a gate capacitor 601A was added to pixel PXA7 and an amplifier transistor 124B2 was added to pixel PXB7.
  • a configuration in which a gate capacitor 601A is added to one pixel and an amplifier transistor 124B2 is added to the other pixel may also be applied to the third or fourth embodiment described above.
  • the pixels PXA7 and PXB7 adjacent to each other in the column direction share the gate electrode G1 of the amplifier transistors 124A and 124B, and a gate capacitor 601A is added to the pixel PXA7, and an amplifier transistor 124B2 is added to the pixel PXB7.
  • the LOFIC pixels adjacent to each other in the column direction share the gate electrodes of the amplifier transistors, and a capacitance reset transistor and a gate capacitor are added to one of the LOFIC pixels.
  • FIG. 31 is a diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the eighth embodiment.
  • this solid-state imaging device has cell CEL8 instead of cell CEL7 of the seventh embodiment described above.
  • Cell CEL8 has pixels PXA8 and PXB8 instead of pixels PXA7 and PXB7 of the seventh embodiment described above.
  • the gate electrodes of amplifier transistors 124A and 124B are shared by pixels PXA8 and PXB8. In this case, the gate electrodes of amplifier transistors 124A and 124B are connected to floating diffusions FDA and FDB.
  • Pixel PXA8 has a capacitance reset transistor 140A instead of the selection transistor 125A of the seventh embodiment described above.
  • the capacitance reset transistor 140A is shared by pixels PXA8 and PXB8.
  • Pixel PXB8 has a selection transistor 125B instead of the amplification transistor 124B2 of the seventh embodiment described above. In this case, the selection transistor 125B can be shared by pixels PXA8 and PXB8.
  • the rest of the circuit configuration of pixels PXA8 and PXB8 of the eighth embodiment is the same as the circuit configuration of pixels PXA7 and PXB7 of the seventh embodiment described above.
  • Figure 32 is a plan view showing an example of a pixel layout according to the eighth embodiment.
  • the layout pattern of the pixels PXA8 and PXB8 can be configured in the same way as the layout pattern of the pixels PXA7 and PXB7 of the seventh embodiment described above.
  • gate electrode GA2 can be assigned to the capacitance reset transistor 140A.
  • gate electrode GB2 can be assigned to the reset transistor 123B.
  • gate electrode GB3 can be assigned to the selection transistor 125B.
  • the gate electrode G1 of the amplification transistors 124A and 124B is shared between pixels PXA8 and PXB8 adjacent in the column direction, and a capacitance reset transistor 140A and gate capacitance 601A are added to pixel PXA8.
  • the gate electrode G1 is shared between the amplification transistors 124A and 124B, and a capacitance reset transistor 140A and gate capacitance 601A are added to the pixel PXA8.
  • the configuration in which the capacitance reset transistor 140A and gate capacitance 601A are added to the pixel may also be applied to the third or fourth embodiment described above.
  • the pixels PXA and PXB adjacent in the column direction share the gate electrode G1 of the amplifier transistors 124A and 124B.
  • the LOFIC pixels adjacent in the column direction share the gate electrode of the amplifier transistor and also share the gate electrode of the overflow control transistor shifted by one pixel in the column direction.
  • Figure 33 is a plan view showing an example of a pixel layout according to the ninth embodiment.
  • pixels PXA9 and PXB9 are arranged adjacent to each other in the column direction.
  • Pixels PXA9 and PXB9 have gate electrode G7 instead of gate electrodes GA7 and GB7 of the first embodiment described above.
  • gate electrode G7 can be arranged in each pixel PXA9, PXB9 across the boundary between the pixels PXA9, PXB9.
  • gate electrode G7 is shared by pixels PXA9, PXB9 that are shifted by one pixel in the column direction from pixels PXA9, PXB9 that share gate electrode G1.
  • the rest of the configuration of pixels PXA9, PXB9 of the ninth embodiment is the same as the configuration of pixels PXA, PXB of the first embodiment described above.
  • the pixels PXA9 and PXB9 adjacent in the column direction share the gate electrode G1 of the amplification transistors 124A and 124B, and also share the gate electrode G7 of the overflow control transistors 130A and 130B, which are shifted by one pixel in the column direction.
  • This makes it possible to increase the driving force of the amplification transistors 124A and 124B while suppressing an increase in the size of the pixels PXA9 and PXB9, and also reduces the space required for the wiring connected to the overflow control transistors 130A and 130B.
  • the gate electrode G1 of the amplification transistors 124A and 124B is shared between the pixels PXA and PXB adjacent to each other in the column direction.
  • semiconductor chips each having a pixel array section in which pixels are arranged in a matrix are stacked.
  • Figure 34 is a perspective view showing an example of the stacking of a pixel array unit according to the tenth embodiment.
  • the solid-state imaging device includes semiconductor chips 921 and 922.
  • Semiconductor chip 922 is stacked on semiconductor chip 921.
  • a pixel array section 923 is formed in the semiconductor chip 922.
  • pixels 931 are arranged in a matrix in the row and column directions.
  • the pixels 931 may be pixels from any of the first to ninth embodiments described above.
  • Pad electrodes 932 and via electrodes 933 are formed around the periphery of the pixel array section 923.
  • the via electrodes 933 pass through the semiconductor chip 922 and can electrically connect the semiconductor chips 921 and 922 to each other.
  • a peripheral circuit 924 is formed on the semiconductor chip 921.
  • a column readout circuit 925, a column ADC 926, a communication interface 927, and a control circuit 928 are formed in the peripheral circuit 924.
  • the column readout circuit 925 and the column ADC 926 may be formed so as to correspond to positions on both sides of the pixel array section 923 in the column direction.
  • the semiconductor chips 921 and 922 may be directly bonded. Hybrid bonding can be used to directly bond the semiconductor chips 921 and 922. In this case, the semiconductor chips 921 and 922 may be electrically connected based on a Cu-Cu connection.
  • the material of the semiconductor substrate used for the semiconductor chips 921 and 922 may be Si, InGaAs, or InP.
  • the semiconductor chip 922 on which the pixel array section 923 is formed is stacked on the semiconductor chip 921 on which the peripheral circuit 924 is formed. This makes it possible to increase the sensitivity of the solid-state imaging device while suppressing an increase in the mounting area of the semiconductor chip on which the solid-state imaging device is formed.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body, such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, or a robot.
  • Figure 35 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 36 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, on the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle, in particular, the closest three-dimensional object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the foregoing describes an example of a vehicle control system to which the technology disclosed herein can be applied.
  • the technology disclosed herein can be applied to the imaging unit 12031 of the configuration described above.
  • the imaging devices of the first to tenth embodiments described above can be applied to the imaging unit 12031.
  • the present technology can also be configured as follows. (1) a first pixel provided with a first lateral overflow storage capacitor; a second pixel disposed adjacent to the first pixel and including a second horizontal overflow storage capacitor; an amplifying transistor disposed in the first pixel and the second pixel such that a gate electrode crosses a boundary between the first pixel and the second pixel; (2) The imaging device according to (1), wherein the amplifying transistor is arranged in the first pixel and the second pixel so as to be mirror-symmetric with respect to the boundary between the first pixel and the second pixel.
  • a pixel isolation region is provided at a boundary between the first pixel and the second pixel,
  • the amplifying transistor is a first amplification transistor disposed in the first pixel and the second pixel so as to cross the boundary between the first pixel and the second pixel;
  • the first pixel includes a first overflow control transistor that controls an overflow of the first lateral overflow storage capacitor;
  • the imaging device according to any one of (1) to (4), wherein the second pixel includes a second overflow control transistor that controls overflow of the second-type overflow storage capacitor.
  • (6) The imaging device described in (5), wherein the first overflow control transistor and the second overflow control transistor are arranged in the first pixel and the second pixel, respectively, so as to be mirror-symmetric to each other with respect to the boundary between the first pixel and the second pixel.
  • the first pixel includes a first selection transistor that selects a readout from the first pixel; the second pixel includes a second selection transistor that selects a readout from the second pixel;
  • the first pixel includes a selection transistor that selects readout from the first pixel or the second pixel; the second pixel includes an amplification transistor shared by the first pixel and the second pixel;
  • the first pixel is a first photodiode; a first floating diffusion connected to the gate of the amplification transistor; a first transfer transistor that transfers the charge accumulated in the first photodiode to the first floating diffusion;
  • the second pixel is a second photodiode; a second floating diffusion connected to the gate of the amplification transistor; a second transfer transistor that transfers the charge accumulated in the second photodiode to the second floating diffusion; the first transfer transistor and the second transfer transistor are spaced apart from the pixel isolation region;
  • the imaging device according to (3) wherein the first floating diffusion and the second floating diffusion are disposed adjacent to the amplification transistor.
  • the imaging device according to any one of (1) to (10), wherein the first horizontal overflow storage capacitor and the second horizontal overflow storage capacitor are pulse-driven based on a control power supply voltage.
  • the channel of the amplifying transistor is oriented in a ⁇ 110> direction, and the pixel isolation region is oriented in a ⁇ 100> direction.
  • Imaging device 101 Optical system 102 Solid-state imaging device 103 Imaging control unit 104 Image processing unit 105 Memory unit 106 Display unit 107 Operation unit 108 Bus 111 Pixel array unit 112 Vertical scanning circuit 113 Column readout circuit 114 Column signal processing unit 115 Horizontal scanning circuit 116 Control circuit PXA, PXB Pixel 131 Horizontal drive line 132 Vertical signal line PDA, PDB Photodiode FDA, FDB Floating diffusion 122A, 122B Transfer transistor 123A, 123B Reset transistor 124A, 124B Amplification transistor 125A, 125B Selection transistor 126A, 126B Capacitor 127A, 127B Pass transistor 128A, 128B Switching transistor SUB Semiconductor substrate ISG Pixel isolation area ISA Element isolation area G1, G2, GA3 to GA7, GB3 to GB7 gate electrodes

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Abstract

画素に設けられる増幅トランジスタの駆動力を増大させる。　撮像装置は、第１横型オーバーフロー蓄積容量が設けられた第１画素と、第１画素に隣接して配置され、第２横型オーバーフロー蓄積容量が設けられた第２画素と、第１画素と第２画素との境界をゲート電極が横切るように第１画素および第２画素に配置された増幅トランジスタとを備える。増幅トランジスタは、第１画素と第２画素との境界に対して鏡像対称になるように第１画素および第２画素に配置されてもよい。

Description

撮像装置
　本技術は、撮像装置に関する。詳しくは、本技術は、画素信号を増幅する増幅トランジスタが画素に設けられた撮像装置に関する。
　画素信号を増幅して出力するために、増幅トランジスタが画素に設けられることがある。例えば、フローティングディフュージョンに保持されている電荷に対応する信号を読出すソースフォロワ回路の入力部となる増幅トランジスタが画素に設けられた撮像装置が開示されている（例えば、特許文献１参照）。
国際公開第２０２２／２６４９３９号
　しかしながら、上述の従来技術では、増幅トランジスタのサイズが小さいため、増幅トランジスタの駆動力が小さく、ノイズの増大を招く恐れがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、画素サイズの増大を抑制しつつ、増幅トランジスタの駆動力を増大させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１横型オーバーフロー蓄積容量が設けられた第１画素と、前記第１画素に隣接して配置され、第２横型オーバーフロー蓄積容量が設けられた第２画素と、前記第１画素と前記第２画素との境界をゲート電極が横切るように前記第１画素および前記第２画素に配置された増幅トランジスタとを備える撮像装置である。これにより、画素サイズの増大を抑制しつつ、増幅トランジスタのサイズが増大されるという作用をもたらす。
　また、第１の側面において、前記増幅トランジスタは、前記第１画素と前記第２画素との境界に対して鏡像対称になるように前記第１画素および前記第２画素に配置されてもよい。これにより、画素のレイアウト効率の低下を抑制しつつ、第１画素および第２画素で共用される増幅トランジスタのサイズが増大されるという作用をもたらす。
　また、第１の側面において、前記第１画素と前記第２画素との境界に設けられた画素分離領域を備え、前記増幅トランジスタのゲート電極は、前記画素分離領域に跨るようにして前記第１画素および前記第２画素に配置されてもよい。これにより、第１画素および第２画素に配置された増幅トランジスタ間の接続に配線を用いることなく、第１画素および第２画素で共用される増幅トランジスタのサイズが増大されるという作用をもたらす。
　また、第１の側面において、前記増幅トランジスタは、前記第１画素と前記第２画素との境界を横切るように前記第１画素および前記第２画素に配置された第１増幅トランジスタと、前記第１画素または前記第２画素に配置され、配線を介して前記第１増幅トランジスタに接続された第２増幅トランジスタとを備えてもよい。これにより、画素サイズの増大を抑制しつつ、増幅トランジスタのサイズが増大されるという作用をもたらす。
　また、第１の側面において、前記第１画素は、前記第１横型オーバーフロー蓄積容量のオーバーフローを制御する第１オーバーフロー制御トランジスタを備え、前記第２画素は、前記第２型オーバーフロー蓄積容量のオーバーフローを制御する第２オーバーフロー制御トランジスタを備えてもよい。これにより、第１横型オーバーフロー蓄積容量および第２横型オーバーフロー蓄積容量のオーバーフローの制御性が向上されるという作用をもたらす。
　また、第１の側面において、前記第１オーバーフロー制御トランジスタおよび前記第２オーバーフロー制御トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置されてもよい。これにより、画素のレイアウト効率の低下を抑制しつつ、第１横型オーバーフロー蓄積容量および第２横型オーバーフロー蓄積容量のオーバーフローの制御性が向上されるという作用をもたらす。
　また、第１の側面において、前記第１画素は、前記第１画素からの読出しを選択する第１選択トランジスタを備え、前記第２画素は、前記第２画素からの読出しを選択する第２選択トランジスタを備え、前記第１選択トランジスタおよび前記第２選択トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置されてもよい。これにより、画素のレイアウト効率の低下を抑制しつつ、第１画素および第２画素の読出しタイミングが選択されるという作用をもたらす。
　また、第１の側面において、前記第１画素は、前記第１画素または前記第２画素からの読出しを選択する選択トランジスタを備え、前記第２画素は、前記第１画素および前記第２画素で共有される増幅トランジスタを備え、前記選択トランジスタおよび前記増幅トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置されてもよい。これにより、画素のレイアウト面積を削減しつつ、増幅トランジスタの駆動力が増大されるとともに、第１画素および第２画素の選択が実現されるという作用をもたらす。
　また、第１の側面において、前記第１画素は、第１フォトダイオードと、前記増幅トランジスタのゲートに接続される第１フローティングディフュージョンと、前記第１フォトダイオードに蓄積された電荷を前記第１フローティングディフュージョンに転送する第１転送トランジスタとを備え、前記第２画素は、第２フォトダイオードと、前記増幅トランジスタのゲートに接続される第２フローティングディフュージョンと、前記第２フォトダイオードに蓄積された電荷を前記第２フローティングディフュージョンに転送する第２転送トランジスタとを備え、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記画素分離領域から離間され、前記第１フローティングディフュージョンおよび前記第２フローティングディフュージョンは、前記増幅トランジスタに隣接して配置されてもよい。これにより、第１画素および第２画素に配置された増幅トランジスタ間の接続に配線を用いることなく、第１画素および第２画素で増幅トランジスタが共有されるとともに、第１フローティングディフュージョンおよび第２フローティングディフュージョンの容量を増大が抑制されるという作用をもたらす。
　また、第１の側面において、前記第１横型オーバーフロー蓄積容量および前記第２横型オーバーフロー蓄積容量は、制御電源電圧に基づいてパルス駆動されてもよい。これにより、第１横型オーバーフロー蓄積容量および第２横型オーバーフロー蓄積容量の暗電流が低減されるという作用をもたらす。
　また、第１の側面において、前記第１画素および前記第２画素が配置される水平面において、前記増幅トランジスタのチャネルは、前記第１画素と前記第２画素との境界に対して４５度だけ傾いていてもよい。これにより、第１画素および第２画素のサイズを増大させることなく、増幅トランジスタのチャネル幅が拡大されるという作用をもたらす。
　また、第１の側面において、前記増幅トランジスタのチャネルは＜１１０＞方向に配置され、前記第１画素と前記第２画素との境界は＜１００＞方向に配置されてもよい。これにより、増幅トランジスタのバーストノイズの増大を抑制しつつ、チャネル幅が拡大されるとともに、第１画素および第２画素の境界の界面準位が低減されるという作用をもたらす。
　また、第１の側面において、前記第１画素および前記第２画素はクリアビット配置されてもよい。これにより、画素サイズを低減することなく、画素ピッチが低減されるという作用をもたらす。
　また、第２の側面は、画素分離領域を介して互いに分離された複数の画素と、前記複数の画素で共有され、前記画素分離領域に対して４５度だけ傾けてチャネルが配置された増幅トランジスタとを備える撮像装置である。これにより、画素サイズを増大させることなく、増幅トランジスタのチャネル幅が拡大されるという作用をもたらす。
　また、第２の側面において、前記増幅トランジスタのチャネルは＜１１０＞方向に配置され、前記画素分離領域は＜１００＞方向に配置されてもよい。これにより、増幅トランジスタのバーストノイズの増大を抑制しつつ、チャネル幅が拡大されるとともに、画素分離領域の界面準位が低減されるという作用をもたらす。
　また、第２の側面において、前記複数の画素はクリアビット配置されてもよい。これにより、画素サイズを低減することなく、画素ピッチが低減されるという作用をもたらす。
第１の実施の形態に係る撮像装置の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第１の実施の形態に係る画素のレイアウト例を示す平面図である。 第１の実施の形態に係る画素のレイアウト例における切断位置を示す平面図である。 第１の実施の形態に係る画素分離領域の第１の例を示す断面図である。 第１の実施の形態に係る画素分離領域の第２の例を示す断面図である。 第１の実施の形態に係る画素分離領域の第３の例を示す断面図である。 第１の実施の形態に係るシャッタ行の第１Ｈ期間の波形の第１の例を示すタイミングチャートである。 第１の実施の形態に係るリード行の第１Ｈ期間の波形の第１の例を示すタイミングチャートである。 第１の実施の形態に係るシャッタ行の第２Ｈ期間の波形の第１の例を示すタイミングチャートである。 第１の実施の形態に係るリード行の第２Ｈ期間の波形の第１の例を示すタイミングチャートである。 第１の実施の形態に係るリード行の第１期間の波形の第２の例を示すタイミングチャートである。 第１の実施の形態に係るリード行の第２Ｈ期間の波形の第２の例を示すタイミングチャートである。 第２の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第２の実施の形態に係る画素のレイアウト例を示す平面図である。 第３の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第３の実施の形態に係る画素のレイアウト例を示す平面図である。 第４の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 第４の実施の形態に係る画素のレイアウト例を示す平面図である。 第５の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第５の実施の形態に係る画素のレイアウト例を示す平面図である。 第５の実施の形態に係るシャッタ行の第１Ｈ期間の波形の一例を示すタイミングチャートである。 第５の実施の形態に係るリード行の第１Ｈ期間の波形の一例を示すタイミングチャートである。 第５の実施の形態に係るシャッタ行の第２Ｈ期間の波形の一例を示すタイミングチャートである。 第５の実施の形態に係るリード行の第２Ｈ期間の波形の一例を示すタイミングチャートである。 第６の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第６の実施の形態に係る画素のレイアウト例を示す平面図である。 第７の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第７の実施の形態に係る画素のレイアウト例を示す平面図である。 第８の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第８の実施の形態に係る画素のレイアウト例を示す平面図である。 第９の実施の形態に係る画素のレイアウト例を示す平面図である。 第１０の実施の形態に係る固体撮像装置の積層例を示す斜視図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（カラム方向に隣接するＬＯＦＩＣ（Lateral Overflow Integration Capacitor）画素において、増幅トランジスタのゲート電極を共有した例）
　２．第２の実施の形態（カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタを並列配置してゲート電極を共有した例）
　３．第３の実施の形態（カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタを斜め配置してゲート電極を共有した例）
　４．第４の実施の形態（クリアビット配置されたＬＯＦＩＣ画素において、増幅トランジスタのゲート電極を共有した例）
　５．第５の実施の形態（カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタのゲート電極を共有するとともに、片方のＬＯＦＩＣ画素に容量リセットトランジスタを追加した例）
　６．第６の実施の形態（カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタのゲート電極を共有するとともに、片方のＬＯＦＩＣ画素にゲート容量を追加した例）
　７．第７の実施の形態（カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタのゲート電極を共有するとともに、一方のＬＯＦＩＣ画素にゲート容量を追加し、他方のＬＯＦＩＣ画素に増幅トランジスタを追加した例）
　８．第８の実施の形態（カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタのゲート電極を共有するとともに、片方のＬＯＦＩＣ画素に容量リセットトランジスタおよびゲート容量を追加した例）
　９．第９の実施の形態（カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタのゲート電極を共有するとともに、カラム方向に１画素分だけずらしてオーバーフロー制御トランジスタのゲート電極を共有した例）
　１０．第１０の実施の形態（画素アレイ部を積層した例）
　１１．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る撮像装置の構成例を示すブロック図である。
　同図において、撮像装置１００は、光学系１０１、固体撮像装置１０２、撮像制御部１０３、画像処理部１０４、記憶部１０５、表示部１０６および操作部１０７を備える。撮像制御部１０３、画像処理部１０４、記憶部１０５、表示部１０６および操作部１０７は、バス１０８を介して互いに接続されている。なお、撮像装置１００は、単体としても用いられてもよいし、スマートフォンなどの携帯端末に組み込まれてもよいし、認証装置や監視装置に組み込まれてもよいし、車両やドローンに組み込まれてもよい。
　光学系１０１は、被写体からの光を固体撮像装置１０２に入射させ、光学像を固体撮像装置１０２の受光面に結像させる。光学系１０１は、例えば、フォーカスレンズ、ズームレンズおよび絞りなどを備えることができる。光学系１０１は、広角レンズ、標準レンズおよび望遠レンズなどの複数のレンズを備えてもよい。
　固体撮像装置１０２は、受光面に結像された光学像を画素ごとに電気信号に変換し、その電気信号をデジタル化して出力する。固体撮像装置１０２は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。ＣＭＯＳイメージセンサは、裏面照射型イメージセンサでもよいし、表面照射型イメージセンサでもよい。
　撮像制御部１０３は、操作部１０７からの指令に基づいて固体撮像装置１０２による撮像を制御する。このとき、撮像制御部１０３は、固体撮像装置１０２の露光時間、露光量および撮像タイミングなどを制御することができる。
　画像処理部１０４は、固体撮像装置１０２からの出力に基づいて画像処理を実施する。画像処理は、例えば、ガンマ補正、ホワイトバランス処理、シャープネス処理、階調変換処理である。画像処理部１０４は、ソフトウェアに基づいて処理を実行するプロセッサを備えてもよい。
　記憶部１０５は、固体撮像装置１０２で撮像された撮像画像を記憶したり、固体撮像装置１０２の撮像パラメータなどを記憶したりする。また、記憶部１０５は、ソフトウェアに基づいて撮像装置１００を動作させるプログラムを記憶することができる。記憶部１０５は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）およびメモリカードを含んでもよい。
　表示部１０６は、撮像画像を表示したり、撮像操作をサポートする各種情報を表示したりする。表示部１０６は、液晶ディスプレイでもよいし、有機ＥＬ（Electro Luminescence）ディスプレイでもよいし、マイクロＬＥＤディスプレイでもよい。
　操作部１０７は、撮像装置１００を操作するユーザインターフェースを提供する。操作部１０７は、例えば、撮像装置１００に設けられたボタン、ダイヤルおよびスイッチを含んでもよい。操作部１０７は、表示部１０６とともにタッチパネルで構成してもよい。
　なお、撮像装置１００の形態によっては、上述の機能の一部がなくてよいし、逆に開示していない機能をさらに有してもよい。
　図２は、第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置１０２は、画素アレイ部１１１、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４、水平走査回路１１５および制御回路１１６を備える。
　画素アレイ部１１１は、複数の画素ＰＸＡ、ＰＸＢを備える。これらの画素ＰＸＡ、ＰＸＢは、ロウ方向（水平方向とも言う）およびカラム方向（垂直方向とも言う）に沿ってマトリックス状に配列される。ここで、画素ＰＸＡ、ＰＸＢは、カラム方向に互いに隣接して配置される。このとき、画素ＰＸＡ、ＰＸＢは、カラム方向に交互に配置することができる。各画素ＰＸＡ、ＰＸＢは、フォトダイオードからオーバーフローした電荷を蓄積するキャパシタを備えてもよい。このキャパシタは、横型オーバーフロー蓄積容量でもよい。このとき、各画素ＰＸＡ、ＰＸＢは、ＬＯＦＩＣ（Lateral Overflow Integration Capacitor）画素を構成することができる。各画素ＰＸＡ、ＰＸＢは、互いに感度が異なる複数のフォトダイオードを備えてもよい。
　各画素ＰＸＡ、ＰＸＢは、信号の読出し時にカラム読出し回路１１３との間でソースフォロワを構成することができる。このとき、各画素ＰＸＡ、ＰＸＢは、カラム読出し回路１１３との間でソースフォロワを構成する増幅トランジスタのゲート電極を共有することができる。増幅トランジスタは、画素ＰＸＡ、ＰＸＢ間の境界をゲート電極が横切るように画素ＰＸＡ、ＰＸＢに配置することができる。画素ＰＸＡ、ＰＸＢ間の境界には、画素ＰＸＡ、ＰＸＢを分離する画素分離領域を設けることができる。このとき、増幅トランジスタは、ゲート電極が画素分離領域に跨るように各画素ＰＸＡ、ＰＸＢに配置することができる。また、画素ＰＸＡ、ＰＸＢは、画素ＰＸＡ、ＰＸＢ間の境界に対して鏡像対称になるように配置することができる。
　各画素ＰＸＡ、ＰＸＢは、ロウごとに水平駆動線１３１に接続され、カラムごとに垂直信号線１３２にそれぞれに接続される。水平駆動線１３１は、各画素１２０からの信号の読出し時に各画素ＰＸＡ、ＰＸＢをロウごとに駆動する。垂直信号線１３２は、各画素ＰＸＡ、ＰＸＢからの信号読出し時に流れる電流に基づく電位をカラムごとにカラム信号処理部１１４に伝送する。
　各画素ＰＸＡ、ＰＸＢは、ベイヤ配列を構成してもよいし、クワッドベイヤ配列を構成してもよい。各画素ＰＸＡ、ＰＸＢで受光される光は、可視光であってもよいし、近赤外光（ＮＩＲ：Near InfraRed）、短波赤外光（ＳＷＩＲ：Short Wavelength InfraRed）、紫外光またはＸ線などでもよい。
　垂直走査回路１１２は、読出し対象となる画素ＰＸＡ、ＰＸＢをカラム方向に走査する。垂直走査回路１１２は、垂直レジスタを用いて構成してもよい。垂直走査回路１１２は、読出し対象となる画素ＰＸＡ、ＰＸＢを指定するデコーダを備えてもよい。
　カラム読出し回路１１３は、各画素ＰＸＡ、ＰＸＢからの信号の読出し時に、各画素ＰＸＡ、ＰＸＢとの間でソースフォロワを構成することができる。このとき、カラム読出し回路１１３は、各画素ＰＸＡ、ＰＸＢに保持された電荷に基づいて垂直信号線１３２の電位をそれぞれ変化させることができる。
　カラム信号処理部１１４は、各画素ＰＸＡ、ＰＸＢからカラム方向に伝送された信号を処理する。例えば、カラム信号処理部１１４は、各画素ＰＸＡ、ＰＸＢからカラム方向に伝送された信号に基づいて、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を実施することができる。また、カラム信号処理部１１４は、各画素ＰＸＡ、ＰＸＢからカラム方向に伝送された信号に基づいて、ＡＤ（Analog to Digital）変換処理を実施し、撮像信号Ｇｏｕｔを出力することができる。
　カラム信号処理部１１４は、カラムＡＤＣ部１１４Ａを備える。カラムＡＤＣ部１１４Ａは、ＡＤ変換処理をカラムごとに並列に実施することができる。このとき、カラムＡＤＣ部１１４Ａは、各画素ＰＸＡ、ＰＸＢから読出された画素信号と参照信号との比較結果に基づいてカラムごとにＡＤ変換することができる。
　水平走査回路１１５は、読出し対象となる画素ＰＸＡ、ＰＸＢをロウ方向に走査する。水平走査回路１１５は、水平レジスタを用いて構成してもよい。
　制御回路１１６は、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４および水平走査回路１１５を制御する。例えば、制御回路１１６は、カラム方向の走査タイミング、ロウ方向の走査タイミング、カラム読出し回路１１３の動作タイミングおよびカラム信号処理部１１４の処理タイミングを制御することができる。このとき、制御回路１１６は、各フレームにおいて、蓄積動作、シャッタ動作およびリード動作がロウごとに実施されるように、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４および水平走査回路１１５を連携させることができる。また、制御回路１１６は、各１Ｈ期間（水平期間）において、互いに異なる変換効率に対応した複数の読出し期間を画素ＰＸＡ、ＰＸＢごとに設定することができる。
　図３は、第１の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。
　同図において、画素ＰＸＡ、ＰＸＢは、カラム方向に隣接して画素アレイ部１１１に配置される。このとき、画素ＰＸＡ、ＰＸＢを組としてセルＣＥＬ１を構成することができる。セルＣＥＬ１は、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極および選択トランジスタ１２５Ａ、１２５Ｂのゲート電極を画素ＰＸＡ、ＰＸＢで共有する。このとき、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極は、フローティングディフュージョンＦＤＡ、ＦＤＢに接続される。
　画素ＰＸＡは、フォトダイオードＰＤＡ、転送トランジスタ１２２Ａ、リセットトランジスタ１２３Ａ、増幅トランジスタ１２４Ａ、選択トランジスタ１２５ＡおよびフローティングディフュージョンＦＤＡを備える。さらに、画素ＰＸＡは、キャパシタ１２６Ａ、パストランジスタ１２７Ａ、切替トランジスタ１２８Ａおよびオーバーフロー制御トランジスタ１３０Ａを備える。転送トランジスタ１２２Ａ、リセットトランジスタ１２３Ａ、増幅トランジスタ１２４Ａ、選択トランジスタ１２５Ａ、パストランジスタ１２７Ａ、切替トランジスタ１２８Ａおよびオーバーフロー制御トランジスタ１３０Ａは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタでもよい。キャパシタ１２６Ａは、ＭＩＭ（Metal Insulation Metal）容量を用いることができる。キャパシタ１２６Ａは、３次元ＭＩＭ容量でもよい。キャパシタ１２６Ａは、高誘電体キャパシタでもよい。
　フォトダイオードＰＤＡは、光電変換を実施し、光電変換した電荷を蓄積する。キャパシタ１２６Ａは、フォトダイオードＰＤＡからオーバーフローした電荷を蓄積する。キャパシタ１２６Ａは遮光されてもよい。キャパシタ１２６Ａの一端は、制御電源電圧ＭＶＤＤに接続され、キャパシタ１２６Ａの他端は、オーバーフロー制御トランジスタ１３０Ａを介してフォトダイオードＰＤＡのカソードに接続される。
　転送トランジスタ１２２Ａは、フォトダイオードＰＤＡに蓄積された電荷をフローティングディフュージョンＦＤＡに転送する。リセットトランジスタ１２３Ａは、フォトダイオードＰＤＡおよびフローティングディフュージョンＦＤＡをリセットする。増幅トランジスタ１２４Ａは、フローティングディフュージョンＦＤＡの電位に応じた信号を出力する。選択トランジスタ１２５Ａは、増幅トランジスタ１２４Ａの出力を選択する。パストランジスタ１２７Ａは、キャパシタ１２６Ａに蓄積された電荷がフローティングディフュージョンＦＤＡに転送されるパスを設定する。切替トランジスタ１２８Ａは、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率を切り替える。オーバーフロー制御トランジスタ１３０Ａは、フォトダイオードＰＤＡからキャパシタ１２６Ａへの電荷のオーバーフローを制御する。
　転送トランジスタ１２２Ａは、フォトダイオードＰＤＡのカソードとフローティングディフュージョンＦＤＡとの間に接続される。リセットトランジスタ１２３Ａは、電源電圧ＶＤＤと切替トランジスタ１２８Ａとの間に接続されている。増幅トランジスタ１２４Ａと選択トランジスタ１２５Ａとは、直列に接続されている。増幅トランジスタ１２４Ａのドレインは、電源電圧ＶＤＤに接続されている。増幅トランジスタ１２４Ａのゲートは、フローティングディフュージョンＦＤＡ、ＦＤＢに接続されている。選択トランジスタ１２５Ａのソースは、垂直信号線１３２に接続されている。
　パストランジスタ１２７Ａは、オーバーフロー制御トランジスタ１３０Ａとキャパシタ１２６Ａの接続点と、リセットトランジスタ１２３Ａと切替トランジスタ１２８Ａの接続点との間に接続されている。切替トランジスタ１２８Ａは、リセットトランジスタ１２３Ａと転送トランジスタ１２２Ａとの間に接続されている。オーバーフロー制御トランジスタ１３０Ａは、フォトダイオードＰＤＡとキャパシタ１２６Ａとの間に接続される。
　転送トランジスタ１２２Ａのゲートには、転送信号ＴＧＡが印加される。リセットトランジスタ１２３Ａのゲートには、リセット信号ＲＳＴが印加される。選択トランジスタ１２５Ａのゲートには、選択信号ＳＥＬが印加される。パストランジスタ１２７Ａのゲートには、パス設定信号ＦＣＧＡが印加される。切替トランジスタ１２８Ａのゲートには、切替信号ＦＤＧＡが印加される。オーバーフロー制御トランジスタ１３０Ａのゲートには、オーバーフロー制御電圧ＯＦＧが印加される。キャパシタ１２６Ａには、制御電源電圧ＭＶＤＤが印加される。転送信号ＴＧＡ、リセット信号ＲＳＴ、選択信号ＳＥＬＡ、パス設定信号ＦＣＧＡ、切替信号ＦＤＧＡ、オーバーフロー制御電圧ＯＦＧおよび制御電源電圧ＭＶＤＤは、図２の水平駆動線１３１を介して画素ＰＸＡに伝送することができる。オーバーフロー制御電圧ＯＦＧは固定電圧でもよい。
　画素ＰＸＢは、フォトダイオードＰＤＢ、転送トランジスタ１２２Ｂ、リセットトランジスタ１２３Ｂ、増幅トランジスタ１２４Ｂ、選択トランジスタ１２５ＢおよびフローティングディフュージョンＦＤＢを備える。さらに、画素ＰＸＢは、キャパシタ１２６Ｂ、パストランジスタ１２７Ｂ、切替トランジスタ１２８Ｂおよびオーバーフロー制御トランジスタ１３０Ｂを備える。転送トランジスタ１２２Ｂ、リセットトランジスタ１２３Ｂ、増幅トランジスタ１２４Ｂ、選択トランジスタ１２５Ｂ、パストランジスタ１２７Ｂ、切替トランジスタ１２８Ｂおよびオーバーフロー制御トランジスタ１３０Ｂは、ＭＯＳトランジスタでもよい。キャパシタ１２６Ｂは、ＭＩＭ容量を用いることができる。キャパシタ１２６Ｂは、３次元ＭＩＭ容量でもよい。キャパシタ１２６Ｂは、高誘電体キャパシタでもよい。
　フォトダイオードＰＤＢは、光電変換を実施し、光電変換した電荷を蓄積する。キャパシタ１２６Ｂは、フォトダイオードＰＤＢからオーバーフローした電荷を蓄積する。キャパシタ１２６Ｂは遮光されてもよい。キャパシタ１２６Ｂの一端は、制御電源電圧ＭＶＤＤに接続され、キャパシタ１２６Ｂの他端は、オーバーフロー制御トランジスタ１３０Ｂを介してフォトダイオードＰＤＢのカソードに接続される。
　転送トランジスタ１２２Ｂは、フォトダイオードＰＤＢに蓄積された電荷をフローティングディフュージョンＦＤＢに転送する。リセットトランジスタ１２３Ｂは、フォトダイオードＰＤＢおよびフローティングディフュージョンＦＤＢをリセットする。増幅トランジスタ１２４Ｂは、フローティングディフュージョンＦＤＢの電位に応じた信号を出力する。選択トランジスタ１２５Ｂは、増幅トランジスタ１２４Ｂの出力を選択する。パストランジスタ１２７Ｂは、キャパシタ１２６Ｂに蓄積された電荷がフローティングディフュージョンＦＤＢに転送されるパスを設定する。切替トランジスタ１２８Ｂは、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率を切り替える。オーバーフロー制御トランジスタ１３０Ｂは、フォトダイオードＰＤＢからキャパシタ１２６Ｂへの電荷のオーバーフローを制御する。
　転送トランジスタ１２２Ｂは、フォトダイオードＰＤＢのカソードとフローティングディフュージョンＦＤＢとの間に接続される。リセットトランジスタ１２３Ｂは、電源電圧ＶＤＤと切替トランジスタ１２８Ｂとの間に接続されている。増幅トランジスタ１２４Ｂと選択トランジスタ１２５Ｂとは、直列に接続されている。増幅トランジスタ１２４Ｂのドレインは、電源電圧ＶＤＤに接続されている。増幅トランジスタ１２４Ｂのゲートは、フローティングディフュージョンＦＤＡ、ＦＤＢに接続されている。選択トランジスタ１２５Ｂのソースは、垂直信号線１３２に接続されている。
　パストランジスタ１２７Ｂは、オーバーフロー制御トランジスタ１３０Ｂとキャパシタ１２６Ｂの接続点と、リセットトランジスタ１２３Ｂと切替トランジスタ１２８Ｂの接続点との間に接続されている。切替トランジスタ１２８Ｂは、リセットトランジスタ１２３Ｂと転送トランジスタ１２２Ｂとの間に接続されている。オーバーフロー制御トランジスタ１３０Ｂは、フォトダイオードＰＤＢとキャパシタ１２６Ｂとの間に接続される。
　転送トランジスタ１２２Ｂのゲートには、転送信号ＴＧＢが印加される。リセットトランジスタ１２３Ｂのゲートには、リセット信号ＲＳＴが印加される。選択トランジスタ１２５Ｂのゲートには、選択信号ＳＥＬが印加される。パストランジスタ１２７Ｂのゲートには、パス設定信号ＦＣＧＢが印加される。切替トランジスタ１２８Ｂのゲートには、切替信号ＦＤＧＢが印加される。オーバーフロー制御トランジスタ１３０Ｂのゲートには、オーバーフロー制御電圧ＯＦＧが印加される。キャパシタ１２６Ｂには、制御電源電圧ＭＶＤＤが印加される。転送信号ＴＧＢ、リセット信号ＲＳＴ、選択信号ＳＥＬＢ、パス設定信号ＦＣＧＢ、切替信号ＦＤＧＢ、オーバーフロー制御電圧ＯＦＧおよび制御電源電圧ＭＶＤＤは、図２の水平駆動線１３１を介して画素ＰＸＢに伝送することができる。
　図４は、第１の実施の形態に係る画素のレイアウト例を示す平面図である。なお、以下の実施の形態に係る画素のレイアウトでは、裏面照射型ＣＭＯＳイメージセンサを例にとるい。
　同図において、半導体基板ＳＵＢは、画素分離領域ＩＳＧにて画素ＰＸＡ、ＰＸＢごとに分離される。画素分離領域ＩＳＧは、ＦＦＴＩ（Full-thickness Front deep Trench Isolation）でもよいし、ＦＤＴＩ（Front Deep Trench Isolation）でもよいし、ＲＤＴＩ（Rear Deep Trench Isolation）でもよい。半導体基板ＳＵＢの裏面側には、画素ＰＸＡ、ＰＸＢごとにフォトダイオードＰＤＡ、ＰＤＢが形成される。半導体基板ＳＵＢの表面側には、アクティブ領域ＡＫが設けられ、アクティブ領域ＡＫは素子分離領域ＩＳＡにて素子分離される。素子分離領域ＩＳＡは、ＳＴＩ（Shallow Trench Isolation）でもよい。アクティブ領域ＡＫには、チャンネル領域および不純物拡散層が形成される。不純物拡散層には、フローティングディフュージョンＦＤＡ、ＦＤＢ、画素トランジスタのソース層およびドレイン層が形成される。画素トランジスタは、転送トランジスタ１２２Ａ、１２２Ｂ、リセットトランジスタ１２３Ａ、１２３Ｂ、増幅トランジスタ１２４Ａ、１２４Ｂ、選択トランジスタ１２５Ａ、１２５Ｂ、パストランジスタ１２７Ａ、１２７Ｂ、切替トランジスタ１２８Ａ、１２８Ｂおよびオーバーフロー制御トランジスタ１３０Ａ、１３０Ｂを含むことができる。
　画素ＰＸＡにおいて、アクティブ領域ＡＫのチャンネル領域上には、ゲート絶縁膜を介してゲート電極ＧＡ３からＧＡ７が形成される。ゲート電極ＧＡ３は、リセットトランジスタ１２３Ａに用いることができる。ゲート電極ＧＡ４は、転送トランジスタ１２２Ａに用いることができる。ゲート電極ＧＡ５は、切替トランジスタ１２８Ａに用いることができる。ゲート電極ＧＡ６は、パストランジスタ１２７Ａに用いることができる。ゲート電極ＧＡ７は、オーバーフロー制御トランジスタ１３０Ａに用いることができる。
　画素ＰＸＢにおいて、アクティブ領域ＡＫのチャンネル領域上には、ゲート絶縁膜を介してゲート電極ＧＢ３からＧＢ７が形成される。ゲート電極ＧＢ３は、リセットトランジスタ１２３Ｂに用いることができる。ゲート電極ＧＢ４は、転送トランジスタ１２２Ｂに用いることができる。ゲート電極ＧＢ５は、切替トランジスタ１２８Ｂに用いることができる。ゲート電極ＧＢ６は、パストランジスタ１２７Ｂに用いることができる。ゲート電極ＧＢ７は、オーバーフロー制御トランジスタ１３０Ｂに用いることができる。
　画素ＰＸＡ、ＰＸＢにおいて、ゲート電極Ｇ１は、増幅トランジスタ１２４Ａ、１２４Ｂで共用することができる。このとき、ゲート電極Ｇ１は、各画素ＰＸＡ、ＰＸＢの境界を横切って各画素ＰＸＡ、ＰＸＢに配置することができる。ゲート電極Ｇ２は、選択トランジスタ１２５Ａ、１２５Ｂで共用することができる。このとき、ゲート電極Ｇ２は、各画素ＰＸＡ、ＰＸＢの境界を横切って各画素ＰＸＡ、ＰＸＢに配置することができる。
　ここで、各画素ＰＸＡ、ＰＸＢの各画素トランジスタのレイアウトは、各画素ＰＸＡ、ＰＸＢの境界に対して鏡像対称とすることができる。各画素ＰＸＡ、ＰＸＢの境界には、画素分離領域ＩＳＧを配置することができる。このとき、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１は、画素分離領域ＩＳＧに跨るようにして各画素ＰＸＡ、ＰＸＢに配置される。選択トランジスタ１２５Ａ、１２５Ｂのゲート電極Ｇ２は、画素分離領域ＩＳＧに跨るようにして各画素ＰＸＡ、ＰＸＢに配置される。
　また、各転送トランジスタ１２２Ａ、１２２Ｂのゲート電極ＧＡ４、ＧＢ４は、画素分離領域ＩＳＧから離間して配置することができる。このとき、各転送トランジスタ１２２Ａ、１２２Ｂのゲート電極ＧＡ４、ＧＢ４は、画素ＰＸＡ、ＰＸＢの中央にそれぞれ配置することができる。
　各リセットトランジスタ１２３Ａのゲート電極ＧＡ３、ＧＢ３、各切替トランジスタ１２８Ａ、１２８Ｂのゲート電極ＧＡ５、ＧＢ５および各パストランジスタ１２７Ａ、１２７Ｂのゲート電極ＧＡ６、ＧＢ６のそれぞれの端部は、画素分離領域ＩＳＧ上に配置することができる。このとき、各リセットトランジスタ１２３Ａのゲート電極ＧＡ３、ＧＢ３、各切替トランジスタ１２８Ａ、１２８Ｂのゲート電極ＧＡ５、ＧＢ５および各パストランジスタ１２７Ａ、１２７Ｂのゲート電極ＧＡ６、ＧＢ６は、各転送トランジスタ１２２Ａ、１２２Ｂのゲート電極ＧＡ４、ＧＢ４の周囲にそれぞれ配置することができる。
　また、フローティングディフュージョンＦＤＡは、転送トランジスタ１２２Ａのゲート電極ＧＡ４と、切替トランジスタ１２８Ａのゲート電極ＧＡ５との間に配置するとともに、増幅トランジスタ１２４Ａのゲート電極Ｇ１に隣接配置することができる。フローティングディフュージョンＦＤＢは、転送トランジスタ１２２Ｂのゲート電極ＧＢ４と、切替トランジスタ１２８Ｂのゲート電極ＧＢ５との間に配置するとともに、増幅トランジスタ１２４Ｂのゲート電極Ｇ１に隣接配置することができる。これにより、増幅トランジスタ１２４Ａ、１２４Ｂでゲート電極Ｇ１を共用しつつ、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１と、各フローティングディフュージョンＦＤＡ、ＦＤＢとの間の距離を小さくすることができる。このため、高変換効率に設定される時のフローティングディフュージョンＦＤＡ、ＦＤＢの容量値の上昇を抑制することができ、ノイズを低減することができる。
　半導体基板ＳＵＢの材料は、Ｓｉ、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＨｇＣｄＴｅなどでもよい。ゲート電極Ｇ１、Ｇ２、ＧＡ３からＧＡ７、ＧＢ３からＧＢ７の材料は、例えば、多結晶シリコンを用いることができる。
　図５は、第１の実施の形態に係る画素のレイアウト例における切断位置を示す平面図、図６から図８は、第１の実施の形態に係る画素分離領域の構成例を示す断面図である。なお、図６から図８におけるａからｄは、図５のＡ１－Ａ２線、Ｂ１－Ｂ２線、Ｃ１－Ｃ２線、Ｄ１－Ｄ２線でそれぞれ切断した例を示した。
　図６におけるａからｄにおいて、半導体基板ＳＵＢには、画素分離領域ＩＳＧとしてＦＦＴＩが形成される。また、半導体基板ＳＵＢには、素子分離領域ＩＳＡとしてＳＴＩが形成される。ゲート電極Ｇ１は、画素分離領域ＩＳＧに跨るようにしてゲート絶縁膜ＧＺを介して半導体基板ＳＵＢ上に形成される。ゲート電極ＧＡ６、ＧＢ６は、画素分離領域ＩＳＧの位置で分離されるようにしてゲート絶縁膜ＧＺを介して半導体基板ＳＵＢ上に形成される。このとき、増幅トランジスタ１２４Ａ、１２４Ｂのチャネル幅は２×Ｗ１で与えることができる。このため、各画素ＰＸＡ、ＰＸＢで増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有することにより、各画素ＰＸＡ、ＰＸＢの増幅トランジスタ１２４Ａ、１２４Ｂのサイズを増大させることなく、増幅トランジスタ１２４Ａ、１２４Ｂの駆動力を増大させることができる。
　図７におけるａからｄにおいて、半導体基板ＳＵＢには、画素分離領域ＩＳＧ´としてＦＦＴＩおよびＤＴＩが形成される。このとき、増幅トランジスタ１２４Ａ、１２４Ｂの形成領域にＤＴＩを形成することができる。また、半導体基板ＳＵＢには、素子分離領域ＩＳＡとしてＳＴＩが形成される。ゲート電極Ｇ１は、画素分離領域ＩＳＧ´から離間した位置にゲート絶縁膜ＧＺを介して半導体基板ＳＵＢ上に形成される。ゲート電極ＧＡ６、ＧＢ６は、画素分離領域ＩＳＧ´の位置で分離されるようにしてゲート絶縁膜ＧＺを介して半導体基板ＳＵＢ上に形成される。このとき、増幅トランジスタ１２４Ａ、１２４Ｂのチャネル幅はＷ２で与えることができる。このため、増幅トランジスタ１２４Ａ、１２４Ｂの形成領域をＦＦＴＩで形成した構成に比べて、画素分離領域ＩＳＧ´の幅だけ増幅トランジスタ１２４Ａ、１２４Ｂのチャネル幅Ｗ２を増大させることができ、その分だけ増幅トランジスタ１２４Ａ、１２４Ｂの駆動力を増大させることができる。
　図８におけるａからｄにおいて、半導体基板ＳＵＢには、画素分離領域ＩＳＧ´としてＦＦＴＩおよびＤＴＩが形成される。このとき、増幅トランジスタ１２４Ａ、１２４Ｂの形成領域にＤＴＩを形成することができる。また、半導体基板ＳＵＢには、素子分離領域ＩＳＡとしてＳＴＩが形成される。ゲート電極Ｇ１´は、画素分離領域ＩＳＧ´上の位置で半導体基板ＳＵＢ内に埋め込まれるようにして、ゲート絶縁膜ＧＺ´を介して半導体基板ＳＵＢ上に形成される。ゲート電極ＧＡ６、ＧＢ６は、画素分離領域ＩＳＧ´の位置で分離されるようにしてゲート絶縁膜ＧＺ´を介して半導体基板ＳＵＢ上に形成される。このとき、ゲート電極Ｇ１´の埋め込み位置の深さをＤ１とすると、増幅トランジスタ１２４Ａ、１２４Ｂのチャネル幅は２×Ｗ１＋２×Ｄ１で与えることができる。このため、増幅トランジスタ１２４Ａ、１２４Ｂの形成領域をＦＦＴＩで形成した構成に比べて、ゲート電極Ｇ１´の埋め込み位置の深さＤ１の２倍だけ増幅トランジスタ１２４Ａ、１２４Ｂのチャネル幅を増大させることができ、その分だけ増幅トランジスタ１２４Ａ、１２４Ｂの駆動力を増大させることができる。
　図９および図１１は、第１の実施の形態に係るシャッタ行の第１Ｈ期間および第２Ｈ期間の波形の第１の例を示すタイミングチャート、図１０および図１２は、第１の実施の形態に係るリード行の第１Ｈ期間および第２Ｈ期間の波形の第１の例を示すタイミングチャートである。なお、第２Ｈ期間は、第１Ｈ期間に後続して設定される。また、第１Ｈ期間のシャッタ行およびリード行では画素ＰＸＡが選択され、第２Ｈ期間のシャッタ行およびリード行では画素ＰＸＢが選択されるものとする。
　図９から図１２において、第１Ｈ期間および第２Ｈ期間ではそれぞれ３段階に渡って変換効率が変更される。このとき、第１Ｈ期間および第２Ｈ期間のそれぞれのシャッタ行およびリード行には、低効率Ｐ相単体読出し期間Ｋ１１、高効率Ｐ相単体読出し期間Ｋ１２、高効率Ｄ相単体読出し期間Ｋ１３、低効率Ｄ相単体読出し期間Ｋ１４、Ｄ相一括読出し期間Ｋ１５およびＰ相一括読出し期間Ｋ１６が設けられる。単体読出しは、各フォトダイオードＰＤＡ、ＰＤＢからの信号読出しである。一括読出しは、各フォトダイオードＰＤＡ、ＰＤＢおよび各キャパシタ１２６Ａ、１２６Ｂからの信号読出しである。
　このとき、低効率Ｐ相単体読出し期間Ｋ１１および高効率Ｐ相単体読出し期間Ｋ１２に読出された信号に基づいてＣＤＳ処理を実施することができる。高効率Ｄ相単体読出し期間Ｋ１３および低効率Ｄ相単体読出し期間Ｋ１４に読出された信号に基づいてＣＤＳ処理を実施することができる。Ｄ相一括読出し期間Ｋ１５およびＰ相一括読出し期間Ｋ１６に読出された信号に基づいてＤＤＳ（Double Data Sampling)処理を実施することができる。
　図９において、第１Ｈ期間のシャッタ行では、パス設定信号ＦＣＧＢおよびオーバーフロー制御電圧ＯＦＧは常にロウレベルに設定される。そして、低効率Ｐ相単体読出し期間Ｋ１１および高効率Ｐ相単体読出し期間Ｋ１２において、転送信号ＴＧＡ、ＴＧＢおよびパス設定信号ＦＣＧＡはロウレベルに設定され、リセット信号ＲＳＴおよび切替信号ＦＤＧＡ、ＦＤＧＢはハイレベルに設定される。このとき、リセットトランジスタ１２３Ａ、１２３Ｂおよび切替トランジスタ１２８Ａ、１２８Ｂがオンし、フローティングディフュージョンＦＤＡ、ＦＤＢの電荷が排出されるとともに、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率が低下される。また、低効率Ｐ相単体読出し期間Ｋ１１において、制御電源電圧ＭＶＤＤが立ち上がり、キャパシタ１２６Ａ、１２６Ｂに印加される。ここで、制御電源電圧ＭＶＤＤに基づいてキャパシタ１２６Ａ、１２６Ｂをパルス駆動することにより、キャパシタ１２６Ａ、１２６Ｂの暗電流を低減することができる。
　次に、高効率Ｄ相単体読出し期間Ｋ１３において、転送信号ＴＧＡが立ち上がり、フォトダイオードＰＤＡの電荷がフローティングディフュージョンＦＤＡ、ＦＤＢに転送される。そして、転送信号ＴＧＡが立ち下がった後、切替信号ＦＤＧＡ、ＦＤＧＢが立ち下がってから、リセット信号ＲＳＴが立ち下がり、その後に切替信号ＦＤＧＡ、ＦＤＧＢが再度立ち上がる。ここで、リセット信号ＲＳＴが立ち下がる前に切替信号ＦＤＧＡ、ＦＤＧＢを一旦立ち下げることにより、各フローティングディフュージョンＦＤＡ、ＦＤＢを切替トランジスタ１２８Ａ、１２８Ｂとカップリングさせることができる。このため、フローティングディフュージョンＦＤＡ、ＦＤＢの電位を昇圧させることができ、フォトダイオードＰＤＡから電荷を転送しやすくすることができる。
　次に、低効率Ｄ相単体読出し期間Ｋ１４において、転送信号ＴＧＡが再度立ち上がり、フォトダイオードＰＤＡの電荷がフローティングディフュージョンＦＤＡ、ＦＤＢに転送される。ここで、低効率Ｄ相単体読出し期間Ｋ１４では、リセット信号ＲＳＴはロウレベルに設定され、リセットトランジスタ１２３Ａ、１２３Ｂはオフする。このため、フローティングディフュージョンＦＤＡ、ＦＤＢはフローティング状態となり、各フローティングディフュージョンＦＤＡ、ＦＤＢを転送トランジスタ１２２Ａ、１２２Ｂとカップリングさせることができる。このため、フローティングディフュージョンＦＤＡ、ＦＤＢの電位を昇圧させることができ、フォトダイオードＰＤＡから電荷を引く抜きやすくすることができる。
　次に、Ｄ相一括読出し期間Ｋ１５において、リセット信号ＲＳＴおよびパス設定信号ＦＣＧＡが立ち上がり、リセットトランジスタ１２３Ａ、１２３Ｂおよびパストランジスタ１２７Ａがオンする。このとき、キャパシタ１２６ＡおよびフローティングディフュージョンＦＤＡ、ＦＤＢがリセットされる。
　次に、Ｐ相一括読出し期間Ｋ１６において、リセット信号ＲＳＴ、切替信号ＦＤＧＡ、ＦＤＧＢおよびパス設定信号ＦＣＧＡが立ち下がる。このとき、リセットトランジスタ１２３Ａ、１２３Ｂ、切替トランジスタ１２８Ａ、１２８Ｂおよびパストランジスタ１２７Ａがオフする。
　図１０において、第１Ｈ期間のリード行では、パス設定信号ＦＣＧＢ、転送信号ＴＧＢおよびオーバーフロー制御電圧ＯＦＧは常にロウレベルに設定される。そして、低効率Ｐ相単体読出し期間Ｋ１１において、リセット信号ＲＳＴがハイレベルの時に切替信号ＦＤＧＡ、ＦＤＧＢが立ち下がってから、リセット信号ＲＳＴが立ち下がり、その後に切替信号ＦＤＧＡ、ＦＤＧＢが再度立ち上がる。このとき、切替信号ＦＤＧＡ、ＦＤＧＢの立ち下がりとともに、選択信号ＳＥＬが立ち上がり、選択トランジスタ１２５Ａ、１２５Ｂはオンされる。また、制御電源電圧ＭＶＤＤが立ち上がり、キャパシタ１２６Ａ、１２６Ｂに印加される。このとき、フローティングディフュージョンＦＤＡ、ＦＤＢの電荷が排出されるとともに、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率が低下される。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＡの低効率Ｐ相単体読出しのＡＤ変換処理が実施される。
　次に、高効率Ｐ相単体読出し期間Ｋ１２において、切替信号ＦＤＧＡ、ＦＤＧＢが立ち下がる。このとき、選択トランジスタ１２５Ａ、１２５Ｂはオフされ、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率が上昇される。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＡの高効率Ｐ相単体読出しのＡＤ変換処理が実施される。
　次に、高効率Ｄ相単体読出し期間Ｋ１３において、選択信号ＳＥＬが立ち下がるとともに、転送信号ＴＧＡが立ち上がる。このとき、選択トランジスタ１２５Ａ、１２５Ｂはオフされるとともに、転送トランジスタ１２２Ａがオンされ、フォトダイオード１２１Ａの電荷がフローティングディフュージョンＦＤＡ、ＦＤＢに転送される。そして、選択信号ＳＥＬが立ち上がるとともに、転送信号ＴＧＡが立ち下がり、選択トランジスタ１２５Ａ、１２５Ｂはオンされるとともに、転送トランジスタ１２２Ａがオフされる。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＡの高効率Ｄ相単体読出しのＡＤ変換処理が実施される。その後、切替信号ＦＤＧＡ、ＦＤＧＢが立ち上がり、切替トランジスタ１２８Ａ、１２８Ｂがオンされる。このとき、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率が低下される。
　次に、低効率Ｄ相単体読出し期間Ｋ１４において、選択信号ＳＥＬが立ち下がるとともに、転送信号ＴＧＡが立ち上がる。このとき、選択トランジスタ１２５Ａ、１２５Ｂはオフされるとともに、転送トランジスタ１２２Ａがオンされ、フォトダイオード１２１Ａの電荷がフローティングディフュージョンＦＤＡ、ＦＤＢに転送される。そして、選択信号ＳＥＬが立ち上がるとともに、転送信号ＴＧＡが立ち下がり、選択トランジスタ１２５Ａ、１２５Ｂはオンされるとともに、転送トランジスタ１２２Ａがオフされる。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＡの低効率Ｄ相単体読出しのＡＤ変換処理が実施される。その後、選択信号ＳＥＬが立ち下がり、選択トランジスタ１２５Ａ、１２５Ｂはオフされる。
　次に、Ｄ相一括読出し期間Ｋ１５において、選択信号ＳＥＬおよびパス設定信号ＦＣＧＡが立ち上がり、選択トランジスタ１２５Ａ、１２５Ｂおよびパストランジスタ１２７Ａはオンされる。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＡのＤ相一括読出しのＡＤ変換処理が実施される。その後、選択信号ＳＥＬが立ち下がり、選択トランジスタ１２５Ａ、１２５Ｂはオフされる。
　次に、Ｐ相一括読出し期間Ｋ１６において、リセット信号ＲＳＴが立ち上がり、リセットトランジスタ１２３Ａ、１２３Ｂがオンされる。このとき、フローティングディフュージョンＦＤＡ、ＦＤＢおよびキャパシタ１２６Ａの電荷が排出される。そして、リセット信号ＲＳＴが立ち下がり、リセットトランジスタ１２３Ａ、１２３Ｂがオフされた後、選択信号ＳＥＬが立ち上がり、選択トランジスタ１２５Ａ、１２５Ｂはオンされる。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＡのＰ相一括読出しのＡＤ変換処理が実施される。その後、選択信号ＳＥＬ、パス設定信号ＦＣＧＡおよび切替信号ＦＤＧＡ、ＦＤＧＢが立ち下がる。
　図１１において、第２Ｈ期間のシャッタ行では、パス設定信号ＦＣＧＡおよびオーバーフロー制御電圧ＯＦＧは常にロウレベルに設定される。そして、低効率Ｐ相単体読出し期間Ｋ１１および高効率Ｐ相単体読出し期間Ｋ１２において、転送信号ＴＧＡ、ＴＧＢおよびパス設定信号ＦＣＧＢはロウレベルに設定され、リセット信号ＲＳＴおよび切替信号ＦＤＧＡ、ＦＤＧＢはハイレベルに設定される。このとき、リセットトランジスタ１２３Ａ、１２３Ｂおよび切替トランジスタ１２８Ａ、１２８Ｂがオンし、フローティングディフュージョンＦＤＡ、ＦＤＢの電荷が排出されるとともに、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率が低下される。また、低効率Ｐ相単体読出し期間Ｋ１１において、制御電源電圧ＭＶＤＤが立ち上がり、キャパシタ１２６Ａ、１２６Ｂに印加される。
　次に、高効率Ｄ相単体読出し期間Ｋ１３において、転送信号ＴＧＢが立ち上がり、フォトダイオードＰＤＢの電荷がフローティングディフュージョンＦＤＡ、ＦＤＢに転送される。そして、転送信号ＴＧＢが立ち下がった後、切替信号ＦＤＧＡ、ＦＤＧＢが立ち下がってから、リセット信号ＲＳＴが立ち下がり、その後に切替信号ＦＤＧＡ、ＦＤＧＢが再度立ち上がる。
　次に、低効率Ｄ相単体読出し期間Ｋ１４において、転送信号ＴＧＢが再度立ち上がり、フォトダイオードＰＤＢの電荷がフローティングディフュージョンＦＤＡ、ＦＤＢに転送される。
　次に、Ｄ相一括読出し期間Ｋ１５において、リセット信号ＲＳＴおよびパス設定信号ＦＣＧＢが立ち上がり、リセットトランジスタ１２３Ａ、１２３Ｂおよびパストランジスタ１２７Ｂがオンする。このとき、キャパシタ１２６ＢおよびフローティングディフュージョンＦＤＡ、ＦＤＢがリセットされる。
　次に、Ｐ相一括読出し期間Ｋ１６において、リセット信号ＲＳＴ、切替信号ＦＤＧＡ、ＦＤＧＢおよびパス設定信号ＦＣＧＢが立ち下がる。このとき、リセットトランジスタ１２３Ａ、１２３Ｂ、切替トランジスタ１２８Ａ、１２８Ｂおよびパストランジスタ１２７Ｂがオフする。
　図１２において、第２Ｈ期間のリード行では、パス設定信号ＦＣＧＡ、転送信号ＴＧＡおよびオーバーフロー制御電圧ＯＦＧは常にロウレベルに設定される。そして、低効率Ｐ相単体読出し期間Ｋ１１において、リセット信号ＲＳＴがハイレベルの時に切替信号ＦＤＧＡ、ＦＤＧＢが立ち下がってから、リセット信号ＲＳＴが立ち下がり、その後に切替信号ＦＤＧＡ、ＦＤＧＢが再度立ち上がる。このとき、切替信号ＦＤＧＡ、ＦＤＧＢの立ち下がりとともに、選択信号ＳＥＬが立ち上がり、選択トランジスタ１２５Ａ、１２５Ｂはオンされる。また、制御電源電圧ＭＶＤＤが立ち上がり、キャパシタ１２６Ａ、１２６Ｂに印加される。このとき、フローティングディフュージョンＦＤＡ、ＦＤＢの電荷が排出されるとともに、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率が低下される。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＢの低効率Ｐ相単体読出しのＡＤ変換処理が実施される。
　次に、高効率Ｐ相単体読出し期間Ｋ１２において、切替信号ＦＤＧＡ、ＦＤＧＢが立ち下がる。このとき、選択トランジスタ１２５Ａ、１２５Ｂはオフされ、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率が上昇される。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＢの高効率Ｐ相単体読出しのＡＤ変換処理が実施される。
　次に、高効率Ｄ相単体読出し期間Ｋ１３において、選択信号ＳＥＬが立ち下がるとともに、転送信号ＴＧＢが立ち上がる。このとき、選択トランジスタ１２５Ａ、１２５Ｂはオフされるとともに、転送トランジスタ１２２Ｂがオンされ、フォトダイオード１２１Ｂの電荷がフローティングディフュージョンＦＤＡ、ＦＤＢに転送される。そして、選択信号ＳＥＬが立ち上がるとともに、転送信号ＴＧＢが立ち下がり、選択トランジスタ１２５Ａ、１２５Ｂはオンされるとともに、転送トランジスタ１２２Ｂがオフされる。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＢの高効率Ｄ相単体読出しのＡＤ変換処理が実施される。その後、切替信号ＦＤＧＡ、ＦＤＧＢが立ち上がり、切替トランジスタ１２８Ａ、１２８Ｂがオンされる。このとき、増幅トランジスタ１２４Ａ、１２４Ｂにおける変換効率が低下される。
　次に、低効率Ｄ相単体読出し期間Ｋ１４において、選択信号ＳＥＬが立ち下がるとともに、転送信号ＴＧＢが立ち上がる。このとき、選択トランジスタ１２５Ａ、１２５Ｂはオフされるとともに、転送トランジスタ１２２Ｂがオンされ、フォトダイオード１２１Ｂの電荷がフローティングディフュージョンＦＤＡ、ＦＤＢに転送される。そして、選択信号ＳＥＬが立ち上がるとともに、転送信号ＴＧＢが立ち下がり、選択トランジスタ１２５Ａ、１２５Ｂはオンされるとともに、転送トランジスタ１２２Ｂがオフされる。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＢの低効率Ｄ相単体読出しのＡＤ変換処理が実施される。その後、選択信号ＳＥＬが立ち下がり、選択トランジスタ１２５Ａ、１２５Ｂはオフされる。
　次に、Ｄ相一括読出し期間Ｋ１５において、選択信号ＳＥＬおよびパス設定信号ＦＣＧＢが立ち上がり、選択トランジスタ１２５Ａ、１２５Ｂおよびパストランジスタ１２７Ｂはオンされる。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＢのＤ相一括読出しのＡＤ変換処理が実施される。その後、選択信号ＳＥＬが立ち下がり、選択トランジスタ１２５Ａ、１２５Ｂはオフされる。
　次に、Ｐ相一括読出し期間Ｋ１６において、リセット信号ＲＳＴが立ち上がり、リセットトランジスタ１２３Ａ、１２３Ｂがオンされる。このとき、フローティングディフュージョンＦＤＡ、ＦＤＢおよびキャパシタ１２６Ａの電荷が排出される。そして、リセット信号ＲＳＴが立ち下がり、リセットトランジスタ１２３Ａ、１２３Ｂがオフされた後、選択信号ＳＥＬが立ち上がり、選択トランジスタ１２５Ａ、１２５Ｂはオンされる。ここで、増幅トランジスタ１２４Ａ、１２４Ｂの出力は、選択トランジスタ１２５Ａ、１２５Ｂを介して垂直信号線１３２に印加され、垂直信号線１３２の電位に基づいて、画素ＰＸＢのＰ相一括読出しのＡＤ変換処理が実施される。その後、選択信号ＳＥＬ、パス設定信号ＦＣＧＢおよび切替信号ＦＤＧＡ、ＦＤＧＢが立ち下がる。
　ここで、図９から図１２のタイミングチャートでは、各画素ＰＸＡ、ＰＸＢの切替信号ＦＤＧＡ、ＦＤＧＢが同時にオン・オフされる。これにより、低効率Ｄ相単体読出し期間Ｋ１４のリード行において、各画素ＰＸＡ、ＰＸＢのフローティングディフュージョンＦＤＡ、ＦＤＢに付加される寄生容量を増大させることができる。このため、フォトダイオードＰＤＡ、ＦＤＢの飽和時の電荷を受け切るだけの容量を確保することができ、各画素ＰＸＡ、ＰＸＢの微細化に対応することができる。
　図１３および図１４は、第１の実施の形態に係るリード行の第１Ｈ期間および第２Ｈ期間の波形の第２の例を示すタイミングチャートである。
　図１３において、第１Ｈ期間のリード行では、低効率Ｐ相単体読出し期間Ｋ１１に切替信号ＦＤＧＢが立ち下げられ、切替信号ＦＤＧＢがロウレベルに維持される。それ以外の信号のレベルの立ち下げは、図９および図１０のタイミングチャートと同様である。
　図１４において、第２Ｈ期間のリード行では、低効率Ｐ相単体読出し期間Ｋ１１に切替信号ＦＤＧＡが立ち下げられ、切替信号ＦＤＧＡがロウレベルに維持される。それ以外の信号のレベルの立ち下げは、図１１および図１２のタイミングチャートと同様である。
　ここで、図１３および図１４のタイミングチャートでは、各画素ＰＸＡ、ＰＸＢからの信号の読出し時に相手側の画素ＰＸＡ、ＰＸＢの切替信号ＦＤＧＡ、ＦＤＧＢがオフされる。これにより、低効率Ｐ相単体読出し期間Ｋ１１および低効率Ｄ相単体読出し期間Ｋ１４のリード行において、各画素ＰＸＡ、ＰＸＢの変換効率を上昇させることができ、ノイズを低減させることができる。
　このように、上述の第１の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢの増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を画素ＰＸＡ、ＰＸＢ間の画素分離領域ＩＳＧを横切るように配置する。これにより、各画素ＰＸＡ、ＰＸＢに配置された増幅トランジスタ１２４Ａ、１２４Ｂ間の接続に配線を用いることなく、画素ＰＸＡ、ＰＸＢで増幅トランジスタ１２４Ａ、１２４Ｂを共有することができ、画素ＰＸＡ、ＰＸＢのサイズの増大を抑制しつつ、増幅トランジスタ１２４Ａ、１２４Ｂの駆動力を増大させることができる。
　また、各画素ＰＸＡ、ＰＸＢの各画素トランジスタのレイアウトは、画素ＰＸＡ、ＰＸＢ間の画素分離領域ＩＳＧに対して鏡像対称とする。これにより、増幅トランジスタ１２４Ａ、１２４Ｂでゲート電極Ｇ１を共用しつつ、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１と、各フローティングディフュージョンＦＤＡ、ＦＤＢとの間の距離を小さくすることができる。このため、高変換効率に設定される時のフローティングディフュージョンＦＤＡ、ＦＤＢの容量値の上昇を抑制することができ、ノイズを低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢの増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を画素ＰＸＡ、ＰＸＢ間の画素分離領域ＩＳＧを横切るように配置した。この第２の実施の形態では、カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタを並列配置してゲート電極を共有する。
　図１５は、第２の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。
　同図において、この固体撮像装置は、上述の第１の実施の形態のセルＣＥＬ１に代えてセルＣＥＬ２を備える。セルＣＥＬ２は、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢに代えて、画素ＰＸＡ２、ＰＸＢ２を備える。また、セルＣＥＬ２は、上述の第１の実施の形態のセルＣＥＬ１に増幅トランジスタ１２４Ａ２、１２４Ｂ２が追加されている。セルＣＥＬ２は、増幅トランジスタ１２４Ａ、１２４Ｂ、１２４Ａ２、１２４Ｂ２のゲート電極を画素ＰＸＡ２、ＰＸＢ２で共有する。このとき、増幅トランジスタ１２４Ａ、１２４Ｂ、１２４Ａ２、１２４Ｂ２のゲート電極は、フローティングディフュージョンＦＤＡ、ＦＤＢに接続される。
　また、画素ＰＸＡ２からは選択トランジスタ１２５Ａが除去され、画素ＰＸＢ２からはリセットトランジスタ１２３Ｂが除去されている。このとき、選択トランジスタ１２５Ｂおよびリセットトランジスタ１２３Ａは、画素ＰＸＡ２、ＰＸＢ２で共用することができる。第２の実施の形態の画素ＰＸＡ２、ＰＸＢ２のそれ以外の回路構成は、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢの回路構成と同様である。
　図１６は、第２の実施の形態に係る画素のレイアウト例を示す平面図である。
　同図において、この画素ＰＸＡ２、ＰＸＢ２は、上述の第１の実施の形態のアクティブ領域ＡＫ、素子分離領域ＩＳＡおよびゲート電極Ｇ１、Ｇ２に代えて、アクティブ領域ＡＫ２、素子分離領域ＩＳＡ２およびゲート電極Ｇ２１、Ｇ２２を備える。第２の実施の形態の画素ＰＸＡ２、ＰＸＢ２のそれ以外のレイアウト構成は、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢのレイアウト構成と同様である。
　画素ＰＸＡ２、ＰＸＢ２において、ゲート電極Ｇ２１、Ｇ２２は、ロウ方向に互いに並列配置される。各ゲート電極Ｇ２１、Ｇ２２は、増幅トランジスタ１２４Ａ、１２４Ｂで共用することができる。ここで、各ゲート電極Ｇ２１、Ｇ２２は、各画素ＰＸＡ２、ＰＸＢ２の境界を横切って各画素ＰＸＡ２、ＰＸＢ２に配置することができる。このとき、各ゲート電極Ｇ２１、Ｇ２２は、画素分離領域ＩＳＧに跨るようにして各画素ＰＸＡ２、ＰＸＢ２に配置することができる。
　ゲート電極ＧＢ３は、選択トランジスタ１２５Ｂに用いることができる。ここで、ゲート電極ＧＢ３を選択トランジスタ１２５Ｂに割り当てることにより、上述の第１の実施の形態のゲート電極Ｇ２の位置にゲート電極Ｇ２２を配置することができる。
　このように、上述の第２の実施の形態では、カラム方向に隣接する画素ＰＸＡ２、ＰＸＢ２のそれぞれに増幅トランジスタ１２４Ａ、１２４Ｂ、１２４Ａ２、１２４Ｂ２を並列配置してゲート電極Ｇ２１、Ｇ２２を共有する。これにより、画素ＰＸＡ２、ＰＸＢ２のサイズの増大を抑制しつつ、増幅トランジスタ１２４Ａ、１２４Ｂ、１２４Ａ２、１２４Ｂ２の駆動力を増大させることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢの増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を画素ＰＸＡ、ＰＸＢ間の画素分離領域ＩＳＧを横切るように配置した。この第３の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢにおいて、増幅トランジスタを斜め配置してゲート電極を共有する。
　図１７は、第３の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。
　同図において、この固体撮像装置は、上述の第１の実施の形態のセルＣＥＬ１に代えてセルＣＥＬ３を備える。セルＣＥＬ３は、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢに代えて、画素ＰＸＡ３、ＰＸＢ３を備える。セルＣＥＬ３は、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極を画素ＰＸＡ３、ＰＸＢ３で共有する。このとき、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極は、フローティングディフュージョンＦＤＡ、ＦＤＢに接続される。
　また、画素ＰＸＡ３からは選択トランジスタ１２５Ａが除去され、画素ＰＸＢ３からはリセットトランジスタ１２３Ｂが除去されている。このとき、選択トランジスタ１２５Ｂおよびリセットトランジスタ１２３Ａは、画素ＰＸＡ３、ＰＸＢ３で共用することができる。第３の実施の形態の画素ＰＸＡ３、ＰＸＢ３のそれ以外の回路構成は、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢの回路構成と同様である。
　図１８は、第３の実施の形態に係る画素のレイアウト例を示す平面図である。
　同図において、半導体基板ＳＵＢは、画素分離領域ＩＳＧにて画素ＰＸＡ３、ＰＸＢ３ごとに分離される。半導体基板ＳＵＢの裏面側には、画素ＰＸＡ３、ＰＸＢ３ごとにフォトダイオードＰＤＡ、ＰＤＢが形成される。半導体基板ＳＵＢの表面側には、アクティブ領域ＡＫ３が設けられ、アクティブ領域ＡＫ３は素子分離領域ＩＳＡ３にて素子分離される。
　画素ＰＸＡ３において、アクティブ領域ＡＫ３のチャンネル領域上には、ゲート絶縁膜を介してＧＡ３３からＧＡ３７が形成される。ゲート電極ＧＡ３３は、リセットトランジスタ１２３Ａに用いることができる。ゲート電極ＧＡ３４は、転送トランジスタ１２２Ａに用いることができる。ゲート電極ＧＡ３５は、切替トランジスタ１２８Ａに用いることができる。ゲート電極ＧＡ３６は、パストランジスタ１２７Ａに用いることができる。ゲート電極ＧＡ３７は、オーバーフロー制御トランジスタ１３０Ａに用いることができる。
　画素ＰＸＢにおいて、アクティブ領域ＡＫ３のチャンネル領域上には、ゲート絶縁膜を介してＧＢ３３からＧＢ３７が形成される。ゲート電極ＧＢ３３は、選択トランジスタ１２５Ｂに用いることができる。ゲート電極ＧＢ３４は、転送トランジスタ１２２Ｂに用いることができる。ゲート電極ＧＢ３５は、切替トランジスタ１２８Ｂに用いることができる。ゲート電極ＧＢ３６は、パストランジスタ１２７Ｂに用いることができる。ゲート電極ＧＢ３７は、オーバーフロー制御トランジスタ１３０Ｂに用いることができる。
　画素ＰＸＡ、ＰＸＢにおいて、ゲート電極Ｇ３１は、増幅トランジスタ１２４Ａ、１２４Ｂで共用することができる。このとき、ゲート電極Ｇ３１は、各画素ＰＸＡ３、ＰＸＢ３の境界を横切って各画素ＰＸＡ３、ＰＸＢ３に配置することができる。
　ここで、各画素ＰＸＡ３、ＰＸＢ３の各画素トランジスタのレイアウトは、各画素ＰＸＡ３、ＰＸＢ３の境界に対して鏡像対称とすることができる。このとき、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ３１は、画素分離領域ＩＳＧに跨るようにして各画素ＰＸＡ３、ＰＸＢ３に配置される。また、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ３１のチャネルは、画素分離領域ＩＳＧの配置方向に対して４５°だけ斜めに配置することができる。ここで、各画素ＰＸＡ３、ＰＸＢ３の増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ３１を鏡像対称配置するために、画素ＰＸＡ３、ＰＸＢ３の境界位置でゲート電極Ｇ３１を９０°だけ折り曲げることができる。このとき、ゲート電極Ｇ３１の平面形状は、Ｖ字状とすることができる。
　増幅トランジスタ１２４Ａ、１２４Ｂのチャネルは＜１１０＞方向に配置し、画素分離領域ＩＳＧは＜１００＞方向に配置するのが望ましい。これにより、増幅トランジスタ１２４Ａ、１２４Ｂのキャリア数を増大させつつ、チャネル幅を拡大することが可能となるとともに、画素分離領域ＩＳＧの界面準位を低減することができる。このため、増幅トランジスタ１２４Ａ、１２４Ｂのバーストノイズの増大を抑制しつつ、画素分離領域ＩＳＧの暗電流を抑制することができる。
　また、各転送トランジスタ１２２Ａ、１２２Ｂのゲート電極ＧＡ３４、ＧＢ３４および各切替トランジスタ１２８Ａ、１２８Ｂのゲート電極ＧＡ３５、ＧＢ３５は、画素分離領域ＩＳＧから離間して配置することができる。このとき、各転送トランジスタ１２２Ａ、１２２Ｂのゲート電極ＧＡ３４、ＧＢ３４は、画素ＰＸＡ３、ＰＸＢ３の中央にそれぞれ配置することができる。また、レイアウト効率を高めるため、転送トランジスタ１２２Ａおよび切替トランジスタ１２８Ａのチャネル方向を増幅トランジスタ１２４Ａのチャネル方向に直交させ、転送トランジスタ１２２Ｂおよび切替トランジスタ１２８Ｂのチャネル方向を増幅トランジスタ１２４Ｂのチャネル方向に直交させてもよい。
　リセットトランジスタ１２３Ａのゲート電極ＧＡ３３、選択トランジスタ１２５Ｂのゲート電極ＧＢ３２および各パストランジスタ１２７Ａ、１２７Ｂのゲート電極ＧＡ３６、ＧＢ３６のそれぞれの端部は、画素分離領域ＩＳＧ上に配置することができる。このとき、リセットトランジスタ１２３Ａのゲート電極ＧＡ３３、選択トランジスタ１２５Ｂのゲート電極ＧＢ３２および各パストランジスタ１２７Ａ、１２７Ｂのゲート電極ＧＡ３６、ＧＢ３６は、各転送トランジスタ１２２Ａ、１２２Ｂのゲート電極ＧＡ４、ＧＢ４の周囲にそれぞれ配置することができる。
　また、フローティングディフュージョンＦＤＡは、転送トランジスタ１２２Ａのゲート電極ＧＡ３４と、切替トランジスタ１２８Ａのゲート電極ＧＡ３５との間に配置するとともに、増幅トランジスタ１２４Ａのゲート電極Ｇ３１に隣接配置することができる。フローティングディフュージョンＦＤＢは、転送トランジスタ１２２Ｂのゲート電極ＧＢ３４と、切替トランジスタ１２８Ｂのゲート電極ＧＢ３５との間に配置するとともに、増幅トランジスタ１２４Ｂのゲート電極Ｇ３１に隣接配置することができる。これにより、増幅トランジスタ１２４Ａ、１２４Ｂでゲート電極Ｇ３１を斜め配置して共用しつつ、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ３１と、各フローティングディフュージョンＦＤＡ、ＦＤＢとの間の距離を小さくすることができる。このため、増幅トランジスタ１２４Ａ、１２４Ｂの駆動力を向上させつつ、高変換効率に設定される時のフローティングディフュージョンＦＤＡ、ＦＤＢの容量値の上昇を抑制することができ、ノイズを低減することができる。
　このように、上述の第３の実施の形態では、カラム方向に隣接する画素ＰＸＡ３、ＰＸＢ３おいて、増幅トランジスタ１２４Ａ、１２４Ｂを斜め配置してゲート電極Ｇ３１を共有する。これにより、画素ＰＸＡ３、ＰＸＢ３のサイズの増大を抑制しつつ、増幅トランジスタ１２４Ａ、１２４Ｂのゲート幅を増大させることができ、増幅トランジスタ１２４Ａ、１２４Ｂの駆動力を増大させることができる。
　上述の第３の実施の形態では、増幅トランジスタ１２４Ａ、１２４Ｂを斜め配置してゲート電極Ｇ３１を共有する構成をＬＯＦＩＣ画素に適用した。増幅トランジスタ１２４Ａ、１２４Ｂを斜め配置してゲート電極Ｇ３１を共有する構成は、必ずしもＬＯＦＩＣ画素に限定されることなく、ＬＯＦＩＣがない画素に適用してもよい。ＬＯＦＩＣがない画素では、キャパシタ１２６Ａ、１２６Ｂ、パストランジスタ１２７Ａ、１２７Ｂ、切替トランジスタ１２８Ａ、１２８Ｂおよびオーバーフロー制御トランジスタ１３０Ａ、１３０Ｂを除去することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、正方配置された画素ＰＸＡ、ＰＸＢにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有した。この第４の実施の形態では、クリアビット配置された画素において、増幅トランジスタのゲート電極を共有する。
　図１９は、第４の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
　同図において、この固体撮像装置４０２は、上述の第１の実施の形態の画素アレイ部１１１に代えて、画素アレイ部４１１を備える。第４の実施の形態の固体撮像装置４０２のそれ以外の構成は、上述の第１の実施の形態の固体撮像装置１０２の構成と同様である。
　画素アレイ部４１１は、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢに代えて、画素ＰＸＣ、ＰＸＤを備える。第４の実施の形態の画素アレイ部４１１のそれ以外の構成は、上述の第１の実施の形態の画素アレイ部１１１の構成と同様である。
　画素ＰＸＣ、ＰＸＤは、クリアビット配置される。クリアビット配置では、各画素ＰＸＣ、ＰＸＤは、４５°だけ回転させてロウ方向およびカラム方向に沿って配列される。ここで、画素ＰＸＣ、ＰＸＤの増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極を共有した構成では、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極が分断されないように、画素ＰＸＣ、ＰＸＤを組として４５°回転することができる。クリアビット配置では、画素ピッチを１／√２にできるため、感度を維持しながら解像度を向上させることができる。なお、各画素ＰＸＣ、ＰＸＤの回路構成は、上述の第３の実施の形態の画素ＰＸＡ３、ＰＸＢ３の回路構成と同様である。
　図２０は、第４の実施の形態に係る画素のレイアウト例を示す平面図である。
　同図において、画素ＰＸＣ、ＰＸＤのクリアビット配置では、上述の第３の実施の形態の画素ＰＸＡ３、ＰＸＢ３を組として４５°回転した構成と同様である。ここで、画素ＰＸＡ３、ＰＸＢ３を組としてセルＣＥＬＡを構成することができる。このとき、画素ＰＸＣ、ＰＸＤは、画素ＰＸＣ、ＰＸＤの境界に対して鏡像対称とすることができる。さらに、セルＣＥＬＡ、ＣＥＬＢは斜め方向に隣接するものとすると、セルＣＥＬＡ、ＣＥＬＢは、セルＣＥＬＡ、ＣＥＬＢの境界に対しても、鏡像対称とすることができる。このとき、増幅トランジスタ１２４Ａ、１２４Ｂのチャネルは＜１１０＞方向に配置し、画素分離領域ＩＳＧは＜１００＞方向に配置するのが望ましい。増幅トランジスタ１２４Ａ、１２４Ｂのチャネルを＜１１０＞方向に配置した構成では、画素ＰＸＣのチャネル方向はカラム方向に一致し、画素ＰＸＤのチャネル方向はロウ方向に一致することができる。
　このように、上述の第４の実施の形態では、クリアビット配置された画素ＰＸＣ、ＰＸＤにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ３１を共有する。これにより、画素ＰＸＡ３、ＰＸＢ３のサイズの増大を抑制しつつ、増幅トランジスタ１２４Ａ、１２４Ｂの駆動力を増大させることが可能となるとともに、感度を維持しながら解像度を向上させることができる。
　上述の第４の実施の形態では、クリアビット配置された画素ＰＸＣ、ＰＸＤにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ３１を共有する構成をＬＯＦＩＣ画素に適用した。クリアビット配置された画素ＰＸＣ、ＰＸＤにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ３１を共有する構成は、必ずしもＬＯＦＩＣ画素に限定されることなく、ＬＯＦＩＣがない画素に適用してもよい。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有した。この第５の実施の形態では、カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、片方のＬＯＦＩＣ画素に容量リセットトランジスタを追加する。
　図２１は、第５の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。
　同図において、この固体撮像装置は、上述の第１の実施の形態のセルＣＥＬ１に代えてセルＣＥＬ５を備える。セルＣＥＬ５は、上述の第１の実施の形態の画素ＰＸＡに代えて、画素ＰＸＡ５を備える。画素ＰＸＡ５は、上述の第１の実施の形態のリセットトランジスタ１２３Ａに代えて、容量リセットトランジスタ１４０Ａを備える。第５の実施の形態の画素ＰＸＡ５のそれ以外の回路構成は、上述の第１の実施の形態の画素ＰＸＡの回路構成と同様である。
　容量リセットトランジスタ１４０Ａは、キャパシタ１２６Ａ、１２６Ｂをリセットする。このとき、容量リセットトランジスタ１４０Ａは、画素ＰＸＡ５、ＰＸＢで共用することができる。容量リセットトランジスタ１４０Ａは、各キャパシタ１２６Ａ、１２６Ｂおよび制御電源電圧ＭＶＤＤの接続点と、電源電圧ＶＤＤとの間に接続される。容量リセットトランジスタ１４０Ａのゲートには、容量リセット信号ＦＣＲが印加される。
　図２２は、第５の実施の形態に係る画素のレイアウト例を示す平面図である。
　同図において、この画素ＰＸＡ５、ＰＸＢのレイアウトパターンは、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢのレイアウトパターンと同様に構成することができる。ただし、画素ＰＸＡ５において、ゲート電極ＧＡ３は、容量リセットトランジスタ１４０Ａに割り当てることができる。
　図２３および図２５は、第５の実施の形態に係るシャッタ行の第１Ｈ期間および第２Ｈ期間の波形の一例を示すタイミングチャート、図２４および図２６は、第５の実施の形態に係るリード行の第１Ｈ期間および第２Ｈ期間の波形の一例を示すタイミングチャートである。
　図２３から図２６において、第１Ｈ期間および第２Ｈ期間のシャッタ行およびリード行では、Ｄ相一括読出し期間Ｋ１５に容量リセット信号ＦＣＲが立ち上げられ、Ｐ相一括読出し期間Ｋ１６に容量リセット信号ＦＣＲが立ち下げられる。それ以外の信号のレベルの立ち下げは、図９から図１２のタイミングチャートと同様である。
　このように、上述の第５の実施の形態では、カラム方向に隣接する画素ＰＸＡ５、ＰＸＢにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、画素ＰＸＡ５に容量リセットトランジスタ１４０Ａを追加する。これにより、Ｄ相一括読出し期間Ｋ１５の開始時に各キャパシタ１２６Ａ、１２６Ｂをリセットすることができ、各キャパシタ１２６Ａ、１２６Ｂのリセットを高速化することができる。
　なお、上述の第５の実施の形態では、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、画素ＰＸＡ５に容量リセットトランジスタ１４０Ａを追加した構成を示した。容量リセットトランジスタ１４０Ａを画素に追加する構成は、上述の第３または第４の実施の形態に適用してもよい。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有した。この第６の実施の形態では、カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、片方のＬＯＦＩＣ画素にゲート容量を追加する。
　図２７は、第６の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。
　同図において、この固体撮像装置は、上述の第１の実施の形態のセルＣＥＬ１に代えてセルＣＥＬ６を備える。セルＣＥＬ６は、上述の第１の実施の形態の画素ＰＸＡに代えて、画素ＰＸＡ６を備える。画素ＰＸＡ６は、上述の第１の実施の形態のリセットトランジスタ１２３Ａに代えて、ゲート容量６０１Ａを備える。このとき、リセットトランジスタ１２３Ａは、画素ＰＸＡ６、ＰＸＢで共用することができる。第６の実施の形態の画素ＰＸＡ６のそれ以外の回路構成は、上述の第１の実施の形態の画素ＰＸＡの回路構成と同様である。
　ゲート容量６０１Ａは、ＭＯＳトランジスタにて構成することができる。ゲート容量６０１Ａは、パストランジスタ１２７Ａおよび切替トランジスタ１２８Ａの接続点に接続することができる。ゲート容量６０１Ａのゲートには、制御電圧ＣＩが印加される。
　図２８は、第６の実施の形態に係る画素のレイアウト例を示す平面図である。
　同図において、この画素ＰＸＡ６、ＰＸＢは、上述の第１の実施の形態のゲート電極ＧＡ３に代えて、ゲート電極ＧＡ６３を備える。ゲート電極ＧＡ６３は、ゲート容量６０１Ａに用いることができる。このとき、ゲート電極ＧＡ６３の一方の側にソース層を設け、ゲート電極ＧＡ６３の他方の側のドレイン層は設けなくてもよい。第６の実施の形態の画素ＰＸＡ６、ＰＸＢのそれ以外のレイアウト構成は、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢのレイアウト構成と同様である。
　このように、上述の第６の実施の形態では、カラム方向に隣接する画素ＰＸＡ６、ＰＸＢにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、画素ＰＸＡ６にゲート容量６０１Ａを追加する。これにより、フローティングディフュージョンＦＤＡ、ＦＤＢから溢れた電荷をゲート容量６０１Ａに蓄積することができ、低効率Ｄ相単体読出し期間Ｋ１４における電荷の蓄積量を増大させることができる。
　なお、上述の第６の実施の形態では、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、画素ＰＸＡ６にゲート容量６０１Ａを追加した構成を示した。ゲート容量６０１Ａを画素に追加する構成は、上述の第３または第４の実施の形態に適用してもよい。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有した。この第７の実施の形態では、カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、一方のＬＯＦＩＣ画素にゲート容量を追加し、他方のＬＯＦＩＣ画素に増幅トランジスタを追加する。
　図２９は、第７の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。
　同図において、この固体撮像装置は、上述の第６の実施の形態のセルＣＥＬ６に代えてセルＣＥＬ７を備える。セルＣＥＬ７は、上述の第６の実施の形態の画素ＰＸＡ６、ＰＸＢに代えて、画素ＰＸＡ７、ＰＸＢ７を備える。セルＣＥＬ７は、増幅トランジスタ１２４Ａ、１２４Ｂ、１２４Ｂ２のゲート電極を画素ＰＸＡ７、ＰＸＢ７で共有する。このとき、増幅トランジスタ１２４Ａ、１２４Ｂ、１２４Ｂ２のゲート電極は、フローティングディフュージョンＦＤＡ、ＦＤＢに接続される。
　画素ＰＸＡ７は、上述の第６の実施の形態の選択トランジスタ１２５Ａ、１２５Ｂで共有されるゲート電極に代えて、選択トランジスタ１２５Ａに固有のゲート電極を備える。画素ＰＸＢ７は、上述の第６の実施の形態の選択トランジスタ１２５Ｂに代えて、増幅トランジスタ１２４Ｂ２を備える。このとき、選択トランジスタ１２５Ａは、画素ＰＸＡ７、ＰＸＢ７で共用することができる。第７の実施の形態の画素ＰＸＡ７、ＰＸＢ７のそれ以外の回路構成は、上述の第６の実施の形態の画素ＰＸＡ６、ＰＸＢの回路構成と同様である。
　図３０は、第７の実施の形態に係る画素のレイアウト例を示す平面図である。
　同図において、画素ＰＸＡ７は、上述の第６の実施の形態のゲート電極Ｇ２に代えて、ゲート電極ＧＡ２を備える。ゲート電極ＧＡ２は、選択トランジスタ１２５Ａに用いることができる。画素ＰＸＢ７は、上述の第６の実施の形態のゲート電極Ｇ２に代えて、ゲート電極ＧＢ２を備える。ゲート電極ＧＢ２は、増幅トランジスタ１２４Ｂ２に用いることができる。ゲート電極ＧＢ２は、配線を介してゲート電極Ｇ１に接続することができる。第７の実施の形態の画素ＰＸＡ７、ＰＸＢ７のそれ以外のレイアウト構成は、上述の第６の実施の形態の画素ＰＸＡ６、ＰＸＢのレイアウト構成と同様である。
　このように、上述の第７の実施の形態では、カラム方向に隣接する画素ＰＸＡ７、ＰＸＢ７において、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、画素ＰＸＡ７にゲート容量６０１Ａを追加し、画素ＰＸＢ７に増幅トランジスタ１２４Ｂ２を追加する。これにより、画素ＰＸＡ７、ＰＸＢ７のサイズの増大を抑制しつつ、増幅トランジスタ１２４Ａ、１２４Ｂ、１２４Ｂ２の駆動力を増大させることが可能となるとともに、低効率Ｄ相単体読出し期間Ｋ１４における電荷の蓄積量を増大させることができる。
　なお、上述の第７の実施の形態では、画素ＰＸＡ７にゲート容量６０１Ａを追加し、画素ＰＸＢ７に増幅トランジスタ１２４Ｂ２を追加した構成を示した。ゲート容量６０１Ａを一方の画素に追加し、増幅トランジスタ１２４Ｂ２を他方の画素に追加する構成は、上述の第３または第４の実施の形態に適用してもよい。
　＜８．第８の実施の形態＞
　上述の第７の実施の形態では、カラム方向に隣接する画素ＰＸＡ７、ＰＸＢ７において、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、画素ＰＸＡ７にゲート容量６０１Ａを追加し、画素ＰＸＢ７に増幅トランジスタ１２４Ｂ２を追加した。この第８の実施の形態では、カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタのゲート電極を共有するとともに、片方のＬＯＦＩＣ画素に容量リセットトランジスタおよびゲート容量を追加する。
　図３１は、第８の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。
　同図において、この固体撮像装置は、上述の第７の実施の形態のセルＣＥＬ７に代えてセルＣＥＬ８を備える。セルＣＥＬ８は、上述の第７の実施の形態の画素ＰＸＡ７、ＰＸＢ７に代えて、画素ＰＸＡ８、ＰＸＢ８を備える。セルＣＥＬ８は、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極を画素ＰＸＡ８、ＰＸＢ８で共有する。このとき、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極は、フローティングディフュージョンＦＤＡ、ＦＤＢに接続される。
　画素ＰＸＡ８は、上述の第７の実施の形態の選択トランジスタ１２５Ａに代えて、容量リセットトランジスタ１４０Ａを備える。容量リセットトランジスタ１４０Ａは、画素ＰＸＡ８、ＰＸＢ８で共用される。画素ＰＸＢ８は、上述の第７の実施の形態の増幅トランジスタ１２４Ｂ２に代えて、選択トランジスタ１２５Ｂを備える。このとき、選択トランジスタ１２５Ｂは、画素ＰＸＡ８、ＰＸＢ８で共用することができる。第８の実施の形態の画素ＰＸＡ８、ＰＸＢ８のそれ以外の回路構成は、上述の第７の実施の形態の画素ＰＸＡ７、ＰＸＢ７の回路構成と同様である。
　図３２は、第８の実施の形態に係る画素のレイアウト例を示す平面図である。
　同図において、この画素ＰＸＡ８、ＰＸＢ８のレイアウトパターンは、上述の第７の実施の形態の画素ＰＸＡ７、ＰＸＢ７のレイアウトパターンと同様に構成することができる。ただし、画素ＰＸＡ８において、ゲート電極ＧＡ２は、容量リセットトランジスタ１４０Ａに割り当てることができる。画素ＰＸＢ８において、ゲート電極ＧＢ２は、リセットトランジスタ１２３Ｂに割り当てることができる。また、画素ＰＸＢ８において、ゲート電極ＧＢ３は、選択トランジスタ１２５Ｂに割り当てることができる。
　このように、上述の第８の実施の形態では、カラム方向に隣接する画素ＰＸＡ８、ＰＸＢ８において、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、画素ＰＸＡ８に容量リセットトランジスタ１４０Ａおよびゲート容量６０１Ａを追加する。これにより、画素ＰＸＡ７、ＰＸＢ７のサイズの増大を抑制しつつ、増幅トランジスタ１２４Ａ、１２４Ｂ、１２４Ｂ２の駆動力を増大させることが可能となるとともに、各キャパシタ１２６Ａ、１２６Ｂのリセットを高速化しつつ、低効率Ｄ相単体読出し期間Ｋ１４における電荷の蓄積量を増大させることができる。
　なお、上述の第８の実施の形態では、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、画素ＰＸＡ８に容量リセットトランジスタ１４０Ａおよびゲート容量６０１Ａを追加した構成を示した。容量リセットトランジスタ１４０Ａおよびゲート容量６０１Ａを画素に追加する構成は、上述の第３または第４の実施の形態に適用してもよい。
　＜９．第９の実施の形態＞
　上述の第１の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有した。この第９の実施の形態では、カラム方向に隣接するＬＯＦＩＣ画素において、増幅トランジスタのゲート電極を共有するとともに、カラム方向に１画素分だけずらしてオーバーフロー制御トランジスタのゲート電極を共有する。
　図３３は、第９の実施の形態に係る画素のレイアウト例を示す平面図である。
　同図において、画素ＰＸＡ９、ＰＸＢ９は、カラム方向に隣接して配置される。画素ＰＸＡ９、ＰＸＢ９は、上述の第１の実施の形態のゲート電極ＧＡ７、ＧＢ７に代えて、ゲート電極Ｇ７を備える。このとき、ゲート電極Ｇ７は、各画素ＰＸＡ９、ＰＸＢ９の境界を横切って各画素ＰＸＡ９、ＰＸＢ９に配置することができる。ただし、ゲート電極Ｇ７は、ゲート電極Ｇ１を共有する画素ＰＸＡ９、ＰＸＢ９に対してカラム方向に１画素分だけずれた画素ＰＸＡ９、ＰＸＢ９で共有される。第９の実施の形態の画素ＰＸＡ９、ＰＸＢ９のそれ以外の構成は、上述の第１の実施の形態の画素ＰＸＡ、ＰＸＢの構成と同様である。
　このように、上述の第９の実施の形態では、カラム方向に隣接する画素ＰＸＡ９、ＰＸＢ９において、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有するとともに、カラム方向に１画素分だけずらしてオーバーフロー制御トランジスタ１３０Ａ、１３０Ｂのゲート電極Ｇ７を共有する。これにより、画素ＰＸＡ９、ＰＸＢ９のサイズの増大を抑制しつつ、増幅トランジスタ１２４Ａ、１２４Ｂの駆動力を増大させることが可能となるとともに、オーバーフロー制御トランジスタ１３０Ａ、１３０Ｂに接続される配線のスペースを低減することができる。
　＜１０．第１０の実施の形態＞
　上述の第１の実施の形態では、カラム方向に隣接する画素ＰＸＡ、ＰＸＢにおいて、増幅トランジスタ１２４Ａ、１２４Ｂのゲート電極Ｇ１を共有した。この第１０の実施の形態では、画素がマトリックス状に配列された画素アレイ部が設けられた半導体チップを積層化する。
　図３４は、第１０の実施の形態に係る画素アレイ部の積層例を示す斜視図である。
　同図において、固体撮像装置は、半導体チップ９２１、９２２を備える。半導体チップ９２２は、半導体チップ９２１上に積層される。
　半導体チップ９２２には、画素アレイ部９２３が形成される。画素アレイ部９２３には、画素９３１がロウ方向およびカラム方向にマトリックス状に配置される。画素９３１は、上述の第１から第９の実施の形態のいずれかの画素を用いることができる。画素アレイ部９２３の周辺には、パッド電極９３２およびビア電極９３３が形成される。ビア電極９３３は、半導体チップ９２２を貫通し、半導体チップ９２１、９２２同士を電気的に接続することができる。
　半導体チップ９２１には、周辺回路９２４が形成される。周辺回路９２４には、カラム読出し回路９２５、カラムＡＤＣ９２６、通信インタフェース９２７および制御回路９２８が形成される。カラム読出し回路９２５およびカラムＡＤＣ９２６は、画素アレイ部９２３のカラム方向の両側の位置に対応するように形成してもよい。
　半導体チップ９２１、９２２は、直接接合してもよい。半導体チップ９２１、９２２の直接接合では、ハイブリッドボンディングを用いることができる。このとき、半導体チップ９２１、９２２は、Ｃｕ－Ｃｕ接続に基づいて電気的に接続してもよい。半導体チップ９２１、９２２に用いられる半導体基板の材料は、Ｓｉでもよいし、ＩｎＧａＡｓでもよいし、ＩｎＰでもよい。
　このように、上述の第１０の実施の形態では、画素アレイ部９２３が形成される半導体チップ９２２を、周辺回路９２４が形成される半導体チップ９２１上に積層する。これにより、固体撮像装置が形成された半導体チップの実装面積の増大を抑制しつつ、固体撮像装置の感度を増大させることが可能となる。
　＜１１．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３６は、撮像部１２０３１の設置位置の例を示す図である。
　図３６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、上述の第１から第１０の実施の形態の撮像装置は、撮像部１２０３１に適用することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、撮像装置のサイズの増大を抑制しつつ、高画質化を実現することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）第１横型オーバーフロー蓄積容量が設けられた第１画素と、
　前記第１画素に隣接して配置され、第２横型オーバーフロー蓄積容量が設けられた第２画素と、
　前記第１画素と前記第２画素との境界をゲート電極が横切るように前記第１画素および前記第２画素に配置された増幅トランジスタと
を備える撮像装置。
（２）前記増幅トランジスタは、前記第１画素と前記第２画素との境界に対して鏡像対称になるように前記第１画素および前記第２画素に配置される
前記（１）に記載の撮像装置。
（３）前記第１画素と前記第２画素との境界に設けられた画素分離領域を備え、
　前記増幅トランジスタのゲート電極は、前記画素分離領域に跨るようにして前記第１画素および前記第２画素に配置される
前記（１）または（２）に記載の撮像装置。
（４）前記増幅トランジスタは、
　前記第１画素と前記第２画素との境界を横切るように前記第１画素および前記第２画素に配置された第１増幅トランジスタと、
　前記第１画素または前記第２画素に配置され、配線を介して前記第１増幅トランジスタに接続された第２増幅トランジスタと
を備える前記（１）から（３）のいずれかに記載の撮像装置。
（５）前記第１画素は、前記第１横型オーバーフロー蓄積容量のオーバーフローを制御する第１オーバーフロー制御トランジスタを備え、
　前記第２画素は、前記第２型オーバーフロー蓄積容量のオーバーフローを制御する第２オーバーフロー制御トランジスタを備える
前記（１）から（４）のいずれかに記載の撮像装置。
（６）前記第１オーバーフロー制御トランジスタおよび前記第２オーバーフロー制御トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置される
前記（５）に記載の撮像装置。
（７）前記第１画素は、前記第１画素からの読出しを選択する第１選択トランジスタを備え、
　前記第２画素は、前記第２画素からの読出しを選択する第２選択トランジスタを備え、
　前記第１選択トランジスタおよび前記第２選択トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置される
前記（１）から（６）のいずれかに記載の撮像装置。
（８）前記第１画素は、前記第１画素または前記第２画素からの読出しを選択する選択トランジスタを備え、
　前記第２画素は、前記第１画素および前記第２画素で共有される増幅トランジスタを備え、
　前記選択トランジスタおよび前記増幅トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置される
前記（１）から（７）のいずれかに記載の撮像装置。
（９）前記第１画素は、
　第１フォトダイオードと、
　前記増幅トランジスタのゲートに接続される第１フローティングディフュージョンと、
　前記第１フォトダイオードに蓄積された電荷を前記第１フローティングディフュージョンに転送する第１転送トランジスタとを備え、
　前記第２画素は、
　第２フォトダイオードと、
　前記増幅トランジスタのゲートに接続される第２フローティングディフュージョンと、
　前記第２フォトダイオードに蓄積された電荷を前記第２フローティングディフュージョンに転送する第２転送トランジスタとを備え、
　前記第１転送トランジスタおよび前記第２転送トランジスタは、前記画素分離領域から離間され、
　前記第１フローティングディフュージョンおよび前記第２フローティングディフュージョンは、前記増幅トランジスタに隣接して配置される
前記（３）に記載の撮像装置。
（１０）前記第１横型オーバーフロー蓄積容量および前記第２横型オーバーフロー蓄積容量は、制御電源電圧に基づいてパルス駆動される
前記（１）から（１０）のいずれかに記載の撮像装置。
（１１）前記第１画素および前記第２画素が配置される水平面において、前記増幅トランジスタのチャネルは、前記第１画素と前記第２画素との境界に対して４５度だけ傾いている
前記（１）から（１０）のいずれかに記載の撮像装置。
（１２）前記増幅トランジスタのチャネルは＜１１０＞方向に配置され、前記第１画素と前記第２画素との境界は＜１００＞方向に配置される
前記（１１）に記載の撮像装置。
（１３）前記第１画素および前記第２画素はクリアビット配置される
前記（１１）または（１２）に記載の撮像装置。
（１４）画素分離領域を介して分離された画素と、
　前記画素に設けられ、前記画素分離領域に対して４５度だけ傾けてチャネルが配置された増幅トランジスタと
を備える撮像装置。
（１５）前記増幅トランジスタのチャネルは＜１１０＞方向に配置され、前記画素分離領域は＜１００＞方向に配置される
前記（１４）に記載の撮像装置。
（１６）前記画素はクリアビット配置される
前記（１４）または（１５）に記載の撮像装置。
　１００　撮像装置
　１０１　光学系
　１０２　固体撮像装置
　１０３　撮像制御部
　１０４　画像処理部
　１０５　記憶部
　１０６　表示部
　１０７　操作部
　１０８　バス
　１１１　画素アレイ部
　１１２　垂直走査回路
　１１３　カラム読出し回路
　１１４　カラム信号処理部
　１１５　水平走査回路
　１１６　制御回路
　ＰＸＡ、ＰＸＢ　画素
　１３１　水平駆動線
　１３２　垂直信号線
　ＰＤＡ、ＰＤＢ　フォトダイオード
　ＦＤＡ、ＦＤＢ　フローティングディフュージョン
　１２２Ａ、１２２Ｂ　転送トランジスタ
　１２３Ａ、１２３Ｂ　リセットトランジスタ
　１２４Ａ、１２４Ｂ　増幅トランジスタ
　１２５Ａ、１２５Ｂ　選択トランジスタ
　１２６Ａ、１２６Ｂ　キャパシタ
　１２７Ａ、１２７Ｂ　パストランジスタ
　１２８Ａ、１２８Ｂ　切替トランジスタ
　ＳＵＢ　半導体基板
　ＩＳＧ　画素分離領域
　ＩＳＡ　素子分離領域

Ｇ１、Ｇ２、ＧＡ３からＧＡ７、ＧＢ３からＧＢ７　ゲート電極

Claims (16)

  1. 　第１横型オーバーフロー蓄積容量が設けられた第１画素と、
    　前記第１画素に隣接して配置され、第２横型オーバーフロー蓄積容量が設けられた第２画素と、
    　前記第１画素と前記第２画素との境界をゲート電極が横切るように前記第１画素および前記第２画素に配置された増幅トランジスタと
    を備える撮像装置。
  2. 　前記増幅トランジスタは、前記第１画素と前記第２画素との境界に対して鏡像対称になるように前記第１画素および前記第２画素に配置される
    請求項１に記載の撮像装置。
  3. 　前記第１画素と前記第２画素との境界に設けられた画素分離領域を備え、
    　前記増幅トランジスタのゲート電極は、前記画素分離領域に跨るようにして前記第１画素および前記第２画素に配置される
    請求項１に記載の撮像装置。
  4. 　前記増幅トランジスタは、
    　前記第１画素と前記第２画素との境界を横切るように前記第１画素および前記第２画素に配置された第１増幅トランジスタと、
    　前記第１画素または前記第２画素に配置され、配線を介して前記第１増幅トランジスタに接続された第２増幅トランジスタと
    を備える請求項１に記載の撮像装置。
  5. 　前記第１画素は、前記第１横型オーバーフロー蓄積容量のオーバーフローを制御する第１オーバーフロー制御トランジスタを備え、
    　前記第２画素は、前記第２型オーバーフロー蓄積容量のオーバーフローを制御する第２オーバーフロー制御トランジスタを備える
    請求項１に記載の撮像装置。
  6. 　前記第１オーバーフロー制御トランジスタおよび前記第２オーバーフロー制御トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置される
    請求項５に記載の撮像装置。
  7. 　前記第１画素は、前記第１画素からの読出しを選択する第１選択トランジスタを備え、
    　前記第２画素は、前記第２画素からの読出しを選択する第２選択トランジスタを備え、
    　前記第１選択トランジスタおよび前記第２選択トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置される
    請求項１に記載の撮像装置。
  8. 　前記第１画素は、前記第１画素または前記第２画素からの読出しを選択する選択トランジスタを備え、
    　前記第２画素は、前記第１画素および前記第２画素で共有される増幅トランジスタを備え、
    　前記選択トランジスタおよび前記増幅トランジスタは、前記第１画素と前記第２画素との境界に対して互いに鏡像対称になるように前記第１画素および前記第２画素にそれぞれ配置される
    請求項１に記載の撮像装置。
  9. 　前記第１画素は、
    　第１フォトダイオードと、
    　前記増幅トランジスタのゲートに接続される第１フローティングディフュージョンと、
    　前記第１フォトダイオードに蓄積された電荷を前記第１フローティングディフュージョンに転送する第１転送トランジスタとを備え、
    　前記第２画素は、
    　第２フォトダイオードと、
    　前記増幅トランジスタのゲートに接続される第２フローティングディフュージョンと、
    　前記第２フォトダイオードに蓄積された電荷を前記第２フローティングディフュージョンに転送する第２転送トランジスタとを備え、
    　前記第１転送トランジスタおよび前記第２転送トランジスタは、前記画素分離領域から離間され、
    　前記第１フローティングディフュージョンおよび前記第２フローティングディフュージョンは、前記増幅トランジスタに隣接して配置される
    請求項３に記載の撮像装置。
  10. 　前記第１横型オーバーフロー蓄積容量および前記第２横型オーバーフロー蓄積容量は、制御電源電圧に基づいてパルス駆動される
    請求項１に記載の撮像装置。
  11. 　前記第１画素および前記第２画素が配置される水平面において、前記増幅トランジスタのチャネルは、前記第１画素と前記第２画素との境界に対して４５度だけ傾いている
    請求項１に記載の撮像装置。
  12. 　前記増幅トランジスタのチャネルは＜１１０＞方向に配置され、前記第１画素と前記第２画素との境界は＜１００＞方向に配置される
    請求項１１に記載の撮像装置。
  13. 　前記第１画素および前記第２画素はクリアビット配置される
    請求項１１に記載の撮像装置。
  14. 　画素分離領域を介して互いに分離された複数の画素と、
    　前記複数の画素で共有され、前記画素分離領域に対して４５度だけ傾けてチャネルが配置された増幅トランジスタと
    を備える撮像装置。
  15. 　前記増幅トランジスタのチャネルは＜１１０＞方向に配置され、前記画素分離領域は＜１００＞方向に配置される
    請求項１４に記載の撮像装置。
  16. 　前記複数の画素はクリアビット配置される
    請求項１４に記載の撮像装置。
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