WO2018225690A1 - アクティブマトリクス基板および表示装置 - Google Patents

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tft
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広志 松木薗
明博 織田
正悟 村重
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention relates to an active matrix substrate, and more particularly to an active matrix substrate including an oxide semiconductor TFT.
  • the present invention also relates to a display device including such an active matrix substrate.
  • Display devices having an active matrix substrate provided with a switching element for each pixel are widely used.
  • An active matrix substrate including a thin film transistor (hereinafter referred to as “TFT”) as a switching element is called a TFT substrate.
  • TFT thin film transistor
  • the region of the TFT substrate corresponding to the pixel of the display device may also be referred to as a pixel.
  • a TFT provided as a switching element in each pixel of the active matrix substrate is referred to as a “pixel TFT”.
  • Peripheral circuits such as drive circuits may be formed monolithically (integrated) on the active matrix substrate.
  • the TFT constituting the peripheral circuit is referred to as “circuit TFT”.
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the oxide semiconductor TFT is used as the pixel TFT, there is a possibility that the on-current is reduced as compared with the case where the polycrystalline silicon TFT is used.
  • a structure in which gate electrodes are provided on the substrate side and the opposite side of the substrate from the oxide semiconductor layer is referred to as a “double gate structure”.
  • a gate electrode disposed on the substrate side of the oxide semiconductor layer is referred to as a “lower gate electrode”, and a gate electrode disposed above the oxide semiconductor layer is referred to as an “upper gate electrode”.
  • An active matrix substrate including an oxide semiconductor TFT having a double gate structure is disclosed in Patent Documents 1 and 2, for example.
  • an oxide semiconductor TFT having a double gate structure has improved TFT characteristics (an increase in on-current)
  • its structure increases parasitic capacitance and is difficult to put into practical use.
  • the parasitic capacitance is increased because parasitic capacitance (capacitance) is formed between the lower gate electrode and the source / drain electrode and between the upper gate electrode and the source / drain electrode. .
  • Patent Document 2 discloses a technique for controlling the electrical characteristics of the oxide semiconductor TFT by adjusting the potentials of the lower gate electrode and the upper gate electrode. According to the technique of Patent Document 2, oxide semiconductor TFTs having different electrical characteristics can be manufactured on the same substrate. However, Patent Document 2 does not refer to the above-described problem (increased parasitic capacitance), and the oxide semiconductor TFT manufactured using the technology of Patent Document 2 has a problem that the parasitic capacitance is large. To do.
  • the present invention has been made in view of the above problems, and an object thereof is to reduce the parasitic capacitance of an oxide semiconductor TFT having a double gate structure.
  • An active matrix substrate is an active matrix substrate having a display region defined by a plurality of pixel regions, and comprising a substrate and a plurality of oxide semiconductor TFTs supported by the substrate.
  • Each of the plurality of oxide semiconductor TFTs is disposed on the gate insulating layer, a lower gate electrode provided on the substrate, a gate insulating layer covering the lower gate electrode, and the gate insulating layer interposed therebetween.
  • An oxide semiconductor layer overlying the lower gate electrode, the oxide semiconductor layer including a channel region, a source contact region and a drain contact region located on both sides of the channel region, and the source of the oxide semiconductor layer A source electrode in contact with the contact region; and a drain in contact with the drain contact region of the oxide semiconductor layer.
  • An electrode an insulating layer that covers the oxide semiconductor layer, the source electrode, and the drain electrode, and an upper gate electrode that is provided on the insulating layer and overlaps the oxide semiconductor layer with the insulating layer interposed therebetween.
  • the upper gate electrode does not overlap the first electrode which is one of the source electrode and the drain electrode, and the source electrode and the drain electrode The other of the second electrodes does not overlap the lower gate electrode.
  • the upper gate electrode has an electrostatic capacitance formed between the upper gate electrode and the second electrode, and a capacitance formed between the upper gate electrode and the first electrode.
  • the second electrode has a capacitance formed between the second electrode and the lower gate electrode, and the second electrode has a capacitance formed between the first electrode and the lower gate electrode.
  • the end portion of the upper gate electrode on the first electrode side and the end portion of the first electrode on the upper gate electrode side are separated by 2 ⁇ m or more. is doing.
  • the end of the second electrode on the lower gate electrode side and the end of the lower gate electrode on the second electrode side are separated by 2 ⁇ m or more. is doing.
  • the oxide semiconductor layer has a thickness of 10 ⁇ m or less.
  • the plurality of oxide semiconductor TFTs include a plurality of pixel TFTs provided in the plurality of pixel regions.
  • the active matrix substrate has a non-display region provided in the periphery of the display region, and includes a peripheral circuit provided in the non-display region, and the plurality of oxide semiconductor TFTs include the non-display region.
  • a plurality of first TFTs provided in a non-display area and included in the peripheral circuit; and a plurality of second TFTs provided in the display area or the non-display area, the oxide semiconductor layer of the plurality of first TFTs And the oxide semiconductor layers of the plurality of second TFTs are formed of the same oxide semiconductor film, and the carrier concentration in the channel region of the plurality of first TFTs is the channel of the plurality of second TFTs. It is higher than the carrier concentration in the region.
  • the carrier concentration in the channel region of the plurality of first TFTs is 1 ⁇ 10 17 / cm 3 or more and 1 ⁇ 10 19 / cm 3 or less.
  • the carrier concentration in the channel region of the plurality of first TFTs is not less than 10 times and not more than 1000 times the carrier concentration in the channel region of the plurality of second TFTs.
  • the insulating layer includes a silicon oxide layer in contact with the channel regions of the plurality of first TFTs and the channel regions of the plurality of second TFTs, and on the plurality of first TFTs among the silicon oxide layers.
  • the first portion located includes hydrogen at a higher concentration than the second portion located on the plurality of second TFTs.
  • a threshold voltage of the plurality of first TFTs is lower than a threshold voltage of the plurality of second TFTs.
  • the threshold voltages of the plurality of first TFTs are negative, and the threshold voltages of the plurality of second TFTs are positive.
  • the plurality of second TFTs include a plurality of pixel TFTs arranged in the plurality of pixel regions.
  • the active matrix substrate according to the present invention further includes a drive circuit provided in the non-display area, and the plurality of second TFTs include TFTs constituting the drive circuit.
  • the peripheral circuit is a demultiplexer circuit.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a display device includes an active matrix substrate having any one of the above-described configurations.
  • the parasitic capacitance of the oxide semiconductor TFT having a double gate structure can be reduced.
  • FIG. 1 is a schematic diagram illustrating an example of a planar structure of an active matrix substrate 100 according to an embodiment of the present invention.
  • 2 is an equivalent circuit diagram of a pixel region PIX of an active matrix substrate 100.
  • FIG. (A) And (b) is the top view and sectional drawing which show the active matrix substrate 100 typically. It is sectional drawing which shows the active matrix substrate 900 of a comparative example.
  • (A) is a figure which shows the waveform of the gate signal in the active matrix substrate 900 of a comparative example
  • (b) is a figure which shows the waveform of the gate signal in the active matrix substrate 100.
  • FIGS. 4A to 4C are process cross-sectional views illustrating manufacturing processes of the active matrix substrate 100.
  • FIGS. 1 is a cross-sectional view schematically showing an active matrix substrate 100A according to an embodiment of the present invention. It is a figure which shows the example of cross-sectional structure in case the oxide semiconductor TFT10 is a pixel TFT.
  • 1 is a cross-sectional view schematically showing an active matrix substrate 200 according to an embodiment of the present invention.
  • (A) And (b) is a figure for demonstrating the effect acquired when the thickness t of the oxide semiconductor layer 4 is small.
  • 1 is a cross-sectional view schematically showing an active matrix substrate 300 according to an embodiment of the present invention.
  • FIG. (A) And (b) is process sectional drawing for demonstrating the method to manufacture 1st TFT10A and 2nd TFT10B of the active matrix substrate 300.
  • FIG. (A) And (b) is process sectional drawing for demonstrating the method to manufacture 1st TFT10A and 2nd TFT10B of the active matrix substrate 300.
  • FIG. It is process sectional drawing for demonstrating the method to manufacture 1st TFT10A with which the active-matrix board
  • FIG. 1 is a schematic diagram illustrating an example of a planar structure of an active matrix substrate 100 of the present embodiment.
  • the active matrix substrate 100 has a display area DR and an area FR (referred to as “non-display area” or “frame area”) other than the display area DR.
  • the display area DR is defined by a plurality of pixel areas PIX arranged in a matrix.
  • the pixel area PIX is an area corresponding to a pixel of the display device.
  • the pixel area PIX may be simply referred to as “pixel”.
  • the non-display area FR is an area that is located around the display area DR and does not contribute to display.
  • a plurality of gate bus lines GL (1) to GL (j) (j is an integer of 2 or more, hereinafter collectively referred to as “gate bus lines GL”) extending in the x direction (row direction);
  • a plurality of source bus lines SL (1) to SL (k) extending in the y direction (column direction) (k is an integer of 2 or more, hereinafter collectively referred to as “source bus line SL”) are formed.
  • Each pixel region PIX is, for example, a region surrounded by a pair of gate bus lines GL adjacent to each other and a pair of source bus lines SL adjacent to each other.
  • Each of the plurality of gate bus lines GL is connected to each terminal of the gate driver GD.
  • Each of the plurality of source bus lines SL is connected to each terminal of the source driver SD.
  • Peripheral circuits are arranged in the non-display area FR.
  • a gate driver GD for driving the gate bus line GL is integrally formed (monolithic), and a source driver SD for driving the source bus line SL is mounted.
  • a source switching (Source-Shared-Driving: SSD) circuit that drives the source bus line SL in a time-sharing manner may be further arranged.
  • FIG. 2 shows an equivalent circuit of each pixel region PIX. 2 is formed in the liquid crystal display device including the active matrix substrate 100 and is not formed only in the state of the active matrix substrate 100. However, for ease of explanation, the liquid crystal capacitance CLC is illustrated in FIG. Show.
  • Each pixel region PIX includes a thin film transistor (pixel TFT) Pt, a liquid crystal capacitor CLC, and an auxiliary capacitor Cs.
  • the pixel TFTPt is supplied with a gate signal (scanning signal) from the corresponding gate bus line GL and supplied with a source signal (display signal) from the corresponding source bus line SL.
  • Liquid crystal capacitor C LC includes a pixel electrode electrically connected to the drain electrode of the pixel TFTPt, a common electrode provided so as to face the pixel electrode, constituted by a liquid crystal layer positioned therebetween.
  • Auxiliary capacitor Cs is electrically connected in parallel to the liquid crystal capacitance C LC.
  • the common electrode is provided on the active matrix substrate 100.
  • the active matrix substrate 100 is used in a horizontal electric field mode such as an FFS (Fringe Field Switching) mode
  • the common electrode is provided on a counter substrate that is disposed to face the active matrix substrate 100 with a liquid crystal layer interposed therebetween.
  • the plurality of pixel areas PIX are scanned line-sequentially.
  • a display corresponding to the source signal supplied from the source bus line SL is displayed.
  • a voltage is applied to the pixel electrode via the pixel TFTPt.
  • charges corresponding to the display voltage are accumulated in the auxiliary capacitor Cs.
  • the pixel TFTPt is turned off, and the pixel TFTPt in the next pixel row is selected. While the remaining pixel rows are sequentially scanned, the voltage applied to the pixel electrode is substantially maintained by the charge accumulated in the auxiliary capacitor Cs.
  • 3A and 3B are a plan view and a cross-sectional view schematically showing the active matrix substrate 100, respectively.
  • the active matrix substrate 100 includes a substrate 1 and a plurality of oxide semiconductor TFTs 10 supported by the substrate 1.
  • 3A and 3B show a region corresponding to one oxide semiconductor TFT 10.
  • the oxide semiconductor TFT 10 has a lower gate electrode 2, a gate insulating layer 3, an oxide semiconductor layer 4, a source electrode 5 and a drain electrode 6.
  • the oxide semiconductor TFT 10 further includes an insulating layer 7 and an upper gate electrode 8.
  • the lower gate electrode 2 is provided on the substrate 1.
  • the gate insulating layer 3 covers the lower gate electrode 2.
  • the oxide semiconductor layer 4 is disposed on the gate insulating layer 3 and overlaps the lower gate electrode 2 through the gate insulating layer 3.
  • the oxide semiconductor layer 4 includes a channel region 4c, and a source contact region 4s and a drain contact region 4d located on both sides of the channel region 4c.
  • the source electrode 5 is in contact with the source contact region 4 s of the oxide semiconductor layer 4.
  • the drain electrode 6 is in contact with the drain contact region 4 d of the oxide semiconductor layer 4.
  • the insulating layer 7 covers the oxide semiconductor layer 4, the source electrode 5 and the drain electrode 6.
  • the upper gate electrode 8 is provided on the insulating layer 7 and overlaps the oxide semiconductor layer 4 with the insulating layer 7 interposed therebetween.
  • the oxide semiconductor TFT 10 in this embodiment includes the lower gate electrode 2 and the upper gate electrode 8. That is, the oxide semiconductor TFT 10 has a double gate structure.
  • the upper gate electrode 8 does not overlap the source electrode 5 when viewed from the normal direction of the substrate 1. That is, when viewed from the normal direction of the substrate 1, the end of the upper gate electrode 8 on the source electrode 5 side and the end of the source electrode 5 on the upper gate electrode 8 side are separated by a predetermined distance d1. Yes. Therefore, the oxide semiconductor layer 4 has a region of1 that overlaps the lower gate electrode 2 but does not overlap the upper gate electrode 8 next to the source contact region 4s.
  • the drain electrode 6 does not overlap the lower gate electrode 2 when viewed from the normal direction of the substrate 1. That is, when viewed from the normal direction of the substrate 1, the end of the drain electrode 6 on the lower gate electrode 2 side and the end of the lower gate electrode 2 on the drain electrode 6 side are separated by a predetermined distance d2. Yes. Therefore, the oxide semiconductor layer 4 has a region of2 that overlaps the upper gate electrode 8 but does not overlap the lower gate electrode 2 next to the drain contact region 4d.
  • FIG. 4 is a cross-sectional view showing an active matrix substrate 900 of a comparative example.
  • the oxide semiconductor TFT 910 of the active matrix substrate 900 of the comparative example has a double gate structure including the lower gate electrode 2 and the upper gate electrode 8 provided below and above the oxide semiconductor layer 4.
  • the source electrode 5 overlaps both the lower gate electrode 2 and the upper gate electrode 8 when viewed from the normal direction of the substrate 1.
  • the drain electrode 6 also overlaps both the lower gate electrode 2 and the upper gate electrode 8.
  • parasitic capacitance is formed between the source electrode 5 and the lower gate electrode 2 and between the source electrode 5 and the upper gate electrode 8, and the drain electrode 6 and the lower gate electrode. 2 and between the drain electrode 6 and the upper gate electrode 8 (both arrows in FIG. 4 indicate that a capacitance having a non-negligible magnitude is formed between the electrodes). Represent). Therefore, the parasitic capacitance is increased in the active matrix substrate 900 of the comparative example.
  • the signal supplied to the gate bus line GL and the source bus line SL is a rectangular wave, and it is necessary to input a necessary voltage to the pixel TFT at a necessary timing.
  • the on-time (horizontal scanning period) assigned to one pixel is shortened. Therefore, it is preferable that signal delay due to parasitic capacitance be suppressed as much as possible.
  • the parasitic capacitance increases as described above. Therefore, when the oxide semiconductor TFT 910 is used as a pixel TFT, for example, as shown in FIG. 5A, the gate signal is delayed (signal waveform becomes dull).
  • the active matrix substrate 100 of this embodiment when viewed from the normal direction of the substrate 1, the upper gate electrode 8 does not overlap the source electrode 5, and the drain electrode 6 does not overlap the lower gate electrode 2. There is no overlap. Accordingly, parasitic capacitance (capacitance) formed between the source electrode 5 and the upper gate electrode 8 and between the drain electrode 6 and the lower gate electrode 2 can be reduced. Therefore, signal delay (dull signal waveform) can be suppressed. For example, the delay of the gate signal can be suppressed as shown in FIG.
  • the capacitance formed between the upper gate electrode 8 and the source electrode 5 is 80% or less of the capacitance formed between the upper gate electrode 8 and the drain electrode 6. It is preferable that they are arranged as described above. Further, the drain electrode 6 has an electrostatic capacity formed between the drain electrode 6 and the lower gate electrode 2 of 80% or less of an electrostatic capacity formed between the source electrode 5 and the lower gate electrode 2. It is preferable to arrange so as to be.
  • the end of the upper gate electrode 8 on the source electrode 5 side and the source It is preferable that the end portion of the electrode 5 on the upper gate electrode 8 side is separated by 2 ⁇ m or more (that is, the width d1 of the region of1 is 2 ⁇ m or more).
  • the end of the drain electrode 6 on the lower gate electrode 2 side is preferably separated by 2 ⁇ m or more (that is, the width d2 of the region of2 is 2 ⁇ m).
  • the edge of the source electrode 5 and the edge of the lower gate electrode 2 may be substantially aligned (that is, the source electrode 5 and the lower gate electrode 2 may not substantially overlap), or the source electrode 5 may be It may overlap with the lower gate electrode 2.
  • the overlapping width between the source electrode 5 and the lower gate electrode 2 is preferably as small as possible.
  • FIGS. 6A to 6C and FIGS. 7A to 7C are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 100.
  • FIG. 6A to 6C and FIGS. 7A to 7C are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 100.
  • a lower gate electrode 2 is formed on a substrate 1.
  • the lower gate electrode 2 can be formed by depositing a conductive film by sputtering and then patterning the conductive film by a photolithography process.
  • a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • a conductive film (gate metal film) for forming the lower gate electrode 2 aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper
  • a film containing a metal such as (Cu) or gold (Au) or an alloy thereof, or a metal nitride thereof can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a film in which a Ti film, an Al film, and a Ti film are stacked in this order is used as the gate metal film.
  • the thickness of the lower gate electrode 2 is, for example, not less than 100 nm and not more than 500 nm.
  • a gate insulating layer 3 covering the lower gate electrode 2 is formed.
  • the gate insulating layer 3 can be formed by a CVD method.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is used as appropriate.
  • the gate insulating layer 3 may have a stacked structure.
  • a SiNx layer for preventing diffusion of impurities and the like from the substrate 1 may be formed as a lower layer on the substrate 1 side, and a SiO 2 layer for ensuring insulation may be formed thereon as an upper layer.
  • the thickness of the gate insulating layer 2 is, for example, not less than 150 nm and not more than 400 nm.
  • the oxide semiconductor layer 4 is formed on the gate insulating layer 3.
  • the island-shaped oxide semiconductor layer 4 can be formed by depositing an oxide semiconductor film by a sputtering method and then patterning the oxide semiconductor film by a photolithography process.
  • the oxide semiconductor layer 4 is formed so as to overlap the lower gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • the thickness of the oxide semiconductor layer 4 is, for example, not less than 10 nm and not more than 200 nm.
  • the source electrode 5 and the drain electrode 6 are formed on the gate insulating layer 3 and the oxide semiconductor layer 4.
  • the source electrode 5 and the drain electrode 6 can be formed by depositing a conductive film by a sputtering method and then patterning the conductive film by a photolithography process.
  • a conductive film (source metal film) for forming the source electrode 5 and the drain electrode 6 aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr ), A metal such as titanium (Ti), gold (Au), an alloy thereof, or a film containing a metal nitride thereof can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a film in which a Ti film (or Mo film), an Al film, and a Ti film (or Mo film) are stacked in this order is used as the source metal film.
  • the thickness of the source electrode 5 and the drain electrode 6 is, for example, not less than 100 nm and not more than 500 nm.
  • an insulating layer (passivation layer) 7 that covers the oxide semiconductor layer 4, the source electrode 5, and the drain electrode 6 is formed.
  • the insulating layer 7 can be formed by CVD.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the insulating layer 7 may have a stacked structure.
  • a SiO 2 layer as a lower layer may be formed on the substrate 1 side, and a SiNx layer as an upper layer may be formed thereon.
  • a layer containing oxygen for example, an oxide layer such as SiO 2
  • oxygen vacancies are excessively generated in the oxide semiconductor layer 4 due to entry of moisture or impurities from the outside. In this case, oxygen vacancies can be recovered by oxygen contained in the oxide layer.
  • the thickness of the insulating layer 7 is not less than 100 nm and not more than 500 nm, for example.
  • an upper gate electrode 8 is formed on the insulating layer 7.
  • the upper gate electrode 8 can be formed by depositing a conductive film by a sputtering method and then patterning the conductive film by a photolithography process.
  • an IZO film is used as the conductive film for forming the upper gate electrode 8, but the present invention is not limited to this.
  • an ITO film may be used, or aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), gold (Au).
  • a film containing a metal such as the above or an alloy thereof, or a metal nitride thereof may be used.
  • the thickness of the upper gate electrode 8 is, for example, not less than 10 nm and not more than 400 nm.
  • the active matrix substrate 100 including the oxide semiconductor TFT 10 can be obtained.
  • FIG. 8 shows another active matrix substrate 100A in the present embodiment.
  • the upper gate electrode 8 of the oxide semiconductor TFT 10 does not overlap the drain electrode 6 when viewed from the normal direction of the substrate 1. That is, when viewed from the normal direction of the substrate 1, the end of the upper gate electrode 8 on the drain electrode 6 side and the end of the drain electrode 6 on the upper gate electrode 8 side are separated by a predetermined distance d3. Yes. Therefore, the oxide semiconductor layer 4 has a region of3 that overlaps the lower gate electrode 2 but does not overlap the upper gate electrode 8 next to the drain contact region 4d.
  • the source electrode 5 does not overlap the lower gate electrode 2. That is, when viewed from the normal direction of the substrate 1, the end of the source electrode 5 on the lower gate electrode 2 side and the end of the lower gate electrode 2 on the source electrode 5 side are separated by a predetermined distance d4. Yes. Therefore, the oxide semiconductor layer 4 has a region of4 that overlaps the upper gate electrode 8 but does not overlap the lower gate electrode 2 next to the source contact region 4s.
  • the oxide semiconductor TFT 10 of the active matrix substrate 100A has a structure in which the source side and the drain side of the oxide semiconductor TFT 10 of the active matrix substrate 100 shown in FIG. 3 are inverted.
  • the parasitic capacitance (capacitance) formed between the drain electrode 6 and the upper gate electrode 8 and between the source electrode 5 and the lower gate electrode 2 can be reduced. Therefore, signal delay (dull signal waveform) can be suppressed.
  • the capacitance formed between the upper gate electrode 8 and the drain electrode 6 is 80% or less of the capacitance formed between the upper gate electrode 8 and the source electrode 5. It is preferable that they are arranged as described above.
  • the source electrode 5 has a capacitance formed between the source electrode 5 and the lower gate electrode 2 of 80% or less of the capacitance formed between the drain electrode 6 and the lower gate electrode 2. It is preferable to arrange so as to be.
  • the end of the upper gate electrode 8 on the drain electrode 6 side and the drain It is preferable that the end portion of the electrode 6 on the upper gate electrode 8 side is separated by 2 ⁇ m or more (that is, the width d3 of the region of3 is 2 ⁇ m or more).
  • the end of the source electrode 5 on the lower gate electrode 2 side and The lower gate electrode 2 is preferably separated from the end on the source electrode 5 side by 2 ⁇ m or more (that is, the width d4 of the region of4 is 2 ⁇ m).
  • the oxide semiconductor TFT 10 of the active matrix substrate 100 and 100A in the present embodiment can be suitably used as the pixel TFT Pt.
  • FIG. 9 shows an example of a cross-sectional structure when the oxide semiconductor TFT 10 of the active matrix substrate 100 is used as a pixel TFT.
  • an organic insulating layer (planarization layer) 9 is provided so as to cover the pixel TFT Pt (oxide semiconductor TFT 10), and a pixel electrode PE is provided on the organic insulating layer 9.
  • the pixel electrode PE is electrically connected to the drain electrode 6 of the pixel TFT Pt through a contact hole (not shown).
  • the organic insulating layer 9 is made of, for example, a photosensitive resin material.
  • the pixel electrode PE is made of a transparent conductive material (for example, IZO or ITO).
  • the upper gate electrode 8 may be formed of a transparent conductive material or may be formed of a metal material.
  • the active matrix substrate 100 and the oxide semiconductor TFT 10 of the 100A in the present embodiment may be used as a circuit TFT (TFT constituting a peripheral circuit).
  • FIG. 10 is a cross-sectional view schematically showing the active matrix substrate 200.
  • the active matrix substrate 200 will be described with a focus on differences from the active matrix substrate 100 shown in FIG.
  • the thickness t of the oxide semiconductor layer 4 of the oxide semiconductor TFT 10 is not more than a predetermined value. Specifically, the thickness t of the oxide semiconductor layer 4 is 10 ⁇ m or less.
  • the thickness t of the oxide semiconductor layer 4 is sufficiently small (10 ⁇ m or less as in the present embodiment), the effect of improving TFT characteristics by the double gate structure can be obtained more reliably.
  • this reason will be described with reference to FIGS. 11 (a) and 11 (b).
  • the thickness t of the oxide semiconductor layer 4 is large, as shown schematically in FIG. 11A, a portion of the oxide semiconductor layer 4 that actually functions as the channel region 4c (cross-hatching is added in the drawing). Part) is as if it is divided into two layers, and the desired effect of improving the characteristics may not be obtained.
  • the thickness t of the oxide semiconductor layer 4 is sufficiently small, there are two portions of the oxide semiconductor layer 4 that actually function as the channel region 4c, as schematically shown in FIG. Since the layers are not divided (that is, the excitation region by the lower gate electrode 2 and the excitation region by the upper gate electrode 8 are made common), a desired characteristic improvement effect can be obtained more reliably.
  • a demultiplexer circuit such as a source switching (Source Shared Driving: SSD) circuit monolithically in addition to a gate driver.
  • the SSD circuit is a circuit that distributes video data from one video signal line from each terminal of the source driver to a plurality of source bus lines.
  • the region (terminal portion / wiring forming region) in which the terminal portion and the wiring are arranged in the non-display region can be further narrowed.
  • the cost of the driver IC can be reduced.
  • a TFT constituting a driving circuit among circuit TFTs is called a “driving circuit TFT”, and a TFT used as a switching element in a demultiplexer circuit (SSD circuit) is called a “DMX circuit TFT”.
  • TFTs for DMX circuits are different from those required for TFTs for drive circuits, and it is difficult to achieve both.
  • an enhancement type TFT having a positive threshold voltage Vth is usually used for a drive circuit TFT used in a gate driver for the purpose of preventing circuit malfunction.
  • Vth positive threshold voltage
  • the enhancement type TFT it is difficult to further increase the on-current, and there is a possibility that the enhancement type TFT cannot be suitably applied to the DMX circuit TFT.
  • a plurality of oxide semiconductor TFTs having different characteristics can be separately formed on the same substrate.
  • the carrier concentration of the oxide semiconductor layer of the TFT for DMX circuit can be made higher than the carrier concentration of the oxide semiconductor layer of other TFTs such as the pixel TFT and the TFT for driving circuit.
  • the threshold voltage of the DMX circuit TFT can be further lowered while maintaining the TFT characteristics of the pixel TFT, the driving circuit TFT, and the like, so that the on-current of the DMX circuit TFT can be increased. Therefore, the characteristics required for the DMX circuit TFT and the characteristics required for the drive circuit TFT or the pixel TFT can be easily made compatible.
  • a plurality of first TFTs and a plurality of second TFTs formed using the same oxide semiconductor film are formed.
  • the first TFT and the second TFT have different characteristics.
  • the threshold voltage of the first TFT may be higher than the threshold voltage of the second TFT.
  • the first TFT includes, for example, a DMX circuit TFT constituting a demultiplexer circuit.
  • the second TFT includes, for example, a pixel TFT or a driving circuit TFT constituting the gate driver GD.
  • the second TFT may include both a driving circuit TFT and a pixel TFT.
  • FIG. 12 is a cross-sectional view illustrating the first TFT 10A and the second TFT 10B included in the active matrix substrate 300.
  • the first TFT 10A is a DMX circuit TFT
  • the second TFT 10B is a drive circuit TFT.
  • the first TFT 10A and the second TFT 10B are oxide semiconductor TFTs having a bottom gate structure having active layers formed from the same oxide semiconductor film.
  • the first TFT 10A has a lower gate electrode 2A, a gate insulating layer 3, an oxide semiconductor layer 4A, a source electrode 5A, a drain electrode 6A, an insulating layer 7, and an upper gate electrode 8A.
  • the oxide semiconductor layer 4A includes a channel region 4Ac.
  • the second TFT 10B includes a lower gate electrode 2B, a gate insulating layer 3, an oxide semiconductor layer 4B, a source electrode 5B, a drain electrode 6B, an insulating layer 7, and an upper gate electrode 8B.
  • the oxide semiconductor layer 4B includes a channel region 4Bc.
  • the planar shape, size, channel length L, channel width, and the like of each layer of the first TFT 10A and the second TFT 10B may be different from each other.
  • the oxide semiconductor layers 4A and 4B of the first TFT 10A and the second TFT 10B are formed from the same oxide semiconductor film.
  • the oxide semiconductor layers 4A and 4B may have the same composition ratio (In: Ga: Zn: O when the oxide semiconductor film is an In—Ga—Zn—O-based semiconductor film).
  • the oxide semiconductor layers 4A and 4B may have substantially the same thickness. “Having substantially the same thickness” means that the oxide semiconductor film is not partially thinned (or thickened) and is generated by, for example, a film formation process. Due to the film thickness distribution, the thicknesses of the oxide semiconductor layers 4A and 4B may be different.
  • the upper gate electrode 8A of the first TFT 10A does not overlap the source electrode 5A, and the drain electrode 6A of the first TFT 10A does not overlap the lower gate electrode 2A.
  • the upper gate electrode 8B of the second TFT 10B does not overlap the source electrode 5B, and the drain electrode 6B of the second TFT 10B does not overlap the lower gate electrode 2B. Therefore, also in the active matrix substrate 300 in the present embodiment, the parasitic capacitance can be reduced as in the active matrix substrate 100 in the first embodiment.
  • the carrier concentration (hereinafter referred to as “first carrier concentration”) Ca in the channel region 4Ac of the oxide semiconductor layer 4A of the first TFT 10A is the carrier concentration in the channel region 4Bc of the oxide semiconductor layer 4B of the second TFT 10B. (Hereinafter “second carrier concentration”) higher than Cb (Ca> Cb).
  • first carrier concentration the carrier concentration in the channel region 4Bc of the oxide semiconductor layer 4B of the second TFT 10B.
  • second carrier concentration higher than Cb (Ca> Cb).
  • the threshold voltage (hereinafter referred to as “first threshold voltage”) Vth ( a) becomes lower than the threshold voltage (hereinafter referred to as “second threshold voltage”) Vth (b) of the second TFT 10B (Vth (a) ⁇ Vth (b)).
  • first threshold voltage the threshold voltage
  • second threshold voltage the threshold voltage of the second TFT 10B
  • the first carrier concentration Ca and the second carrier concentration Cb can be measured using, for example, a Hall element. More specifically, Hall elements each including an oxide semiconductor layer formed by employing a process similar to that of the oxide semiconductor layers 4A and 4B included in the first TFT 10A and the second TFT 10B are respectively produced. The carrier concentration of the oxide semiconductor layer can be obtained. Further, by obtaining the relationship between the characteristics of the TFT including the oxide semiconductor layers 4A and 4B (for example, threshold voltage (Vth) and on-current) and the carrier concentration obtained from the corresponding Hall element, the carrier concentration and The relationship with TFT characteristics can be known.
  • Vth threshold voltage
  • the first TFT 10A may be a depletion type
  • the second TFT 10B may be an enhancement type.
  • the on-current of the first TFT 10A used as the DMX circuit TFT can be further improved.
  • the second TFT 10B is used as a driving circuit TFT, the occurrence of circuit malfunction can be suppressed, so that a decrease in yield can be suppressed.
  • the same oxide semiconductor film as the pixel TFT and the driving circuit TFT can be used to form a DMX circuit TFT having a threshold voltage Vth lower than those TFTs, that is, an increased on-current.
  • FIGS. 13A, 13 ⁇ / b> B, 14 ⁇ / b> A, and 14 ⁇ / b> B are process cross-sectional views for explaining an example of a method for manufacturing the first TFT 10 ⁇ / b> A and the second TFT 10 ⁇ / b> B on the substrate 1.
  • first region a region in which the first TFT 10A is formed
  • second region a region in which the second TFT 10B is formed
  • the lower gate electrodes 2A and 2B, the gate insulating layer 3, the oxide semiconductor layers 4A and 4B, the source electrodes 5A and 5B, and the drain electrodes 6A and 6B are sequentially formed on the substrate 1. Form. These steps can be performed in the same manner as the steps shown in FIGS. 6A to 7A.
  • a mask (resist layer) 51 that covers the second region R2 and has an opening on the first region R1 is formed.
  • the mask 51 has a shape that covers the channel region 4Bc of the oxide semiconductor layer 4B formed in the second region R2 and exposes the channel region 4Ac of the oxide semiconductor layer 4A formed in the first region R1. It only has to be.
  • plasma processing is performed from above the mask 51.
  • plasma 53 using a reducing gas a rare gas such as hydrogen gas or argon gas
  • the plasma 53 is applied to the oxide semiconductor layer 4A.
  • oxygen vacancies are generated and carrier electrons are generated, so that the carrier concentration (first carrier concentration) Ca of the channel region 4Ac can be increased.
  • the oxide semiconductor layer 4B is protected by the mask 51, it is not exposed to plasma, and its carrier concentration (second carrier concentration) Cb is maintained. Therefore, the first carrier concentration Ca can be made higher than the second carrier concentration Cb.
  • the second carrier concentration Cb of the channel region 4Bc of the second TFT 10B is, for example, 1 ⁇ 10 10 / cm 3 or more and 1 ⁇ 10 16 / cm 3 or less
  • the first carrier concentration Ca of the channel region 4Ac of the first TFT 10A is, for example, It may be 1 ⁇ 10 17 or more and 1 ⁇ 10 19 or less.
  • the first carrier concentration Ca may be not less than 10 times and not more than 1000 times the second carrier concentration Cb.
  • the plasma treatment for increasing the first carrier concentration Ca may be performed, for example, by setting the hydrogen gas flow rate to 100 to 1000 sccm, the substrate temperature to 200 to 300 ° C., the RF power to 100 to 200 W, and the pressure to 50 to 200 Pa. Good.
  • the plasma processing time may be, for example, 30 s to 200 s.
  • an annealing treatment is performed for 0.5 to 2 hours at a temperature of 200 ° C. to 300 ° C. in an air atmosphere.
  • the carrier concentration (first carrier concentration Ca) of the channel region 4Ac of the oxide semiconductor layer 4A can be controlled within the above range.
  • the oxide semiconductor layer 4B is protected from plasma by the mask (resist layer) 51, the carrier concentration (second carrier concentration Cb) can be kept low.
  • Japanese Patent Application Laid-Open No. 2008-40343 discloses that an oxide semiconductor layer is exposed to reducing plasma to reduce resistance and used as a conductor (for example, as a pixel electrode).
  • the plasma treatment is performed under such a condition that the resistance is not lowered (the carrier concentration is increased) so that the oxide semiconductor layer can be used as a conductor.
  • the oxide semiconductor layer can be prevented from becoming a conductor by shortening the plasma treatment time or by performing an annealing treatment under predetermined conditions after the plasma treatment.
  • the mask 51 is removed to form an insulating layer 7 that covers the oxide semiconductor layers 4A and 4B, the source electrodes 5A and 5B, and the drain electrodes 6A and 6B, as shown in FIG.
  • This step can be performed in the same manner as the step shown in FIG.
  • heat treatment is performed at a temperature of, for example, 200 ° C. or more and 400 ° C. or less in dry air or air.
  • the heat treatment time may be, for example, 1 to 2 hours. Accordingly, oxygen vacancies generated in the oxide semiconductor layers 4A and 4B by forming the insulating layer 7 can be reduced. Note that this heat treatment and the annealing treatment performed after the plasma treatment can be performed simultaneously.
  • upper gate electrodes 8A and 8B are formed on the insulating layer 7 as shown in FIG. This step can be performed in the same manner as the step shown in FIG. In this way, the first TFT 10A and the second TFT 10B can be manufactured.
  • the manufacturing method of 1st TFT10A and 2nd TFT10B of this embodiment is not limited above.
  • the step of increasing the carrier concentration of the channel region 4Ac of the oxide semiconductor layer 4A located in the first region R1 higher than the carrier concentration of the channel region 4Bc of the oxide semiconductor layer 4B located in the second region R2 is other than plasma treatment It may be performed by a method.
  • the carrier concentration of the channel region 4Ac can be increased by selectively supplying hydrogen to a portion of the insulating layer 7 located in the first region R1.
  • the first TFT 10A and the second TFT 10B included in the active matrix substrate of the present embodiment have the same configuration as the first TFT 10A and the second TFT 10B shown in FIG.
  • the carrier concentration of the channel region 4Ac of the first TFT 10A is made to be higher than the carrier concentration of the channel region 4Bc of the second TFT 10B. Is different from that of the third embodiment.
  • FIG. 15 is a cross-sectional view for explaining a method of manufacturing the first TFT 10A and the second TFT 10B in the present embodiment.
  • gate electrodes 2A and 2B, a gate insulating layer 3, oxide semiconductor layers 4A and 4B, source electrodes 5A and 5B, and drain electrodes 6A and 6B are sequentially formed in each of the first region R1 and the second region R2. These steps can be performed in the same manner as the steps shown in FIGS. 6A to 7A.
  • an oxygen-donating layer (as an insulating layer 7) is formed on the oxide semiconductor layers 4A and 4B, the source electrodes 5A and 5B, and the drain electrodes 6A and 6B.
  • a silicon oxide layer is formed.
  • a mask (resist layer) 51 that covers the second region R2 and has an opening on the first region R1 is formed.
  • plasma processing is performed from above the mask 51.
  • plasma 53 using a reducing gas such as hydrogen gas is irradiated in a plasma CVD apparatus.
  • hydrogen is introduced into the first portion 7A of the insulating layer 7 located in the first region R1. Since the second portion 7B located in the second region R2 of the insulating layer 7 is protected by the mask 51, introduction of hydrogen is suppressed. Accordingly, the first portion 7A located on the first TFT 10A in the insulating layer 7 contains hydrogen at a higher concentration than the second portion 7B located on the second TFT 10B.
  • the plasma treatment may be performed, for example, by setting the hydrogen gas flow rate to 100 to 1000 sccm, the substrate temperature to 200 to 300 ° C., the RF power to 100 to 1000 W, and the pressure to 50 to 200 Pa.
  • the plasma processing time may be, for example, 30 s to 600 s.
  • heat treatment is performed at a temperature of 200 to 400 ° C. (preferably 200 to 300 ° C.) for 0.5 to 2 hours (preferably 1 to 2 hours) in dry air or air. . Due to the heat treatment, part of the hydrogen supplied to the first portion 7A of the insulating layer 7 diffuses to the oxide semiconductor layer 4A. For this reason, in the channel region 4Ac in contact with the first portion 7A, oxygen deficiency occurs due to reduction by hydrogen, and the carrier concentration increases. As a result, the first carrier concentration Ca of the channel region 4Ac can be made higher than the second carrier concentration Cb of the channel region 4Bc.
  • the first carrier concentration Ca may be, for example, 1 ⁇ 10 17 or more and 1 ⁇ 10 19 or less. Further, the first carrier concentration Ca may be not less than 10 times and not more than 1000 times the second carrier concentration Cb.
  • the first carrier concentration Ca can be controlled by, for example, plasma processing conditions for the first portion 7A of the insulating layer 7. For example, the first carrier concentration Ca can be controlled within the above range by performing the plasma treatment under the above-described conditions and then performing the heat treatment at a temperature of 200 to 300 ° C., for example.
  • the method of supplying hydrogen to the insulating layer 7 is not limited to plasma treatment, and may be an ion doping method.
  • the first TFT 10A in the third and fourth embodiments can be suitably used as, for example, a switching element (DMX circuit TFT) of the demultiplexer circuit DMX provided in the peripheral region of the display device.
  • DMX circuit TFT switching element
  • DMX circuit TFT switching element of the demultiplexer circuit DMX provided in the peripheral region of the display device.
  • FIG. 16 is a diagram for explaining the configuration and operation of the demultiplexer circuit DMX.
  • a demultiplexer circuit DMX is disposed between the source driver SD and the display area DR.
  • the demultiplexer circuit DMX includes a plurality of unit circuits U (1) to U (i) (i is an integer greater than or equal to 2) (hereinafter, may be collectively referred to as “unit circuit U”).
  • the demultiplexer circuit DMX and the source driver SD are controlled by the control circuit 150 provided in the non-display area FR.
  • Each of the output pins PIN of the source driver SD is connected to one of a plurality of video signal lines DO (1) to DO (i) (sometimes collectively referred to as “video signal lines DO”).
  • a unit circuit U is provided for each video signal line between the video signal line DO and the grouped source bus lines SL. The unit circuit U distributes video data from one video signal line DO to n source bus lines SL.
  • the Nth video signal line is DO (N) (N is an integer from 1 to i), and the video signal line DO (N).
  • the unit circuit U and the source bus line SL associated with are U (N), SL (N ⁇ 1) to SL (Mn), respectively.
  • Each unit circuit U (N) includes n branch wirings B1 to Bn connected to the video signal line DO (N), n control signal lines SW1 to SWn, and n DMX circuit TFTs 10A ( 1) to 10A (n) (hereinafter may be collectively referred to as “DMX circuit TFT 10A”).
  • the control signal lines SW1 to SWn are connected to the control circuit 150.
  • the DMX circuit TFT 10A functions as a selection switch.
  • the gate electrode of the DMX circuit TFT 10A is electrically connected to a corresponding one of the control signal lines SW1 to SWn.
  • the source electrode of the DMX circuit TFT 10A is electrically connected to a corresponding one of the branch lines B1 to Bn.
  • the drain electrode of the DMX circuit TFT 10A is connected to one corresponding source bus line among the source bus lines SL (N-1) to SL (N-3).
  • a selection signal is supplied from the control signal lines SW1 to SW3 to the gate electrode of the DMX circuit TFT 10A.
  • the selection signal defines the ON period of the selection switch in the same group, and is synchronized with the time-series signal output from the source driver SD.
  • the unit circuit U (N) transfers the data potential obtained by time-sharing the output of the video signal line DO (N) to the plurality of source bus lines SL (N ⁇ 1) to source bus lines SL (Nn). Write in time series (time division drive). As a result, the number of output pins PIN of the source driver SD can be reduced, so that the area of the non-display region FR can be further reduced (narrowed frame).
  • the oxide semiconductor included in the oxide semiconductor layer 4 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 4 (4A, 4B) may contain, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layer 4 (4A, 4B) includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 4 (4A, 4B) may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 7 (or 7A and 7B) includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, and an In—Zn—O based semiconductor.
  • Zn-Ti-O semiconductor Cd-Ge-O semiconductor, Cd-Pb-O semiconductor, CdO (cadmium oxide), Mg-Zn-O semiconductor, In-Ga-Sn-O semiconductor, In -Ga-O semiconductor, Zr-In-Zn-O semiconductor, Hf-In-Zn-O semiconductor, Al-Ga-Zn-O semiconductor, Ga-Zn-O semiconductor, etc. Good.
  • the embodiment of the present invention can be suitably applied to an active matrix substrate including an oxide semiconductor TFT.
  • active matrix substrates include liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers, and semiconductors. It is applied to various electronic devices such as a memory.

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Abstract

本発明の実施形態によるアクティブマトリクス基板は、基板と、基板に支持された複数の酸化物半導体ＴＦＴとを備える。各酸化物半導体ＴＦＴは、基板上に設けられた下部ゲート電極と、下部ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に配置された酸化物半導体層と、酸化物半導体層のソースコンタクト領域に接するソース電極と、酸化物半導体層のドレインコンタクト領域に接するドレイン電極と、酸化物半導体層、ソース電極およびドレイン電極を覆う絶縁層と、絶縁層上に設けられた上部ゲート電極とを有する。基板の法線方向から見たとき、上部ゲート電極は、ソース電極およびドレイン電極のうちの一方である第１電極に重なっておらず、且つ、ソース電極およびドレイン電極のうちの他方である第２電極は、下部ゲート電極に重なっていない。

Description

アクティブマトリクス基板および表示装置
　本発明は、アクティブマトリクス基板に関し、特に、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた表示装置にも関する。
　画素ごとにスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の領域も画素と呼ぶことがある。また、アクティブマトリクス基板の各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶ。
　アクティブマトリクス基板に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。この場合、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）の移動度は、アモルファスシリコンよりも高い（約２０倍）が、現状では多結晶シリコンよりも低い。このため、酸化物半導体ＴＦＴを画素ＴＦＴとして用いると、多結晶シリコンＴＦＴを用いる場合よりも、オン電流が減少する可能性がある。オン電流を増加させるために、例えば、酸化物半導体ＴＦＴに「ダブルゲート構造」を採用することが考えられる。本明細書では、酸化物半導体層の基板側および基板と反対側にそれぞれゲート電極が配置された構造を「ダブルゲート構造」と呼ぶ。また、酸化物半導体層の基板側に配置されたゲート電極を「下部ゲート電極」、酸化物半導体層の上方に配置されたゲート電極を「上部ゲート電極」と呼ぶ。
　ダブルゲート構造を有する酸化物半導体ＴＦＴを備えたアクティブマトリクス基板は、例えば、特許文献１および２に開示されている。
国際公開第２０１６／０７６１６８号 特開２０１６－１８４７３９号公報
　しかしながら、ダブルゲート構造の酸化物半導体ＴＦＴは、ＴＦＴ特性が向上（オン電流が増加）するものの、その構造上、寄生容量が大きくなるので、実用化が難しい。寄生容量が大きくなるのは、下部ゲート電極とソース・ドレイン電極との間、および、上部ゲート電極とソース・ドレイン電極との間のそれぞれに寄生容量（静電容量）が形成されるからである。
　なお、特許文献２には、下部ゲート電極および上部ゲート電極の電位を調節することにより、酸化物半導体ＴＦＴの電気特性を制御する技術が開示されている。特許文献２の技術によれば、電気特性の異なる酸化物半導体ＴＦＴを同一基板上に作製することができる。しかしながら、特許文献２には、上述したような問題（寄生容量の増大）に関する言及はなく、特許文献２の技術を用いて作製された酸化物半導体ＴＦＴにおいても、寄生容量が大きいという問題が存在する。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、ダブルゲート構造を有する酸化物半導体ＴＦＴの寄生容量を低減させることにある。
　本発明の実施形態によるアクティブマトリクス基板は、複数の画素領域によって規定される表示領域を有し、基板と、前記基板に支持された複数の酸化物半導体ＴＦＴとを備えたアクティブマトリクス基板であって、前記複数の酸化物半導体ＴＦＴのそれぞれは、前記基板上に設けられた下部ゲート電極と、前記下部ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置され、前記ゲート絶縁層を介して前記下部ゲート電極に重なる酸化物半導体層であって、チャネル領域と、チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極と、前記酸化物半導体層の前記ドレインコンタクト領域に接するドレイン電極と、前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆う絶縁層と、前記絶縁層上に設けられ、前記酸化物半導体層に前記絶縁層を介して重なる上部ゲート電極と、を有し、前記基板の法線方向から見たとき、前記上部ゲート電極は、前記ソース電極および前記ドレイン電極のうちの一方である第１電極に重なっておらず、且つ、前記ソース電極および前記ドレイン電極のうちの他方である第２電極は、前記下部ゲート電極に重なっていない。
　ある実施形態において、前記上部ゲート電極は、前記上部ゲート電極と前記第１電極との間に形成される静電容量が、前記上部ゲート電極と前記第２電極との間に形成される静電容量の８０％以下となるように配置されており、前記第２電極は、前記第２電極と前記下部ゲート電極との間に形成される静電容量が、前記第１電極と前記下部ゲート電極との間に形成される静電容量の８０％以下となるように配置されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記上部ゲート電極の前記第１電極側の端部と、前記第１電極の前記上部ゲート電極側の端部とは、２μｍ以上離隔している。
　ある実施形態において、前記基板の法線方向から見たとき、前記第２電極の前記下部ゲート電極側の端部と、前記下部ゲート電極の前記第２電極側の端部とは、２μｍ以上離隔している。
　ある実施形態において、前記酸化物半導体層の厚さは、１０μｍ以下である。
　ある実施形態において、前記複数の酸化物半導体ＴＦＴは、前記複数の画素領域に設けられた複数の画素ＴＦＴを含む。
　ある実施形態において、前記アクティブマトリクス基板は、前記表示領域の周辺に設けられた非表示領域を有し、前記非表示領域に設けられた周辺回路を備え、前記複数の酸化物半導体ＴＦＴは、前記非表示領域に設けられ、前記周辺回路に含まれる複数の第１ＴＦＴと、前記表示領域または前記非表示領域に設けられた複数の第２ＴＦＴとを含み、前記複数の第１ＴＦＴの前記酸化物半導体層と、前記複数の第２ＴＦＴの前記酸化物半導体層とは、同一の酸化物半導体膜から形成されており、前記複数の第１ＴＦＴの前記チャネル領域におけるキャリア濃度は、前記複数の第２ＴＦＴの前記チャネル領域におけるキャリア濃度よりも高い。
　ある実施形態において、前記複数の第１ＴＦＴの前記チャネル領域におけるキャリア濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下である。
　ある実施形態において、前記複数の第１ＴＦＴの前記チャネル領域におけるキャリア濃度は、前記複数の第２ＴＦＴの前記チャネル領域におけるキャリア濃度の１０倍以上１０００倍以下である。
　ある実施形態において、前記絶縁層は、前記複数の第１ＴＦＴの前記チャネル領域および前記複数の第２ＴＦＴの前記チャネル領域に接する酸化シリコン層を含み、前記酸化シリコン層のうち前記複数の第１ＴＦＴ上に位置する第１部分は、前記複数の第２ＴＦＴ上に位置する第２部分よりも高い濃度で水素を含む。
　ある実施形態において、前記複数の第１ＴＦＴの閾値電圧は、前記複数の第２ＴＦＴの閾値電圧よりも低い。
　ある実施形態において、前記複数の第１ＴＦＴの閾値電圧は負であり、前記複数の第２ＴＦＴの閾値電圧は正である。
　ある実施形態において、前記複数の第２ＴＦＴは、前記複数の画素領域に配置された複数の画素ＴＦＴを含む。
　ある実施形態において、本発明によるアクティブマトリクス基板は、前記非表示領域に設けられた駆動回路をさらに備え、前記複数の第２ＴＦＴは、前記駆動回路を構成するＴＦＴを含む。
　ある実施形態において、前記周辺回路は、デマルチプレクサ回路である。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　本発明の実施形態による表示装置は、上述したいずれかの構成を有するアクティブマトリクス基板を備える。
　本発明の実施形態によると、ダブルゲート構造を有する酸化物半導体ＴＦＴの寄生容量を低減させることができる。
本発明の実施形態によるアクティブマトリクス基板１００の平面構造の一例を示す概略図である。 アクティブマトリクス基板１００の画素領域ＰＩＸの等価回路図である。 （ａ）および（ｂ）は、アクティブマトリクス基板１００を模式的に示す平面図および断面図である。 比較例のアクティブマトリクス基板９００を示す断面図である。 （ａ）は、比較例のアクティブマトリクス基板９００におけるゲート信号の波形を示す図であり、（ｂ）は、アクティブマトリクス基板１００におけるゲート信号の波形を示す図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００の製造工程を示す工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００の製造工程を示す工程断面図である。 本発明の実施形態によるアクティブマトリクス基板１００Ａを模式的に示す断面図である。 酸化物半導体ＴＦＴ１０が画素ＴＦＴである場合の断面構造の例を示す図である。 本発明の実施形態によるアクティブマトリクス基板２００を模式的に示す断面図である。 （ａ）および（ｂ）は、酸化物半導体層４の厚さｔが小さいことにより得られる効果を説明するための図である。 本発明の実施形態によるアクティブマトリクス基板３００を模式的に示す断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板３００の第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造する方法を説明するための工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板３００の第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造する方法を説明するための工程断面図である。 実施形態４におけるアクティブマトリクス基板が備える第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造する方法を説明するための工程断面図である。 デマルチプレクサ回路ＤＭＸの構成および動作を説明するための図である。
　（実施形態１）
　以下、図面を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。以下では、ゲートドライバがモノリシックに形成され、ソースドライバが実装されたアクティブマトリクス基板を例に説明を行う。
　まず、アクティブマトリクス基板の構造の概略を説明する。図１は、本実施形態のアクティブマトリクス基板１００の平面構造の一例を示す概略図である。
　アクティブマトリクス基板１００は、図１に示すように、表示領域ＤＲと、表示領域ＤＲ以外の領域（「非表示領域」または「額縁領域」と呼ばれる）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された複数の画素領域ＰＩＸによって規定される。画素領域ＰＩＸは、表示装置の画素に対応する領域である。画素領域ＰＩＸを単に「画素」と呼ぶこともある。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
　表示領域ＤＲには、ｘ方向（行方向）に延びる複数のゲートバスラインＧＬ（１）～ＧＬ（ｊ）（ｊは２以上の整数、以下、「ゲートバスラインＧＬ」と総称する）と、ｙ方向（列方向）に延びる複数のソースバスラインＳＬ（１）～ＳＬ（ｋ）（ｋは２以上の整数、以下、「ソースバスラインＳＬ」と総称する）とが形成されている。各画素領域ＰＩＸは、例えば、互いに隣接する一対のゲートバスラインＧＬおよび互いに隣接する一対のソースバスラインＳＬで囲まれた領域である。複数のゲートバスラインＧＬのそれぞれは、ゲートドライバＧＤの各端子に接続されている。複数のソースバスラインＳＬのそれぞれは、ソースドライバＳＤの各端子に接続されている。
　非表示領域ＦＲには、周辺回路が配置されている。具体的には、非表示領域ＦＲには、ゲートバスラインＧＬを駆動するゲートドライバＧＤが一体的（モノリシック）に形成されており、ソースバスラインＳＬを駆動するソースドライバＳＤが実装されている。なお、非表示領域ＦＲには、ソースバスラインＳＬを時分割で駆動するソース切替（Source Shared Driving：ＳＳＤ）回路などがさらに配置されていてもよい。
　図２に、各画素領域ＰＩＸの等価回路を示す。なお、図２中に示す液晶容量ＣＬＣは、アクティブマトリクス基板１００を備えた液晶表示装置において形成されるものであり、アクティブマトリクス基板１００のみの状態では形成されないが、説明のわかりやすさのために図示している。
　各画素領域ＰＩＸは、薄膜トランジスタ（画素ＴＦＴ）Ｐｔと、液晶容量ＣＬＣと、補助容量Ｃｓとを有する。画素ＴＦＴＰｔは、対応するゲートバスラインＧＬからゲート信号（走査信号）を供給され、対応するソースバスラインＳＬからソース信号（表示信号）を供給される。液晶容量ＣＬＣは、画素ＴＦＴＰｔのドレイン電極に電気的に接続された画素電極と、画素電極に対向するように設けられた共通電極と、これらの間に位置する液晶層とによって構成される。補助容量Ｃｓは、液晶容量ＣＬＣに電気的に並列に接続されている。アクティブマトリクス基板１００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの液晶表示装置に用いる場合には、共通電極は、アクティブマトリクス基板１００に設けられる。これに対し、アクティブマトリクス基板１００を、縦電界モードの液晶表示装置に用いる場合には、共通電極は、アクティブマトリクス基板１００とは液晶層を挟んで対向して配置される対向基板に設けられる。
　複数の画素領域ＰＩＸは、線順次に走査される。ある画素行に設けられているすべての画素ＴＦＴＰｔが、ゲートバスラインＧＬから供給されるゲート信号によってオン状態になる（選択される）と、ソースバスラインＳＬから供給されるソース信号に対応する表示電圧が画素ＴＦＴＰｔを介して画素電極に印加される。また、このとき、補助容量Ｃｓには、表示電圧に応じた電荷が蓄積される。１画素行分の充電が終了すると、画素ＴＦＴＰｔはオフ状態になり、次の画素行の画素ＴＦＴＰｔが選択される。残りの画素行が順次走査される間、画素電極に印加された電圧は、補助容量Ｃｓに蓄積された電荷によってほぼ維持される。
　続いて、図３（ａ）および（ｂ）を参照しながら、アクティブマトリクス基板１００のより具体的な構成を説明する。図３（ａ）および（ｂ）は、それぞれアクティブマトリクス基板１００を模式的に示す平面図および断面図である。
　アクティブマトリクス基板１００は、基板１と、基板１に支持された複数の酸化物半導体ＴＦＴ１０とを備える。図３（ａ）および（ｂ）には、１つの酸化物半導体ＴＦＴ１０に対応する領域を示している。
　酸化物半導体ＴＦＴ１０は、下部ゲート電極２、ゲート絶縁層３、酸化物半導体層４、ソース電極５およびドレイン電極６を有する。酸化物半導体ＴＦＴ１０は、さらに、絶縁層７および上部ゲート電極８を有する。
　下部ゲート電極２は、基板１上に設けられている。ゲート絶縁層３は、下部ゲート電極２を覆っている。
　酸化物半導体層４は、ゲート絶縁層３上に配置されており、ゲート絶縁層３を介して下部ゲート電極２に重なる。酸化物半導体層４は、チャネル領域４ｃと、チャネル領域４ｃの両側に位置するソースコンタクト領域４ｓおよびドレインコンタクト領域４ｄとを含む。
　ソース電極５は、酸化物半導体層４のソースコンタクト領域４ｓに接している。ドレイン電極６は、酸化物半導体層４のドレインコンタクト領域４ｄに接している。
　絶縁層７は、酸化物半導体層４、ソース電極５およびドレイン電極６を覆っている。上部ゲート電極８は、絶縁層７上に設けられており、酸化物半導体層４に絶縁層７を介して重なっている。
　上述したように、本実施形態における酸化物半導体ＴＦＴ１０は、下部ゲート電極２および上部ゲート電極８を有する。つまり、酸化物半導体ＴＦＴ１０は、ダブルゲート構造を有する。
　酸化物半導体ＴＦＴ１０では、基板１の法線方向から見たとき、上部ゲート電極８は、ソース電極５に重なっていない。つまり、基板１の法線方向から見たとき、上部ゲート電極８のソース電極５側の端部と、ソース電極５の上部ゲート電極８側の端部とは、所定の距離ｄ１だけ離隔している。そのため、酸化物半導体層４は、ソースコンタクト領域４ｓの隣に、下部ゲート電極２に重なるが上部ゲート電極８には重ならない領域ｏｆ１を有する。
　また、酸化物半導体ＴＦＴ１０では、基板１の法線方向から見たとき、ドレイン電極６は、下部ゲート電極２に重なっていない。つまり、基板１の法線方向から見たとき、ドレイン電極６の下部ゲート電極２側の端部と、下部ゲート電極２のドレイン電極６側の端部とは、所定の距離ｄ２だけ離隔している。そのため、酸化物半導体層４は、ドレインコンタクト領域４ｄの隣に、上部ゲート電極８に重なるが下部ゲート電極２には重ならない領域ｏｆ２を有する。
　本実施形態における酸化物半導体ＴＦＴ１０は、このような構成を有していることにより、寄生容量を低減することができる。以下、この理由をより詳しく説明する。図４は、比較例のアクティブマトリクス基板９００を示す断面図である。
　比較例のアクティブマトリクス基板９００の酸化物半導体ＴＦＴ９１０は、酸化物半導体層４の下方および上方に設けられた下部ゲート電極２および上部ゲート電極８を含むダブルゲート構造を有する。ただし、アクティブマトリクス基板９００では、本実施形態のアクティブマトリクス基板１００とは異なり、基板１の法線方向から見たとき、ソース電極５が下部ゲート電極２および上部ゲート電極８の両方と重なっているとともに、ドレイン電極６も下部ゲート電極２および上部ゲート電極８の両方と重なっている。
　そのため、比較例のアクティブマトリクス基板９００では、ソース電極５と下部ゲート電極２との間およびソース電極５と上部ゲート電極８との間に寄生容量が形成されるとともに、ドレイン電極６と下部ゲート電極２との間およびドレイン電極６と上部ゲート電極８との間に寄生容量が形成される（図４中の両矢印は、電極間に無視できない大きさの静電容量が形成されていることを表している）。そのため、比較例のアクティブマトリクス基板９００では、寄生容量が大きくなってしまう。
　ゲートバスラインＧＬやソースバスラインＳＬに供給される信号は、矩形波であり、必要な電圧を必要なタイミングで画素ＴＦＴに入力する必要がある。近年の液晶表示装置の高精細化や大面積化に伴い、１つの画素に割り当てられるオン時間（水平走査期間）は短くなっている。そのため、寄生容量による信号の遅延は、極力抑えられることが好ましい。しかしながら、比較例のアクティブマトリクス基板９００では、上述したように寄生容量が大きくなる。そのため、酸化物半導体ＴＦＴ９１０を画素ＴＦＴとして用いると、例えば図５（ａ）に示すように、ゲート信号が遅延して（信号波形が鈍って）しまう。
　これに対し、本実施形態のアクティブマトリクス基板１００では、基板１の法線方向から見たとき、上部ゲート電極８はソース電極５に重なっておらず、また、ドレイン電極６は下部ゲート電極２に重なっていない。従って、ソース電極５と上部ゲート電極８との間、および、ドレイン電極６と下部ゲート電極２との間に形成される寄生容量（静電容量）を低減することができる。そのため、信号の遅延（信号波形の鈍り）を抑制することができる。例えば、図５（ｂ）に示すように、ゲート信号の遅延を抑制することができる。
　上部ゲート電極８は、上部ゲート電極８とソース電極５との間に形成される静電容量が、上部ゲート電極８とドレイン電極６との間に形成される静電容量の８０％以下となるように配置されることが好ましい。また、ドレイン電極６は、ドレイン電極６と下部ゲート電極２との間に形成される静電容量が、ソース電極５と下部ゲート電極２との間に形成される静電容量の８０％以下となるように配置されることが好ましい。
　上部ゲート電極８とソース電極５との間の静電容量を十分に小さくする観点からは、基板１の法線方向から見たとき、上部ゲート電極８のソース電極５側の端部と、ソース電極５の上部ゲート電極８側の端部とが、２μｍ以上離隔している（つまり領域ｏｆ１の幅ｄ１が２μｍ以上である）ことが好ましい。
　また、ドレイン電極６と下部ゲート電極２との間の静電容量を十分に小さくする観点からは、基板１の法線方向から見たとき、ドレイン電極６の下部ゲート電極２側の端部と、下部ゲート電極２のドレイン電極６側の端部とは、２μｍ以上離隔している（つまり領域ｏｆ２の幅ｄ２が２μｍである）ことが好ましい。
　なお、ソース電極５のエッジと下部ゲート電極２のエッジとがほぼ整合していてもよいし（つまりソース電極５と下部ゲート電極２とがほとんど重なっていなくてもよいし）、ソース電極５が下部ゲート電極２に重なっていてもよい。ただし、寄生容量を小さくする観点からは、ソース電極５と下部ゲート電極２との重なり幅は、なるべく小さいことが好ましい。
　図６および図７を参照しながら、本実施形態のアクティブマトリクス基板１００の製造方法を説明する。図６（ａ）～（ｃ）および図７（ａ）～（ｃ）は、アクティブマトリクス基板１００の製造工程を示す工程断面図である。
　まず、図６（ａ）に示すように、基板１上に、下部ゲート電極２を形成する。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、下部ゲート電極２を形成することができる。
　基板１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。下部ゲート電極２を形成するための導電膜（ゲートメタル膜）としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、金（Ａｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ゲートメタル膜として、Ｔｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した膜を用いる。下部ゲート電極２の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　次に、図６（ｂ）に示すように、下部ゲート電極２を覆うゲート絶縁層３を形成する。例えばＣＶＤ法により、ゲート絶縁層３を形成することができる。ゲート絶縁層３としては、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層３は、積層構造を有していてもよい。例えば、基板１側に下層として、基板１からの不純物等の拡散防止のためのＳｉＮｘ層を形成し、その上に上層として、絶縁性を確保するためのＳｉＯ２層を形成してもよい。ゲート絶縁層２の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。
　続いて、図６（ｃ）に示すように、ゲート絶縁層３上に、酸化物半導体層４を形成する。例えば、スパッタ法により酸化物半導体膜を堆積した後、フォトリソグラフィプロセスにより酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層４を形成することができる。酸化物半導体層４は、ゲート絶縁層３を介して下部ゲート電極２に重なるように形成される。ここでは、酸化物半導体層４として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成比を有するＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層を形成する。酸化物半導体層４の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。
　次に、図７（ａ）に示すように、ゲート絶縁層３および酸化物半導体層４上に、ソース電極５およびドレイン電極６を形成する。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、ソース電極５およびドレイン電極６を形成することができる。ソース電極５およびドレイン電極６を形成するための導電膜（ソースメタル膜）としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ソースメタル膜として、Ｔｉ膜（またはＭｏ膜）、Ａｌ膜およびＴｉ膜（またはＭｏ膜）をこの順で積層した膜を用いる。ソース電極５およびドレイン電極６の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　続いて、図７（ｂ）に示すように、酸化物半導体層４、ソース電極５およびドレイン電極６を覆う絶縁層（パッシベーション層）７を形成する。例えばＣＶＤ法により、絶縁層７を形成することができる。絶縁層７としては、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。絶縁層７は、積層構造を有していてもよい。例えば、基板１側に下層としてＳｉＯ２層、その上に上層としてＳｉＮｘ層を形成してもよい。酸化物半導体層４と接する下層に、酸素を含む層（例えばＳｉＯ２などの酸化物層）を用いると、外部からの水分や不純物の侵入などによって酸化物半導体層４に過度に酸素欠損が生じた場合にも、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となる。絶縁層７の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　その後、図７（ｃ）に示すように、絶縁層７上に、上部ゲート電極８を形成する。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、上部ゲート電極８を形成することができる。ここでは、上部ゲート電極８を形成するための導電膜として、ＩＺＯ膜を用いるが、これに限定されるものではない。例えば、ＩＴＯ膜を用いてもよいし、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、金（Ａｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を用いてもよい。上部ゲート電極８の厚さは、例えば１０ｎｍ以上４００ｎｍ以下である。
　このようにして、酸化物半導体ＴＦＴ１０を備えたアクティブマトリクス基板１００を得ることができる。
　図８に、本実施形態における他のアクティブマトリクス基板１００Ａを示す。図８に示すアクティブマトリクス基板１００Ａでは、基板１の法線方向から見たとき、酸化物半導体ＴＦＴ１０の上部ゲート電極８は、ドレイン電極６に重なっていない。つまり、基板１の法線方向から見たとき、上部ゲート電極８のドレイン電極６側の端部と、ドレイン電極６の上部ゲート電極８側の端部とは、所定の距離ｄ３だけ離隔している。そのため、酸化物半導体層４は、ドレインコンタクト領域４ｄの隣に、下部ゲート電極２に重なるが上部ゲート電極８には重ならない領域ｏｆ３を有する。
　また、基板１の法線方向から見たとき、ソース電極５は、下部ゲート電極２に重なっていない。つまり、基板１の法線方向から見たとき、ソース電極５の下部ゲート電極２側の端部と、下部ゲート電極２のソース電極５側の端部とは、所定の距離ｄ４だけ離隔している。そのため、酸化物半導体層４は、ソースコンタクト領域４ｓの隣に、上部ゲート電極８に重なるが下部ゲート電極２には重ならない領域ｏｆ４を有する。
　このように、アクティブマトリクス基板１００Ａの酸化物半導体ＴＦＴ１０は、図３に示したアクティブマトリクス基板１００の酸化物半導体ＴＦＴ１０のソース側とドレイン側とを反転させた構造を有する。
　アクティブマトリクス基板１００Ａでは、ドレイン電極６と上部ゲート電極８との間、および、ソース電極５と下部ゲート電極２との間に形成される寄生容量（静電容量）を低減することができる。そのため、信号の遅延（信号波形の鈍り）を抑制することができる。
　上部ゲート電極８は、上部ゲート電極８とドレイン電極６との間に形成される静電容量が、上部ゲート電極８とソース電極５との間に形成される静電容量の８０％以下となるように配置されることが好ましい。また、ソース電極５は、ソース電極５と下部ゲート電極２との間に形成される静電容量が、ドレイン電極６と下部ゲート電極２との間に形成される静電容量の８０％以下となるように配置されることが好ましい。
　上部ゲート電極８とドレイン電極６との間の静電容量を十分に小さくする観点からは、基板１の法線方向から見たとき、上部ゲート電極８のドレイン電極６側の端部と、ドレイン電極６の上部ゲート電極８側の端部とが、２μｍ以上離隔している（つまり領域ｏｆ３の幅ｄ３が２μｍ以上である）ことが好ましい。
　また、ソース電極５と下部ゲート電極２との間の静電容量を十分に小さくする観点からは、基板１の法線方向から見たとき、ソース電極５の下部ゲート電極２側の端部と、下部ゲート電極２のソース電極５側の端部とは、２μｍ以上離隔している（つまり領域ｏｆ４の幅ｄ４が２μｍである）ことが好ましい。
　本実施形態におけるアクティブマトリクス基板１００および１００Ａの酸化物半導体ＴＦＴ１０は、画素ＴＦＴＰｔとして好適に用いることができる。図９に、アクティブマトリクス基板１００の酸化物半導体ＴＦＴ１０を、画素ＴＦＴとして用いた場合の断面構造の一例を示す。
　図９に示すように、画素ＴＦＴＰｔ（酸化物半導体ＴＦＴ１０）を覆うように、有機絶縁層（平坦化層）９が設けられており、有機絶縁層９上に画素電極ＰＥが設けられている。画素電極ＰＥは、画素ＴＦＴＰｔのドレイン電極６に不図示のコンタクトホールにおいて電気的に接続されている。有機絶縁層９は、例えば感光性樹脂材料から形成されている。画素電極ＰＥは、透明な導電材料（例えばＩＺＯやＩＴＯ）から形成されている。既に説明したように、上部ゲート電極８は、透明な導電材料から形成されていてもよいし、金属材料から形成されていてもよい。
　なお、本実施形態におけるアクティブマトリクス基板１００および１００Ａの酸化物半導体ＴＦＴ１０は、回路ＴＦＴ（周辺回路を構成するＴＦＴ）として用いられてもよい。
　（実施形態２）
　図１０を参照しながら、本実施形態におけるアクティブマトリクス基板２００を説明する。図１０は、アクティブマトリクス基板２００を模式的に示す断面図である。以下では、アクティブマトリクス基板２００が、図３に示したアクティブマトリクス基板１００と異なる点を中心に説明を行う。
　アクティブマトリクス基板２００では、酸化物半導体ＴＦＴ１０の酸化物半導体層４の厚さｔが所定値以下である。具体的には、酸化物半導体層４の厚さｔは、１０μｍ以下である。
　酸化物半導体層４の厚さｔが十分に小さい（本実施形態のように１０μｍ以下である）ことにより、ダブルゲート構造によるＴＦＴ特性の向上効果をより確実に得ることができる。以下、この理由を、図１１（ａ）および（ｂ）を参照しながら説明する。
　酸化物半導体層４の厚さｔが大きい場合、図１１（ａ）に模式的に示すように、酸化物半導体層４のうち実際にチャネル領域４ｃとして機能する部分（図中でクロスハッチングが付されている部分）が、あたかも二層に分かれたような状態となり、所望の特性向上効果が得られないことがある。
　これに対し、酸化物半導体層４の厚さｔが十分に小さいと、図１１（ｂ）に模式的に示すように、酸化物半導体層４のうち実際にチャネル領域４ｃとして機能する部分が二層に分かれることがない（つまり下部ゲート電極２による励起領域と上部ゲート電極８による励起領域とが共通化される）ので、所望の特性向上効果をより確実に得ることができる。
　（実施形態３）
　スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Source Shared Driving：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成することが提案されている。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソースバスラインへビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
　本明細書では、回路ＴＦＴのうち駆動回路を構成するＴＦＴを「駆動回路用ＴＦＴ」、デマルチプレクサ回路（ＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＭＸ回路用ＴＦＴ」と呼ぶ。
　アクティブマトリクス基板に、画素ＴＦＴや駆動回路用ＴＦＴと同一の酸化物半導体膜を用いてＤＭＸ回路用ＴＦＴを形成すると、次のような問題がある。
　ＤＭＸ回路用ＴＦＴに求められる特性は、駆動回路用ＴＦＴに求められる特性と異なっており、これらを両立することは難しい。例えば、ゲートドライバに使用される駆動回路用ＴＦＴには、回路誤動作を防ぐ目的で、通常、閾値電圧Ｖｔｈが正であるエンハンスメント型のＴＦＴが用いられる。しかしながら、エンハンスメント型のＴＦＴでは、オン電流をさらに高めることは難しく、ＤＭＸ回路用ＴＦＴに好適に適用できない可能性がある。
　本実施形態によると、異なる特性を有する複数の酸化物半導体ＴＦＴを同一基板上に作り分けることが可能になる。また、例えば、ＤＭＸ回路用ＴＦＴの酸化物半導体層のキャリア濃度を、画素ＴＦＴ、駆動回路用ＴＦＴなどの他のＴＦＴの酸化物半導体層のキャリア濃度よりも高くすることができる。この結果、画素ＴＦＴ、駆動回路用ＴＦＴなどのＴＦＴ特性を維持しつつ、ＤＭＸ回路用ＴＦＴの閾値電圧をより低くできるので、ＤＭＸ回路用ＴＦＴのオン電流を高めることができる。従って、ＤＭＸ回路用ＴＦＴに求められる特性と、駆動回路用ＴＦＴまたは画素ＴＦＴに求められる特性とを容易に両立させることができる。
　本実施形態のアクティブマトリクス基板には、同一の酸化物半導体膜を用いて形成された、複数の第１ＴＦＴと複数の第２ＴＦＴとが形成されている。第１ＴＦＴと第２ＴＦＴとは、異なる特性を有する。例えば、第１ＴＦＴの閾値電圧は、第２ＴＦＴの閾値電圧よりも高くてもよい。第１ＴＦＴは、例えばデマルチプレクサ回路を構成するＤＭＸ回路用ＴＦＴを含む。第２ＴＦＴは、例えば画素ＴＦＴ、またはゲートドライバＧＤを構成する駆動回路用ＴＦＴを含む。第２ＴＦＴは、駆動回路用ＴＦＴおよび画素ＴＦＴの両方を含んでもよい。
　図１２を参照しながら、本実施形態におけるアクティブマトリクス基板３００を説明する。図１２は、アクティブマトリクス基板３００が備える第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを例示する断面図である。ここでは、第１ＴＦＴ１０Ａは、ＤＭＸ回路用ＴＦＴであり、第２ＴＦＴ１０Ｂは、駆動回路用ＴＦＴである。第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂは、同じ酸化物半導体膜から形成された活性層を有する、ボトムゲート構造の酸化物半導体ＴＦＴである。
　第１ＴＦＴ１０Ａは、下部ゲート電極２Ａ、ゲート絶縁層３、酸化物半導体層４Ａ、ソース電極５Ａ、ドレイン電極６Ａ、絶縁層７および上部ゲート電極８Ａを有する。酸化物半導体層４Ａは、チャネル領域４Ａｃを含む。同様に、第２ＴＦＴ１０Ｂは、下部ゲート電極２Ｂ、ゲート絶縁層３、酸化物半導体層４Ｂ、ソース電極５Ｂ、ドレイン電極６Ｂ、絶縁層７および上部ゲート電極８Ｂを有する。酸化物半導体層４Ｂは、チャネル領域４Ｂｃを含む。第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの各層の平面形状、サイズ、チャネル長Ｌ、チャネル幅などは互いに異なっていてもよい。
　第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの酸化物半導体層４Ａおよび４Ｂは、同一の酸化物半導体膜から形成されている。酸化物半導体層４Ａおよび４Ｂは、同じ組成比（酸化物半導体膜がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜の場合はＩｎ：Ｇａ：Ｚｎ：Ｏ）を有していてもよい。また、酸化物半導体層４Ａおよび４Ｂは、実質的に同じ厚さを有していてもよい。「実質的に同じ厚さを有する」とは、酸化物半導体膜に対して部分的に薄膜化（または厚膜化）する処理が行われていないことを意味し、例えば、成膜プロセスによって生じる膜厚分布に起因して、酸化物半導体層４Ａおよび４Ｂの厚さが異なっていてもよい。
　第１ＴＦＴ１０Ａの上部ゲート電極８Ａは、ソース電極５Ａに重なっておらず、また、第１ＴＦＴ１０Ａのドレイン電極６Ａは、下部ゲート電極２Ａに重なっていない。同様に、第２ＴＦＴ１０Ｂの上部ゲート電極８Ｂは、ソース電極５Ｂに重なっておらず、また、第２ＴＦＴ１０Ｂのドレイン電極６Ｂは、下部ゲート電極２Ｂに重なっていない。そのため、本実施形態におけるアクティブマトリクス基板３００においても、実施形態１のアクティブマトリクス基板１００と同様に、寄生容量を低減することができる。
　また、本実施形態では、第１ＴＦＴ１０Ａの酸化物半導体層４Ａのチャネル領域４Ａｃにおけるキャリア濃度（以下、「第１キャリア濃度」）Ｃａは、第２ＴＦＴ１０Ｂの酸化物半導体層４Ｂのチャネル領域４Ｂｃにおけるキャリア濃度（以下、「第２キャリア濃度」）Ｃｂよりも高い（Ｃａ＞Ｃｂ）。このような構成は、例えば、第１ＴＦＴ１０Ａのチャネル領域４Ａｃに水素、アルゴンなどの還元性ガスを供給することで得られる。酸化物半導体に水素が供給されると、酸化物半導体の還元反応により酸化物半導体に酸素欠損が生成されてキャリア電子が生じる。この結果、キャリア濃度が高められる。酸化物半導体層４Ａおよび酸化物半導体層４Ｂのキャリア濃度を異ならせる具体的な方法については後述する。
　第１ＴＦＴ１０Ａのチャネル領域４Ａｃの第１キャリア濃度Ｃａを、第２ＴＦＴ１０Ｂのチャネル領域４Ｂｃの第２キャリア濃度Ｃｂよりも高くすることによって、第１ＴＦＴ１０Ａの閾値電圧（以下、「第１閾値電圧」）Ｖｔｈ（ａ）が、第２ＴＦＴ１０Ｂの閾値電圧（以下、「第２閾値電圧」）Ｖｔｈ（ｂ）よりも低くなる（Ｖｔｈ（ａ）＜Ｖｔｈ（ｂ））。このように、第１ＴＦＴ１０Ａと第２ＴＦＴ１０Ｂとの特性を互いに異ならせることにより、ＳＳＤ回路に好適に適用されるＴＦＴと、駆動回路や画素に好適に適用されるＴＦＴとを作り分けることができる。
　なお、第１キャリア濃度Ｃａおよび第２キャリア濃度Ｃｂは、例えば、ホール素子を用いて測定することができる。より具体的に説明すると、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂに含まれる酸化物半導体層４Ａ、４Ｂと同様のプロセスを採用して形成された酸化物半導体層を含むホール素子をそれぞれ作製し、その素子特性から、酸化物半導体層のキャリア濃度を求めることができる。また、酸化物半導体層４Ａ、４Ｂを含むＴＦＴの特性（例えば、閾値電圧（Ｖｔｈ）、オン電流）と、上記の対応するホール素子から求めたキャリア濃度との関係を求めることによって、キャリア濃度とＴＦＴ特性との関係を知ることができる。
　第１ＴＦＴ１０Ａはデプレッション型であり、第２ＴＦＴ１０Ｂはエンハンスメント型であってもよい。これにより、ＤＭＸ回路用ＴＦＴとして用いる第１ＴＦＴ１０Ａのオン電流をさらに向上させることができる。また、第２ＴＦＴ１０Ｂを駆動回路用ＴＦＴとして用いると、回路誤動作の発生を抑制できるので、歩留まりの低下を抑制できる。
　本実施形態によると、画素ＴＦＴや駆動回路用ＴＦＴと同じ酸化物半導体膜を用いて、これらのＴＦＴよりも閾値電圧Ｖｔｈの低い、すなわちオン電流の高められたＤＭＸ回路用ＴＦＴを形成できる。
　＜第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの製造方法＞
　図１３（ａ）、（ｂ）および図１４（ａ）、（ｂ）は、基板１上に第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造する方法の一例を説明するための工程断面図であり、基板１のうち第１ＴＦＴ１０Ａを形成する領域（以下、「第１領域」）Ｒ１と、第２ＴＦＴ１０Ｂを形成する領域（以下、「第２領域」）Ｒ２とを示している。
　まず、図１３（ａ）に示すように、基板１上に、下部ゲート電極２Ａ、２Ｂ、ゲート絶縁層３、酸化物半導体層４Ａ、４Ｂ、ソース電極５Ａ、５Ｂおよびドレイン電極６Ａ、６Ｂを順次形成する。これらの工程は、図６（ａ）～図７（ａ）に示した工程と同様にして行うことができる。
　次に、図１３（ｂ）に示すように、第２領域Ｒ２を覆い、かつ、第１領域Ｒ１上に開口部を有するマスク（レジスト層）５１を形成する。マスク５１は、第２領域Ｒ２に形成された酸化物半導体層４Ｂのチャネル領域４Ｂｃを覆い、かつ、第１領域Ｒ１に形成された酸化物半導体層４Ａのチャネル領域４Ａｃを露出する形状を有していればよい。
　この状態で、マスク５１の上方からプラズマ処理を行う。ここでは、プラズマＣＶＤ装置内で、還元性ガス（水素ガス、アルゴンガスなどの希ガスなど）を用いたプラズマ５３を照射する。プラズマ５３は、酸化物半導体層４Ａに照射される。これにより、酸素欠損が生成されてキャリア電子が生じるので、チャネル領域４Ａｃのキャリア濃度（第１キャリア濃度）Ｃａを高めることができる。一方、酸化物半導体層４Ｂはマスク５１で保護されているので、プラズマに曝されず、そのキャリア濃度（第２キャリア濃度）Ｃｂは維持される。従って、第１キャリア濃度Ｃａを、第２キャリア濃度Ｃｂよりも高めることができる。
　第２ＴＦＴ１０Ｂのチャネル領域４Ｂｃの第２キャリア濃度Ｃｂは、例えば１×１０１０／ｃｍ３以上１×１０１６／ｃｍ３以下であり、第１ＴＦＴ１０Ａのチャネル領域４Ａｃの第１キャリア濃度Ｃａは、例えば、１×１０１７以上１×１０１９以下であってもよい。また、第１キャリア濃度Ｃａは、第２キャリア濃度Ｃｂの１０倍以上１０００倍以下であってもよい。第１キャリア濃度Ｃａを高めるためのプラズマ処理は、例えば、水素ガスの流量を１００～１０００ｓｃｃｍ、基板温度を２００～３００℃、ＲＦｐｏｗｅｒを１００～２００Ｗ、圧力を５０～２００Ｐａに設定して行ってもよい。プラズマ処理時間は、例えば、３０ｓ～２００ｓであってもよい。プラズマ処理後、大気雰囲気にて２００℃以上３００℃以下の温度で０．５～２時間のアニール処理を行う。このようなプラズマ処理およびアニール処理によって、酸化物半導体層４Ａのチャネル領域４Ａｃのキャリア濃度（第１キャリア濃度Ｃａ）を上記の範囲に制御できる。一方、酸化物半導体層４Ｂは、マスク（レジスト層）５１によってプラズマから保護されているので、そのキャリア濃度（第２キャリア濃度Ｃｂ）を低い状態のまま保つことができる。
　なお、例えば特開２００８－４０３４３号公報には、酸化物半導体層を還元性プラズマに曝して低抵抗化し、導電体として（例えば画素電極として）用いることが開示されている。これに対し、本実施形態では、酸化物半導体層を導電体として使用できるほど低抵抗化（キャリア濃度増加）しないような条件で、プラズマ処理を行う。具体的には、プラズマ処理時間を短縮したり、あるいは、プラズマ処理後に所定の条件でアニール処理を行うことで、酸化物半導体層が導電体化してしまうことを抑制できる。
　続いて、マスク５１を除去して、図１４（ａ）に示すように、酸化物半導体層４Ａ、４Ｂ、ソース電極５Ａ、５Ｂおよびドレイン電極６Ａ、６Ｂを覆う絶縁層７を形成する。この工程は、図７（ｂ）に示した工程と同様にして行うことができる。次に、ドライエアあるいは大気中において、例えば２００℃以上４００℃以下の温度で熱処理を行う。熱処理時間は、例えば１～２時間であってもよい。これにより、絶縁層７を形成することによって酸化物半導体層４Ａ、４Ｂに生じた酸素欠損を低減することが可能になる。なお、この熱処理と、プラズマ処理後に行うアニール処理とを同時に行うこともできる。
　その後、図１４（ｂ）に示すように、絶縁層７上に、上部ゲート電極８Ａ、８Ｂを形成する。この工程は、図７（ｃ）に示した工程と同様にして行うことができる。このようにして、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造することができる。
　なお、本実施形態の第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの製造方法は上記に限定されない。第１領域Ｒ１に位置する酸化物半導体層４Ａのチャネル領域４Ａｃのキャリア濃度を、第２領域Ｒ２に位置する酸化物半導体層４Ｂのチャネル領域４Ｂｃのキャリア濃度よりも高める工程は、プラズマ処理以外の方法で行われてもよい。例えば、後述する実施形態で説明するように、絶縁層７のうち第１領域Ｒ１に位置する部分に選択的に水素を供給することにより、チャネル領域４Ａｃのキャリア濃度を高めることも可能である。
　（実施形態４）
　本実施形態のアクティブマトリクス基板が備える第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂは、図１２に示した第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂと同様の構成を有する。本実施形態では、絶縁層７のうち第１領域Ｒ１に位置する部分に選択的に水素を供給することによって、第１ＴＦＴ１０Ａのチャネル領域４Ａｃのキャリア濃度を、第２ＴＦＴ１０Ｂのチャネル領域４Ｂｃのキャリア濃度よりも高めている点で、実施形態３と異なる。
　図１５は、本実施形態における第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの製造方法を説明するための断面図である。
　まず、第１領域Ｒ１および第２領域Ｒ２のそれぞれに、ゲート電極２Ａ、２Ｂ、ゲート絶縁層３、酸化物半導体層４Ａ、４Ｂ、ソース電極５Ａ、５Ｂおよびドレイン電極６Ａ、６Ｂを順次形成する。これらの工程は、図６（ａ）～図７（ａ）に示した工程と同様にして行うことができる。
　次に、図７（ｂ）に示した工程と同様にして、酸化物半導体層４Ａ、４Ｂ、ソース電極５Ａ、５Ｂおよびドレイン電極６Ａ、６Ｂ上に、絶縁層７として、酸素供与性の層（例えば酸化シリコン層）を形成する。
　続いて、図１５に示すように、第２領域Ｒ２を覆い、かつ、第１領域Ｒ１上に開口部を有するマスク（レジスト層）５１を形成する。この状態で、マスク５１の上方からプラズマ処理を行う。ここでは、プラズマＣＶＤ装置内で、水素ガスなどの還元性ガスを用いたプラズマ５３を照射する。これにより、絶縁層７のうち、第１領域Ｒ１に位置する第１部分７Ａに水素が導入される。絶縁層７のうち、第２領域Ｒ２に位置する第２部分７Ｂはマスク５１で保護されているため、水素の導入は抑制される。従って、絶縁層７のうち第１ＴＦＴ１０Ａ上に位置する第１部分７Ａは、第２ＴＦＴ１０Ｂ上に位置する第２部分７Ｂよりも高い濃度で水素を含む。プラズマ処理は、例えば、水素ガスの流量を１００～１０００ｓｃｃｍ、基板温度を２００～３００℃、ＲＦｐｏｗｅｒを１００～１０００Ｗ、圧力を５０～２００Ｐａに設定して行ってもよい。プラズマ処理時間は、例えば、３０ｓ～６００ｓであってもよい。
　この後、前述した方法と同様に、ドライエアまたは大気中において、２００～４００℃（好ましくは２００～３００℃）の温度で、０．５～２時間（好ましくは１～２時間）の熱処理を行う。熱処理により、絶縁層７の第１部分７Ａに供給された水素の一部は酸化物半導体層４Ａまで拡散する。このため、第１部分７Ａと接するチャネル領域４Ａｃでは、水素によって還元されて酸素欠損が生じ、キャリア濃度が高くなる。この結果、チャネル領域４Ａｃの第１キャリア濃度Ｃａを、チャネル領域４Ｂｃの第２キャリア濃度Ｃｂよりも高めることが可能になる。
　本実施形態でも、第１キャリア濃度Ｃａは、例えば、１×１０１７以上１×１０１９以下であってもよい。また、第１キャリア濃度Ｃａは、第２キャリア濃度Ｃｂの１０倍以上１０００倍以下であってもよい。第１キャリア濃度Ｃａは、例えば、絶縁層７の第１部分７Ａに対するプラズマ処理の処理条件によって制御され得る。例えば、上述した条件でプラズマ処理を行った後、例えば２００～３００℃の温度で熱処理を行うことで、第１キャリア濃度Ｃａを上記範囲に制御できる。
　なお、絶縁層７に水素を供給する方法は、プラズマ処理に限定されず、イオンドーピング法でもよい。
　（デマルチプレクサ回路の構成および動作）
　実施形態３および４における第１ＴＦＴ１０Ａは、例えば、表示装置の周辺領域に設けられるデマルチプレクサ回路ＤＭＸのスイッチング素子（ＤＭＸ回路用ＴＦＴ）として好適に用いられ得る。ここでは、第１ＴＦＴ１０Ａを用いたデマルチプレクサ回路を説明する。
　図１６は、デマルチプレクサ回路ＤＭＸの構成および動作を説明するための図である。
　ソースドライバＳＤと表示領域ＤＲとの間には、デマルチプレクサ回路ＤＭＸが配置されている。デマルチプレクサ回路ＤＭＸは、複数の単位回路Ｕ（１）～Ｕ（ｉ）（ｉは２以上の整数）（以下、「単位回路Ｕ」と総称することがある）を含んでいる。デマルチプレクサ回路ＤＭＸおよびソースドライバＳＤは、非表示領域ＦＲに設けられた制御回路１５０によって制御される。
　ソースドライバＳＤの出力ピンＰＩＮのそれぞれには、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。１本のビデオ信号線ＤＯには、グループ化されたｎ本（ｎは２以上の整数、ここではｎ＝３）のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、単位回路Ｕがビデオ信号線単位で設けられている。単位回路Ｕは、１つのビデオ信号線ＤＯから、ｎ本のソースバスラインＳＬへビデオデータを分配する。
　本明細書では、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）のうちＮ番目のビデオ信号線をＤＯ（Ｎ）（Ｎは１からｉまでの整数）、ビデオ信号線ＤＯ（Ｎ）に対応付けられた単位回路ＵおよびソースバスラインＳＬを、それぞれ、Ｕ（Ｎ）、ＳＬ（Ｎ－１）～ＳＬ（Ｍ－ｎ）とする。ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）は、例えば、Ｒ、Ｇ、Ｂ画素に対応付けられていてもよい（すなわちｎ＝３）。
　それぞれの単位回路Ｕ（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）に接続されたｎ本の分岐配線Ｂ１～Ｂｎと、ｎ本の制御信号線ＳＷ１～ＳＷｎと、ｎ個のＤＭＸ回路用ＴＦＴ１０Ａ（１）～１０Ａ（ｎ）（以下、「ＤＭＸ回路用ＴＦＴ１０Ａ」と総称することがある）とを備える。制御信号線ＳＷ１～ＳＷｎは制御回路１５０に接続されている。
　ＤＭＸ回路用ＴＦＴ１０Ａは選択スイッチとして機能する。ＤＭＸ回路用ＴＦＴ１０Ａのゲート電極は、制御信号線ＳＷ１～ＳＷｎのうちの対応する１つに電気的に接続されている。ＤＭＸ回路用ＴＦＴ１０Ａのソース電極は、分岐配線Ｂ１～Ｂｎのうちの対応する１つに電気的に接続されている。ＤＭＸ回路用ＴＦＴ１０Ａのドレイン電極は、ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－３）のうちの対応する１つのソースバスラインに接続されている。
　ＤＭＸ回路用ＴＦＴ１０Ａのゲート電極には、制御信号線ＳＷ１～ＳＷ３から選択信号が供給される。選択信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。単位回路Ｕ（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）の出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬ（Ｎ－１）～ソースバスラインＳＬ（Ｎ－ｎ）に時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤの出力ピンＰＩＮの数を削減できることができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。
　なお、デマルチプレクサ回路ＤＭＸを用いた表示装置の動作、時分割駆動のタイミングチャートなどは、例えば特開２００８－２２５０３６号公報、特開２００６－１１９４０４号公報、国際公開第２０１１／１１８０７９号などに開示されている。本明細書では、参考のため、特開２００８－２２５０３６号公報、特開２００６－１１９４０４号および国際公開第２０１１／１１８０７９号公報の開示内容の全てを援用する。
　＜酸化物半導体＞
　酸化物半導体層４（あるいは４Ａ、４Ｂ）に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層４（４Ａ、４Ｂ）は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層４（４Ａ、４Ｂ）は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層４（４Ａ、４Ｂ）は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７（あるいは７Ａ、７Ｂ）は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　本発明の実施形態は、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
　１　　基板
　２、２Ａ、２Ｂ　　下部ゲート電極
　３　　ゲート絶縁層
　４、４Ａ、４Ｂ　　酸化物半導体層
　４ｃ、４Ａｃ、４Ｂｃ　　チャネル領域
　４ｓ　　ソースコンタクト領域
　４ｄ　　ドレインコンタクト領域
　５、５Ａ、５Ｂ　　ソース電極
　６、６Ａ、６Ｂ　　ドレイン電極
　７　　絶縁層（パッシベーション層）
　８、８Ａ、８Ｂ　　上部ゲート電極
　９　　有機絶縁層（平坦化層）
　１０　　酸化物半導体ＴＦＴ
　１０Ａ　　第１ＴＦＴ
　１０Ｂ　　第２ＴＦＴ
　５１　　マスク
　５３　　プラズマ
　１００、１００Ａ、２００、３００　　アクティブマトリクス基板
　１５０　　制御回路
　Ｂ　　分岐配線
　ＣＬＣ　　液晶容量
　Ｃｓ　　補助容量
　ＤＭＸ　　デマルチプレクサ回路
　ＤＲ　　表示領域
　ＦＲ　　非表示領域
　ＧＤ　　ゲートドライバ
　ＧＬ　　ゲートバスライン
　ＰＥ　　画素電極
　ＰＩＸ　　画素領域
　Ｐｔ　　画素ＴＦＴ
　Ｒ１　　第1領域
　Ｒ２　　第2領域
　ＳＤ　　ソースドライバ
　ＳＬ　　ソースバスライン
　ＳＷ　　制御信号線
　Ｕ　　デマルチプレクサ回路の単位回路

Claims (11)

  1. 　複数の画素領域によって規定される表示領域を有し、
    　基板と、前記基板に支持された複数の酸化物半導体ＴＦＴとを備えたアクティブマトリクス基板であって、
    　前記複数の酸化物半導体ＴＦＴのそれぞれは、
    　前記基板上に設けられた下部ゲート電極と、
    　前記下部ゲート電極を覆うゲート絶縁層と、
    　前記ゲート絶縁層上に配置され、前記ゲート絶縁層を介して前記下部ゲート電極に重なる酸化物半導体層であって、チャネル領域と、チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、
    　前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極と、
    　前記酸化物半導体層の前記ドレインコンタクト領域に接するドレイン電極と、
    　前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆う絶縁層と、
    　前記絶縁層上に設けられ、前記酸化物半導体層に前記絶縁層を介して重なる上部ゲート電極と、を有し、
    　前記基板の法線方向から見たとき、前記上部ゲート電極は、前記ソース電極および前記ドレイン電極のうちの一方である第１電極に重なっておらず、且つ、前記ソース電極および前記ドレイン電極のうちの他方である第２電極は、前記下部ゲート電極に重なっていない、アクティブマトリクス基板。
  2. 　前記上部ゲート電極は、前記上部ゲート電極と前記第１電極との間に形成される静電容量が、前記上部ゲート電極と前記第２電極との間に形成される静電容量の８０％以下となるように配置されており、
    　前記第２電極は、前記第２電極と前記下部ゲート電極との間に形成される静電容量が、前記第１電極と前記下部ゲート電極との間に形成される静電容量の８０％以下となるように配置されている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記基板の法線方向から見たとき、前記上部ゲート電極の前記第１電極側の端部と、前記第１電極の前記上部ゲート電極側の端部とは、２μｍ以上離隔している、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記基板の法線方向から見たとき、前記第２電極の前記下部ゲート電極側の端部と、前記下部ゲート電極の前記第２電極側の端部とは、２μｍ以上離隔している、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記酸化物半導体層の厚さは、１０μｍ以下である、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 　前記複数の酸化物半導体ＴＦＴは、前記複数の画素領域に設けられた複数の画素ＴＦＴを含む、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記表示領域の周辺に設けられた非表示領域を有し、
    　前記非表示領域に設けられた周辺回路を備え、
    　前記複数の酸化物半導体ＴＦＴは、前記非表示領域に設けられ、前記周辺回路に含まれる複数の第１ＴＦＴと、前記表示領域または前記非表示領域に設けられた複数の第２ＴＦＴとを含み、
    　前記複数の第１ＴＦＴの前記酸化物半導体層と、前記複数の第２ＴＦＴの前記酸化物半導体層とは、同一の酸化物半導体膜から形成されており、
    　前記複数の第１ＴＦＴの前記チャネル領域におけるキャリア濃度は、前記複数の第２ＴＦＴの前記チャネル領域におけるキャリア濃度よりも高い、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記周辺回路は、デマルチプレクサ回路である、請求項７に記載のアクティブマトリクス基板。
  9. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項９に記載のアクティブマトリクス基板。
  11. 　請求項１から１０のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
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