WO2016070378A1 - Method and controller for controlling capacitor voltage balancing in modular dc/dc converter and modular dc/dc converter system - Google Patents

Abstract

A method and controller for controlling capacitor voltage balancing in a modular direct-current to direct-current (DC/DC) converter. The method comprises in each of sub-process of a voltage transitional process of a square wave for an arm: S701: identifying candidate sub-modules in a predetermined status from sub-modules in the arm; S702: obtaining capacitor voltages of the candidate sub-modules; S703: selecting at least one target sub-module from the candidate sub-modules based on the obtained capacitor voltages; and S704: generating a control signal to the at least one target sub-module in the arm so that a voltage across the arm changes gradually in the voltage transitional process. Using the above method, well-balanced capacitor voltages can be provided, which could provide a square waveform with a voltage changing gradually in the voltage transitional process at corresponding arm and at the same time meet requirements on the arm current by a soft switching. Therefore, the switching loss can be reduced even at a higher switching frequency and thus the system efficiency can be improved.

Description

METHOD AND CONTROLLER FOR CONTROLLING CAPACITOR VOLTAGE BALANCING IN A MODULAR DC/DC CONVERTER AND A MODULAR DC/DC CONVERTER SYSTEM FIELD OF THE INVENTION

Embodiments of the present disclosure generally relate to Direct Current to Direct Current (DC/DC) converters and more particularly relate to a method and controller for controlling capacitor voltage balancing in a modular DC/DC converter and a modular DC/DC converter system comprising the controller.

BACKGROUND OF THE INVENTION

Nowadays， High-Voltage Direct Voltage (HVDC) power transmission is rapidly developed and widely implemented all over the world since it is advantageous for long-distance bulk-power transmission， asynchronous interconnections and long submarine cable crossings. Further， the HVDC transmission based on Voltage-Source Converter (VSC) has attracted extraordinary attention due to the fact that it could provide additional facilities in fast and independent active and passive power flow control without increasing the short-circuit capacity.

Currently， the existing HVDC schemes generally operate as point-to-point systems； however， in such systems， there is a driving demand to build HVDC grids integrating multiple HVDC lines. The HVDC grids are usually used for collecting power from remote or offshore generation sources， supplying power to urban load centers， facilitating power exchange and trading between regions and power systems， and reinforcing the main transmission system.

In the HVDC grids， the high-voltage high-power DC/DC converter is regarded as one of key components. In a case that the HVDC grids with different voltage levels are to be interconnected or the existing two-terminal HVDC equipment is to be connected to HVDC grids， it requires DC/DC converters to match the voltages and exchange power. Additionally， if remote low-voltage DC sources are to be integrated into the HVDC grids or ifurban DC loads wants to extract power from the HVDC lines， it also requires DC/DC converters.

Recently， there is emerging a modular multilevel converter (MMC) technology， which could provide a good solution to building DC/DC converters for high-voltage applications since the series-connected sub-modules in MMCs can lower the voltage stresses of individual switches. . If two MMCs are connected in cascade sharing a common AC link， the whole converter can work as a bidirectional DC/DC converter， which can interrupt the power flow under fault condition without using a circuit breaker. In this way， the well-established MMC technologies can be directly implemented in this system.

In the prior art， there already exist a corresponding modulation scheme and control strategy for the MMC， which are both simple and mature in technology. However， since an MMC is usually used as an interface between an HVDC transmission line and an AC grid which has usually a constant frequency such as 50 Hz at the AC side， the AC link frequency of DC/DC conversion system should also be 50 Hz. As a result of the requirement on the AC link frequency of the DC/DC conversion system， the volumes of the capacitors， inductors and transformer in an isolated modular DC/DC converter (IMDCC) might be rather large.

Therefore， in the art， there is a need for the improved modulation scheme and control strategy for the MMC.

SUMMARY OF THE INVENTION

To this end， the present disclosure provides a new control solution for capacitor voltage balancing cooperated with a new modulation scheme so as to solve or at least partially mitigate at least a part of problems in the prior art.

According to a first aspect of the present disclosure， there is provided a method for controlling capacitor voltage balancing in a modular direct-current to direct-current (DC/DC) converter. The modular DC/DC converter comprises two modular multilevel converters connected through an AC link with a galvanic isolation transformer provided therein， each of the modular multilevel converters comprising at least one phase leg with two arms. The method comprises， in each of sub-process of a voltage transitional process of a square wave for an arm： identifying candidate sub-modules in a predetermined status from sub-modules in the arm； obtaining capacitor voltages of the candidate sub-modules； selecting at least one target  sub-module from the candidate sub-modules based on the obtained capacitor voltages； and generating a control signal to the at least one target sub-module in the arm so that a voltage across the arm changes gradually in the voltage transitional process.

In an embodiment of the present disclosure， the voltage transitional process may include at least one of a voltage rising transitional process and a voltage falling transitional process.

In another embodiment of the present disclosure， in the voltage rising transitional process， the candidate sub-modules in a bypass state may be identified and the control signal may be a signal for inserting the at least one target sub-module..

In a further embodiment of the present disclosure， in the voltage falling transitional process， the candidate sub-modules in an inserted state may be identified and the control signal may be a signal for bypassing the at least one target sub-module.

In a still further embodiment of the present disclosure， for a power supplying side， the at least one target sub-module may be selected as a sub-module with the highest capacitor voltage among the obtained capacitor voltages.

In a yet further embodiment of the present disclosure， for a power consuming side， the at least one target sub-module may be selected as a sub-module with the lowest capacitor voltage among the obtained capacitor voltages.

In another embodiment of the present disclosure， the method may further comprise replacing， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module with a first virtual value when the obtained capacitor voltage of the candidate sub-module is lower than a first preset value. The first preset value may be lower than a rated capacitor voltage and the first virtual value may be a value higher than the rated capacitor voltage to ensure the candidate sub-module to be selected.

In a further embodiment of the present disclosure， the method may further comprise replacing， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module with a second virtual value when the obtained capacitor voltage of the candidate sub-module is higher than a second preset value. The second virtual value may be higher than a rated capacitor voltage， and the second virtual value may be a value lower than the rated capacitor voltage to ensure the candidate sub-module to be selected.

In a still further embodiment of the present disclosure， each switch in a sub-module in the modular DC/DC converter may include a separate capacitor paralleled therewith

According to a second aspect of the present disclosure， there is further provided a controller for controlling capacitor voltage balancing in a modular direct-current to direct-current (DC/DC) converter. The modular DC/DC converter comprises two modular multilevel converters connected through an AC link with a galvanic isolation transformer provided therein， each of the two modular multilevel converters comprising at least one phase leg with two arms. The controller comprises a candidate sub-module identification unit configured to identify candidate sub-modules in a predetermined status from sub-modules in an arm； a capacitor voltage obtainment unit configured to obtain capacitor voltages of the candidate sub-modules； a target sub-module selection unit configured to select at least one target sub-module from the candidate sub-modules based on the obtained capacitor voltages； and a control signal generation unit configured to generate a control signal to switches of at least one target sub-module in the arm so that a voltage changes gradually in the voltage transitional process. Particularly， the candidate sub-module identification unit， the capacitor voltage obtainment unit， the target sub-module selection unit and the control signal generation unit are operated in each of sub-process of a voltage transitional process of a square wave for an arm so that a voltage across the arm changes gradually in the voltage transitional process.

According to a third aspect of the present disclosure， there is provided a modular DC/DC converter system， comprising： a modular direct-current to direct-current (DC/DC) converter， which comprises two modular multilevel converters (MMCs) connected through a AC link with a galvanic isolation transformer provided therein， each of the two modular multilevel converters comprising at least one phase leg with two arms； and a controller for controlling capacitor voltage balancing in the DC/DC converter according to the second aspect； wherein each switch in a sub-module in the modular DC/DC converter includes a separate capacitor paralleled therewith.

According to a fourth aspect of the present disclosure， there is further provided， a computer-readable storage media with computer program code embodied  thereon， the computer program code configured to， when executed， cause an apparatus to perform actions in the method according to any embodiment in the first aspect of the present disclosure.

With embodiments of the present disclosure， well-balanced capacitor voltages can be provided， which could provide a square waveform with a voltage changing gradually in the voltage transitional process at a corresponding arm and at the same time meet the requirements on the arm current by a soft switching. Therefore， the switching loss can be reduced even at a higher switching frequency and thus the system efficiency can be improved.

BRIEF DESCRIPTION OF THE DRAWINGS

The above and other features of the present disclosure will become more apparent through detailed explanation on the embodiments as illustrated in the description with reference to the accompanying drawings， throughout which like reference numbers represent same or similar components and wherein：

Fig. 1 schematically illustrate a typical three-phase isolated modular DC/DC converter (IMDCC) in the prior art；

Figs. 2A and 2B schematically illustrate example structures of a sub-module， which can be employed in the three-phase isolated modular DC/DC converter in Fig. 1；

Figs. 3A to 3C schematically illustrate a single-phase IMDCC and simplified circuits thereof；

Fig. 4 schematically illustrates an example modulation waveform of v_u1， which can be used in an embodiment of the present disclosure.

Fig. 5 schematically illustrates ideal key waveforms of the IMDCC when the square wave modulation is applied according to an embodiment of the present disclosure；

Figs. 6A and Fig. 6B schematically illustrates waveforms of voltages and currents in the upper arm at the power supplying side according to an embodiment of the present disclosure；

Fig. 7 schematically illustrates a method for controlling capacitor voltage balancing in a modular direct-current to direct-current converter according to  an embodiment of the present disclosure；

Figs. 8A to 8B schematically illustrate example capacitor voltage balancing control during the voltage rising and falling transitional process according to an embodiment of the present disclosure；

Figs. 9A to 9C schematically illustrate original structure and improved structure of the HBSM according to an embodiment of the present disclosure；

Figs. 10A to 10C schematically illustrate switching operation of switches of the sub-module during the voltage rising transitional process according to an embodiment of the present disclosure；

Figs. 11A to 11C schematically illustrates switching operation of switches of the sub-module during the voltage falling process according to an embodiment of the present disclosure；

Fig. 12 schematically illustrates waveforms of voltages and currents in upper arms at the power supplying side and the power consuming side according to an embodiment of the present disclosure；

Fig. 13 schematically illustrates curves of the four boundary functions and a family of

curves according to an embodiment of the present disclosure；

Fig. 14 schematically illustrates simulation results of key waveform of the IMDCC according to an embodiment of the present disclosure；

Figs. 15A and 15B schematically illustrates simulation results of the voltage rising transitional process and the voltage falling transitional process according to an embodiment of the present disclosure；

Figs. 16A and 16B schematically illustrates simulation results of capacitor voltages according to an embodiment of the present disclosure；

Figs. 17A and 17B schematically illustrates simulation results ZVS operation of the upper arm switch T₁ in sub-module u₁₁ according to an embodiment of the present disclosure； and

Fig. 18 schematically illustrates a block diagram of controller for controlling capacitor voltage balancing according to an embodiment of the present disclosure.

DETAILED DESCRIPTION OF EMBODIMENTS

Hereinafter， solutions as provided the present disclosure will be described in details through embodiments with reference to the accompanying drawings. It should be appreciated that these embodiments are presented only to enable those skilled in the art to better understand and implement the present disclosure， not intended to limit the scope of the present disclosure in any manner.

Generally， all terms used in the claims are to be interpreted according to their ordinary meaning in the technical field， unless explicitly defined otherwise herein. All references to ″a/an/the/said [element， device， component， means， step， etc] ″ are to be interpreted openly as referring to at least one instance of said element， device， component， means， unit， step， etc.， without excluding a plurality of such devices， components， means， units， steps， etc.， unless explicitly stated otherwise. Besides， the indefinite article “a/an” as used herein does not exclude a plurality of such steps， units， modules， devices， and objects， and etc.

Next， for a purpose of illustration and enabling the skilled in the art to understand the present disclosure thoroughly， an example structure of modular DC/DC converter will be described with reference to Figs. 1 to 3C.

As illustrated in Fig. 1， the converter 100 comprises two  MMCs  110， 120 sharing the same AC link 130 in which a transformer 140 is utilized to provide galvanic isolation. Due to use of the transformer， this kind of converter can be called as an isolated modular DC/DC converter” (IMDCC) in the present disclosure.  MMCs  110， 120 are each provided with DC voltages such as V_dc1， and V_dc2. Each of the MMC comprises three phase legs. Each phase leg of the two  MMCs  110 and 120 comprises the upper arm and the lower arm. Each of the arms comprises a plurality of serially connected sub-modules SM₁， SM₂ (which are also called as chain link) and an arm inductor L_arm1， L_arm2 connected with the chain link serially. The middle connection points P₁， P₂ of the upper arm and the lower arm in each phase leg are connected with the AC link 130.

For a purpose of illustration， Figs. 2A and 2B respectively illustrate two example sub-module structures which can be used in the IMDCC. Specifically， Fig. 2A illustrates a half bridge sub-module (HBSM) and Fig. 2B illustrates a full bridge sub-module (FBSM) . The HBSM includes two switches and a capacitor while the FBSM includes four switches and a capacitor. In practice， the HBSM structure is  more often used since fewer switches are used. The structures of the HBSM and FBSM are known in the art and thus detailed description is omitted herein for a purpose of simplification.

In the following， reference will be made to Figs. 3A to 3C to describe the simplified equivalent circuit of the IMDCC and control scheme as proposed therein. It can be appreciated that the three phases of the IMDCC work symmetrically and thus one of the three phases will be described for a purpose of simplification. However， it may also be appreciated that the other phases may be simplified in a similar way and operated in a similar manner but with different phase shift.

Fig. 3A illustrates a single-phase of IMDCC wherein HBSM structure is used as the structure of the sub-module. As shown in Fig. 3A， Tr is the galvanic isolation transformer with the primary-to-secondary winding turns ratio of K. L_σ is the transformer leakage inductor， and L_add is an additional inductor in addition to the transformer leakage inductor L_σ， while L_arm1， L_arm2 are the arm inductors at two sides.

From the HBSM shown in Fig. 2A， it is clear that the HBSM includes two semiconductor switches T₁ and T₂ with the anti-parallel diodes D₁ and D₂ and an energy-storage capacitor C_sm. The value of C_sm should be very large， so the ripple of the capacitor voltage v_Csm can be ignored to simplify the analysis. Assume that the total numbers of HBSMs in V_dc1-side and V_dc2-side arms are N₁ and N₂ respectively， then V_dc1-side and V_dc2-side sub-module capacitor voltages， v_Csm1 and v_Csm2， are approximately equal to V_dc1/N₁ and V_dc2/N₂， respectively.

The HBSM has two working states in normal operation. When T₁ is on and T₂ is off， the HBSM is in the inserted state and the terminal voltage of the HBSM v_sm is equal to the energy-storage capacitor voltage (V_dc1/N₁ or V_dc2/N₂) . When T₁ is off and T₂ is on， the HBSM is in the bypassed state and v_sm is equal to zero.

As illustrated in Fig. 3A， V_dc1 and V_dc2 denote the voltage at the V_dc1-side and the voltage at V_dc2-side respectively； v_uj and v_ij (j ＝ 1， 2) are the total terminal voltages in the upper arm and the lower arm of the N_j (j ＝ 1， 2) series-connected sub-modules (usually called chain-links) respectively. In order to guarantee a normal operation， ideally， the total terminal voltages v_u1 and v_l1 (or v_u2 and v_l2) have a same DC component but an inverse AC component， and thus they can be  expressed by

wherein v_acj (j ＝ 1， 2) represents the AC component.

According to equation (1) ， the IMDCC shown in Fig. 3A can be simplified into the circuit shown in Fig. 3B. From Fig. 3B， the arm currents i_uj and i_lj (j ＝ 1， 2) can be expressed as

wherein i_cir1 and i_cir2 are the circulating currents， and i_pri and i_sec are the primary and secondary currents of the transformer. The ripples of i_cir1 and i_cir2 are usually much smaller compared to their dc components， and thus can be regarded as dc currents approximately. With the assumption that the conversion efficiency is 100％， i_cir1 and i_cir2 can be further expressed as

wherein P is the output power of the IMDCC.

Through connecting the points with the same potential together in Fig. 3B，the circuit can be further simplified into the circuit shown in Fig. 3C， where L_eq is the total equivalent interconnection inductance referred to the primary side of the transformer and expressed as

From Fig. 3C， it can be concluded that the power conversion of an IMDCC can be simplified as the power exchange between two equivalent AC voltage sources v_ac1 and Kv_ac2 through L_eq. Thus， it can be seen that the characteristics of the transferred power are determined by the waveforms of v_ac1 and Kv_ac2.

However， for the IMDCC as illustrated in Figs. 3A to 3C， if the  traditional sinusoidal waveform modulation schemes are applied to control the IMDCC as mentioned hereinbefore， the switching loss will become unacceptable since the frequency is much higher. Therefore， in the present disclosure， there is proposed a new voltage modulation scheme and a capacitor voltage balancing solution to achieve a soft-switching for the IMDCCs with a high AC link frequency in order to reduce the switching losses.

Through thorough analysis of the IMDCC， the inventors realized that the AC link of the IMDCC is just an intermediate power conversion stage and it is not connected to the AC grid， which means that v_ac1 and v_ac2 are not required to be sinusoidal waves. Instead， the equivalent circuit of the IMDCC as illustrated in Fig. 3C is similar to that of the dual active bridge (DAB) dc/dc converter. Hence， it is possible to control the terminal voltages of the chain-links， v_uj and v_lj (j ＝ 1， 2) ， in the IMDCC to be square waves， so that v_ac1 and v_ac2 in Fig. 3C will be square waves. It is known that the square waves have a higher power transfer capability than the sinusoidal waves and thus， with the same transferred power， both the maximum and root-mean-square (rms) values of the arm currents in the IMDCC could be reduced when v_uj and v_lj (j ＝ 1， 2) are square waves， leading to reduced conducting losses and cost.

On the other hand， since the IMDCC is used for high-voltage dc/dc conversion， the voltage change rate dv/dt， including the rising or falling rate， of the square-wave chain-link terminal voltages cannot be very large in order to avoid insulation and thermal problems of the design， manufacture and operation of the transformer and inductors. This means that the dv/dt of v_uj and v_lj (j ＝ 1， 2) should be lowered.

Based on these considerations， in embodiments of the present disclosure， a square wave modulation scheme with a gradual voltage change in voltage transitional process is proposed. For a purpose of illustration， an example modulation waveform of v_u1 and its voltage changing transitions are shown in Fig. 4. It can be seen that v_u1 is approximately a square wave， except that its voltage rising and falling transitions are intentionally arranged to be staircase-shaped to reduce the dv/dt. Or alternatively， this waveform can be called as a trapezoidal waveform.

When applying such kind of square-wave modulation scheme to all the  arms in the IMDCC， the ideal key waveforms of the IMDCC are shown in Fig. 5， wherein the power is transferred from V_dc1 to V_dc2， in other word， the V_dc1 is the power supply voltage and the V_dc2 is the power consuming voltage.

In Figs. 4 and 5， T_ac is the AC link period， t_stair1 is the duration of the voltage changing transitions of v_u1 and v_l1， t_stair2 is the duration of the voltage changing transitions of Kv_u2 and Kv_l2， and

is the time by whichKv_ac2 lags v_ac1. Both t_stair1 and t_stair2 are relatively smaller than T_ac/2 and

The voltage changing transitions could be approximately simplified into oblique lines to simplify the mathematical analysis.

As shown in Figs. 4 and 5， V_{cl1_max} is the maximum value of the chain-link terminal voltage v_u1. When v_u1 equals V_{cl1_max}， there are k_{cl1_max} HBSMs in the inserted state， and thus V_{cl1_max} ＝ k_{cl1_max}V_dc1/N₁. N₁ is usually even， so the value of k_{cl1_max} may be one of N₁/2， N₁/2 + 1，...， N₁-1， or N₁. According to equation (1) ， V_{cl1_max} ＝ V_{acl_max}+V_dc1/2， and thus it can be derived that V_{ac1_max} ＝ V_{cl1_max}-V_dc1/2 ＝ V_dc1 (2k_{cl1_max}/N₁-1) /2. If λ₁ is used to represent 2k_{cl1_max}/N₁-1， then the following equation can be obtained

V_{ac1_max} ＝ λ₁·V_dc1/2          (5)

wherein λ₁ ∈ {0， 2/N₁， 4/N₁， ...， (N₁ -2) /N₁， 1} . Herein， λ₁ is the ratio of the maximum value of v_ac1， V_{ac1_max}， to V_dc1/2， thus representing V_dc1-side dc voltage utilization ratio. A larger λ₁ leads to a higher V_dc1-side dc voltage utilization ratio and thus a smaller arm current. Hereinafter λ₁ will be called V_dc1-side voltage magnitude ratio hereinafter. Likewise， λ₂ is V_dc2-side voltage magnitude ratio.

According to Fig. 3C and Fig. 5， the primary current of the transformer， i_pri， can be calculated as

During the AC link period [0， T_ac ] ， wherein the values of i_pri at t ＝ 0， t_stair1，

and

i.e.， I_pri (0) ， I_pri (t_stair1 ) ， 

and

are expressed as 

According to Fig. 3C and Fig. 5， and equations (6) ， (7) ， when t_stair1 ＝ t_stair2 ＝ t_stair， the active power transferred from V_dc1 to V_dc2 can be derived as

wherein M ＝ KV_dc2/V_dc1 is the dc voltage conversion ratio. Ifthe following is defined，

then equation (8) can be further simplified as

wherein f_ac ＝ 1/T_ac is the AC link frequency. With the power base

the normalized transferred power P^*is expressed as

It can be seen from equation (11) that with the square-wave modulation scheme， the expression of the transferred power of the IMDCC is similar to that of the DAB except for the coefficients λ₁ and λ₂ and the negative term

in the square bracket. As seen in equation (11) ， the negative term degrades the power transfer capability of the IMDCC， since the voltage changing transitions reduce the dc voltage utilization ratios of the square waves. Nevertheless， D_stair is usually very small compared with

thus the influence of the negative term on the transferred power could be ignored in the analysis. Since M is fixed for a designed system， the power transfer characteristics of the IMDCC are mainly determined by λ₁， λ₂ and

In addition， in order to achieve a small ripple of the circulation current and meet requirement of the soft switching， a novel capacitor voltage balancing  control strategy is further proposed in embodiments of the present disclosure， which is able to cooperate with the square-wave modulation scheme and satisfy the requirement of realizing ZVS for the switches.

In the proposed capacitor voltage balancing control strategy， each arm in the IMDCC has an individual approach to implement capacitor voltage balancing control. Hereinafter， the V_dc1-side upper arm will be taken as an example. Fig. 6A shows the waveform of v_u1 and i_u1 when λ₁ ＝ 1， wherein the voltage changing transitions of v_u1 are ignored. During the first half-period (0， T_ac/2) ， v_u1 ＝ 0， which means all the N₁ HBSMs are bypassed. Thus， the capacitor voltages of these HBSMs remain unchanged. During the second half-period (T_ac/2， T_ac) ， v_u1 ＝ V_dc1， which means all the N₁ HBSMs are inserted. Thus， the capacitors of these HBSMs will be charged or discharged by i_u1 when i_u1 ＞ 0 or i_u1 ＜ 0， respectively. Since the charging and discharging areas of i_u1 over (T_ac/2， T_ac) are usually not equal， the capacitor voltages of these HBSMs will be increased or decreased over this half-period. As a result， if the charging area of i_u1 over (T_ac/2， T_ac) is smaller than the discharging area， the capacitor voltages of all the N₁ HBSMs will continue to have net decreases period by period； if the charging area of i_u1 over (T_ac/2， T_ac) is larger than the discharging area， the capacitor voltages of all the N₁ HBSMs will continue to have net increases period by period. Therefore， in order to ensure the balancing of the capacitor voltages of these HBSMs， λ₁ should not be 1. Fig. 6B illustrates the waveforms of v_u1 and i_u1 when λ₁ ＜1.

According to (2) ， (3) ， (6) ， and (10) ， the integral of i_u1 over the first half-period (0， T_ac/2) is approximately equal to

Since

is usually not larger than T_ac/4， there is

Similarly， the integral of i_u1 over the second half-period (T_ac/2， T_ac) is approximately equal to

Since

is usually not larger than T_ac/4 and λ₁ ＜ 1， there is

As shown in Fig. 6B， shortly before t ＝ 0， v_u1 is equal to V_{cl1_max} ＝ (1 + λ₁) V_dc1/2， and there are (1 + λ₁) N₁/2 HBSMs in the inserted state and (1 - λ₁) N₁/2 HBSMs in the bypassed state. At t ＝ 0， v_u1 changes from V_{cl1_max} to V_{cl1_min}， which means λ₁N₁ HBSMs are changed from the inserted state to the bypassed state. As a result， during the half-period (0， T_ac/2) ， there are (1 - λ₁) N₁/2 HBSMs in the inserted state and (1 + λ₁) N₁/2 HBSMs in the bypassed state. According to equation (13) ， over the half-period (0， T_ac/2) ， the charging area of i_u1 is larger than the discharging area， so the capacitor voltages of the (1 - λ₁) N₁/2 HBSMs which are in the inserted state during (0， T_ac/2) will have a net increase over this half-period. Thus， in order to balance the capacitor voltages， the λ₁N₁ HBSMs with the highest voltages among the (1 + λ₁) V_dc1/2 HBSMs which are in the inserted state shortly before t ＝ 0 should be bypassed at t ＝ 0.

As shown in Fig. 6B， shortly before t ＝ T_ac/2， v_u1 equals V_{cl1_min} ＝ (1 - λ₁) V_dc1/2， and there are (1 - λ₁) N₁/2 HBSMs in the inserted state and (1 + λ₁) N₁/2 HBSMs in the bypassed state. At t ＝ T_ac/2， v_u1 changes from V_{cl1_min} to V_{cl1_max}， which means λ₁N₁ HBSMs are changed from the bypassed state to the inserted state. As a result， during the half-period (T_ac/2， T_ac) ， there are (1 + λ₁) N₁/2 HBSMs in the inserted state and (1 - λ₁) N₁/2 HBSMs in the bypassed state. According to equation (15) ， over the half-period (T_ac/2， T_ac) ， the charging area of i_u1 is smaller than the discharging area， so the capacitor voltages of the (1 + λ₁) N₁/2 HBSMs which are in the inserted state during (T_ac/2， T_ac) will have a net decrease over this half-period. Thus， in order to balance the capacitor voltages， the λ₁N₁ HBSMs with the highest voltages among the (1 + λ1) V_dc1/2 HBSMs which are in the bypassed state shortly before t ＝ T_ac/2 should be inserted at t ＝ T_ac/2.

Using a similar analytical method， the approaches to implement capacitor voltage balancing control for the other arms can be proposed. The difference lies in that for the power consuming side， the λ₁N₁ HBSMs with the lowest  voltages among the (1 + λ₁) V_dc1/2 HBSMs will be bypassed at t＝0 and inserted at t ＝ T_ac/2in order to balance the capacitor voltages.

In addition， it should be noted that the value of λ₁ might affect the capacitor voltage balancing of the HBSMs. If the value of λ₁ is suitably reduced， the capacitor voltage balancing process will be speeded up. This means that under the same voltage ripple limitation， the value of the HBSM capacitors could be reduced， thus lowering the system volume. Further， it may also be noted that the arm current sensors， which are necessary in the existing capacitor voltage balancing control strategies are not required in the proposed strategy， which means the reduced cost.

Hereinafter， an example solution of controlling capacitor voltage balance will be described in detail with reference to Fig. 7.

As illustrated in Fig. 7， first at step S701， the candidate sub-modules in a predetermined status are identified from the sub-modules in an arm. In an embodiment of the present disclosure， the voltage transitional process may include at least one of a voltage rising transitional process and a voltage falling transitional process. For different voltage transitional processes， the candidate sub-modules will be have different properties. For example， for the voltage rising transitional process in which the voltage will be increased gradually and thus sub-modules will be inserted step by step， the candidate sub-modules will be sub-modules in a bypassed status， while for the voltage falling transitional process in which the voltage will be decreased gradually and sub-modules will be bypassed step by step， the candidate sub-modules will be sub-modules in an inserted status. The status of the sub-modules may be determined for example by a controller through checking gate control signals provided to switches of these sub-modules. For example， in a sub-module， if the switch T₁ is turned off but the switch T₂ is turned on， it means the sub-module is bypassed， i.e.， in the bypassed state， while ifthe switch T₁ is turned on but the switch T₂ is turned off， it indicates that the sub-module is inserted， i.e.， in the inserted state.

After the candidate sub-modules have been identified， capacitor voltages of the candidate sub-modules will be obtained at step S702. The capacitor voltages of the candidate sub-modules refer to the voltages across capacitor C_sm of respective sub-modules， i.e.， v_sm in Fig. 2A. These capacitor voltages can be obtained from， for example， voltage measurement elements which are arranged in the IMDDC  and used to measure the voltage across the capacitors C_sm in each sub-module. The measured capacitor voltage will be sent to the controller. Thus， the controller may obtain the capacitor voltages from the voltage measurement elements.

Then， at step S703， it may determine， based on the obtained capacitor voltages obtained from the voltage measurement elements， at least one target sub-module from the candidate sub-modules.

As mentioned hereinabove， the voltage transitional process will be divided in to a plurality of sub-processes， that is to say， the voltage will be changed step by step. The number of sub-processes or steps may be denoted by N_stair. Taking V_dc1-side upper arm as an example， if the V_dc1 is assumed as 800kV and there are 12 sub-modules in the upper arm， then the rated value for each sub-module capacitor voltage will be 800/12＝66.67kV. Ifthe V_dc1-side voltage magnitude ratio λ₁ (i.e.， the ratio of the difference between the maximum and minimum values of the chain-link terminal voltage to the corresponding system terminal DC voltage) has a value of 10/12， which means there will be totally 10 sub-modules to be inserted or bypassed step by step during the voltage transitional processes. That is to say， in each sub-process， there will be at least one target sub-modules to be inserted or bypassed. In the case that N_stair is five， there will be two target sub-modules to be inserted or bypassed in each sub-process； in case of that the N_stair is ten， there will be one target sub-module to be inserted or bypassed in each sub-process.

As mentioned hereinabove， for different sides of the IMDCC， the selection of the at least one target sub-module will be different. For example， for the power supplying side， the target sub-module will be selected as a sub-module with the highest capacitor voltage among the obtained capacitor voltages. In other words， the obtained capacitor voltage may be ranked in a descending order and the target sub-module will be determined according to the ranking. In a case that the N_stair is 5， two sub-modules ranking first and second are selected as the target sub-modules while when N_stair is 10， the sub-module with the highest capacitor voltage will be selected as the target sub-module. On the other hand， for the power supplying side， the target sub-module will be selected as a sub-module with the lowest capacitor voltage among the obtained capacitor voltages. That is to say， the obtained capacitor voltage may be ranked in an ascending order instead of the descending order. After that， the target  sub-module (s) may be selected based on the ranking. For example， when N_stair is 5， sub-modules ranking top two may be selected as the target sub-modules； while N_stair is 10， the sub-module ranking first can be selected as the target sub-module.

Once the at least one target sub-module is determined， then at step S704， it may generate a control signal to the at least one target sub-module. In a voltage rising transitional process， a control signal may be generated so that the at least one target sub-module may be inserted into the chain link， i.e， switch T₁ being turned off and switch T₂ being turned on. In a voltage falling transitional process， a control signal for bypassing the at least one target sub-module will be generated so that the switch T₁ is turned on and the switch T₂ is turned off.

Then at step S705， it may be further checked whether there is any remaining sub-process of the voltage transitional process， the transitional process is ended， or the desired voltage is achieved. If it still requires performing other sub-processes， then the method returns step S701 and repeats operations in step S701 to S704. Otherwise， if the voltage transition process is ended， then the method is ended.

In such a way， the terminal voltages of the arms can be changed gradually in the voltage transitional process by inserting or bypassing at least one sub-module in respective sub-processes. Thus， the capacitor voltage will have small ripple and thus regarded as constant. That is to say， the capacitor voltage can be well balanced at the same time the gradual changing voltage in the voltage transitional voltage can be obtained.

Besides， the inventor also notices that during the voltage rising transitional process， there might be a phenomenon in which a certain sub-module never obtains the chance to be inserted. For example， for the power supplying side， when the capacitor voltage of the certain module is too low and it will be kept in bypassed state all the time and will never be inserted； while for the power consuming side， if the capacitor voltage of a certain sub-module is too high， the certain sub-module will not be inserted into the chain link either.

In view of this， in an embodiment of the present disclosure， at the power supplying side， an obtained capacitor voltage of a candidate sub-module will be replaced， in the voltage rising transitional process， with a first virtual value when the  obtained capacitor voltage of the candidate sub-module is lower than a first preset value. The first preset value is lower than a rated capacitor voltage while the first virtual value will be a value higher than (preferable much higher than) the rated capacitor voltage to ensure the candidate sub-module to be selected. For example， in a case that the capacitor is allowable to be operated in 95％ to 105％， the first preset value may be set as 95％， which means that a capacitor voltage lower than 95％ may be an abnormal capacitor voltage value. In such a case， if the sub-module is not inserted into the chain-link， it is hard to increase the capacitor to a normal value. Thus， in order to avoid the situation， the obtained capacitor voltages may be replaced with a virtual value which may be much higher than the rated capacitor voltage， for example ten times of the rated capacitor voltage. In such way， the sub-module will be the one with the highest capacitor voltage and thus it may be guaranteed that the sub-module will be inserted into the chain link in the voltage rising transitional process.

On the other hand， at the power consuming side， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module will be replaced with a second virtual value when the obtained capacitor voltage of the candidate sub-module is higher than a second preset value. The second preset value is higher than a rated capacitor voltage and the second virtual value is set as a value lower than (preferable much lower than) the rated capacitor voltage to ensure the candidate sub-module to be selected. For example， the second preset may be 105％ of the rated capacitor voltage and the second virtual value may be set as one tenth of the rated value. In such way， the sub-module will be the one with the lowest capacitor voltage and will be selected as the target sub-module to be inserted with a highest priority.

Therefore， these sub-modules in abnormal condition may be given the highest priority to be inserted and in such a way， it is possible to charge or discharge them to normal capacitor voltage values.

In the proposed capacitor voltage solution， the capacitor voltage balance is not dependent on the arm currents and thus the arm sensors can be omitted， which means a reduced capital cost. Besides， in optional embodiment of the present disclosure， it may ensure that each switch acts at most only once during each voltage  transitional process. Thus， compared to the traditional capacitor balance solution wherein each switch will act at least once and probably more than once， the proposed capacitor voltage balancing solution will facilitate the reduction of the switching loss due to the decreasing number of switching times.

In such a way， a modulation wave like that as illustrated in Fig. 6 will be obtained and at the same time the ripple of the capacitor voltage in each sub-module will be rather small and can be neglected.

Figs. 8A and 8B illustrate example voltage falling and rising transitional processes and the target sub-modules selections in the upper arm of the power supplying side (V_dc1-side) according to an embodiment of the present disclosure.

As illustrated in Fig. 8A， during the voltage falling transitional process， the voltage v_u1 will be changed from the higher voltage such as 5.5kV to the lower voltage 0.5kV in five sub-processes. The table in the lower part of Fig. 7A illustrates the capacitor voltages of the twelve sub-modules， inserted sub-modules (underlined and in bold) and bypassed sub-modules in each sub-process. In the first column， the capacitor voltages of the 12 sub-modules before the voltage falling transitional process are illustrated， wherein all sub-modules are inserted except sub-module 10. The second to sixth columns respectively illustrate the capacitor voltages of the 12 sub-modules in the five sub-processes. For example， in the second column are illustrated capacitor voltages of 12 sub-modules in the first sub-process， wherein the two sub-modules (i.e.， sub-modules 1 and 11) with the highest capacitor voltages among the remaining inserted sub-modules are selected as the target sub-modules and bypassed. Similarly， in the second to five sub-processes， two further sub-modules with the highest capacitor voltages among the remaining inserted sub-modules are bypassed step by step until the voltage v_u1 reaches the lower voltage 0.5kV.

In Fig. 8B are illustrated the capacitor voltages of the twelve sub-modules， inserted sub-modules (underlined and in bold) and bypassed sub-modules in each sub-process of the voltage rising transitional process. In the first column is illustrated the initial capacitor voltages of the twelve sub-module before the voltage rising transitional process， wherein only sub-module 5 is inserted and all other sub-module are bypassed. In the first sub-process as illustrated in the second  column， the two sub-modules (i.e.， sub-modules 1 and 11) with the highest capacitor voltages among the remaining inserted sub-modules are selected as the target sub-modules and inserted. Similarly， in the second to five sub-processes， two further sub-modules with the highest capacitor voltages among the remaining inserted sub-modules are inserted step by step until the voltage v_u1 reaches the higher voltage 5.5kV.

In Figs. 8A and 8B， two sub-modules are bypassed or inserted in each sub-process for the upper arm at V_dc1-side (i.e.， the power supplying side) . However， it should be understood that it is also possible to implement more or less sub-processes in each-process. In addition， for the lower arm at V_dc1-side， the similar capacitor voltage balancing strategy can be performed. While， for the power consuming side， a similar process can be applied but the criteria of selecting the target sub-modules are different (i.e.， selecting sub-modules with the lowest capacitor voltages instead of the highest voltages) .

In order to reduce the switching losses， the zero-voltage-switching (ZVS) can be performed for the power switches. In addition， in order to achieve a slowly changing voltage so that the achievement of the zero-voltage turn-off for the power switches can be ensured， two capacitors C_add1 and C_add2 are respectively introduced in addition to intrinsic capacitances C_o1 and C_o2 of the power switches T₁ and T₂， which are connected in parallel with the two power switches in the HBSM. Fig. 9A to 9C illustrates the traditional half-bridge sub-module structure， improved sub-module structure and the equivalent structure of the improved sub-module structure， which can also be used in embodiments of the present disclosure. However， it should be noted that the parallel capacitors C_p1 and C_p2 include the intrinsic capacitances C_o1 and C_o2 of the power switches T₁ and T₂， respectively.

Hereinafter， ZVS operations will be described briefly with reference to Figs. 10A to llC. The HBSM shown in Fig. 10A is in the bypassed state， wherein the sub-module current i_sm flows through T₂. When T₂ is turned off， i_sm charges C_p2 and discharges C_p1， as shown in Fig. 10B. Since C_p1 and C_p2 limit the rising rate of the collector-emitter voltage of T₂， T₂ is zero-voltage turn-off. When C_p1 is fully discharged， diode D₁ is forced to conduct， clamping the voltage of T₁ to be zero， as shown in Fig. 10C. Thus， T₁ can be turned on with zero-voltage. At this moment， the HBSM enters into the inserted state.

However， when the HBSM is in the bypassed state， if i_sm flows through D₂， there is a possibility that T₂ can be zero-voltage turn-off but T₁ has to be hard turn-on， leading to sharp discharging of C_p1 through T₁ and severe reverse recovery of D₂. Therefore， it can be concluded that during the transition of the HBSM from the bypassed state to the inserted state， i_sm flowing into the HBSM should be provided so as to guarantee the zero-voltage turn-off of T₂ and zero-voltage turn-on of T₁， which can be obtained with the proposed square wave modulation and the capacitor voltage balancing solutions.

The HBSM shown in Fig. 11A is in the inserted state， wherein the sub-module current i_sm flows through T₁. When T₁ is turned off， i_sm charges C_p1 and discharges C_p2， as shown in Fig. 11B. Since C_p1 and C_p2 limit the rising rate of the collector-emitter voltage of T₁， T₁ is zero-voltage turn-off. When C_p2 is fully discharged， diode D₂ is forced to conduct， clamping the voltage of T₂ to be zero， as shown in Fig. 11C. Thus， T₂ can be turned on with zero-voltage. At this moment， the HBSM enters into the bypassed state.

Similarly， when the HBSM is in the inserted state， if i_sm flows through D₁，there is a possibility that T₁ can be zero-voltage turn-off but T₂ has to be hard turn-on， leading to sharp discharging of C_p2 through T₂ and severe reverse recovery of D₁. Therefore， it can be concluded that during the transition of the HBSM from the inserted state to the bypassed state， i_sm must flow out of the HBSM to guarantee the zero-voltage turn-off of T₁ and zero-voltage turn-on of T₂， which can be obtained with the proposed square wave modulation and the capacitor voltage balancing solutions.

Therefore， although the power switches can be controlled based on ZVS operations， the implementation of Full-ZVS is dependent on whether Full-ZVS condition is met. Next， the Full-ZVS condition for the sub-module switches will be derived.

Hereinafter V_dc1-side upper arm will be taken as an example， whose voltage v_u1 and current i_u1 is illustrated in Fig. 12. For the HBSMs in this arm， i_u1 ＞ 0 means that the current flows into the sub-modules while i_u1 ＜ 0 means that the current flows out of the sub-modules. According to the above description， the ZVS condition for the switches in these HBSMs is i_u1 ＞ 0 during the transitions of these  HBSMs from the bypassed state to the inserted state and i_u1 ＜ 0 during the transitions of these HBSMs from the inserted state to the bypassed state.

The waveforms of v_u1， Kv_u2， i_u1 and i_u2 are illustrated in Fig. 12. During the voltage rising transition (T_ac/2， T_ac/2 + t_stair) ， the HBSMs in V_dc1-side upper arm are inserted one by one. In order to realize ZVS for all the switches in V_dc1-side upper arm， i_u1 ＞ 0 should be ensured during this transition. Since i_u1 decreases during the time interval (T_ac/2， T_ac/2 + t_stair) ， there must be

I_u1(T_ac/2+t_stair) ≥ 0   (16)

According to (2) ， (3) ， (6) ， (7b) ， (10) ， (11) ， and (16) ， the following equation may be derived

wherein

is the boundary function， and expressed as

In the equality (13) ， the relationship is defined as the full-ZVS condition for V_dc1-side upper arm during the voltage rising transition of v_u1. Likewise， the full-ZVS condition for V_dc1-side lower arm during the voltage rising transition of v_l1 can be derived and it is the same as (13) . Consequently， equation (13) is the full-ZVS condition for both arms at V_dc1 side during the voltage rising transitions.

During the voltage falling transition (0， t_stair) ， the HBSMs in V_dc1-side upper arm are bypassed one by one. In order to realize ZVS for all the switches in V_dc1-side upper arm， i_u1 ＜ 0 should be ensured during this transition. Since i_u1 increases during the time interval (0， t_stair) ， there must be

I_u1 (t_stair) ≤ 0   (18)

According to (2) ， (3) ， (7b) ， (10) ， (11) ， and (18) ， it may have

Inequality (19) is the full-ZVS condition for V_dc1-side upper arm during the voltage falling transition of v_u1， where

is the boundary function. Likewise， the full-ZVS condition for V_dc1-side lower arm during the voltage falling transition of v_l1 can be derived and it is the same as Inequality (19) . Consequently， Inequality (19) is the full-ZVS condition for both arms at V_dc1 side during the voltage falling transitions.

Similarly， the full condition for V_dc2-side arms during the voltage rising transitions can be derives as

wherein

is the boundary function. The condition of realizing ZVS for all the switches at V_dc2 side during the voltage falling transitions can be derives as

where

is the boundary function.

According to (17) ， (19) ， (20) ， and (21) ， the curves of the four boundary functions (B_1r， B_1f， B_2r， and B_2f) with respect to

are depicted with solid lines in Fig. 13，where λ₁ ＝ λ₂ ＝ 100/120， and D_stair ＝ 0.05 as an example. As shown in Fig. 13， the

plane is divided into six regions by the four solid curves. TABLE 1 presents the implementation of full-ZVS for the arms of IMDCC in different regions.

TABLE 1.

Implementation of Full-ZVS for the Arms of IMDCC in Different Regions

From the Table 1， it can be seen that in region I， all arms can achieve the Full-ZVS operation； in regions II and III， three of four arms can achieve the Full-ZVS operation； in region IV to VI， two of four arms can achieve the full-ZVA operations. . Thus， it is clear that when the system operation point is inside Region I (shaded area in Fig. 13) ， all the four arms of IMDCC can realize full-ZVS， which means that all the switches in the IMDCC can realize ZVS during the voltage changing transitions of v_uj and v_lj (j ＝ 1， 2) . Thus， Region I can be called as the complete-ZVS region hereinafter， which is preferred for the system operation point.

In addition， it can be also seen that for a certain M， the system operation point moves along the corresponding

curve， which is dependent on the required transferred power. Taking M ＝ 0.85 as an example， the intersection of the

 curve and the border of Region I has the coordinates

and the system operation point on the

curve has the coordinates

Only when 

(thus P^* _op ≥ P^* _i) will the system operation point be inside Region I. Hence， a smaller

will lead to a larger control range of the output power under complete-ZVS operation.

As shown in Fig. 13， the value of M greatly affects the value of

In order to obtain a small

it is better for M not to be too larger or too smaller， which imposes constraints on the design of the transformer turns ratio K. When the

 curve with a certain M goes through the intersection of B_1f and B_2r， the smallest

 can be obtained. When λ₁， λ₂ and

are determined， B_1f decreases with D_stair while B_2r increases with D_stair. Therefore， a smaller D_stair will lead to a larger complete-ZVS region.

Next， reference will be made to Figs. 14 to 17B to describe the simulation of the IMDCC when applying the proposed square wave modulation and the balancing strategy. In the simulations， the power is assumed to transfer from V_dc1 to V_dc2， and the load at V_dc2 side is a passive load. A closed-loop control is achieved  by measuring the value of the output voltage (v_dc2) and comparing it with the reference value (V_{dc2_ref}) . The difference between V_{dc2_ref} and v_dc2 goes through a PI controller and then acts on the phase shift

between v_u1 and v_u2 (or v_l1 and v_l2) . The following simulation results are based on the parameters listed in TABLE 2.

TABLE 2. Simulation Parameters

The simulation results of the key waveforms of the IMDCC at the rated power are shown in Fig. 14， which are substantially in agreement with the theoretical waveform as illustrated in Fig. 5. The arm currents also meet the requirements for full-ZVS operation， which means the system operation point satisfies the full-ZVS condition.

Figs. 15A and 15B shows the voltage changing transitions of v_u1 at the rated power. Since the HBSMs are inserted one by one during the voltage rising transition of v_u1， there are λ₁N₁ ＝ 10 staircases in this transition. Voltage v_u1 doesn’t change sharply even at the rising edge because of the realization of zero-voltage turn-off for the HBSM switches. The voltage falling transition of v_u1 appears to be a  smooth oblique line and has no staircases because the arm current i_u1 is small during this transition， which makes the charging and discharging of the switch parallel capacitors slow. As a result， dv/dt of v_u1 is reduced significantly. The voltage changing transitions of v_l1， Kv_u2 and Kv_l2 have similar characteristics.

Fig. 16A gives the waveforms of the capacitor voltages (v_{Csm_u11} to v_{Csm_u112}) of HBSM u₁₁ to u₁₁₂ at rated power， wherein u₁₁ to u₁₁₂ are capacitor voltages of the twelve HBSMs in V_dc1-side upper arm. As is seen， all the capacitor voltages are well balanced and basically fluctuate within 95％～105％ of the reference value (66.7 kV) ， which shows that the capacitor voltage balancing control strategy is effective. Fig. 16B shows the enlarged waveform of the capacitor voltage (v_{Csm_u11}) ofHBSM u₁₁. From Fig. 16B it is clear that before v_{Csm_u11} has a net increase over a certain period， it continues to have net decreases over 10 periods. The capacitor voltages of other HBSMs have similar characteristics.

Figs. 17A and 17B show the ZVS operation of the upper switch T₁ in HBSM u₁₁ at rated power. As seen from Fig. 17A， before T₁ is turned on， the collector-emitter voltage v_CE has fallen to zero and the switch current i_CE flows through the anti-parallel diode D₁. Thus， T₁ is zero-voltage turn-on. As seen from Fig. 17B， v_CE rises slowly when T₁ is turned off， thus achieving an approximate zero-voltage turn-off. Similar results can be applied to other switches， and it will be found that all the switches have realized ZVS.

In addition， in the present disclosure， there is further provided a controller for controlling capacitor voltage balancing in a modular direct-current to direct-current (DC/DC) converter， which will be described with reference to Fig. 18.

As illustrated in Fig. 18， the controller 1800 may comprise a candidate sub-module identification unit 1810， a capacitor voltage obtainment unit 1820， a target sub-module selection unit 1830， and a control signal generation unit 1840. Particularly， the candidate sub-module identification unit 1810 may be configured to identify candidate sub-modules in a predetermined status from sub-modules in an arm； a target sub-module selection unit. The capacitor voltage obtainment unit 1820 may be configured to obtain capacitor voltages of the candidate sub-modules. The target sub-module selection unit 1830 may be configured to select at least one target sub-module from the candidate sub-modules based on the obtained capacitor voltages.  The control signal generation unit 1840 may be configured to generate a control signal to switches of at least one target sub-module in the arm so that a voltage changes gradually in the voltage transitional process. The candidate sub-module identification unit 1810， the capacitor voltage obtainment unit 1820， the target sub-module selection unit 1830 and the control signal generation unit 1840 are operated in each of sub-process of a voltage transitional process of a square wave for an arm so that a voltage across the arm changes gradually in the voltage transitional process.

In an embodiment of the present disclosure， the voltage transitional process may comprise at least one of a voltage rising transitional process and a voltage falling transitional process. Specially， the candidate sub-module identification unit 1810 may be configured to identify， for the voltage rising transitional process， the candidate sub-modules in a bypass state and the control signal generation unit 1840 may be configured to generate a signal for inserting the at least one target sub-module. The candidate sub-module identification unit 1810 may be configured to identify， for the voltage falling transitional process， the candidate sub-modules in an inserted state and the control signal generation unit 1840 may be configured to generate a signal for bypassing the at least one target sub-module.

In another embodiment of the present disclosure， the target sub-module selection unit 1830 may be configured to select， for a power supplying side， the at least one target sub-module as a sub-module with the highest capacitor voltage among the obtained capacitor voltages.

In a further embodiment of the present disclosure， the target sub-module selection unit 1830 may be configured to select， for a power consuming side， the at least one target sub-module as a sub-module with the lowest capacitor voltage among the obtained capacitor voltages.

In a yet further embodiment of the present disclosure， the controller 1800 may further comprise a value replacing unit 1850， which may be configured to replace， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module with a first virtual value when the obtained capacitor voltage of the candidate sub-module is lower than a first preset value. The first preset value may be lower than a rated capacitor voltage and the first virtual value may be a value  higher than the rated capacitor voltage to ensure the candidate sub-module to be selected.

In a still further embodiment of the present disclosure， the controller 1800 may further comprise a value replacing unit 1860， which may be configured to replace， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module with a second virtual value when the obtained capacitor voltage of the candidate sub-module is higher than a second preset value. The second virtual value is higher than a rated capacitor voltage， and the second virtual value is a value lower than a rated capacitor voltage to ensure the candidate sub-module to be selected. It may be appreciated that the value replacing unit 1860 can be two separate units or integrated into a single unit.

In a yet still further embodiment of the present disclosure， each switch in a sub-module in the modular DC/DC converter which the controller 100 is to control includes a separate capacitor paralleled therewith.

Although the solutions of the present disclosure are described with reference to specific embodiments， the present disclosure is not limited thereto. In fact， the present disclosure can be can be implemented in many different way without departing the spirits of the present disclosure. For example， the V_dc2 side can act as the power supply side and the V_dc1 side can act as the power consuming side. In addition， although the description is made to one phase of the IMDCC， similar solution can also be applied to the other two phase of the IMDCC. During selecting the target sub-modules， it is possible to just pick up sub-modules with the highest capacitor voltages from the candidate capacitor voltages， without performing the ranking. Moreover， to avoid that a certain sub-module always has no chance to be inserted， it may just select it as the target sub-module without replacing its capacitor voltage with a virtual value.

Therefore， it can be appreciated that embodiments of the present disclosure have been described in details through embodiments with reference to the accompanying drawings. It should be appreciated that， while this specification contains many specific implementation details， these details should not be construed as limitations on the scope of any invention or of what may be claimed， but rather as descriptions of features that may be specific to particular embodiments of particular  inventions. Certain features that are described in this specification in the context of separate embodiments can also be implemented in combination in a single embodiment. Conversely， various features that are described in the context of a single embodiment can also be implemented in multiple embodiments separately or in any suitable sub-combination. Moreover， although features may be described above as acting in certain combinations and even initially claimed as such， one or more features from a claimed combination can in some cases be excised from the combination， and the claimed combination may be directed to a sub-combination or variation of a sub-combination.

Various modifications， adaptations to the foregoing exemplary embodiments of this disclosure may become apparent to those skilled in the relevant arts in view of the foregoing description， when read in conjunction with the accompanying drawings. Any and all modifications will still fall within the scope of the non-limiting and exemplary embodiments of this disclosure. Furthermore， other embodiments of the disclosures set forth herein will come to mind to one skilled in the art to which these embodiments of the disclosure pertain having the benefit of the teachings presented in the foregoing descriptions and the associated drawings.

Therefore， it is to be understood that the embodiments of the disclosure are not to be limited to the specific embodiments disclosed and that modifications and other embodiments are intended to be included within the scope of the appended claims. Although specific terms are used herein， they are used in a generic and descriptive sense only and not for purposes of limitation.

Claims (19)

1. A method for controlling capacitor voltage balancing in a modular direct-current to direct-current (DC/DC) converter， which comprises two modular multilevel converters connected through an AC link with a galvanic isolation transformer provided therein， each of the two modular multilevel converters comprising at least one phase leg with two arms， the method comprising， in each of sub-process of a voltage transitional process of a square wave for an arm：

   identifying candidate sub-modules in a predetermined status from sub-modules in the arm；

   obtaining capacitor voltages of the candidate sub-modules；

   selecting at least one target sub-module from the candidate sub-modules based on the obtained capacitor voltages； and

   generating a control signal to the at least one target sub-module in the arm so that a voltage across the arm changes gradually in the voltage transitional process.
2. The method of Claim 1， wherein the voltage transitional process comprises at least one of a voltage rising transitional process and a voltage falling transitional process.
3. The method of Claim 2， wherein in the voltage rising transitional process， the candidate sub-modules in a bypass state are identified and the control signal is a signal for inserting the at least one target sub-module.
4. The method of Claim 2， wherein in the voltage falling transitional process， the candidate sub-modules in an inserted state are identified and the control signal is a signal for bypassing the at least one target sub-module.
5. The method of Claim 2， wherein for a power supplying side， the at least one target sub-module is selected as a sub-module with the highest capacitor voltage among the obtained capacitor voltages.
6. The method of Claim 2， wherein for a power consuming side， the at least one target sub-module is selected as a sub-module with the lowest capacitor voltage among the obtained capacitor voltages.
7. The method of Claim 5， wherein the method further comprises：

   replacing， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module with a first virtual value when the obtained capacitor voltage of the candidate sub-module is lower than a first preset value，

   wherein the first preset value is lower than a rated capacitor voltage and the first virtual value is a value higher than the rated capacitor voltage to ensure the candidate sub-module to be selected.
8. The method of Claim 6， wherein the method further comprises：

   replacing， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module with a second virtual value when the obtained capacitor voltage of the candidate sub-module is higher than a second preset value，

   wherein the second virtual value is higher than a rated capacitor voltage， and the second virtual value is a value lower than the rated capacitor voltage to ensure the candidate sub-module to be selected.
9. The method of any one of Claims 1 to 8， wherein each switch in a sub-module in the modular DC/DC converter includes a separate capacitor paralleled therewith.
10. A controller for controlling capacitor voltage balancing in a modular direct-current to direct-current (DC/DC) converter， which comprises two modular multilevel converters connected through an AC link with a galvanic isolation transformer provided therein， each of the two modular multilevel converters comprising at least one phase leg with two arms， the controller comprising

    a candidate sub-module identification unit configured to identify candidate sub-modules in a predetermined status from sub-modules in an arm；

    a capacitor voltage obtainment unit configured to obtain capacitor voltages of the candidate sub-modules；

    a target sub-module selection unit configured to select at least one target sub-module from the candidate sub-modules based on the obtained capacitor voltages； and

    a control signal generation unit configured to generate a control signal to switches of at least one target sub-module in the arm，

    wherein the candidate sub-module identification unit， the capacitor voltage obtainment unit， the target sub-module selection unit and the control signal generation unit are operated in each of sub-process of a voltage transitional process of a square wave for an arm， so that a voltage across the arm changes gradually in the voltage transitional process.
11. The controller of Claim 10， wherein the voltage transitional process comprises at least one of a voltage rising transitional process and a voltage falling transitional process.
12. The controller of Claim 11， wherein the candidate sub-module identification unit is configured to identify， for the voltage rising transitional process， the candidate sub-modules in a bypass state and the control signal generation unit is configured to generate a signal for inserting the at least one target sub-module.
13. The controller of Claim 11， wherein the candidate sub-module identification unit is configured to identify， for the voltage falling transitional process， the candidate sub-modules in an inserted state and the control signal generation unit is configured to generate a signal for bypassing the at least one target sub-module.
14. The controller of Claim 11， wherein the target sub-module selection unit is configured to select， for a power supplying side， the at least one target sub-module as a sub-module with the highest capacitor voltage among the obtained capacitor voltages.
15. The controller of Claim 11， wherein the target sub-module selection unit is configured to select， for a power consuming side， the at least one target sub-module as a sub-module with the lowest capacitor voltage among the obtained capacitor voltages.
16. The controller of Claim 14， wherein the controller further comprises：

    a value replacing unit， configured to replace， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module with a first virtual value when the obtained capacitor voltage of the candidate sub-module is lower than a first preset value，

    wherein the first preset value is lower than a rated capacitor voltage and the first virtual value is a value higher than the rated capacitor voltage to ensure the candidate sub-module to be selected.
17. The controller of Claim 15， wherein the method further comprising

    a value replacing unit， configured to replace， in the voltage rising transitional process， an obtained capacitor voltage of a candidate sub-module with a second virtual value when the obtained capacitor voltage of the candidate sub-module is higher than a second preset value，

    wherein the second virtual value is higher than a rated capacitor voltage， and the second virtual value is a value lower than a rated capacitor voltage to ensure the candidate sub-module to be selected.
18. The controller of any one of Claims 10 to 17， wherein each switch in a sub-module in the modular DC/DC converter includes a separate capacitor paralleled therewith.
19. A modular DC/DC converter system， comprising：

    a modular direct-current to direct-current (DC/DC) converter， which comprises two modular multilevel converters (MMCs) connected through a AC link with a galvanic isolation transformer provided therein， each of the modular multilevel converters comprising at least one phase leg with two arms； and

    a controller for controlling capacitor voltage balancing in the DC/DC converter according to any one of Claims 10 to 18；

    wherein each switch in a sub-module in the modular DC/DC converter includes a separate capacitor paralleled therewith.

Images