TWI651820B - 扇出型半導體封裝 - Google Patents

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TWI651820B
TWI651820B TW106105820A TW106105820A TWI651820B TW I651820 B TWI651820 B TW I651820B TW 106105820 A TW106105820 A TW 106105820A TW 106105820 A TW106105820 A TW 106105820A TW I651820 B TWI651820 B TW I651820B
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金亨俊
李斗煥
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三星電機股份有限公司
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Abstract

一種扇出型半導體封裝。半導體晶片安置於第一連接構件的貫穿孔中。所述半導體晶片的至少一部分被囊封體囊封。在所述半導體晶片的主動表面上形成有包括重佈線層的第二連接構件。在所述囊封體上形成有具有優異的可靠性的外部連接端子。

Description

扇出型半導體封裝 [相關申請案的交叉參考]
本申請案主張於2016年9月30日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0126233號的優先權，所述韓國專利申請案全文併入本案供參考。
本發明是有關於一種扇出型半導體封裝，在所述扇出型半導體封裝中，連接端子可在安置有半導體晶片的區之外延伸。
近來，與半導體晶片相關的技術發展中的顯著趨勢是減小電子組件的大小。因此，在封裝領域中，隨著對緊湊半導體晶片等需求的快速增加，已需要實作具有緊湊的大小且包括多個引腳的電子組件封裝。
為滿足對緊湊的半導體晶片的需要所提議的一種封裝技術是扇出型半導體封裝技術。扇出型半導體封裝技術可使得連接端子能夠在其中安置有半導體晶片的區之外進行重佈線，藉此具有緊湊的大小並使得能夠實作多個引腳。
本發明的態樣可提供一種扇出型半導體封裝，在所述扇出型半導體封裝中，在所述扇出型半導體封裝的上部部分中形成的外部連接端子可具有優異的可靠性。
根據本發明的態樣，一種扇出型半導體封裝包括：第一連接構件，具有貫穿孔；半導體晶片，安置於所述貫穿孔中，且具有主動表面及被動表面，所述主動表面上安置有連接墊且所述被動表面與所述主動表面相對地安置；囊封體，具有開口且囊封所述第一連接構件的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分，其中所述開口穿透過所述囊封體；第二連接構件，安置於所述第一連接構件上及所述半導體晶片的所述主動表面上；以及外部連接端子，填充所述開口的至少一部分。所述第一連接構件及所述第二連接構件分別包括電性連接至所述半導體晶片的所述連接墊的重佈線層。所述第一連接構件的所述重佈線層包括墊，所述墊的至少一部分被將連接至所述外部連接端子的所述開口暴露出。所述開口的壁表面的表面粗糙度較所述墊的暴露出的表面的表面粗糙度大。
根據本發明的態樣，一種扇出型半導體封裝包括：第一連接構件，具有貫穿孔；半導體晶片，安置於所述貫穿孔中，且具有主動表面及被動表面，所述主動表面上安置有連接墊且所述被動表面與所述主動表面相對地安置；囊封體，囊封所述第一連接構件 的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分；第二連接構件，安置於所述第一連接構件上及所述半導體晶片的所述主動表面上；加強層，安置於所述囊封體上，且具有開口；以及外部連接端子，填充所述開口的至少一部分。所述第一連接構件及所述第二連接構件分別包括電性連接至所述半導體晶片的所述連接墊的重佈線層。所述開口的壁表面包括被填充以所述外部連接端子的一部分的空隙。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F、2100‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111、141、2141、2241‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113、143、2143、2243‧‧‧介層窗
113a‧‧‧第一介層窗
113b‧‧‧第二介層窗
113c‧‧‧第三介層窗
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧主體部分
122、2122、2222‧‧‧連接墊
123、2223‧‧‧保護膜
130、135、2130‧‧‧囊封體
130a、135a、181a、182a‧‧‧絕緣樹脂
130b、135c、181c、182b‧‧‧填料
135b、181b‧‧‧核心
140‧‧‧第二連接構件
142、2142、2242‧‧‧重佈線層
150、2150、2250‧‧‧保護層
151、183、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
181‧‧‧加強層
182‧‧‧樹脂層
190‧‧‧外部連接端子
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧電子組件
2140、2240‧‧‧連接構件
2170、2270‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2243h‧‧‧介層窗孔
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧插板基板
P‧‧‧表面處理層
V1a、V1b、V2、V3、V4a、V4b‧‧‧空隙
I-I'‧‧‧線
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中：
圖1是說明電子裝置系統的實例的示意性方塊圖。
圖2是說明電子裝置的實例的示意性立體圖。
圖3A示出在對扇入型半導體封裝進行封裝之前及進行封裝之後的扇入型半導體封裝的示意性剖視圖及示意性平面圖。
圖3B示出在對扇入型半導體封裝進行封裝之前及進行封裝之後的扇入型半導體封裝的示意性剖視圖及示意性平面圖。
圖4是說明對扇入型半導體封裝進行封裝的製程的示意性剖視圖。
圖5是安裝於插板基板上且最終安裝於電子裝置的主板上的扇入型半導體封裝的示意性剖視圖。
圖6是安裝於插板基板內且最終安裝於電子裝置的主板上的 扇入型半導體封裝的示意性剖視圖。
圖7是扇出型半導體封裝的示意性剖視圖。
圖8是安裝於電子裝置的主板上的扇出型半導體封裝的示意性剖視圖。
圖9是說明扇出型半導體封裝的實例的示意性剖視圖。
圖10是沿圖9所示線I-I'截取的示意性切割平面圖。
圖11是說明扇出型半導體封裝的實例的示意性剖視圖。
圖12是說明扇出型半導體封裝的實例的示意性剖視圖。
圖13是說明扇出型半導體封裝的實例的示意性剖視圖。
圖14是說明扇出型半導體封裝的實例的示意性剖視圖。
圖15是說明扇出型半導體封裝的實例的示意性剖視圖。
在下文中，將參照附圖對本發明的實施例進行如下闡述。
然而，本發明可示例為諸多不同形式，且不應被視為僅限於本文中提出的具體實施例。確切而言，提供該些實施例是為了使此揭露內容將透徹及完整並將向熟習此項技術者充分傳達本發明的範圍。
在本說明書通篇中，應理解，當稱一元件(例如層、區、或晶圓(基板))位於另一元件「上」、「連接至」、或「耦合至」另一元件時，所述元件可直接位於所述另一元件「上」、直接「連接至」或直接「耦合至」所述另一元件抑或所述元件與所述另一元件 之間可存在其他中間元件。相比之下，當稱一元件「直接位於」另一元件「上」、「直接連接至」或「直接耦合至」另一元件時，所述元件與所述另一元件之間可不存在其他中間元件或其他中間層。相同的編號自始至終指代相同的元件。本文中所使用的用語「及/或」包含相關列出項中一或多個項的任意及所有組合。
將顯而易見，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種構件、組件、區、層及/或區段，然而該些構件、組件、區、層及/或區段不應受限於該些用語。該些用語僅用於區分各個構件、組件、區、層或區段。因此，在不背離示例性實施例的教示內容的條件下，以下所論述的第一構件、組件、區、層或區段可被稱為第二構件、組件、區、層或區段。
在本文中，為易於說明，可使用例如「在…之上」、「上部的」、「在…之下」、及「下部的」等空間相對性用語來闡述圖中所示的一個元件相對於另一(其他)元件的關係。應理解，所述空間相對性用語旨在除圖中所繪示定向以外亦囊括裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為相對位於其他元件「之上」或「上部」的元件此時將被定向為相對位於其他元件或特徵「之下」或「下部」。因此，用語「在…之上」可相依於圖的具體方向而囊括上部與下部兩種定向。所述裝置亦可具有其他定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可相應地進行解釋。
本文所用術語僅闡述具體實施例，且本發明並非受限於 此。除非上下文清楚地另外指示，否則本文所用的單數形式「一」及「所述」旨在亦包含複數形式。更應理解，當在本說明書中使用用語「包括」時，是指明所陳述特徵、整數、步驟、操作、構件、元件及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、構件、元件及/或其群組的存在或添加。
在下文中，將參照說明本發明的實施例的示意圖來闡述本發明的實施例。在圖式中，可預估會例如因製造技術及/或容差而造成對所示形狀的修改。因此，本發明的實施例不應被視為僅限於本文中所示區的特定形狀，而是例如包含由製造而引起的形狀變化。以下實施例亦可由單獨一者或其組合構成。
以下所闡述的本發明的內容可具有多種構型且在本文中僅提出所需要的構型，但本發明並非僅限於此。
電子裝置
圖1是說明電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000可接納主板1010。主板1010可包括實體地連接至或電性地連接至彼此的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例 如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(institute of electrical and electronics engineers，IEEE)802.11標準家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16標準家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access+，HSPA+)、高速下行封包存取+(high speed downlink packet access+，HSDPA+)、高速上行封包存取+(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電 訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁乾擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
根據電子裝置1000的類型，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於 此，而是根據電子裝置1000等的類型亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(personal computer，PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video games machine)、智慧型手錶或汽車部件。然而，電子裝置1000並非僅限於此，而是可為能夠處理資料的任何其他電子裝置。
圖2是說明電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝100可出於各種目的而被應用於如上所述的各種類型的電子裝置。舉例而言，主板1110可容置於智慧型電話1100的主體部分1101中，且各種類型的電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件(例如照相機模組1130等)可容置於主體部分1101中。電子組件1120的一部分可為如上所述的晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。電子裝置並非僅限於智慧型電話1100，而是可為如上所述其他電子裝置。
半導體封裝
一般而言，在半導體晶片中可整合有諸多電路(electric circuit)。然而，半導體晶片本身無法用作完成的半導體產品，且很有可能會因外部物理衝擊或化學衝擊而造成損壞。因此，半導體晶片本身並不照原樣使用，而是可進行封裝，且可接著在電子裝置等中以封裝狀態使用。
由於在電性連接方面，半導體晶片的電路寬度不同於電子裝置的主板的電路寬度，因此可需要進行半導體封裝。詳言之，在半導體晶片的情形中，連接墊的大小及各連接墊之間的間距可為極小的，然而在為電子裝置中使用的主板的情形中，電子組件安裝墊的大小及各電子組件安裝墊之間的間距可遠大於半導體晶片的規模。因此，可能難以將半導體晶片直接安裝於此種主板上，且因此，可能需要用於減小半導體晶片的電路寬度與電子裝置的主板的電路寬度之間的差的封裝技術。
根據半導體封裝的結構及目的，利用該種封裝技術製造的半導體封裝可被劃分成扇入型半導體封裝及扇出型半導體封裝。
在下文中，可參照所述圖式詳細闡述所述扇入型半導體封裝及所述扇出型半導體封裝。
扇入型半導體封裝
圖3A是在對扇入型半導體封裝進行封裝之前及進行封裝之後的扇入型半導體封裝的示意性剖視圖及示意性平面圖。圖3B是在對扇入型半導體封裝進行封裝之前及進行封裝之後的扇入型半導體封裝的示意性剖視圖及示意性平面圖。
圖4是說明對扇入型半導體封裝進行封裝的製程的示意 性剖視圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路(integrated circuit，IC)。所述積體電路可包括：主體部分2221，包含矽(Si)、鍺(Ge)或砷化鎵(GaAs)；連接墊2222，形成於主體部分2221的一個表面上且包含例如鋁(Al)等的導電材料；以及例如氧化物膜或氮化物膜等的保護膜2223，形成於主體部分2221的一個表面上且覆蓋連接墊2222的至少一部分。此處，連接墊2222可為顯著小的，且可因此難以將積體電路安裝於位於中間層級上的印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
根據半導體晶片2220的大小，為了對連接墊2222進行重佈線，可在半導體晶片2220上形成連接構件2240。可藉由以下步驟來形成連接構件2240：利用例如感光性絕緣樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成暴露出絕緣層2241中的連接墊2222的介層窗孔2243h；以及形成重佈線層2242及介層窗2243。接著，可形成保護連接構件2240的保護層2250、可形成開口2251、且可形成凸塊下金屬層2260。藉由一系列製程可製造出例如包括半導體晶片2220、連接構件2240、保護層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可以其中半導體晶片的連接墊(例如輸入/輸出(input/output，I/O)端子)均安置於裝置內部的封裝形式進行製造，可具有良好的電性特性且可以低成本進 行生產。因此，可以扇入型半導體封裝形式製造出設置於智慧型電話中的諸多裝置，且詳言之，可能已以其中裝置可在具有緊湊大小的同時快速轉移訊號的方式開發出設置於智慧型電路中的諸多裝置。
只不過，所述扇入型半導體封裝可能需要所有的輸入/輸出端子均安置於半導體晶片內，因此，在空間方面具有諸多限制。因此，可能難以將此結構應用於具有大的數目的輸入/輸出端子的半導體晶片或小的大小的半導體晶片。另外，此種弱點可造成扇入型半導體封裝不能夠直接安裝於電子裝置的主板上。即使在藉由重佈線製程在大小及間隔方面對半導體晶片的輸入/輸出端子進行擴展時，所述扇入型半導體封裝可能仍不具有足以直接安裝於電子裝置的主板上的大小或間隔。
圖5是安裝於插板基板上且最終安裝於電子裝置的主板上的扇入型半導體封裝的示意性剖視圖。
圖6是安裝於插板基板內且最終安裝於電子裝置的主板上的扇入型半導體封裝的示意性剖視圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(例如輸入/輸出端子)可藉由插板基板2301進行重佈線。最終，扇入型半導體封裝2200可在被安裝於插板基板2301上的同時安裝於電子裝置的主板2500上。此處，可藉由底部填充樹脂2280等來固定焊料球2270等，且底部填充樹脂2280的外表面可被模製材料2290等覆蓋。作為另外一種選擇，扇入型 半導體封裝2200可嵌於單獨的插板基板2302內，半導體晶片2220的連接墊2222(例如輸入/輸出端子)可在扇入型半導體封裝2200嵌於插板基板2302內的同時藉由插板基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以將扇入型半導體封裝直接安裝於電子裝置的主板上，且因此，扇入型半導體封裝可安裝於單獨的插板基板上且接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在嵌於插板基板內的同時安裝於電子裝置的主板上。
扇出型半導體封裝
圖7是扇出型半導體封裝的示意性剖視圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可被囊封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重佈線。此處，在連接構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體部分2121、連接墊2122及保護層(圖中未示出)的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122電性連接至重佈線層2142的介層窗2143。
扇出型半導體封裝可具有藉由形成於所述半導體晶片上 的連接構件而在半導體晶片之外進行重佈線的輸入/輸出端子。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子可能均需要被安置於半導體晶片內，且因此，當裝置大小減小時，可能需要減小球大小或球節距。結果，可能無法在扇入型半導體封裝中使用標準化球佈局。相反地，所述扇出型半導體封裝可具有如上所述藉由形成於半導體晶片上的連接構件而在半導體晶片之外進行重佈線的輸入/輸出端子，且因此，即使在半導體晶片的大小減小時，仍可在當前扇出型半導體封裝中使用標準化球佈局。結果，扇出型半導體封裝可在不使用單獨的插板基板的條件下安裝於電子裝置的主板上。
圖8是安裝於電子裝置的主板上的扇出型半導體封裝的示意性剖視圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊料球2170等安裝於電子裝置的主板2500上。舉例而言，如上所述，扇出型半導體封裝2100可具有形成於半導體晶片2120上的連接構件2240以將連接墊2122重佈線至半導體晶片2120的大小範圍外的範圍中的扇出區，且因此，可在當前扇出型半導體封裝2100中使用標準化球佈局。結果，扇出型半導體封裝2100可在不使用單獨的插板基板的條件下安裝於電子裝置的主板2500上。
所述扇出型半導體封裝可在不使用單獨的插板基板的條件下安裝於電子裝置的主板上，且因此，相較於使用單獨的插板基板的扇入型半導體封裝的厚度而言，所述扇出型半導體封裝的厚 度可減小。結果，所述扇出型半導體封裝可被微型化及薄化。另外，所述扇出型半導體封裝可具有優異的熱特性及電性特性，以因此而尤其適合用於行動產品。另外，所述扇出型半導體封裝可被實作成較使用印刷電路板的普通堆疊封裝(package-on-package，POP)型扇出型半導體封裝更緊湊，且可解決因翹曲現象而產生的問題。
所述扇出型半導體封裝可指代用於將半導體晶片安裝於電子裝置的主板上或保護所述半導體晶片不受外部衝擊的封裝技術，且可不同於具有與扇出型半導體封裝的規模及目的不同的規模及目的的印刷電路板(例如插板基板)，且所述印刷電路板中嵌置有扇入型半導體封裝。
在下文中，將參照所述圖式闡述具有形成於扇出型半導體封裝的上部部分上且具有優異的可靠性的外部連接端子的扇出型半導體封裝。
圖9是說明扇出型半導體封裝的實例的示意性剖視圖。
圖10是沿圖9所示扇出型半導體封裝的線I-I'截取的示意性切割平面圖。
參照所述圖式，根據實例的扇出型半導體封裝100A可包括：第一連接構件110，具有貫穿孔110H；半導體晶片120，安置於第一連接構件110的貫穿孔110H中且具有主動表面及與所述主動表面相對的被動表面，在所述主動表面上安置有連接墊122；囊封體130，囊封第一連接構件110的至少某些部分及半導體晶片120的被動表面的至少某些部分；第二連接構件140，安置於第一 連接構件110上及半導體晶片120的主動表面上；加強層181，安置於囊封體130上；開口183，穿透過囊封體130及加強層181；以及外部連接端子190，填充開口183的至少一部分。第一連接構件110的第一重佈線層112a及第二重佈線層112b以及第二連接構件140的重佈線層142可電性連接至半導體晶片120的連接墊122。第一連接構件110的第二重佈線層112b可具有被開口183暴露出的至少一部分，且可包括連接至外部連接端子190的墊。開口183的壁表面的表面粗糙度可大於連接至外部連接端子190的墊的暴露的表面的表面粗糙度。
近來，已以各種方式開發出了對其中對具有圖案結構的相同類型的封裝或不同類型的封裝進行垂直地堆疊的堆疊封裝，所述圖案結構以垂直方式將訊號傳送至半導體封裝以擴展記憶體容量或改善半導體的操作性效能。舉例而言，可藉由以下步驟來形成堆疊封裝結構：將其上安裝有記憶體晶片的插板基板堆疊於使用晶圓作為基礎而製造的半導體封裝上；以及使用例如焊料凸塊等外部連接端子而將所述插板基板電性連接至半導體封裝。然而，通常形成於下部半導體封裝的上部部分上的例如焊料凸塊等外部連接端子在惡劣環境下可具有不充分的可靠性，從而造成組件良率下降。
相比之下，在根據實例的扇出型半導體封裝100A中，開口183的壁表面的表面粗糙度可相對大於所述墊的暴露出的表面的表面粗糙度。由於所述墊包含金屬化材料，因此所述墊與包含金 屬化材料的外部連接端子190之間的介面處的可靠性可不成問題。相反地，由於加強層181包含樹脂材料，因此加強層181與包含金屬化材料的外部連接端子190之間的介面處的可靠性可成問題。因此，開口183的壁表面的表面粗糙度相對大於所述墊的暴露出的表面的表面粗糙度可為較佳的。在此種情形中，開口183的壁表面與外部連接端子190之間的連接力可增大，從而使得在例如板上溫度循環(Temperature Cycle on Board，TCoB)測試或跌落測試等可靠性測試中介面處的可靠性提高。可藉由習知方法來量測表面粗糙度。
同時，為了相對地增大開口183的壁表面的表面粗糙度，可在穿透過加強層181的開口183中形成空隙V1a及空隙V1b。在此種情形中，在開口183中形成的例如焊料凸塊等外部連接端子190可在回焊製程期間填充空隙V1a的至少一部分及空隙V1b的至少一部分。外部連接端子190所流動至的空隙V1a及空隙V1b可形成錨固結構(anchoring structure)，且因此，即使在發生熱應力或機械應力的惡劣環境中仍可藉由防止外部連接端子190自開口183的壁表面分離而提高扇出型半導體封裝100A的可靠性。舉例而言，可在例如板上溫度循環測試或跌落測試等可靠性測試中提高介面處的可靠性。
同時，可使用包含絕緣樹脂181a、核心181b及填料181c的材料作為加強層181。在此種情形中，空隙V1a及空隙V1b中的至少一者可為藉由移除核心181b的至少一部分而在核心181b 中形成的凹陷部，且另外，空隙V1a及空隙V1b中的至少另一者可為藉由移除在絕緣樹脂181a中散佈的填料181c的至少一部分而在絕緣樹脂181a中形成的凹陷部。藉由移除核心181b而形成的空隙V1a可達成尤其優異的錨固效果。另外，藉由移除填料181c而形成的空隙V1b可使得錨固效果能夠進一步得以增強。此處，絕緣樹脂181a可為例如環氧樹脂等熱固性樹脂、或例如聚醯亞胺等熱塑性樹脂。核心181b可為玻璃纖維、玻璃布或玻璃織物。填料181c可為例如二氧化矽或氧化鋁等無機填料。
若需要，則可在加強層181上進一步安置樹脂層182。樹脂層182可被設置成有利於更容易地形成開口183。就此而言，開口183可穿透過樹脂層182，且在開口183穿透過的樹脂層182的壁表面中可存在空隙V2，空隙V2的至少一部分被填充以外部連接端子190的一部分。由於空隙V2的存在，可進一步增強錨固效果。樹脂層182可包含絕緣樹脂182a及填料182b，且空隙V2可為藉由移除在樹脂層182中散佈的填料182b的至少一部分而在樹脂層182中形成的凹陷部。絕緣樹脂182a可為例如環氧樹脂等熱固性樹脂，或例如聚醯亞胺等熱塑性樹脂。填料182b可為例如二氧化矽或氧化鋁等無機填料。
若需要，則在藉由穿透過囊封體130的開口183而形成的囊封體130的壁表面中可存在空隙V3，空隙V3的至少一部分被填充以外部連接端子190的一部分。由於空隙V3的存在，可進一步增強錨固效果。囊封體130可包含絕緣樹脂130a及填料130b， 且空隙V3可為藉由移除在囊封體130中散佈的填料130b的至少一部分而在囊封體130中形成的凹陷部。絕緣樹脂130a可為例如環氧樹脂等熱固性樹脂；或者絕緣樹脂130a例如為聚醯亞胺等熱塑性樹脂。填料130b可為例如二氧化矽或氧化鋁等無機填料。在核心181b中形成的空隙V1a及空隙V1b中的一者的深度可大於在除核心181b之外的層中形成的其他空隙的深度以使得外部連接端子190的所述一部分較外部連接端子190的其他部分填充得更深。
在下文中，將更詳細地闡述包含於根據實例的扇出型半導體封裝100A中的相應組件。
第一連接構件110可包括對半導體晶片120的連接墊122進行重佈線的第一重佈線層112a及第二重佈線層112b，且因此，可減少第二連接構件140的絕緣層141、重佈線層142及介層窗143的數目。若需要，則第一連接構件110可根據第一連接構件110的材料而維持扇出型半導體封裝100A的剛性，且可用於確保囊封體130的均勻的厚度。第一連接構件110可使得根據實例的扇出型半導體封裝100A能夠用作堆疊封裝結構的一部分。第一連接構件110可具有貫穿孔110H。在貫穿孔110H內，半導體晶片120可與第一連接構件110間隔開一定距離。半導體晶片120的側表面的周圍可被第一連接構件110圍繞。此僅為示例性的。半導體晶片120可以各種方式被修改成具有其他形式，且可根據其他形式而執行其他功能。
第一連接構件110可包括：絕緣層111，接觸第二連接構件140；第一重佈線層112a，接觸第二連接構件140且嵌於絕緣層111中；以及第二重佈線層112b，與第一重佈線層112a相對。第一連接構件110可包括穿透過絕緣層111並將第一重佈線層112a與第二重佈線層112b電性連接至彼此的介層窗113。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。當第一重佈線層112a嵌於絕緣層111中時，可顯著地減小因第一重佈線層112a的厚度而產生的台階部分，且因此，第二連接構件140的絕緣距離可成為恆定的。舉例而言，自第二連接構件140的重佈線層142至絕緣層111的下表面的距離與自第二連接構件140的重佈線層142至連接墊122的距離之差可小於第一重佈線層112a的厚度。在此種情形中，可有利於第二連接構件140的高密度配線設計。
絕緣層111的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；以及其中將熱固性樹脂及熱塑性樹脂浸入至例如無機填料、玻璃纖維、玻璃布或玻璃織物等核心中的絕緣材料，例如預浸體(prepreg)、味之素構成膜(Ajinomoto build-up film，ABF)、FR-4樹脂或雙馬來醯亞胺三嗪(bismaleimide triazine，BT)樹脂。若需要，則絕緣層111的材料亦可為感光成像介電(photoimageable dielectric，PID)樹脂。
第一重佈線層112a及第二重佈線層112b可用於對半導 體晶片120的連接墊122進行重佈線。第一重佈線層112a及第二重佈線層112b的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料。第一重佈線層112a及第二重佈線層112b可端視其設計而執行各種功能。舉例而言，第一重佈線層112a及第二重佈線層112b可包括接地(ground，GND)圖案、功率(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號圖案可包括除接地圖案、功率圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，第一重佈線層112a及第二重佈線層112b可包括介層窗墊、外部連接端子墊等。
同時，第二重佈線層112b的墊的至少一部分可被開口183暴露出，且若需要，則在所述墊的暴露出的至少一部分上可形成表面處理層P。表面處理層P並不受特別限制，只要所述表面處理層在相關技術中是習知的即可，且所述表面處理層可藉由例如電解鍍金、無電鍍金、有機可焊性保護(organic solderability preservative，OSP)或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)等形成。同時，所述墊的暴露出的至少一部分可電性連接至外部連接端子190。即使當在所述墊的暴露出的至少一部分上形成表面處理層P時，除了表面處理層P在實際上且在外部被暴露出之外，亦可確定所述墊的所述至少一部分可被開口183暴露出，從而清楚地理解哪些部分被開口183暴露出。
介層窗113可將在不同層中形成的第一重佈線層112a及第二重佈線層112b電性連接至彼此，從而在第一連接構件110中形成電性路徑。介層窗113的材料可為導電材料。介層窗113可被完全填充以導電材料；或者所述導電材料亦可沿介層窗113的壁表面而形成。另外，介層窗113可具有在相關技術中習知的所有形狀，例如錐形形狀、柱形形狀等。當形成介層窗113的孔時，在第一重佈線層112a的一部分上安置的墊可充當塞子(stopper)，且因此，就製程而言，介層窗113具有其上表面的寬度較其下表面的寬度大的錐形形狀可為有利的。在此種情形中，介層窗113可與第二重佈線層112b的一部分進行整合。
半導體晶片120可為被設置成將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路。所述積體電路可為例如應用處理器晶片，例如中央處理器(例如中央處理單元)、圖形處理器(例如圖形處理單元)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可利用主動晶圓作為基礎形成。在此種情形中，形成主體部分121的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。主體部分121上可具有在其中形成的各種類型的電路。連接墊122可將半導體晶片120電性連接至另一組件，且可由例如鋁(Al)等導電材料形成，而不受特別限制。主體部分121可具有在其上形成的保護膜123以使得連接墊122能夠被暴露出，且保護膜123可為氧化物膜、氮化物膜或者由氧化物膜與氮化物膜形成 的雙層。保護膜123可使得連接墊122的下表面能夠與囊封體130的下表面呈台階，從而使得在某些程度上防止囊封體130滲透至連接墊122的下表面。在其他需要的位置處可進一步安置絕緣膜(圖中未示出)。
半導體晶片120的被動表面可被定位成低於第一連接構件110的第二重佈線層112b的上表面。舉例而言，半導體晶片120的被動表面可被定位成低於第一連接構件110的絕緣層111的上表面。半導體晶片120的被動表面與第一連接構件110的第二重佈線層112b的上表面之間的高度差可為2微米或大於2微米，例如5微米或大於5微米。此處，可有效地防止在半導體晶片120的被動表面的隅角中產生裂縫。另外，當將囊封體130施加至半導體晶片120時，距半導體晶片120的被動表面的絕緣距離的變化可顯著減小。
囊封體130可保護第一連接構件110或半導體晶片120。囊封體130的囊封形式不受特別限制，而是可為任意形式，只要囊封體130可環繞第一連接構件110的至少一部分或半導體晶片120的至少一部分即可。舉例而言，囊封體130可覆蓋第一連接構件110及半導體晶片120的被動表面，且可填充貫穿孔110H的壁表面與半導體晶片120的側表面之間的空間。另外，囊封體130亦可填充半導體晶片120的保護膜123與第二連接構件140之間的空間的至少一部分。同時，囊封體130可填充貫穿孔110H，以因此端視囊封體130的材料而在充當黏合劑的同時減少彎曲 (buckling)。
囊封體130可包含絕緣材料。所述絕緣材料可為包含無機填料及絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或其中在熱固性樹脂及熱塑性樹脂中包含有例如無機填料等加強材(stiffener)的樹脂，具體而言，味之素構成膜、FR-4樹脂、雙馬來醯亞胺三嗪樹脂、感光成像介電樹脂等。另外，亦可使用例如環氧模製化合物(epoxy molding compound，EMC)等習知模製材料。若需要，則亦可使用其中將熱固性樹脂或熱塑性樹脂浸入至例如無機填料、玻璃纖維、玻璃布或玻璃織物等核心中的材料。
根據需要，在藉由穿透過囊封體130的開口183形成的囊封體130的壁表面中可存在空隙V3，空隙V3的至少一部分被填充以外部連接端子190的一部分。由於空隙V3的存在，所述錨固效果可進一步得以增強。囊封體130可包含絕緣樹脂130a及填料130b，且空隙V3可為藉由移除在囊封體130中散佈的填料130b的所述至少一部分而在囊封體130中形成的凹陷部。同時，空隙V3可藉由形成介層窗孔的方法(例如乾式製程及/或濕式製程等)形成。
第二連接構件140可使得半導體晶片120的連接墊122能夠進行重佈線。具有各種功能的數十至數百個連接墊122可藉由第二連接構件140而進行重佈線，且可端視各種功能藉由以下將闡述的連接端子170而實體地連接至或電性地連接至外源。第 二連接構件140可包括：絕緣層141；重佈線層142，安置於絕緣層141上；以及介層窗143，穿透過絕緣層141並對重佈線層142進行連接。在根據實例的扇出型半導體封裝100A中，第二連接構件140可包括單個層，但亦可包括多個層。同時，空隙V3可藉由形成介層窗孔的方法(例如乾式製程及/或濕式製程等)形成。
絕緣層141的材料可為絕緣材料。所述絕緣材料可為除上述絕緣材料之外的例如感光成像介電樹脂等感光性絕緣材料。舉例而言，絕緣層141可為感光性絕緣層。在絕緣層141具有感光性質的情形中，絕緣層141可具有進一步減小的厚度，且可更容易地達成介層窗143的精細節距。絕緣層141可為包含絕緣樹脂及填料的感光性絕緣層。當絕緣層141包括多個層時，若需要則絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141包括多個層時，所述層可端視製程而彼此整合，以使得各絕緣層141之間的邊界可不輕易為明顯的。
重佈線層142可實質上用於對連接墊122進行重佈線。重佈線層142的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料。重佈線層142可端視其設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、功率圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、功率圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，重佈線層142可包括介層窗墊、連接端子墊等。
若需要，則在第二連接構件140的重佈線層142的由在稍後將闡述的保護層150中形成的開口151暴露出的表面(例如墊圖案等)上可形成表面處理層(圖中未示出)。所述表面處理層(圖中未示出)可藉由例如電解鍍金、無電鍍金、有機可焊性保護、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等來形成。
介層窗143可將在不同的層中形成的重佈線層142、連接墊122等電性連接至彼此，從而在電子組件封裝中形成電性路徑。介層窗143的材料亦可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料。介層窗143可被完全填充以所述導電材料，或所述導電材料亦可沿介層窗143的壁表面形成。另外，介層窗143可具有在相關技術中習知的所有形狀，例如具有錐形形狀、柱形形狀等。
第一連接構件110的第一重佈線層112a及第二重佈線層112b的厚度可大於第二連接構件140的重佈線層142的厚度。第一連接構件110的厚度可較半導體晶片120的厚度大或與半導體晶片120的厚度相等，且因此，在第一連接構件110中形成的第一重佈線層112a及第二重佈線層112b亦可具有較大的大小以適合第一連接構件110的規模。相反地，第二連接構件140的重佈線層142可相對小於第一連接構件110的第一重佈線層112a及第二重佈線層112b，以薄化第二連接構件140。在相似的態樣中，第 一連接構件110的介層窗113的尺寸可較第二連接構件140的重佈線層142的尺寸大。
保護層150可為保護第二連接構件140不受外部物理損壞或化學損壞的另外的組件。保護層150可具有開口151，開口151暴露出第二連接構件140的重佈線層142的至少一部分。在保護層150中可形成數目為數十至數千的此種開口。
保護層150的材料並不受特別限制，且可為例如感光性絕緣材料，例如，感光性絕緣樹脂。作為另外一種選擇，保護層150的材料亦可為阻焊劑。作為另外一種選擇，保護層150的材料可不包含核心，而是可為包含填料的絕緣樹脂，例如包含無機填料及環氧樹脂的味之素構成膜等。當使用包含無機填料及絕緣樹脂但不包含核心的絕緣材料(例如味之素構成膜等)作為保護層150的材料時，保護層150的材料可與樹脂層182對稱，且可使得翹曲重佈線能夠得以控制，因此對於翹曲控制而言為更有效的。當使用包含無機填料及絕緣樹脂的絕緣材料(例如味之素構成膜等)作為保護層150時，第二連接構件140的絕緣層141亦可包含無機填料及絕緣樹脂。此處，保護層150中所包含的無機填料的重量百分比可大於第二連接構件140的絕緣層141中所包含的無機填料的重量百分比。在此種情形中，保護層150的熱膨脹係數(coefficient of thernal expansion，CTE)可為相對低的，此可有利於翹曲控制。
凸塊下金屬層160可為用於提高連接端子170的連接可 靠性及提高扇出型半導體封裝100A的板級可靠性的另外的組件。凸塊下金屬層160可連接至藉由保護層150的開口151而暴露出的第二連接構件140的重佈線層142。凸塊下金屬層160可藉由使用習知導電材料(例如金屬)的習知金屬化方法而形成於保護層150的開口151中，但並非僅限於此。
連接端子170可為實體地或電性地將扇出型半導體封裝100A連接至外部電源的另外的組件。舉例而言，扇出型半導體封裝100A可藉由連接端子170而安裝於電子裝置的主板上。連接端子170可由例如焊料等導電材料形成。然而，此僅為示例性的，且連接端子170的材料並非僅限於此。連接端子170可為焊盤(land)、球、引腳等。連接端子170可包括單個層或多個層。當連接端子170包括所述層時，連接端子170可包含銅(Cu)柱及焊料。當連接端子170包括單個層時，連接端子170可包含錫(Sn)-銀(Ag)焊料或銅。然而，連接端子170僅為示例性的，且並非僅限於此。
連接端子170的數目、間隔、安置形式等不受特別限制，而是可由熟習此項技術者端視設計詳情而進行充分地修改。舉例而言，可根據半導體晶片120的連接墊122的數目而設置數十個至數千個連接端子170，且連接端子170亦可被設置成不少於或不多於數十個或數千個的數目。連接端子170可覆蓋凸塊下金屬層160的延伸至保護層150的一個表面的側表面，且因此，可具有更優異的連接可靠性。
連接端子170中的至少一者可安置於扇出區中。所述扇 出區可表示除其中可安置有半導體晶片120的區之外的區。舉例而言，根據實例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有優異的可靠性，所述扇出型封裝可使得能夠實作多個輸入/輸出端子，且可有利於3D互連。另外，相較於球柵陣列(ball grid array，BGA)封裝、焊盤柵陣列(land grid array，LGA)封裝等而言，所述扇出型封裝可在不使用單獨的基板的條件下，安裝於電子裝置上。因此，所述扇出型封裝可被製造成具有減小的厚度，且可具有優異的價格競爭力。
加強層181可增強扇出型半導體封裝100A的剛性。另外，加強層181的引入可使得外部連接端子190的可靠性能夠得以提高。加強層181的彈性模數可較囊封體130的彈性模數相對大，且加強層181的熱膨脹係數可較囊封體130的熱膨脹係數相對小。在此種情形中，翹曲減小效果可為優異的。加強層181可包含絕緣樹脂181a、核心181b及填料181c。舉例而言，加強層181可為未被覆蓋的覆銅疊層板(copper clad laminate，CCL)或預浸體。當加強層181包含例如玻璃纖維、玻璃布或玻璃織物等核心181b時，加強層181的彈性模數可相對增大，且當加強層181包含填料時，加強層181的熱膨脹係數可藉由調整填料的含量而相對減小。加強層181可在彎曲的狀態下(c-階段)結合至囊封體130。在此種情形中，囊封體130與加強層181之間的邊界面可實質上為線性的，但並非僅限於此。若需要，則加強層181可在非彎曲的狀態下(b-階段)結合至囊封體130，且因此，所述邊界面可 實質上為非線性的。填料181c可為例如二氧化矽或氧化鋁等無機填料，且絕緣樹脂181a可為例如環氧樹脂等熱固性樹脂或例如聚醯亞胺等熱塑性樹脂。
在穿透過加強層181的開口183中可存在空隙V1a及空隙V1b。在此種情形中，在開口183中形成的例如焊料球等外部連接端子190可在回焊製程期間填充空隙V1a及空隙V1b的至少某些部分。外部連接端子190的流動至空隙V1a及空隙V1b的某些部分可形成錨固結構，且因此，即使在其中發生熱應力或機械應力的惡劣環境中仍可藉由防止外部連接端子190自開口183的壁表面分離而提高可靠性。舉例而言，可在例如板上溫度循環測試或跌落測試等可靠性測試中提高介面處的可靠性。同時，當可使用包含絕緣樹脂181a、核心181b及填料181c的材料作為加強層181時，空隙V1a及空隙V1b中的所述至少一者可藉由移除核心181b的所述至少一部分而形成，且另外，空隙V1a及空隙V1b中的所述至少另一者可藉由移除填料181c的至少一部分而形成。藉由移除核心181b而形成的空隙V1a可具有尤其優異的錨固效果。另外，在具有藉由移除填料181c而形成的空隙V1b的情形中，錨固效果可進一步得以增強。同時，空隙V1a及空隙V1b可藉由形成介層窗孔的方法(例如乾式製程及/或濕式製程等)形成。
在加強層181上可安置有樹脂層182。可利用包含與囊封體130相同或相似的材料(例如絕緣樹脂182a及填料182b)，但不包含核心的絕緣材料(例如味之素構成膜等)來形成樹脂層182。 當加強層181包含核心等時，可能難以藉由加強層181形成開口183。然而，當增加了樹脂層182時，開口183可容易地形成。就此而言，開口183可穿透過樹脂層182，且在開口183穿透過的樹脂層182的壁表面中可存在空隙V2，空隙V2的至少一部分被填充以外部連接端子190的一部分。由於空隙V2的存在，可進一步增強錨固效果。樹脂層182可包含絕緣樹脂182a及填料182b，且空隙V2可藉由移除填料182b的所述至少一部分而形成。絕緣樹脂182a可為例如環氧樹脂等熱固性樹脂，或例如聚醯亞胺等熱塑性樹脂。填料182b可為例如二氧化矽或氧化鋁等無機填料。同時，空隙V2可藉由形成介層窗孔的方法(例如乾式製程及/或濕式製程等)形成。
當在堆疊封裝結構等中使用扇出型半導體封裝100A時，外部連接端子190可用於與上部扇出型半導體封裝進行互連。作為另外一種選擇，當將單獨的表面安裝技術(surface mount technology，SMT)組件附裝至扇出型半導體封裝100A時，可使用外部連接端子190。外部連接端子190可由導電材料(例如焊料等)形成。然而，此僅為示例性的，且外部連接端子190的材料並非特別受限於所述導電材料。外部連接端子190的形狀、數目、間隔、安置形式等並不受特別限制。外部連接端子190可填充開口183的至少一部分，且可填充空隙V1a的至少一部分、空隙V1b的至少一部分、空隙V2的至少一部分及空隙V3的至少一部分。在此種情形中，扇出型半導體封裝100A的可靠性可得以提高。
儘管所述圖式中未示出，然而，若需要，則在貫穿孔110H的壁表面上可進一步安置有金屬層。所述金屬層可用於有效地散失由半導體晶片120產生的熱量。另外，所述金屬層可用於屏蔽電磁波。另外，在貫穿孔110H中可安置有例如電容器或電感器等單獨的被動組件。此外，在貫穿孔110H中可安置有多個半導體晶片120。另外，貫穿孔110H可被設置成多個貫穿孔110H，且相應的半導體晶片120或被動組件可安置於相應的貫穿孔110H中。另外，可應用相關技術中習知的結構。
圖11是說明扇出型半導體封裝的實例的示意性剖視圖。
參照所述圖式，根據實例的扇出型半導體封裝100B可包括：第一絕緣層111a，其中第一連接構件110接觸第二連接構件140；第一重佈線層112a，接觸第二連接構件140且嵌於第一絕緣層111a中；第二重佈線層112b，與第一絕緣層111a的第一重佈線層112a相對；第二絕緣層111b，安置於第一絕緣層111a上並覆蓋第二重佈線層112b；以及第三重佈線層112c，安置於第二絕緣層111b上。第一重佈線層112a至第三重佈線層112c可電性連接至半導體晶片120的連接墊122。第一重佈線層112a與第二重佈線層112b可藉由穿透過第一絕緣層111a的第一介層窗113a而電性連接至彼此，且第二重佈線層112b與第三重佈線層112c可藉由穿透過第二絕緣層111b的第二介層窗113b而電性連接至彼此。
由於嵌置了第一重佈線層112a，因此第二連接構件140 的絕緣層141的絕緣距離可為實質上恆定的。第一連接構件110可包括大數目的第一重佈線層112a至第三重佈線層112c，且因此，可進一步簡化第二連接構件140。因此，可減輕因在形成第二連接構件140的製程中產生的缺陷而導致的良率降低。第一重佈線層112a可向第一絕緣層111a內部凹陷，且因此，第一絕緣層111a的下表面與第一重佈線層112a的下表面可與彼此呈台階。結果，當形成囊封體130時，可防止囊封體130的材料因滲透而污染第一重佈線層112a。
第一連接構件110的第一重佈線層112a的下表面可被定位成高於半導體晶片120的連接墊122的下表面。另外，第二連接構件140的重佈線層142與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於第一重佈線層112a可向第一絕緣層111a的內部凹陷。第一連接構件110的第二重佈線層112b可被定位於半導體晶片120的主動表面與被動表面之間。第一連接構件110的厚度可與半導體晶片120的厚度對應，且因此，在第一連接構件110內形成的第二重佈線層112b可安置於半導體晶片120的主動表面與被動表面之間的水平高度上。
第一連接構件110的第一重佈線層112a至第三重佈線層112c的厚度可大於第二連接構件140的重佈線層142的厚度。第一連接構件110可具有較半導體晶片120的厚度大或與半導體晶片120的厚度相等的厚度，且因此，第一重佈線層112a至第三重 佈線層112c亦可具有較大的大小以適合第一連接構件110的規模。相反地，第二連接構件140的重佈線層142可具有相對減小的大小以被薄化。
除上述配置之外的配置的說明可實質上相同於上述說明，且因此不再對其予以贅述。
圖12是說明扇出型半導體封裝的實例的示意性剖視圖。
參照所述圖式，根據實例的扇出型半導體封裝100C可包括第一連接構件110。第一連接構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，安置於第一絕緣層111a的相對的兩個表面上；第二絕緣層111b，安置於第一絕緣層111a上以覆蓋第一重佈線層112a；第三重佈線層112c，安置於第二絕緣層111b上；第三絕緣層111c，安置於第一絕緣層111a上以覆蓋第二重佈線層112b；以及第四重佈線層112d，安置於第三絕緣層111c上。第一重佈線層112a至第四重佈線層112d可電性連接至半導體晶片120的連接墊122。第一連接構件110可包括較大數目的第一重佈線層112a至第四重佈線層112d，且因此，可進一步簡化第二連接構件140。因此，可減輕因在形成第二連接構件140的製程中產生的缺陷而導致的良率降低。第一重佈線層112a至第四重佈線層112d可藉由穿透過第一絕緣層111a至第三絕緣層111c的第一介層窗113a至第三介層窗113c而電性連接至彼此。
第一絕緣層111a的厚度可較第二絕緣層111b的厚度及第三絕緣層111c的厚度大。基本上，可相對地增大第一絕緣層111a 的厚度以維持第一絕緣層111a的剛性，且可引入第二絕緣層111b及第三絕緣層111c以形成較大數目的第三重佈線層112c及第四重佈線層112d。第一絕緣層111a包含的絕緣材料可與第二絕緣層111b包含的絕緣材料及第三絕緣層111c包含的絕緣材料不同。舉例而言，第一絕緣層111a可為例如包含核心、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為味之素構成膜或包含無機填料及絕緣樹脂的感光性絕緣膜，但第一絕緣層111a至第三絕緣層111c並非僅限於此。在相似的方面，第一介層窗113a的直徑可大於第二介層窗113b的直徑及第三介層窗113c的直徑。
第一連接構件110的第三重佈線層112c的下表面可被定位成低於半導體晶片120的連接墊122的下表面。另外，第二連接構件140的重佈線層142與第一連接構件110的第三重佈線層112c之間的距離可小於第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於第三重佈線層112c可被安置於第二絕緣層111b上以自其突出，從而接觸第二連接構件140。第一連接構件110的第一重佈線層112a及第二重佈線層112b可安置於半導體晶片120的主動表面與被動表面之間的水平高度上。第一連接構件110可具有與半導體晶片120的厚度對應的厚度，且因此，在第一連接構件110內形成的第一重佈線層112a及第二重佈線層112b可安置於半導體晶片120的主動表面與被動表面之間的水平高度上。
第一連接構件110的第一重佈線層112a至第四重佈線層112d的厚度可大於第二連接構件140的重佈線層142的厚度。第一連接構件110可具有較半導體晶片120的厚度大或與半導體晶片120的厚度相等的厚度，且因此，第一重佈線層112a至第四重佈線層112d的大小亦可較第一連接構件110的大小還大。相反地，第二連接構件140的重佈線層142可具有相對減小的大小以被薄化。
除上述配置之外的配置的說明可實質上相同於用於闡述根據實例的扇出型半導體封裝100A的說明，且因此不再對其予以贅述。
圖13是說明扇出型半導體封裝的實例的示意性剖視圖。
參照所述圖式，根據實例的扇出型半導體封裝100D可包括囊封體135而非加強層181，囊封體135含有絕緣樹脂135a、核心135b及填料135c。囊封體135可包含核心135b以因此充當加強層181。絕緣樹脂135a可為例如環氧樹脂等熱固性樹脂或例如聚醯亞胺等熱塑性樹脂，核心135b可為玻璃纖維、玻璃布或玻璃織物，且填料135c可為例如二氧化矽或氧化鋁等無機填料，但絕緣樹脂135a、核心135b及填料135c並非僅限於此。作為實例，囊封體135可利用GC材料形成，所述GC材料可包括含有絕緣樹脂、核心或填料的絕緣層、覆蓋所述絕緣層的一個表面的例如定向聚丙烯(oriented polypropylene，OPP)膜等蓋體膜、及覆蓋所述絕緣層的另一表面的例如聚對苯二甲酸乙二醇酯(polyethylene terephthalate，PET)膜等基膜(base film)。作為另外一種選擇，囊封體135亦可利用GCP材料形成，所述GCP材料可包括含有絕緣樹脂、核心或填料的絕緣層、覆蓋所述絕緣層的一個表面的例如定向聚丙烯膜等蓋體膜、覆蓋所述絕緣層的另一表面的例如金屬層等底漆層(primer layer)及一個表面被所述底漆層覆蓋的例如聚對苯二甲酸乙二醇酯膜等基膜。
同時，囊封體135的材料可在非彎曲的狀態下囊封第一連接構件110或半導體晶片120。因此，絕緣樹脂135a及填料135c可安置於貫穿孔110H的壁表面與半導體晶片120的側表面之間的空間中，以及安置於第一連接構件110及半導體晶片120的被動表面上。核心135b可僅安置於第一連接構件110及半導體晶片120的被動表面上。由於囊封體135包含核心135b，因此可保持扇出型半導體封裝100D的剛性。由於囊封體135包含填料135c，因此可調整扇出型半導體封裝100D的熱膨脹係數。
同時，開口183可穿透過囊封體135，且開口的壁表面的表面粗糙度可大於在連接至外部連接端子190的第二重佈線層112b上安置的墊的暴露的表面的表面粗糙度。因此，開口183的壁表面與外部連接端子190之間的連接力可增大，從而使得在例如板上溫度循環測試或跌落測試等可靠性測試中在所述墊與外部連接端子190之間的介面處的可靠性提高。
同時，為了相對地增大開口183的壁表面的表面粗糙度，可在穿透過囊封體135的開口183中形成空隙V4a及空隙V4b。 在此種情形中，例如在開口183中形成的焊料凸塊等外部連接端子190可在回焊製程期間填充空隙V4a及空隙V4b的至少某些部分。外部連接端子190的流動至空隙V4a及空隙V4b的某些部分可形成錨固結構，且因此，即使在其中發生熱應力或機械應力的惡劣環境中仍可藉由防止外部連接端子190自開口183的壁表面分離而提高介面處的可靠性。同時，空隙V4a及空隙V4b可藉由形成介層窗孔的方法(例如乾式製程及/或濕式製程等)形成。
空隙V4a及空隙V4b中的至少一者可為藉由移除核心135b的至少一部分而在核心135b中形成的凹陷部，且空隙V4a及空隙V4b中的至少另一者可藉由移除在絕緣樹脂135a中散佈的填料135c的至少一部分而在絕緣樹脂135a中形成。當外部連接端子190的所述一部分較外部連接端子190的其他部分填充得深時，藉由移除核心135b而形成的且具有較任意其它空隙的深度大的深度的空隙V4a可達成尤其優異的錨固效果。另外，藉由移除填料135c而形成的空隙V4b可使得錨固效果能夠進一步得以增強。
若需要，則在囊封體135上可進一步安置樹脂層182。樹脂層182可被設置成有利於更容易地形成開口183。就此而言，開口183可穿透過樹脂層182，且在開口183所穿透過的樹脂層182的壁表面中可存在空隙V2，空隙V2的至少一部分被填充以外部連接端子190的一部分。由於空隙V2的存在，因此可進一步增強錨固效果。樹脂層182可包含絕緣樹脂182a及填料182b，且空隙 V2可藉由移除填料182b的至少一部分而形成。絕緣樹脂182a可為例如環氧樹脂等熱固性樹脂；或絕緣樹脂182a例如為聚醯亞胺等熱塑性樹脂。填料182b可為例如二氧化矽或氧化鋁等無機填料。
同時，若需要，則可使用上述GC材料或GCP材料作為保護層150的材料。在此種情形中，核心可安置於扇出型半導體封裝100D的上部部分及下部部分上，因此能有效地保持扇出型半導體封裝100D的剛性及控制扇出型半導體封裝100D的翹曲。
除上述配置之外的配置的說明可實質上相同於用於闡述根據實例的扇出型半導體封裝100A的說明，且因此不再對其予以贅述。
圖14是說明扇出型半導體封裝的實例的示意性剖視圖。
參照所述圖式，根據實例的扇出型半導體封裝100E可包括：第一絕緣層111a，其中第一連接構件110接觸第二連接構件140；第一重佈線層112a，接觸第二連接構件140且嵌於第一絕緣層111a中；第二重佈線層112b，與第一絕緣層111a的第一重佈線層112a相對；第二絕緣層111b，安置於第一絕緣層111a上並覆蓋第二重佈線層112b；以及第三重佈線層112c，安置於第二絕緣層111b上。第一重佈線層112a至第三重佈線層112c可電性連接至連接墊122。第一重佈線層112a與第二重佈線層112b可藉由穿透過第一絕緣層111a的第一介層窗113a而電性連接至彼此，且第二重佈線層112b與第三重佈線層112c可藉由穿透過第二絕緣層111b的第二介層窗113b而電性連接至彼此。
除上述配置之外的配置的說明可實質上相同於在根據實例的扇出型半導體封裝100A、根據實例的扇出型半導體封裝100B、及根據實例的扇出型半導體封裝100D中闡述的說明，且因此不再對其予以贅述。
圖15是說明扇出型半導體封裝的實例的示意性剖視圖。
參照所述圖式，根據實例的扇出型半導體封裝100F可包括第一連接構件110。第一連接構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，安置於第一絕緣層111a的兩個相對的表面上；第二絕緣層111b，安置於第一絕緣層111a上以覆蓋第一重佈線層112a；第三重佈線層112c，安置於第二絕緣層111b上；第三絕緣層111c，安置於第一絕緣層111a上以覆蓋第二重佈線層112b；以及第四重佈線層112d，安置於第三絕緣層111c上。第一重佈線層112a至第四重佈線層112d可電性連接至連接墊122。第一重佈線層112a至第四重佈線層112d可藉由穿透過第一絕緣層111a至第三絕緣層111c的第一介層窗113a至第三介層窗113c而電性連接至彼此。
除上述配置之外的配置的說明可實質上相同於在根據實例的扇出型半導體封裝100A、根據實例的扇出型半導體封裝100C、及根據實例的扇出型半導體封裝100D中闡述的說明，且因此不再對其予以贅述。
如上所述，根據示例性實施例，可提供在扇出型半導體封裝的上部部分中形成的外部連接端子可具有優異的可靠性的扇出 型半導體封裝。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (21)

  1. 一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，安置於所述貫穿孔中，且具有主動表面及被動表面，所述主動表面上安置有連接墊且所述被動表面與所述主動表面相對地安置；囊封體，具有開口且囊封所述第一連接構件的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分，其中所述開口穿透過所述囊封體；第二連接構件，安置於所述第一連接構件上及所述半導體晶片的所述主動表面上；以及外部連接端子，填充所述開口的至少一部分，其中所述第一連接構件及所述第二連接構件分別包括電性連接至所述半導體晶片的所述連接墊的重佈線層，所述第一連接構件的所述重佈線層包括墊，所述墊的至少一部分自所述開口暴露出以連接至所述外部連接端子，且所述開口的壁表面的表面粗糙度較所述墊的暴露出的表面的表面粗糙度大，且其中所述第一連接構件包括第一絕緣層、安置於所述第一絕緣層的相對的表面上的第一重佈線層及第二重佈線層、安置於所述第一絕緣層上以覆蓋所述第一重佈線層的第二絕緣層以及安置於所述第二絕緣層上的第三重佈線層，且所述第一重佈線層、所述 第二重佈線層及所述第三重佈線層電性連接至所述連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括：加強層，安置於所述囊封體上，其中所述開口穿透過所述加強層，且穿透過所述加強層的所述開口的所述壁表面包括第一空隙，所述第一空隙的至少一部分填充所述外部連接端子的一部分。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述加強層包含絕緣樹脂、核心及填料，且所述第一空隙的所述至少一部分為在所述核心中形成的凹陷部。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第一空隙的另一部分為在所述絕緣樹脂中形成的凹陷部。
  5. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述核心包含玻璃纖維，且所述填料包含無機填料。
  6. 如申請專利範圍第2項所述的扇出型半導體封裝，更包括：樹脂層，安置於所述加強層上，其中所述開口穿透過所述樹脂層，且穿透過所述樹脂層的所述開口的壁表面包括第二空隙，所述第二空隙的至少一部分填充所述外部連接端子的一部分。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述樹脂層包含絕緣樹脂及填料，且所述第二空隙的所述至少 一部分為在所述樹脂層中形成的凹陷部。
  8. 如申請專利範圍第2項所述的扇出型半導體封裝，其中穿透過所述囊封體的所述開口的壁表面包括第三空隙，所述第三空隙的至少一部分填充所述外部連接端子的一部分。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述囊封體包含絕緣樹脂及填料，且所述第三空隙的所述至少一部分為在所述囊封體中形成的凹陷部。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中穿透過所述囊封體的所述開口的壁表面包括第四空隙，所述第四空隙的至少一部分填充所述外部連接端子的一部分。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述囊封體包含絕緣樹脂、核心及填料，且所述第四空隙的所述至少一部分為在所述核心中形成的凹陷部。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第四空隙的另一部分為在所述絕緣樹脂中形成的凹陷部。
  13. 如申請專利範圍第10項所述的扇出型半導體封裝，更包括：樹脂層，安置於所述囊封體上，其中所述開口穿透過所述樹脂層，且穿透過所述樹脂層的所述開口的壁表面包括第五空隙，所述第五空隙的至少一部分填充所述外部連接端子的一部分。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝， 其中所述樹脂層包含絕緣樹脂及填料，且所述第五空隙的所述至少一部分是在所述樹脂層中形成的凹陷部。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件更包括安置於所述第一絕緣層上以覆蓋所述第二重佈線層的第三絕緣層以及安置於所述第三絕緣層上的第四重佈線層，且所述第四重佈線層電性連接至所述連接墊。
  16. 一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，安置於所述貫穿孔中，且具有主動表面及被動表面，所述主動表面上安置有連接墊且所述被動表面與所述主動表面相對地安置；囊封體，包括第一部分、第二部分以及第三部分，第二連接構件，安置於所述第一連接構件上及所述半導體晶片的所述主動表面上；加強層，安置於所述囊封體上，且具有開口；所述囊封體的所述第一部分囊封所述第一連接構件的至少一部分且安置於所述第一連接構件與所述加強層之間，所述囊封體的所述第二部分囊封所述半導體晶片的所述被動表面的至少一部分且安置於所述半導體晶片的所述被動表面與所述加強層之間，且所述囊封體的所述第三部分從所述第一部分及所述第二部分持續延伸、穿透過所述貫穿孔並覆蓋所述主動表面的一部分，其中所述囊封體的彈性模數小於所述加強層的彈性模數；以及 外部連接端子，填充所述開口的至少一部分，其中所述第一連接構件及所述第二連接構件各自包括電性連接至所述半導體晶片的所述連接墊的重佈線層，且所述開口的壁表面包括填充有所述外部連接端子的一部分的空隙。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述加強層包含絕緣樹脂、核心及填料，且所述空隙的至少一部分為在所述核心中形成的凹陷部。
  18. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層接觸所述第二連接構件並嵌於所述第一絕緣層中，所述第二重佈線層與嵌於所述第一絕緣層中的所述第一重佈線層相對，且所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
  19. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述第一連接構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層安置於所述第一絕緣層上以覆蓋所述第二重佈線層，所述第三重佈線層安置於所述第二絕緣層上，且所述第三重佈線層電性連接至所述連接墊。
  20. 一種扇出型半導體封裝，包括：第一連接構件，包括第一重佈線層且具有貫穿孔；半導體晶片，安置於所述貫穿孔中且具有主動表面及被動表面，所述主動表面上安置有連接墊且所述被動表面與所述主動表 面相對地安置；囊封體，具有開口且覆蓋所述第一連接構件的至少某些部分及所述半導體晶片的所述被動表面、填充所述第一連接構件與所述貫穿孔中的所述半導體晶片之間的至少某些部分，且所述囊封體包含由玻璃纖維、玻璃布或玻璃織物製成的核心，其中所述開口穿透過所述囊封體以暴露出所述第一重佈線層的一部分並暴露出在所述囊封體的面對所述開口的側表面中安置的凹陷部；第二連接構件，包括第二重佈線層且安置於所述第一連接構件上及所述半導體晶片的所述主動表面上；以及外部連接端子，填充所述開口的至少一部分以電性連接至藉由所述開口暴露出的所述第一重佈線層的所述一部分，其中所述第一重佈線層及所述第二重佈線層電性連接至所述半導體晶片的所述連接墊，所述外部連接端子包括填充所述凹陷部的多個突起，且所述凹陷部的至少某些部分形成在所述囊封體的所述核心處。
  21. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述開口的壁表面的表面粗糙度較暴露出的所述第一重佈線層的所述一部分的表面粗糙度大。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102086361B1 (ko) * 2018-06-04 2020-03-09 삼성전자주식회사 반도체 패키지
US10978408B2 (en) * 2018-06-07 2021-04-13 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
KR102158711B1 (ko) * 2018-07-12 2020-09-22 삼성전기주식회사 인쇄회로기판
KR102145203B1 (ko) * 2018-07-19 2020-08-18 삼성전자주식회사 팬-아웃 반도체 패키지
KR102081088B1 (ko) * 2018-08-29 2020-02-25 삼성전자주식회사 반도체 패키지
US11309294B2 (en) 2018-09-05 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
DE102019117844A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
US10790162B2 (en) 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR102554016B1 (ko) * 2018-10-02 2023-07-11 삼성전자주식회사 반도체 패키지
KR102543185B1 (ko) * 2018-10-08 2023-06-14 삼성전자주식회사 반도체 패키지
KR102769623B1 (ko) * 2018-11-27 2025-02-19 삼성전자주식회사 반도체 패키지
KR102577265B1 (ko) 2018-12-06 2023-09-11 삼성전자주식회사 반도체 패키지
US12250863B2 (en) 2019-01-31 2025-03-11 MIANYANG BOE OPTOELECTRONICS TECHNOLOGY CO., Ltd OLED display panel and OLED display device
CN109801874A (zh) * 2019-01-31 2019-05-24 绵阳京东方光电科技有限公司 过孔结构及其制造方法、电子器件、显示装置
WO2020180149A1 (ko) 2019-03-07 2020-09-10 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
US11652039B2 (en) * 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11251099B2 (en) 2019-07-31 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of packages using embedded core frame
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US11133269B2 (en) 2019-10-17 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
DE102019132314B4 (de) * 2019-11-28 2022-03-03 Infineon Technologies Ag Package mit Einkapselung unter Kompressionsbelastung
TWI740305B (zh) * 2019-12-13 2021-09-21 矽品精密工業股份有限公司 電子封裝件及其製法
JP2021141288A (ja) * 2020-03-09 2021-09-16 イビデン株式会社 配線基板及び部品内蔵配線基板
CN113571478B (zh) 2020-04-29 2025-09-23 意法半导体公司 被嵌入在衬底中具有应力缓冲的裸片
US11610851B2 (en) * 2020-04-29 2023-03-21 Stmicroelectronics, Inc. Die embedded in substrate with stress buffer
KR20220151431A (ko) * 2021-05-06 2022-11-15 삼성전기주식회사 인쇄회로기판
US12394720B2 (en) 2022-08-16 2025-08-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package including reinforcement structure and methods of forming the same
KR20240149606A (ko) * 2023-04-06 2024-10-15 삼성전자주식회사 반도체 장치
KR102737071B1 (ko) * 2024-01-02 2024-12-03 엘지이노텍 주식회사 회로기판 및 이를 포함하는 반도체 패키지 기판
WO2025159413A1 (ko) * 2024-01-23 2025-07-31 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090239336A1 (en) * 2008-03-21 2009-09-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US20090261466A1 (en) * 2006-11-10 2009-10-22 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect Structure Using Stud Bumps
US20130269989A1 (en) * 2012-04-12 2013-10-17 Samsung Electronics Co., Ltd. Prepreg and printed circuit board comprising the same and manufacturing method printed circuit board
US20130319749A1 (en) * 2007-11-22 2013-12-05 Shinko Electric Industries Co., Ltd. Production method of multilayer printed wiring board and multilayer printed wiring board

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02125495A (ja) * 1988-11-04 1990-05-14 Sharp Corp プリント配線板の製造方法
JP2919644B2 (ja) 1991-06-27 1999-07-12 三洋電機株式会社 多層配線基板の製造方法
US6294744B1 (en) * 1995-04-28 2001-09-25 Victor Company Of Japan, Ltd. Multilayer print circuit board and the production method of the multilayer print circuit board
US6010768A (en) * 1995-11-10 2000-01-04 Ibiden Co., Ltd. Multilayer printed circuit board, method of producing multilayer printed circuit board and resin filler
CN1149007C (zh) 1995-11-10 2004-05-05 揖斐电株式会社 多层印刷电路板
KR100855529B1 (ko) 1998-09-03 2008-09-01 이비덴 가부시키가이샤 다층프린트배선판 및 그 제조방법
JP4601158B2 (ja) * 2000-12-12 2010-12-22 イビデン株式会社 多層プリント配線板およびその製造方法
WO2007106232A2 (en) * 2006-02-27 2007-09-20 Fluidnet Corporation Volume measurement using gas laws
JP2007305785A (ja) * 2006-05-11 2007-11-22 Nichia Chem Ind Ltd 発光装置
WO2008053833A1 (fr) * 2006-11-03 2008-05-08 Ibiden Co., Ltd. Tableau de câblage imprimé multicouche
JP2008243925A (ja) * 2007-03-26 2008-10-09 Cmk Corp 半導体装置及びその製造方法
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
KR101123805B1 (ko) * 2010-07-26 2012-03-12 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
JP5855905B2 (ja) 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
US9406658B2 (en) * 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
WO2012133839A1 (ja) * 2011-03-30 2012-10-04 日本電気株式会社 機能素子内蔵基板、これを備えた電子機器及び機能素子内蔵基板の製造方法
US9679863B2 (en) 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5977051B2 (ja) * 2012-03-21 2016-08-24 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
KR101362714B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
CN105393351A (zh) 2013-08-21 2016-03-09 英特尔公司 用于无凸起内建层(bbul)的无凸起管芯封装接口
JP5662551B1 (ja) * 2013-12-20 2015-01-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
TW201543641A (zh) 2014-05-12 2015-11-16 精材科技股份有限公司 晶片封裝體及其製造方法
JP2016134497A (ja) * 2015-01-19 2016-07-25 凸版印刷株式会社 配線基板積層体及びこれを用いた半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090261466A1 (en) * 2006-11-10 2009-10-22 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect Structure Using Stud Bumps
US20130319749A1 (en) * 2007-11-22 2013-12-05 Shinko Electric Industries Co., Ltd. Production method of multilayer printed wiring board and multilayer printed wiring board
US20090239336A1 (en) * 2008-03-21 2009-09-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US20130269989A1 (en) * 2012-04-12 2013-10-17 Samsung Electronics Co., Ltd. Prepreg and printed circuit board comprising the same and manufacturing method printed circuit board

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