TWI643204B - 記憶體配置結構 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000005192 partition Methods 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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Abstract
一種記憶體配置結構，係包含複數基板；複數分別連通設於各基板之中央處之穿孔區；複數分別連通設於各基板且位於各穿孔區一側之第一接點區，各第一接點區係用以與一記憶體之各接腳墊用訊號線連接；以及複數分別連通設於各基板且位於各穿孔區另一側之第二接點區，各第二接點區係用以與該記憶體之各接腳墊用訊號線連接，且至少包含該記憶體之PAR接腳，並使其中一基板以其第一接點區或第二接點區通過穿孔區與另一基板之第一接點區或第二接點區相互電連接。藉此，可使記憶體之各接腳與第一接點區及第二接點區電連接後，讓各基板以其第一接點區或第二接點區相對應之訊號線透過穿孔區之導引進行跨層之相互電連接，使記憶體於製作時，可有效避免參考層產生破碎之情形，且具有較佳之電源分佈以及足夠之線路佈局空間，進而可維持較佳之訊號完整性。
Description
本發明是有關於一種記憶體配置結構，尤指一種使記憶體於製作時，可有效避免參考層產生破碎之情形，且具有較佳之電源分佈以及足夠之線路佈局空間，進而可維持較佳之訊號完整性者。
按，一般習用之記憶體，通常係將其各接腳依配置之需求電連接至各接點，而各接點再分別以訊號線相互電連接；藉以完成記憶體之設置。 然，以習用記憶體之接線方式而言，其基板上之各處係設有穿孔，並直接將記憶體之各接腳與各接點分別以訊號線經穿孔相互電連接，除導致線路佈局空間較為侷促之外，更有電源分佈不良之情形，而造成接線時參考層產生破碎之情形，使得記憶體之參考層較無法具有訊號之完整性。 因此，為改善上述之缺失，本案之發明人特潛心研究，開發出一種「記憶體配置結構」，以有效改善習用之缺點。
本發明之主要目的係在於，可使記憶體之各接腳與第一接點區及第二接點區電連接後，讓各基板以其第一接點區或第二接點區相對應之訊號線透過穿孔區之導引進行跨層之相互電連接，使記憶體於製作時，可有效避免參考層產生破碎之情形，且具有較佳之電源分佈以及足夠之線路佈局空間，進而可維持較佳之訊號完整性。 為達上述之目的，本發明係一種記憶體配置結構，其係包含有：複數基板；複數分別連通設於各基板之中央處之穿孔區；複數分別連通設於各基板且位於各穿孔區一側之第一接點區，各第一接點區係用以與一記憶體之各接腳墊用訊號線連接；以及複數分別連通設於各基板且位於各穿孔區另一側之第二接點區，各第二接點區係用以與該記憶體之各接腳墊用訊號線連接，且至少包含該記憶體之PAR接腳，並使其中一基板以其第一接點區或第二接點區通過穿孔區與另一基板之第一接點區或第二接點區相互電連接。 於本發明之一實施例中，各穿孔區係分別包含有一第一排穿孔、一設於第一排穿孔一側之第二排穿孔、及一設於第二排穿孔一側之第三排穿孔。 於本發明之一實施例中，各第一排穿孔至少分別具有八個穿孔，各第二排穿孔至少分別具有九個穿孔，各第三排穿孔至少分別具有八個穿孔。 於本發明之一實施例中，各第一排穿孔、第二排穿孔與該各三排穿孔之間係分別具有一區隔部。 於本發明之一實施例中，各穿孔之外緣係分別具有一絕緣部，且各穿孔之間係分別具有一電源連接部。 於本發明之一實施例中，各第一接點區係分別包含有一第一排接點、一設於第一排接點一側之第二排接點、及一設於第二排接點一側之第三排接點，各第一排接點、各第二排接點與各第三排接點係分別具有至少九個接點。 於本發明之一實施例中，各第二接點區係分別包含有一第一排接點、一設於第一排接點一側之第二排接點、及一設於第二排接點一側之第三排接點，各第一排接點、各第二排接點與各第三排接點係分別具有至少九個接點。 於本發明之一實施例中，各第一接點區與各第二接點區係分別以訊號線經由該其中一基板之二表面通過該穿孔區與另一基板之一接點區或第二接點區進行電連接。 於本發明之一實施例中，各訊號線係為相同之長度。
請參閱『第１圖及第２圖』所示，係分別為本發明之基本示意圖及本發明之使用狀態示意圖。如圖所示：本發明係一種記憶體配置結構，其至少包含有複數基板１、複數穿孔區２、複數第一接點區３以及複數第二接點區４。 各基板１係為電路板，且各基板１係以上下對應或層疊之方式設置。 各穿孔區２係分別連通設於各基板１之中央處。 各第一接點區３係分別連通設於各基板１且位於各穿孔區２之一側，各第一接點區３係用以與一記憶體之各接腳墊用訊號線連接（圖未示）。 各第二接點區４係分別連通設於各基板１且位於各穿孔區２之另一側，各第二接點４區係用以與該記憶體之各接腳墊用訊號線連接，且至少包含該記憶體之PAR接腳（圖未示），並使使其中一基板以其第一接點區３或該第二接點區４通過穿孔區２與另一基板１之第一接點區３或第二接點區４相互電連接。 而當該記憶體之各接腳與其中一基板１之第一接點區３及第二接點區４電連接後，係可讓該第一接點區３與該第二接點區４相對應之訊號線５透過該穿孔區２之導引與所需之另一基板１之一接點區３或第二接點區４進行相互跨層之電連接（圖未示），使記憶體於製作時，可有效避免參考層產生破碎之情形，且具有較佳之電源分佈以及足夠之線路佈局空間，進而可維持較佳之訊號完整性。 於本創作之一實施例中，各穿孔區２係分別包含有一第一排穿孔２１ 、一設於第一排穿孔２１一側之第二排穿孔２２、及一設於第二排穿孔２２一側之第三排穿孔２３，各第一排穿孔２１至少分別具有八個穿孔２１１，各第二排穿孔２２至少分別具有九個穿孔２２１，各第三排穿孔２３至少分別具有八個穿孔２３１，各第一排穿孔２１、各第二排穿孔２２與各第三排穿孔２３之間係分別具有一區隔部２４，且各穿孔之外緣係分別具有２１１、２２１、２３１一絕緣部２１２、２２２、２３２，並於且各穿孔２１１、２２１、２３１之間係分別具有一電源連接部２５。 於本創作之一實施例中，各第一接點區３係分別包含有一第一排接點３１、一設於第一排接點３１一側之第二排接點３２、及一設於第二排接點３２一側之第三排接點３３，各第一排接點３１、各第二排接點３２與各第三排接點３３係分別具有至少九個接點３１１、３２１ 、３３１。 於本創作之一實施例中，各第二接點區４分別係包含有一第一排接點４１、一設於第一排接點４１一側之第二排接點４２、及一設於第二排接點４２一側之第三排接點４３，各第一排接點４１、各第二排接點４２與各第三排接點４３係分別具有至少九個接點４１１、４２１ 、４３１。 而當記憶體與其中一基板１之第一接點區３以及第二接點區４進行電連接時，舉例說明如下： 當記憶體連接時，係至少將該記憶體之VDD接腳連接至該第一接點區３中所設第一排接點３１之第一個接點３１１；該記憶體之A13接腳連接至該第一接點區３中所設第二排接點３２之第一個接點３２１；該記憶體之A17接腳連接至該第一接點區３中所設第三排接點３３之第一個接點３３１；該記憶體之PAR接腳連接至該第二接點區４中所設第一排接點４１之第一個接點４１１；該記憶體之A11接腳連接至該第二接點區４中所設第二排接點４２之第一個接點４２１；該記憶體之VSS接腳連接至該第二接點區４中所設第三排接點４３之第一個接點４３１。 由於該穿孔區２係設於該第一接點區３與該第二接點區４之間，因此 ，可於該基板１之第一接點區３及第二接點區４與另一基板１（圖未示）進行電連接時，將各訊號線５分別經由該基板１之二表面通過該穿孔區２所設該第一排穿孔２１、該第二排穿孔２２與該第三排穿孔２３之各穿孔２１１、２２１、２３１進行各訊號線５之走線與導引，讓該第一接點區３之各接點３１１、３２１、３３１與該第二接點區４之各接點４１１、４２１、４３１依所需穿過各穿孔２１１、２２１、２３１後，以各訊號線５與另一基板１第一接點區３及第二接點區４進行跨層之電連接，並依所需將電源線或接地線分別與各電源連接部２５連接，本實施例中各訊號線５係為相同之長度，如此，可使各訊號線５之走線乾淨俐落，不會造成參考層之破碎，且可做到各訊號線５皆等長之功效，而具有較佳之電源分佈以及足夠之線路線路佈局空間。 而各第一排穿孔２１、各第二排穿孔２２與各第三排穿孔２３除藉由各區隔部２４加以區隔避免各訊號線５相互干擾之外，當各訊號線５穿設至各穿孔２１１、２２１、２３１時，可藉由各絕緣部２１２、２２２、２３２避免各訊號線５接觸各電源連接部２５產生短路。 綜上所述，本發明記憶體配置結構，可使記憶體之各接腳與第一接點區及第二接點區電連接後，讓各基板以其第一接點區或第二接點區相對應之訊號線透過穿孔區之導引進行跨層之相互電連接，使記憶體於製作時，可有效避免參考層產生破碎之情形，且具有較佳之電源分佈以及足夠之線路佈局空間，進而可維持較佳之訊號完整性；進而使本發明之產生能更進步、更實用、更符合消費者使用之所須，確已符合發明專利申請之要件，爰依法提出專利申請。 惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
１‧‧‧基板
２‧‧‧穿孔區
２１‧‧‧第一排穿孔
２１１、２２１、２３１‧‧‧穿孔
２１２、２２２、２３２‧‧‧絕緣部
２２‧‧‧第二排穿孔
２３‧‧‧第三排穿孔
２４‧‧‧區隔部
２５‧‧‧電源連接部
３‧‧‧第一接點區
３１‧‧‧第一排接點
３１１、３２１、３３１‧‧‧接點
３２‧‧‧第二排接點
３３‧‧‧第三排接點
４‧‧‧第二接點區
４１‧‧‧第一排接點
４１１、４２１、４３１‧‧‧接點
４２‧‧‧第二排接點
４３‧‧‧第三排接點
５‧‧‧訊號線
第１圖，係本發明之基本示意圖。 第２圖，係本發明之使用狀態示意圖。
Claims (9)
- 一種記憶體配置結構，其包含有：複數基板；複數穿孔區，係分別連通設於各基板之中央處；複數第一接點區，係分別連通設於各基板且位於各穿孔區之一側，各第一接點區係用以與一記憶體之各接腳墊用訊號線連接；以及複數第二接點區，係分別連通設於各基板且位於各穿孔區之另一側，各第二接點區係用以與該記憶體之各接腳墊用訊號線連接，且至少包含該記憶體之PAR接腳，並使其中一基板以其第一接點區或第二接點區通過穿孔區與另一基板之第一接點區或第二接點區相互電連接。
- 依申請專利範圍第1項所述之記憶體配置結構，其中，各穿孔區係分別包含有一第一排穿孔、一設於第一排穿孔一側之第二排穿孔、及一設於第二排穿孔一側之第三排穿孔。
- 依申請專利範圍第2項所述之記憶體配置結構，其中，各第一排穿孔至少分別具有八個穿孔，各第二排穿孔至少分別具有九個穿孔，各第三排穿孔至少分別具有八個穿孔。
- 依申請專利範圍第3項所述之記憶體配置結構，其中，各第一排穿孔、各第二排穿孔與各第三排穿孔之間係分別具有一區隔部。
- 依申請專利範圍第3項所述之記憶體配置結構，其中，各穿孔之外緣係分別具有一絕緣部，且各穿孔之間係分別具有一電源連接部。
- 依申請專利範圍第1項所述之記憶體配置結構，其中，各第一接點區係分別包含有一第一排接點、一設於第一排接點一側之第二排接點、及一設於第二排接點一側之第三排接點，各第一排接點、各第二排接點與各第三排接點係分別具有至少九個接點。
- 依申請專利範圍第１項所述之記憶體配置結構，其中，各第二接 點區係分別包含有一第一排接點、一設於第一排接點一側之第二排接點、及一設於第二排接點一側之第三排接點，各第一排接點、各第二排接點與各第三排接點係分別具有至少九個接點。
- 依申請專利範圍第１項所述之記憶體配置結構，其中，各第一接 點區與各第二接點區係分別以訊號線經由其中一基板之二表面通過穿孔區與另一基板之一接點區或第二接點區進行電連接。
- 依申請專利範圍第８項所述之記憶體配置結構，其中，各訊號線 係為相同之長度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107111379A TWI643204B (zh) | 2018-03-30 | 2018-03-30 | 記憶體配置結構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107111379A TWI643204B (zh) | 2018-03-30 | 2018-03-30 | 記憶體配置結構 |
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| Publication Number | Publication Date |
|---|---|
| TWI643204B true TWI643204B (zh) | 2018-12-01 |
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