KR20250049453A - 액정 디스플레이를 위한 이중 전압 픽셀 회로부 - Google Patents

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제임스 엘. 샌포드
하워드 브이. 괴츠
스튜어트 에스. 테일러
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스냅 인코포레이티드
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Abstract

액정 디스플레이들을 위한 디지털 픽셀 회로를 위한 시스템들 및 방법들이 제공된다. 설계는 이중 전압 픽셀 설계, 2-트랜지스터 레벨 시프트 회로 설계, 자체 조정 트랜지스터 바이어스 회로부, 및 임계 트랜지스터 누설 및 임계치 파라미터들에 대한 다이 특정 설계 센터 값들을 결정하기 위한 임의적인 온 칩 테스트 어레이를 포함한다. 레벨 시프트 설계 단순성, 작은 픽셀 피치, 및 마이크로디스플레이들과 같은 작은 디스플레이 애플리케이션들에 대한 적용성은 획득되는 다양한 이익들 및 이점들 중 일부이다.

Description

액정 디스플레이를 위한 이중 전압 픽셀 회로부{DUAL-VOLTAGE PIXEL CIRCUITRY FOR LIQUID CRYSTAL DISPLAY}
본 개시내용은 디스플레이들에 관한 것이다. 더 구체적으로, 본 개시내용은 전기적 어드레싱 공간 광 변조기들, 액정 디스플레이들, LCoS(Liquid Crystal-on-Silicon) 디스플레이들, 마이크로디스플레이들, 마이크로 발광 다이오드(마이크로LED 디스플레이들) 등과 같은 공간 광 변조기들에 대한 디지털 픽셀 회로를 제공하기 위한 시스템들 및 방법들에 관한 것이다. 본 개시내용은, 예컨대, 위의 디스플레이들이 다른 이익들 및 이점들 중에서도 특히 극도로 작은 픽셀 피치를 가질 수 있게 하는 이중 전압 회로를 제공한다.
LCoS 디스플레이들과 같은 액정 디스플레이들은 디스플레이 산업에서 잘 알려져 있다. 이러한 디바이스들은 일반적으로 작은데, 그 이유는 그들이 다른 집적 회로들(IC들)과 같이 실리콘 웨이퍼들 상에 구축되기 때문이다. 본원의 웨이퍼는 디스플레이들에 대한 픽셀 회로부와 같은 마이크로전자 디바이스들이 내부 또는 상부에 구축되는 기판을 지칭한다. LCoS는 전형적으로, 복수의 행들 및 열들로 배열된 픽셀들의 행렬을 포함하고, 여기서, 행과 열의 교차점은 행렬 내의 픽셀의 위치를 정의한다. 다이 레벨에서의 LCoS 디스플레이는 전형적으로 정사각형 픽셀 전극들의 규칙적인 어레이로 구성되는데, 각각의 픽셀 아래에 픽셀 회로부가 있고, 그러한 픽셀 회로부는 표준 IC 기법들을 사용하여 실리콘 웨이퍼 내에 또는 상에 구축된다. 액정 층이 픽셀 전극들의 어레이를 오버레이하고, 예컨대, 상단 유리 커버 층의 하면 상에 투명 전도성 층이 있다. 동작 시, 픽셀 회로부에 의해 픽셀 전극들 상으로 전압들이 구동되고, 커버 유리 상의 전도성 층 상으로 공통 전압이 구동된다. 픽셀 전극들과 커버 유리 사이의 전압 차이는 LCoS의 타입에 따라 액정의 편광 또는 위상 시프트에 영향을 미치는 액정을 통하는 전기장을 형성한다. 다이 상의 행 및 열 회로부는 데이터 및 제어 입력들을 개별 픽셀 회로들로 전송하기 위해 사용되고, 전형적으로, 외부 구동기 IC는 이미지 데이터를 픽셀 데이터 및 제어 입력들로 포맷하기 위해 사용되고, 그 픽셀 데이터 및 제어 입력들은 이러한 버스들을 통해 개별 픽셀 회로들로 전송된다. 이러한 방식으로, 액정 픽셀들의 편광 제어 또는 위상 시프트 제어를 통해 이미지들을 형성할 수 있는 디스플레이가 제조된다.
종래의 LCoS 디스플레이들은 단일 공급 전압(예컨대, 4-10 V)에서 동작하고, 각각의 픽셀 아래의 모든 회로부(예컨대, 상보형 금속 산화물 반도체(CMOS) n 채널 전계 효과 트랜지스터(NFET)들 및 p 채널 전계 효과 트랜지스터(PFET)들)는 단일 공급 전압으로부터 동작한다. 이는 그들이 상당히 큰 고전압 트랜지스터들로 구축될 것을 요구한다. 전형적으로, 약 6 μm 이상의 픽셀 피치들을 사용하는 LCoS 디스플레이들은 프레임 시간에 걸쳐 픽셀 전극 전압을 홀딩하기 위해 각각의 픽셀에서 저장 커패시터를 사용하는 아날로그 디바이스들이다. 이러한 아날로그 픽셀 회로들은 원하는 전압을 저장 커패시터에 기입함으로써 그레이 스케일을 디스플레이한다. 편광 변화 또는 위상 시프트의 양은 액정에 걸친 전압에 비례한다. 일부 아날로그 픽셀 설계들은 약 6 μm 미만의 원하는 픽셀 피치에 대해 훨씬 덜 바람직한데, 그 이유는 그 크기의 픽셀들 아래에 피팅되도록 요구되는 저장 커패시터는 적절한 동작에 충분한 전하를 홀딩하기에는 너무 작기 때문이다. 이러한 알려져 있는 디바이스들에서, 트랜지스터 누설은 커패시터 내의 전하가 프레임 동안 "블리드(bleed)"되게 하여 이미지를 열화시킨다.
더 작은 픽셀 피치들을 갖는 LCoS 설계들은 픽셀들 아래에서 디지털 회로부를 사용하는 것으로 전환되었다. 전형적으로, 디지털 픽셀 회로부는 커패시터 데이터 저장소 대신에 데이터 저장 유닛들, 예컨대, 정적 랜덤 액세스 메모리(SRAM) 데이터 저장소를 사용한다. 디지털 데이터의 SRAM 저장소는 정적이기 때문에, 누설 유발 열화를 겪지 않는다. 도 1은 픽셀 전극(106)으로 출력하는 2개의 SRAM(102 및 104)을 갖는 종래의 디지털 픽셀 회로(100)의 개략도이다. 도 1에서 제공되는 디지털 픽셀 회로(100)와 같은 알려져 있는 디지털 픽셀 회로들은 단점들을 갖는다. 예컨대, 디지털 픽셀들은 2개의 상태: 온 또는 오프(즉, "1" 또는 "0")만을 취할 수 있다. 그레이 스케일 이미지를 표현하기 위해, 디지털 픽셀들은 듀티 사이클 또는 펄스 폭으로 "1" 상태와 "0" 상태 사이에서 신속하게 교번해야만 하는데, 이는 상태들 사이의 교번이 충분히 높은 레이트로 이루어질 때 상태들 사이의 교번을 평균화하고 그레이 스케일을 인식하는 느리게 응답하는 인간의 눈을 활용하는 것이다. 그 결과, 디지털 픽셀 회로들은 각각의 프레임 동안 높은 전압과 낮은 전압을 신속하게 교번하도록 픽셀 전극들을 구동할 것을 요구받는다. 종래의 디지털 픽셀 회로들에 대한 다른 어려움은 그들이 아날로그 픽셀들보다 상당히 더 복잡하다는 것이다. 예컨대, 전형적으로는 6-14개의 트랜지스터의 범위의 다수의 트랜지스터들이 종래의 디지털 픽셀 회로들에서 픽셀 전극 아래에 있는 각각의 회로에 대해 요구된다.
본 개시내용의 실시예들은 액정 디스플레이들(예컨대, LCoS 디스플레이들 및 LCoS 마이크로디스플레이들)을 위한 개선된 디지털 픽셀 회로를 제공함으로써, 종래의 디바이스들, 시스템들 및 방법들의 위에서 확인된 문제들뿐만 아니라 기존의 기술들의 다른 단점들 및 결점들을 극복한다. 본원의 실시예들은 다양한 애플리케이션들에 대해 적합하고 바람직한 극도로 작은 픽셀 피치를 포함하는 다수의 이점들을 가능하게 하는 이중 전압 시스템 및 레벨 시프트 시스템을 포함한다.
실시예에서, 디스플레이 내의 픽셀 전극으로 출력 전압을 공급하기 위한 픽셀 회로가 제공된다. 픽셀 회로는 복수의 메모리 저장 유닛들; 및 복수의 메모리 저장 유닛들 중 적어도 하나에 연결된 레벨 시프트 회로를 포함하고, 레벨 시프트 회로는 코어 전압을 픽셀 전극으로 공급되는 출력 전압으로 변환하도록 적응 및 구성된다. 레벨 시프트 회로는 2개의 트랜지스터들, 즉, 제1 트랜지스터 및 제2 트랜지스터만을 포함한다. 실시예에서, 제1 트랜지스터의 게이트 전압은 제1 트랜지스터의 온 저항과 오프 저항 둘 모두가 제2 트랜지스터의 오프 저항보다 더 낮도록 제어된다. 실시예에서, 제1 트랜지스터는 PFET이고, 제2 트랜지스터는 NFET이다. 실시예에서, 코어 전압의 값은 대략 0.9 V-1.2 V의 범위에 있고, 출력 공급 전압의 값은 대략 2-4 V이다. 실시예에서, 복수의 메모리 저장 유닛들은 정적 랜덤 액세스 메모리 유닛들이다.
실시예에서, 픽셀 회로는 전압 VREFON과 전압 VREFOFF 사이에서 토글링하는, 레벨 시프트 회로에 연결된 업데이트 회로를 더 포함한다. 실시예에서, 전압 VREFON 및 전압 VREFOFF는 아날로그 전압들이다. 실시예에서, 전압 VREFOFF는 제2 트랜지스터의 누설 전류에 비해 더 높은 제1 트랜지스터의 임계 전압 미만 전류(subthreshold current)를 발생시키도록 선택된다. 실시예에서, 제1 트랜지스터의 임계 전압 미만 전류의 값은 대략 1 nA이다. 실시예에서, 전압 VREFOFF의 값은 출력 공급 전압보다 0-0.4 V만큼 더 낮은 범위에 있다. 실시예에서, 제1 전압 VREFOFF의 값은 제1 트랜지스터의 턴 온 임계 전압보다 더 낮도록 선택된다. 실시예에서, 픽셀 회로는 전압 VREFON을 생성 및 교정하기 위한 VREFON 생성 회로 및 전압 VREFOFF를 생성 및 교정하기 위한 VREFOFF 생성 회로를 더 포함한다. 실시예에서, VREFON 생성 회로 및 VREFOFF 생성 회로 각각은 복수의 레벨 시프트 회로들을 포함한다. 복수의 레벨 시프트 회로들은 디스플레이의 비가시 부분에 위치될 수 있다. 실시예에서, VREFON 생성 회로와 VREFOFF 생성 회로 둘 모두는 아날로그 회로들이다. 실시예에서, VREFON 생성 회로와 VREFOFF 생성 회로 둘 모두는 디지털 회로들이다. 실시예에서, 디스플레이는 액정 디스플레이이다. 실시예에서, 픽셀 회로는 실리콘 웨이퍼 상에 제공된다. 실시예에서, 픽셀 회로의 치수는 1-6 μm이다.
개시되는 발명대상의 이러한 및 다른 능력들은 다음의 도면들, 상세한 설명 및 청구항들의 검토 후에 더 완전히 이해될 것이다. 본원에서 이용되는 문구 및 용어는 설명의 목적을 위한 것이고 제한으로서 간주되지 않아야 한다는 것을 이해해야 한다.
본 개시내용은 다양한 도면들을 참조하여 본원에서 예시 및 설명되고, 여기서, 유사한 참조 번호들은 유사한 시스템 구성요소들/방법 단계들을 표시하기 위해 적절하게 사용된다.
도 1은 종래의 디지털 픽셀 회로의 개략도이다.
도 2는 본 개시내용의 실시예에 따른, 본 개시내용의 디지털 픽셀 회로가 구현되는 일반적인 디스플레이 시스템의 개략도이다.
도 3은 본 개시내용의 실시예에 따른 디지털 픽셀 회로의 개략도이다.
도 4는 도 3에서 제공된 UPDATE 입력에 연결된 UPDATE 로직의 개략도이다.
도 5는 본 개시내용의 실시예에 따른 픽셀 회로부에서 사용되는 레벨 시프트 블록의 개략도이다.
도 6은 본 개시내용의 실시예에 따른, 하이 및 로우 레벨 시프트 입력들 둘 모두에 대한 레벨 시프트 입력 및 출력 파형들과 함께 대응하는 UPDATE 파형을 도시한다.
도 7a는 본 개시내용의 실시예에 따른 VREFON 생성 회로의 아날로그 구현의 개략도이다.
도 7b는 본 개시내용의 실시예에 따른 도 7a의 대응하는 파형들을 도시한다.
도 8a는 본 개시내용의 실시예에 따른 VREFOFF 생성 회로의 아날로그 구현의 개략도이다.
도 8b는 본 개시내용의 실시예에 따른 도 8a의 대응하는 파형들을 도시한다.
도 9는 본 개시내용의 실시예에 따른 예시적인 프로세스에 대한 고전압 트랜지스터(예컨대, NFET) 오프 전류(즉, 누설 전류)에 대한 예시적인 히스토그램을 도시한다.
도 10은 본 개시내용의 실시예에 따른 예시적인 프로세스에 대한 고전압 트랜지스터(예컨대, PFET) 임계 전압에 대한 예시적인 히스토그램을 도시한다.
도 11은 본 개시내용의 실시예에 따른 도 6, 도 7a, 도 7b, 도 8a 및 도 8b의 것과 같은 디스플레이의 VREFON 프로세스의 동작을 예시하는 흐름도이다.
도 12는 본 개시내용의 실시예에 따른 도 6, 도 7a, 도 7b, 도 8a 및 도 8b의 것과 같은 디스플레이의 VREFOFF 프로세스의 동작을 예시하는 다른 흐름도이다.
본 개시내용의 디바이스들, 시스템들 및 방법들의 실시예들은 이중 전압 픽셀 디바이스 또는 시스템; 2-트랜지스터 레벨 시프트 회로 디바이스 또는 시스템; 2-트랜지스터 레벨 시프트 회로의 성공적인 사용을 용이하게 하는 자체 조정 트랜지스터 바이어스 회로부; 및 임계 트랜지스터 누설 및 임계치 파라미터들에 대한 다이 특정 설계 센터 값들을 결정하기 위한 온 칩(on-chip) "테스트 어레이"를 포함하지만 이에 제한되지는 않는다. 레벨 시프트 회로들 및 레벨 시프트 회로 설계 단순성, 작은 픽셀 피치, 및 마이크로디스플레이들과 같은 작은 디스플레이 애플리케이션들에 대한 적용성은, 아래에서 더 완전히 설명될 바와 같은, 본원의 실시예들에 의해 획득되는 다양한 이익들 및 이점들 중 일부이다.
도 2를 참조하면, 본 개시내용에 따른 LCoS 디스플레이 시스템(200)의 일반적인 실시예의 블록도가 환경적 컨텍스트에 의해 제공된다. 예시된 바와 같이, 디스플레이 시스템(200)은 디지털 구동 디바이스(204)에 커플링된 그래픽 프로세싱 디바이스(202) 및 디지털 구동 디바이스(204)에 커플링된 광학 엔진(206)을 포함한다. 그래픽 프로세싱 디바이스(202)는 이미지 데이터 및 제어 커맨드들을 디지털 구동 디바이스(204)로 전달한다. 그래픽 프로세싱 디바이스(202)는 일반적으로 프로세서를 포함하거나 또는 프로세서뿐만 아니라 관련 기술분야의 통상의 기술자에게 알려져 있는 다른 구성요소들과 연관된다. 프로세서는 그래픽 프로세싱 디바이스(202) 내부 또는 외부에 있을 수 있다. 본 개시내용의 실시예에서, 프로세서는 그래픽 프로세싱 디바이스(202)의 소프트웨어 모듈들, 프로그램들 또는 명령어들을 실행할 수 있다. 커플링된 메모리 블록이 또한 그래픽 프로세싱 디바이스(202) 내부 또는 외부에 있을 수 있다.
디지털 구동 디바이스(204)는 그래픽 프로세싱 디바이스(202)로부터 데이터를 수신하고, 파서(208)에서 그 데이터를 파싱하고, 데이터, 예컨대, 이미지 데이터를 광학 엔진(206)으로 통신하기 전에, 수신된 데이터를 배열한다. 파서(208)는 이미지 및 커맨드 데이터를 분리 및/또는 식별하고, (예컨대, 수신된 데이터에 기초하여) 정보를 광 소스 제어부(210), 포맷터(213), 및 Vcom 및 Vpix 제어부(212) 모듈들로 라우팅한다. 파서(208), 광 소스 제어부(210), 포맷터(213), 및 Vcom 및 Vpix 제어부(212) 모듈들 각각은 소프트웨어 및/또는 하드웨어 모듈들일 수 있다.
광 소스 제어부(210)는 수신된 커맨드들을 타이밍된 제어 입력들로 변환한다. Vcom 및 Vpix 제어부(212)는 수신된 커맨드들을 전압들로 변환하고, 포맷터(213)는 이미지 데이터를 이진 포맷 데이터(예컨대, "비트 평면들")로 변환하고, 그들은 비트 평면들이 비트 평면 메모리(214)(이는 스테이징 영역으로서 사용됨)에 저장된 후에 디스플레이(220) 내의 픽셀들의 상태를 구동하는 데 사용된다. 디지털 구동 디바이스(204)는, 예컨대, LCoS 디스플레이를 활용하는 컴퓨팅 시스템, 머리 장착형 디바이스 및/또는 다른 디바이스의 구성요소일 수 있다.
본 개시내용의 실시예에서, 광학 엔진(206)은 디스플레이(220) 구성요소들 및 관련 기술분야의 통상의 기술자에게 잘 알려져 있는 바와 같은 디스플레이 시스템(200)을 완성하는 데 요구될 수 있는 모든 다른 디바이스들을 포함한다. 광학 엔진(206)은 광 소스(216)를 포함하고, 광 소스(216)는 광 소스 제어부(210)에 의해 제공되는 온/오프 타이밍 및 강도로 공간 광 변조기(220)를 조명하도록 제어된다.
공간 광 변조기(220)는 디스플레이 전면부(222), 예컨대, 액정(LC) 셀을 포함하고, 이는 후면 집적 회로(224)에 있는(예컨대, 후면 집적 회로(224) 내에 위치 또는 배치되고/되거나 후면 집적 회로(224)에 커플링되고/되거나 후면 집적 회로(224)에 통합됨) 2차원 픽셀 어레이(226)의 하부 픽셀들(즉, 픽셀 전극)(228)로부터의 전기 입력의 영향 하에서 반사 또는 투과된 광을 변조한다. 후면부 내의 픽셀들(228)은 전면부에 커플링되거나 또는 전기적으로 연결되고, 비트 평면 메모리(214)로부터 제공되는 이진 패턴들에 따라 반사된 광을 변조한다.
후속 도면들에서 설명되는 바와 같이, 픽셀 또는 픽셀 유닛(228)은 본 발명에 따른 픽셀 레벨 시프터(300)(도 3) 회로부 및 도 3의 메모리 요소들(302 및 304)(예컨대, SRAM 요소들)을 포함하거나 또는 그들과 통합되거나 또는 그들에 전기적으로 커플링된다. 픽셀의 메모리 요소들은 비트 평면 메모리(214)로부터 제공되는 이진 패턴들로부터 반복적으로 로딩되어, 각각의 픽셀에서 그레이 스케일 값(조명의 정도)을 발생시키는 시간 의존적 픽셀 상태를 생성한다. 픽셀 레벨 시프터(300)는 메모리 요소들로부터의 더 낮은 전압 신호들을 전면부(222)에서 전기광학 변조를 수행하는 데 요구되는 더 높은 전압들로 변환하는 역할을 한다. 후속적으로 설명될 바와 같이, 레벨 시프터, 지원 바이어스 및 제어 회로부, 및 그들의 신규한 설계의 포함은 모두 픽셀의 동작 전압 및 크기를 감소시키면서 또한 그의 동작 속도를 증가시키는 역할을 하고, 그들 둘 모두는 마이크로디스플레이 시스템들에 대해 매우 바람직하다.
광학 엔진(206) 내의 광학기들(218)은 빔 분할기들, 편광기들(또는 편광 빔 분할기들), 렌즈들 및 도파관들을 포함할 수 있고, 광 소스(216)로부터의 광을 공간 광 변조기(220)로 라우팅한 후에 결과적인 변조된 이미지를 사용자의 눈으로 전달하는 역할을 한다.
레벨 시프트 회로부를 갖는 이중 전압 디지털 픽셀
실시예에서, 2개의 상이한 전압에서 동작하는 픽셀 회로가 제공된다. 픽셀 회로의 출력으로부터 멀리 있는 픽셀 회로 내의 회로부의 하나의 부분은 낮은 전압에서 동작한다. 이러한 제1의 낮은 전압은 본 개시내용의 실시예들에 따라 제조되는 픽셀 회로부에 대한 웨이퍼 제작 프로세스의 "코어 전압"에 대응한다. 관련 기술분야의 통상의 기술자에 의해 이해되는 바와 같이, 주어진 제작 프로세스에서의 트랜지스터들 내의 게이트 산화물의 치수들은 동작이 신뢰할 수 없게 되지 않으면서 수행될 수 있는 최대 전압을 결정한다. 실시예에서, 낮은 전압은 선택된 프로세스 노드에 따라 0.9 V-1.2 V 또는 약 0.9 V-1.2 V의 범위에 있다. 제2의 비교적 더 높은 전압은 픽셀 회로의 출력에서만 사용된다. 실시예에서, 제2/더 높은 전압은 약 4 V이다. 실시예에 따르면, 레벨 시프트 회로 또는 레벨 시프트 블록은 픽셀 회로 로직의 낮은 전압을 원하는 픽셀 회로 출력에 필요한 높은 전압으로 변환하기 위해 제공된다. 저전압 코어 트랜지스터들이 출력에 필요한 고전압 트랜지스터들보다 훨씬 더 작기 때문에, 그들이 이용가능한 공간에 더 많이 피팅될 수 있다. 실시예에서, 저전압 코어 트랜지스터들은 저전압 및 고전압 트랜지스터들의 동작 전압의 차이 및 프로세스 노드에 따라 고전압 트랜지스터들의 크기의 대략 1/4이다.
본 개시내용의 실시예에 따른 픽셀 회로(300)의 개략도가 도 3에 도시된다. 이 픽셀 회로(300)는 도 2의 광학 엔진(206)에 있다. 이 실시예에서, 디지털 픽셀 회로(300)는 2개의 데이터 저장 유닛, 즉, SRAM(302) 및 SRAM(304)을 포함한다. SRAM 유닛들(302 및 304)은 코어 전압 VCC에서 동작한다. 실시예에서, VCC는 0.9-1.2 V 또는 약 0.9-1.2 V이다. SRAM 유닛들(302 및 304)은 종래의 설계들에 비해 훨씬 더 작은(길이가 4-10배 더 작고 면적이 8-20배 더 작음) 저전압 "코어" 트랜지스터들을 포함한다. (관련된 종래의 설계들은 전형적으로 픽셀의 SRAM 부분들을 공통 전력 공급 전압 VPIX에서 동작시키는데, 이는 그들이 상당히 큰(길이가 4-10배 더 크고 면적이 8-20배 더 큼) 고전압 트랜지스터들로 구축될 것을 요구함). 픽셀 회로(300)는 또한 레벨 시프트 회로, 즉, 레벨 시프트 블록(306)을 포함한다. 레벨 시프트 블록(306)은 공급 전압 VPIX에서 동작하고, 예시된 바와 같이 다음의 단자들: VPIX, IN, OUT 및 UPDATE를 포함한다. VPIX 단자는 VPIX에 연결되고, IN 단자는 SRAM(304)에 연결되고, UPDATE 단자는 UPDATE 입력 라인에 연결되고, OUTPUT은 픽셀 전극(308)에 연결된다. 실시예에서, 공급 전압 VPIX는 4 V 또는 약 4 V이다. LOAD 입력은 특정 시점에서 SRAM(304) 내의 래치를 업데이트하기 위해 사용되는데, 이는 다수의 애플리케이션들에서 바람직하다. UPDATE 입력은 레벨 시프트 블록(306)의 동작을 위해 활용되고 아래에서 더 상세히 설명된다.
도 4는 도 3에서 제공된 UPDATE 입력에 연결된 UPDATE 회로(400)의 개략도이다. UPDATE 회로(400)는 스위치(402)를 포함하고, 스위치(402)는 스위치(402)를 VREFOFF와 VREFON 사이에서 교번시키는 제어 로직(404)에 의해 동작된다. 제어 로직(404)은 각각의 비트 시퀀스의 종료 시에 시간 간격(예컨대, 100 ns) 동안 VREFON에 연결한다. 본원의 실시예들에 따른 디스플레이에서, UPDATE 회로(400)의 다수의 카피들이 있고, 각각의 UPDATE 회로(400)는 픽셀 어레이 내의 각각의 열 그룹에 대한 대응하는 레벨 시프트 블록(306)(도 3)에 연결된다.
본 개시내용의 실시예들의 이익들 및 이점들 중 하나는 본원의 실시예들에 따른 픽셀 어레이가 픽셀 그룹들, 예컨대, 각각 약 64개의 열의 32개의 그룹으로 분할되고, UPDATE 구동기가 각각의 열 그룹에 배정된다는 것이다. 이 분할은 각각의 UPDATE 구동기 상의 로드를, 예컨대, 단지 약 132,000개의 레벨 시프트 UPDATE 입력으로 감소시킨다. 본 개시내용에 따른 다수의 UPDATE 회로들(400)을 갖는 것의 추가적인 이익은 단일 UPDATE 회로(400)가 전체 디스플레이가 아니라 디스플레이의 일부(즉, 픽셀 그룹)를 서빙한다는 것이다. 예컨대, 본 개시내용에 따른 UPDATE 회로(400)는 특정 픽셀 그룹(예컨대, 32개의 픽셀 그룹 중 적어도 하나의 픽셀 그룹)을 서빙한다. 본 개시내용의 실시예에서, UPDATE 이벤트(즉, 하나 이상의 픽셀을 업데이트할 필요성에 대응하는 이벤트)가 있을 때마다, 레벨 시프트 블록들(306) 각각은 그들의 VPIX 핀으로부터 단기(예컨대, < 1 ns) 전류 서지(surge)를 풀링(pull)한다. (즉, 본 개시내용의 실시예에서, 이 기능성은 핀들을 갖는 반도체 칩에 통합될 수 있고, 반도체 칩의 핀들 중 하나의 출력은 VPIX에 대응함). 실시예에서, UPDATE 입력들, 예컨대, 열 그룹들을 구동하는 32개의 UPDATE 입력 각각은, 예컨대, 220만 개의 픽셀 레벨 시프터가 동시에 업데이트하기 보다는, 온 칩 시프트 레지스터를 사용하여 대략 3-50 나노초만큼 이전의 UPDATE 입력에 비해 지연된다. 그 결과, 총 전류 서지가 분산되는데, 이는 피크 값을 감소시키고, 그렇지 않은 경우 전류 서지에 의해 야기될 회로 오작동을 회피한다.
도 5는 본 개시내용의 실시예의 디지털 픽셀 회로(300)(도 3)에서 사용되는 레벨 시프트 블록(306)(도 3)의 예시적인 개략도를 도시한다. 실시예에서, 레벨 시프트 블록(306)은 2개의 고전압 트랜지스터(예컨대, 전계 효과 트랜지스터(FET)들, PFET들 또는 NFET들), 즉, 제1 트랜지스터(502)(예컨대, PFET) 및 제2 트랜지스터(504)(예컨대, NFET)만을 요구한다. (위에서 언급된 바와 같이, 본 개시내용의 실시예들은 전형적으로는 8개 이상의 고전압 트랜지스터를 요구하여 종래의 픽셀 회로들의 크기를 증가시키는 종래의 디지털 시스템들과 대조적임). 레벨 시프트 블록(306)은 제1 트랜지스터(502)를 변조하기 위해 사용되는 UPDATE 입력을 포함한다. 레벨 시프트 블록(306)의 트랜지스터들(502 및 504)은 픽셀 회로(300)의 전력 공급 전압 VPIX에 연결된다. 실시예에서, VCC(즉, 전력 공급 전압)는 0.9 V 내지 1.2 V 또는 대략 0.9 V 내지 1.2 V이다. VCC의 값은 사용되는 특정 웨이퍼 제작 프로세스에 기초하여 변화될 수 있다는 것이 관련 기술분야의 통상의 기술자에 의해 이해될 것이다. 실시예에서, VPIX는 VCC보다 더 높다. 실시예에서, VPIX는 대략 4 V를 초과하지 않는다.
도 6은 본 개시내용의 실시예에 따른, 레벨 시프트 블록(306)(도 3 및 도 5)의 파형을 수신하기 위한 INPUT 단자 및 파형을 출력하는 OUTPUT 단자를 예시한다. 레벨 시프트 블록(306)의 대응하는 UPDATE 파형의 실시예가 또한 도시된다. UPDATE 입력은 2개의 미리 선택된 아날로그 전압 VREFOFF와 VREFON 사이에서 토글링하는 아날로그 입력이다. UPDATE 입력의 정상 "휴지 레벨(resting level)"인 VREFOFF 전압은 도 5의 제1 트랜지스터(502)의 턴 온 임계치 약간 아래의 신중하게 선택 및 교정된 전압이다. 예컨대, VREFOFF에 대한 PMOS 디바이스에서의 전류들의 실제 범위는 전형적으로 NMOS 디바이스의 "오프" 전류(Vgs-0V)의 4-10배이다. VREFOFF는 제2 트랜지스터(504)(도 5)의 정상 누설 전류보다 몇 배 더 높은 트랜지스터(502)의 임계 전압 미만 전류를 발생시키도록 선택된다. 실시예에서, 트랜지스터(502)의 임계 전압 미만 전류의 값은 1 nA이고, VPIX 전압은 4 V이고, 트랜지스터(502)에 대한 공칭 임계 전압은 프로세스 및 온도에 따라 약 -0.4 V 또는 -0.6 V이고, VREFOFF는 3.7 V 내지 3.8 V 또는 대략 3.7 V 내지 3.8 V이다. Vgs는 0 V이거나 또는 그렇지 않으면 강건한 동작을 위해 트랜지스터들 중 하나 또는 그들 둘 모두의 거동을 추적하도록 제어될 수 있다는 점에 유의해야 한다. 실시예에서, VREFOFF는 트랜지스터(504)의 누설 전류보다 더 높은 트랜지스터(502)의 온 전류를 발생시킬 미리 결정된 값으로 선택된다. 그 결과, 트랜지스터(504)가 바이어스 오프되고 UPDATE 입력이 VREFOFF에 있을 때마다, 트랜지스터(502)의 저항은 트랜지스터(504)의 저항보다 더 낮을 것이고, 레벨 시프트 블록(306)의 OUT 단자 전압은 대략 VPIX로 유지될 것이다.
UPDATE 입력은 펄싱되고, 트랜지스터(502)의 임계치에 근접하도록 신중하게 선택 및 교정된다. 이러한 방식으로 VREFON이 선택되기 때문에, 이는 트랜지스터(502)를 턴 온한다. 실시예에서, 이 VREFON은 2-4 V 또는 대략 2-4 V의 VDS에서 1 μA(0.5-4 μA) 또는 대략 1 μA(0.5-4 μA)의 전류를 발생시키도록 선택된다. (VDS는 트랜지스터(502)의 드레인 핀과 소스 핀 사이의 전압임). 실시예에서, VPIX는 2-4 V이고, VREFON은 3.4 V-3.5 V 또는 대략 3.4 V-3.5 V이거나 또는 VPIX보다 0.6-o.6 V만큼 더 낮다. 디스플레이(도시되지 않음) 내의 도 4에 도시된 제어 로직(404)은 UPDATE 입력을 구동하고, 각각의 비트 평면이 로딩된 직후에 UPDATE 입력이 짧은 시간(예컨대, 100 ns) 동안 VREFON 전압으로 펄싱되게 한다. 비트 평면은 새로운 값이 도 3의 SRAM(304) 내로 로딩될 때마다 로딩된다.
실시예에서, 레벨 시프트 블록(306)은 다음과 같이 동작한다: 시간 T0에서, 비트 평면 로드가 종료되고, 레벨 시프트 블록(306)의 OUT 단자는 0 V로 유지된다. 따라서, T0에서, 레벨 시프트 블록(306)의 IN 단자는 0 V가 되어, 로우 또는 "0"이 픽셀 회로(300)의 출력 SRAM(304) 내로 로딩된 것을 표시한다. 이는 트랜지스터(504)의 VGS를 0 V로 설정하여, 그를 턴 오프한다. (VGS는 트랜지스터(504)의 게이트 단자와 소스 단자 사이의 전압이고 ― 도 5에서, 트랜지스터(504)의 경우, 게이트는 "IN"이 연결된 단자이고, 소스는 접지에 연결된 단자이고, 트랜지스터(504)의 다른 단자는 드레인이고, 소스가 접지에 있고 게이트가 또한 접지에 있기 때문에 차이(VGS)는 0 V임). 동시에, UPDATE 입력이 VREFON 전압으로 스위칭되어, 트랜지스터(502)를 턴 온한다. 이는, 도 6에서 볼 수 있는 바와 같이, 픽셀 전극(308)(도 3)에서 전형적으로는 약 5 fF인 소량의 커패시턴스만을 구동하고 있는 레벨 시프트 블록(306)의 OUT 단자를 충전한다. 레벨 시프트 블록(306)에서, 트랜지스터(502)의 VPIX 단자가 VPIX에 연결되기 때문에, 레벨 시프트 블록(306)의 OUT 단자에서의 전압은 VPIX와 대략 동일한 전압이 된다. 전형적으로는 약 10-100 ns인 짧은 시간 후에, UPDATE 입력 상의 펄스는 T0 직후에 종료된다. 레벨 시프트 블록(306)의 OUT 단자 값은 픽셀 전극(308)의 커패시턴스의 전하 저장으로 인해 대략 VPIX로 유지된다. (트랜지스터(502)의 온 저항은 트랜지스터(504)의 오프 저항보다 더 낮도록 선택된다는 점에 유의함).
다른 비트 평면 로드가 시간 T1에서 종료되고, 다시 "0"이 SRAM(304)의 출력 내로 로딩된다. 트랜지스터(504)가 이미 오프 상태이고, 레벨 시프트 블록(306)의 OUT 단자가 이미 VPIX에 있기 때문에, OUT 단자는 VPIX로 유지된다. 시간 T2에서, 다른 비트 평면 로드가 종료되고, "1"이 SRAM(304)의 출력 내로 로딩된다. 이는 트랜지스터(504)를 완전히 턴 온한다. 시간 T2에서, UPDATE 입력은 VREFON으로 스위칭되고 트랜지스터(502)를 턴 온한다. 포화된 트랜지스터(504)의 온 저항은 턴 온된 트랜지스터(502)의 온 저항보다 상당히 더 낮다(10-100x). 도 6에서 볼 수 있는 바와 같이, 레벨 시프트 블록(306)의 OUT 단자 전압은 접지보다 수 밀리볼트만큼만 위로 시프트한다. UPDATE 입력 상의 펄스가 종료되자마자, 트랜지스터(502)는 그의 임계 전압 미만 바이어스 조건으로 리턴하고, OUT 단자 전압은 0 V 접지 레벨로 다시 강하된다. 시간 T3에서, 다른 비트 평면 로드가 종료되고, 다시 "1"이 SRAM(304)의 OUT 단자 내로 로딩된다. 동시에, T2에서와 같이, UPDATE 입력이 VREFON으로 스위칭된다. 트랜지스터(504)가 온 상태로 유지되기 때문에, 레벨 시프트 블록(306)의 OUT 단자에서 몇 mV(~0.5-5 mV)의 일시적인 전압 증가만이 있다. 도 5의 레벨 시프트 블록(306)의 이익들 및 이점들 중 하나는 전압을 시프트하기 위해 2개의 트랜지스터만이 요구된다는 것이다. 적은 수의 트랜지스터는 픽셀 내에 피팅될 정도로 충분히 작은 회로부를 발생시킨다.
전압 생성 회로부
픽셀 회로(300)(도 3)의 동작은 VREFON 및 VREFOFF의 레벨들의 선택에 의존한다. 따라서, 본 개시내용의 실시예들은 본 개시내용의 실시예들에 따라 제조되는 웨이퍼 내에 및 상에 구축되는 마이크로전자 디바이스들에 대한, 주어진 웨이퍼 기판 상의 트랜지스터들 사이의 에러들을 감소시키는 방식으로 VREFON 및 VREFOFF 전압들을 생성하는 회로부를 포함한다. 이는, 본 개시내용에 따라, 각각의 디스플레이 다이 내의 동일한 트랜지스터들로부터 도출되는 측정 및 스케일링된 값들에 기초하여 전압들을 생성한다.
도 7a 및 도 8a는 각각 본 개시내용에 따른 아날로그 VREFON 및 VREFOFF 생성 회로의 예시적인 실시예들이다. 도 7b 및 도 8b는 각각 도 7a 및 도 8a에서 제공되는 생성 회로들(700 및 800) 각각의 EQDATA 및 EQUPDATE의 대응하는 파형들의 실시예들을 예시한다. VREFON 생성 회로(700)와 VREFOFF 생성 회로(800) 둘 모두는 "테스트 어레이"(702 및 802)를 이용할 수 있다. 실시예에서, 테스트 어레이(702 또는 802)는 디스플레이의 비가시 부분에 있다. 테스트 어레이(702 또는 802)는 어떠한 픽셀들과도 연관되지 않은 레벨 시프트 블록(306)(도 3 및 도 5)과 동일한 레벨 시프트 블록들 또는 회로들의 복수의 카피들(예컨대, 1600개의 카피)을 포함한다. 각각의 카피는 테스트 어레이(702 또는 802)의 레벨 시프트 블록들(306) 각각의 VPIX, GROUND, IN, OUT 및 UPDATE 단자들이 모든 다른 것들의 동일한 단자들에 연결되도록 병렬로 연결된다. (모든 이러한 레벨 시프트 블록들(306)로부터의 "UPDATE" 입력은 픽셀 어레이 내의 회로들의 "UPDATE" 입력들에 연결되지 않는다는 점에 유의함). 테스트 어레이(702 또는 802)는 테스트 어레이(702 또는 802) 내의 모든 레벨 시프트 블록들(306)의 트랜지스터들의 임계 전압들 및 온 저항들과 같은 특성들을 평균화하고, 이러한 특성들을 추적하는 VREFON 및 VREFOFF 생성 회로들(700 및 800)에 대한 기준을 제공한다. 테스트 어레이(702 또는 802)의 이익들 및 이점들 중 하나는 시간 경과에 따른 고전압 트랜지스터들(예컨대, 트랜지스터들(704, 705, 804 및 805))의 "노화(aging)"를 추적하는 것이고, 그에 따라, 이러한 트랜지스터들(704, 705, 804 및 805)의 특성들이 변화됨에 따라 VREFON 및 VREFOFF 전압들이 그에 따라 변화된다.
VREFON 생성 회로(700)의 실시예는 다음의 단계들에 따라 동작한다. 먼저, 온 칩으로 위치된 로직은 "EQDATA" 입력 및 "EQUPDATE" 입력을 생성한다. EQDATA 입력은 픽셀 레벨 시프트 블록(306)에 제공되는 데이터 파형에 대응한다. 정상 동작에서 액정(LC) 디스플레이들에 적용되는 정상 반전들 때문에, 실시예에서, 파형은 174 μs 바로 아래 또는 대략 174 μs(예컨대, 173.61 μs)의 반주기를 갖는 50% 하이 구형파이다. EQUPDATE 입력이 그와 동기화된다. 실시예에서, EQUPDATE 입력은 모든 각각의 EQDATA 입력 반주기 중 100 ns 동안 하이로 펄싱되고, 픽셀 레벨 시프트 블록들(306)에 제공되는 예시적인 UPDATE 주기들을 표현한다. 도 7a에 예시된 바와 같이, 스위치 SW3(706)은 EQUPDATE 입력에 의해 제어된다. 정상적으로 스위치 SW3(706)은 도시된 위치에 있고, 테스트 어레이(702) 내의 트랜지스터(704)(예컨대, PFET)의 게이트들은 VREFOFF에 연결된다. 실시예에서, EQUPDATE 입력이 하이로 펄싱될 때, 트랜지스터(704)의 게이트들은 100 ns 동안 VREFON에 연결된다. 도 7b에 예시된 바와 같이, 시간의 절반에서, EQUPDATE가 하이로 펄싱될 때 EQDATA는 로우이다. 로직은 이러한 시간들 동안 스위치 SW1(708) 및 스위치 SW2(710)가 폐쇄되게 한다. 예컨대, EQUPDATE 입력 펄스의 100 ns 동안, 트랜지스터들(704)은 스위치 SW3(706)으로부터의 VREFON 전압에 기초하여 약간 바이어스된다. EQDATA 입력이 로우이기 때문에, 테스트 어레이(702)의 트랜지스터들(705)은 오프 상태이다. 따라서, 테스트 어레이(702) 내의 트랜지스터(704)의 카피들(예컨대, 1600개의 카피)의 (VREFOFF의 트랜지스터 게이트 전압에서의) 총 출력 전류는 저항성 DAC(712)(예컨대, 4비트 저항성 DAC)를 통해 흘러서, 그에 걸친 전압 강하가 트랜지스터(704)의 이러한 카피들(예컨대, 1600개의 카피)의 온 전류에 비례하게 한다. 이 전압 강하는 커패시터 CSAMPLE1(714) 상에 저장되고 Op 앰프(716)에 의해 버퍼링되어 VREFON 전압을 생성한다. 트랜지스터(704)의 게이트-드레인 특성이 효과적으로 반전되기 때문에, 네거티브 피드백 루프가 형성된다. 커패시터 CCOMP1(718)은 샘플링 루프를 안정적으로 유지하는 보상 커패시터이다. 스위치들 SW1(708) 및 SW2(710)의 액션은 EQDATA 및 EQUPDATE 입력들이 정확한 극성으로 이루어질 때만 커패시터 CSAMPLE1(714) 상의 전압이 업데이트되는 것을 보장한다. 이 샘플링 루프의 순 효과는 테스트 어레이 트랜지스터들(704)의 VREFON 전압 및 그에 따른 온 전류가 저항성 DAC(712)에 프로그램된 값 및 그 특정 다이 내의 트랜지스터들(704)의 임계 전압에 의해 설정된다는 것이다. 트랜지스터들(704)의 임계 전압이 변화되는 경우(예컨대, 디바이스 노화에 의해 야기되는 변화들), 피드백 루프의 액션은 이전과 대략 동일한 트랜지스터 전류를 얻기 위해 VREFON 전압을 보정하는 것일 것이다.
실시예에서, 저항성 DAC(712)는 디스플레이 내의 레지스터 설정에 의해 제어된다. 이 레지스터에 대한 디폴트 값들은 테스트 어레이 트랜지스터(704)에 대한 온 전류 값(예컨대, 트랜지스터당 대략 1 μA)을 발생시키도록 선택될 수 있고, 피드백 루프 내의 테스트 어레이(702)의 포함은 프로세스 변동들 및 트랜지스터(704)의 노화로 인해 예상될 수 있는 바와 같은 임계치 변동들의 경우에도 그 값이 달성될 것을 보장한다.
도 8a는 VREFOFF 생성 회로(800)의 예시적인 실시예의 도면이다. VREFOFF 생성 회로(800)의 동작은 다음과 같다. 먼저, 테스트 어레이 트랜지스터(804) 게이트는 VREFON 생성 회로(700)(도 7a)에 대한 것과 동일하게 구동된다. EQDATA와 EQUPDATE 입력들 둘 모두가 로우일 때, 이러한 전압들에 연결된 픽셀 레벨 시프트(306)(도 3 및 도 5)는 "유지" 상태에 있을 것이다. VREFOFF 생성 회로(800)의 이 실시예에서, 스위치 SW4(806) 및 스위치 SW6(808)은 EQDATA 및 EQUPDATE 입력들이 로우일 때 폐쇄된다. 그리고, 스위치 SW5(810)는 EQDATA 또는 EQUPDATE가 하이일 때 폐쇄된다. 저항기 RPU(812) 및 저항성 DAC(814)(예컨대, 4비트 저항성 DAC)로 구성된 저항기 네트워크는 테스트 어레이 트랜지스터들(805)의 게이트 상에 접지 초과 바이어스 전압을 설정한다. 이는 트랜지스터들(805) 내의 전류를 누설 전류 초과의 어떤 값, 예컨대, 트랜지스터들(805) 내의 누설 전류의 어떤 배수로 증가시킨다. 피드백 루프의 액션은 트랜지스터들(804) 내의 전류를 증가시켜서 이 값과 매칭시킨다. 따라서, 저항성 DAC(814)를 조정하는 것은 (이러한 VREFON 및 VREFOFF 전압들에 의해 제어되는 레벨 시프트 블록들(306)에 대한) 레벨 시프트 블록들의 출력이 하이 상태로 유지될 것을 확실히 하기 위해, 트랜지스터들(804) 내의 오프 전류가 트랜지스터들의 누설 전류보다 충분히 더 높은 값으로 제어되는 것을 허용한다. 다시, 이 생성 회로(800)의 실시예들의 이점들 중 하나는 프로세스 변동들 및 트랜지스터 노화에 대해 자체 조정된다는 것이다. VREFON 회로(700)의 경우와 같이, 회로(800)를 안정적으로 유지하기 위한 보상 커패시터 CCOMP2(818) 및 샘플링 커패시터 CSAMPLE2(816)가 있다.
2개의 저항성 DAC(712 및 814)에 대한 조정들은 이러한 고전압 트랜지스터들에 대한 누설 전류들 및 임계 전압들에 대한 프로세스 변동성을 고려한다. VREFOFF 저항성 DAC(814)(및 그에 따른 트랜지스터 오프 전류)는 이 오프 전류가 5 또는 6 시그마 제한들에 대한 임의의 예상되는 트랜지스터들의 누설 전류보다 더 높은 것을 보장하는 값으로 조정될 필요가 있다. 실시예에서, VREFON 저항성 DAC(712)(및 그에 따른 트랜지스터 온 전류)는 (예컨대, 다시 5 또는 6 시그마 제한들에 대한) 트랜지스터 임계 전압들의 예상 범위에 대해 대략 1 μA의 풀업 전류를 발생시킬 값으로 조정될 필요가 있다. 테스트 어레이(702 및 802) 내의 트랜지스터들(704, 705, 804 및 805)은 실제 픽셀 레벨 시프터들(306) 내의 것들과 유사하기 때문에, VREFON 및 VREFOFF 회로들(700 및 800)에 대해 이러한 조정들을 행하는 것은 이러한 동일한 VREFON 및 VREFOFF 레벨들에 (UPDATE 입력을 통해) 연결되는 실제 픽셀 레벨 시프터들(306)에 대해 동일한 온 및 오프 전류를 발생시킬 것이다.
도 9는 트랜지스터들의 오프/누설 전류에 대한 히스토그램의 예시적인 실시예를 도시한다. 도 10은 VCC ― 0.585의 고정된 게이트 전압에서의 트랜지스터 온 전류에 대한 히스토그램의 예시적인 실시예를 도시한다. 변동은 임계 전압들의 분포를 표시한다. VREFON 생성 회로(700)(도 7)에 의해 제공되는 바와 같은 능동적으로 보상되는 VREFON은, 예컨대, 온 전류(예컨대, 0.5 μA 내지 1.5 μA)의 변동을 보상한다.
동일한 VREFON 및 VREFOFF 전압들은 실제 픽셀 어레이에 대한 UPDATE 입력에 대한 2개의 레벨로서 사용될 수 있다. 본 개시내용의 실시예에서, 픽셀 어레이 내의 고전압 트랜지스터들은 테스트 어레이(702(도 7) 및 802(도 8)) 내의 트랜지스터들을 추적하고, 레벨 시프트 블록(306)(도 3 및 도 5)의 온 전류 및 오프 전류를 다양한 프로세스들에 대해 동작을 보장하는 값들로 제어되게 유지하여 과도한 전력 손실을 회피하는 목적을 달성한다.
VREFON 및 VREFOFF 생성 회로들(700(도 7) 및 800(도 8))은 단지 예시적인 구현들일 뿐이다. 본 개시내용은 유사한 결과들을 제공하는 다른 실시예들을 고려한다. 예컨대, 본 개시내용의 실시예에서, 생성 회로의 디지털 구현은 테스트 어레이 내의 전류들이 아날로그-디지털 변환기에 의해 측정되고, 디지털 회로부에 의해 조정되고, 하나 이상의 디지털-아날로그(DAC) 변환기에 의해 VREFON 및 VREFOFF 전압들로 변환되는 회로/회로부를 포함할 수 있다. 따라서, 본 개시내용의 실시예들은 임의의 특정 VREFON 또는 VREFOFF 생성 회로 구현으로 제한되는 것으로 고려되지 않아야 한다.
도 11 및 도 12는 본 개시내용의 실시예에 따른 도 6, 도 7a, 도 7b, 도 8a 및 도 8b의 것과 같은 디스플레이의 동작을 예시하는 흐름도를 제공한다. 도 7a의 SW1(708), SW2(710) 및 SW3(706), 및 도 8a의 SW4(806), SW5(810) 및 SW6(808)은 동일한 테스트 어레이가 VREFON 및 VREFOFF 교정을 위해 공유되거나 또는 교번적으로 사용되는 것을 허용하도록 사용된다. 이는 다이 면적을 절약하는 역할을 하지만 필수적인 것은 아니다. 2개의 별개의 어레이가 사용되고 다소의 단순화를 제공할 수 있다. 그들이 피드백 회로들이기 때문에, 회로 액션을 설명할 때 인과 관계를 식별하는 것이 어려울 수 있고, 그에 따라, 제공되는 흐름도는 순차적 또는 동시적일 수 있는 단계들을 도시한다. 이 실시예에서, 저항성 DAC 구성요소들(712, 814)은 입력 설정들이 다이 내의 프로그램가능 레지스터들에 의해 결정되는 4비트 저항성 DAC들이다. 이러한 레지스터들에 대한 디폴트 값들은 디바이스 초기화 동안 적절하게 설정되는 것으로 가정된다. 물론, 이러한 값들을 설정하는 다른 방법들이 본 개시내용의 범위로부터 벗어나지 않으면서 고려된다.
도 11을 참조하면, VREFON 프로세스(1100)는, 단계(1102)에서, EQDATA가 감소되고, EQUPDATE가 100 ns 동안 하이로 펄싱되고, SW1(708)이 폐쇄되고, SW2(710)가 폐쇄되고, SW3(706)이 100 ns EQUPDATE 펄스 동안 VREFON 위치로 스위칭되는 것을 포함한다. 단계(1104)에서, 100 ns EQUPDATE 펄스 동안, 테스트 어레이 내의 PFET들(704)의 게이트들은 SW3(706)에 의해 현재의 VREFON 전압에 연결되어, 그들을 바이어스 온하고, 테스트 어레이 내의 NFET들(705)은 EQDATA가 로우가 됨에 따라 오프 상태가 되고, 테스트 어레이로부터의 총 PFET 전류는 SW2(710) 및 저항성 DAC(712)를 통해 접지로 흐른다. 단계(1106)에서, 100 ns EQUPDATE 펄스 동안, 저항성 DAC(712)를 통하는 테스트 어레이 전류는 총 PFET 전류에 비례하는 전압을 생성하고, 전압은 SW1(708)을 통해 흐르고 op 앰프(716)에 의해 버퍼링되고 VREFON에 대한 업데이트된 전압이 되고, 업데이트된 전압은 SW3(706)을 통해 PFET들(704)의 게이트들로 피드백되어, 저항성 DAC(710) 설정에 기초하여 VREFON을 원하는 값으로 안정화하는 피드백 루프를 형성한다. 단계(1108)에서, 100 ns EQUPDATE 펄스 동안, op 앰프(716) 입력 전압은 커패시터 CSAMPLE(714) 상에 저장된다. 단계(110)에서, 100 ns EQUPDATE 펄스 후에, EQDATA는 로우로 유지되고, EQUPDATE 펄스는 종료되고 0으로 리턴하고, SW1(708)은 개방되고, SW2(710)는 개방되고, SW3(706)은 VREFOFF 위치로 스위칭되고, op 앰프(716) 출력에서의 전압은 CSAMPLE(714) 상의 저장된 값으로 인해 업데이트된 VREFON 전압으로 유지된다. 이 프로세스는 추가의 EQDATA에 대한 VREFOFF 프로세스로 진행된다.
도 12를 참조하면, VREFOFF 프로세스(1200)는, 단계(1202)에서, EQDATA가 증가되고, SW4(806)가 폐쇄되고, SW5(810)가 폐쇄되고, SW6(808)이 폐쇄되고, SW3이 100 ns EQUPDATE 펄스 동안 VREFON 위치로 스위칭되는 것을 포함한다. 단계(1204)에서, 100 ns EQUPDATE 펄스 동안, 테스트 어레이 내의 PFET들(804)의 게이트들은 SW3에 의해 현재의 VREFOFF 전압에 연결되어 그들을 바이어스 온하고, 테스트 어레이 내의 NFET들(805)은 전압 분할기 RPU(812), 저항성 DAC(814) 및 현재의 EQDATA 전압으로부터의 게이트 전압에 의해 바이어스 온되고, NFET 전류는 PFET들을 통해 흘러서, op 앰프에 의해 버퍼링되고 업데이트된 출력 VREFOFF로서 나타나는 SW4를 통하는 전압을 발생시킨다. 단계(1206)에서, 100 ns EQUPDATE 펄스 동안, 새로운 전압이 SW3으로 피드백되고 PFET들(804)의 게이트 전압을 재조정하고, 이 루프의 네거티브 피드백은 PFET들의 게이트들이 저항성 DAC(814)의 프로그램된 값에 비례하는 NFET들(805)과 동일한 전류를 통과시키게 하는 VREFOFF 전압으로 안정된다. 단계(1208)에서, 100 ns EQUPDATE 펄스 동안, op 앰프 입력 전압은 커패시터 CSAMPLE(816) 상에 저장된다. 단계(1210)에서, 100 ns EQUPDATE 펄스 후에, EQDATA는 하이로 유지되고, EQUPDATE 펄스는 종료되고 0으로 리턴하고, SW4(806)는 개방되고, SW5(810)는 개방되고, SW6(808)은 개방되고, SW3은 VREFOFF 위치로 스위칭되고, op 앰프 출력에서의 전압은 CSAMPLE(816) 상의 저장된 값으로 인해 업데이트된 VREFOFF 전압으로 유지된다. 이 프로세스는 추가의 EQDATA에 대한 VREFON 프로세스로 진행된다.
본 개시내용의 실시예들의 다수의 이익들 및 이점들이 있다. 예컨대, 본원의 실시예들은 디지털 회로부의 완전한 능력들을 여전히 유지하고 또한 픽셀 전극에 충분한 전압을 제공하면서, 예컨대, 약 6 μm 이하의 픽셀 피치들과 같은 매우 작은 픽셀 피치들에 대해 픽셀 전극 아래에 필요한 디지털 회로부가 피팅될 수 있게 한다. 본 개시내용에 의해 가능하게 되는 디지털 디스플레이들은 가상 현실(VR), 증강 현실(AR), 머리 장착형 안경 또는 다른 머리 장착형 디스플레이(HMD)들, 및 다른 작은 디스플레이/작은 픽셀 피치 애플리케이션들을 포함하지만 이에 제한되지는 않는 다양한 애플리케이션들에 대해 매우 유익하다. 추가하여, 본원에서 제공되는 디스플레이들의 크기 때문에, 많은 수가 웨이퍼 상에 한번에 제작될 수 있고, 그에 따라, 낮은 디스플레이당 비용을 발생시킬 수 있다.
본원에서 설명되는 발명대상은 본 명세서에서 개시되는 구조적 수단 및 그의 구조적 등가물들을 포함하는, 디지털 전자 회로부, 또는 컴퓨터 소프트웨어, 펌웨어 또는 하드웨어, 또는 그들의 조합들로 구현될 수 있다. 본원에서 설명되는 발명대상은 하나 이상의 컴퓨터 프로그램 제품, 이를테면, 정보 캐리어에(예컨대, 머신 판독가능 저장 디바이스에) 유형적으로 구현되거나, 또는 데이터 프로세싱 장치(예컨대, 프로그램가능 프로세서, 컴퓨터 또는 다수의 컴퓨터들)에 의한 실행 또는 그의 동작을 제어하기 위해 전파 입력에 구현되는 하나 이상의 컴퓨터 프로그램으로서 구현될 수 있다. 컴퓨터 프로그램(프로그램, 소프트웨어, 소프트웨어 애플리케이션 또는 코드로서 또한 알려져 있음)은 컴파일된 언어 또는 해석된 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기입될 수 있고, 독립형 프로그램 또는 모듈, 구성요소, 서브루틴, 또는 컴퓨팅 환경에서 사용하는 데 적합한 다른 유닛을 포함하는 임의의 형태로 배포될 수 있다. 컴퓨터 프로그램은 반드시 파일에 대응할 필요는 없다. 프로그램은 다른 프로그램들 또는 데이터를 홀딩하는 파일의 일부, 해당 프로그램에 전용되는 단일 파일, 또는 다수의 협력 파일들(예컨대, 하나 이상의 모듈, 서브 프로그램, 또는 코드의 부분을 저장하는 파일들)로 저장될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터, 또는 하나의 사이트에 있거나 또는 다수의 사이트들에 걸쳐 분산되어 통신 네트워크에 의해 상호연결된 다수의 컴퓨터들 상에서 실행되도록 배포될 수 있다.
본원에서 설명되는 발명대상의 방법 단계들을 포함하는 본 명세서에서 설명되는 프로세스들 및 로직 흐름들은 입력 데이터에 대해 동작하고 출력을 생성함으로써 본원에서 설명되는 발명대상의 기능들을 수행하도록 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그램가능 프로세서에 의해 수행될 수 있다. 프로세스들 및 로직 흐름들은 또한, 특수 목적 로직 회로부, 예컨대, FPGA(field programmable gate array) 또는 ASIC(application specific integrated circuit)에 의해 수행될 수 있고, 본원에서 설명되는 발명대상의 장치는 특수 목적 로직 회로부, 예컨대, FPGA 또는 ASIC로서 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서들은, 예로서, 범용 및 특수 목적 마이크로프로세서들 둘 모두, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 그들 둘 모두로부터 명령어들 및 데이터를 수신할 것이다. 컴퓨터의 필수 요소들은 명령어들을 실행하기 위한 프로세서, 및 명령어들 및 데이터를 저장하기 위한 하나 이상의 메모리 디바이스이다. 일반적으로, 컴퓨터는 또한, 데이터를 저장하기 위한 하나 이상의 대용량 저장 디바이스, 예컨대, 자기, 광자기 디스크 또는 광 디스크를 포함하거나, 또는 그 하나 이상의 대용량 저장 디바이스로부터 데이터를 수신하거나 또는 그들로 데이터를 전송하거나 또는 둘 모두를 행하기 위해 동작가능하게 커플링될 것이다. 컴퓨터 프로그램 명령어들 및 데이터를 구현하는 데 적합한 정보 캐리어들은, 예로서, 반도체 메모리 디바이스들(예컨대, EPROM, EEPROM 및 플래시 메모리 디바이스들); 자기 디스크들(예컨대, 내부 하드 디스크들 또는 착탈식 디스크들); 광자기 디스크들; 및 광 디스크들(예컨대, CD 및 DVD 디스크들)을 포함하는 모든 형태들의 비휘발성 메모리를 포함한다. 프로세서 및 메모리는 특수 목적 로직 회로부에 의해 보완되거나 또는 그에 통합될 수 있다.
본원에서 설명되는 발명대상은 백 엔드 구성요소(예컨대, 데이터 서버), 미들웨어 구성요소(예컨대, 애플리케이션 서버), 또는 프론트 엔드 구성요소(예컨대, 사용자가 본원에서 설명되는 발명대상의 구현과 상호작용할 수 있는 그래픽 사용자 인터페이스 또는 웹 브라우저를 갖는 클라이언트 컴퓨터 모바일 디바이스, 웨어러블 디바이스), 또는 그러한 백 엔드, 미들웨어 및 프론트 엔드 구성요소들의 임의의 조합을 포함하는 컴퓨팅 시스템에서 구현될 수 있다. 시스템의 구성요소들은 임의의 형태 또는 매체의 디지털 데이터 통신, 예컨대, 통신 네트워크에 의해 상호연결될 수 있다. 통신 네트워크들의 예들은 로컬 영역 네트워크("LAN") 및 광역 네트워크("WAN"), 예컨대, 인터넷을 포함한다.
개시되는 발명대상이, 그의 애플리케이션에서, 다음의 설명에서 제시되거나 또는 도면들에서 예시되는 구성요소들의 배열들 및 구성의 세부사항들로 제한되지 않는다는 것을 이해해야 한다. 개시되는 발명대상은 다른 실시예들로 이루어지는 것이 가능하고 다양한 방식들로 실시 및 수행되는 것이 가능하다. 또한, 본원에서 이용되는 문구 및 용어는 설명의 목적을 위한 것이고 제한으로서 간주되지 않아야 한다는 것을 이해해야 한다. 따라서, 관련 기술분야의 통상의 기술자는 본 개시내용이 기초로 하는 개념이 개시되는 발명대상의 여러 목적들을 수행하기 위한 다른 구조들, 방법들 및 시스템들의 설계를 위한 기초로서 쉽게 활용될 수 있다는 것을 인식할 것이다. 따라서, 청구항들은 개시되는 발명대상의 사상 및 범위로부터 벗어나지 않는 한 그러한 동등한 구성들을 포함하는 것으로 간주된다는 것이 중요하다.
개시되는 발명대상이 전술된 예시적인 실시예들에서 설명 및 예시되었지만, 본 개시내용은 단지 예로서 이루어진 것이고, 다음의 청구항들에 의해서만 제한되는 개시되는 발명대상의 사상 및 범위로부터 벗어나지 않으면서 개시되는 발명대상의 구현의 세부사항들의 다수의 변화들이 이루어질 수 있다는 것을 이해한다.

Claims (20)

  1. 디스플레이로서,
    복수의 픽셀들로서, 각각이 픽셀 전극을 포함하는, 복수의 픽셀들;
    각각의 픽셀 전극에 대해, 해당 픽셀 전극에 출력 전압을 공급하기 위한 픽셀 회로를 포함하되, 각각의 픽셀 회로는,
    코어 전압에서 동작하는 복수의 메모리 저장 유닛들;
    레벨 시프트 회로로서, 상기 레벨 시프트 회로는 상기 복수의 메모리 저장 유닛들 중 적어도 하나에 연결되고, 제1 트랜지스터 및 제2 트랜지스터를 포함하며, 상기 코어 전압을 상기 픽셀 전극에 공급되는 출력 전압으로 변환하되, 상기 코어 전압은 상기 출력 전압보다 낮은, 레벨 시프트 회로; 및
    복수의 업데이트 회로들로서, 각각의 업데이트 회로는 대응하는 픽셀 그룹에 접속되어 대응하는 해당 픽셀 그룹 내의 레벨 시프트 회로에 업데이트 신호를 제공하되, 상기 복수의 업데이트 회로들은 그들의 업데이트 신호들 각각에, 서로에 대해 상대적이고 사전결정된 지연들을 제공하여 상기 디스플레이에 걸쳐 전류 서지를 분산시키도록 구성되는, 복수의 업데이트 회로들을 포함하는, 디스플레이.
  2. 제1항에 있어서,
    인접한 업데이트 회로들의 업데이트 신호들 사이의 사전결정된 지연들은 3 나노초 내지 50 나노초인, 디스플레이.
  3. 제1항에 있어서,
    상기 사전결정된 지연들은 시프트 레지스터를 이용하여 구현되는, 디스플레이.
  4. 제1항에 있어서,
    각각의 픽셀 그룹은 상기 디스플레이 내의 복수의 픽셀 열들을 포함하는, 디스플레이.
  5. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트 전압은 상기 제1 트랜지스터의 온 저항과 오프 저항 둘 모두가 상기 제2 트랜지스터의 오프 저항보다 더 낮도록 제어되는, 디스플레이.
  6. 제1항에 있어서,
    상기 제1 트랜지스터는 p 채널 전계 효과 트랜지스터(PFET)이고, 상기 제2 트랜지스터는 n 채널 전계 효과 트랜지스터(NFET)인, 디스플레이.
  7. 제1항에 있어서,
    상기 코어 전압의 값은 0.9 V-1.2 V의 범위에 있고, 상기 출력 전압의 값은 2-4 V인, 디스플레이.
  8. 제1항에 있어서,
    상기 픽셀 회로의 치수는 6 μm 이하인, 디스플레이.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 업데이트 신호들은 전압 VREFON과 전압 VREFOFF로부터 스위칭하는 전압 펄스들을 포함하는, 디스플레이.
  10. 제9항에 있어서,
    상기 전압 VREFON과 상기 전압 VREFOFF는 아날로그 전압인, 디스플레이.
  11. 제9항에 있어서,
    상기 전압 VREFOFF는 상기 제2 트랜지스터의 누설 전류에 비해 더 높은 상기 제1 트랜지스터의 임계 전압 미만 전류(subthreshold current)를 발생시키도록 선택되는, 디스플레이.
  12. 제9항에 있어서,
    상기 업데이트 신호들은 동작 동안 각각의 레벨 시프트 회로의 출력 단자 전압이 0.5-5 mV만큼 증가하게 하는, 디스플레이.
  13. 제9항에 있어서,
    상기 전압 VREFOFF의 값은 상기 제1 트랜지스터의 턴 온 임계 전압 미만인, 디스플레이.
  14. 제9항에 있어서,
    상기 전압 VREFON을 생성 및 교정하기 위한 VREFON 생성 회로 및 상기 전압 VREFOFF를 생성 및 교정하기 위한 VREFOFF 생성 회로를 더 포함하는, 디스플레이.
  15. 제14항에 있어서,
    상기 VREFON 생성 회로 및 상기 VREFOFF 생성 회로 각각은 복수의 레벨 시프트 회로들을 포함하는, 디스플레이.
  16. 제15항에 있어서,
    상기 복수의 레벨 시프트 회로들은 상기 디스플레이의 비가시 부분에 위치되는, 디스플레이.
  17. 제14항에 있어서,
    상기 VREFON 생성 회로와 상기 VREFOFF 생성 회로 둘 모두는 아날로그 회로들인, 디스플레이.
  18. 제14항에 있어서,
    상기 VREFON 생성 회로 및 상기 VREFOFF 생성 회로는 A/D 및 D/A 회로부를 이용하는, 디스플레이.
  19. 디스플레이로서,
    상기 디스플레이 내의 픽셀 전극에 출력 전압을 공급하기 위한 픽셀 회로를 포함하되, 상기 픽셀 회로는,
    코어 전압에서 동작하는 복수의 메모리 저장 유닛들;
    레벨 시프트 회로로서, 상기 레벨 시프트 회로는 상기 복수의 메모리 저장 유닛들 중 적어도 하나에 연결되고, 제1 트랜지스터 및 제2 트랜지스터를 포함하며, 상기 코어 전압을 상기 픽셀 전극에 공급되는 출력 전압으로 변환하되, 상기 코어 전압은 상기 출력 전압보다 낮은, 레벨 시프트 회로; 및
    복수의 업데이트 회로들로서, 각각의 업데이트 회로는 상기 디스플레이의 대응하는 픽셀 그룹에 접속되어 대응하는 해당 픽셀 그룹 내의 레벨 시프트 회로에 업데이트 신호를 제공하되, 상기 복수의 업데이트 회로들은 그들의 업데이트 신호들 각각에, 서로에 대해 상대적이고 사전결정된 지연들을 제공하여 상기 디스플레이에 걸쳐 전류 서지를 분산시키도록 구성되는, 복수의 업데이트 회로들을 포함하는, 디스플레이.
  20. 방법으로서,
    코어 전압에서 픽셀 회로의 하나의 부분을 동작시키는 단계로서, 상기 픽셀 회로의 하나의 부분은 복수의 메모리 저장 유닛들을 포함하는, 단계;
    레벨 시프트 블록을 사용하여 출력 전압에서 상기 픽셀 회로의 다른 부분을 동작시키는 단계로서, 상기 코어 전압은 상기 출력 전압보다 낮은, 단계;
    픽셀 그룹에 상기 픽셀 그룹의 레벨 시프트 블록들을 통해 업데이트 신호를 제공하는 단계로서, 상기 업데이트 신호는 다른 픽셀 그룹들에 제공되는 업데이트 신호들에 대해 상대적이고 사전결정된 지연을 가져 디스플레이에 걸쳐 전류 서지를 분산시키는, 단계; 및
    상기 출력 전압을 상기 디스플레이의 픽셀 전극으로 공급하는 단계를 포함하는, 방법.
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