KR20130140824A - 반도체 장치 - Google Patents

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KR20130140824A
KR20130140824A KR1020137018714A KR20137018714A KR20130140824A KR 20130140824 A KR20130140824 A KR 20130140824A KR 1020137018714 A KR1020137018714 A KR 1020137018714A KR 20137018714 A KR20137018714 A KR 20137018714A KR 20130140824 A KR20130140824 A KR 20130140824A
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film
transistor
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도시나리 사사키
고세이 노다
유타 엔도
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여함으로써 신뢰성이 높은 반도체 장치를 제작한다. n형 산화물 반도체막에 p형 산화물 반도체 재료를 포함시킴으로써, 산화물 반도체막에 의도하지 않게 발생하는 캐리어를 저감할 수 있다. 이것은 n형 산화물 반도체막에 의도하지 않게 발생하는 전자가 p형 산화물 반도체 재료에 발생하는 홀과 재결합하여 소멸하기 때문이다. 따라서, 산화물 반도체막에 의도하지 않게 발생하는 캐리어를 저감할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 트랜지스터 등의 반도체 소자를 포함하는 회로를 구비한 반도체 장치에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스; 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로; 및 액정 표시 패널로 대표되는 전기 광학 장치, 발광 소자를 포함하는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다. 또한, 본 발명은 반도체 장치에 사용되는 산화물에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고; 전기 광학 장치, 발광 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치의 부류에 포함된다.
액정 표시 장치에서 전형적으로 보이는 바와 같이, 유리 기판 등 위에 형성되는 많은 트랜지스터는 아몰퍼스 실리콘, 다결정 실리콘 등을 사용하여 제작된다. 아몰퍼스 실리콘을 사용하여 제작된 트랜지스터는 전계 효과 이동도가 낮지만, 이들은 보다 큰 유리 기판 위에 형성될 수 있다. 한편, 다결정 실리콘을 사용하여 제작된 트랜지스터의 전계 효과 이동도는 높지만, 이들은 보다 큰 유리 기판 위에 형성되기에는 적합하지 않다.
실리콘을 사용하여 제작된 트랜지스터 외에, 최근에는, 산화물 반도체를 사용하여 트랜지스터를 제작하고 전자 기기 또는 광학 기기에 응용하는 기술이 주목받고 있다. 예를 들어, 트랜지스터가 산화물 반도체로서 산화 아연 또는 In-Ga-Zn-O계 산화물을 사용하여 제작되고 표시 장치의 화소의 스위칭 소자 등에 사용되는 기술이 특허 문헌 1 및 특허 문헌 2에 개시되어 있다.
[참고 문헌]
[특허 문헌]
[특허 문헌 1] 일본 특허 출원 공개 제2007-123861호 공보
[특허 문헌 2] 일본 특허 출원 공개 제2007-096055호 공보
산화물 반도체막을 채널 영역에 사용한 트랜지스터에 안정된 전기 특성을 부여함으로써 신뢰성이 높은 반도체 장치를 제작하는 것이 목적이다.
본 발명의 실시 형태의 기술적 사상은 p형 산화물 반도체 재료를 포함하는 n형 산화물 반도체막을 트랜지스터의 채널 영역에 적용하는 것이다.
일반적으로, 산화물 반도체막의 산소 결손의 일부는 도너가 되고 캐리어인 전자를 방출한다. 그러므로, 산화물 반도체막을 트랜지스터의 채널 영역에 사용하면, 산소 결손으로 인해 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트할 수 있다. 임계값 전압의 마이너스 방향으로의 시프트를 방지하기 위해서는, 산소 결손이 발생하지 않는 산화물 반도체막을 형성할 필요가 있다. 그러나, 산화물 반도체막을 형성한 후에 행하는 가열 처리 또는 덮이지 않은 산화물 반도체막이 감압 분위기로의 노출 시 미량의 산소의 방출까지 억제하는 것은 곤란하다. 산화물 반도체막에서의 산소 결손은 미량이라도 트랜지스터의 임계값 전압을 마이너스 방향으로 시프트시키므로, 전술한 미량의 산소의 방출조차도 반도체 장치의 불량의 요인이 될 수 있다.
그러므로, 산화물 반도체막에 의도하지 않게 발생하는 캐리어를 저감하는 것이 기대된다. 구체적으로는, n형 산화물 반도체막에 p형 산화물 반도체 재료를 포함시킴으로써, 산화물 반도체막에 의도하지 않게 발생하는 캐리어를 저감할 수 있다. 이것은 n형 산화물 반도체막에 의도하지 않게 발생한 전자가 p형 산화물 반도체 재료에 발생한 홀과 재결합하여 소멸하기 때문이다. 따라서, 산화물 반도체막에 의도하지 않게 발생하는 캐리어를 저감할 수 있다. 즉, 본 발명의 실시 형태에 따르면, 트랜지스터의 임계값 전압의 마이너스 방향으로의 시프트를 억제할 수 있다. 또한, n형 산화물 반도체막에 포함되는 p형 산화물 반도체 재료의 양을 조절함으로써 트랜지스터의 임계값 전압을 제어할 수 있다. 또한, p형 산화물 반도체 재료 내의 산소와 그 밖의 원소 간의 결합 에너지가 n형 산화물 반도체 재료 내의 산소와 그 밖의 원소 간의 결합 에너지보다도 높은 경우에, p형 산화물 반도체 재료를 n형 산화물 반도체막에 포함시킬 때, n형 산화물 반도체막에 포함되는 산소의 방출을 억제할 수 있다.
예를 들어, n형 산화물 반도체막의 성막 시에, p형 산화물 반도체 재료를 혼합함으로써, n형 산화물 반도체막에 p형 산화물 반도체 재료를 포함시킬 수 있다. 구체적으로는, 다음의 방법이 적용될 수 있다: n형 산화물 반도체 재료와 p형 산화물 반도체 재료를 혼합하여 소결함으로써 스퍼터링 타겟을 제작하고, 이 스퍼터링 타겟을 사용하여 p형 산화물 반도체 재료를 포함하는 n형 산화물 반도체막을 성막한다. 다르게는, 다음의 방법이 적용될 수 있다: n형 산화물 반도체 재료 타겟의 표면에 p형 산화물 반도체 재료의 소결체를 적당량 설치하고, p형 산화물 반도체 재료를 포함하는 n형 산화물 반도체막을 공스퍼터링(co-sputtering)법에 의해 성막한다. 이때, n형 산화물 반도체 스퍼터링 타겟 위의 전계가 집중하는 영역(침식이 일어나는 영역)에 p형 산화물 반도체 재료의 소결체를 설치하는 것이 바람직한데, 이 경우에, p형 산화물 반도체 재료를 n형 산화물 반도체막에 효율적으로 포함시킬 수 있다. 또 다르게는, n형 산화물 반도체 재료 타겟 및 p형 산화물 반도체 재료 타겟을 사용하는 다원 스퍼터링법을 행할 수 있다.
또한, p형 산화물 반도체 재료 외에, 산화 실리콘 및 산화 게르마늄 등의 절연체 재료를 n형 산화물 반도체막에 포함시킬 수 있다. 절연체 재료는 n형 산화물 반도체 재료 또는 p형 산화물 반도체 재료에 미리 혼합시켜 두거나, 또는 p형 산화물 반도체 재료를 n형 산화물 반도체 재료에 포함시키는 경우와 마찬가지의 방법으로 포함시킬 수 있다. 절연체 재료 내의 산소와 그 밖의 원소 간의 결합 에너지가 n형 산화물 반도체 재료 내의 산소와 그 밖의 원소 간의 결합 에너지보다 높은 경우에, 절연체 재료를 n형 산화물 반도체막에 포함시킬 때, n형 산화물 반도체막으로부터의 산소의 방출을 억제할 수 있다.
본 발명의 실시 형태에 따르면, 트랜지스터, 다이오드 등에 포함되는 반도체에 적합한 재료를 제공할 수 있다.
또한, 산화물 반도체막을 채널 영역에 사용한 트랜지스터에 안정된 전기 특성을 부여함으로써 신뢰성이 높은 반도체 장치를 제작할 수 있다.
도 1의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 2의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 3의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 4의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 5의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 6의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 7은 본 발명의 실시 형태에 따른 트랜지스터를 포함하는 액정 표시 장치의 일례를 나타내는 회로도.
도 8의 (a)는 본 발명의 실시 형태에 따른 트랜지스터를 포함하는 반도체 기억 장치의 일례를 나타내는 회로도이고 도 8의 (b)는 그 전기 특성을 나타내는 그래프.
도 9의 (a)는 본 발명의 실시 형태에 따른 트랜지스터를 포함하는 반도체 기억 장치의 일례를 나타내는 회로도이고 도 9의 (b)는 그 전기 특성을 나타내는 그래프.
도 10은 본 발명의 실시 형태에 따른 트랜지스터를 포함하는 반도체 기억 장치의 일례를 나타내는 회로도.
도 11의 (a)는 본 발명의 실시 형태에 따른 트랜지스터를 포함하는 CPU의 구체예를 나타내는 블록도이고 도 11의 (b) 및 (c)는 CPU의 일부를 각각 나타내는 회로도.
도 12의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 전자 기기의 일례를 각각 나타내는 사시도.
도 13의 (a) 및 (b)는 본 발명의 실시 형태에 따른 트랜지스터의 Ids-Vgs 커브를 각각 나타내는 그래프.
도 14의 (a) 및 (b)는 본 발명의 실시 형태에 따른 트랜지스터의 Ids-Vgs 커브를 각각 나타내는 그래프.
도 15의 (a) 및 (b)는 본 발명의 실시 형태에 따른 산화물 반도체막의 TDS 스펙트럼을 각각 나타내는 그래프.
도 16의 (a)는 본 발명의 실시 형태에 따른 산화물 반도체막의 투과율을 나타내는 그래프이고 도 16의 (b)는 본 발명의 실시 형태에 따른 산화물 반도체막의 반사율을 나타내는 그래프.
도 17의 (a)는 본 발명의 실시 형태에 따른 산화물 반도체막의 투과율을 나타내는 그래프이고 도 17의 (b)는 본 발명의 실시 형태에 따른 산화물 반도체막의 반사율을 나타내는 그래프.
도 18의 (a)는 본 발명의 실시 형태에 따른 산화물 반도체막의 투과율을 나타내는 그래프이고 도 18의 (b)는 본 발명의 실시 형태에 따른 산화물 반도체막의 반사율을 나타내는 그래프.
도 19의 (a)는 본 발명의 실시 형태에 따른 산화물 반도체막의 투과율을 나타내는 그래프이고 도 19의 (b)는 본 발명의 실시 형태에 따른 산화물 반도체막의 반사율을 나타내는 그래프.
도 20의 (a) 및 (b)는 본 발명의 실시 형태에 따른 산화물 반도체막의 XRD 스펙트럼을 각각 나타내는 그래프.
도 21의 (a) 및 (b)는 본 발명의 실시 형태에 따른 산화물 반도체막의 XRD 스펙트럼을 각각 나타내는 그래프.
이하에서는, 본 발명의 실시 형태들 및 실시예에 대해서 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 여기에 개시된 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해한다. 그러므로, 본 발명은 이하의 실시 형태들 및 실시예의 기재 내용에 한정해서 해석되는 것이 아니다. 도면을 참조하여 발명의 구성을 설명하는데 있어서, 동일한 참조 번호는 다른 도면의 동일 부분에 공통으로 사용된다. 동일한 해치 패턴이 유사한 부분에 적용되고, 유사 부분에 특별히 참조 번호를 붙이지 않은 경우가 있다는 점에 주목한다.
본 발명을 설명하기 전에, 본 명세서에서 사용하는 용어에 대해서 간단하게 설명한다. 우선, 트랜지스터의 소스와 드레인에 대해서는, 본 명세서에서는, 한쪽을 드레인이라고 할 때 다른 쪽을 소스라고 한다. 즉, 전위의 레벨에 따라 그것들을 구별하지 않는다. 따라서, 본 명세서에서 소스라고 하는 부분을 드레인이라고 다르게 읽을 수도 있다.
또한, 전압은 어떤 전위와 기준 전위(예를 들어, 접지 전위 또는 소스 전위)간의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라고 말하는 것이 가능하다.
또한, 명세서에서 "접속한다"라고 표현되는 경우라도, 실제 회로에 있어서는 물리적인 접속이 없고 배선만 연장되고 있는 경우도 있다.
본 명세서에서 "제1" 및 "제2" 등의 서수는 편의상 사용하는 것이며 공정 순 또는 적층 순을 나타내는 것이 아니라는 점에 주목한다. 또한, 본 명세서에서 서수는 발명을 특정하기 위한 고유한 명칭을 나타내는 것은 아니다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 실시 형태에 따른 트랜지스터의 일례에 대해서 도 1의 (a) 내지 (c)를 참조하여 설명한다.
도 1의 (a)는 트랜지스터의 상면도이다. 도 1의 (a)에 나타낸 일점쇄선 A-B에 따른 단면 및 일점쇄선 C-D에 따른 단면은 각각 도 1의 (b)에 나타내는 A-B 단면 및 도 1의 (c)에 나타내는 C-D 단면에 대응한다.
여기서, 도 1의 (b)에 나타내는 A-B 단면에 대해서 상세하게 설명한다.
도 1의 (b)에 나타내는 트랜지스터는 기판(100) 위의 게이트 전극(104), 게이트 전극(104)을 덮는 게이트 절연막(112), 게이트 절연막(112)을 개재하여 게이트 전극(104) 위에 있는 산화물 반도체막(106), 산화물 반도체막(106) 위에 있고 산화물 반도체막(106)과 일부 접하는 한 쌍의 전극(116), 및 게이트 절연막 (112), 산화물 반도체막(106) 및 한 쌍의 전극(116)을 덮는 층간 절연막(118)을 포함한다.
적어도 나중의 가열 처리에 견디기에 충분한 내열성을 갖고 있기만 하면, 기판(100)에 특정한 제한은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용할 수 있다. 다르게는, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(silicon on insulator) 기판 등을 사용하는 것도 가능하다. 또 다르게는, 반도체 소자가 더 설치된 이들 기판들 중 어느 것을 기판(100)으로서 사용할 수 있다.
다르게는 기판(100)으로서 가요성 기판을 사용할 수 있다. 그 경우에는, 가요성 기판 위에 직접 트랜지스터를 제작한다. 가요성 기판 위에 트랜지스터를 설치하는 방법으로서는, 기판(100)으로서 비가요성의 기판을 사용하고 이 위에 트랜지스터를 제작한 후, 이 트랜지스터를 기판으로부터 박리하고 가요성 기판에 전치하는 방법도 있다는 점에 주목한다. 그 경우에는, 기판(100)과 트랜지스터 사이에 박리 층을 형성하는 것이 바람직하다.
게이트 전극(104)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W, 이들 원소의 질화물, 이들 원소의 산화물, 및 이들 원소의 합금 중 하나 이상을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 또한, 산화물은 5×1019cm-3 이상 20 원자% 이하, 바람직하게는 1×1020cm-3 이상 7 원자% 이하의 질소를 포함할 수 있다. 예를 들어, 1×1020cm-3 이상 7 원자% 이하의 질소를 포함하고, In, Ga, 및 Zn을 또한 포함하는 산화물막을 사용한다. 산화물막을 게이트 전극(104)에 사용하는 경우에, 산화물막은 금속막과 비교해서 저항이 높기 때문에, 게이트 전극(104)의 저항을 저감하기 위해서 산화물과 시트 저항이 10Ω/sq 이하의 저 저항막의 적층 구조를 사용하는 것이 바람직하다. 이 경우에, 산화물막이 게이트 절연막(112) 측 위에 배치되도록 게이트 전극(104)을 형성한다.
산화물 반도체막(106)은 p형 산화물 반도체 재료를 포함하는 n형 산화물 반도체막 또는 p형 산화물 반도체 재료, 및 산화 실리콘 및 산화 게르마늄 등의 절연체 재료를 포함하는 n형 산화물 반도체막이다. 상기 재료들의 혼합비를 조절함으로써, 트랜지스터의 임계값 전압을 제어할 수 있다.
예를 들어, n형 산화물 반도체막의 재료로서는 In, Ga, Zn, 및 Sn으로부터 선택된 2종 이상의 원소가 사용될 수 있다.
n형 산화물 반도체막으로서, 예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료; 3원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, 또는 Sn-Al-Zn-O계 재료; 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, 또는 In-Ga-O계 재료; In-O계 재료; Sn-O계 재료; Zn-O계 재료 등을 사용할 수 있다. 여기서, 예를 들어, In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물을 의미하며, 그 원자수비에는 특정한 제한이 없다. 또한, In-Ga-Zn-O계 재료는 In, Ga, 및 Zn 이외의 원소를 포함할 수도 있다. 산소의 양이 산화물 반도체막의 화학양론비의 것을 초과하는 것이 바람직하다는 점에 주목한다. 산소의 양이 화학양론비의 것을 초과할 때, 산화물 반도체막의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
예를 들어, 산화물 반도체막으로서 In-Zn-O계 재료를 사용하는 경우에, 원자수비는 In/Zn이 0.5 내지 50, 바람직하게는 1 내지 20, 더욱 바람직하게는 3 내지 15의 범위에 있도록 설정된다. Zn에 대한 In의 원자수비를 상기 범위로 할 때, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수비가 In:Zn:O=X:Y:Z일 때, 관계식 Z>1.5X+Y가 만족된다.
또한, n형 산화물 반도체막으로서 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용할 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다.
p형 산화물 반도체 재료로서, 예를 들어, Ni, La, Sr, Nd, Na, 및 Cu 중 어느 하나를 포함하는 재료를 사용할 수 있다. 구체적으로는, Ni-O계 재료, Cu-O계 재료, La-Ni-O계 재료, Nd-Ni-O계 재료, Sr-Cu-O계 재료, La-Cu-O계 재료 등을 사용할 수 있다. p형 산화물 반도체 재료는 상기 재료에 한정되는 것이 아니라, p형 반도체성을 갖는 재료이면 어떤 재료도 사용될 수 있다는 점에 주목한다. p형 산화물 반도체 재료 대신에, p형 비산화물 반도체 재료를 사용할 수 있다. n형 산화물 반도체막에 In 및 Zn보다 산소와의 결합 에너지가 큰 금속을 포함하는 p형 산화물 반도체 재료를 포함시킬 때, n형 산화물 반도체막으로부터의 산소의 방출을 억제할 수 있다.
이때, p형 산화물 반도체의 비율이 너무 낮으면, 임계값 전압을 거의 변동시킬 수 없다. 또한, p형 산화물 반도체의 비율이 너무 높으면, 주된 캐리어인 전자의 양이 적어지므로; 트랜지스터 특성을 얻을 수 없게 될 가능성이 있다. 그러므로, p형 산화물 반도체의 비율은 적절한 범위로 할 필요가 있다.
산화 실리콘 내의 산소와 실리콘 간의 결합 에너지 및 산화 게르마늄 내의 산소와 게르마늄 간의 결합 에너지는 높다는 점에 주목한다. 따라서, n형 산화물 반도체막에 산화 실리콘 및 산화 게르마늄 등의 절연체 재료를 포함시킬 때, n형 산화물 반도체막으로부터의 산소의 방출을 억제할 수 있다. n형 산화물 반도체막이 결정화하기 쉬운 재료를 포함하는 경우에, n형 산화물 반도체막에 절연체 재료를 혼합시킴으로써 n형 산화물 반도체막의 결정화를 억제할 수 있다. 그러나, 포함된 절연체 재료의 비율이 너무 낮으면, 상기 효과가 낮아져 버린다. 또한, 포함된 절연체 재료의 비율이 너무 높으면, 트랜지스터의 전계 효과 이동도를 저감시킬 가능성이 있다. 그러므로, 혼합된 절연체 재료의 비율은 적절한 범위로 할 필요가 있다.
n형 산화물 반도체, p형 산화물 반도체, 및 절연체의 혼합비(원자수비)를 X:Y:Z로 했을 때, Y/(X+Y)가 0.0001 이상 0.15 이하이고, Z/(X+Y+Z)가 0.01 이상 0.3 이하이다. 바람직하게는, Y/(X+Y)가 0.01 이상 0.05 이하, Z/(X+Y+Z)가 0.01 이상 0.2 이하이다. Z는 또한 0일 수 있다는 점에 주목한다.
산화물 반도체막(106)은 단결정 상태, 다결정(폴리크리스탈이라고도 함) 상태, 비정질 상태 등에 있을 수 있다.
산화물 반도체막(106)은 바람직하게는 c축 정렬 결정 산화물 반도체(CAAC-OS)(c-axis aligned crystalline oxide semiconductor) 막이다.
CAAC-OS 막은 완전한 단결정도 아니고 완전한 비정질도 아니다. CAAC-OS 막은 비정질 상(phase)으로 결정부를 포함하는 결정-비정질 혼합 상 구조의 산화물 반도체막이다. 대부분의 경우에, 결정부는 한 쪽 변이 100nm 미만의 입방체 내에 수용되는 크기인 점에 주목한다. 투과형 전자 현미경(TEM: transmission electron microscope)으로 얻어진 관찰 상으로부터, CAAC-OS 막 내의 비정질부와 결정부 간의 경계는 명확하지 않다. 또한, TEM에 의해, CAAC-OS 막 내의 입계(grain boundary)를 확인할 수 없다. 그러므로, CAAC-OS 막에서, 입계에 기인하는, 전자 이동도의 저하가 억제된다.
CAAC-OS 막에 포함되는 결정부 각각에서, c축이 CAAC-OS 막이 형성되는 표면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향으로 정렬되고, ab 면에 수직인 방향으로부터 보아서 삼각형 또는 육각형의 원자 배열이 형성되고, c축에 수직인 방향으로부터 보아서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된다. 결정부 간에서, 한 결정부의 a축 및 b축의 방향이 다른 결정부의 것들과 상이할 수 있다는 점에 주목한다. 본 명세서에 있어서, 간단히 "수직"이라고 기재하는 경우는 85°내지 95°의 범위를 포함한다. 또한, 간단히 "평행"이라고 기재하는 경우는 -5°내지 5° 범위를 포함한다.
CAAC-OS 막에 있어서, 결정부의 분포는 반드시 균일하지 않다. 예를 들어, CAAC-OS 막의 형성 과정에서, 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에, 산화물 반도체막이 형성되는 표면의 근방보다 산화물 반도체막의 표면의 근방에서 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS 막에 불순물을 첨가할 때, 불순물이 첨가되는 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS 막에 포함되는 결정부의 c축은 CAAC-OS 막이 형성되는 표면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, c축의 방향은 CAAC-OS 막의 형상(CAAC-OS 막이 형성되는 표면의 단면 형상 또는 CAAC-OS 막의 표면의 단면 형상)에 따라 서로 다를 것이다. CAAC-OS 막이 형성될 때, 결정부의 c축의 방향은 CAAC-OS 막이 형성되는 표면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향이 된다는 점에 주목한다. 결정부는 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS 막을 트랜지스터에 사용하면, 가시광이나 자외광의 조사로 인한 전기 특성의 변동을 저감하는 것이 가능하다. 따라서, 트랜지스터는 높은 신뢰성을갖는다.
게이트 절연막(112) 및 층간 절연막(118)은 각각, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 이트륨, 산화 지르코늄 등 중 하나 이상을 사용하여 적층 구조 또는 단층 구조를 갖도록 형성될 수 있다. 예를 들어, 게이트 절연막(112) 및 층간 절연막(118)은 열산화법, CVD법(플라즈마 CVD법 또는 열 CVD법 등), 스퍼터링법 등으로 형성할 수 있다. 예를 들어, 열산화법으로 산화 실리콘막을 형성하는 경우에, 실리콘막이 형성되고 이 실리콘막에 대하여 열산화 처리를 행할 수 있다는 점에 주목한다. 실리콘막은 비정질 실리콘 또는 결정 실리콘을 사용하여 형성될 수 있다. 게이트 절연막(112) 및 층간 절연막(118) 각각으로서, 가열 처리에 의해 산소가 방출되는 막을 사용할 수 있다. 가열 처리에 의해 산소가 방출되는 그러한 막을 사용함으로써, 산화물 반도체막(106)에 발생하는 결함을 수리할 수 있고 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
본 명세서에서, 산화 질화 실리콘이란 질소보다 산소의 함유량이 많은 것을 나타내고, 예를 들어 산화 질화 실리콘은 산소, 질소, 실리콘, 및 수소가 각각 50 원자% 이상 70 원자% 이하, 0.5 원자% 이상 15 원자% 이하, 25 원자% 이상 35 원자% 이하, 및 0 원자% 이상 10 원자% 이하의 범위의 농도인 것을 말한다. 또한, 질화 산화 실리콘이란 산소보다 질소의 함유량이 많은 것을 나타내고, 예를 들어 질화 산화 실리콘은 산소, 질소, 실리콘, 및 수소가 각각 5 원자% 이상 30 원자% 이하, 20 원자% 이상 55 원자% 이하, 25 원자% 이상 35 원자% 이하, 및 10 원자% 이상 25 원자% 이하의 범위의 농도인 것을 말한다. 상기 범위는 러더포드 후방 산란법(RBS: Rutherford backscattering spectrometry) 및 수소 전방 산란법(HFS: hydrogen forward scattering spectrometry)을 사용하여 측정한 경우의 범위라는 점에 주목한다. 또한, 구성 원소의 함유 비율의 합계는 100 원자%를 초과하지 않는다.
게이트 전극(104) 및/또는 한 쌍의 전극(116)의 재료가 산화물 반도체막(106) 내로 확산하여 트랜지스터 특성에 악영향을 주는 경우에, 게이트 절연막(112) 및 층간 절연막(118) 각각으로서, 게이트 전극(104) 및/또는 한 쌍의 전극(116)의 재료의 확산 계수가 작은 절연막을 사용할 수 있다. 층간 절연막(118)은 산화물 반도체막(106)의 보호막으로서 기능한다.
가열 처리에 의해 산소를 방출하는 것이란 승온 탈리 가스 분광법(TDS: thermal desorption spectroscopy) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018원자/cm3 이상, 바람직하게는 3.0×1020원자/cm3 이상인 것을 의미한다.
여기서, TDS 분석을 이용하여 산소 원자로 환산한 산소의 방출량의 측정 방법에 대해서 이하에 설명한다.
TDS 분석에서 기체의 방출량은 스펙트럼의 적분값에 비례한다. 그러므로, 측정한 스펙트럼의 적분값과 표준 시료의 기준값 간의 비로부터 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값은 스펙트럼의 적분값에 대한 시료에 포함된 소정의 원자 밀도의 비율을 말한다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과로 절연막으로부터의 산소 분자의 방출량 (NO2)은 수학식 1에 따라 구할 수 있다. 여기서, TDS 분석에 의해 얻어지는 32의 질량-전하 비(M/z)를 갖는 모든 스펙트럼은 산소 분자로부터 유래한다고 가정한다. M/z=32인 기체로서 주어지는 CH3OH는 존재할 가능성이 낮은 것이라고 가정하여 고려하지 않는다. 또한, 산소 원자의 동위체인 M/z=17 또는 18인 산소 원자를 포함하는 산소 분자도 자연계에 있어서의 이러한 분자의 존재 비율이 극미량이기 때문에 고려하지 않는다.
[수학식 1]
NO2=NH2/SH2×SO2×α
NH2는 표준 시료로부터 탈리한 수소 분자의 양을 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석한 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값은 NH2/SH2로 설정된다. SO2는 절연막을 TDS 분석한 때의 스펙트럼의 적분값이다. α는 TDS 분석에서의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 1의 상세에 관해서는 일본 특허 출원 공개 평6-275697 공보를 참조한다. 상기 절연막으로부터의 산소의 방출량은 전자 과학 가부시끼가이샤(ESCO Ltd.)제의 승온 탈리 분석 장치 EMD-WA1000S/W로 표준 시료로서 1×1016원자/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정한다는 점에 주목한다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자 간의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량에 대해서도 평가할 수 있다는 점에 주목한다.
NO2는 산소 분자의 방출량인 점에 주목한다. 산소 원자로 환산한 산소의 방출량은 산소 분자의 방출량의 2배가 된다.
상기 구성에 있어서, 가열 처리에 의해 산소가 방출되는 막은 산소-과잉 산화 실리콘(SiOX(X>2))일 수 있다. 산소-과잉 산화 실리콘(SiOX(X>2))에서, 단위 체적당 산소 원자수는 단위 체적당 실리콘 원자수의 2배보다 많다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더포드 후방 산란법에 의해 측정된다.
게이트 절연막(112) 또는 층간 절연막(118)으로부터 산화물 반도체막(106)에 산소를 공급함으로써, 산화물 반도체막(106)과 게이트 절연막(112) 간의 계면 준위 밀도 또는 산화물 반도체막(106)과 층간 절연막(118) 간의 계면 준위 밀도를 저감할 수 있다. 그 결과, 트랜지스터의 동작 등에 기인하여 산화물 반도체막(106)과 게이트 절연막(112) 간의 계면 또는 산화물 반도체막(106)과 층간 절연막(118) 간의 계면에 캐리어가 포획되는 것을 억제할 수 있으므로, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막의 산소 결손에 기인해서 전하가 발생하는 경우가 있다. 일반적으로, 산화물 반도체막의 산소 결손의 일부는 도너가 되고 캐리어인 전자를 방출한다. 그 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트한다. 게이트 절연막(112) 또는 층간 절연막(118)으로부터 산화물 반도체막(106)에 산소가 충분히 공급될 때, 임계값 전압이 마이너스 방향으로 시프트하는 요인인 산화물 반도체막에서의 산소 결손을 저감할 수 있다.
바꾸어 말하면, 게이트 절연막(112) 또는 층간 절연막(118)에 가열 처리에 의해 산소가 방출되는 막을 설치함으로써, 산화물 반도체막(106)과 게이트 절연막(112) 간의 계면의 계면 준위 밀도 또는 산화물 반도체막(106)과 층간 절연막(118) 간의 계면의 계면 준위 밀도, 및 산화물 반도체막(106)의 산소 결손을 저감할 수 있다. 그러므로, 산화물 반도체막(106)과 게이트 절연막(112) 간의 계면 또는 산화물 반도체막(106)과 층간 절연막(118) 간의 계면에서의 캐리어 포획의 영향을 작게 할 수 있다.
한 쌍의 전극(116)은 게이트 전극(104)용으로 주어진 금속막, 금속 질화물막, 금속 산화물막, 합금막 등을 사용하여 단층 구조 또는 적층 구조로 형성될 수 있다.
한 쌍의 전극(116)에 Cu를 포함하는 막을 사용하면, 배선의 저항을 저감할 수 있고, 대형 표시 장치 등에서도 배선 지연 등의 발생을 저감할 수 있다. 한 쌍의 전극(116)에 Cu를 사용하는 경우에, 기판(100)의 재질에 따라 기판(100)과의 밀착성이 나빠지므로, 한 쌍의 전극(116)은 기판(100)과 밀착성이 좋은 막을 포함하는 적층 구조를 갖는 것이 바람직하다. 기판(100)과 밀착성이 좋은 막으로서, Ti, Mo, Mn, Cu, Al 등 중 하나 이상을 포함하는 금속막 또는 합금막을 사용할 수 있다. 예를 들어, Cu-Mn-Al 합금을 사용할 수 있다.
이상과 같이, p형 산화물 반도체 재료를 포함하는 n형 산화물 반도체막을 채널 영역에 사용함으로써, 트랜지스터에 안정된 전기 특성을 부여하므로 신뢰성이 높은 반도체 장치를 제작할 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에서 설명한 트랜지스터와는 다른 구조의 트랜지스터에 대해서 설명한다.
도 2의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 2의 (a)에 나타낸 일점쇄선 A-B에 따른 단면 및 일점쇄선 C-D에 따른 단면은 각각 도 2의 (b)에 나타내는 A-B 단면 및 도 2의 (c)에 나타내는 C-D 단면에 대응한다.
도 2의 (b)에 나타내는 A-B 단면에 대해서 이하에 상세하게 설명한다.
도 2의 (b)에 나타내는 트랜지스터는 기판(100) 위의 게이트 전극(104), 게이트 전극(104)을 덮는 게이트 절연막(112), 게이트 절연막(112) 위의 한 쌍의 전극(216), 한 쌍의 전극(216) 위에 있고 한 쌍의 전극(216)과 일부 접하는 산화물 반도체막(206), 및 게이트 절연막(112), 한 쌍의 전극(216) 및 산화물 반도체막(206)을 덮는 층간 절연막(218)을 포함한다. 한 쌍의 전극(216), 산화물 반도체막(206), 및 층간 절연막(218)은 각각 실시 형태 1에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 및 층간 절연막(118)과 마찬가지의 재료 및 방법을 사용하여 제작될 수 있다.
또한, 산화물 반도체막(206)에 실시 형태 1에서 설명한 산화물 반도체막(106)을 사용함으로써, 산화물 반도체막과 상기 산화물 반도체막과 접하는 게이트 절연막 간의 계면의 계면 준위 밀도가 낮은 트랜지스터를 얻을 수 있다.
도 3의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 3의 (a)에 나타낸 일점쇄선 A-B에 따른 단면 및 일점쇄선 C-D에 따른 단면은 각각 도 3의 (b)에 나타내는 A-B 단면 및 도 3의 (c)에 나타내는 C-D 단면에 대응한다.
도 3의 (b)에 나타내는 A-B 단면에 대해서 이하에 상세하게 설명한다.
도 3의 (b)에 나타내는 트랜지스터는 기판(100) 위에 설치된 하지 절연막(302) 위의 산화물 반도체막(306), 산화물 반도체막(306) 위에 있고 산화물 반도체막(306)과 일부 접하는 한 쌍의 전극(316), 산화물 반도체막(306) 및 한 쌍의 전극(316)을 덮는 게이트 절연막(312), 및 게이트 절연막(312)을 개재하여 산화물 반도체막(306) 위에 설치된 게이트 전극(304)을 포함한다. 여기서, 한 쌍의 전극(316), 산화물 반도체막(306), 게이트 전극(304) 및 게이트 절연막(312)은 각각 실시 형태 1에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 전극(104) 및 게이트 절연막(112)과 마찬가지의 재료 및 방법을 사용하여 제작될 수 있다.
하지 절연막(302)은 게이트 절연막(312)과 마찬가지의 재료 및 방법을 사용하여 제작될 수 있다.
도 4의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 4의 (a)에 나타낸 일점쇄선 A-B에 따른 단면 및 일점쇄선 C-D에 따른 단면은 각각 도 4의 (b)에 나타내는 A-B 단면 및 도 4의 (c)에 나타내는 C-D 단면에 대응한다.
도 4의 (b)에 나타내는 A-B 단면에 대해서 이하에 상세하게 설명한다.
도 4의 (b)에 나타내는 트랜지스터는 기판(100) 위에 설치된 하지 절연막(302) 위의 한 쌍의 전극(416), 한 쌍의 전극(416) 위에 있고 한 쌍의 전극(416)과 일부가 접하는 산화물 반도체막(406), 산화물 반도체막(406) 및 한 쌍의 전극(416)을 덮는 게이트 절연막(412), 및 게이트 절연막(412)을 개재하여 산화물 반도체막 (406) 위에 설치된 게이트 전극(404)을 포함한다. 여기서, 한 쌍의 전극(416), 산화물 반도체막(406), 게이트 전극(404), 및 게이트 절연막(412)은 각각 실시 형태 1에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 전극(104), 및 게이트 절연막(112)과 마찬가지의 재료 및 방법을 사용하여 제작될 수 있다.
도 2의 (a) 내지 (c), 도 3의 (a) 내지 (c), 및 도 4의 (a) 내지 (c)에서는, 게이트 전극이 상면도에 있어서 산화물 반도체막보다도 가로 길이 및 세로 길이가 큰 형상으로 함으로써 산화물 반도체막의 광에 의한 열화 또는 산화물 반도체막에서의 전하의 발생을 억제하고 있지만, 본 발명은 이 구조에 한정되는 것은 아니라는 점에 주목한다. 산화물 반도체막이 상면도에 있어서 게이트 전극보다도 가로 길이 및 세로 길이가 큰 형상으로 할 수 있다.
도 5의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 5의 (a)에 나타낸 일점쇄선 A-B에 따른 단면 및 일점쇄선 C-D에 따른 단면은 각각 도 5의 (b)에 나타내는 A-B 단면 및 도 5의 (c)에 나타내는 C-D 단면에 대응한다.
도 5의 (b)에 나타내는 A-B 단면에 대해서 이하에 상세하게 설명한다.
도 5의 (b)에 나타내는 트랜지스터는 기판(100) 위에 설치된 하지 절연막(302) 위의 영역(526) 및 영역(521)을 포함하는 산화물 반도체막(506), 영역(521) 위의 게이트 절연막(512), 게이트 절연막(512) 위의 게이트 전극(504), 하지 절연막(302), 영역(526), 게이트 절연막(512) 및 게이트 전극(504)을 덮는 층간 절연막(518), 및 층간 절연막(518)에 설치되고 영역(526)을 노출하는 개구부를 개재하여 영역(526)과 접하는 한 쌍의 전극(516)을 포함한다. 여기서, 한 쌍의 전극(516), 산화물 반도체막(506), 게이트 전극(504), 층간 절연막(518), 및 게이트 절연막(512)은 각각 실시 형태 1에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 전극(104), 층간 절연막(118), 및 게이트 절연막(112)과 마찬가지의 재료 및 방법을 사용하여 제작될 수 있다.
게이트 절연막(512) 및 게이트 전극(504)은 실질적으로 동일한 상면 형상을 가질 수 있다. 이 형상은 게이트 전극(504) 및 게이트 절연막(512)을 동일한 마스크를 사용하여 함께 가공함으로써 얻어질 수 있다. 게이트 전극(504) 및 게이트 절연막(512)의 형성 후에, 플라즈마 처리 또는 화학적 처리에 의해 게이트 전극(504)의 폭을 가늘게 할 수 있다는 점에 주목한다.
영역(521)은 게이트 절연막(512) 또는 게이트 전극(504)과 실질적으로 동일한 상면 형상을 가질 수 있다. 이 형상은 게이트 절연막(512) 또는 게이트 전극(504)을 마스크로 사용하여 산화물 반도체막(506)의 영역(526)을 형성함으로써 얻어진다. 예를 들어, 게이트 절연막(512) 또는 게이트 전극(504)을 마스크로 사용하여, 산화물 반도체막(506)에 불순물(붕소, 인, 수소, 희가스, 또는 질소 등)을 도입하여, 저저항화된 영역을 영역(526)으로서 형성할 수 있다. 산화물 반도체(506)에서 영역(521)은 영역(526) 이외의 영역이라는 점에 주목한다.
영역(521)은 트랜지스터의 채널 형성 영역으로서의 기능을 갖는다. 또한, 영역(526)은 트랜지스터의 소스 영역 및 드레인 영역으로서의 기능을 갖는다.
도 6의 (a) 내지 (c)는 본 발명의 실시 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 6의 (a)에 나타낸 일점쇄선 A-B에 따른 단면 및 일점쇄선 C-D에 따른 단면은 각각 도 6의 (b)에 나타내는 A-B 단면 및 도 6의 (c)에 나타내는 C-D 단면에 대응한다.
도 6의 (b)에 나타내는 A-B 단면에 대해서 이하에 상세하게 설명한다.
도 6의 (b)에 나타내는 트랜지스터는 기판(100) 위의 게이트 전극(604), 게이트 전극(604)을 덮는 게이트 절연막(612), 게이트 절연막(612)을 개재하여 게이트 전극(604) 위에 설치되고 영역(626) 및 영역(621)을 포함하는 산화물 반도체막(606), 산화물 반도체막(606) 및 게이트 절연막(612)을 덮는 층간 절연막(618), 및 층간 절연막(618)에 설치되고 영역(626)을 노출하는 개구부를 개재하여 영역(626)과 접하는 한 쌍의 전극(616)을 포함한다. 여기서, 한 쌍의 전극(616), 산화물 반도체막(606), 게이트 전극(604), 층간 절연막(618), 및 게이트 절연막(612)은 각각 실시 형태 1에서 설명한 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 전극(104), 층간 절연막(118), 및 게이트 절연막(112)과 마찬가지의 재료 및 방법을 사용하여 제작될 수 있다. 또한, 영역(621) 및 영역(626)은 각각 영역(521) 및 영역(526)과 마찬가지의 재료 및 방법을 사용하여 제작될 수 있다.
도 6의 (a) 내지 (c)에서, 게이트 절연막(612), 게이트 전극(604), 및 영역(621)이 실질적으로 동일한 상면 형상을 갖지만; 그들은 이것에 한정되지 않는다. 게이트 절연막(612), 게이트 전극(604), 및 영역(621)은 서로 다른 형상을 가질 수 있다.
이상과 같이, 임계값 전압이 제어되는 트랜지스터를 얻을 수 있다. 그러므로, 소비 전력이 작고, 전기 특성이 양호하고, 신뢰성이 높은 반도체 장치를 생산성 높게 제작할 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1 또는 2에서 설명한 트랜지스터를 사용하여 제작한 액정 표시 장치에 대해서 설명한다. 본 실시 형태에서는 액정 표시 장치에 본 발명의 실시 형태를 적용한 예에 대해서 설명하지만, 본 발명은 이것에 한정되는 것은 아니라는 점에 주목한다. 예를 들어, 일렉트로루미네슨스(EL) 표시 장치에 본 발명의 실시 형태를 적용하는 것도 당업자라면 용이하게 생각해 낼 수 있는 것이다.
도 7은 액티브 매트릭스 액정 표시 장치의 회로도이다. 액정 표시 장치는 소스선 SL_1 내지 SL_a, 게이트선 GL_1 내지 GL_b, 및 복수의 화소(200)를 포함한다. 각 화소(200)는 트랜지스터(230), 캐패시터(220), 및 액정 소자(210)를 포함한다. 이러한 구조를 갖는 복수의 화소(200)가 액정 표시 장치의 화소부를 구성한다. 간단히 소스선 또는 게이트선을 언급하는 경우에는, 소스선 SL 또는 게이트선 GL이라고 기재한다.
트랜지스터(230)로서 실시 형태 1 또는 2에서 설명한 트랜지스터가 사용된다. 본 발명의 실시 형태에 따른 트랜지스터를 사용함으로써, 소비 전력이 작고 신뢰성이 높은 액정 표시 장치를 얻을 수 있다.
게이트선 GL은 트랜지스터(230)의 게이트와 접속하고, 소스선 SL은 트랜지스터(230)의 소스와 접속하고, 트랜지스터(230)의 드레인은 캐패시터(220)의 용량 전극의 한쪽 및 액정 소자(210)의 화소 전극의 한쪽과 접속한다. 캐패시터(220)의 용량 전극의 다른 쪽 및 액정 소자(210)의 화소 전극의 다른 쪽은 각각 공통 전극과 접속한다. 공통 전극은 게이트선 GL과 동일한 재료를 사용하여 동일한 층에 설치될 수 있다는 점에 주목한다.
또한, 게이트선 GL은 게이트 구동 회로와 접속한다. 게이트 구동 회로는 실시 형태 1 또는 2에서 설명한 트랜지스터를 포함할 수 있다. 트랜지스터의 임계값 전압이 제어되기 때문에, 오프 전류를 작게 할 수 있고, 트랜지스터를 온 상태로 하기 위한 전압을 작게 할 수 있다. 따라서, 소비 전력을 저감할 수 있다.
소스선 SL은 소스 구동 회로와 접속한다. 소스 구동 회로는 실시 형태 1 또는 2에서 설명한 트랜지스터를 포함할 수 있다. 트랜지스터의 임계값 전압이 제어되기 때문에, 오프 전류를 작게 할 수 있고, 트랜지스터를 온 상태로 하기 위한 전압을 작게 할 수 있다. 따라서, 소비 전력을 저감할 수 있다.
게이트 구동 회로 및 소스 구동 회로 중 어느 하나 또는 양쪽을 별도 준비된 기판 위에 형성하고, 칩 온 글라스(COG)법, 와이어 본딩법, 또는 테이프 자동 접합(TAB)법 등의 방법으로 접속할 수 있다.
트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 보호 회로를 설치하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
게이트선 GL에 트랜지스터(230)의 임계값 전압 이상인 전위를 인가하면, 소스선 SL로부터 공급된 전하가 트랜지스터(230)의 드레인 전류로서 흘러서 캐패시터(220)에 전하가 축적된다. 한 행에 대한 충전 후에, 이 행에 있는 트랜지스터(230)는 오프 상태로 되고 소스선 SL로부터의 전압 인가가 중지되지만; 캐패시터(220)에 축적된 전하에 의해 필요한 전압을 유지할 수 있다. 그 후, 다음 행의 캐패시터(220)의 충전이 개시된다. 이와 같이 하여, 제1행 내지 제b행의 충전을 행한다.
트랜지스터(230)에 오프 전류가 작은 트랜지스터를 사용하는 경우에, 전압을 유지하는 기간을 길게 할 수 있다. 이 효과에 의해, 움직임이 적은 화상(정지 화상을 포함함)의 경우에 표시의 재기입 주파수를 저감할 수 있으므로; 소비 전력의 추가 저감이 가능하게 된다. 또한, 캐패시터(220)의 용량을 더 작게 하는 것이 가능하게 되기 때문에, 충전에 필요한 소비 전력을 저감할 수 있다.
이상과 같이, 본 발명의 실시 형태에 따르면, 신뢰성이 높고, 소비 전력이 작은 액정 표시 장치를 얻을 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 실시 형태 1 또는 2에서 설명한 트랜지스터를 사용하여 반도체 기억 장치를 제작하는 예에 대해서 설명한다.
휘발성 반도체 기억 장치의 대표적인 예는 기억 소자에 포함되는 트랜지스터를 선택해서 캐패시터에 전하를 축적함으로써 데이터를 기억하는 다이내믹 랜덤 액세스 메모리(DRAM), 플립플롭 등의 회로를 사용하여 기억된 데이터를 유지하는 스태틱 랜덤 액세스 메모리(SRAM)를 포함한다.
불휘발성 반도체 기억 장치의 대표적인 예는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 갖고 이 플로팅 게이트에 전하를 유지함으로써 데이터를 기억하는 플래시 메모리를 포함한다.
상술한 반도체 기억 장치에 포함되는 트랜지스터의 일부에 실시 형태 1 또는 2에서 설명한 트랜지스터를 적용할 수 있다.
우선, 실시 형태 1 또는 2에서 설명한 트랜지스터를 적용한 DRAM인 메모리 셀에 대해서 도 8의 (a) 및 (b)를 참조하여 설명한다.
도 8의 (a)에 나타내는 메모리 셀은 비트선 BL, 워드선 WL, 감지 증폭기 SAmp, 트랜지스터 Tr, 및 캐패시터 C를 포함한다.
캐패시터 C에 유지되는 전위의 시간 변화는 트랜지스터 Tr의 오프 전류에 의해 도 8의 (b)에 도시한 바와 같이 서서히 저감해 간다. 당초 V0로부터 V1까지 충전된 전위는 시간이 경과하면 데이터 1을 판독하는 한계점인 VA까지 저감한다. 이 기간을 유지 기간 T_1이라고 한다. 즉, 2-레벨 메모리 셀의 경우에, 유지 기간 T_1 내에 리프레시를 행할 필요가 있다.
여기서, 트랜지스터 Tr에 실시 형태 1 또는 2에서 설명한 트랜지스터를 적용한다. 트랜지스터의 임계값 전압이 제어되고 오프 전류가 작기 때문에, 유지 기간 T_1을 길게 할 수 있다. 즉, 리프레시의 동작 빈도를 적게 하는 것이 가능하게 되기 때문에, 소비 전력을 저감할 수 있다. 예를 들어, 고순도화되어 오프 전류가 1×10-21A 이하, 바람직하게는 1×10-24A 이하로 된 산화물 반도체막이 포함된 트랜지스터를 적용함으로써, 전력을 공급하지 않고서 수 일 내지 수십 년 동안 데이터를 캐패시터 C에 유지하는 것이 가능하게 된다.
이상과 같이, 본 발명의 실시 형태에 따른 트랜지스터를 적용함으로써, 신뢰성이 높고 소비 전력이 작은 반도체 기억 장치를 얻을 수 있다.
이어서, 실시 형태 1 또는 2에서 설명한 트랜지스터를 적용한 불휘발성 메모리에 대해서 도 9의 (a) 및 (b)를 참조하여 설명한다.
도 9의 (a)는 불휘발성 메모리의 회로도이다. 이 불휘발성 메모리는 트랜지스터 Tr_1, 트랜지스터 Tr_1의 게이트와 접속하는 워드선 WL_1, 트랜지스터 Tr_1의 소스와 접속하는 소스선 SL_1, 트랜지스터 Tr_2, 트랜지스터 Tr_2의 소스와 접속하는 소스선 SL_2, 트랜지스터 Tr_2의 드레인과 접속하는 드레인 배선 DL_2, 캐패시터 C, 캐패시터 C의 한 단자와 접속하는 용량 배선 CL, 및 캐패시터 C의 다른 단자, 트랜지스터 Tr_1의 드레인 및 트랜지스터 Tr_2의 게이트와 접속하는 노드 N을 포함한다.
본 실시 형태에서 설명하는 불휘발성 메모리는 노드 N의 전위에 따라 트랜지스터 Tr_2의 임계값 전압이 변동하는 것을 이용한 것이다. 도 9의 (b)는 용량 배선 CL의 전위 VCL과 트랜지스터 Tr_2를 흐르는 드레인 전류 Ids_2 간의 관계를 도시한다.
노드 N의 전위는 트랜지스터 Tr_1을 통하여 캐패시터 C에 전하를 축적 또는 방출함으로써 조정될 수 있다. 예를 들어, 소스선 SL_1의 전위를 VDD로 설정한다. 이 경우에, 워드선 WL_1의 전위를 트랜지스터 Tr_1의 임계값 전압 Vth에 VDD를 첨가하여 얻은 전위 이상으로 설정할 때, 노드 N의 전위를 HIGH로 할 수 있다. 또한, 워드선 WL_1의 전위를 트랜지스터 Tr_1의 임계값 전압 Vth 이하로 설정할 때, 노드 N의 전위를 LOW로 할 수 있다.
그러므로, VCL-Ids_2 커브(N=LOW)와 VCL-Ids_2 커브(N=HIGH) 중 어느 하나를 얻는다. 즉, N=LOW일 때, VCL=0V에서 Ids_2는 작기 때문에; 데이터 0이 기억된다. 또한, N=HIGH일 때, VCL=0V에서 Ids_2는 크기 때문에; 데이터 1이 기억된다. 이와 같이 하여, 데이터를 기억할 수 있다.
여기서, 트랜지스터 Tr_1에 실시 형태 1 또는 2에서 설명한 트랜지스터를 적용한다. 트랜지스터의 오프 전류를 매우 작게 할 수 있기 때문에, 캐패시터 C에 축적된 전하가 트랜지스터 Tr_1을 통해서 의도하지 않게 누설하는 것을 억제할 수 있다. 결과적으로, 장기간 동안 데이터를 유지할 수 있다. 또한, 본 발명의 실시 형태에 따른 트랜지스터 Tr_1의 임계값 전압이 제어되기 때문에, 기입에 필요한 전압을 저감하는 것이 가능하게 되므로, 플래시 메모리 등과 비교해서 소비 전력을 저감할 수 있다.
트랜지스터 Tr_2에 실시 형태 1 또는 2에서 설명한 트랜지스터를 적용할 수 있다는 점에 주목한다.
이어서, 도 9의 (a)에 나타낸 불휘발성 메모리에 있어서 캐패시터 C가 없는 구성에 대해서 도 10을 참조하여 설명한다.
도 10은 불휘발성 메모리의 회로도이다. 이 불휘발성 메모리는 트랜지스터 Tr_1, 트랜지스터 Tr_1의 게이트와 접속하는 워드선 WL_1, 트랜지스터 Tr_1의 소스와 접속하는 소스선 SL_1, 트랜지스터 Tr_2, 트랜지스터 Tr_2의 소스와 접속하는 소스선 SL_2, 트랜지스터 Tr_2의 드레인과 접속하는 드레인 배선 DL_2, 및 트랜지스터 Tr_1의 드레인과 접속하는 트랜지스터 Tr_2의 게이트를 포함한다.
트랜지스터 Tr_1에 오프 전류가 작은 트랜지스터를 사용하는 경우에, 캐패시터 C 없이 트랜지스터 Tr_1의 드레인과 트랜지스터 Tr_2의 게이트 사이에 전하를 유지할 수 있다. 캐패시터 C가 없는 구성이기 때문에, 메모리의 소면적화가 가능하게 되고, 캐패시터가 있는 구성과 비교하여 집적도를 더 높일 수 있다.
본 실시 형태에서는 배선을 4개 또는 5개 포함하는 불휘발성 메모리를 설명했지만, 불휘발성 메모리의 구성은 이것에 한정되지 않는다. 예를 들어, 하나의 배선이 소스선 SL_1과 드레인 배선 DL_2로서 기능하는 구성을 적용할 수 있다.
이상과 같이, 본 발명의 실시 형태에 따르면, 장기간 동안 신뢰성이 높고, 소비 전력이 작은 반도체 기억 장치를 얻을 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 5)
실시 형태 1 또는 2에서 설명한 트랜지스터를 CPU의 적어도 일부에 사용하여 중앙 처리 장치(CPU)를 구성할 수 있다.
도 11의 (a)는 CPU의 구체적인 구성을 도시하는 블록도이다. 도 11의 (a)에 나타내는 CPU는 기판(1190) 위에 연산 장치(ALU)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기입가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 포함한다. 기판(1190)으로서 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 각각 별도의 칩에 설치할 수 있다. 물론, 도 11의 (a)에 나타내는 CPU는 그 구성을 간략화한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다양한 구성을 가질 수 있다.
버스 인터페이스(1198)를 통해서 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 다음, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코드된 명령에 따라 각종 제어를 행한다. 구체적으로, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안에, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선 순위 또는 마스크 상태에 기초하여 판단하고, 그 요구를 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터/로 데이터의 판독/기입을 행한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1에 기초하여 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 포함하고, 클록 신호 CLK2를 상기 회로에 공급한다.
도 11의 (a)에 나타내는 CPU에서는, 레지스터(1196)에 기억 소자가 설치된다. 레지스터(1196)에 설치된 기억 소자로서는 실시 형태 4에서 설명한 반도체 기억 장치를 사용할 수 있다.
도 11의 (a)에 나타내는 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에 데이터를 유지하는 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함된 기억 소자에 위상 반전 소자 또는 용량 소자 중 어느 것에 의해 데이터를 유지할 것인지를 선택한다. 위상 반전 소자에 의한 데이터의 유지가 선택될 때, 레지스터(1196) 내의 기억 소자에 전원 전압이 공급된다. 용량 소자에 의한 데이터의 유지가 선택될 때, 용량 소자에의 데이터의 재기입이 행해지고, 레지스터(1196) 내의 기억 소자에의 전원 전압의 공급을 정지할 수 있다.
전원 전압의 공급은 도 11의 (b) 또는 도 11의 (c)에 도시한 바와 같이, 기억 소자군과 전원 전위 VDD 또는 전원 전위 VSS가 부여되는 노드 간에 스위칭 소자를 설치함으로써 정지될 수 있다. 도 11의 (b) 및 (c)의 회로에 대해 이하에 설명한다.
도 11의 (b) 및 도 11의 (c)는 각각 기억 소자에의 전원 전위의 공급을 제어하는 스위칭 소자로서 실시 형태 1 또는 2에서 설명한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 나타낸다.
도 11의 (b)에 나타내는 기억 장치는 스위칭 소자(1141) 및 복수의 기억 소자(1142)를 포함하는 기억 소자군(1143)을 포함한다. 구체적으로, 각 기억 소자(1142)로서는, 실시 형태 4에서 설명한 기억 소자를 사용할 수 있다. 기억 소자군(1143)에 포함된 각 기억 소자(1142)에는 스위칭 소자(1141)를 통하여 하이 레벨의 전원 전위 VDD가 공급된다. 또한, 기억 소자군(1143)에 포함된 각 기억 소자(1142)에는 신호 IN의 전위 및 로우 레벨의 전원 전위 VSS가 공급된다.
도 11의 (b)에서는, 스위칭 소자(1141)로서 실시 형태 1 또는 2에서 설명한 트랜지스터를 사용하고 있고, 이 트랜지스터의 스위칭은 그 게이트 전극에 부여되는 신호 SigA에 의해 제어된다.
도 11의 (b)는 스위칭 소자(1141)가 트랜지스터를 하나만 포함하는 구성을 나타내고 있지만, 이에 한정되지 않고, 스위칭 소자(1141)는 복수의 트랜지스터를 포함할 수 있다는 점에 주목한다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 포함하는 경우에, 복수의 트랜지스터는 서로 병렬로, 직렬로, 또는 직렬 접속과 병렬 접속이 조합되어서 접속될 수 있다.
도 11의 (b)에서는 스위칭 소자(1141)에 의해 기억 소자군(1143)에 포함된 각 기억 소자(1142)에의 하이 레벨의 전원 전위 VDD의 공급이 제어되지만, 스위칭 소자(1141)에 의해 로우 레벨의 전원 전위 VSS의 공급이 제어될 수 있다.
도 11의 (c)에는, 기억 소자군(1143)에 포함된 각 기억 소자(1142)에 스위칭 소자(1141)를 통하여 로우 레벨의 전원 전위 VSS가 공급되는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해 기억 소자군(1143)에 포함된 각 기억 소자(1142)에의 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
기억 소자군과 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 간에 스위칭 소자를 설치하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하고; 따라서, 소비 전력의 저감을 행할 수 있다. 예를 들어, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치에의 데이터의 입력을 하지 않는 동안에, CPU의 동작을 정지할 수 있으므로, 소비 전력을 저감할 수 있다.
CPU가 예로서 주어졌지만, 트랜지스터는 디지털 신호 처리기(DSP), 커스텀 LSI, 필드 프로그래머블 게이트 어레이(FPGA) 등의 LSI에도 응용가능하다.
본 실시 형태는 상기 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 1 내지 5 중 어느 하나를 적용한 전자 기기의 예에 대해서 설명한다.
도 12의 (a)는 휴대형 정보 단말기를 도시한다. 휴대형 정보 단말기는 하우징(9300), 버튼(9301), 마이크로폰(9302), 표시부(9303), 스피커(9304), 및 카메라(9305)를 포함하고, 이동 전화기로서의 기능을 갖는다. 표시부(9303) 및 카메라(9305)에 실시 형태 3에서 설명한 액정 표시 장치를 적용할 수 있다. 도시하지 않지만, 본체 내부에 있는 연산 장치, 무선 회로, 또는 기억 회로에 실시 형태 4 또는 5에서 설명한 반도체 장치를 적용할 수 있다.
도 12의 (b)는 하우징(9310) 및 표시부(9311)를 포함하는 디스플레이를 도시한다. 표시부(9311)에 실시 형태 3에서 설명한 액정 표시 장치를 적용할 수 있다. 실시 형태 3에서 설명한 액정 표시 장치를 적용할 때, 표시부(9311)의 크기를 크게 하는 경우에도 표시 품질이 높은 디스플레이가 제공될 수 있다.
도 12의 (c)는 디지털 스틸 카메라를 도시한다. 디지털 스틸 카메라는 하우징(9320), 버튼(9321), 마이크로폰(9322), 및 표시부(9323)를 포함한다. 표시부(9323)에 실시 형태 3에서 설명한 액정 표시 장치를 적용할 수 있다. 도시하지 않지만, 기억 회로 또는 이미지 센서에 실시 형태 4 또는 5에서 설명한 반도체 장치를 적용할 수 있다.
본 실시 형태에 따르면, 전자 기기의 비용을 내릴 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 실시 형태들에 따른 트랜지스터의 전기 특성, 및 트랜지스터에 포함된 산화물 반도체막의 TDS 스펙트럼, 투과율, 반사율, 및 X선 회절(XRD) 스펙트럼을 도 13의 (a) 및 (b), 도 14의 (a) 및 (b), 도 15의 (a) 및 (b), 도 16의 (a) 및 (b), 도 17의 (a) 및 (b), 도 18의 (a) 및 (b), 도 19의 (a) 및 (b), 도 20의 (a) 및 (b), 및 도 21의 (a) 및 (b)를 참조하여 설명한다. 또한, 트랜지스터에 포함된 산화물 반도체막의 RBS 및 Hall 효과 측정의 결과를 표 1 내지 표 3에 나타낸다.
트랜지스터를 이하의 방법으로 제작했다.
우선, 유리 기판 위에, 플라즈마 CVD법에 의해 하지 절연막으로서 산화 질화 실리콘막을 100nm의 두께로 성막했다.
이어서, 스퍼터링법에 의해 텅스텐막을 150nm의 두께로 성막하고 가공하여 게이트 전극을 형성했다.
이어서, 플라즈마 CVD법에 의해 하지 절연막 및 게이트 전극을 덮는 게이트 절연막을 성막했다.
그 후, 스퍼터링법에 의해 티타늄막을 100nm의 두께로 성막하고 가공하여 소스 전극 및 드레인 전극을 형성했다.
다음에, 스퍼터링법에 의해 p형 산화물 반도체 재료인 NiO를 포함하는 n형 산화물 반도체막인 In-Sn-Si-O막을 성막하고 가공하여 채널 영역을 포함하는 산화물 반도체막을 형성했다. In-Sn-Si-O막은 In-Sn-Si-O 타겟(몰수비 In2O3:SnO2:SiO2=24:5:21이고 직경 8인치 원형)을 사용하고 성막 시에 타겟 위에 NiO의 소결체를 설치하는 방식으로 성막했다. 다른 성막 조건은 다음과 같다: 성막 가스로서 유량 10sccm의 Ar 및 유량 5sccm의 O2를 사용하고, 타겟-기판 간 거리를 170mm, 성막 전력을 0.5kW로 했다. 표 1은 이렇게 해서 각각 성막된 산화물 반도체막의 단일 막에서의 RBS 조성 평가 결과를 나타낸다. 샘플 1 내지 4는 타겟 위의 NiO의 소결체의 설치량이 서로 다르다. 분석을 쉽게 행하기 위해 실리콘 웨이퍼 위에 산화물 반도체막을 각각 성막했다는 점에 주목한다. In과 Sn은 RBS에서 분리가 곤란하기 때문에, 이들은 In + Sn으로서 나타낸다.
Figure pct00001
이어서, 유리 기판을 전기로에서 대기 분위기(체적비: N2: O2 = 80:20)에서 1시간 동안 350℃로 가열 처리했다.
이상의 공정을 통하여, 보텀-게이트 보텀-콘택트 구조의 트랜지스터를 제작했다.
도 13의 (a) 및 (b), 및 도 14의 (a) 및 (b)에 각각 샘플 1, 2, 3, 및 4의 산화물 반도체막을 포함하는 트랜지스터의 드레인 전류(Ids)-게이트 전압(Vgs) 커브를 나타낸다. 드레인 전압 Vds는 3V, 채널 길이(L)는 20μm, 및 채널 폭(W)은 20μm인 조건하에서 기판 면에서의 15 포인트를 측정했다.
얻어진 Ids-Vgs 커브로부터, 샘플 1의 산화물 반도체막을 사용한 경우의 평균 임계값 전압은 0.41V, 샘플 2의 산화물 반도체막을 사용한 경우의 평균 임계값 전압은 0.82V, 및 샘플 3의 산화물 반도체막을 사용한 경우의 평균 임계값 전압은 1.54V가 된 것을 알았다. 샘플 4의 산화물 반도체막을 사용한 경우에는, 이 측정 범위에서 트랜지스터 특성이 얻어지지 않았다. 이상의 결과로부터, n형 산화물 반도체막에 p형 산화물 반도체 재료인 NiO를 포함시킬 때 트랜지스터의 임계값 전압을 제어할 수 있다는 것과 Ni가 8.8 원자% 이상 포함될 때, 트랜지스터 특성이 얻어지지 않았다는 것을 알았다.
이어서, 트랜지스터에 사용한 산화물 반도체막의 단일 막에서의 물성을 각각 평가했다.
도 15의 (a) 및 (b)는 유리 위에 형성한 샘플 1 및 4에 해당하는 산화물 반도체막의 M/z=18의 TDS 스펙트럼을 나타낸다. 도 15의 (a)에 샘플 1의 TDS 스펙트럼을 나타내고 도 15의 (b)에 샘플 4의 TDS 스펙트럼을 나타낸다. 샘플 1은 70℃ 내지 100℃의 범위에서 피크 1과 340℃ 내지 380℃의 범위에서 피크 2를 가졌다. 샘플 4는 샘플 1과 마찬가지인 온도 범위에서 피크 1을 가졌지만, 피크 2는 측정 범위 밖인 380℃ 이상의 온도 범위에 존재하는 것으로 추측되었다. 즉, 샘플 1 및 4에 대해 동일한 조건하에서 가열 처리가 행해질 때 샘플 1과 비교하여 샘플 4에서 M/z=18에 해당하는 H2O 등의 탈리가 일어나기 어렵다. 이 현상은 샘플 4에 포함되는 p형 산화물 반도체 재료인 NiO에 기인한다.
도 16의 (a) 및 (b), 도 17의 (a) 및 (b), 도 18의 (a) 및 (b), 도 19의 (a) 및 (b)는 각각 샘플 1 내지 4에 해당하는 산화물 반도체막의 투과율 및 반사율을 나타낸다. 투과율 및 반사율의 측정은 가부시끼가이샤 히다찌 하이테크놀러지즈(Hitachi High-Technologies Corporation)제 U-4000, 분광 광도계를 사용했다. 도 16의 (a) 및 (b)는 샘플 1의 투과율 및 반사율을 나타낸다. 도 17의 (a) 및 (b)는 샘플 2의 투과율 및 반사율을 나타낸다. 도 18의 (a) 및 (b)는 샘플 3의 투과율 및 반사율을 나타낸다. 도 19의 (a) 및 (b)는 샘플 4의 투과율 및 반사율을 나타낸다. 각 샘플은 모두 가시광 영역에서 높은 투과율을 갖고 투명한 것을 알았다.
또한, NiO의 비율이 증가하면, 서서히 단파장 영역(400nm 부근)의 투과율이 저하하는 것을 알았다.
도 20의 (a) 및 (b) 및 도 21의 (a) 및 (b)는 유리 기판 위에 형성한 샘플 1 내지 4에 해당하는 산화물 반도체막의 XRD 스펙트럼을 나타낸다. XRD 스펙트럼의 측정은 Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 사용했다. 도 20의 (a) 및 (b) 및 도 21의 (a) 및 (b)는 각각 샘플 1, 2, 3, 및 4의 XRD 스펙트럼을 나타낸다. 각 그래프에서, 실선(3001)은 성막 후에 가열 처리 등을 행하지 않은 산화물 반도체막(as-depo)을 나타내고, 실선(3002)은 성막 후에 질소 분위기에서 250℃로 가열 처리한 산화물 반도체막을 나타내고, 실선(3003)은 성막 후에 질소 분위기에서 350℃로 가열 처리한 산화물 반도체막을 나타내고, 실선(3004)은 성막 후에 질소 분위기에서 450℃로 가열 처리한 산화물 반도체막을 나타낸다. 도 20의 (a) 및 (b) 및 도 21의 (a) 및 (b)로부터 어느 쪽의 샘플도 상술한 가열 처리에 의한 결정화는 보이지 않고 모두 비정질인 것을 알았다.
표 2 및 표 3은 유리 기판 위에 형성한 샘플 1 내지 4에 해당하는 산화물 반도체막의 Hall 효과 측정에 의해 각각 얻어진 캐리어 밀도 및 Hall 이동도를 나타낸다. Hall 효과 측정은 가부시끼가이샤 도요테크니카(TOYO Corporation)제 ResiTest8300 시리즈를 사용했다. 본 실시예에서는, 샘플 1 내지 4를 성막 후에 질소 분위기에서 250℃, 350℃, 또는 450℃로 가열 처리를 행한 것도 평가했다. Hall 효과 측정 장치의 성능상 도전율이 매우 낮은 샘플은 평가할 수 없었다는(표에서는 "-"로 나타냄) 점에 주목한다.
Figure pct00002
Figure pct00003
표 2는 p형 산화물 반도체 재료인 NiO의 비율이 증가함에 따라 산화물 반도체막의 캐리어(전자) 밀도가 저감해 가는 경향과 성막 후의 가열 처리의 온도가 높아짐에 따라 산화물 반도체막의 캐리어 밀도가 증가해 가는 경향을 보인다.
표 3은 산화물 반도체막의 Hall 이동도는 0.9 내지 2.5㎠/Vs의 범위이었다는 것을 보인다.
100: 기판, 104: 게이트 전극, 106: 산화물 반도체막, 112: 게이트 절연막, 116: 한 쌍의 전극, 118: 층간 절연막, 200: 화소, 206: 산화물 반도체막, 210: 액정 소자, 216: 한 쌍의 전극, 218: 층간 절연막, 220: 캐패시터, 230: 트랜지스터, 302: 하지 절연막, 304: 게이트 전극, 306: 산화물 반도체막, 312: 게이트 절연막, 316: 한 쌍의 전극, 404: 게이트 전극, 406: 산화물 반도체막, 412: 게이트 절연막, 416: 한 쌍의 전극, 504: 게이트 전극, 506: 산화물 반도체막, 512: 게이트 절연막, 516: 한 쌍의 전극, 518: 층간 절연막, 521: 영역, 526: 영역, 604: 게이트 전극, 606: 산화물 반도체막, 612: 게이트 절연막, 616: 한 쌍의 전극, 618: 층간 절연막, 621: 영역, 626: 영역, 1141: 스위칭 소자, 1142: 기억 소자, 1143: 기억 소자군, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 3001: 실선, 3002: 실선, 3003: 실선, 3004: 실선, 9300: 하우징, 9301: 버튼, 9302: 마이크로폰, 9303: 표시부, 9304: 스피커, 9305: 카메라, 9310: 하우징, 9311: 표시부, 9320: 하우징, 9321: 버튼, 9322: 마이크로폰, 9323: 표시부
본 출원은 그 전체 내용이 본 명세서에 참고로 포함되는, 2011년 1월 27일자 일본 특허청에 출원된 일본 특허 출원 제2011-014652호에 기초한 것이다.

Claims (30)

  1. 게이트 전극;
    게이트 절연막;
    한 쌍의 전극; 및
    상기 게이트 절연막을 개재하여 상기 게이트 전극과 중첩하고 상기 한 쌍의 전극과 접하는 n형 산화물 반도체막을 포함하고,
    상기 n형 산화물 반도체막은 p형 산화물 반도체 재료를 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 n형 산화물 반도체막에 대한 상기 p형 산화물 반도체 재료의 원자수비는 0.001 이상 0.15 이하인, 반도체 장치.
  3. 제2항에 있어서,
    상기 n형 산화물 반도체막은 절연체 재료를 더 포함하고,
    상기 n형 산화물 반도체막에 대한 상기 절연체 재료의 원자수비는 0.01 이상 0.2 이하인, 반도체 장치.
  4. 제3항에 있어서,
    상기 절연체 재료는 산화 실리콘 및 산화 게르마늄 중 적어도 하나를 포함하는, 반도체 장치.
  5. 제1항에 있어서, 상기 n형 산화물 반도체막은 In, Ga, Zn, 및 Sn으로부터 선택된 2종 이상의 원소를 포함하는, 반도체 장치.
  6. 제1항에 있어서, 상기 p형 산화물 반도체 재료는 Ni, La, Sr, Nd, Na, 및 Cu 중 적어도 하나를 포함하는, 반도체 장치.
  7. 제1항에 있어서, 상기 n형 산화물 반도체막은 비정질인, 반도체 장치.
  8. 제1항에 있어서,
    상기 n형 산화물 반도체막은 절연체 재료를 더 포함하고,
    상기 n형 산화물 반도체막에 대한 상기 절연체 재료의 원자수비는 0.01 이상 0.2 이하인, 반도체 장치.
  9. 제8항에 있어서,
    상기 절연체 재료는 산화 실리콘 및 산화 게르마늄 중 적어도 하나를 포함하는, 반도체 장치.
  10. 제1항에 있어서, 상기 p형 산화물 반도체 재료는 상기 n형 산화물 반도체막을 형성할 때에 상기 n형 산화물 반도체막에 포함되는, 반도체 장치.
  11. 게이트 전극;
    게이트 절연막;
    한 쌍의 전극; 및
    상기 게이트 절연막을 개재하여 상기 게이트 전극과 중첩하고 상기 한 쌍의 전극과 접하는 n형 산화물 반도체막을 포함하고,
    상기 n형 산화물 반도체막은 p형 산화물 반도체 재료를 포함하고,
    상기 한 쌍의 전극은 상기 n형 산화물 반도체막의 상면과 직접 접하는, 반도체 장치.
  12. 제11항에 있어서, 상기 n형 산화물 반도체막에 대한 상기 p형 산화물 반도체 재료의 원자수비는 0.001 이상 0.15 이하인, 반도체 장치.
  13. 제12항에 있어서,
    상기 n형 산화물 반도체막은 절연체 재료를 더 포함하고,
    상기 n형 산화물 반도체막에 대한 상기 절연체 재료의 원자수비는 0.01 이상 0.2 이하인, 반도체 장치.
  14. 제13항에 있어서,
    상기 절연체 재료는 산화 실리콘 및 산화 게르마늄 중 적어도 하나를 포함하는, 반도체 장치.
  15. 제11항에 있어서, 상기 n형 산화물 반도체막은 In, Ga, Zn, 및 Sn으로부터 선택된 2종 이상의 원소를 포함하는, 반도체 장치.
  16. 제11항에 있어서, 상기 p형 산화물 반도체 재료는 Ni, La, Sr, Nd, Na, 및 Cu 중 적어도 하나를 포함하는, 반도체 장치.
  17. 제11항에 있어서, 상기 n형 산화물 반도체막은 비정질인, 반도체 장치.
  18. 제11항에 있어서,
    상기 n형 산화물 반도체막은 절연체 재료를 더 포함하고,
    상기 n형 산화물 반도체막에 대한 상기 절연체 재료의 원자수비는 0.01 이상 0.2 이하인, 반도체 장치.
  19. 제18항에 있어서,
    상기 절연체 재료는 산화 실리콘 및 산화 게르마늄 중 적어도 하나를 포함하는, 반도체 장치.
  20. 제11항에 있어서, 상기 p형 산화물 반도체 재료는 상기 n형 산화물 반도체막을 형성할 때에 상기 n형 산화물 반도체막에 포함되는, 반도체 장치.
  21. 게이트 전극;
    게이트 절연막;
    한 쌍의 전극; 및
    상기 게이트 절연막을 개재하여 상기 게이트 전극과 중첩하고 상기 한 쌍의 전극과 접하는 n형 산화물 반도체막을 포함하고,
    상기 n형 산화물 반도체막은 p형 산화물 반도체 재료를 포함하고,
    상기 한 쌍의 전극은 상기 n형 산화물 반도체막의 상면과 직접 접하고,
    상기 게이트 절연막은 상기 n형 산화물 반도체막의 하면과 직접 접하는, 반도체 장치.
  22. 제21항에 있어서, 상기 n형 산화물 반도체막에 대한 상기 p형 산화물 반도체 재료의 원자수비는 0.001 이상 0.15 이하인, 반도체 장치.
  23. 제22항에 있어서,
    상기 n형 산화물 반도체막은 절연체 재료를 더 포함하고,
    상기 n형 산화물 반도체막에 대한 상기 절연체 재료의 원자수비는 0.01 이상 0.2 이하인, 반도체 장치.
  24. 제23항에 있어서,
    상기 절연체 재료는 산화 실리콘 및 산화 게르마늄 중 적어도 하나를 포함하는, 반도체 장치.
  25. 제21항에 있어서, 상기 n형 산화물 반도체막은 In, Ga, Zn, 및 Sn으로부터 선택된 2종 이상의 원소를 포함하는, 반도체 장치.
  26. 제21항에 있어서, 상기 p형 산화물 반도체 재료는 Ni, La, Sr, Nd, Na, 및 Cu 중 적어도 하나를 포함하는, 반도체 장치.
  27. 제21항에 있어서, 상기 n형 산화물 반도체막은 비정질인, 반도체 장치.
  28. 제21항에 있어서,
    상기 n형 산화물 반도체막은 절연체 재료를 더 포함하고,
    상기 n형 산화물 반도체막에 대한 상기 절연체 재료의 원자수비는 0.01 이상 0.2 이하인, 반도체 장치.
  29. 제28항에 있어서,
    상기 절연체 재료는 산화 실리콘 및 산화 게르마늄 중 적어도 하나를 포함하는, 반도체 장치.
  30. 제21항에 있어서, 상기 p형 산화물 반도체 재료는 상기 n형 산화물 반도체막을 형성할 때에 상기 n형 산화물 반도체막에 포함되는, 반도체 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150108168A (ko) * 2014-03-17 2015-09-25 경희대학교 산학협력단 갈륨을 포함하는 p형 비정질 산화물 반도체, 및 이의 제조방법
JP2019165192A (ja) * 2018-03-20 2019-09-26 シャープ株式会社 アクティブマトリクス基板
US10797192B2 (en) 2014-03-17 2020-10-06 University-Industry Cooperation Group Of Kyung Hee University P-type amorphous oxide semiconductor including gallium, method of manufacturing same, and solar cell including same and method of manufacturing said solar cell

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786793B2 (en) * 2012-03-29 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer including regions with different concentrations of resistance-reducing elements
KR102211596B1 (ko) * 2012-12-28 2021-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
US9985139B2 (en) 2014-11-12 2018-05-29 Qualcomm Incorporated Hydrogenated p-channel metal oxide semiconductor thin film transistors
US9685542B2 (en) 2014-12-30 2017-06-20 Qualcomm Incorporated Atomic layer deposition of P-type oxide semiconductor thin films
US9647135B2 (en) * 2015-01-22 2017-05-09 Snaptrack, Inc. Tin based p-type oxide semiconductor and thin film transistor applications
JP2016219483A (ja) * 2015-05-15 2016-12-22 株式会社半導体エネルギー研究所 半導体装置
JP7037145B2 (ja) * 2017-03-02 2022-03-16 大阪ガスケミカル株式会社 フルオレン化合物を含有する発光体
CN107919400B (zh) * 2017-10-09 2020-10-02 上海集成电路研发中心有限公司 一种InSe晶体管及其制备方法
US10756116B2 (en) 2018-03-20 2020-08-25 Sharp Kabushiki Kaisha Active matrix substrate having thin film transistors that each include copper gate electrode and oxide semiconductor layer
EP4270478A4 (en) * 2022-03-15 2023-11-22 Changxin Memory Technologies, Inc. MEMORY AND ASSOCIATED PREPARATION METHOD

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5614727A (en) 1995-06-06 1997-03-25 International Business Machines Corporation Thin film diode having large current capability with low turn-on voltages for integrated devices
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP5220409B2 (ja) * 2004-07-23 2013-06-26 三星電子株式会社 トップエミット型窒化物系発光素子の製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5105044B2 (ja) * 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466939B2 (ja) 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
US8748879B2 (en) * 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
EP2183780A4 (en) * 2007-08-02 2010-07-28 Applied Materials Inc THIN FILM TRANSISTORS WITH THIN FILM SEMICONDUCTOR MATERIALS
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101513601B1 (ko) * 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
WO2010024034A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 スパッタリングターゲット及びそれからなる酸化物半導体薄膜
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010047217A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI535037B (zh) 2008-11-07 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP2010123836A (ja) * 2008-11-21 2010-06-03 Idemitsu Kosan Co Ltd Ｉｎ−Ｓｎ−Ｌｎ系半導体膜を有する薄膜トランジスタ
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2010219214A (ja) * 2009-03-16 2010-09-30 Idemitsu Kosan Co Ltd 半導体薄膜の製造方法、及び該半導体薄膜を備える薄膜トランジスタ
JP2010267881A (ja) * 2009-05-15 2010-11-25 Panasonic Corp 電界効果トランジスタ及びその製造方法
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150108168A (ko) * 2014-03-17 2015-09-25 경희대학교 산학협력단 갈륨을 포함하는 p형 비정질 산화물 반도체, 및 이의 제조방법
US10797192B2 (en) 2014-03-17 2020-10-06 University-Industry Cooperation Group Of Kyung Hee University P-type amorphous oxide semiconductor including gallium, method of manufacturing same, and solar cell including same and method of manufacturing said solar cell
JP2019165192A (ja) * 2018-03-20 2019-09-26 シャープ株式会社 アクティブマトリクス基板

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