KR20090004500A - Display device and manufacturing method thereof - Google Patents

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KR20090004500A
KR20090004500A KR1020080053012A KR20080053012A KR20090004500A KR 20090004500 A KR20090004500 A KR 20090004500A KR 1020080053012 A KR1020080053012 A KR 1020080053012A KR 20080053012 A KR20080053012 A KR 20080053012A KR 20090004500 A KR20090004500 A KR 20090004500A
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KR1020080053012A
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타쿠지 이마무라
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미쓰비시덴키 가부시키가이샤
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Abstract

유기 EL표시장치 형성 시, 사진제판공정을 삭감한 표시장치를 제공한다. 본 발명의 일 양태에 따른 표시장치는, 절연성 기판(1) 위에 형성된 소스 영역(3a)/드레인 영역(3b)을 갖는 다결정 실리콘 막(3)과, 소스 영역(3a)/드레인 영역(3b) 위에 접촉하도록 형성된 제１ 메탈막 4a와, 제１ 메탈막 4a위에 형성된 게이트 절연막(5)과, 게이트 절연막(5) 위에 형성된 게이트 전극(6a)과, 게이트 전극(6a) 위에 형성된 층간 절연막(7)과, 층간 절연막(7)을 피복하는 패시베이션 막(8)과, 패시베이션 막(8) 위에 형성되어, 층간 절연막(7), 패시베이션 막(8) 및 게이트 절연막(5)에 관통하여 설치된 콘택홀(9)을 통해 다결정 실리콘막(3)과 접속된 신호 배선을 구비한다.Provided is a display device in which a photolithography process is reduced when forming an organic EL display device. A display device according to an aspect of the present invention includes a polycrystalline silicon film 3 having a source region 3a / a drain region 3b formed on an insulating substrate 1, and a source region 3a / drain region 3b. The first metal film 4a formed to be in contact therewith, the gate insulating film 5 formed on the first metal film 4a, the gate electrode 6a formed on the gate insulating film 5, and the interlayer insulating film 7 formed on the gate electrode 6a. ), A passivation film 8 covering the interlayer insulating film 7, and a contact hole formed on the passivation film 8 and penetrating the interlayer insulating film 7, the passivation film 8, and the gate insulating film 5. A signal wiring connected to the polycrystalline silicon film 3 through (9) is provided.

Description

표시장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}Display device and manufacturing method thereof {DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은, 표시장치 및 그 제조 방법에 관한 것으로, 특히 박막트랜지스터를 갖는 표시장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device and a manufacturing method thereof, and more particularly to a display device having a thin film transistor and a manufacturing method thereof.

종래, 표시장치의 일종으로서 유기 EL표시장치가 있다. 유기 EL표시장치는, EL소자와 같은 발광체를 화소부에 사용하고 있다. 유기 EL소자는, EL층과, EL층을 상하로부터 끼우는 전극을 갖고 있다. 유기 EL표시장치는, EL층을 상하로부터 끼우는 전극 사이에 전류를 흐르게 함으로써 EL층을 발광시키는 것이다. 박형 패널로서 최근 널리 이용되고 있는 액정표시장치와는 달리, 유기 EL표시장치는 자발광형의 표시장치다. 이 때문에, 유기 EL표시장치는, 콘트라스트나 시야각 의존성, 응답 속도 등에 있어서, 액정표시장치보다도 뛰어나, 고성능 표시장치로서 적용이 확대되고 있다.Conventionally, there is an organic EL display device as a kind of display device. The organic EL display device uses a light emitting unit such as an EL element in the pixel portion. The organic EL element has an EL layer and electrodes which sandwich the EL layer from above and below. The organic EL display device causes the EL layer to emit light by allowing a current to flow between the electrodes sandwiching the EL layer from above and below. Unlike the liquid crystal display device which has been widely used recently as a thin panel, the organic EL display device is a self-luminous display device. For this reason, the organic EL display device is superior to the liquid crystal display device in contrast, viewing angle dependence, response speed, and the like, and its application is expanding as a high performance display device.

이러한 유기 EL표시장치에 있어서, EL층에 흐르는 전류를 제어하기 위해, 화소 내에 신호 처리 회로가 내장된 액티브형 유기 EL표시장치가 개발되고 있다. EL층으로의 전류를 제어하는 화소신호 처리회로에는, 비정질 실리콘(아모퍼스 실리콘:a-Si)박막이나 다결정 실리콘(폴리실리콘:p-Si)박막 등의 반도체막이 이용된 박막트랜지스터가 이용되고 있다. 이들의 박막트랜지스터는, 반도체층보다도 아래에 게이트 전극이 형성된 역 스태거형이나, 반도체층보다도 위에 게이트 전극이 형성된 톱 게이트형 등의 종류가 있다. 이들의 박막트랜지스터는, 표시장치의 용도나 성능에 의해 적절히 선택된다. In such an organic EL display device, in order to control the current flowing through the EL layer, an active organic EL display device in which a signal processing circuit is incorporated in a pixel has been developed. As a pixel signal processing circuit for controlling the current to the EL layer, a thin film transistor using a semiconductor film such as an amorphous silicon (amorphous silicon: a-Si) thin film or a polycrystalline silicon (polysilicon: p-Si) thin film is used. . These thin film transistors may be of an inverse stagger type in which a gate electrode is formed below the semiconductor layer, or a top gate type in which the gate electrode is formed above the semiconductor layer. These thin film transistors are appropriately selected depending on the use and performance of the display device.

액티브형 유기 EL표시장치에 있어서는, 다결정 실리콘 막을 사용한 박막트랜지스터가 널리 이용되고 있다. 다결정 실리콘 TFT는 이동도가 높고, 장시간 전류를 흐르게 했을 때 발생하는 트랜지스터의 임계값 전압 시프트의 발생도 작다. 이 때문에, 다결정 실리콘 막을 사용한 박막트랜지스터는, 화소신호 처리회로를 제어하는 주변 회로부에도 적용되고 있다.In an active organic EL display device, a thin film transistor using a polycrystalline silicon film is widely used. The polycrystalline silicon TFT has high mobility and small threshold voltage shift of the transistor generated when a current flows for a long time. For this reason, the thin film transistor using the polycrystalline silicon film is also applied to the peripheral circuit part which controls a pixel signal processing circuit.

여기에서, 종래의 박막트랜지스터의 구조에 대해 도 7을 참조하여 설명한다. 도 7은, 종래의 박막트랜지스터의 구조를 나타내는 개략적인 단면도다. 도 7에 나타내는 바와 같이, 유리 기판 등의 절연성 기판(1) 위에는, SiN이나 SiO2 또는 그것들의 적층막으로 이루어지는 버퍼층(2)이 형성되어 있다. 버퍼층(2)위에는, 섬 모양으로 패터닝 된 다결정 실리콘 막(3)이 형성되어 있다(제1의 사진제판공정).Here, the structure of the conventional thin film transistor will be described with reference to FIG. 7 is a schematic cross-sectional view showing the structure of a conventional thin film transistor. As shown in Figure 7, formed on the insulating substrate 1, a buffer layer 2 made of SiN or SiO 2, or their lamination film it is formed such as a glass substrate. On the buffer layer 2, an island patterned polycrystalline silicon film 3 is formed (first photolithography step).

다결정 실리콘 막(3) 위에는, SiO2로 이루어지는 게이트 절연막(5)이 형성되어 있다. 또한, 게이트 절연막(5)을 형성한 후, 다결정 실리콘 막(3)으로 이루어지는 커패시터 전극(3d)에, 이온 주입법 혹은 이온 도핑법으로 제1 불순물의 도입이 행해진다(제2의 사진제판공정).On the polycrystalline silicon film 3, a gate insulating film 5 made of SiO 2 is formed. After the gate insulating film 5 is formed, the first impurity is introduced into the capacitor electrode 3d made of the polycrystalline silicon film 3 by an ion implantation method or an ion doping method (second photolithography step). .

제1 불순물 주입후, 게이트 절연막(5)위에 게이트 전극(6a)이 형성된다. 게이트 전극(6a) 형성후, 다결정 실리콘 막(3)의 소스 영역(3a)/드레인 영역(3b)이 되는 소정의 개소에 제2 및 제3의 불순물 도입이 행해진다. 또한, NMOS, PMOS의 각 게이트 전극(6a)을 마스크로서 사용하여 불순물의 도입을 행하는 것으로, 자기 정렬로 n형 소스/드레인 영역 및 p형 소스/드레인 영역을 형성할 수 있다. 또한 게이트 전극(6a)의 가공을 n형 트랜지스터용 게이트 전극과 p형 트랜지스터용 게이트 전극의 2회로 나누어 행함으로써, n형과 p형의 트랜지스터를 동일 기판 위에 나누어 만들 수 있다(제3, 제4의 사진제판공정).After the first impurity implantation, the gate electrode 6a is formed on the gate insulating film 5. After the gate electrode 6a is formed, the second and third impurities are introduced at predetermined positions serving as the source region 3a / drain region 3b of the polycrystalline silicon film 3. In addition, by introducing impurities using the gate electrodes 6a of NMOS and PMOS as masks, n-type source / drain regions and p-type source / drain regions can be formed by self alignment. In addition, by processing the gate electrode 6a by dividing the gate electrode for n-type transistor and the gate electrode for p-type transistor into two, the n-type and p-type transistors can be divided on the same substrate (third and fourth). Photo engraving process).

또한 박막트랜지스터의 신뢰성 향상을 위해, 저농도 불순물 영역을 형성한 LDD구조로 하는 경우도 있다. 저농도 불순물 영역의 형성 방법에는 몇 가지 방법이 있다. 일반적인 형성 방법으로서는, 게이트 전극(6a)을 형성한 후, 이 게이트 전극(6a)을 마스크로서, 다결정 실리콘 막에 저농도 불순물에 의해 제4 불순물 주입을 행한다. 다음에 게이트 전극(6a) 위에 이 게이트 전극(6a)으로부터 소정의 돌출을 갖는 상태의 레지스트 패턴을 사진제판에 의해 형성한다. 그 후에 제4 불순물 주입에 의해 불순물 농도가 높은 제2 불순물 주입을 행한다. 그리고, 제2 불순물 주입 완료후, 게이트 전극 위의 레지스트 패턴을 제거함으로써, 게이트 전극(6a)으로부터 튀어나온 레지스트 패턴 바로 아래에는 저농도 불순물 영역(LDD)이 형성된다. NMOS, PMOS 모두, LDD구조로 할 경우에는, 상기의 LDD 형성 프로세스를 NMOS, PMOS 각각에서 실시하면 된다(제5, 제6의 사진제판공정).In addition, in order to improve the reliability of the thin film transistor, an LDD structure in which low concentration impurity regions are formed may be employed. There are several methods for forming the low concentration impurity region. As a general formation method, after the gate electrode 6a is formed, the fourth impurity implantation is performed with low concentration impurities into the polycrystalline silicon film using the gate electrode 6a as a mask. Next, a resist pattern in a state having a predetermined protrusion from the gate electrode 6a is formed on the gate electrode 6a by photolithography. Thereafter, the second impurity implantation having a high impurity concentration is performed by the fourth impurity implantation. After the completion of the second impurity implantation, the resist pattern on the gate electrode is removed to form a low concentration impurity region LDD directly under the resist pattern protruding from the gate electrode 6a. In the case where both the NMOS and the PMOS have an LDD structure, the above-described LDD forming process may be performed in each of the NMOS and the PMOS (the fifth and sixth photolithography processes).

다결정 실리콘 막(3)으로의 불순물 주입후, 게이트 전극(6a)위에는 층간 절연막(7)이 형성된다. 그리고, 게이트 절연막(5) 및 층간 절연막(7)에 콘택홀(9)이 형성된다(제7의 사진제판공정). 이 콘택홀(9)은, 다결정 실리콘층(3)의 소스 영역(3a) 및 드레인 영역(3b)을 노출하도록 형성된다. 이들의 콘택홀을 통해 소스 영역(3a)에 접속되는 소스 전극, 또는 드레인 영역(3b)에 접속되는 드레인 전극을 포함하는 신호 배선(10)이 형성된다(제8의 사진제판공정).After impurity implantation into the polycrystalline silicon film 3, an interlayer insulating film 7 is formed on the gate electrode 6a. Then, contact holes 9 are formed in the gate insulating film 5 and the interlayer insulating film 7 (seventh photolithography process). The contact hole 9 is formed to expose the source region 3a and the drain region 3b of the polycrystalline silicon layer 3. Through these contact holes, a signal wiring 10 including a source electrode connected to the source region 3a or a drain electrode connected to the drain region 3b is formed (eighth photolithography process).

층간 절연막(7) 위에는 SiN으로 이루어지는 패시베이션 막(8)이 형성되고, 박막 트랜지스터가 구성된다. 패시베이션 막(8)에는, 후술하는 애노드 전극(13)과 신호 배선(10)을 접속하기 위한 스루홀이 형성되어 있다(제9의 사진제판공정).The passivation film 8 which consists of SiN is formed on the interlayer insulation film 7, and a thin film transistor is comprised. The passivation film 8 is provided with a through hole for connecting the anode electrode 13 and the signal wiring 10 which will be described later (ninth photolithography step).

스루홀 형성 후의 패시베이션 막(8)위에는 감광성을 갖는 아크릴 수지 혹은 폴리이미드 막으로 이루어지는 평탄화 막(11)이 형성되어, TFT 표면이 평탄화되고 있다. 그리고, 평탄화 막(11)에는, 신호 배선(10)에 도달하는 스루홀 위를 개구하기 위해 콘택홀(12)이 형성된다(제10의 사진제판공정).On the passivation film 8 after through-hole formation, the planarization film 11 which consists of an acrylic resin or polyimide film which has photosensitivity is formed, and the TFT surface is planarized. In the planarization film 11, a contact hole 12 is formed so as to open on the through hole reaching the signal wiring 10 (a tenth photolithography process).

평탄화 막(11) 위에는 애노드 전극(13)이 형성된다. 애노드 전극(13)은, 신호 배선(10) 위의 패시베이션 막(8)에 설치된 스루홀과, 평탄화 막(11)에 설치된 콘택홀을 통해 드레인 전극(3b)과 접속되어 있다. 이 패시베이션 막(8)에 설치된 스루홀과 평탄화 막(11)에 설치된 콘택홀은 별도의 공정으로 형성된다.The anode electrode 13 is formed on the planarization film 11. The anode electrode 13 is connected to the drain electrode 3b through a through hole provided in the passivation film 8 on the signal wiring 10 and a contact hole provided in the planarization film 11. The through hole provided in the passivation film 8 and the contact hole provided in the planarization film 11 are formed by separate processes.

또한, 애노드 전극(13) 형성 후, EL소자를 분리하기 위한 분리막(14), EL층(15), 캐소드 전극(16)의 형성이 행해지지만, 본 발명과는 직접 관계가 없기 때문에 설명을 생략한다.In addition, after the anode electrode 13 is formed, the separation film 14, the EL layer 15, and the cathode electrode 16 for separating the EL elements are formed, but the description is omitted because it is not directly related to the present invention. do.

상기한 바와 같은 구조의 액티브형 유기 EL표시장치는 특허문헌 1에 개시되어 있다. 특허문헌 1에 의하면, 애노드 전극(13) 형성까지의 사진제판공정은 10∼11회 필요하며, 제조 비용을 줄이기 위해, 사진제판공정의 삭감이 요구되고 있다.Patent Document 1 discloses an active organic EL display device having the above structure. According to Patent Literature 1, the photolithography process up to the formation of the anode electrode 13 is required 10 to 11 times, and the reduction of the photolithography process is required to reduce the manufacturing cost.

[특허문헌 1] 일본국 공개특허공보 특개 2007-5807호4[Patent Document 1] Japanese Patent Application Laid-Open No. 2007-5807 4

본 발명은, 이러한 사정을 배경으로 행해진 것으로, 본 발명의 목적은 유기 EL표시장치 형성 시, 사진제판공정을 삭감할 수 있는 표시장치 및 그 제조 방법을 제공하는 것이다.The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a display device and a method of manufacturing the same, which can reduce a photolithography process when forming an organic EL display device.

본 발명의 일 양태에 따른 표시장치는, 기판 위에 형성된 소스/드레인 영역을 갖는 반도체층과, 상기 소스/드레인 영역이 되는 상기 반도체층 위에 접촉하도록 형성된 도전 막과, 상기 도전 막 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 게이트 전극 위에 형성된 층간 절연막과, 상기 층간 절연막을 피복하는 패시베이션 막과, 상기 패시베이션 막 위에 형성되어, 상기 층간 절연막, 상기 패시베이션 막 및 상기 게이트 절연막에 관통하여 설치된 제1콘택홀을 통해 상기 반도체층과 접속된 신호 배선을 구비하는 것이다.A display device according to an aspect of the present invention includes a semiconductor layer having a source / drain region formed on a substrate, a conductive film formed to contact the semiconductor layer serving as the source / drain region, a gate insulating film formed on the conductive film; A gate electrode formed over the gate insulating film, an interlayer insulating film formed over the gate electrode, a passivation film covering the interlayer insulating film, and a passivation film formed thereon, and penetrating the interlayer insulating film, the passivation film, and the gate insulating film. The signal wiring is connected to the semiconductor layer through the first contact hole provided.

본 발명의 일 양태에 따른 표시장치의 제조 방법은, 기판 위에 소스/드레인 영역을 갖는 반도체층을 형성하여, 소스/드레인 영역이 되는 상기 반도체층 위에 접촉하도록 도전 막을 형성하고, 상기 도전 막 위에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 게이트 전극을 형성하고, 상기 게이트 전극 위에 층간 절연막을 형성하고, 상기 층간 절연막을 피복하도록 패시베이션 막을 형성하고, 상기 층간 절연막, 상기 패시베이션 막, 상기 게이트 절연막에, 상기 반도체층의 일부를 노출하는 제1콘택홀을 일괄로 형성하고, 상기 패시베이션 막 위에, 상기 제1콘택홀 을 통해 상기 반도체층과 접속되는 신호 배선을 형성한다.In a method of manufacturing a display device according to an aspect of the present invention, a semiconductor layer having a source / drain region is formed on a substrate, a conductive film is formed so as to contact the semiconductor layer serving as a source / drain region, and a gate is formed on the conductive film. An insulating film is formed, a gate electrode is formed over the gate insulating film, an interlayer insulating film is formed over the gate electrode, a passivation film is formed to cover the interlayer insulating film, and the interlayer insulating film, the passivation film, and the gate insulating film are A first contact hole exposing a portion of the semiconductor layer is collectively formed, and a signal line connected to the semiconductor layer through the first contact hole is formed on the passivation film.

본 발명에 의하면, 유기 EL표시장치 형성시, 사진제판공정을 삭감할 수 있는 유기 EL표시장치 및 그 제조 방법을 제공할 수 있다.According to the present invention, it is possible to provide an organic EL display device and a method of manufacturing the same, which can reduce a photolithography process when forming an organic EL display device.

이하, 본 발명을 적용가능한 실시예에 대하여 설명한다. 이하의 설명은, 본 발명의 실시예를 설명하는 것으로, 본 발명이 이하의 실시예에 한정되는 것은 아니다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히 생략 및 간략화가 이루어지고 있다.EMBODIMENT OF THE INVENTION Hereinafter, the Example which can apply this invention is demonstrated. The following description describes the embodiments of the present invention, and the present invention is not limited to the following embodiments. For clarity of explanation, the following descriptions and drawings are omitted and simplified as appropriate.

실시예 1.Example 1.

본 발명의 실시예 1에 따른 유기 EL표시장치에 대해, 도 1을 참조하여 설명한다. 도 1은, 본 실시예에 따른 유기 EL표시장치의 구성을 도시한 도면이다. 도 1에 나타내는 바와 같이, 본 실시예에 따른 유기 EL표시장치(100)는, 절연성 기판(1), 버퍼층(2), 다결정 실리콘 막(3), 제１ 메탈막(4a, 4b), 게이트 절연막(5), 제2 메탈막(6), 층간 절연막(7), 패시베이션 막(8), 콘택홀(9), 제3 메탈막(10), 평탄화 막(11), 콘택홀(12), 애노드 전극(13), 분리막(14), 발광층(15), 캐소드 전극(16)을 갖고 있다.An organic EL display device according to Embodiment 1 of the present invention will be described with reference to FIG. 1 is a diagram showing the configuration of an organic EL display device according to the present embodiment. As shown in FIG. 1, the organic EL display device 100 according to the present embodiment includes an insulating substrate 1, a buffer layer 2, a polycrystalline silicon film 3, first metal films 4a and 4b, and a gate. The insulating film 5, the second metal film 6, the interlayer insulating film 7, the passivation film 8, the contact hole 9, the third metal film 10, the planarization film 11, and the contact hole 12. And an anode electrode 13, a separator 14, a light emitting layer 15, and a cathode electrode 16.

절연성 기판(1)은, 유리 기판이나 석영 기판 등의 투과성을 갖는 기판이다. 절연성 기판(1) 위에는, 버퍼층(2)이 형성되는 것이 바람직하다. 버퍼층(2)은, 절연성 기판(1)으로부터 유출하는 불순물로부터 후술하는 TFT를 보호하기 위해 설치 된다. 버퍼층(2)으로서는, SiN이나 SiO2 또는 그것들의 적층막을 사용할 수 있다.The insulating substrate 1 is a substrate having transparency such as a glass substrate or a quartz substrate. It is preferable that the buffer layer 2 is formed on the insulating substrate 1. The buffer layer 2 is provided to protect the TFT described later from impurities flowing out from the insulating substrate 1. As the buffer layer 2, SiN, SiO 2, or a laminated film thereof can be used.

버퍼층(2)위에는, 반도체막인 다결정 실리콘 막(3)이 설치된다. 다결정 실리콘 막(3)은, 버퍼층(2) 위에 섬 모양으로 형성되어 있다. 다결정 실리콘 막(3)은, 소스 영역(3a), 드레인 영역(3b), 채널 영역(3c) 및 커패시터 전극(3d)이 되는 영역을 포함한다.On the buffer layer 2, a polycrystalline silicon film 3, which is a semiconductor film, is provided. The polycrystalline silicon film 3 is formed on the buffer layer 2 in an island shape. The polycrystalline silicon film 3 includes a region serving as a source region 3a, a drain region 3b, a channel region 3c, and a capacitor electrode 3d.

다결정 실리콘 막(3) 중, 소스 영역(3a), 드레인 영역(3b), 커패시터 전극(3d) 위에는, 도전 막이 접촉하도록 형성되어 있다. 구체적으로는, 소스 영역(3a) 및 드레인 영역(3b) 위에는, 도전 막인 제１ 메탈막 4a가 형성되어 있다. 제１ 메탈막 4a는, 후의 공정에서 형성되는 콘택홀(9)이 다결정 실리콘 막(3)의 소스 영역(3a), 드레인 영역(3b)이 관통하는 것을 방지하기 위해 설치된다. 즉, 제１ 메탈막 4a는, 에칭 스토퍼의 역할을 한다. 또한 커패시터 전극(3d) 위에는, 도전 막인 제１ 메탈막 4b가 형성되어 있다. 이와 같이, 커패시터 전극(3d) 위에 제１ 메탈막 4b가 형성되어 있기 때문에, 다결정 실리콘 막으로 이루어지는 커패시터 전극(3d)에 불순물을 도입할 필요가 없다. 이 때문에, 커패시터 전극(3d)에 불순물의 주입을 행하기 위한 공정을 삭감할 수 있다. 또한, 제１ 메탈막(4a, 4b)으로서는, Mo, Cr, W, Ti등을 사용할 수 있다.In the polycrystalline silicon film 3, the conductive film is formed on the source region 3a, the drain region 3b, and the capacitor electrode 3d. Specifically, on the source region 3a and the drain region 3b, the first metal film 4a that is a conductive film is formed. The first metal film 4a is provided to prevent the contact hole 9 formed in a later step from penetrating the source region 3a and the drain region 3b of the polycrystalline silicon film 3. In other words, the first metal film 4a serves as an etching stopper. On the capacitor electrode 3d, a first metal film 4b, which is a conductive film, is formed. In this manner, since the first metal film 4b is formed on the capacitor electrode 3d, impurities need not be introduced into the capacitor electrode 3d made of the polycrystalline silicon film. For this reason, the process for injecting an impurity into the capacitor electrode 3d can be reduced. As the first metal films 4a and 4b, Mo, Cr, W, Ti or the like can be used.

제１ 메탈막(4a, 4b) 위에는, 제１ 메탈막(4a, 4b) 및 다결정 실리콘 막(3)을 덮도록, 게이트 절연막(5)이 형성되어 있다. 그리고, 게이트 절연막(5) 위에는, 제2 메탈막(6)이 형성되어 있다. 제2 메탈막(6)은, 게이트 전극(6a), 커패시터 전 극(6b)을 포함한다. 그리고, 제2 메탈막(6) 위에는, 층간 절연막(7)이 형성되어 있다. 또한 층간 절연막(7)위에는, 층간 절연막을 피복하도록 패시베이션 막(8)이 설치된다. 층간 절연막(7) 및 패시베이션 막(8)은, SiO2, SiN, SiON 중 어느 하나 또는 이들의 적층막으로 이루어진다.The gate insulating film 5 is formed on the first metal films 4a and 4b so as to cover the first metal films 4a and 4b and the polycrystalline silicon film 3. The second metal film 6 is formed on the gate insulating film 5. The second metal film 6 includes a gate electrode 6a and a capacitor electrode 6b. The interlayer insulating film 7 is formed on the second metal film 6. On the interlayer insulating film 7, a passivation film 8 is provided to cover the interlayer insulating film. The interlayer insulating film 7 and the passivation film 8 are made of any one of SiO 2 , SiN, SiON, or a laminated film thereof.

패시베이션 막(8), 층간 절연막(7), 게이트 절연막(6)에는, 이들의 막을 관통하여 설치된 콘택홀(9)이 설치된다. 콘택홀(9)은, 하층에 형성된 소스 영역(3a), 드레인 영역(3b)을 노출하도록 개구되어 있다. 패시베이션 막(8) 위에는, 제3 메탈막(10)이 설치된다. 제3 메탈막(10)으로서는, Al이나 Al을 주성분으로 하는 합금막, Mo, Cr, W, Ta이나 이들을 주성분으로 하는 합금막 또는 그것들의 적층구조를 사용할 수 있다. 제3 메탈막(10)은, 소스 전극, 드레인 전극을 포함하는 신호 배선이 된다. 즉, 패시베이션 막(8) 위에 설치된 신호 배선은, 패시베이션 막(8), 층간 절연막(7) 및 게이트 절연막(5)에 관통하여 설치된 콘택홀(9)을 통해, 반도체층인 다결정 실리콘 막(3)과 접속되어 있다. 이와 같이, 제3 메탈막(10)을 패시베이션 막(8) 위에 형성함으로써, 콘택홀(9)을 패시베이션 막(8), 층간 절연막(7), 게이트 절연막(6)을 관통하도록 일괄로 형성할 수 있다. 종래, 패시베이션 막의 스루홀과, 층간 절연막 및 게이트 절연막에 형성되는 콘택홀은, 별도의 공정으로 형성하고 있었다. 그러나, 본 발명에 의하면, 패시베이션 막(8), 층간 절연막(7) 및 게이트 절연막(5)을 관통하는 콘택홀(9)을 일괄로 형성할 수 있고, 제조 공정을 삭감할 수 있다.The passivation film 8, the interlayer insulating film 7, and the gate insulating film 6 are provided with contact holes 9 provided through these films. The contact hole 9 is opened to expose the source region 3a and the drain region 3b formed in the lower layer. The third metal film 10 is provided on the passivation film 8. As the third metal film 10, an alloy film containing Al or Al as a main component, Mo, Cr, W, Ta, an alloy film containing these as a main component, or a laminated structure thereof can be used. The third metal film 10 is a signal wire including a source electrode and a drain electrode. That is, the signal wiring provided on the passivation film 8 passes through the passivation film 8, the interlayer insulating film 7 and the contact hole 9 provided through the gate insulating film 5, and the polycrystalline silicon film 3 serving as the semiconductor layer. ) Is connected. In this way, by forming the third metal film 10 on the passivation film 8, the contact holes 9 can be collectively formed to pass through the passivation film 8, the interlayer insulating film 7, and the gate insulating film 6. Can be. Conventionally, the through hole of a passivation film, and the contact hole formed in an interlayer insulation film and a gate insulation film were formed by the separate process. However, according to the present invention, the contact hole 9 penetrating through the passivation film 8, the interlayer insulating film 7, and the gate insulating film 5 can be collectively formed, and the manufacturing process can be reduced.

또한 제3 메탈막(10) 위에는, 패시베이션 막(8)을 피복하도록, 평탄화 막(11)이 설치된다. 그리고, 평탄화 막(11)에는, 하층의 제3 메탈막(10)을 노출시키는 콘택홀(12)이 형성되어 있다. 또한 평탄화 막(11)위에는, 이 평탄화 막(11)에 설치된 콘택홀(12)을 통해 신호 배선이 되는 제3 메탈막(10)과 접속된 애노드 전극(13)이 설치된다. 그리고, 애노드 전극(13) 위에는, 분리막(14)이 설치된다. 분리막(14)은, 후술하는 EL소자를 분리한다. 분리막(14)에는, 애노드 전극(13)을 노출하는 개구부가 설치된다.The planarization film 11 is provided on the third metal film 10 so as to cover the passivation film 8. In the planarization film 11, a contact hole 12 exposing the lower third metal film 10 is formed. Further, on the planarization film 11, an anode electrode 13 connected to the third metal film 10 serving as signal wiring is provided through the contact hole 12 provided in the planarization film 11. And the separator 14 is provided on the anode electrode 13. The separator 14 separates the EL element described later. The separation membrane 14 is provided with an opening that exposes the anode electrode 13.

분리막(14)의 개구부에는, 애노드 전극(13)에 접촉하도록 발광층(15)이 설치된다. 발광층(15)은, 예를 들면 도시하지 않은 홀 수송층, 발광층, 전자 수송층, 전자 주입층 등의 복수의 층으로 구성된다. 발광층(15)은, 애노드 전극(13)과의 접촉부에 홀 수송층을 구비하고 있다. 애노드 전극(13)은, 이 홀 수송층보다도 일함수가 큰 재료가 이용되는 것이 바람직하다. 즉, 홀 수송층보다도 일함수가 큰 ITO나 IZO으로 이루어지는 투명도전 막이나, Pt, Au, Ir, Cr, Ag, Ni, Al 및 이들의 합금 등을 사용할 수 있다. 이에 따라 애노드 전극(13)과 홀 수송층과의 에너지 장벽을 저감시킬 수 있어, 발광 효율을 향상시키는 것이 가능하게 된다. 발광층(15) 위에는, 캐소드 전극(16)이 설치된다. 애노드 전극(13), 발광층(15), 캐소드 전극(16)이 적층 되어, EL소자가 형성된다. 유기 EL표시장치에는, 복수의 유기 EL소자가 매트릭스 모양으로 형성되어 있다.In the opening of the separator 14, the light emitting layer 15 is provided to contact the anode 13. The light emitting layer 15 is composed of a plurality of layers such as, for example, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer, which are not shown. The light emitting layer 15 is provided with a hole transport layer at the contact portion with the anode electrode 13. As for the anode electrode 13, it is preferable that a material having a larger work function than this hole transport layer is used. That is, a transparent conductive film made of ITO or IZO having a larger work function than the hole transport layer, Pt, Au, Ir, Cr, Ag, Ni, Al, alloys thereof, and the like can be used. As a result, the energy barrier between the anode electrode 13 and the hole transport layer can be reduced, and the light emission efficiency can be improved. On the light emitting layer 15, the cathode electrode 16 is provided. The anode electrode 13, the light emitting layer 15, and the cathode electrode 16 are stacked to form an EL element. In the organic EL display device, a plurality of organic EL elements are formed in a matrix.

다음에 상기의 액티브형 유기 EL표시장치의 제조 방법에 대해 도 2를 참조하여 설명한다. 도 2는, 본 실시예에 따른 유기 EL표시장치의 제조 방법을 설명하기 위한 도면이다. 도 2에 나타내는 바와 같이, 우선, 절연성 기판 위에 아모퍼스 실리콘의 바탕막으로서 SiN이나 SiO2 또는 그것들의 적층막으로 이루어지는 버퍼층(2)이 형성된다(스텝S1). 그리고, 버퍼층(2)위에, 다결정 실리콘 막(3)이 형성된다(스텝S2). 구체적으로는, 우선, 버퍼층(2)위에, 아모퍼스 실리콘 막이 형성된다. 아모퍼스 실리콘 막은, 플라즈마 CVD법에 의해, 두께 50∼70nm이 되도록 형성된다. 그 후에 엑시머레이저 어닐 혹은 YAG 레이저 어닐 등에 의해, 아모퍼스 실리콘 막을 용융, 냉각, 고화하여, 다결정 실리콘 막(3)을 얻을 수 있다. 그 후에 드라이 에칭에 의해 다결정 실리콘 막(3)을 섬 모양으로 가공한다(제1사진제판공정).Next, a method of manufacturing the above-described active organic EL display device will be described with reference to FIG. 2 is a diagram for explaining the manufacturing method of the organic EL display device according to the present embodiment. 2, the first, on an insulating substrate a film of amorphous silicon on the buffer layer 2 formed of SiN or SiO 2, or their laminated film is formed (Step S1). Then, the polycrystalline silicon film 3 is formed on the buffer layer 2 (step S2). Specifically, first, an amorphous silicon film is formed on the buffer layer 2. The amorphous silicon film is formed to have a thickness of 50 to 70 nm by the plasma CVD method. Thereafter, the amorphous silicon film is melted, cooled, and solidified by excimer laser annealing, YAG laser annealing, or the like to obtain the polycrystalline silicon film 3. Thereafter, the polycrystalline silicon film 3 is processed into an island shape by dry etching (first photolithography step).

다결정 실리콘 막(3)을 섬 모양으로 가공한 후, Mo, Cr, W, Ti등의 제１ 메탈막(4a, 4b)이 형성된다(스텝S3). 그 후에 트랜지스터의 소스 영역(3a)/드레인 영역(3b)이 되는 개소 및 커패시터 전극(3d)이 되는 개소에, 제１ 메탈막(4a, 4b)이 남도록 패터닝을 실시한다(제2사진제판공정).After the polycrystalline silicon film 3 is processed into island shapes, first metal films 4a and 4b such as Mo, Cr, W, and Ti are formed (step S3). Subsequently, patterning is performed so that the first metal films 4a and 4b remain in the place serving as the source region 3a / drain region 3b of the transistor and the place serving as the capacitor electrode 3d (second photolithography step). ).

또한, 상기에 있어서는, 다결정 실리콘 막(3)의 패터닝과, 콘택 메탈이 되는 제1메탈막(4a, 4b)의 패터닝을 별도의 사진제판공정으로 실시하고 있지만, 하프톤이나 그레이톤 마스크를 사용하여 1회의 사진제판공정으로 실시하는 것도 가능하다.In the above, the patterning of the polycrystalline silicon film 3 and the patterning of the first metal films 4a and 4b serving as the contact metals are performed by separate photolithography, but using a halftone or gray tone mask is used. It is also possible to carry out in one photo-making process.

다결정 실리콘 막(3), 제１ 메탈막(4a, 4b) 형성후, 절연성 기판(1) 전체면에 플라즈마 CVD법에 의해 게이트 절연막(5)이 형성된다(스텝S4). 그리고, 게이트 절연막(5)을 형성한 후, DC마그네트론을 사용한 스퍼터링법에 의해, 게이트 전 극(6a), 커패시터 전극(6b) 및 배선(도시하지 않음)을 형성하기 위한 제2 메탈막(6)이 성막된다(스텝S5). 제2 메탈막(6)으로서는, Mo, Cr, W, Al, Ta이나 이들을 주성분으로 하는 합금막을 사용할 수 있다. 그 후에 제2 메탈막(6)의 패터닝을 함으로써, 게이트 전극(6a), 커패시터 전극(6b) 및 배선을 얻을 수 있다(제3사진제판공정).After the polycrystalline silicon film 3 and the first metal films 4a and 4b are formed, the gate insulating film 5 is formed on the entire surface of the insulating substrate 1 by the plasma CVD method (step S4). After the gate insulating film 5 is formed, the second metal film 6 for forming the gate electrode 6a, the capacitor electrode 6b, and the wiring (not shown) by the sputtering method using a DC magnetron. Is formed (step S5). As the second metal film 6, Mo, Cr, W, Al, Ta, or an alloy film containing these as a main component can be used. After that, by patterning the second metal film 6, the gate electrode 6a, the capacitor electrode 6b, and the wiring can be obtained (third photolithography step).

게이트 전극(6a), 커패시터 전극(6b), 배선을 패터닝한 후, 트랜지스터의 소스 영역(3a)/드레인 영역(3b)을 형성한다(스텝S6). 구체적으로는, 이온주입법 혹은 이온 도핑법으로, 제１ 및 제2 불순물 도입을 행한다. 도입하는 불순물 원소로서는, P(인)이나 B(붕소)를 사용할 수 있다. 불순물로서 P을 도입하면 n형의 트랜지스터를 형성할 수 있고, B를 도입하면 p형의 트랜지스터를 형성할 수 있다. 또한 게이트 전극(6a)의 가공을 n형 트랜지스터용 게이트 전극과 p형 트랜지스터용 게이트 전극의 2회로 나누어 행하면, n형과 p형의 트랜지스터를 동일 기판 위에 나누어 만들 수 있다(제4사진제판공정).After the gate electrode 6a, the capacitor electrode 6b, and the wiring are patterned, the source region 3a / drain region 3b of the transistor is formed (step S6). Specifically, the first and second impurities are introduced by ion implantation or ion doping. P (phosphorus) and B (boron) can be used as an impurity element to be introduced. When P is introduced as an impurity, an n-type transistor can be formed, and when B is introduced, a p-type transistor can be formed. In addition, when the gate electrode 6a is processed by dividing the gate electrode for n-type transistor and the gate electrode for p-type transistor into two, the n-type and p-type transistors can be divided on the same substrate (fourth photolithography process). .

또한 트랜지스터의 신뢰성 향상을 위해, 저농도 불순물 영역을 형성한 LDD구조로 하는 것도 가능하다. 저농도 불순물 영역의 형성 방법에는 몇 가지 방법이 있지만, 일반적인 형성 방법으로서는, 게이트 전극(6a)을 형성한 후, 이 게이트 전극(6a)을 마스크로서, 다결정 실리콘 막(3)에 저농도 불순물에 의해 제3 불순물 주입을 행한다. 다음에 게이트 전극(6a) 위에 이 게이트 전극(6a)으로부터 소정의 돌출을 갖는 상태의 레지스트 패턴을 사진제판에 의해 형성한다. 그 후에 제3 불순물 주입에 의해 불순물 농도가 높은 제1 불순물 주입을 행한다. 그리고, 제1 불순물 주입 완료후, 게이트 전극 위의 레지스트 패턴을 제거함으로써, 게이트 전극(6a)으로부터 튀어나온 레지스트 패턴 바로 아래에는 저농도 불순물 영역(LDD)이 형성된다. NMOS, PMOS 모두, LDD구조로 할 경우에는, 상기의 LDD형성 프로세스를 NMOS, PMOS각각에서 실시하면 된다(제5, 제6사진제판공정).In addition, in order to improve the reliability of the transistor, it is also possible to have an LDD structure in which a low concentration impurity region is formed. There are several methods for forming the low concentration impurity region. As a general formation method, after the gate electrode 6a is formed, the gate electrode 6a is used as a mask, and the polycrystalline silicon film 3 is formed by the low concentration impurity. 3 Impurity implantation is performed. Next, a resist pattern in a state having a predetermined protrusion from the gate electrode 6a is formed on the gate electrode 6a by photolithography. Thereafter, the first impurity implantation having a high impurity concentration is performed by the third impurity implantation. After the first impurity implantation is completed, the resist pattern on the gate electrode is removed to form a low concentration impurity region LDD directly under the resist pattern protruding from the gate electrode 6a. In the case where both the NMOS and the PMOS have an LDD structure, the above LDD forming process may be performed at each of the NMOS and PMOS (Fifth and Sixth Photolithography Process).

트랜지스터의 소스 영역(3a)/드레인 영역(3b)을 형성한 후, 플라즈마 CVD법에 의해, SiO2 혹은 SiN등의 층간 절연막(7)이 형성된다(스텝S7). 그 후에 앞의 공정에 있어서 도입한 불순물을 활성화시키기 위해, 400℃이상의 열처리를 행한다.After the source region 3a / drain region 3b of the transistor is formed, an interlayer insulating film 7 such as SiO 2 or SiN is formed by the plasma CVD method (step S7). After that, heat treatment is performed at 400 ° C. or higher in order to activate the impurities introduced in the previous step.

열처리를 행한 후, SiN등으로 이루어지는 패시베이션 막(8)이 형성된다(스텝S8). 패시베이션 막(8)을 형성한 후, 게이트 절연막(5), 층간 절연막(7) 및 패시베이션 막(8)을 관통하도록 일괄로 콘택홀(9)이 형성된다(제7사진제판공정). 그리고, 패시베이션 막(8) 위에 소스 전극, 드레인 전극 등의 신호 배선이 되는 제3 메탈막(10)이 형성된다(스텝S9). 이에 따라 콘택홀(9)을 통해, 패시베이션 막(8) 위에 형성된 소스 전극, 드레인 전극이 각각 다결정 실리콘 막(3)의 소스 영역(3a), 드레인 영역(3b)에 접속된다(제8사진제판공정). 소스 전극, 드레인 전극이 되는 제3 메탈막(10)은, DC마그네트론을 사용한 스퍼터링법에 의해 성막된다. 제3 메탈막(10)으로서는, Al이나 Al을 주성분으로 하는 합금막, Mo, Cr, W, Ta이나 이들을 주성분으로 하는 합금막 또는 그것들의 적층구조로 할 수 있다. 제3 메탈막의 가공은, 웨트 에칭, 드라이 에칭 어느 것이어도 된다.After the heat treatment, a passivation film 8 made of SiN or the like is formed (step S8). After the passivation film 8 is formed, contact holes 9 are collectively formed so as to pass through the gate insulating film 5, the interlayer insulating film 7, and the passivation film 8 (seventh photolithography process). Then, on the passivation film 8, a third metal film 10 serving as signal wiring such as a source electrode and a drain electrode is formed (step S9). Accordingly, the source electrode and the drain electrode formed on the passivation film 8 are connected to the source region 3a and the drain region 3b of the polycrystalline silicon film 3 through the contact hole 9 (8th photo plate). fair). The third metal film 10 serving as the source electrode and the drain electrode is formed by a sputtering method using a DC magnetron. As the 3rd metal film 10, it can be set as the alloy film which has Al and Al as a main component, Mo, Cr, W, Ta, the alloy film which has these as a main component, or their laminated structure. The processing of the third metal film may be either wet etching or dry etching.

종래 기술에 있어서의 게이트 절연막, 층간 절연막에 형성된 콘택홀 및 이것 과는 다른 공정으로 형성된 패시베이션 막의 스루홀은, 본 실시예에 있어서는, 게이트 절연막, 층간 절연막 및 패시베이션 막에 동시에 형성되는 콘택홀이 된다.In the prior art, the through hole of the gate insulating film, the contact hole formed in the interlayer insulating film, and the passivation film formed by a process different from this are the contact holes formed simultaneously in the gate insulating film, the interlayer insulating film, and the passivation film. .

본 실시예에 있어서는, 다결정 실리콘 막(3)의 소스 영역(3a)/드레인 영역(3b)의 바로 위에는, 도전 막인 제１ 메탈막 4a가 형성되어 있다. 이 때문에, 콘택홀(9)은, 트랜지스터의 소스/드레인 영역이 되는 다결정 실리콘 막(3) 바로 위의 제１ 메탈막 4a 위에 형성된다. 종래, 다결정 실리콘 막의 바로 위에는 도전 막은 형성되지 않았다. 이 때문에, 콘택홀이 다결정 실리콘 막을 뚫고 나가는 경우가 있어, 프로세스 윈도우가 좁았다. 그러나, 본 발명에 의하면, 게이트 절연막(5)과 다결정 실리콘 막(3)의 바로 위에 형성한 제1 메탈막 4a와의 선택비를 높게 얻을 수 있다. 이 때문에, 콘택홀(9)의 형성 시, 다결정 실리콘 막(3)을 콘택홀(9)이 관통하는 것을 방지할 수 있다.In this embodiment, the first metal film 4a, which is a conductive film, is formed directly on the source region 3a / drain region 3b of the polycrystalline silicon film 3. For this reason, the contact hole 9 is formed on the 1st metal film 4a just above the polycrystal silicon film 3 used as a source / drain region of a transistor. Conventionally, no conductive film is formed directly on the polycrystalline silicon film. For this reason, a contact hole may penetrate a polycrystalline silicon film, and the process window was narrow. However, according to the present invention, the selectivity between the gate insulating film 5 and the first metal film 4a formed directly on the polycrystalline silicon film 3 can be obtained high. For this reason, when the contact hole 9 is formed, the contact hole 9 can be prevented from penetrating the polycrystalline silicon film 3.

그리고, 제3 메탈막(10)을 형성한 후, TFT표면을 평탄화하기 위해, 감광성을 갖는 아크릴수지 혹은 폴리이미드 막으로 이루어지는 평탄화 막(11)이 형성된다(스텝S1O). 이 평탄화 막(11)은, 제3 메탈막(10)과 후술하는 애노드 전극(13)을 접속하기 위한 콘택홀(12)을 형성하기 위해 패터닝 된다(제9사진제판공정).After the third metal film 10 is formed, in order to planarize the TFT surface, a flattening film 11 made of an acrylic resin or polyimide film having photosensitivity is formed (step S10). The planarization film 11 is patterned to form a contact hole 12 for connecting the third metal film 10 and the anode electrode 13 described later (ninth photolithography step).

그 후에 평탄화 막(11) 위에 애노드 전극(13)이 되는 제4 메탈막을 형성한다(제10의 사진제판공정). 애노드 전극(13)은, 제3 메탈막(10) 위의 평탄화 막(11)을 개구한 콘택홀(12)을 통해 제3 메탈막(10)과 접속된다. 애노드 전극(13) 형성 후, EL소자를 분리하기 위한 분리막(14)이 형성되어, EL층(15), 캐소드 전극(16)의 형성이 행해진다.Thereafter, a fourth metal film to be the anode electrode 13 is formed on the planarization film 11 (tenth photolithography process). The anode electrode 13 is connected to the third metal film 10 through a contact hole 12 which opens the planarization film 11 on the third metal film 10. After the anode electrode 13 is formed, a separator 14 for separating the EL elements is formed, and the EL layer 15 and the cathode electrode 16 are formed.

이상에서 설명한 바와 같이, 본 발명의 실시예 1에 의하면, 액티브형 유기 EL표시장치의 애노드 전극(13)을 형성할 때까지의 구조를 9∼10회의 사진제판공정으로 형성할 수 있다. 이와 같이, 제조 공정수를 삭감할 수 있기 때문에, 유기 EL표시장치의 비용을 삭감하는 것이 가능하게 된다. 또한 다결정 실리콘 막(3)으로의 콘택홀(9)은, 다결정 실리콘 막(3)의 바로 위에 형성한 도전 막 위에 형성하면 되므로, 다결정 실리콘 막(3)을 관통하는 것을 방지할 수 있다. 이와 같이, 프로세스 윈도우를 넓게 할 수 있기 때문에, 제조 수율의 향상을 도모할 수 있다.As described above, according to the first embodiment of the present invention, the structure until the anode electrode 13 of the active organic EL display device is formed can be formed by nine to ten photolithography processes. As described above, since the number of manufacturing steps can be reduced, the cost of the organic EL display device can be reduced. In addition, since the contact hole 9 to the polycrystalline silicon film 3 can be formed on the conductive film formed just above the polycrystalline silicon film 3, the contact hole 9 can be prevented from penetrating the polycrystalline silicon film 3. In this manner, the process window can be made wider, whereby the production yield can be improved.

실시예 2.Example 2.

본 발명의 실시예 2에 대해, 도 3을 참조하여 설명한다. 도 3은, 본 실시예에 따른 유기 EL표시장치의 구성을 도시한 도면이다. 도 3에 있어서, 도 1과 동일한 구성요소에는 동일 부호를 붙여 설명을 생략한다.Embodiment 2 of this invention is demonstrated with reference to FIG. 3 is a diagram showing the configuration of the organic EL display device according to the present embodiment. In FIG. 3, the same code | symbol is attached | subjected to the same component as FIG. 1, and description is abbreviate | omitted.

도 3에 나타내는 바와 같이, 본 실시예에 있어서는, 실시예 1과 달리, 신호 배선이 되는 제3 메탈막(10)이 평탄화 막(11) 위에 형성된다. 즉, 평탄화 막(11)은, 제3 메탈막(10)과, 패시베이션 막(8) 사이에 설치된다. 제3 메탈막(10)과 다결정 실리콘 막(3)을 접속하기 위한 콘택홀(9)은, 게이트 절연막(5), 층간 절연막(7), 패시베이션 막(8), 평탄화 막(11)을 관통하여 설치된다. 또한 애노드 전극(13)과 제3 메탈막은, 평탄화 막(11) 위에 접속되어 있다. 또한, 제3 메탈막(10)의 단부는, 애노드 전극(13)이 되는 제4 메탈막으로 피복되고 있다. 즉, 애노드 전극(13)은, 제3 메탈막(10)의 윗면 및 측면에서 접속된다.As shown in FIG. 3, in the present embodiment, unlike the first embodiment, the third metal film 10 serving as the signal wiring is formed on the planarization film 11. In other words, the planarization film 11 is provided between the third metal film 10 and the passivation film 8. The contact hole 9 for connecting the third metal film 10 and the polycrystalline silicon film 3 penetrates through the gate insulating film 5, the interlayer insulating film 7, the passivation film 8, and the planarization film 11. Is installed. The anode electrode 13 and the third metal film are connected on the planarization film 11. In addition, an end portion of the third metal film 10 is covered with a fourth metal film serving as the anode electrode 13. That is, the anode electrode 13 is connected at the upper surface and the side surface of the third metal film 10.

상기한 바와 같이, 실시예 1에 있어서는, 게이트 절연막(5), 층간 절연 막(7), 패시베이션 막(8)을 관통하는 콘택홀(9)을 형성한 후에, 신호 배선 등이 되는 제3 메탈막(10)을 형성하여 다결정 실리콘 막(3)과 접속했다. 그리고, 제3 메탈막(10)을 형성한 후에 평탄화 막(11)을 형성했다. 본 실시예에 있어서는, 평탄화 막(11)에 형성되는 콘택홀의 형성시에, 패시베이션 막(8), 층간 절연막(7), 게이트 절연막(5)의 콘택홀도 동시에 형성한다. 이에 따라 사진제판공정을 1회 삭감하는 것이 가능하게 된다. 그리고, 평탄화 막(11)을 형성한 후에, 제3 메탈막(10)이 형성된다. 그 후에 제3 메탈막(10)의 단부를 덮도록 애노드 전극(13)이 되는 제4 메탈막을 형성함으로써, 제3 메탈막(10)과 애노드 전극(13)을 접속할 수 있다.As described above, in Example 1, after forming the contact hole 9 which penetrates the gate insulating film 5, the interlayer insulating film 7, and the passivation film 8, it becomes a 3rd metal used as signal wiring etc. The film 10 was formed and connected to the polycrystalline silicon film 3. After the third metal film 10 was formed, the planarization film 11 was formed. In the present embodiment, at the time of forming the contact holes formed in the planarization film 11, the contact holes of the passivation film 8, the interlayer insulating film 7, and the gate insulating film 5 are also formed at the same time. This makes it possible to reduce the photolithography process once. After the planarization film 11 is formed, the third metal film 10 is formed. Thereafter, the fourth metal film serving as the anode electrode 13 is formed so as to cover the end of the third metal film 10, so that the third metal film 10 and the anode electrode 13 can be connected.

실시예 3.Example 3.

본 발명의 실시예 3에 따른 유기 EL표시장치에 대해, 도 4를 참조하여 설명한다. 도 4는, 본 발명의 실시예에 따른 유기 EL표시장치의 구성을 나타내는 도면이다. 또한, 도 4에 있어서는, 도 1과 동일한 구성요소에는 동일 부호를 붙여 설명을 생략한다.An organic EL display device according to Embodiment 3 of the present invention will be described with reference to FIG. 4 is a diagram showing the configuration of an organic EL display device according to an embodiment of the present invention. In addition, in FIG. 4, the same code | symbol is attached | subjected to the same component as FIG. 1, and description is abbreviate | omitted.

실시예 2에 있어서는, 신호 배선이 되는 제3 메탈막(10)과 애노드 전극(13)은 다른 재료로 형성되어, 각각을 평탄화 막(11) 위에서 접속하는 구조로 했다. 본 실시예에 있어서는, 애노드 전극(13)은 제3 메탈막(10)과 같은 재료로 형성되어, 제3 메탈막(10)으로부터 연장하고 있다. 즉, 애노드 전극(13)과 제3 메탈막(10)은, 동일한 공정으로 형성된다. 이에 따라 사진제판공정을 또한 1회 삭감할 수 있다.In Example 2, the third metal film 10 and the anode electrode 13 serving as signal wirings were formed of different materials, and each had a structure in which the connection was made on the planarization film 11. In the present embodiment, the anode electrode 13 is formed of the same material as the third metal film 10 and extends from the third metal film 10. That is, the anode electrode 13 and the third metal film 10 are formed in the same process. As a result, the photolithography process can be further reduced once.

실시예 4.Example 4.

본 발명의 실시예 4에 따른 유기 EL표시장치에 대해, 도 5를 참조하여 설명 한다. 도 5는, 본 실시예에 따른 유기 EL표시장치의 구성을 도시한 도면이다. 도 5에 있어서, 도 1과 동일한 구성요소에는 동일한 부호를 붙여, 설명을 생략한다.An organic EL display device according to Embodiment 4 of the present invention will be described with reference to FIG. 5 is a diagram showing the configuration of the organic EL display device according to the present embodiment. In FIG. 5, the same code | symbol is attached | subjected to the component same as FIG. 1, and description is abbreviate | omitted.

도 5에 나타내는 바와 같이, 실시예 3과 마찬가지로, 제3 메탈막(10)은 발광층(15) 아래까지 뻗어 있다. 애노드 전극(13)을 구성하는 제3 메탈막(10) 위에는, 콘택 메탈막(13a)이 설치된다. 따라서, 애노드 전극(13)은, 제3 메탈막(10)과 콘택 메탈막(13a)이 적층된 구조를 갖는다. 콘택 메탈막(13a)으로서는, ITO 혹은 IZO등, 홀 수송층보다도 일함수가 큰 재료를 사용할 수 있다. 이에 따라 애노드 전극(13)과 홀 수송층과의 에너지 장벽을 저감시킬 수 있고, 발광 효율을 향상시키는 것이 가능하게 된다.As shown in FIG. 5, similar to the third embodiment, the third metal film 10 extends to the bottom of the light emitting layer 15. The contact metal film 13a is provided on the 3rd metal film 10 which comprises the anode electrode 13. Therefore, the anode electrode 13 has a structure in which the third metal film 10 and the contact metal film 13a are stacked. As the contact metal film 13a, a material having a larger work function than that of the hole transport layer, such as ITO or IZO, can be used. As a result, the energy barrier between the anode electrode 13 and the hole transport layer can be reduced, and the light emission efficiency can be improved.

또한, ITO 혹은 IZO등의 콘택 메탈막(13a)은 도 5에 나타내는 바와 같이 발광층(15) 아래에만 있어도 되고, 또는, 도 6에 나타내는 바와 같이 제3 메탈막(10)의 전체면에 걸쳐 형성해도 좋다.In addition, the contact metal film 13a, such as ITO or IZO, may be only under the light emitting layer 15 as shown in FIG. 5, or may be formed over the whole surface of the third metal film 10 as shown in FIG. Also good.

이상에서 설명한 바와 같이, 본 발명에 의하면, 제조 공정수를 삭감할 수 있으므로, 비용의 삭감을 실현하는 것이 가능하게 된다. 또한 커패시터 전극(3b) 위에 도전 막을 형성함으로써, 불순물 도입 공정을 삭감할 수 있다. 또한 다결정 실리콘 막(3)으로의 콘택홀(9)은, 다결정 실리콘 막(3)의 바로 위에 형성한 도전 막 위에 형성하면 되므로, 다결정 실리콘 막(3)을 관통하는 것을 방지할 수 있다.As described above, according to the present invention, since the number of manufacturing steps can be reduced, the cost can be reduced. In addition, the impurity introduction step can be reduced by forming a conductive film on the capacitor electrode 3b. In addition, since the contact hole 9 to the polycrystalline silicon film 3 can be formed on the conductive film formed just above the polycrystalline silicon film 3, the contact hole 9 can be prevented from penetrating the polycrystalline silicon film 3.

또한, 상기의 실시예에 있어서는, 유기 EL표시장치의 표시 영역에 설치된 TFT에 대하여 설명했지만, 이것에 한정되는 것은 아니다. 예를 들면 표시 영역 이외에도, 주변부에 설치되는 구동회로의 TFT에 적용하는 것도 가능하다. 또한 다른 톱 게이트형의 TFT를 이용한 표시장치에 있어서도 적용할 수 있다.In the above embodiment, the TFT provided in the display area of the organic EL display device has been described, but the present invention is not limited thereto. For example, it is also possible to apply to TFT of the drive circuit provided in a peripheral part besides a display area. The present invention can also be applied to display devices using other top gate type TFTs.

도 1은 실시예 1에 따른 유기 EL표시장치의 구성을 나타내는 도면이다.1 is a diagram showing the configuration of an organic EL display device according to a first embodiment.

도 2는 실시예 1에 따른 유기 EL표시장치의 제조 방법을 설명하기 위한 플로우도이다.2 is a flowchart for explaining a method of manufacturing an organic EL display device according to the first embodiment.

도 3은 실시예 2에 따른 유기 EL표시장치의 구성을 나타내는 도면이다.3 is a diagram showing the configuration of an organic EL display device according to a second embodiment.

도 4는 실시예 3에 따른 유기 EL표시장치의 구성을 나타내는 도면이다.4 is a diagram showing the configuration of an organic EL display device according to a third embodiment.

도 5는 실시예 4에 따른 유기 EL표시장치의 구성을 나타내는 도면이다.5 is a diagram showing the configuration of an organic EL display device according to a fourth embodiment.

도 6은 실시예 4에 따른 유기 EL표시장치의 다른 구성을 나타내는 도면이다.6 is a diagram showing another configuration of the organic EL display device according to the fourth embodiment.

도 7은 종래의 유기 EL표시장치의 구성을 나타내는 도면이다.7 is a diagram showing the configuration of a conventional organic EL display device.

[부호의 설명][Description of the code]

1 : 절연성 기판 2 : 버퍼층1 Insulation Substrate 2 Buffer Layer

3 : 다결정 실리콘 막 3a : 소스 영역3: polycrystalline silicon film 3a: source region

3b : 드레인 영역 3c : 채널 영역3b: drain region 3c: channel region

3d : 커패시터 전극 4a, 4b : 제１ 메탈막3d: capacitor electrode 4a, 4b: first metal film

5 : 게이트 절연층 6 : 제2 메탈층5 gate insulating layer 6 second metal layer

6a : 게이트 전극 6b : 커패시터 전극6a: gate electrode 6b: capacitor electrode

7 : 층간 절연막 8 : 패시베이션 막7 interlayer insulating film 8 passivation film

9 : 콘택홀 10 : 제3 메탈층9: contact hole 10: third metal layer

11 : 평탄화 막 12 : 콘택홀11: planarization film 12: contact hole

13 : 애노드 전극 13a : 콘택 메탈막13 anode electrode 13a contact metal film

14 : 분리막 15 : 발광층14 separator 15 emitting layer

16 : 캐소드 전극16: cathode electrode

Claims (20)

기판 위에 형성된 소스/드레인 영역을 갖는 반도체층과,A semiconductor layer having a source / drain region formed over the substrate, 상기 소스/드레인 영역이 되는 상기 반도체층 위에 접촉하도록 형성된 도전 막과,A conductive film formed to be in contact with the semiconductor layer serving as the source / drain region; 상기 도전 막 위에 형성된 게이트 절연막과,A gate insulating film formed on the conductive film; 상기 게이트 절연막 위에 형성된 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극 위에 형성된 층간 절연막과,An interlayer insulating film formed on the gate electrode; 상기 층간 절연막을 피복하는 패시베이션 막과,A passivation film covering said interlayer insulating film, 상기 패시베이션 막 위에 형성되어, 상기 층간 절연막, 상기 패시베이션 막 및 상기 게이트 절연막에 관통하여 설치된 제1콘택홀을 통해 상기 반도체층과 접속된 신호 배선을 구비하는 것을 특징으로 하는 표시장치.And a signal wire formed on the passivation film and connected to the semiconductor layer through a first contact hole penetrating through the interlayer insulating film, the passivation film, and the gate insulating film. 제 1항에 있어서,The method of claim 1, 상기 패시베이션 막을 피복하는 평탄화 막과,A planarization film covering the passivation film; 상기 평탄화 막 위에 설치되어, 상기 평탄화 막에 설치된 제2콘택홀을 통해 상기 신호 배선과 접속된 애노드 전극을 더 구비하는 것을 특징으로 하는 표시장치.And an anode electrode disposed on the planarization film and connected to the signal line through a second contact hole provided in the planarization film. 제 1항에 있어서,The method of claim 1, 상기 패시베이션 막과 상기 신호 배선 사이에 설치된 평탄화 막을 더 구비하고,And a planarization film provided between the passivation film and the signal wiring, 상기 신호 배선과 상기 반도체층을 접속하기 위한 상기 제1콘택홀은, 상기 패시베이션 막, 상기 층간 절연막, 상기 게이트 절연막, 상기 평탄화 막에 관통하여 설치되어 있는 것을 특징으로 하는 표시장치.And the first contact hole for connecting the signal line and the semiconductor layer is formed through the passivation film, the interlayer insulating film, the gate insulating film, and the planarization film. 제 3항에 있어서,The method of claim 3, wherein 상기 애노드 전극과 상기 신호 배선은, 상기 평탄화 막 위에서 접속되는 것을 특징으로 하는 표시장치.And said anode electrode and said signal wiring are connected on said planarization film. 제 4항에 있어서,The method of claim 4, wherein 상기 애노드 전극은, 상기 신호 배선의 단부를 덮도록 형성되고, 상기 신호 배선에 접속되어 있는 것을 특징으로 하는 표시장치.The anode electrode is formed so as to cover an end portion of the signal wire and is connected to the signal wire. 제 4항에 있어서,The method of claim 4, wherein 상기 애노드 전극은, 상기 신호 배선과 같은 재료로, 상기 신호 배선으로부터 연장하여 설치되어 있는 것을 특징으로 하는 표시장치.And said anode electrode is formed of the same material as said signal wiring and extends from said signal wiring. 제 2항 내지 제 6항 중 어느 한 항에 있어서,The method according to any one of claims 2 to 6, 상기 애노드 전극 위에 형성되어, 상기 애노드 전극과의 접촉부에 홀 수송층을 구비하는 발광층을 더 구비하고,A light emitting layer formed on the anode and having a hole transporting layer in contact with the anode; 상기 애노드 전극은, 상기 홀 수송층보다도 일함수가 큰 것을 특징으로 하는 표시장치.The anode electrode has a larger work function than the hole transport layer. 제 1항 내지 제 6항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 패시베이션 막 및 상기 층간 절연막은, SiO2, SiN, SiON 중 어느 하나 또는 이들의 적층막으로 이루어지는 것을 특징으로 하는 표시장치.And the passivation film and the interlayer insulating film are made of any one of SiO 2 , SiN, and SiON or a laminated film thereof. 제 1항 내지 제 6항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 평탄화 막은 수지막인 것을 특징으로 하는 표시장치.And the planarization film is a resin film. 제 1항 내지 제 6항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 도전 막은, 커패시터 전극이 되는 상기 반도체층 위에 더 형성되어 있는 것을 특징으로 하는 표시장치.And the conductive film is further formed on the semiconductor layer serving as a capacitor electrode. 기판 위에 소스/드레인 영역을 갖는 반도체층을 형성하고,Forming a semiconductor layer having a source / drain region on the substrate, 소스/드레인 영역이 되는 상기 반도체층 위에 접촉하도록 도전 막을 형성하고,A conductive film is formed so as to be in contact with the semiconductor layer serving as a source / drain region, 상기 도전 막 위에 게이트 절연막을 형성하고,Forming a gate insulating film on the conductive film, 상기 게이트 절연막 위에 게이트 전극을 형성하고,Forming a gate electrode on the gate insulating film, 상기 게이트 전극 위에 층간 절연막을 형성하고,An interlayer insulating film is formed on the gate electrode, 상기 층간 절연막을 피복하도록 패시베이션 막을 형성하고,Forming a passivation film to cover the interlayer insulating film, 상기 층간 절연막, 상기 패시베이션 막, 상기 게이트 절연막에, 상기 반도체층의 일부를 노출하는 제1콘택홀을 일괄로 형성하고,First contact holes exposing a part of the semiconductor layer are collectively formed in the interlayer insulating film, the passivation film, and the gate insulating film, 상기 패시베이션 막 위에, 상기 제1콘택홀을 통해 상기 반도체층과 접속되는 신호 배선을 형성하는 것을 특징으로 하는 표시장치의 제조 방법.And a signal line connected to the semiconductor layer through the first contact hole on the passivation layer. 제 11항에 있어서,The method of claim 11, 상기 패시베이션 막을 피복하도록 평탄화 막을 형성하고,Forming a planarization film to cover the passivation film, 상기 평탄화 막에 제2콘택홀을 형성하고,Forming a second contact hole in the planarization layer, 상기 평탄화 막 위에, 상기 제2콘택홀을 통해 상기 신호 배선과 접속되는 애노드 전극을 형성하는 것을 특징으로 하는 표시장치의 제조 방법.And an anode electrode connected to the signal line through the second contact hole on the planarization layer. 제 11항에 있어서,The method of claim 11, 상기 패시베이션 막과 상기 신호 배선 사이에 평탄화 막을 형성하고,A planarization film is formed between the passivation film and the signal wiring, 상기 신호 배선과 상기 반도체층을 접속하기 위한 상기 제1콘택홀을, 상기 패시베이션 막, 상기 층간 절연막, 상기 게이트 절연막, 상기 평탄화 막에 일괄로 형성하는 것을 특징으로 하는 표시장치의 제조 방법.And the first contact hole for connecting the signal line and the semiconductor layer is collectively formed in the passivation film, the interlayer insulating film, the gate insulating film, and the planarization film. 제 13항에 있어서,The method of claim 13, 상기 애노드 전극과 상기 신호 배선을 상기 평탄화 막 위에서 접속하는 것을 특징으로 하는 표시장치의 제조 방법.And the anode electrode and the signal wiring are connected on the planarization film. 제 14항에 있어서,The method of claim 14, 상기 애노드 전극을, 상기 신호 배선의 단부를 덮도록 형성하여 상기 신호 배선에 접속하는 것을 특징으로 하는 표시장치의 제조 방법.And the anode electrode is formed to cover an end portion of the signal wire and is connected to the signal wire. 제 14항에 있어서,The method of claim 14, 상기 애노드 전극을, 상기 신호 배선과 같은 재료로, 상기 신호 배선으로부터 연장하여 형성하는 것을 특징으로 하는 표시장치의 제조 방법.And the anode electrode is formed of the same material as the signal wiring so as to extend from the signal wiring. 제 12항 내지 제 16항 중 어느 한 항에 있어서,The method according to any one of claims 12 to 16, 상기 애노드 전극 위에, 상기 애노드 전극과의 접촉부에 이 애노드 전극보다도 일함수가 작은 홀 수송층을 구비하는 발광층을 형성하는 것을 특징으로 하는 표시장치의 제조 방법.And a light emitting layer having a hole transport layer having a lower work function than that of the anode at a contact portion with the anode, on the anode electrode. 제 11항 내지 제 16항 중 어느 한 항에 있어서,The method according to any one of claims 11 to 16, 상기 패시베이션 막 및 상기 층간 절연막은, SiO2, SiN, SiON 중 어느 하나 또는 이들의 적층막으로 이루어지는 것을 특징으로 하는 표시장치의 제조 방법.The passivation film and the interlayer insulating film are made of any one of SiO 2 , SiN, and SiON or a laminated film thereof. 제 11항 내지 제 16항 중 어느 한 항에 있어서,The method according to any one of claims 11 to 16, 상기 평탄화 막은 수지막인 것을 특징으로 하는 표시장치의 제조 방법.And the planarization film is a resin film. 제 11항 내지 제 16항 중 어느 한 항에 있어서,The method according to any one of claims 11 to 16, 상기 도전 막을, 커패시터 전극이 되는 상기 반도체막 위에 더 형성하는 것을 특징으로 하는 표시장치의 제조 방법.And the conductive film is further formed on the semiconductor film serving as a capacitor electrode.
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Patent event date: 20091030

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20100127

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20091030

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I