KR102896634B1 - 과도 공급 전압 보조 모드 스위칭을 갖는 다중 코어 발진기 - Google Patents

과도 공급 전압 보조 모드 스위칭을 갖는 다중 코어 발진기

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KR102896634B1
KR102896634B1 KR1020250119466A KR20250119466A KR102896634B1 KR 102896634 B1 KR102896634 B1 KR 102896634B1 KR 1020250119466 A KR1020250119466 A KR 1020250119466A KR 20250119466 A KR20250119466 A KR 20250119466A KR 102896634 B1 KR102896634 B1 KR 102896634B1
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Abstract

전압 제어식 발진(VCO) 회로부의 원하지 않는 동작 모드가 원하는 동작 모드(예를 들어, 동위상 동작 모드 또는 이위상 동작 모드)보다 우세한 것을 방지하기 위해, 새로운 모드로 스위칭될 때의 VCO 회로부에 공급 리셋 및 램프 펄스가 제공될 수 있어서, VCO 회로부로의 공급 전압은 리셋(예를 들어, 0 V 또는 다른 기준 전압으로 설정)되고, 일정 지속 시간 내에 (예를 들어, 모드를 유지하기 위해 사용되는) 정상 상태 전압으로 다시 서서히 증가되거나 램프 업된다. 추가적으로 또는 대안적으로, VCO 회로부를 새로운 모드로 스위칭하는 것으로 부트스트래핑되는 (예를 들어, 즉각적으로 또는 동시에 적용되는) 스위치 제어 부트스트랩 펄스가 VCO 회로부에 제공될 수 있다. 일정 지속 시간 후, VCO 회로부는 (예를 들어, 새로운 모드를 유지하기 위해 사용되는) 정상 상태 전압으로 다시 스위칭될 수 있다.

Description

과도 공급 전압 보조 모드 스위칭을 갖는 다중 코어 발진기{MULTI-CORE OSCILLATOR WITH TRANSIENT SUPPLY VOLTAGE ASSISTED MODE SWITCHING}
관련 출원에 대한 상호 참조
본 출원은 2021년 9월 21일자로 출원되고 발명의 명칭이 "MULTI-CORE OSCILLATOR WITH TRANSIENT SUPPLY VOLTAGE ASSISTED MODE SWITCHING"인 미국 가출원 제63/246,778호의 이익을 주장하며, 그 출원의 내용은 모든 목적들을 위해 그 전체가 참고로 포함된다.
본 개시내용은 대체적으로 무선 통신에 관한 것으로, 보다 구체적으로는 무선 통신의 성능 개선에 관한 것이다.
전자 디바이스에서, 국부 발진기는 국부 발진 신호를 생성하는 전압 제어식 발진 회로부를 포함할 수 있다. 국부 발진기는, 예컨대, 전자 디바이스가 무선 신호들을 송신 및 수신 둘 모두를 하는 것을 가능하게 하는 하나 이상의 안테나들에 결합된 송수신기, 광대역 위상 고정 루프 회로부를 갖는 고속 직렬화/역직렬화기 등에서, 일정 주파수 범위(예를 들어, 넓은 주파수 범위)를 지원하기 위해 전자 디바이스의 임의의 적합한 부분에 사용될 수 있고, 상이한 모드들 및/또는 주파수들에서 국부 발진기의 동작을 재구성하도록 스위치들을 활용할 수 있다. 예를 들어, 국부 발진 신호는 데이터 신호와 혼합되어 데이터 신호를 (예를 들어, 더 높은 또는 무선 주파수로) 상향변환하여 하나 이상의 안테나들을 통해 송신될 송신 신호를 생성하거나, 하나 이상의 안테나들을 통해 수신된 수신 신호를 (예를 들어, 더 낮은 또는 기저대역 주파수로) 하향변환하여 데이터 신호를 생성할 수 있다.
일부 경우들에서, 전압 제어식 발진 회로부는 다수의 코어들(예를 들어, 각각의 코어는 각각의 인덕터에 결합되고 각각의 코어로부터 출력된 신호들에 대한 각각의 단자들에 제공함)을 포함할 수 있고, 다수의 모드들에서 동작하여 상이한 주파수들을 갖는 신호들을 생성할 수 있다. 그러나, 전압 제어식 발진 회로부가 원하는 모드에서 동작하고 있을 때, 다른 원하지 않는 모드가 원하는 모드보다 우세하여, 결과적으로 전압 제어식 발진 회로부가 원하지 않는 주파수 및/또는 원하지 않는 위상 잡음을 갖는 신호 출력하게 할 수 있다.
본 명세서에 개시된 소정의 실시예들의 개요가 아래에 기재된다. 이들 양태들은 단지 이들 소정의 실시예들의 간단한 개요를 독자에게 제공하기 위해 제시되며, 이들 양태들은 본 개시내용의 범주를 제한하도록 의도되지 않음이 이해되어야 한다. 실제로, 본 개시내용은 아래에 기재되지 않을 수 있는 다양한 양태들을 포함할 수 있다.
일 실시예에서, 방법은, 프로세싱 회로부를 통해, 제1 전압을 공급함으로써 제1 모드에서 전압 제어식 발진기 회로부를 동작시키는 단계, 및 스위칭 회로부를 통해, 제2 전압을 전압 제어식 발진기 회로부에 공급하는 단계를 포함한다. 본 방법은 또한, 프로세싱 회로부를 통해, 제2 모드에서 전압 제어식 발진기 회로부를 동작시키는 단계, 및 전압 제어식 발진기 회로부가 제2 모드에서 동작하고 있는 동안, 스위칭 회로부를 통해, 제1 전압을 전압 제어식 발진기 회로부에 공급하는 단계를 포함한다.
다른 실시예에서, 송수신기는 제1 코어 및 제2 코어를 갖는 전압 제어식 발진기 회로부를 포함한다. 스위칭 회로부는 제1 코어, 제2 코어, 제1 공급 전압, 및 제2 공급 전압에 결합된다. 스위칭 회로부는 전압 제어식 발진기 회로부가 제1 모드에서 동작하는 경우에 제1 코어, 제2 코어, 또는 둘 모두를 제1 공급 전압에 결합시키도록, 그리고 전압 제어식 발진기 회로부가 제1 모드에서 동작하는 것으로부터 제2 모드에서 동작하는 것으로 스위칭하는 경우에 제1 코어, 제2 코어, 또는 둘 모두를 제2 공급 전압에 결합시키도록 구성된다.
또 다른 실시예에서, 전자 디바이스는 전압 제어식 발진기 회로부 및 전압 제어식 발진기 회로부를 제1 공급 전압 및 제2 공급 전압에 결합시키도록 구성된 스위칭 회로부를 갖는 송수신기를 포함한다. 전자 디바이스는 또한 전압 제어식 발진기 회로부에 통신가능하게 결합된 프로세싱 회로부를 포함한다. 프로세싱 회로부는 전압 제어식 발진기 회로부가 제1 모드에서 동작하게 하고, 전압 제어식 발진기 회로부를 제1 공급 전압에 결합시키도록 스위칭 회로부를 동작시킨다. 프로세싱 회로부는 또한 전압 제어식 발진기 회로부를 제2 공급 전압에 결합시키도록 스위칭 회로부를 동작시키고, 전압 제어식 발진기 회로부가 제2 모드에서 동작하게 한다. 프로세싱 회로부는 추가로, 제2 모드에서 전압 제어식 발진기 회로부를 동작시키는 동안 전압 제어식 발진기 회로부를 제1 공급 전압에 결합시키도록 스위칭 회로부를 동작시킨다.
위에서 언급된 특징들의 다양한 개선들이 본 개시내용의 다양한 양태들에 관련하여 존재할 수 있다. 추가적인 특징들이 또한 이들 다양한 양태들에 또한 포함될 수 있다. 이들 개선들 및 부가적인 특징들은 개별적으로 또는 임의의 조합으로 존재할 수 있다. 예를 들어, 예시된 실시예들 중 하나 이상에 관련하여 아래에서 논의되는 다양한 특징들은 본 개시내용의 위에서 설명된 양태들 중 임의의 양태에 단독으로 또는 임의의 조합으로 포함될 수 있다. 위에서 제시된 간단한 발명의 내용은 청구된 요지에 대한 제한 없이 단지 독자로 하여금 본 개시내용의 실시예들의 소정의 양태들 및 맥락들에 익숙해지도록 의도된 것이다.
본 개시내용의 다양한 양태들은 하기 발명을 실시하기 위한 구체적인 내용을 읽고 동일 부호가 동일 요소를 지칭하는 아래 기재된 도면들을 참조하면 더 잘 이해될 수 있다.
도 1은 본 개시내용의 실시예들에 따른 전자 디바이스의 블록도이다.
도 2는 본 개시내용의 실시예들에 따른 도 1의 전자 디바이스의 기능도이다.
도 3은 본 개시내용의 실시예들에 따른, 도 1의 전자 디바이스의 송신기의 개략도이다.
도 4는 본 개시내용의 실시예들에 따른, 도 1의 전자 디바이스의 수신기의 개략도이다.
도 5는 본 개시내용의 실시예들에 따른, 2개의 코어들이 동위상으로 동작하는 도 1의 전자 디바이스의 전압 제어식 발진(voltage-controlled oscillation, VCO) 회로부의 일부분의 개략도이다.
도 6은 본 개시내용의 실시예들에 따른, 2개의 코어들이 이위상으로 동작하는 도 5의 VCO 회로부의 일부분의 개략도이다.
도 7은 본 개시내용의 일 실시예에 따른, 스위칭 회로부를 갖는 도 5의 VCO 회로부의 일부분의 개략도이다.
도 8은 본 개시내용의 일 실시예에 따른, 도 7의 스위칭 회로부의 블록도이다.
도 9는 본 개시내용의 일 실시예에 따른, 도 8의 단자 스위칭 회로부의 회로도이다.
도 10은 본 개시내용의 실시예들에 따른, 리셋 및 램프 펄스를 제공할 수 있는 도 9의 단자 스위칭 회로부의 (예를 들어, 스위치 제어 리셋 및 램핑 회로부 형태의) 공급 전압 스위칭 회로부의 개략도이다.
도 11은 본 개시내용의 실시예들에 따른, 리셋 및 램프 펄스를 제공하는 도 10의 스위치 제어 리셋 및 램핑 회로부의 동작을 예시하는 조합 타이밍도이다.
도 12는 본 개시내용의 실시예들에 따른, 리셋 및 램프 펄스를 제공하도록 도 10의 스위치 제어 리셋 및 램핑 회로부를 동작시키는 방법을 도시하는 흐름도이다.
도 13은 본 개시내용의 실시예들에 따른, 스위치 제어 부트스트랩(bootstrap) 펄스를 제공할 수 있는 (예를 들어, 스위치 제어 부트스트래핑 회로부 형태의) 공급 전압 스위칭 회로부의 개략도이다.
도 14는 본 개시내용의 실시예들에 따른, 부트스트랩 펄스를 제공하는 도 13의 스위치 제어 부트스트래핑 회로부의 동작을 예시하는 조합 타이밍도이다.
도 15는 본 개시내용의 실시예들에 따른, 부트스트랩 펄스를 제공하도록 도 13의 스위치 제어 부트스트래핑 회로부를 동작시키는 방법을 도시하는 흐름도이다.
도 16a는 본 개시내용의 일 실시예에 따른, 제1 모드(예를 들어, 모드 0)에서 동작하는 도 7의 스위칭 회로부 및 4개의 코어들을 갖는 도 1의 전자 디바이스의 VCO 회로부의 예시적인 구현예이다.
도 16b는 본 개시내용의 일 실시예에 따른, 제2 모드(예를 들어, 모드 1)에서 동작하는 도 16a의 VCO 회로부의 예시적인 구현예이다.
도 16c는 본 개시내용의 일 실시예에 따른, 제3 모드(예를 들어, 모드 2)에서 동작하는 도 16a의 VCO 회로부의 예시적인 구현예이다.
도 16d는 본 개시내용의 일 실시예에 따른, 제4 모드(예를 들어, 모드 3)에서 동작하는 도 16a의 VCO 회로부의 예시적인 구현예이다.
도 17은 도 7에 예시된 스위칭 회로부가 없는 VCO 회로부의 동작을 예시하는 플롯이다.
도 18은 본 개시내용의 일 실시예에 따른, 도 16a 내지 도 16d의 VCO 회로부의 예시적인 구현예의 동작을 예시하는 플롯이다.
하나 이상의 구체적인 실시예들이 아래에서 설명될 것이다. 이러한 실시예들에 대한 간명한 설명을 제공하려는 노력으로, 명세서에는 실제 구현예의 모든 특징들이 설명되어 있지는 않다. 임의의 엔지니어링 또는 설계 프로젝트에서와 같이 임의의 그러한 실제 구현예의 개발에서, 구현마다 다를 수 있는 시스템-관련 및 사업-관련 제약들의 준수와 같은 개발자들의 특정 목표들을 달성하기 위해 많은 구현-특정 결정들이 이루어져야 한다는 것을 이해하여야 한다. 게다가, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고 본 개시내용의 이익을 갖는 통상의 기술자에게는 설계, 제조, 및 제작의 일상적인 과제일 것이라는 것이 이해되어야 한다.
본 개시내용의 다양한 실시예들의 요소들을 소개할 때, 단수 형태("a", "an", 및 "the")는 요소들 중 하나 이상이 존재한다는 것을 의미하도록 의도된다. 용어들 "포함하는(comprising, including)", 및 "갖는(having)"은 포괄적인 것이고 열거된 요소들 이외의 부가적인 요소들이 존재할 수 있음을 의미하도록 의도된다. 부가적으로, 본 개시내용의 "하나의 실시예" 또는 "일 실시예"에 대한 참조들은 언급된 특징들을 또한 포함하는 부가적인 실시예들의 존재를 배제하는 것으로 해석되도록 의도되지 않는다는 것이 이해되어야 한다. 또한, 특정 특징들, 구조들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 용어들 "대략", "거의", "약", "~에 가까운", 및/또는 "실질적으로"의 사용은, 예컨대 임의의 적합한 또는 고려가능한 오류의 마진 내에서(예컨대, 타깃의 0.1% 이내, 타깃의 1% 이내, 타깃의 5% 이내, 타깃의 10% 이내, 타깃의 25% 이내 등), 타깃(예컨대, 설계, 값, 양)에 가까운 것을 포함하는 것을 의미하는 것으로 이해되어야 한다. 더욱이, 본 명세서에서 제공되는 임의의 정확한 값들, 수들, 측정치들 등은 정확한 값들, 수들, 측정치들 등의 (예컨대, 적합한 또는 고려가능한 오류의 마진 내의) 근사치들을 포함하는 것으로 고려됨을 이해하여야 한다.
본 개시내용은 국부 발진 신호를 생성하는 전압 제어식 발진 회로부를 갖는 국부 발진기에 관한 것이다. 국부 발진기는, 예컨대, 전자 디바이스가 무선 신호를 송신 및 수신 둘 모두를 하는 것을 가능하게 하는 하나 이상의 안테나들에 결합된 송수신기, 광대역 위상 고정 루프 회로부를 갖는 고속 직렬화/역직렬화기 등에서, 일정 주파수 범위(예를 들어, 넓은 주파수 범위)를 지원하기 위해 전자 디바이스의 임의의 적합한 부분에 사용될 수 있고, 상이한 모드들 및/또는 주파수들에서 국부 발진기의 동작을 재구성하도록 스위치들을 활용한다. 본 개시내용은 예시적인 목적을 위해 송수신기의 일부로서 국부 발진기를 설명하지만, 국부 발진기는 전자 디바이스의 프로세싱 회로부, 메모리, 디스플레이 회로부 등과 같은 전자 디바이스의 임의의 적합한 부분의 일부일 수 있다는 것을 이해하여야 한다. 예를 들어, 전자 디바이스는 디바이스가 무선 신호들을 송신하고 수신하는 것 둘 모두를 가능하게 하는 하나 이상의 안테나들에 결합될 수 있는 송수신기를 포함할 수 있다. 송수신기는 국부 발진 신호를 생성하는 전압 제어식 발진 회로부를 갖는 국부 발진기를 포함할 수 있다. 국부 발진 신호는 데이터 신호와 혼합되어 데이터 신호를 (예를 들어, 더 높은 또는 무선 주파수로) 상향변환하여 하나 이상의 안테나들을 통해 송신될 송신 신호를 생성하거나, 하나 이상의 안테나들을 통해 수신된 수신 신호를 (예를 들어, 더 낮은 또는 기저대역 주파수로) 하향변환하여 데이터 신호를 생성할 수 있다.
무선 통신 디바이스에 의해 송신되거나 수신되는 무선 신호들의 위상 잡음을 감소시키거나 최소화하면 더 작은 데이터 오류 벡터 크기, 개선된 스펙트럼 순도, 및 궁극적으로, 우수한 성능으로 이어질 수 있다. 온-칩 인덕터들 및 커패시터들을 갖는 공진기들의 구현예는 손실이 많은 실리콘 기판들에 대한 품질 계수에 의해 제한될 수 있기 때문에, 다중 코어 아키텍처는, 특히 5세대(5G) 밀리미터파(mmWave) 애플리케이션들의 경우에, 유망한 접근법이 된다. 이론적으로, 위상 잡음은 N개의 결합 발진기들을 이용하여 10*log10(N)배로 감소될 수 있다.
특히, 무선 통신 디바이스는 디바이스가 무선 신호들을 송신 및 수신하는 것을 가능하게 하는 하나 이상의 안테나들에 결합된 송수신기를 포함할 수 있다. 송수신기는 국부 발진 신호를 생성하는 전압 제어식 발진 회로부를 갖는 국부 발진기를 포함할 수 있다. 국부 발진 신호는 데이터 신호와 혼합되어 데이터 신호를 (예를 들어, 더 높은 또는 무선 주파수로) 상향변환하여 하나 이상의 안테나들을 통해 송신될 송신 신호를 생성하거나, 하나 이상의 안테나들을 통해 수신된 수신 신호를 (예를 들어, 더 낮은 또는 기저대역 주파수로) 하향변환하여 데이터 신호를 생성할 수 있다.
전압 제어식 발진 회로부는 다수의 코어들(예를 들어, 각각의 코어는 자체 LC 탱크 회로를 가짐)을 포함할 수 있고, 다수의 모드들에서 동작하여 상이한 주파수들을 갖는 신호들을 생성하여, 그에 따라서 튜닝 범위를 확장시킬 수 있다. 상이한 동작 모드들의 경우, 발진기는 상이한 부하 커패시턴스들에 결합되어서, 발진 주파수가 모드들에 걸쳐 가변될 수 있다. 그러나, 전압 제어식 발진 회로부가 원하는 모드에서 동작하고 있을 때, 다른 원하지 않는 모드가 원하는 모드를 능가하고 심지어 그보다 우세할 수 있다. 이는 원하지 않는 모드가 원하는 모드의 이득보다 더 큰 이득(예를 들어, 더 큰 루프 이득)을 갖기 - 이는 원하지 않는 모드가 원하는 모드보다 더 빠르게 증가하게 함 - 때문이다. "루프 이득"은, 출력을 입력으로 피드백할 수 있고, 데시벨 단위로 측정될 수 있고, 양의 피드백 기반 발진기의 스타트업 강도를 나타낼 수 있는 피드백 루프의 또는 그 둘레의 총 이득을 지칭할 수 있다. 실제로, 이는 전압 제어식 발진 회로부에 대한 외부 교란들 및/또는 시스템 동역학의 초기 조건에 의존할 수 있다. 이러한 우세한 원하지 않는 동작 모드의 결과로서, 전압 제어식 발진 회로부는 원하지 않는 주파수 및/또는 원하지 않는 위상 잡음을 갖는 신호를 출력할 수 있다.
이를 염두에 두고, 도 1은 본 개시내용의 실시예들에 따른, 전자 디바이스(10)의 블록도이다. 전자 디바이스(10)는, 다른 것들 중에서도, 하나 이상의 프로세서들(12)(본 명세서에서 편의상 단일 프로세서로서 총칭될 수 있고, 이는 임의의 적합한 형태의 프로세싱 회로부로 구현될 수 있음), 메모리(14), 비휘발성 저장소(16), 디스플레이(18), 입력 구조물들(22), 입력/출력(I/O) 인터페이스(24), 네트워크 인터페이스(26), 및 전원(29)을 포함할 수 있다. 도 1에 도시된 다양한 기능 블록들은 하드웨어 요소들(회로부 포함), 소프트웨어 요소들(기계-실행가능 명령어들 포함) 또는 하드웨어 및 소프트웨어 요소들 둘 모두의 조합(이는 로직으로 지칭될 수 있음)을 포함할 수 있다. 프로세서(12), 메모리(14), 비휘발성 저장소(16), 디스플레이(18), 입력 구조물들(22), 입력/출력(I/O) 인터페이스(24), 네트워크 인터페이스(26), 및/또는 전원(29)은 각각 (예컨대, 다른 컴포넌트, 통신 버스, 네트워크를 통해) 서로 직접 또는 간접적으로 통신가능하게 결합되어 서로 간에 데이터를 송신 및/또는 수신할 수 있다. 도 1이 단지 특정 구현예의 하나의 예이고, 전자 디바이스(10)에 존재할 수 있는 컴포넌트들의 유형들을 예시하도록 의도되는 것에 유의해야 한다.
예를 들어, 전자 디바이스(10)는 데스크톱 또는 노트북 컴퓨터(예컨대, 미국 캘리포니아주, 쿠퍼티노 소재의 애플 인크(Apple Inc.)로부터 입수가능한 맥북(MacBook®), 맥북 프로(MacBook® Pro), 맥북 에어(MacBook Air®), 아이맥(iMac®), 맥 미니(Mac® mini), 또는 맥 프로(Mac Pro®)의 형태)를 포함하는 임의의 적합한 컴퓨팅 디바이스, 예컨대, 무선 전자 디바이스 또는 스마트폰(예컨대, 미국 캘리포니아주, 쿠퍼티노 소재의 애플 인크로부터 입수가능한 아이폰(iPhone®)의 모델의 형태), 태블릿(예컨대, 미국 캘리포니아주, 쿠퍼티노 소재의 애플 인크로부터 입수가능한 아이패드(iPad®)의 모델의 형태), 웨어러블 전자 디바이스(예컨대, 미국 캘리포니아주, 쿠퍼티노 소재의 애플 인크로부터 입수가능한 애플 워치(Apple Watch®)의 형태)와 같은 휴대용 전자 또는 휴대용 전자 디바이스, 및 기타 유사한 디바이스들을 포함할 수 있다. 도 1의 프로세서(12) 및 다른 관련 항목들이 일반적으로 본 명세서에서 "데이터 프로세싱 회로부"로 지칭될 수 있다는 것을 유의해야 한다. 그러한 데이터 프로세싱 회로부는 소프트웨어, 하드웨어, 또는 둘 모두로서 전체적으로 또는 부분적으로 구현될 수 있다. 더욱이, 도 1의 프로세서(12) 및 다른 관련 항목들은 단일의 내장된 프로세싱 모듈일 수 있거나 전자 디바이스(10) 내의 다른 요소들 중 임의의 요소 내에 전체적으로 또는 부분적으로 포함될 수 있다. 프로세서(12)는 범용 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서(DSP)들, 필드 프로그램가능 게이트 어레이(FPGA)들, 프로그램가능 로직 디바이스(PLD)들, 제어기들, 상태 머신들, 게이트 로직, 개별 하드웨어 컴포넌트들, 전용 하드웨어 유한 상태 머신들, 또는 정보의 계산들 또는 기타 조작들을 수행할 수 있는 임의의 기타 적합한 엔티티들의 임의의 조합으로 구현될 수 있다. 프로세서들(12)은 하나 이상의 애플리케이션 프로세서들, 하나 이상의 기저대역 프로세서들, 또는 둘 모두를 포함할 수 있고, 본 명세서에 기재된 다양한 기능들을 수행할 수 있다.
도 1의 전자 디바이스(10)에서, 프로세서(12)는 다양한 알고리즘들을 수행하기 위해 메모리(14) 및 비휘발성 저장소(16)와 동작가능하게 결합될 수 있다. 프로세서(12)에 의해 실행되는 그러한 프로그램들 또는 명령어들은 하나 이상의 유형의(tangible) 컴퓨터 판독가능 매체들을 포함하는 임의의 적합한 제조 물품에 저장될 수 있다. 유형의 컴퓨터 판독가능 매체들은, 개별적으로 또는 집합적으로, 명령어들 또는 루틴들을 저장하기 위해 메모리(14) 및/또는 비휘발성 저장소(16)를 포함할 수 있다. 메모리(14) 및 비휘발성 저장소(16)는 데이터 및 실행가능 명령어들을 저장하기 위한 임의의 적합한 제조 물품들, 예컨대, 랜덤 액세스 메모리, 판독 전용 메모리, 재기입가능 플래시 메모리, 하드 드라이브들, 및 광 디스크들을 포함할 수 있다. 부가적으로, 그러한 컴퓨터 프로그램 제품 상에서 인코딩된 프로그램들(예를 들어, 운영 체제)은 또한 전자 디바이스(10)가 다양한 기능들을 제공하는 것을 가능하게 하도록 프로세서(12)에 의해 실행될 수 있는 명령어들을 포함할 수 있다.
소정의 실시예들에서, 디스플레이(18)는 사용자들이 전자 디바이스(10) 상에서 생성되는 이미지들을 보는 것을 용이하게 할 수 있다. 일부 실시예들에서, 디스플레이(18)는, 전자 디바이스(10)의 사용자 인터페이스와의 사용자 상호작용을 용이하게 할 수 있는 터치 스크린을 포함할 수 있다. 더욱이, 일부 실시예들에서, 디스플레이(18)는 하나 이상의 액정 디스플레이들(LCD), 발광 다이오드(LED) 디스플레이들, 유기 발광 다이오드(OLED) 디스플레이들, 능동형 매트릭스 유기 발광 다이오드(AMOLED) 디스플레이들, 또는 이들 및/또는 다른 디스플레이 기술들의 일부 조합을 포함할 수 있다는 것이 이해되어야 한다.
전자 디바이스(10)의 입력 구조물들(22)은 사용자가 전자 디바이스(10)와 상호작용하는 것(예를 들어, 볼륨 레벨을 증가 또는 감소시키기 위해 버튼을 누르는 것)을 가능하게 할 수 있다. I/O 인터페이스(24)는, 네트워크 인터페이스(26)가 그럴 수 있는 것처럼, 전자 디바이스(10)가 다양한 다른 전자 디바이스들과 인터페이싱할 수 있게 할 수 있다. 일부 실시예들에서, I/O 인터페이스(24)는 미국 캘리포니아주 쿠퍼티노 소재의 애플 인크에 의해 제공되는 라이트닝 커넥터(Lightning connector), USB(universal serial bus), 또는 다른 유사한 커넥터 및 프로토콜과 같은 표준 커넥터 및 프로토콜을 사용하여 콘텐츠 조작 및/또는 충전을 위한 하드와이어드(hardwired) 연결을 위한 I/O 포트를 포함할 수 있다. 네트워크 인터페이스(26)는, 예를 들어, 초광대역(UWB) 또는 BLUETOOTH® 네트워크와 같은 개인 영역 네트워크(PAN)를 위한, IEEE 802.11x 계열의 프로토콜들 중 하나(예컨대, WI-FI®)를 채용하는 네트워크와 같은 로컬 영역 네트워크(LAN) 또는 무선 로컬 영역 네트워크(WLAN)를 위한, 그리고/또는, 예를 들어, 3G(3rd generation) 셀룰러 네트워크, UMTS(universal mobile telecommunication system), 4G(4th generation) 셀룰러 네트워크, LTE®(long term evolution) 셀룰러 네트워크, LTE-LAA(long term evolution license assisted access) 셀룰러 네트워크, 5G(5th generation) 셀룰러 네트워크, 및/또는 NR(New Radio) 셀룰러 네트워크, 위성 네트워크 등을 포함하는 3GPP(Third Generation Partnership Project)에 관련된 임의의 표준들과 같은 광역 네트워크(WAN)를 위한 하나 이상의 인터페이스들을 포함할 수 있다. 특히, 네트워크 인터페이스(26)는, 예를 들어, 밀리미터파(mmWave) 주파수 범위(예컨대, 24.25 내지 300 기가헤르츠(㎓))를 포함하는 5G 사양의 릴리스-15 셀룰러 통신 표준 및/또는 무선 통신에 사용되는 주파수 범위들을 정의 및/또는 가능하게 하는 임의의 기타 셀룰러 통신 표준 릴리스(예컨대, 릴리스-16, 릴리스-17, 임의의 향후 릴리스들)를 이용하기 위한 하나 이상의 인터페이스들을 포함할 수 있다. 전자 디바이스(10)의 네트워크 인터페이스(26)는 전술된 네트워크들(예를 들어, 5G, Wi-Fi, LTE-LAA 등)을 통한 통신을 허용할 수 있다.
네트워크 인터페이스(26)는 또한, 예를 들어, 브로드밴드 고정형 무선 액세스 네트워크들(예컨대, WIMAX®), 모바일 브로드밴드 무선 네트워크들(모바일 WIMAX®), 비동기식 디지털 가입자 라인들(예컨대, ADSL, VDSL), 디지털 비디오 브로드캐스팅-지상파(DVB-T®) 네트워크 및 그의 확장 DVB 핸드헬드(DVB-H®) 네트워크, 초광대역(UWB) 네트워크, 교류(AC) 전력 라인들 등을 위한 하나 이상의 인터페이스들을 포함할 수 있다.
예시된 바와 같이, 네트워크 인터페이스(26)는 송수신기(30)를 포함할 수 있다. 일부 실시예들에서, 송수신기(30)의 전부 또는 일부들은 프로세서(12) 내에 배치될 수 있다. 송수신기(30)는 하나 이상의 안테나들을 통한 다양한 무선 신호들의 송신 및 수신을 지원할 수 있고, 따라서 송신기 및 수신기를 포함할 수 있다. 전자 디바이스(10)의 전원(29)은 재충전가능 리튬 폴리머(Li-poly) 배터리 및/또는 교류(AC) 전력 변환기와 같은 임의의 적합한 전원을 포함할 수 있다.
도 2는 본 개시내용의 실시예들에 따른 도 1의 전자 디바이스(10)의 기능도이다. 도시된 바와 같이, 프로세서(12), 메모리(14), 송수신기(30), 송신기(52), 수신기(54), 및/또는 안테나들(55)(55A 내지 55N로 도시되고, 안테나(55)로 총칭됨)은 직접 또는 간접적으로 (예컨대, 다른 컴포넌트, 통신 버스, 네트워크를 통해) 서로 통신가능하게 결합되어 서로 간에 데이터를 송신 및/또는 수신할 수 있다.
전자 디바이스(10)는 각각, 예를 들어, 네트워크(예컨대, 기지국들을 포함함) 또는 직접 연결을 통해 전자 디바이스(10)와 외부 디바이스 사이의 데이터의 송신 및 수신을 가능하게 하는 송신기(52) 및/또는 수신기(54)를 포함할 수 있다. 예시된 바와 같이, 송신기(52) 및 수신기(54)는 송수신기(30)로 조합될 수 있다. 전자 디바이스(10)는 또한 송수신기(30)에 전기적으로 결합된 하나 이상의 안테나들(55A 내지 55N)을 가질 수 있다. 안테나들(55A 내지 55N)은 무지향성 또는 지향성 구성으로, 단일-빔, 이중-빔, 또는 다중-빔 배열 등으로 구성될 수 있다. 각각의 안테나(55)는 하나 이상의 빔들 및 다양한 구성들과 연관될 수 있다. 일부 실시예들에서, 안테나 그룹 또는 모듈의 안테나들(55A 내지 55N)의 다수의 안테나들은 각각의 송수신기(30)에 통신가능하게 결합될 수 있고 각각은 보강 및/또는 상쇄 결합하여 빔을 형성할 수 있는 무선 주파수 신호들을 방출할 수 있다. 전자 디바이스(10)는 다양한 통신 표준들에 적합하게 다수의 송신기들, 다수의 수신기들, 다수의 송수신기들, 및/또는 다수의 안테나들을 포함할 수 있다. 일부 실시예들에서, 송신기(52) 및 수신기(54)는 다른 유선 또는 유선라인 시스템 또는 수단을 통해 정보를 송신 및 수신할 수 있다.
예시된 바와 같이, 전자 디바이스(10)의 다양한 컴포넌트들은 버스 시스템(56)에 의해 서로 결합될 수 있다. 버스 시스템(56)은 예를 들어, 데이터 버스뿐만 아니라 데이터 버스에 부가하여, 전력 버스, 제어 신호 버스 및 상태 신호 버스를 포함할 수 있다. 전자 디바이스(10)의 컴포넌트들은 일부 다른 메커니즘을 사용하여 함께 결합되거나 또는 서로에 대한 입력들을 수용 또는 제공할 수 있다.
도 3은 본 개시내용의 실시예들에 따른, 송수신기(30)의 일부일 수 있는 송신기(52)(예를 들어, 송신 회로부)의 블록도이다. 예시된 바와 같이, 송신기(52)는 하나 이상의 안테나들(55)을 통해 송신될 디지털 신호의 형태로 발신 데이터(outgoing data)(60)를 수신할 수 있다. 송신기(52)의 디지털-아날로그 변환기(DAC)(62)는 디지털 신호를 아날로그 신호로 변환할 수 있고, 변조기(63)는 변환된 아날로그 신호를 캐리어 신호와 조합할 수 있다. 믹서(64)는 캐리어 신호를 국부 발진기(66)로부터의 국부 발진기 신호(65)와 조합하여 무선 주파수 신호를 생성할 수 있다. 특히, 국부 발진(66)은 국부 발진 신호(65)를 생성하거나 그를 생성하는 것을 용이하게 하는 전압 제어식 발진(VCO) 회로부(67)를 포함할 수 있다.
전력 증폭기(power amplifier, PA)(68)는 믹서(64)로부터 무선 주파수 신호를 수신하고, 변조된 신호를 적합한 레벨로 증폭시켜 하나 이상의 안테나들(55)을 통한 신호의 송신을 구동할 수 있다. 송신기(52)의 필터(69)(예컨대, 필터 회로부 및/또는 소프트웨어)는 이어서, 증폭된 신호로부터 바람직하지 않은 잡음을 제거하여, 하나 이상의 안테나들(55)을 통해 송신될 송신 데이터(70)를 생성할 수 있다. 필터(69)는 증폭된 신호로부터 바람직하지 않은 잡음을 제거하기 위한 임의의 적합한 필터 또는 필터들, 예컨대, 대역통과 필터, 대역저지 필터(bandstop filter), 저역 통과 필터, 고역 통과 필터, 및/또는 데시메이션 필터(decimation filter)를 포함할 수 있다. 추가적으로, 송신기(52)는 도시되지 않은 임의의 적합한 추가 컴포넌트들을 포함할 수 있거나, 또는 예시된 컴포넌트들 중 소정 컴포넌트를 포함하지 않을 수 있어서, 송신기(52)가 하나 이상의 안테나들(55)을 통해 발신 데이터(60)를 송신할 수 있게 한다. 예를 들어, 송신기(52)는 (예를 들어, 입력 신호를 기저대역 주파수로부터 중간 주파수로 변환하기 위한) 추가 믹서 및/또는 디지털 상향변환기를 포함할 수 있다. 다른 예로서, 전력 증폭기(68)가 원하는 주파수 범위에서 또는 대략적으로 이러한 범위에서 증폭된 신호를 출력하는 경우(증폭된 신호의 필터링이 불필요할 수 있도록 함), 송신기(52)는 필터(69)를 포함하지 않을 수 있다.
도 4는 본 개시내용의 실시예들에 따른, 송수신기(30)의 일부일 수 있는 수신기(54)(예를 들어, 수신 회로부)의 개략도이다. 예시된 바와 같이, 수신기(54)는 아날로그 신호의 형태로 하나 이상의 안테나들(55)로부터 수신 데이터(80)를 수신할 수 있다. 저잡음 증폭기(low noise amplifier, LNA)(81)는 수신된 아날로그 신호를 수신기(54)가 프로세싱하기에 적합한 레벨로 증폭시킬 수 있다. 믹서(82)는 증폭된 신호를 국부 발진기(84)로부터의 국부 발진 신호(83)와 조합하여 중간 또는 기저대역 주파수 신호를 생성할 수 있다. 송신기(52)의 국부 발진기(66)와 마찬가지로, 수신기(54)의 국부 발진기(84)는 국부 발진 신호(83)를 생성하거나 그를 생성하는 것을 용이하게 하는 VCO 회로부(85)를 포함할 수 있다. 필터(86)(예를 들어, 필터 회로부 및/또는 소프트웨어)는 교차 채널 간섭과 같은 원하지 않는 잡음을 신호로부터 제거할 수 있다. 필터(86)는 또한, 원하는 신호 이외의 주파수들에 있는 하나 이상의 안테나들(55)에 의해 수신된 추가 신호들을 제거할 수 있다. 필터(86)는 수신 신호로부터 바람직하지 않은 잡음 또는 신호들을 제거하기 위한 임의의 적합한 필터 또는 필터들, 예컨대, 대역통과 필터, 대역저지 필터, 저역 통과 필터, 고역 통과 필터, 및/또는 데시메이션 필터를 포함할 수 있다. 복조기(87)는 무선 주파수 엔벨로프를 제거하고/하거나, 프로세싱을 위해 필터링된 신호로부터 복조된 신호를 추출할 수 있다. 아날로그-디지털 변환기(ADC)(88)는 복조된 아날로그 신호를 수신하고 신호를 전자 디바이스(10)에 의해 추가로 프로세싱될 착신 데이터(90)의 디지털 신호로 변환할 수 있다. 추가적으로, 수신기(54)는 도시되지 않은 임의의 적합한 추가 컴포넌트들을 포함할 수 있거나, 또는 예시된 컴포넌트들 중 소정 컴포넌트를 포함하지 않을 수 있어서, 수신기(54)가 하나 이상의 안테나들(55)을 통해 수신 데이터(80)를 수신할 수 있게 한다. 예를 들어, 수신기(54)는 (예를 들어, 입력 신호를 중간 주파수로부터 기저 대역 주파수로 변환하기 위한) 추가 믹서 및/또는 디지털 하향변환기를 포함할 수 있다.
도 2 내지 도 4가 각각의 VCO 회로부(67, 85)를 포함하는 국부 발진기(66, 84)를 갖는 송수신기(30)를 설명하지만, 국부 발진기(66, 84)는 전자 디바이스(10)의 프로세서(12), 메모리(14), 저장소(16), 디스플레이(18), 입력 구조들(22), I/O 인터페이스(24), 전원(29) 등과 같은 전자 디바이스(10)의 임의의 적합한 부분의 일부일 수 있는 것을 이해하여야 한다. 특히, 국부 발진기(66, 84)는, 예컨대, 광대역 위상 고정 루프 회로부를 갖는 고속 직렬화/역직렬화기에서, 일정 주파수 범위(예를 들어, 넓은 주파수 범위)를 지원하기 위해 전자 디바이스(10)의 임의의 적합한 부분에 사용될 수 있고, 상이한 모드들 및/또는 주파수들에서 국부 발진기(66, 84)의 동작을 재구성하도록 스위치들을 활용할 수 있다.
도 5는 본 개시내용의 실시예들에 따른, 송수신기(30)의 일부일 수 있는 VCO 회로부(67, 85)의 일부분(100)의 개략도이다. VCO 회로부는 다수의 코어들(102A, 102B)(총괄적으로 102)을 가질 수 있다. 2개의 코어들(102A, 102B)이 도 5에 예시되어 있지만, VCO 회로부(67, 85)는 3개 이상의 코어들(102), 4개 이상의 코어들(102), 8개 이상의 코어들(102) 등과 같은 임의의 적합한 수의 코어들(102)을 포함할 수 있다는 것을 이해하여야 한다. 각각의 코어(102A, 102B)는 코어(102A, 102B)로부터 신호들을 출력하기 위한 탭 포인트들을 제공할 수 있는 제1 단자(104A, 104B) 및 제2 단자(106A, 106B)를 포함할 수 있다. 특히, 제1 단자들(104A, 104B)(총괄적으로 104) 및 제2 단자들(106A, 106B)(총괄적으로 106)은 차동 신호 쌍의 출력을 가능하게 할 수 있다. 예시된 바와 같이, 각각의 코어(102A, 102B)는 또한 각각의 인덕터(108A, 108B)(총괄적으로 108)에 결합된다. 추가적으로, 2개의 코어들(102)은 커패시터 쌍으로서 도 5에 예시된 하나 이상의 커패시턴스들(110A, 110B)(총괄적으로 110)을 통해 결합될 수 있다. 커패시턴스들(110)은 하나 이상의 커패시터들과 같은 임의의 적합한 디바이스 또는 컴포넌트에 의해 제공될 수 있다는 것을 이해하여야 한다.
예시된 바와 같이, 제1 코어(102A)의 인덕터(108A)의 제1 전류(112A)는 시계방향의 전류 방향을 갖고 0°의 위상을 가질 수 있으며, 제2 코어(102B)의 인덕터(108B)의 제2 전류(112B)는 반시계방향의 전류 방향을 갖고 180°의 위상을 가질 수 있다. 이와 같이, 인덕터(108A)의 제1 단자(104A)는 음극이고("-"로 표시됨), 인덕터(108A)의 제2 단자(104A)는 양극이다("+"로 표시됨). 유사하게, 인덕터(108B)의 제1 단자(104B)는 양극이고, 인덕터(108B)의 제2 단자(106B)는 음극이다. 따라서, 탱크 전압들(예를 들어, 코어들(102A, 102B)의 전압)은 동위상이다. 즉, 2개의 인접 발진기 코어들(예를 들어, 코어들(102A, 102B))의 경우, 탱크 전압들은 인덕터 전류들(112A, 112B)이 서로 반대인 전류 방향들을 갖는 경우에 동위상이고 인덕터 전류들(112A, 112B)이 동일한 전류 방향을 갖는 경우에 이위상이다. 인접 코어들(102A, 102B)이 동위상인 (예를 들어, 동일한 위상을 갖거나 0°의 위상 차를 갖는) 경우, 커패시턴스들(110)은 (예를 들어, 인접 코어들(102A, 102B)이 이위상인 경우보다) 더 낮은 커패시턴스, 예를 들어 감소된 또는 최소의 (예를 들어, 0 또는 거의 0의) 커패시턴스를 제공하고 "비가시적으로" 나타나고, 따라서 코어들(102A, 102B) 사이에서 단락 회로로서 작용할 수 있다. 이와 같이, 커패시턴스들(110)은 흐리게 예시되어 있다. 또한, 인접 코어들(102A, 102B)이 동위상인 경우, 탱크 임피던스들(예를 들어, 코어들(102A, 102B)에서의 임피던스들)은 (예를 들어, 인접 코어들(102A, 102B)이 이위상인 경우보다) 더 큰 임피던스들, 예를 들어 증가된 또는 최대의 임피던스들을 가질 수 있다. 이러한 동작 모드는 본 명세서에서 제1 모드 또는 "모드 0"으로 지칭될 수 있다.
다른 한편으로, 인접 코어들(102A, 102B)이 이위상인 경우, 커패시턴스들(110)은 코어들(102A, 102B) 사이에 더 큰 커패시턴스를 제공할 수 있다. 특히, 인접 코어들(102A, 102B)의 이위상이 더 클수록(예를 들어, 코어들(102A, 102B) 사이의 위상 차가 더 클수록), 더 큰 커패시턴스가 커패시턴스들(110)에 의해 제공될 수 있다. 이와 같이, 인접 코어들(102A, 102B)이 180°만큼 이위상인 경우, 커패시턴스들(110)은 증가된 또는 최대의 커패시턴스를 가질 수 있다.
도 6은 본 개시내용의 실시예들에 따른, 2개의 코어들(102)이 이위상으로 동작하는 VCO 회로부(67, 85)의 일부분(100)의 개략도이다. 특히, 코어들(102)의 인덕터들(108)의 전류들(112)은 (예를 들어, 시계방향의) 동일한 방향을 갖는다. 도 5의 VCO 회로부(67, 85)의 일부분(100)과 같이, 인덕터(108A)의 제1 단자(104A)는 음극이고, 인덕터(108A)의 제2 단자(104A)는 양극이다. 그러나, 인덕터(108B)의 제1 단자(104B)는 음극이고, 인덕터(108B)의 제2 단자(106B)는 양극이다. 따라서, 탱크 전압들은 이위상이고, 커패시턴스들(110)은 코어들(102) 사이에 더 큰 (예를 들어, 최대의) 커패시턴스를 제공하고 "가시적으로" 나타난다. 따라서, 커패시턴스들(110)은 실선으로 도시되어 있다. 또한, 인접 코어들(102A, 102B)이 이위상인 경우, 탱크 임피던스들은 (인접 코어들(102A, 102B)이 동위상인 경우보다) 더 낮은 임피던스들, 예를 들어, 감소된 또는 최소의 (예를 들어, 0 또는 거의 0의) 임피던스들을 가질 수 있다. 이러한 동작은 본 명세서에서 제2 모드 또는 "모드 1"로 지칭될 수 있다. 그러나, 모드 1은 큰 커패시턴스와 더 작은 탱크 임피던스, 및 그에 따른 더 작은 루프 이득을 갖기 때문에, 이는 (더 작은 커패시턴스와 더 큰 탱크 임피던스, 및 그에 따른 더 큰 루프 이득을 갖는) 모드 0에 의해 압도될 수 있다.
교란 또는 초기 조건에 관계없이 원하는 모드에 대한 명확한 발진 상태(예를 들어, 원하지 않는 모드가 우세하지 않고 압도적이지 않은 상태)의 보장을 용이하게 하는 모드 강인성을 개선하기 위해서, 개시된 실시예들은 발진이 시작되거나 모드가 스위칭될 때 소정 시간 윈도우 지속기간 동안 임의의 다른 원하지 않는 모드 스타트업 루프 이득이 임계 루프 이득(예를 들어, 0 데시벨(dB), 1dB 등)보다 작은 동안 원하는 모드 루프 이득이 임계 루프 이득보다 큰 것을 제공하는 것을 용이하게 한다. 이는 원하는 모드 동안의 지속 시간 내에 우세한 발진 모드로 발전하기에 충분한 이득을 제공할 수 있다. 일 실시예에서, 프로세서(12)는 VCO 회로부(67, 85)를 새로운 모드로 스위칭할 때 공급 리셋 및 램프 펄스를 제공할 수 있어서, VCO 회로부(67, 85)로의 공급 전압은 리셋(예를 들어, 0 V 또는 다른 기준 전압으로 설정)되고, 일정 지속 시간 내에 (예를 들어, 모드를 유지하기 위해 사용되는) 정상 상태 전압으로 다시 서서히 증가되거나 램프 업된다. 다른 실시예에서, 프로세서(12)는 VCO 회로부(67, 85)를 새로운 모드로 스위칭하는 것으로 부트스트래핑되는 (예를 들어, 즉각적으로 또는 동시에 적용되는) 스위치 제어 부트스트랩 펄스를 제공할 수 있다. 일정 지속 시간 후, VCO 회로부(67, 85)는 (예를 들어, 새로운 모드를 유지하기 위해 사용되는) 정상 상태 전압으로 다시 스위칭될 수 있다
도 7은 본 개시내용의 일 실시예에 따른, 스위칭 회로부(122)를 갖는 VCO 회로부(67, 85)의 일부분(120)의 개략도이다. 스위칭 회로부(122)는 VCO 회로부(67, 85)의 제1 코어(예를 들어, 102a)를 제2 코어(예를 들어, 102b)에 결합시킬 수 있고, 가변 공급 전압을 VCO 회로부(67, 85)에 결합 또는 결합해제시킬 수 있다.
도 8은 본 개시내용의 일 실시예에 따른, 스위칭 회로부(122)의 블록도이다. 스위칭 회로부(122)는 제1 코어(예를 들어, 102A)의 각각의 단자(예를 들어, 104A, 106A)와 결합되어 제2 코어(예를 들어, 102B)의 다른 단자(예를 들어, 104B, 106B)와 결합될 수 있는 단자 스위칭 회로부(130)를 포함할 수 있다.
도 9는 본 개시내용의 일 실시예에 따른, 단자 스위칭 회로부(130)의 회로도이다. 예시된 바와 같이, 단자 스위칭 회로부(130)는 제1 코어(102A)의 양극 단자(예를 들어, 104A)를 제2 코어(102B)의 양극 단자(예컨대, 104B)에 결합 또는 결합해제시킬 수 있는 제1 스위치(140), 제1 코어(102A)의 양극 단자(104A)를 제2 코어(102B)의 음극 단자(예컨대, 106B)에 결합시킬 수 있는 제2 스위치(142), 제1 코어(102A)의 음극 단자(예컨대, 106A)를 제2 코어(102B)의 양극 단자(104B)에 결합시킬 수 있는 제3 스위치(144), 및 제1 코어(102A)의 음극 단자(106A)를 제2 코어(102B)의 음극 단자(106B)에 결합시킬 수 있는 제4 스위치(146)를 포함한다. 추가적으로 또는 대안적으로, 단자 스위칭 회로부(130)는, 버터플라이(butterfly) 스위치 매트릭스를 포함하고 인접 발진기 코어들(102) 사이의 위상 관계(예를 들어, 동위상 또는 이위상)를 제어하는 위상 스와퍼(swapper)로서 구현될 수 있다.
도 8에 도시된 바와 같이, 스위칭 회로부(122)는 또한 공급 전압 스위칭 회로부(132)를 포함할 수 있다. 일 실시예에서, 공급 전압 스위칭 회로부(132)는 VCO 회로부(67, 85)를 새로운 모드로 스위칭할 때 리셋 및 램프 펄스를 공급할 수 있다. 도 10은 본 개시내용의 실시예들에 따른, 리셋 및 램프 펄스를 제공할 수 있는 (예를 들어, 스위치 제어 리셋 및 램핑 회로부(134) 형태의) 공급 전압 스위칭 회로부(132)의 개략도이다. 제1 회로 경로(160)에서, 스위치(162)는 (예를 들어, 전력 공급부에 의해 제공되는 바와 같은) 정상 상태 공급 전압 Vin(164)을 VCO 회로부(67, 85)에 (예를 들어, VCO 회로부(67, 85)의 코어들(102)에) 제공할 수 있다. 다른 회로 경로(166)에서, 스위치(162)는, 리셋 및 램핑 회로부(168)를 사용하여, VCO 회로부(67, 85)에 공급되는 전압을 (예를 들어, 리셋 펄스를 사용하여) (예를 들어, 0 볼트 또는 Vin(164)의 정상 상태 공급 전압보다 낮은 임의의 다른 적합한 기준 전압으로) 리셋할 수 있고, 소정 시간 윈도우에 걸쳐 공급 전압을 0 볼트로부터 Vin(164)으로 서서히 램프 업할 (예를 들어, 램프 펄스를 사용하여 선형 방식으로 증가시킬) 수 있다. 이러한 방식으로, 스위치 제어 리셋 및 램핑 회로부(134)의 출력 전압 Vout(170)이 스위칭 코어(102)(예를 들어, 동작 모드들을 스위칭하고 있는 코어(102))에 공급될 수 있다. 즉, 리셋 및 램핑 회로부(168)는 램프 펄스를 출력 전압 Vout(170)을 통해 스위칭 코어(102)에 공급할 수 있다.
도 11은 본 개시내용의 실시예들에 따른, 리셋 및 램프 펄스를 제공하는 도 10의 스위치 제어 리셋 및 램핑 회로부(134)의 동작을 예시하는 조합 타이밍도이다. 특히, 도 11의 조합 타이밍도는 시간(190)에 따라 모드 제어(180), 발진 공급(182), 발진 주파수(184), 전압 파형(186), 및 모드 루프 이득(188)을 예시한다. 시간 t0(192) 전에, 프로세서(12)는 VCO 회로부(67, 85)가 모드 제어(180) 타이밍도에 도시된 바와 같이 제1 모드(194)(예를 들어, 모드 0)에서 동작하게 할 수 있다. 예시된 바와 같이, 프로세서(12)는 발진 공급(182) 도면에 도시된 바와 같이 (예를 들어, 전력 공급부에 의해 제공되는 바와 같은) 정상 상태 공급 전압 Vin(196)을 VCO 회로부(67, 85)에 공급할 수 있다. 이와 같이, VCO 회로부(67, 85)는 발진 주파수(184) 도면에 도시된 바와 같이 모드 0(194)에 대응하는 주파수 f0(198)에서 발진할 수 있고, VCO 회로부(67, 85)의 전압 파형(200)은 전압 파형(186) 도면에 도시된 바와 같이 (예를 들어, 모드 0(194)에 대응하는) 정상 상태에 있다. 이와 같이, 시간 t0(192) 전에, 모드 0(194)에 대응하는 루프 이득(204)은 모드 루프 이득(188) 도면에 의해 예시된 바와 같이 제2 모드(예를 들어, 모드 1) 초과에 대응하는 루프 이득(206)보다 크고, 따라서 모드 0(194)은 모드 1보다 우세하다.
모드 0(194)에서 동작하는 것으로부터 모드 1로 스위칭하라는 표시를 수신한 후, 시간 t0(192)에서, 프로세서(12)는 VCO 회로부(67, 85)가 모드 제어(180) 타이밍도에 도시된 바와 같이 모드 0(194)에서 동작하는 것으로부터 모드 1(208)로 스위칭하게 한다. 특히, 프로세서(12)는 발진 공급(182) 도면에 도시된 바와 같이 스위치 제어 리셋 및 램핑 회로부(134)가 스위칭하여 (예컨대, 0 볼트 또는 Vin(196)의 정상 상태 공급 전압보다 낮은 임의의 다른 적합한 기준 전압으로) 리셋 펄스(210)를 전송하게 한다. 이와 같이, VCO 회로부(67, 85)의 발진 주파수 및 전압 파형(200), 및 VCO 회로부(67, 85)의 동작 모드들에 대응하는 루프 이득들은, 발진 주파수(184), 전압 파형(186), 및 모드 루프 이득(188) 도면들에 도시된 바와 같이, 전이 상태들에 있을 수 있다. 시간 t0(192)와 t1(212) 사이에서, 프로세서(12)는 다음 모드(208)(예를 들어, 모드 1)에서 VCO 회로부(67, 85)를 동작시키기 위한 설정들을 적용할 수 있다. 예를 들어, 프로세서(12)는 (예를 들어, 코어들(102)에 결합된 인덕터들(108)의 인덕터 전류들(112)이 원하는 방향들로 흐르도록) 임의의 스위칭 회로부를 동작시키고/시키거나 원하는 위상들 및/또는 극성들을 갖는 전압 신호들을 제공하여 VCO 회로부(67, 85)가 다음 모드(208)에 있게 할 수 있다.
시간 t1(212)에서, 프로세서(12)는, 발진 공급(182) 도면에 의해 도시된 바와 같이, 발진기 공급 전압이 미리정의된 (예를 들어, 선형) 기울기로 램프 업(214)되게 한다. 따라서, 시간 t1(212)과 시간 t2(216) 사이에, 가능한 모드들의 루프 이득들(예를 들어, 모드 0(194)의 루프 이득(204) 및 모드 1(208)의 루프 이득(206))은, 모드 루프 이득(188) 도면에 의해 도시된 바와 같이, 증가하기 시작한다. 시간 t2(216)에서, 원하는 또는 타깃 모드(예를 들어, 모드 1(208)) 루프 이득(206)은, 모드 루프 이득(188) 도면에 의해 도시된 바와 같이, 증가하고/하거나, 임계 루프 이득(218)(예를 들어, 0 dB)을 초과하고/초과하거나, 다른 모드들의 루프 이득들(예를 들어, 모드 0(194)의 루프 이득(204))보다 우세해지기 (예를 들어, 그보다 더 높은 속도로 증가하기) 시작한다. 시간 t2(216)와 시간 t3(220) 사이에서, 원하는 모드 1(208)은, 모드 루프 이득(188) 도면에 의해 도시된 바와 같이, (예를 들어, 모드 0(194)의) 원하지 않는 모드 루프 이득(204)이 임계 루프 이득(218)에 도달하기 전에, 우세한 발진 모드가 되도록 발전한다(예를 들어, 모드 1(208)의 루프 이득(206)은 다른 모드들의 루프 이득들보다 더 높은 속도로 계속 증가한다).
시간 t2(216)에서 시작하여, 모드 1(208)의 루프 이득(206)이 모드 루프 이득(188) 도면에 의해 도시된 바와 같이 0 dB의 임계 루프 이득(218)을 초과하는 경우, (전압 파형(200)의) 발진 전압 스윙(swing)은 전압 파형(186) 도면에 의해 도시된 바와 같이 진폭이 램프 업 또는 증가하기 시작한다. 시간 t3(220)에서, 모드 루프 이득(188) 도면에 의해 도시된 바와 같이, 모드 0(194)의 원하지 않는 모드 루프 이득(204)은 0 dB의 임계 루프 이득(218)에 도달하지만, 모드 1(208)의 원하는 모드 루프 이득(206)은 이미 증가하여 모드 0(194)의 원하지 않는 모드 루프 이득(204)을 능가하였다(예를 들어, 그보다 더 크다). 시간 t4(222)에서, VCO 회로부(67, 85)로의 공급 전압(196)은, 발진 공급(182) 도면에 의해 도시된 바와 같이, (예를 들어, 모드 1(208)에서의 동작에 대응하는) 정상 상태 값(224)으로 정착되고, VCO 회로부(67, 85)는, 발진 주파수(184) 도면에 의해 도시된 바와 같이, 주파수 f1(228)에서의, 전압 파형(186) 도면에 의해 도시된 바와 같이, 모드 1(208)에서 안정적 발진(226)을 지속한다. 이러한 방식으로, 프로세서(12)는 초기 모드(예를 들어, 모드 0(194))로부터 원하는 모드(예를 들어, 모드 1(208))로 스위칭할 수 있고, 리셋 펄스(210) 및 램프 펄스(214)를 사용하여, 원하는 모드가 원하지 않는 동작 모드보다 우세하게 (예컨대, 원하지 않는 동작 모드들의 속도보다 높은 속도로 증가하는 이득을 갖게) 할 수 있고, 원하지 않는 동작 모드들보다 우세하게 유지될 수 있다(예를 들어, 원하지 않는 동작 모드들의 이득 값보다 정상 상태에서 더 큰 이득 값으로 지속될 수 있다).
도 12는 본 개시내용의 실시예들에 따른, 리셋 펄스(210) 및 램프 펄스(214)를 제공하도록 도 10의 스위치 제어 리셋 및 램핑 회로부(134)를 동작시키는 방법(240)을 도시하는 흐름도이다. 특히, 도 12의 방법(240)을 수행하는 것은 VCO 회로부(67, 85)의 원하는 동작 모드(예를 들어, 모드 1(208))가 원하지 않는 동작 모드들(예를 들어, 모드 0(194))보다 우세하게 유지되는 것을 보장할 수 있다. 프로세서(12)와 같은, 전자 디바이스(10)의 컴포넌트들을 제어할 수 있는 임의의 적합한 디바이스(예컨대, 제어기)는 방법(240)을 수행할 수 있다. 일부 실시예들에서, 방법(240)은 프로세서(12)를 사용하여, 유형의, 비일시적, 컴퓨터-판독가능 매체, 예컨대 메모리(14) 또는 저장소(16)에 저장된 명령어들을 실행함으로써 구현될 수 있다. 예를 들어, 방법(240)은 하나 이상의 소프트웨어 컴포넌트들, 예컨대, 전자 디바이스(10)의 운영 체제, 전자 디바이스(10)의 하나 이상의 소프트웨어 애플리케이션들 등에 의해 적어도 부분적으로 수행될 수 있다. 방법(240)이 특정 시퀀스의 단계들을 사용하여 설명되지만, 본 개시내용은 설명된 단계들이 예시된 시퀀스와는 상이한 시퀀스들로 수행될 수 있고, 소정의 설명된 단계들이 스킵되거나 또는 함께 수행되지 않을 수 있다는 것을 고려한다는 것을 이해하여야 한다.
프로세스 블록(242)에서, 프로세서(12)는 정상 상태 전압(예컨대, Vin)(196)을 공급함으로써 초기 또는 제1 모드(194)(예를 들어, 모드 0)에서 VCO 회로부(67, 85)를 동작시킨다. 예를 들어, 도 11의 모드 제어(180) 타이밍도에 도시된 바와 같이, 시간 t0(192) 전에, 프로세서(12)는 VCO 회로부(67, 85)가 제1 모드(194)에서 동작하게 할 수 있고, 도 11의 발진 공급(182) 도면에 도시된 바와 같이, VCO 회로부(67, 85)에 정상 상태 공급 전압 Vin(196)을 공급할 수 있다. 프로세스 블록(244)에서, 프로세서(12)는 제2 모드(208)(예를 들어, 모드 1)에서 VCO 회로부(67, 85)를 동작시키라는 표시를 수신한다. 예를 들어, 새로운 국부 발진 신호를 생성하거나 현재 국부 발진 신호(83)를 수정하는 것이 요구될 수 있고, 제2 모드(208)에서 VCO 회로부(67, 85)를 동작시키는 것은 새로운 또는 수정된 국부 발진 신호(83)를 생성하거나 생성하는 것을 용이하게 할 수 있다.
프로세스 블록(246)에서, 프로세서(12)는 리셋 전압(210)을 VCO 회로부(67, 85)에 공급한다. 리셋 전압(210)은 0 볼트 또는 Vin(196)의 정상 상태 공급 전압보다 낮은 임의의 다른 적합한 기준 전압일 수 있다. 예를 들어, 도 11의 발진 공급(182) 도면에 도시된 바와 같이, 시간 t0(192)에서, 프로세서(12)는 스위치 제어 리셋 및 램핑 회로부(134)가 스위칭하여 VCO 회로부(67, 85)에 0 볼트의 리셋 전압(210)을 공급하는 리셋 펄스(210)를 전송하게 한다.
프로세스 블록(248)에서, 프로세서(12)는 제2 모드에서 VCO 회로부(67, 85)를 동작시키거나 동작시키기 위한 설정들을 적용한다. 예를 들어, 도 11의 모드 제어(180) 타이밍도에 도시된 바와 같이, 프로세서(12)는 VCO 회로부(67, 85)가 제1 모드(194)에서 동작하는 것으로부터 제2 모드(208)로 스위칭하게 한다. 더욱이, 프로세서(12)는 (예를 들어, 코어들(102)에 결합된 인덕터들(108)의 인덕터 전류들(112)이 원하는 방향들로 흐르도록) 임의의 스위칭 회로부를 동작시키고/시키거나 원하는 위상들 및/또는 극성들을 갖는 전압 신호들을 제공하여 VCO 회로부(67, 85)가 다음 모드(208)에 있게 할 수 있다. 프로세스 블록(250)에서, 프로세서(12)는, 도 11의 발진 공급(182) 도면에 도시된 바와 같이, VCO 회로부(67, 85)가 제2 모드(208)에서 동작하는 동안, 제2 모드(208)에서 시간에 따라 (예를 들어, 정상 상태 공급 전압 Vin(196)으로부터) 정상 상태 정착 전압(224)까지 VCO 회로부(67, 85)로의 공급 전압을 증가시키거나 램프 업(214)한다. 특히, 프로세서(12)는, 공급 전압이 정착되고(224) VCO 회로부(67, 85)가 제2 모드(208)에서 동작하는 것을 가능하게 할 때까지, 램프 펄스(214)를 VCO 회로부(67, 85)로 전송하여 공급 전압이 (예를 들어, 선형적으로) 램프 업 또는 증가하게 한다. 이러한 방식으로, 방법(240)은 프로세서(12)가 스위치 제어 리셋 및 램핑 회로부(134)를 동작시키는 것을 가능하게 하여, 리셋 펄스(210) 및 램프 펄스(214)를 사용하여, VCO 회로부(67, 85)가 원하는 동작 모드(208)(예를 들어, 모드 1)에서 동작하게 하고 원하지 않는 동작 모드(예를 들어, 모드 0(194))가 원하는 동작 모드(208)보다 우세한 것을 방지하거나 차단하게 한다.
다른 실시예에서, 공급 전압 스위칭 회로부(132)는 VCO 회로부(67, 85)를 새로운 모드(208)로 스위칭하는 것으로 부트스트래핑되는 (예를 들어, 즉각적으로 또는 동시에 적용되는) 스위치 제어 부트스트랩 펄스를 제공할 수 있다. 도 13은 본 개시내용의 실시예들에 따른, 스위치 제어 부트스트랩 펄스를 제공할 수 있는 (예를 들어, 스위치 제어 부트스트래핑 회로부(260) 형태의) 공급 전압 스위칭 회로부(132)의 개략도이다. 하나의 회로 경로(262)에서, 스위치(264)는 정상 상태 공급 전압 Vin-Vdrop을 VCO 회로부(67, 85)에 (예를 들어, VCO 회로부(67, 85)의 코어들(102)에) 제공할 수 있다. 특히, 정상 상태 공급 전압은 입력 전압 Vin을 수신하고 Vdrop을 Vin에서 감산한 결과일 수 있는데, 여기서 Vdrop은 회로 경로(262) 내의 낮은 드롭아웃 레귤레이터(low-dropout regulator)(266)(LDO)를 통해 제공되고 인가된다. 다른 회로 경로(268)에서, 스위치(264)는, LDO(266)가 회로 경로(268) 내에 있지 않음에 따라 Vdrop을 감산하지 않고서, VCO 회로부(67, 85)를 입력 전압 Vin(196)에 결합시켜, 그에 따라 부트스트랩 펄스를 제공할 수 있다. 이와 같이, 본 실시예의 경우, Vin(196)은 부트스트랩 전압으로 지칭될 수 있다. 프로세서(12)는 스위치 제어 부트스트래핑 회로부(260)의 스위치(264)를 활성화하여 공급 전압을 정상 상태 공급 전압 Vin-Vdrop으로 복귀시키기 전에 소정의 시간 윈도우 동안 부트스트랩 전압 Vin(196)을 인가할 수 있다. 스위치 제어 부트스트래핑 회로부(260)의 출력 전압 Vout은 도 8의 스위칭 회로부(122) 및/또는 도 9의 단자 스위칭 회로부(130)에 공급될 수 있다. 예를 들어, 도 8의 스위칭 회로부(122) 및/또는 도 9의 단자 스위칭 회로부(130)는 하나 이상의 스위칭 트랜지스터들을 사용하여 구현될 수 있고, 부트스트랩 펄스는 스위치 제어 부트스트래핑 회로부(260)의 출력 전압 Vout을 통해 하나 이상의 스위칭 트랜지스터들에 공급될 수 있다.
도 14는 본 개시내용의 실시예들에 따른, 부트스트랩 펄스를 제공하는 도 13의 스위치 제어 부트스트래핑 회로부(260)의 동작을 예시하는 조합 타이밍도이다. 특히, 도 14의 조합 타이밍도는 시간(290)에 따라 모드 제어(280), 스위치 공급(282), 발진 주파수(284), 전압 파형(286), 및 모드 루프 이득(288)을 예시한다. 시간 t0(292) 전에, 프로세서(12)는 VCO 회로부(67, 85)가 모드 제어(280) 타이밍도에 도시된 바와 같이 제1 모드(294)(예를 들어, 모드 0)에서 동작하게 할 수 있다. 예시된 바와 같이, 프로세서(12)는 스위치 공급(282) 도면에 도시된 바와 같이 정상 상태 공급 전압 Vin-Vdrop(296)을 VCO 회로부(67, 85)에 공급할 수 있다. 이와 같이, VCO 회로부(67, 85)는 발진 주파수(284) 도면에 도시된 바와 같이 모드 0(294)에 대응하는 주파수 f0(298)에서 발진할 수 있고, VCO 회로부(67, 85)의 전압 파형(300)은 전압 파형(286) 도면에 도시된 바와 같이 (예를 들어, 모드 0(294)에 대응하는) 정상 상태에 있다. 이와 같이, 시간 t0(292) 전에, 모드 0(294)에 대응하는 루프 이득(304)은 모드 루프 이득(288) 도면에 의해 예시된 바와 같이 제2 모드(예를 들어, 모드 1) 초과에 대응하는 루프 이득(306)보다 크고, 따라서 모드 0(294)은 모드 1보다 우세하다.
모드 0(294)에서 동작하는 것으로부터 모드 1로 스위칭하라는 표시를 수신한 후, 시간 t0(292)에서, 프로세서(12)는 VCO 회로부(67, 85)가 모드 제어(280) 타이밍도에 도시된 바와 같이 모드 0(294)에서 동작하는 것으로부터 모드 1(308)로 스위칭하게 한다. 결과적으로, VCO 회로부(67, 85)의 발진 주파수는 모드 0(294)의 발진 주파수(예컨대, f0 298)로부터 모드 1(308)의 발진 주파수(예컨대, f1 310)로 변한다. 프로세서(12)가 VCO 회로부(67, 85)로 하여금 모드 0(294)에서 동작하는 것으로부터 모드 1(308)로 스위칭하게 하는 것과 즉각적으로, 일제히, 및/또는 동시에, 프로세서(12)는 또한, 스위치 공급(282) 도면에 도시된 바와 같이, 스위치 제어 부트스트래핑 회로부(260)가 스위칭하여 (예컨대, 전압 Vin의) 부트스트랩 펄스(312)를 부트스트랩 모드 1(308)에 전송하게 한다. (예를 들어, 모드 1(308)로의 스위칭과 연관된) 부트스트랩 펄스(310)는 (예를 들어, 시간 t0(292) 전에) 모드 0(294)의 동작 전압보다 높은 전압에 있기 때문에, 모드 1(308)의 루프 이득(306)이 증가하거나 점프 업하는 한편, 모드 0(294)의 루프 이득(304)은 감소하거나 떨어진다. 이와 같이, VCO 회로부(67, 85)의 전압 파형(300)은 전압 파형(286) 도면에 도시된 바와 같이 전이 상태에 있을 수 있다. 시간 t0(292)와 t1(314) 사이에서, 프로세서(12)는 다음 모드(308)(예를 들어, 모드 1)에서 VCO 회로부(67, 85)를 동작시키기 위한 설정들을 적용할 수 있다. 예를 들어, 프로세서(12)는 (예를 들어, 코어들(102)에 결합된 인덕터들(108)의 인덕터 전류들(112)이 원하는 방향들로 흐르도록) 임의의 스위칭 회로부를 동작시키고/시키거나 원하는 위상들 및/또는 극성들을 갖는 전압 신호들을 제공하여 VCO 회로부(67, 85)가 다음 모드(308)에 있게 할 수 있다.
시간 t1(314)에서, 프로세서(12)는 스위치 공급(282) 도면에 의해 도시된 바와 같이 스위치 제어 부트스트래핑 회로부(260)가 정상 상태 공급 전압 Vin-Vdrop(316)으로 스위칭하게 하고, VCO 회로부(67, 85)는 전압 파형(286) 도면에 의해 도시된 바와 같이, 일부 실시예들에서, Tsettle(320)의 시간 범위 동안 정착한 후에 모드 1(308)에서 (예를 들어, 주파수 f1(318)에서) 안정적 발진을 지속한다. 예시된 바와 같이, 모드 0(294)에서 동작하는 전압 파형(300)이 (예를 들어, 정상 상태 또는 제로(0) 값으로) 감소하고 이어서 모드 스위칭 윈도우(예를 들어, t0(292) 내지 t1(314)) 동안 전체 모드 1(308) 전압 스윙 또는 진폭까지 증가 또는 램프 업할 때 전이 기간(322)이 있을 수 있다. 따라서, 모드 루프 이득(288) 도면에 의해 도시된 바와 같이, 원하는 모드 1(308)의 원하는 모드 루프 이득(306)이 정상 상태로 감소하거나 떨어지고 원하지 않는 모드 0의 원하지 않는 모드 루프 이득(304)이 정상 상태로 증가 또는 점프 업하는 한편, 원하는 모드 1(308)의 원하는 모드 루프 이득(306)은 원하지 않는 모드 0(294)의 원하지 않는 모드 루프 이득(304)보다 크고 우세하다. 이러한 방식으로, 프로세서(12)는 초기 모드(예를 들어, 모드 0(294))로부터 원하는 모드(예를 들어, 모드 1(308))로 스위칭할 수 있고, 부트스트랩 펄스(312)를 사용하여, 원하는 모드가 원하지 않는 동작 모드보다 우세하게 (예컨대, 원하지 않는 동작 모드들의 속도보다 높은 속도인 이득을 갖게) 할 수 있고, 원하지 않는 동작 모드들보다 우세하게 유지될 수 있다(예를 들어, 원하지 않는 동작 모드들의 이득 값보다 정상 상태에서 더 큰 이득 값으로 지속될 수 있다).
도 15는 본 개시내용의 실시예들에 따른, 부트스트랩 펄스(310)를 제공하도록 도 13의 스위치 제어 부트스트래핑 회로부(260)를 동작시키는 방법(330)을 도시하는 흐름도이다. 특히, 도 15의 방법(330)을 수행하는 것은 VCO 회로부(67, 85)의 원하는 동작 모드(예를 들어, 모드 1(208))가 원하지 않는 동작 모드들(예를 들어, 모드 0(194))보다 우세하게 유지되는 것을 보장할 수 있다. 프로세서(12)와 같은, 전자 디바이스(10)의 컴포넌트들을 제어할 수 있는 임의의 적합한 디바이스(예컨대, 제어기)는 방법(330)을 수행할 수 있다. 일부 실시예들에서, 방법(330)은 프로세서(12)를 사용하여, 유형의, 비일시적, 컴퓨터-판독가능 매체, 예컨대 메모리(14) 또는 저장소(16)에 저장된 명령어들을 실행함으로써 구현될 수 있다. 예를 들어, 방법(330)은 하나 이상의 소프트웨어 컴포넌트들, 예컨대, 전자 디바이스(10)의 운영 체제, 전자 디바이스(10)의 하나 이상의 소프트웨어 애플리케이션들 등에 의해 적어도 부분적으로 수행될 수 있다. 방법(330)이 특정 시퀀스의 단계들을 사용하여 설명되지만, 본 개시내용은 설명된 단계들이 예시된 시퀀스와는 상이한 시퀀스들로 수행될 수 있고, 소정의 설명된 단계들이 스킵되거나 또는 함께 수행되지 않을 수 있다는 것을 고려한다는 것을 이해하여야 한다.
프로세스 블록(332)에서, 프로세서(12)는 초기에 정상 상태 전압(예컨대, Vin-Vdrop)을 공급함으로써 제1 모드(예를 들어, 모드 0)에서 VCO 회로부(67, 85)를 동작시킨다. 예를 들어, 도 14의 모드 제어(280) 타이밍도에 도시된 바와 같이, 시간 t0(292) 전에, 프로세서(12)는 VCO 회로부(67, 85)가 제1 모드(294)에서 동작하게 할 수 있고, 도 14의 스위치 공급(282) 도면에 도시된 바와 같이, VCO 회로부(67, 85)에 정상 상태 공급 전압 Vin-Vdrop(296)을 공급할 수 있다. 프로세스 블록(334)에서, 프로세서(12)는 제2 모드(308)(예를 들어, 모드 1)에서 VCO 회로부(67, 85)를 동작시키라는 표시를 수신한다. 예를 들어, 새로운 국부 발진 신호를 생성하거나 현재 국부 발진 신호(83)를 수정하는 것이 요구될 수 있고, 제2 모드(208)에서 VCO 회로부(67, 85)를 동작시키는 것은 새로운 또는 수정된 국부 발진 신호(83)를 생성하거나 생성하는 것을 용이하게 할 수 있다.
프로세스 블록(336)에서, 프로세서(12)는, VCO 회로부(67, 85)가 제2 모드(308)에서 동작하게 하고 (예를 들어, 동시에, 일제히, 그리고/또는 즉각적으로) 증가된 전압(예컨대, 부트스트래핑 전압 Vin(312))을 VCO 회로부(67, 85)에 공급하는 스위치(예컨대, 스위치 제어 부트스트래핑 회로부(260) 형태의 공급 전압 스위칭 회로부(132)의 스위치(264))를 활성화한다. 예를 들어, 도 14의 모드 제어(280) 타이밍도에 도시된 바와 같이, 시간 t0(292)에서, 프로세서(12)는 VCO 회로부(67, 85)가 제1 모드(294)에서 동작하는 것으로부터 제2 모드(308)로 스위칭하게 한다. 더욱이, 스위치 공급(282) 도면에 도시된 바와 같이, 프로세서(12)는 또한, 스위치 제어 부트스트래핑 회로부(260)가 스위칭하여 (예컨대, 전압 Vin으로) 부트스트랩 펄스(312)를 공급하여 제2 모드(308)를 부트스트래핑하게 한다. (예를 들어, 모드 1(308)로의 스위칭과 연관된) 부트스트랩 펄스(310)는 (예를 들어, 시간 t0(292) 전에) 모드 0(294)의 동작 전압보다 높은 전압에 있기 때문에, 모드 1(308)의 루프 이득(306)이 증가하거나 점프 업하는 한편, 모드 0(294)의 루프 이득(304)은 감소하거나 떨어진다.
프로세스 블록(338)에서, 프로세서(12)는 VCO 회로부(67, 85)가 제2 모드(308)에서 동작하는 동안 정상 상태 전압(316)(예컨대, Vin-Vdrop)을 VCO 회로부(67, 85)에 공급한다. 예를 들어, 도 14의 스위치 공급(282) 도면에 의해 도시된 바와 같이, 시간 t1(314)에서, 프로세서(12)는 스위치 제어 부트스트래핑 회로부(260)가 정상 상태 공급 전압 Vin-Vdrop(316)으로 스위칭하게 한다. 결과적으로, VCO 회로부(67, 85)는 전압 파형(286) 도면에 의해 도시된 바와 같이 제2 모드(308)에서 (예를 들어, 주파수 f1(318)에서) 안정적 발진을 지속한다. 따라서, 모드 루프 이득(288) 도면에 의해 도시된 바와 같이, 원하는 제2 모드(308)의 원하는 모드 루프 이득(306)이 정상 상태로 감소하거나 떨어지고 원하지 않는 제1 모드의 원하지 않는 모드 루프 이득(304)이 정상 상태로 증가 또는 점프 업하는 한편, 제2 모드 1(308)의 원하는 모드 루프 이득(306)은 원하지 않는 제1 모드(294)의 원하지 않는 모드 루프 이득(304)보다 크고 우세하다. 이러한 방식으로, 방법(330)은 프로세서(12)가 스위치 제어 부트스트래핑 회로부(260)를 동작시키는 것을 가능하게 하여, 부트스트랩 펄스(310)를 사용하여, VCO 회로부(67, 85)가 원하는 동작 모드(208)(예를 들어, 모드 1)에서 동작하게 하고 원하지 않는 동작 모드(예를 들어, 모드 0(194))가 원하는 동작 모드(208)보다 우세한 것을 방지하거나 차단하게 한다.
도 16a는 본 개시내용의 일 실시예에 따른, 본 명세서에 설명된 바와 같이 제1 모드(예를 들어, 모드 0)에서 동작하는 도 7의 스위칭 회로부(122) 및 4개의 코어들(102A 내지 102D)을 갖는 VCO 회로부(67, 85)의 예시적인 구현예(350)이다. 특히, 스위칭 회로부(122A 내지 122D)는 2개의 코어들(102) 사이에 직렬로 결합되고, 커패시턴스들(110)은 스위칭 회로부(122)와 병렬로 결합된다. VCO 회로부(67, 85)의 예시적인 구현예(350)는 또한, VCO 회로부(67, 85)가 현재 동작하고 있는 모드를 검출하는 모드 검출기(352)(예를 들어, 모드 검출 회로부)를 포함한다. 일부 실시예들에서, 모드 검출기(352)는 프로세서(12)의 일부일 수 있거나 그에 결합될 수 있다. 추가적으로, VCO 회로부(67, 85)의 예시적인 구현예(350)는, 2개의 회로 스테이지들을 (예를 들어, 하나의 코어(102)를 다른 하나의 코어(102)로부터) 격리시키는 것을 용이하게 할 수 있는 VCO 버퍼들(354)(예를 들어, 버퍼 증폭기들)을 포함할 수 있다. 예시된 바와 같이, 모드 0은 각각의 코어(102)의 각각의 인덕터(108A 내지 108D)(총괄적으로 108)에서 각각의 전류 방향(112A 내지 112D)(총괄적으로 112)이 인접 코어들(102)의 전류 방향과 비교할 때 반대의 전류 방향을 갖는 것을 포함할 수 있다. 이와 같이, 각각의 코어(102)는 그의 인접 코어들(102)과 동위상일 수 있다. 즉, 제1 코어(102A)의 제1 인덕터(108A)의 전류 방향(112A)(예를 들어, 시계방향)은 인접한 제2 및 제4 코어들(102B, 102D)의 제2 및 제4 인덕터들(108B, 108D)의 전류 방향들(112B, 112D)(예를 들어, 반시계방향)과 반대일 수 있다. 유사하게, 제2 코어(102B)의 제2 인덕터(108B)의 전류 방향(112B)(예를 들어, 반시계방향)은 인접한 제1 및 제3 코어들(102A, 102C)의 제1 및 제3 인덕터들(108A, 108C)의 전류 방향들(112A, 112C)(예를 들어, 시계방향)과 반대일 수 있고, 등일 수 있다.
도 16b는 본 개시내용의 일 실시예에 따른, 제2 모드(예를 들어, 모드 1)에서 동작하는 도 16a의 VCO 회로부(67, 85)의 예시적인 구현예(350)이다. 예시된 바와 같이, 모드 1은 인접 코어들(102)의 2개의 인덕터들(108)의 전류 방향들(112)이 제1 전류 방향을 갖는 것(예를 들어, 이와 같이, 2개의 인접 코어들(102)은 이위상임), 및 2개의 다른 인접 코어들(102)의 2개의 다른 인덕터들(108)의 전류 방향들(112)이 제1 전류 방향과는 상이한 제2 전류 방향을 갖는 것(예를 들어, 이와 같이, 2개의 다른 인접 코어들(102)은 이위상임)을 포함할 수 있다. 즉, 제1 및 제2 코어들(102A, 102B)의 제1 및 제2 인덕터들(108A, 108B)의 전류 방향들(112A, 112B)(예를 들어, 시계방향)은 동일하고, 인접한 제3 및 제4 코어들(102C, 102D)의 제3 및 제4 인덕터들(108C, 108D)의 전류 방향들(112C, 112D)(예를 들어, 반시계방향)은 동일하지만, 제1 및 제2 코어들(102A, 102B)의 제1 및 제2 인덕터들(108A, 108B)의 전류 방향들(112A, 112B)과는 상이하다. 이와 같이, 제1 코어(102A)는 제4 코어(102D)와 동위상이고, 제2 코어(102B)는 제3 코어(102C)와 동위상이지만, 제1 코어(102A)는 제2 코어(102B)와 이위상이고, 제3 코어(102C)는 제4 코어(102D)와 이위상이다.
도 16c는 본 개시내용의 일 실시예에 따른, 제3 모드(예를 들어, 모드 2)에서 동작하는 도 16a의 VCO 회로부(67, 85)의 예시적인 구현예(350)이다. 예시된 바와 같이, 모드 2는 인접 코어들(102)의 2개의 인덕터들(108)의 전류 방향들(112)이 제1 전류 방향을 갖는 것(예를 들어, 이와 같이, 2개의 인접 코어들(102)은 이위상임), 및 2개의 다른 인접 코어들(102)의 2개의 다른 인덕터들(108)의 전류 방향들(112)이 제1 전류 방향과는 상이한 제2 전류 방향을 갖는 것(예를 들어, 이와 같이, 2개의 다른 인접 코어들(102)은 이위상임)을 포함할 수 있다. 즉, 제1 및 제4 코어들(102A, 102D)의 제1 및 제4 인덕터들(108A, 108D)의 전류 방향들(112A, 112D)(예를 들어, 시계방향)은 동일하고, 인접한 제2 및 제3 코어들(102B, 102C)의 제2 및 제3 인덕터들(108B, 108C)의 전류 방향들(112B, 112C)(예를 들어, 반시계방향)은 동일하지만, 제1 및 제4 코어들(102A, 102D)의 제1 및 제4 인덕터들(108A, 108D)의 전류 방향들(112A, 112D)과는 상이하다. 이와 같이, 제1 코어(102A)는 제2 코어(102B)와 동위상이고, 제3 코어(102C)는 제4 코어(102D)와 동위상이지만, 제1 코어(102A)는 제4 코어(102D)와 이위상이고, 제2 코어(102B)는 제3 코어(102C)와 이위상이다.
도 16d는 본 개시내용의 일 실시예에 따른, 제4 모드(예를 들어, 모드 3)에서 동작하는 도 16a의 VCO 회로부(67, 85)의 예시적인 구현예(350)이다. 예시된 바와 같이, 모드 3은 코어들(102)의 4개의 인덕터들(108) 모두에서 전류 방향들(112)이 동일한 전류 방향을 갖는 것(예를 들어, 이와 같이, 4개의 코어들(102) 모두는 이위상임)을 포함할 수 있다. 즉, 4개의 코어들(102A 내지 102D) 모두의 4개의 인덕터들(108A 내지 108D) 모두의 전류 방향들(112A 내지 112D)(예를 들어, 시계방향)은 동일하다. 이와 같이, 4개의 코어들(102A 내지 102D) 모두는 서로 이위상이다. 앞서 상세히 설명된 바와 같이, 스위칭 회로부(122)는 원하는 모드가 원하지 않는 모드들보다 우세하게 하는 것을 용이하게 할 수 있다. 예를 들어, 스위치 제어 리셋 및 램핑 회로부(134)를 구현할 때, 프로세서(12)는 초기 모드(예를 들어, 모드 0(194))로부터 원하는 모드(예를 들어, 모드 1(208))로 스위칭할 수 있고, 스위치 제어 리셋 및 램핑 회로부(134)는 정상 상태 공급 전압을 제공하는 것으로부터, 원하는 모드가 원하지 않는 동작 모드들보다 우세하게 하고 원하는 모드가 원하지 않는 동작 모드들보다 우세하게 유지되게 하는 리셋 펄스(210) 및 램프 펄스(214)를 제공하는 것으로 스위칭할 수 있다. 스위치 제어 부트스트래핑 회로부(260)를 구현할 때, 프로세서(12)는 초기 모드로부터 원하는 모드로 스위칭할 수 있고, 스위치 제어 부트스트래핑 회로부(260)는 정상 상태 공급 전압을 제공하는 것으로부터, 원하는 모드가 원하지 않는 동작 모드들보다 우세하게 하고 원하는 모드가 원하지 않는 동작 모드들보다 우세하게 유지되게 하는 부트스트랩 펄스(312)를 제공하는 것으로 스위칭할 수 있다.
도 16a 내지 도 16d에 도시된 VCO 회로부(67, 85)의 예시적인 구현예(350)는 순수하게 일례이고, 임의의 적합한 수의 코어들(예를 들어, 더 많거나 더 적은 코어들), 컴포넌트들(예를 들어, 더 많거나 더 적은 컴포넌트들), 동작 모드들(예를 들어, 더 많거나 더 적은 동작 모드들) 등이 고려되는 것을 이해하여야 한다. 특히, VCO 회로부(67, 85)는 임의의 적합한 수(예를 들어, N개)의 코어들(102) 및 대응하는 스위칭 회로부(122)를 가질 수 있다.
도 17은 도 7에 예시된 스위칭 회로부(122)가 없는 VCO 회로부의 동작을 예시하는 플롯이다. 플롯은 VCO 회로부(67, 85)가 동작할 수 있는 상이한 모드들(예를 들어, 모드 0, 모드 1, 모드 2, 및 모드 3)을 나타내는 수평 또는 x-축(370)을 포함하고, 수직 또는 y축(372)은 루프 이득을 (예를 들어, 데시벨 단위로) 나타낸다. 특히, 수평 축(370)에 도시된 모드 0 내지 모드 3은 도 16a 내지 도 16d에 도시된 모드들에 대응한다. 도 17에 도시된 예에서, 모드 2는 원하는 모드(374)이고, 모드 0, 모드 1 및 모드 3은 원하지 않는 모드(376)이다. 도 7에 예시된 스위칭 회로부(122)가 없는 경우, 모드 0은 모드 2를 능가하여 우세하게 될 수 있는데, 이는 모드 2가 모드 0의 것들과 비교할 때 동일한 전류 방향 및 더 낮은 탱크 품질 계수를 갖는 코어들(102) 사이에 더 큰 커패시턴스들(110)을 가질 수 있기 때문이다. 즉, 이위상 코어들 사이(예를 들어, 제1 코어(102A)와 제4 코어(102D) 사이 및 제2 코어(102B)와 제3 코어(102C) 사이)의 커패시턴스들(110)은 더 클 수 있어서, 모드 0에서 동작하는 경우와 비교하여 모드 2에서 동작하는 경우에 VCO 회로부(67, 85)에서 더 낮은 탱크 품질 계수를 야기할 수 있다.
도 18은 본 개시내용의 일 실시예에 따른, 도 16a 내지 도 16d의 VCO 회로부(67, 85)의 예시적인 구현예(350)의 동작을 예시하는 플롯이다. 도시된 바와 같이, (예를 들어, 위에서 논의된 바와 같이) 원하는 모드 2(374)와 연관된 이득을 (예를 들어, 상향 화살표로 표시되는 바와 같이) 증가시키기 위해 스위칭 회로부(122)를 동작시키는 것 및 원하지 않는 동작 모드들(376)과 연관된 이득을 (예를 들어, 하향 화살표로 표시되는 바와 같이) 감소시키거나 약화시키는 것은 원하는 모드 2(374)가 원하지 않은 동작 모드들(376)(예를 들어, 모드 0, 모드 1, 및 모드 3)보다 우세하고 (예를 들어, 그들과 비교하여 더 큰 루프 이득을 갖고) 우세하게 유지되는 (예를 들어, 원하지 않는 동작 모드들(376)과 비교하여 더 큰 루프 이득을 계속 갖는) 것을 보장할 수 있다. 특히, 스위치 제어 리셋 및 램핑 회로부(134)를 구현할 때, 스위치 제어 리셋 및 램핑 회로부(134)는 정상 상태 공급 전압을 제공하는 것으로부터, 원하는 모드 1(374)의 이득이 원하지 않는 모드들(376)의 이득보다 더 크게 하고 원하지 않는 모드들(376)보다 우세하게 유지되게 하는 리셋 펄스(210) 및 램프 펄스(214)를 제공하는 것으로 스위칭할 수 있다. 스위치 제어 부트스트래핑 회로부(260)를 구현할 때, 스위치 제어 부트스트래핑 회로부(260)는 정상 상태 공급 전압을 제공하는 것으로부터, 원하는 모드 2(374)의 이득이 원하지 않는 모드들(376)의 이득보다 더 크게 하고 원하지 않는 모드들(376)보다 우세하게 유지되게 하는 부트스트랩 펄스(312)를 제공하는 것으로 스위칭할 수 있다.
위에서 설명된 특정 실시예들은 예로서 도시되었으며, 이들 실시예들은 다양한 변경들 및 대안적인 형태들을 받아들일 수 있다는 것이 이해되어야 한다. 청구항들은 개시된 특정 형태들로 한정되는 것이 아니라, 오히려 본 개시내용의 기술적 사상 및 범주 내에 속하는 모든 변경들, 등가물들, 및 대안들을 커버하도록 의도된다는 것이 추가로 이해되어야 한다.
본 명세서에서 제시되고 청구된 기법들은 본 기술 분야를 명백히 개선시키고 그러므로 추상적이거나 무형이거나 순수하게 이론적이지 않은 실용적인 속성의 물질적인 대상들 및 구체적인 예들을 참조하고 그에 적용된다. 추가적으로, 본 명세서의 말단에 첨부된 임의의 청구항들이 "[기능]을 [수행]하기 위한 수단..." 또는 "[기능]을 [수행]하기 위한 단계..."로 지정된 하나 이상의 요소들을 포함하면, 그러한 요소들이 35 U.S.C. 112(f) 하에서 해석될 것이라고 의도된다. 그러나, 임의의 다른 방식으로 지정된 요소들을 포함하는 임의의 청구항들에 대해, 그러한 요소들이 35 U.S.C. 112(f) 하에서 해석되지 않을 것이라고 의도된다.
개인 식별가능 정보의 사용은 사용자들의 프라이버시를 유지하기 위한 산업 또는 정부 요구사항들을 충족시키거나 초과하는 것으로 일반적으로 인식되는 프라이버시 정책들 및 관례들을 따라야 하는 것이 잘 이해된다. 특히, 개인 식별가능 정보 데이터는 의도하지 않은 또는 인가되지 않은 액세스 또는 사용의 위험들을 최소화하도록 관리되고 취급되어야 하며, 인가된 사용의 성질이 사용자들에게 명확히 나타내어져야 한다.

Claims (20)

  1. 방법으로서,
    제1 코어 및 제2 코어를 포함하는 전압 제어식 발진기의 스위칭 회로를 통해, 상기 전압 제어식 발진기를 제1 모드로 동작시키도록 제1 공급 전압을 상기 전압 제어식 발진기에 공급하는 단계;
    상기 전압 제어식 발진기를 상기 제1 모드에서 제2 모드로 전환시키도록, 상기 스위칭 회로를 통해, 제2 공급 전압을 상기 전압 제어식 발진기에 공급하는 단계 ― 상기 제1 모드는 상기 제1 코어의 제1 전압이 상기 제2 코어의 제2 전압과 동위상인 것에 연관되고 상기 제2 모드는 상기 제1 전압이 상기 제2 전압과 이위상인 것에 연관되거나, 또는 상기 제1 모드는 상기 제1 전압이 상기 제2 전압과 이위상인 것에 연관되고 상기 제2 모드는 상기 제1 전압이 상기 제2 전압과 동위상인 것에 연관됨 ―; 및
    상기 스위칭 회로를 통해, 상기 전압 제어식 발진기를 상기 제2 모드로 동작시키도록 상기 제1 공급 전압을 상기 전압 제어식 발진기에 공급하는 단계를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 제2 전압은 상기 제1 전압 미만인,
    방법.
  3. 제1항에 있어서,
    상기 제2 전압은 0 볼트인,
    방법.
  4. 제1항에 있어서,
    상기 스위칭 회로를 통해, 상기 전압 제어식 발진기를 상기 제2 모드로 동작시키도록 상기 제1 전압을 공급하는 단계는, 시간에 따라 상기 제1 전압까지 상기 전압 제어식 발진기에의 전압을 증가시키는 단계를 포함하는,
    방법.
  5. 제4항에 있어서,
    상기 전압 제어식 발진기에의 전압을 증가시키는 단계는 선형적으로 수행되는,
    방법.
  6. 제4항에 있어서,
    상기 스위칭 회로를 통해, 상기 제1 전압을 상기 전압 제어식 발진기에 공급하는 단계는, 상기 제1 전압을 상기 전압 제어식 발진기의 코어에 공급하는 단계를 포함하는,
    방법.
  7. 제1항에 있어서,
    상기 제2 전압은 상기 제1 전압보다 큰,
    방법.
  8. 제1항에 있어서,
    상기 스위칭 회로를 통해, 상기 제2 전압을 상기 전압 제어식 발진기에 공급하는 단계는, 상기 전압 제어식 발진기의 하나 이상의 모드-스위칭 트랜지스터들에 상기 제2 전압을, 상기 스위칭 회로를 통해, 공급하는 단계를 포함하는,
    방법.
  9. 제1항에 있어서,
    상기 제1 모드는 상기 전압 제어식 발진기가 제1 주파수를 출력하게 하고, 상기 제2 모드는 상기 전압 제어식 발진기가 제2 주파수를 출력하게 하는,
    방법.
  10. 송수신기로서,
    제1 코어 및 제2 코어를 포함하는 전압 제어식 발진기; 및
    상기 제1 코어, 상기 제2 코어, 제1 공급 전압 및 제2 공급 전압에 결합된 스위칭 회로를 포함하고,
    상기 스위칭 회로는,
    상기 전압 제어식 발진기가 제1 모드 또는 제2 모드에서 동작할 때 상기 제1 코어 및 상기 제2 코어를 상기 제1 공급 전압에 결합시키도록 ― 상기 제1 모드는 상기 제1 코어의 제1 전압이 상기 제2 코어의 제2 전압과 이위상인 것에 연관되고 상기 제2 모드는 상기 제1 전압이 상기 제2 전압과 동위상인 것에 연관되거나, 또는 상기 제1 모드는 상기 제1 전압이 상기 제2 전압과 동위상인 것에 연관되고 상기 제2 모드는 상기 제1 전압이 상기 제2 전압과 이위상인 것에 연관됨 ―, 그리고
    상기 전압 제어식 발진기가 상기 제1 모드로 동작하는 것에서 상기 제2 모드로 동작하는 것으로 전환될 때 상기 제1 코어 및 상기 제2 코어를 상기 제2 공급 전압에 결합시키도록 구성되는,
    송수신기.
  11. 제10항에 있어서,
    상기 제1 공급 전압은 정상 상태 전압을 포함하고, 상기 제2 공급 전압은 상기 정상 상태 전압보다 작은 증가 전압을 포함하는,
    송수신기.
  12. 제10항에 있어서,
    상기 제2 공급 전압은 0 볼트를 포함하는,
    송수신기.
  13. 제10항에 있어서,
    상기 제2 공급 전압은 시간에 따라 상기 제1 공급 전압까지 선형적으로 증가하는,
    송수신기.
  14. 제10항에 있어서,
    상기 제1 공급 전압은 제1 정상 상태 전압을 포함하고, 상기 제2 공급 전압은 상기 제1 정상 상태 전압보다 큰 제2 정상 상태 전압을 포함하는,
    송수신기.
  15. 전자 디바이스로서,
    제1 코어 및 제2 코어를 포함하는 전압 제어식 발진기와 상기 전압 제어식 발진기를 제1 공급 전압 및 제2 공급 전압에 결합시키도록 구성된 스위칭 회로를 포함하는 송수신기; 및
    상기 전압 제어식 발진기에 통신 가능하게 결합된 프로세싱 회로를 포함하고,
    상기 프로세싱 회로는,
    상기 스위칭 회로를 통해서 상기 전압 제어식 발진기를 상기 제1 공급 전압에 결합시킴으로써 상기 전압 제어식 발진기를 제1 모드로 동작시키고, 그리고
    상기 스위칭 회로를 통해서 상기 전압 제어식 발진기를 상기 제2 공급 전압에 결합시킴으로써 상기 전압 제어식 발진기를 제2 모드로 동작하는 것으로 전환시키도록 구성되는 ― 상기 제1 모드는 상기 제1 코어의 제1 전압이 상기 제2 코어의 제2 전압과 동위상인 것에 연관되고 상기 제2 모드는 상기 제1 전압이 상기 제2 전압과 이위상인 것에 연관되거나, 또는 상기 제1 모드는 상기 제1 전압이 상기 제2 전압과 이위상인 것에 연관되고 상기 제2 모드는 상기 제1 전압이 상기 제2 전압과 동위상인 것에 연관됨 ―,
    전자 디바이스.
  16. 제15항에 있어서,
    상기 프로세싱 회로는 상기 스위칭 회로를 통해, 상기 전압 제어식 발진기를 상기 제1 공급 전압에 결합시킴으로써 상기 전압 제어식 발진기를 상기 제2 모드로 동작시키도록 구성되는,
    전자 디바이스.
  17. 제15항에 있어서,
    상기 제2 공급 전압은 0 볼트를 포함하는,
    전자 디바이스.
  18. 제15항에 있어서,
    상기 프로세싱 회로는 시간에 따라 상기 제1 공급 전압까지 상기 제2 공급 전압을 증가시킴으로써 상기 전압 제어식 발진기를 상기 제2 모드로 동작하는 것으로 전환시키도록 구성되는,
    전자 디바이스.
  19. 제15항에 있어서,
    상기 전압 제어식 발진기는 적어도 하나의 코어를 포함하고, 상기 스위칭 회로는 상기 적어도 하나의 코어를 상기 제1 공급 전압 및 상기 제2 공급 전압에 결합시키도록 구성되는,
    전자 디바이스.
  20. 제15항에 있어서,
    상기 제2 공급 전압은 상기 제1 공급 전압보다 큰,
    전자 디바이스.
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