KR102888889B1 - 프로그램어블 위상 변위기를 이용한 주파수 합성기 - Google Patents

프로그램어블 위상 변위기를 이용한 주파수 합성기

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Abstract

프로그램어블 위상 변위기를 이용한 주파수 합성기를 개시한다.
본 발명은 프로그램어블 위상 변위기에 프로그램한 값을 기반으로 주기를 변위시켜서 지연 클럭 발생기(DLL)에 구비된 지연 유닛(DU)의 개수로 인한 성능 한계를 제한받지 않고 주파수를 체배할 수 있는 프로그램어블 위상 변위기를 이용한 주파수 합성기를 제공한다.

Description

프로그램어블 위상 변위기를 이용한 주파수 합성기{Frequency Synthesizer by using Programmable Phase Shifter}
본 발명은 주파수 합성기에 관한 것으로, 보다 상세하게는 프로그램어블 위상 변위기를 이용한 주파수 합성기에 관한 것이다.
이하에 기술되는 내용은 단순히 본 발명과 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.
도 1에 도시된 종래의 Integer-N Phase Locked Loop(INPLL)는 다음과 같은 한계를 갖는다. INPLL의 출력주파수(fout)는 N × fref이고, 채널 해상도는 fref이며, In-Band의 위상 잡음은 PFD와 CP를 통해 합성기 출력으로 전환될 때 N2의 곱으로 발생된다. 따라서, INPLL에서 채널 해상도의 향상을 위해 N을 증가시키면 되나, N의 증가로 인해 In-Band의 위상 잡음이 나빠지는 단점이 있다. 여기서, Out-Band의 위상 잡음은 VCO의 위상 잡음으로 정해진다.
도 2에 도시된 종래의 Fractional-N PLL(FNPLL)는 다음과 같은 한계를 갖는다. FNPLL의 출력주파수(fout)는 (N + F/2N) fref이고, 채널 해상도는 fref/2N으로 향상된다. 따라서, FNPLL은 INPLL대비 N을 줄일 수 있고 In-Band의 위상 잡음 성능도 향상된다.
그러나, 종래의 FNPLL은 ΔΣ엔진의 사용으로 인하여 Quantization의 노이즈가 발생되고, 이로 인하여 Out-Band 위상 잡음의 성능 저하와 fractional spur가 발생되는 문제점이 있다.
도 3에 도시된 종래의 Multiplying Delay Locked Loop(MDLL)는 다음과 같은 한계를 갖는다. 상기 MDLL에서 DU가 2N일 때, 출력주파수(fout)는 N × fref이고, 채널 해상도는 fref이다. 상기 MDLL에서 In-Band 위상 잡음은 N2의 곱이 없어 In-Band의 위상 잡음이 향상되고, VCO의 잡음 축적이 없으므로 Out-Band의 위상 잡음이 향상된다. 그러나, N이 매우 한정적이어서 출력 주파수의 범위가 매우 좁고 높은 주파수에선 Edge Combiner의 한계가 있다.
도 4에 도시된 종래의 Sub-Sampling PLL(SSPLL)과, 도 5에 도시된 종래의 Injection Locked PLL(ILPLL)은 다음과 같은 한계를 갖는다. SSPLL 및 ILPLL의 출력주파수(fout)는 N × fref이고, 채널 해상도는 fref이며, INPLL을 이용하여 원하는 출력 주파수로 고정시킨다. SSPLL 및 INPLL의 Lock State는 각각 SSPD와 gm-C filter 및 DCDL과 PWC로 유지한다. SSPLL 및 ILPLL은 INPLL의 루프(loop)를 끊음으로써 N2의 곱 없이 출력하여 In-Band의 위상 잡음을 향상시킨다. 하지만, 매우 한정적인 N과 불안정적인 Lock State 유지로 제품화가 어렵다는 문제가 있다.
본 발명은 상기한 바와 같은 종래의 제반 문제점을 해결하기 위하여 연구개발한 것으로서, 그 목적은 프로그램어블 위상 변위기에서 프로그램한 값을 기반으로 주기를 변위시켜서 지연 클럭 발생기(DLL)에 구비된 지연 유닛(DU)의 개수로 인한 성능 한계를 제한받지 않고 주파수를 체배할 수 있도록 하는 프로그램어블 위상 변위기를 이용한 주파수 합성기를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 주파수 합성기는, 입력 주파수를 발생하는 기준 주파수 발생기(Crystal Oscillator: XO); 구비된 지연 유닛(Delay Unit: DU)을 이용하여 상기 입력 주파수에 대한 지연 클럭을 발생하여 지연 위상 신호를 생성하는 지연 클럭 발생기(Delay locked loop: DLL); 상기 지연 위상 신호에 대한 개수를 증가시킨 주기 펄스 신호를 생성하는 위상 보간기(Phase Interpolator: PI); 상기 주기 펄스 신호에 대한 주기(td)를 프로그램한 값만큼 변위시킨 위상 변위 신호를 출력하는 프로그램어블 위상 변위기(Programmable Phase Shifter: PPS); 상기 프로그램어블 위상 변위기(PPS)에서 주기 펄스 신호의 주기(td)를 변위시킨 위상 변위 신호의 펄스레벨이 바뀔 때마다 출력신호를 업데이트하고 출력하는 어큐뮬레이터(Accumulator); 상기 어큐뮬레이터에서 출력된 위상 변위 신호를 기-설정된 분수만큼 증폭한 체배 주파수를 출력하는 프로그램어블 주파수 체배기(Programmable Frequency Multiplier: PFM)를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 프로그램어블 위상 변위기에 프로그램한 값을 기반으로 주기를 변위시켜서 지연 클럭 발생기(DLL)에 구비된 지연 유닛(DU)의 개수로 인한 성능 한계를 제한받지 않고 주파수를 체배할 수 있도록 하는 효과가 있다.
도 1은 종래의 Integer-N Phase Locked Loop(INPLL)를 나타낸 도면이다.
도 2는 종래의 Fractional-N PLL을 나타낸 도면이다.
도 3은 종래의 Multiplying Delay Locked Loop(MDLL)를 나타낸 도면이다.
도 4는 종래의 Sub-Sampling PLL을 나타낸 도면이다.
도 5는 종래의 Injection-Locked PLL을 나타낸 도면이다.
도 6a와 도 6b는 본 발명에 따른 주파수 합성기를 나타낸 도면이다.
도 7은 본 발명에 따른 지연 유닛(DU)이 4개인 경우 지연 클럭 발생기(DLL)를 나타낸 도면이다.
도 8은 본 발명에 따른 지연 클럭 발생기(DLL)의 동작을 설명하기 위한 도면이다.
도 9는 본 발명에 따른 지연 유닛(DU)이 4개인 경우 위상 보간기(PI)를 나타낸 도면이다.
도 10은 본 발명에 따른 위상 보간기(PI)의 동작을 설명하기 위한 도면이다.
도 11a와 도 11b 및 도 11c는 본 발명에 따른 어큐뮬레이터(Accumulator)와 프로그램어블 위상 변위기(PPS)의 알고리즘을 설명하기 위한 도면이다.
도 12는 본 발명에 따른 어큐뮬레이터와 프로그램어블 위상 변위기(PPS)의 알고리즘을 설명하기 위한 도면이다.
도 13은 본 발명에 따른 지연 클럭 발생기(DLL)의 출력 주파수 범위와 채널 분해능을 나타낸 도면이다.
이하, 본 발명을 첨부된 도면을 참조하여 상세하게 설명한다.
도 6a와 도 6b는 본 발명의 일실시예에 따른 주파수 합성기를 설명하기 위하여 나타낸 도면이다.
기준 주파수 발생기(Crystal Oscillator: XO)(610)는 입력 주파수를 발생한다.
지연 클럭 발생기(Delay Locked Loop: DLL)(620)은 구비된 지연 유닛(Delay Unit: DU)을 이용하여 지연 클럭을 발생한다. 다시 말해, 상기 지연 클럭 발생기(DLL)(620)는 구비된 지연 유닛(DU)을 이용하여 입력 주파수에 대한 지연 클럭을 발생하여 지연 위상 신호를 생성한다.
지연 클럭 발생기(DLL)(620)는 기준 주파수 발생기(XO)(610)로부터 기-설정된 분수로 증폭된 입력 주파수(fref)를 입력받는다. 지연 클럭 발생기(DLL)(620)는 기-설정된 분수로 증폭된 입력 주파수(fref)의 출력 주기를 지연 위상 신호에 대해 반전시켜 지연 유닛(DU)의 개수를 반으로 줄이는 구조를 갖는다.
상기 지연 클럭 발생기(DLL)(620)는 기-설정된 분수로 증폭된 입력 주파수(fref)가 지연 유닛(DU)을 통과할 때마다, 지연이 발생하는 지연 위상 신호에 대해 반주기 지연(Half Period Delay Locked)을 이용하여 180˚ 반전시켜서 지연 유닛(DU)의 개수를 반으로 줄이는 구조를 갖는다.
위상 보간기(Phase Interpolator: PI)(630)는 지연 클럭에 대한 개수를 증가시킨다. 다시 말해, 상기 위상 보간기(PI)(630)는 지연 위상 신호에 대한 개수를 증가시킨 주기 펄스 신호를 생성한다.
상기 위상 보간기(PI)(630)는 지연 위상 신호에 대한 주파수 분배와 XOR 연산을 수행하여 위상 보간 지연 신호를 생성한다. 위상 보간기(PI)(630)는 위상 보간 지연 신호에 대해 주파수 분배를 이용하여 주기 펄스 신호를 생성한다.
프로그램어블 위상 변위기(Programmable Phase Shifter: PPS)(640)는 어큐뮬레이터(Accumulator)(650)에서 프로그램한 값만큼 위상 보간기(PI)(630)을 통해 생성된 지연 클럭을 선택한다.
상기 프로그램어블 위상 변위기(PPS)(640)는 주기 펄스 신호에 대한 주기(td)를 프로그램한 값만큼 변위시킨 위상 변위 신호를 선택한다.
상기 프로그램어블 위상 변위기(PPS)(640)는 주기 펄스 신호에 대한 VPSP와 VPSN 펄스 레벨(Level)이 바뀔 때마다, 서로의 어큐뮬레이터(Accumulator)(650)에서 생성된 출력 신호 및 프로그램어블 위상 변위기(PPS)(640)의 출력 신호를 업데이트한다. 프로그램어블 위상 변위기(PPS)(640)는 주기 펄스 신호의 주기(td)를 지연 유닛(DU)의 개수로 제한받지 않고 조절한다.
상기 프로그램어블 위상 변위기(PPS)(640)는 두 개의 어큐뮬레이터 중 어느 하나를 선택하여 기-프로그램한 주기(td)로 위상 변위 신호를 출력하도록 한다.
상기 프로그램어블 위상 변위기(PPS)(640)는 출력하는 위상 변위 신호(VPSP 또는 VPSN)의 펄스 레벨이 바뀔 때마다, 각각에 연결되어있는 어큐뮬레이터(650) 출력값을 업데이트한다. 상기 어큐뮬레이터(650)의 출력값에 따라 VPSP와 VPSN의 연결이 바뀐다.
상기 VPSP와 VPSN는 두 가지 경우로 위상 변위한다.
첫 번째, VPSP와 VPSN의 위상이 지연 신호로 이동하는 경우, VPSP와 연결된 어큐뮬레이터의 출력값은 VPSN의 펄스 레벨이 바뀔 때 업데이트된다. VPSN와 연결된 어큐뮬레이터 출력값은 VPSP의 펄스 레벨이 바뀔 때 업데이트된다.
두 번째, VPSP와 VPSN의 위상이 선행 신호로 이동하는 경우, VPSP와 연결된 어큐뮬레이터 출력값은 VPSP의 펄스 레벨이 바뀔 때 업데이트된다. VPSN와 연결된 어큐뮬레이터 출력 값은 VPSN의 펄스 레벨이 바뀔 때 업데이트된다.
첫 번째의 경우는 기준 주파수보다 낮은 주파수가 생성되면 두 번째의 경우는 높은 주파수가 생성된다.
상기 어큐뮬레이터(650)는 적어도 두 개의 어큐뮬레이터를 포함한다. 어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)에서 출력한 주기(td)를 변위시킨 위상 변위 신호에 따라 두 개의 어큐뮬레이터 중 하나를 교번하면서 업데이트한다. 어큐뮬레이터(650)는 입력 주파수(XO)(610)가 100 ㎒일 때, 선택된 주파수를 변위시켜서 최종적으로 1.2 ~ 2.4 ㎓, 2.4 ~ 4.8 ㎓, 4.8 ~ 9.6 ㎓의 주파수 대역으로 출력한다. 입력 주파수(XO)는 지연 유닛(DU)가 256개 일 때 나타나는 주파수 범위 값을 의미한다. 만약, 어큐뮬레이터(650)는 입력 주파수(XO)(610)값이 다르거나, 지연 유닛(DU)의 개수가 다르면 다른 출력 주파수 값을 출력한다.
상기 어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)에서 출력하는 위상 변위 신호(VPSP 또는 VPSN)의 펄스 레벨이 바뀔 때마다, 프로그램어블 위상 변위기(PPS)(640)에 각각 연결되어있는 적어도 두 개의 어큐뮬레이터 중 어느 하나의 출력값을 업데이트한다.
상기 어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)에서 출력한 위상 변위 신호(VPSP 또는 VPSN)의 펄스 레벨이 바뀔 때마다 래그(Lag) 상태(느리게 오는 상태)인 경우, 두 개의 어큐뮬레이터(Accumulator) 중 어느 하나의 어큐뮬레이터를 이용하여 주기(td)를 변위시킨 상기 위상 변위 신호를 출력한다.
상기 어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)에서 출력한 위상 변위 신호(VPSP 또는 VPSN)의 펄스 레벨이 바뀔 때마다 리드(Lead) 상태(빠르게 오는 상태)인 경우, 두 개의 어큐뮬레이터 중 나머지 하나의 어큐뮬레이터를 이용하여 주기 펄스 신호의 주기(td)를 변위시킨 위상 변위 신호를 출력한다.
상기 어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)에서 출력한 위상 변위 신호(VPSP 또는 VPSN)의 펄스 레벨(Level)이 바뀔 때마다, 서로의 어큐뮬레이터에서 생성된 출력 신호 및 프로그램어블 위상 변위기(PPS)(640)의 출력 신호를 업데이트한다.
프로그램어블 주파수 체배기(Programmable Frequency Multiplier: PFM)(680)는 위상 변위 신호를 기-설정된 분수만큼 증폭한 체배 주파수를 출력한다. 상기 프로그램어블 주파수 체배기(PFM)(680)는 도 6b에 도시된 IF-FM(frequency multipler)(660)과 RF-FM(670)을 포함한 개념이다.
상기 프로그램어블 주파수 체배기(PFM)(680)는 위상 변위 신호가 저주파 신호인 경우, 저주파 신호를 RF 신호 또는 ㎜-Wave 대역의(초고주파) 신호로 k배 채배한다.
상기 IF-FM(660)은 입력 주파수(예컨대, 100 ㎒)를 1㎓ 대역 주파수로 생성한다. 상기 RF-FM(670)은 1㎓ 이상의 RF 주파수를 10㎓ 미만의 높은 RF 주파수 대역으로 생성하기 위해 Programmable FM을 이용하여 넓은 RF 주파수 대역을 생성한다.
여기서, 입력 주파수가 100 ㎒이면, fXOR 출력이 200 ㎒이 되며, IF-FM(660)(6배)이 1.2 ㎓ (1200 ㎒)가 되며, 최종적으로 RF-FM(670)을 통과하면 2,4 ㎓, 4.8 ㎓, 9.6 ㎓가 출력된다.
도 7은 본 발명에 따른 지연 유닛(DU)이 4개인 경우의 지연 클럭 발생기(DLL)를 나타낸 도면이다.
지연 클럭 발생기(DLL)(620)는 네 개의 지연 유닛(DU)이 적용된 구조로 가정하여 설명한다. 상기 지연 클럭 발생기(DLL)(620)는 4배 증폭된 입력 주파수(fref)를 입력받는다. 지연 클럭 발생기(DLL)(620)는 4배 증폭된 입력 주파수(fref)의 1/4배의 주기를 갖는 신호를 생성하여 지연 유닛(DU)의 입력 주기로 사용한다.
상기 지연 클럭 발생기(DLL)(620)는 반주기 지연(Half Period Delay Locked) (45˚ Shifted 4-Phase Clock)을 수행한다. 상기 지연 클럭 발생기(DLL)(620)는 Txo/4의 출력 주기에 대해서 180˚ 내에 생성된 4개의 지연 위상 신호(X1, X2, X3, X4)에 대해서 반전시킨다. 지연 클럭 발생기(DLL)(620)는 지연 유닛(DU)의 개수를 반으로 줄인다.
도 8은 본 발명에 따른 지연 클럭 발생기(DLL)의 동작을 설명하기 위한 도면이다.
지연 클럭 발생기(DLL)(620) 내부의 위상 주파수 검출기(Phase Frequency Detector: PFD)로 입력되는 fx에 대해서 지연 유닛(DU)을 통과할 때마다, 입력 신호(X1 ~ X4)가 지연되는 것을 확인할 수 있다. 지연된 신호에 대해서 반주기 지연 루프(Half Period Delay Locked)을 통해서 신호를 180˚ 반전을 시켜서 X1b~X4b 신호를 생성한다.
도 8에 도시된 바와 같이, 입력 신호 중 X1 신호가 반전되어 X1b가 됨을 알 수 있다. 8개의 지연 유닛(DU)이 필요한 것을 반으로 줄일 수 있다.
도 9는 본 발명에 따른 지연 유닛(DU)이 4개인 경우의 위상 보간기(PI)를 나타낸 도면이다
위상 보간기(PI)(630)는 Txo/4의 출력 주기를 갖는 지연 클럭 발생기(DLL)(620)의 출력 신호(X1, X2, X3, X4)를 가지고 주파수 분배기(1/2)(920)와 XOR 게이트(910)를 이용하여 지연 신호(D1 ~ D16)를 생성(DU의 지연은 Txo/32 신호가 됨)한다.
상기 지연 신호(D1 ~ D16)를 주파수 분배기(920)를 이용해서 지연 유닛(DU)의 지연(delay)이 Txo/32이 되도록 한다.
상기 위상 보간기(PI)(630)는 Txo/32 지연을 갖는 32Txo 주기 펄스 신호(P1 ~ P32)를 생성한다. 위상 보간기(PI)(630)는 일반적인 지연 클럭 발생기(DLL)(620) 대비 지연 유닛(DU)을 8배 줄일 수 있는 구조를 갖는다. 이는, 위상 보간기(PI)(630)를 통해 지연 클럭 발생기(DLL)(620)에서 발생되는 노이즈인 RMS 지터(jitter)의 성능을 8배 향상시키는 구조이다.
도 10은 본 발명에 따른 위상 보간기(PI)의 동작을 설명하기 위한 도면이다.
도 10의 (a)는 DLL 출력 신호 (X1 ~ X4)와 위상 보간기(PI)(630)의 내부 신호 (D1 ~ D16), 위상 보간기(PI)(630)의 최종 출력 신호(P1 ~ P32)에 대한 신호를 나타낸다. P1 ~ P32의 신호를 보면, 신호 간의 간격이 Txo/32의 간격으로 지연이 되는 것으로 나타난다. 일반적인 지연 클럭 발생기(DLL)에서 Txo/32의 간격으로 지연하기 위해서 32개의 지연 유닛(DU)을 가져야 한다.
일반적인 위상 보간기(PI)는 지연된 위상차이가 도 10의 (a)에 도시된 바와 같이 45˚ 발생하는 신호들을 먹스(MUX)하여 원하는 지연을 갖는 신호들을 생성하는 구조를 갖는다. 일반적인 위상 보간기(PI)의 구조는 지연 간격이 일정하지 않게 된다는 문제점을 야기시킨다.
본 발명에 따른 위상 보간기(PI)(630)는 생성된 4개의 신호를 기반으로 주파수 분배기와 XOR 게이트(910)를 이용하여 8배(4-Dus일 경우)가 되는 구조를 갖는다. 본 발명에 따른 위상 보간기(PI)(630)는 주파수를 디지털적으로 분배하기 때문에 지연 간격이 달라지는 문제점이 없는 구조를 갖는다.
도 11a와 도 11b 및 도 11c는 본 발명에 따른 어큐뮬레이터와 프로그램어블 위상 변위기(PPS)의 알고리즘을 설명하기 위한 도면이다.
fXOR이 변경하는 방법을 확인할 수 있도록 위상 천이기(Phase Shifter)의 출력의 개수를 16개로 설정한다. P1 ~ P16의 주기는 16td를 갖는다.
프로그램어블 위상 변위기(PPS)(640)에서 다음과 같은 조건이 필요하다.
① P1 - P16는 td (Txo/16) 균일 지연 파형(P5와 P6 간의 지연이 td임)을 갖는다.
② 누적기 출력은 CFC 상승 및 하강 에지 모두에 업데이트한다.
제1 실시예에 따른 위상 천이기(Phase Shifter)는 VPSP와 VPSN 서로의 누적기 업데이트 및 지연 신호로 이동한다.
예컨대, A4 - A1 = 1일 때, VPSP(VPSN) 이동순서는 P7(P10) → P8(P11) → P9(P12) → P10(P13) → P11(P14)가 된다. 주기는 18td를 갖는다.
VPSP와 VPSN의 펄스 레벨(Level)이 바뀔 때마다 서로의 어큐뮬레이터(Accumulator)를 업데이트하면서 지연 신호로 이동한다.
A4 - A1 = 1일 때, VPSP가 rising/falling edge일 때, VPSN 이동순서가 P7 → P8 → P9 → P10 → P11이며, 반대로, VPSN가 rising이나 falling edge일 때, VPSP 이동순서는 P10 → P11 → P12 → P13 → P14 이동하게 되는 것이며, 이때, VPSP 와 VPSN의 주기는 18td가 되는 것을 확인할 수 있다.
제2 실시예에 따른 위상 천이기는 VPSP와 VPSN 각각의 누적기 업데이트 및 선행 신호로 이동한다.
예컨대, A4 - A1 = 6일 때, VPSP 이동순서는 P16 → P10 → P4 → P14 → P8 → P2 → P12 → P6 → P16가 된다. 주기는 4td를 갖는다.
VPSP 와 VPSN의 펄스 레벨이 바뀔 때마다 각각의 어큐뮬레이터(Accumulator)를 업데이트하면서 선행 신호로 이동한다.
A4 - A1 = 6일 때, VPSP 이동순서는 P16 → P10 → P4 → P14 → P8 → P2 → P12 → P6 → P16 주기는 4td의 주기가 되는 것을 확인할 수 있다.
프로그램어블 위상 변위기(PPS)(640)는 위상 보간기(PI)(630)에 의해 생성된 주기 펄스 신호를 선택하는 역할을 수행한다.
지연 클럭 발생기(DLL)(620)의 지연 유닛(DU)이 N개이면 위상 보간기(PI)(630)의 출력이 P1에서 P8N이 되며, 프로그램어블 위상 변위기(PPS)(640)는 8N 개의 주기 펄스 신호에서 원하는 주기 펄스 신호를 선택하는 역할을 수행한다.
예컨대, 도 11a에 도시된 우측 그래프를 참조하는 경우, 지연 유닛(DU) = 2 개, 위상 보간기(PI)(630) = 16개(P1~P16)가 된다.
어큐뮬레이터(650)는 프로그램된 값(AM-A1, NZM-NZ1, PZM-PZ1)으로 초기값을 설정한다. 어큐뮬레이터(650)는 Z-1의 주기 펄스 신호에서 상승 에지(rising edge)와 하강 에지(falling edge)를 선택한다. 어큐뮬레이터(650)는 CFC D-FF의 on/off를 위한 피드백 제어 클럭으로 인한 XOR 연산의 출력을 결정한다.
도 11b에 도시된 바와 같이, 위상 보간기(PI)(630)에서 출력 16개가 각각 균일하게 주기 펄스 신호에 대한 주기(td)만큼 지연된 펄스로 가정한다. 전체 주기 펄스 신호의 전체 주기는 16td이다.
이때, 프로그램어블 위상 변위기(PPS)(640)는 프로그램된 초기값을 다음과 같이 설정한다.
A4-A1 = 1 (초기 설정 값, 1씩 다음 지연된 펄스 신호로 옮김 )
P4-P1 = P7 (초기 설정 값, 파랑색)
N4-N1 = P10 (초기 설정 값, 빨강색)
P10에 연결되었던 VPSP가 VPSN이 상승 에지 또는 하강 에지인지에 따라 어큐뮬레이터(650)의 출력이 A4-A1 = 1 만큼 축적이 되어 P11로 연결이 된다.
반면에 P7에 연결되었던 VPSN는 VPSP가 상승 에지 또는 하강 에지인지에 따라 어큐뮬레이터(650)의 출력이 A4-A1 = 1 만큼 축적이 되어 P8로 연결이 된다.
상기 프로그램어블 위상 변위기(PPS)(640)는 출력(VPSN 또는 VPSP)의 펄스 레벨이 바뀔 때마다, 각각에 연결되어 있는 어큐뮬레이터(650)의 출력값을 업데이트한다. 프로그램어블 위상 변위기(PPS)(640)가 어큐뮬레이터(650)를 계속 업데이트하는 경우, 도 11b에 도시된 바와 같이, 원래 주기인 16td가 18td로 주기가 늘어난다.
도 11c에 도시된 바와 같이, 프로그램어블 위상 변위기(PPS)(640)는 프로그램된 초기값을 다음과 같이 설정한다.
어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)에서 프로그램된 초기값을 다음과 같이 설정한다.
A4 - A1 = 6 (초기 설정 값, 6씩 다음 선행된 펄스 신호로 옮김)
P4 - P1 = P16 (초기 설정값)
N4 - N1 = P9 (초기 설정값)
어큐뮬레이터(650)는 선행 신호를 선택한다.
상기 어큐뮬레이터(650)는 선행 신호일 때, 어큐뮬레이터(650)를 이루는 두 개의 어큐뮬레이터 중 자신의 어큐뮬레이터를 업데이트한다.
상기 어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)에서 출력한 위상 변위 신호인 VPSP에 따라 초기 설정된 P16에서 상승 에지(rising edge)를 선택한다.
상기 어큐뮬레이터(650)는 두 개의 어큐뮬레이터 중 프로그램어블 위상 변위기(PPS)(640)에서 출력한 위상 변위 신호인 VPSP에 대응하는 어큐뮬레이터를 업데이트하면서 선행 신호인 P10로 이동하면서 하강 에지(falling edge)를 선택한다.
어큐뮬레이터(650)는 두 개의 어큐뮬레이터 중 다시 나머지 하나의 어큐뮬레이터를 업데이트하면서 하강 에지(rising edge)를 선택(P10 → P4)한다.
어큐뮬레이터(650)는 두 개의 어큐뮬레이터를 교번하면서 업데이트하여 원래 주기인 16td가 4td의 주기로 짧아지도록 한다.
어큐뮬레이터(650)를 이루는 두 개의 어큐뮬레이터 중 프로그램어블 위상 변위기(PPS)(640)에서 출력한 위상 변위 신호인 VPSN에 대응하는 어큐뮬레이터를 업데이트하면서 P9 → P3 → P13 → P7 순서로 6씩 어큐뮬레이터를 업데이트한다.
어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)에서 출력한 위상 변위 신호인 VPSN에 따라 하강 에지(falling edge) → 상승 에지(rising edge) → 하강 에지(falling edge)식으로 선택한다.
어큐뮬레이터(650)는 프로그램어블 위상 변위기(PPS)(640)의 출력에 따라 두 개의 어큐뮬레이터를 교번하면서 업데이트하여 원래 주기인 16td가 4td로 주기가 짧아지게 된다.
프로그램어블 위상 변위기(PPS)(640)는 90˚의 위상 차이를 갖는 위상 변위 신호(VPSP 또는 VPSN)를 출력한다. 어큐뮬레이터(650)는 90˚의 위상 차이를 갖는 위상 변위 신호(VPSP 또는 VPSN)를 XOR의 입력 신호로 사용하여 2배의 주파수를 생성(VXOR)한다. 어큐뮬레이터(650)는 CFC의 클럭 신호에 따라서 두 개의 어큐뮬레이터 중 하나의 Z-1을 선택하여 업데이트한다.
도 12는 본 발명에 따른 어큐뮬레이터와 프로그램어블 위상 변위기(PPS)의 알고리즘을 설명하기 위한 도면이다.
A4 - A1 = 1, 2, 3, 4, 5, 6에 대한 VPSN, VPSP, VXOR에 대한 펄스 신호이다.
VXOR은 2개의 신호로 나눌 수 있다.
제1 실시예에 따라 주기가 8td, 12td, 20td, 24td, 및 28td 일 때, VXOR는 50% 주기를 갖는다.
제2 실시예에 따라 주기가 6td, 10td, 14td, 22td, 및 26td 일 때 VXOR는 주기 오프셋(Duty Offset)을 갖는다.
주기 오프셋은 [수학식 1]과 같다.
따라서, 지연 유닛(DU)의 개수가 증가하게 되면 50% duty cycle에 가까워진다.
일반적인 어큐뮬레이터의 경우에는 어큐뮬레이터를 업데이트하는데 있어서, 기준 클럭 신호(Reference clock)에 따라서 변경된다. 일반적인 방식으로 어큐뮬레이터를 업데이트하게 되면 지연 펄스에서 신호를 선택하면 주기를 변경하지 못하게 하거나(td을 변하게 하지 못함), 펄스 주파수를 생성하지 못하는 경우가 발생하는 단점이 존재한다.
본 발명에 따른 어큐뮬레이터(650)를 업데이트하는 클럭 신호를 외부에서 주는 기준 클럭 신호를 사용하지 않고, 어큐뮬레이터(650)에서 생성된 출력 신호 및 프로그램어블 위상 변위기(PPS)(640)의 출력 신호(P1 ~ P16)를 업데이트 신호로 사용한다.
도 12의 (a)에 도시된 바와 같이, 어큐뮬레이터(650)가 lag(늦게오는) 신호를 따라가고, 도 12의 (b)에 도시된 바와 같이, 어큐뮬레이터(650)는 lead(빠르게 오는) 신호를 선택하게 하여 어큐뮬레이터(650)를 업데이트해서 원하는 주기(td)를 선택할 수 있도록 한다.
도 13은 본 발명에 따른 지연 클럭 발생기(DLL)의 출력 주파수 범위와 채널 분해능을 나타낸 도면이다.
본 발명에 따른 참조 클럭 합성기(Reference Clock Synthesizer)의 출력은 두 개의 어큐뮬레이터(Accumulators) 출력을 XOR한다. 상기 XOR 입력 신호의 위상이 90˚ 차이가 나면 XOR 출력 주파수는 입력 주파수 대비 2배가 된다.
IF 주파수 체배기(IF frequency multiplier)(×k)는 주파수 체배를 6배로 가정을 하면 [수학식2]를 이용하여 12 (2×6)배가 된다.
상기 RF 주파수 체배기(×k)는 주파수 체배를 2/4/8/배로 가정을 하면, 어큐뮬레이션 출력 XOR을 통해 생성된 주파수 대비 24배, 48배, 96배가 된다. 위상변위를 지연된 신호로 제한하면 도 13에 도시된 바와 같다.
주파수 변화는 0.6 ~ 9.6 ㎓까지 주파수 변화를 가지면서 주파수 분해능(resolution)은 0.6 ~ 9.3 ㎒을 갖는다.
결론적으로, 광대역 주파수 대역을 갖는 지연 클럭 발생기(DLL)(620)이면서 일반적인 지연 클럭 발생기(DLL)는 입력주파수(XO)(610)에 의해 분해능이 결정이 되지만, 본 발명에 따른 참조 클럭 합성기(Reference Clock Synthesizer)는 XO와 무관하게 주파수 분해능을 조절할 수 있다.
4개의 지연 유닛(DU)을 고려하여 256개의 지연 유닛(DU)을 적용하는 경우 입력 주파수(fIF)는 [수학식 2]와 같다.
RF-FM(670)이 2, 4 및 8인 경우 fRF는 [수학식 3]과 같다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
610: 기준 주파수 발생기(XO)
620: 지연 클럭 발생기(DLL)
630: 위상 보간기(PI)
640: 프로그램어블 위상 변위기(PPS)
680: 프로그램어블 주파수 체배기(PFM)

Claims (5)

  1. 입력 주파수를 발생하는 기준 주파수 발생기(Crystal Oscillator: XO);
    구비된 지연 유닛(Delay Unit: DU)을 이용하여 상기 입력 주파수에 대한 지연 클럭을 발생하여 지연 위상 신호를 생성하는 지연 클럭 발생기(Delay locked loop: DLL);
    상기 지연 위상 신호에 대한 개수를 증가시킨 주기 펄스 신호를 생성하는 위상 보간기(Phase Interpolator: PI);
    상기 주기 펄스 신호에 대한 주기(td)를 프로그램한 값만큼 시프트(Shift)시킨 위상 변위 신호를 출력하는 프로그램어블 위상 변위기(Programmable Phase Shifter: PPS);
    상기 프로그램어블 위상 변위기(PPS)에서 위상 변위 신호의 펄스레벨이 바뀔 때마다 출력신호를 업데이트하고 출력하는 어큐뮬레이터(Accumulator);
    상기 어큐뮬레이터에서 출력된 위상 변위 신호를 기-설정된 분수만큼 증폭한 체배 주파수를 출력하는 프로그램어블 주파수 체배기(Programmable Frequency Multiplier: PFM)를 포함하는 프로그램어블 위상 변위기를 이용한 주파수 합성기.
  2. 제1항에 있어서,
    상기 지연 클럭 발생기(DLL)는 상기 기준 주파수 발생기(XO)로부터 기-설정된 분수로 증폭된 입력 주파수(fref)를 입력받은 후, 기-설정된 분수로 증폭된 상기 입력 주파수(fref)의 출력 주기를 지연 위상 신호에 대해 반전시켜 상기 지연 유닛(DU)의 개수를 반으로 줄이는 구조를 갖는 프로그램어블 위상 변위기를 이용한 주파수 합성기.
  3. 제1항에 있어서,
    상기 위상 보간기(PI)는 상기 지연 위상 신호에 대한 주파수 분배와 XOR 연산을 수행하여 위상 보간 지연 신호를 생성하고, 상기 위상 보간 지연 신호에 대해 주파수 분배를 이용하여 주기 펄스 신호를 생성하는 프로그램어블 위상 변위기를 이용한 주파수 합성기.
  4. 제1항에 있어서,
    상기 프로그램어블 위상 변위기(PPS)에서 출력하는 위상 변위 신호의 펄스 레벨이 바뀔 때마다, 상기 프로그램어블 위상 변위기(PPS)에 각각 연결되어있는 적어도 두 개의 어큐뮬레이터 중 어느 하나의 출력값을 업데이트하는 어큐뮬레이터(Accumulator)를 포함하는 프로그램어블 위상 변위기를 이용한 주파수 합성기.
  5. 제1항에 있어서,
    상기 프로그램어블 주파수 체배기(PFM)는 위상 변위 신호가 저주파 신호인 경우, 상기 저주파 신호를 RF 신호 또는 ㎜-Wave 대역의(초고주파) 신호로 k배 채배하는 프로그램어블 위상 변위기를 이용한 주파수 합성기.
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