KR102861629B1 - negative material, manufacturing method thereof and lithium-ion secondary battery comprising the same - Google Patents

negative material, manufacturing method thereof and lithium-ion secondary battery comprising the same

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KR102861629B1 KR1020240072121A KR20240072121A KR102861629B1 KR 102861629 B1 KR102861629 B1 KR 102861629B1 KR 1020240072121 A KR1020240072121 A KR 1020240072121A KR 20240072121 A KR20240072121 A KR 20240072121A KR 102861629 B1 KR102861629 B1 KR 102861629B1
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Abstract

본 발명은 일 면에 에칭을 통해서 설정된 범위의 직경 및 간격을 가지는 복수의 로드가 형성되는 실리콘 웨이퍼; 및 상기 실리콘 웨이퍼의 타 면에 배치되는 메탈층; 을 포함하는 음극재를 제공한다.
또한, 본 발명은 실리콘 웨이퍼의 일 면에 에칭을 통해서 설정된 범위의 직경 및 간격을 가지는 복수의 로드를 형성하는 단계; 및 실리콘 웨이퍼의 타 면에 메탈층을 증착하는 단계; 를 포함하는, 음극재의 제조방법을 제공한다.
그리고, 본 발명은 양극 및 음극; 상기 양극 및 음극 사이에 배치되는 분리막; 및 상기 양극, 상기 음극 및 상기 분리막을 수용하는 커버 케이스를 포함하고, 상기 음극은 제1 항 내지 제8항 중 어느 한 항에 따른 음극재를 포함하는 리튬이온 이차전지를 제공한다.The present invention provides a cathode material comprising: a silicon wafer on one surface of which a plurality of rods having a diameter and spacing within a set range are formed through etching; and a metal layer disposed on the other surface of the silicon wafer.
In addition, the present invention provides a method for manufacturing a cathode material, including a step of forming a plurality of rods having a diameter and spacing within a set range through etching on one surface of a silicon wafer; and a step of depositing a metal layer on the other surface of the silicon wafer.
And, the present invention provides a lithium ion secondary battery comprising a positive electrode and a negative electrode; a separator disposed between the positive electrode and the negative electrode; and a cover case accommodating the positive electrode, the negative electrode, and the separator, wherein the negative electrode comprises a negative electrode material according to any one of claims 1 to 8.

Description

음극재 및 이의 제조방법, 이를 포함하는 리튬이온 이차전지{negative material, manufacturing method thereof and lithium-ion secondary battery comprising the same}Negative material, manufacturing method thereof, and lithium-ion secondary battery comprising the same

본 발명은 음극재 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 음극 활물질을 사용하지 않고 실리콘 웨이퍼를 이용하여 전기화학적 에칭을 통해 음극재를 구현할 수 있는 실리콘 웨이퍼를 이용한 음극재 및 이의 제조방법에 관한 것이다.The present invention relates to a negative electrode material and a method for manufacturing the same, and more particularly, to a negative electrode material using a silicon wafer and a method for manufacturing the same, which can implement a negative electrode material through electrochemical etching using a silicon wafer without using a negative electrode active material.

최근, 리튬 이차전지 응용이 다양해짐에 따라 고에너지 밀도를 갖는 전지가 요구되고 있으며, 이에 따라 양극 활물질 및 음극 활물질의 고용량화를 위한 연구 및 개발도 병행해서 진행되어 왔다. 현재 상용화되어 있는 음극 활물질은 흑연으로, 흑연의 이론적 용량은 372 mAh/g으로 제한되어 있어 새로운 고용량 음극 활물질 개발이 필 요하며, 상기 흑연을 대체할 수 있는 고용량 재료로 실리콘(Si) 또는 실리콘 화합물이 검토되고 있다.Recently, as the applications of lithium secondary batteries have diversified, batteries with high energy density are in demand. Accordingly, research and development for increasing the capacity of positive and negative electrode active materials have been conducted in parallel. The currently commercialized negative electrode active material is graphite, and the theoretical capacity of graphite is limited to 372 mAh/g. Therefore, the development of new high-capacity negative electrode active materials is necessary. Silicon (Si) or silicon compounds are being considered as high-capacity materials that can replace graphite.

실리콘은 리튬과의 화합물 형성 반응을 통해 리튬을 가역적으로 흡장 및 방출하며 이론적 최대용량이 3572mAh/g 으로서 흑연(372mAh/g)에 비해 크기 때문에 고용량 음극 재료로 유망하다.Silicon reversibly absorbs and releases lithium through a compound formation reaction with lithium, and has a theoretical maximum capacity of 3572 mAh/g, which is larger than that of graphite (372 mAh/g), making it a promising high-capacity anode material.

이와 관련하여, 실리콘계 음극 활물질은 충 방전시에 300 내지 400% 팽창하는 특성을 가지고 있어 리튬 충전 시 부피팽창에 따른 탄소 코팅층의 갈라짐 또는 탈리가 발생하고 이 틈사이로 전해질이 스며들어 실리콘을 산화하여 수명을 급격하게 감소시키는 문제가 있다. 따라서, 실리콘계 음극 활물질의 팽창을 효과적으로 제어하는 방법에 대해 다양한 연구가 진행되고 있다.In this regard, silicon-based negative electrode active materials have the characteristic of expanding by 300 to 400% during charge and discharge. This causes cracking or detachment of the carbon coating layer due to volume expansion during lithium charging, and electrolyte seeps into these gaps, oxidizing the silicon and drastically reducing the battery life. Therefore, various studies are being conducted on methods to effectively control the expansion of silicon-based negative electrode active materials.

그러나, 음극 활물질은 스테아르산과 메조포러스실리카 같은 쉘 형성 물질과 다공성 부여 물질 그리고 원료를 용매에 넣어 믹싱, 건조, 열처리, 파쇄 등의 일련의 복잡한 과정을 거쳐야 하고, 다공성을 부여하기 위해서 사용된 메조포러스실리카의 경우 HF로 에칭 또는 온도를 올려 따로 분해시켜 줘야 하는 복잡한 공정을 필요로 하는 문제가 있다. 또한, 이렇게 제조된 파우더 상태의 활물질을 가지고 음극재를 만들기 위해서는 코팅 및 드라잉 공정이 수반되어야 하는데, 파우더 상태의 활물질을 코팅할 때의 상태인 슬러리 형태로 만들어 주기 위해 유기 용매인 NMP를 사용하거나, 사용되는 바인더에 따라서 물(H20) 등을 사용하는데, 독성 물질이기 때문에 NMP를 날려주는 드라잉 공정을 거쳐야만 한다. 따라서, 제조 과정을 단순화하고, 독성 유해물질을 사용하지 않는 방법의 기술 개발이 시급한 실정이다.However, the negative active material requires a complex series of processes, such as mixing, drying, heat treatment, and crushing shell-forming materials such as stearic acid and mesoporous silica, porosity-providing materials, and raw materials in a solvent. In addition, the mesoporous silica used to provide porosity must be separately decomposed by etching with HF or raising the temperature, which requires a complex process. In addition, in order to make a negative electrode material using the powder-state active material manufactured in this way, a coating and drying process must be followed. To make a slurry form, which is the state when coating the powder-state active material, an organic solvent such as NMP is used, or water (H2O) is used depending on the binder used. However, since NMP is a toxic substance, a drying process must be performed to evaporate it. Therefore, there is an urgent need to develop a technology that simplifies the manufacturing process and does not use toxic hazardous substances.

한국등록특허공보 제10-2433738호 (2022.08.12 등록)Korean Patent Publication No. 10-2433738 (registered on August 12, 2022)

본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 보다 상세하게는 음극 활물질을 사용하지 않고 실리콘 웨이퍼를 이용하여 전기화학적 에칭을 통해 음극재를 구현할 수 있는 실리콘 웨이퍼를 이용한 음극재 및 이의 제조방법을 제공하는데 그 목적이 있다.The present invention is intended to solve such problems, and more specifically, to provide a negative electrode material using a silicon wafer and a method for manufacturing the same, which can implement a negative electrode material through electrochemical etching using a silicon wafer without using a negative electrode active material.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The objects of the present invention are not limited to the objects mentioned above, and other objects not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제를 달성하기 위하여, 본 발명은 일 면에 에칭을 통해서 설정된 범위의 직경 및 간격을 가지는 복수의 로드가 형성되는 실리콘 웨이퍼; 및 상기 실리콘 웨이퍼의 타 면에 배치되는 메탈층; 을 포함하는 음극재를 제공한다.In order to achieve the above task, the present invention provides a cathode material including a silicon wafer on one surface of which a plurality of rods having a diameter and spacing within a set range are formed through etching; and a metal layer disposed on the other surface of the silicon wafer.

상기 음극재는 상기 실리콘 웨이퍼 일 면 상에 배치되는 p형 실리콘 반도체층; 을 더 포함할 수 있다.The above cathode material may further include a p-type silicon semiconductor layer disposed on one surface of the silicon wafer.

상기 음극재는 상기 p형 실리콘 반도체층 상에 배치되는 카본 코팅층을 더 포함할 수 있다.The above cathode material may further include a carbon coating layer disposed on the p-type silicon semiconductor layer.

상기 실리콘 웨이퍼 일 면은 p형 실리콘 도핑 영역을 포함하고, 상기 도핑 영역의 실리콘 도핑 농도는 상기 실리콘 웨이퍼 일 면의 표면으로부터 멀어질수록 감소할 수 있다.One surface of the silicon wafer includes a p-type silicon doping region, and a silicon doping concentration of the doping region may decrease as it moves away from the surface of the one surface of the silicon wafer.

상기 음극재는 상기 실리콘 웨이퍼 일 면 상에 배치되는 카본 코팅층을 더 포함할 수 있다.The above negative electrode material may further include a carbon coating layer disposed on one surface of the silicon wafer.

상기 실리콘 웨이퍼는 복수의 로드 사이에 형성된 리세스부를 포함하고, 상기 로드의 상면 실리콘 도핑 농도는 상기 리세스부 상면의 실리콘 도핑 농도보다 높을 수 있다.The above silicon wafer includes a recessed portion formed between a plurality of rods, and a silicon doping concentration on the upper surface of the rods may be higher than a silicon doping concentration on the upper surface of the recessed portion.

각각의 상기 로드는 일 단면이 적어도 150nm 이하의 직경으로 형성될 수 있다.Each of the above rods can be formed with a cross-section having a diameter of at least 150 nm or less.

상기 로드는 전기화학적 에칭으로 가공되며, 전기화학적 에칭의 전류량을 조절하여 상기 로드의 직경을 조절할 수 있다.The above rod is processed by electrochemical etching, and the diameter of the rod can be controlled by controlling the amount of current of the electrochemical etching.

또한, 본 발명은 실리콘 웨이퍼의 일 면에 에칭을 통해서 설정된 범위의 직경 및 간격을 가지는 복수의 로드를 형성하는 단계; 및 실리콘 웨이퍼의 타 면에 메탈층을 증착하는 단계; 를 포함하는, 음극재의 제조방법을 제공한다.In addition, the present invention provides a method for manufacturing a cathode material, including a step of forming a plurality of rods having a diameter and spacing within a set range through etching on one surface of a silicon wafer; and a step of depositing a metal layer on the other surface of the silicon wafer.

상기 음극재의 제조방법은 상기 실리콘 웨이퍼 일 면 상에 p형 실리콘 반도체층을 형성하는 단계를 더 포함할 수 있다.The method for manufacturing the above negative electrode material may further include a step of forming a p-type silicon semiconductor layer on one surface of the silicon wafer.

상기 음극재의 제조방법은 상기 p형 실리콘 반도체층 상에 카본 코팅층을 형성하는 단계를 더 포함할 수 있다.The method for manufacturing the above negative electrode material may further include a step of forming a carbon coating layer on the p-type silicon semiconductor layer.

상기 음극재의 제조방법은 상기 실리콘 일 면에 p형 실리콘 도핑 영역을 형성하는 단계를 더 포함하고, 상기 도핑 영역의 실리콘 도핑 농도는 상기 실리콘 웨이퍼 일 면의 표면으로부터 멀어질수록 감소할 수 있다.The method for manufacturing the above negative electrode material further includes a step of forming a p-type silicon doping region on one side of the silicon, and the silicon doping concentration of the doping region may decrease as it moves away from the surface of one side of the silicon wafer.

상기 음극재의 제조방법은 상기 실리콘 웨이퍼 일 면 상에 카본 코팅층을 형성하는 단계를 더 포함할 수 있다.The method for manufacturing the above negative electrode material may further include a step of forming a carbon coating layer on one surface of the silicon wafer.

상기 로드를 형성하는 단계는 전기화학적 에칭을 통해서 상기 로드의 일 단면 직경을 적어도 150nm 이하로 가공할 수 있다.The step of forming the above load can be performed by processing a cross-sectional diameter of the load to at least 150 nm or less through electrochemical etching.

상기 카본 코팅층은 원자층 증착(ALD)으로 형성할 수 있다.The above carbon coating layer can be formed by atomic layer deposition (ALD).

그리고, 본 발명은 양극 및 음극; 상기 양극 및 음극 사이에 배치되는 분리막; 및 상기 양극, 상기 음극 및 상기 분리막을 수용하는 커버 케이스를 포함하고, 상기 음극은 제1 항 내지 제8항 중 어느 한 항에 따른 음극재를 포함하는 리튬이온 이차전지를 제공한다.And, the present invention provides a lithium ion secondary battery comprising a positive electrode and a negative electrode; a separator disposed between the positive electrode and the negative electrode; and a cover case accommodating the positive electrode, the negative electrode, and the separator, wherein the negative electrode comprises a negative electrode material according to any one of claims 1 to 8.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

본 발명의 실시예에 따른 음극재 및 이의 제조방법에 의하면,According to the negative electrode material and the manufacturing method thereof according to an embodiment of the present invention,

첫째, 실리콘 웨이퍼의 일 측에 복수의 로드를 형성하고, 복수의 로드들이 상대적으로 큰 표면적을 제공하기 때문에 더 많은 리튬 이온을 수용할 수 있기 때문에 배터리 용량을 증대시킬 수 있고,First, the battery capacity can be increased because multiple rods are formed on one side of the silicon wafer, and the multiple rods provide a relatively large surface area, which can accommodate more lithium ions.

둘째, 실란 가스와 포스핀 가스를 이용해 로드 표면에 도핑된 실리콘층을 증착하면 전기화학적 에칭으로 로드 표면에 형성된 데미지를 리커버리할 수 있으며,Second, by depositing a doped silicon layer on the rod surface using silane gas and phosphine gas, the damage formed on the rod surface can be recovered by electrochemical etching.

셋째, 음극 활물질을 이용하는 종래 기술 대비 제조 방법이 간단하면서 독성 유해물질을 사용하지 않기 때문에 공정 단순화 및 제조 안정성을 확보할 수 있는 효과가 있다.Third, compared to conventional technologies using negative active materials, the manufacturing method is simple and does not use toxic or hazardous substances, so it has the effect of simplifying the process and ensuring manufacturing stability.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

아래에서 설명하는 본 출원의 바람직한 실시예의 상세한 설명뿐만 아니라 위에서 설명한 요약은 첨부된 도면과 관련해서 읽을 때에 더 잘 이해될 수 있을 것이다. 본 발명을 예시하기 위한 목적으로 도면에는 바람직한 실시예들이 도시되어 있다. 그러나, 본 출원은 도시된 정확한 배치와 수단에 한정되는 것이 아님을 이해해야 한다.
도 1은 본 발명의 실시예에 따른 음극재의 웨이퍼 가공상태를 개략적으로 도시하는 참고도이다.
도 2는 도 1에 나타낸 음극재의 로드를 확대하여 도시하는 단면도이다.
도 3은 도 2에 나타낸 음극재의 로드 주변에 p형 실리콘 반도체층을 증착한 상태를 도시하는 단면도이다.
도 4는 도 1에 나타낸 음극재의 일부분을 확대하여 도시하는 참고도이다.
도 5는 도 3에 나타낸 음극재의 로드 주변에 카본을 증착한 상태를 도시하는 단면도이다.
도 6은 본 발명의 실시예에 따른 음극재의 제조방법을 도시하는 블록도이다.The above summary, as well as the detailed description of preferred embodiments of the present application described below, will be better understood when read in conjunction with the accompanying drawings. For the purpose of illustrating the present invention, preferred embodiments are depicted in the drawings. However, it should be understood that the present application is not limited to the precise arrangements and means illustrated.
Figure 1 is a reference diagram schematically illustrating a wafer processing state of a cathode material according to an embodiment of the present invention.
Figure 2 is a cross-sectional view showing an enlarged view of the load of the negative electrode material shown in Figure 1.
Figure 3 is a cross-sectional view showing a state in which a p-type silicon semiconductor layer is deposited around the load of the cathode material shown in Figure 2.
Figure 4 is a reference drawing showing an enlarged portion of a portion of the negative electrode material shown in Figure 1.
Figure 5 is a cross-sectional view showing a state in which carbon is deposited around the rod of the negative electrode material shown in Figure 3.
Figure 6 is a block diagram illustrating a method for manufacturing a negative electrode material according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings. The advantages and features of the present invention, and methods for achieving them, will become clear with reference to the embodiments described in detail below together with the attached drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. These embodiments are provided only to ensure that the disclosure of the present invention is complete and to fully inform those skilled in the art of the scope of the invention, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다.The present invention can have various modifications and embodiments, and specific embodiments are illustrated and described in the drawings.

그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.However, this is not intended to limit the present invention to a specific embodiment, but should be understood to include all modifications, equivalents, or substitutes included in the spirit and technical scope of the present invention.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소 들은 상기 용어들에 의해 한정되지는 않는다.Terms including ordinal numbers, such as first, second, etc., may be used to describe various components, but the components are not limited by the terms.

상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.The above terms are used solely to distinguish one component from another.

예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다.For example, without departing from the scope of the present invention, the second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component.

및/또는이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.The term and/or includes any combination of a plurality of related described items or any one of a plurality of related described items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.When it is said that a component is "connected" or "connected" to another component, it should be understood that it may be directly connected or connected to that other component, but there may also be other components in between.

반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.On the other hand, when it is said that a component is "directly connected" or "directly connected" to another component, it should be understood that there are no other components in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다.The terminology used in this application is for the purpose of describing specific embodiments only and is not intended to limit the present invention.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, terms such as “include” or “have” are intended to specify the presence of a feature, number, step, operation, component, part or combination thereof described in the specification, but should be understood not to exclude in advance the possibility of the presence or addition of one or more other features, numbers, steps, operations, components, parts or combinations thereof.

이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the attached drawings. Regardless of the drawing numbers, identical or corresponding components are given the same reference numbers, and redundant descriptions thereof will be omitted.

도 1은 본 발명의 실시예에 따른 실리콘 웨이퍼를 이용한 음극재의 웨이퍼 가공상태를 개략적으로 도시하는 참고도이고, 도 2는 도 1에 나타낸 실리콘 웨이퍼를 이용한 음극재의 로드를 확대하여 도시하는 단면도이다.FIG. 1 is a reference diagram schematically illustrating a wafer processing state of a negative electrode material using a silicon wafer according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view illustrating an enlarged view of a load of a negative electrode material using a silicon wafer shown in FIG. 1.

현재, 리튬 배터리용 음극재는 탄소 기반 물질을 주로 사용하여 제조되고 있지만, 이러한 음극재는 보통 음극 활물질을 파우더 형태로 제조한 후, 이를 믹싱하여 다공성 카본에 코팅한 구조로 사용되는데, 음극 활물질이 독성을 가지기 때문에 건조 및 열처리 과정에서 독성을 날려버리는 공정이 필수적으로 수반되어야 한다.Currently, negative electrode materials for lithium batteries are mainly manufactured using carbon-based materials. However, these negative electrode materials are usually manufactured in the form of a powder of negative active materials, mixed together, and coated on porous carbon. However, since negative active materials are toxic, a process to remove the toxicity during the drying and heat treatment process is essential.

본 발명에서는 음극 활물질을 사용하지 않고, 실리콘 웨이퍼를 전기화학적 에칭(electrochemical etching)으로 실리콘 웨이퍼 일 측을 가공함으로써 카본 구조에 비하여 높은 용량, 예컨대 적어도 10배 이상의 높은 용량을 제공할 수 있다. 또한, 실리콘 웨이퍼를 사용하면 높은 용량을 제공할 뿐만 아니라 안정성과 성능 면에서도 카본 구조에 비하여 우수한 이점을 제공할 수 있다. 이러한 이점은 리튬 배터리의 에너지 밀도를 증가시키고, 전기차에 적용된 경우 주행 시간을 증대시키는 효과를 수반할 수 있다.The present invention utilizes electrochemical etching to process one side of a silicon wafer without using an anode active material, thereby providing a higher capacity, for example, at least 10 times higher, than a carbon structure. Furthermore, the use of a silicon wafer not only provides higher capacity but also offers advantages over a carbon structure in terms of stability and performance. These advantages can increase the energy density of lithium batteries and, when applied to electric vehicles, can lead to increased driving time.

즉, 도 1에 도시된 실리콘 웨이퍼(10)의 일 측(10a)을 전기화학적 에칭을 통하여 포로스(porous) 구조를 형성하면, 더 많은 리튬 이온을 수용할 수 있고 이를 통하여 배터리 용량을 향상시킬 수 있으며, 실리콘의 부피 팽창에 따른 손상을 줄여 배터리의 수명을 연장시킬 수 있다.That is, if a porous structure is formed on one side (10a) of the silicon wafer (10) shown in Fig. 1 through electrochemical etching, more lithium ions can be accommodated, thereby improving battery capacity and extending the life of the battery by reducing damage due to volume expansion of silicon.

본 발명의 실시예에 따른 음극재는 실리콘 웨이퍼와, p형 실리콘 반도체층 및 메탈층을 포함할 수 있다.The cathode material according to an embodiment of the present invention may include a silicon wafer, a p-type silicon semiconductor layer, and a metal layer.

여기서 실리콘 웨이퍼(10)는 상술한 바와 같이, 일 측면(10a)이 전기화학적 에칭을 통해서 복수의 로드(rod, 11)가 설정된 범위의 직경 및 간격을 갖는 패턴으로 형성되면서 포로스 구조를 가질 수 있다.Here, the silicon wafer (10) may have a porous structure as described above, with one side (10a) formed into a pattern with a plurality of rods (11) having a diameter and spacing within a set range through electrochemical etching.

도 1을 기준으로, 실리콘 웨이퍼(10)는 총 두께(높이) 중에서 일 측(10a)에 전기화학적 에칭을 통하여 복수의 로드(11)가 형성될 수 있다. 복수의 로드(11)는 실리콘 웨이퍼(10) 높이의 약 35% 내지 약 65%의 높이로 형성될 수 있다. 자세하게, 실리콘 웨이퍼(10) 높이의 약 40% 내지 약 60%의 높이로 형성될 수 있다. 일례로, 실리콘 웨이퍼(10)의 높이는 약 150㎛ 내지 약 300㎛의 두께를 가질 수 있고, 로드(11)의 높이는 약 60㎛ 내지 약 180㎛의 두께를 가질 수 있다. 바람직하게 신뢰성, 용량 특성, 공정의 용이성 등을 고려해 로드(11)의 높이는 실리콘 웨이퍼(10)의 전체 높이에서 약 50%의 높이로 형성될 수 있다.Referring to Fig. 1, a silicon wafer (10) may have a plurality of rods (11) formed on one side (10a) of the total thickness (height) through electrochemical etching. The plurality of rods (11) may be formed to a height of about 35% to about 65% of the height of the silicon wafer (10). Specifically, the rods may be formed to a height of about 40% to about 60% of the height of the silicon wafer (10). For example, the silicon wafer (10) may have a thickness of about 150 μm to about 300 μm, and the rods (11) may have a thickness of about 60 μm to about 180 μm. Preferably, considering reliability, capacity characteristics, ease of process, etc., the height of the rods (11) may be formed to a height of about 50% of the total height of the silicon wafer (10).

이때, 로드(11)의 일 단면 직경은 적어도 150nm 이하로 형성되는 것이 바람직하다. 예컨대, 실리콘은 약 150nm 미만으로 감소할 때 석회화 유도 균열이 억제 또는 방지될 수 있다.At this time, it is preferable that the cross-sectional diameter of the rod (11) be formed to be at least 150 nm or less. For example, when silicon is reduced to less than about 150 nm, calcification-induced cracking can be suppressed or prevented.

로드(11)의 직경은 전기화학적 에칭 과정에서 설정된 파라미터에 의해 조절될 수 있다. 예컨대, 전기화학적 에칭에 제공되는 전류의 크기, 에칭 시간 및 전해질의 온도 등을 조절함으로써 로드(11)의 직경 조절을 정밀하게 제어할 수 있다.The diameter of the rod (11) can be controlled by parameters set during the electrochemical etching process. For example, the diameter of the rod (11) can be precisely controlled by controlling the size of the current provided to the electrochemical etching, the etching time, and the temperature of the electrolyte.

각각의 로드(11) 표면에는 전기화학적 에칭 과정에서 소정의 데미지(11a)가 형성될 수 있다. 따라서, 로드(11) 표면의 데미지(11a)를 보호함과 동시에 또한 전도성을 증대시킬 수 있는 공정이 추가적으로 수행될 수 있다.A predetermined damage (11a) may be formed on the surface of each rod (11) during the electrochemical etching process. Therefore, a process that can protect the damage (11a) on the surface of the rod (11) while also increasing conductivity may be additionally performed.

그리고, 실리콘 웨이퍼(10)의 타 측에는 메탈층(12)이 증착될 수 있다. 메탈층(12)은 구리(Cu)와 같은 전도도가 좋은 재료를 증착하여 형성할 수 있다. 예컨대, 메탈층(12)은 스퍼터링(sputtering)을 통해서 진공 증착될 수 있다.In addition, a metal layer (12) may be deposited on the other side of the silicon wafer (10). The metal layer (12) may be formed by depositing a material with good conductivity, such as copper (Cu). For example, the metal layer (12) may be vacuum deposited through sputtering.

도 3은 도 2에 나타낸 음극재의 로드 주변에 p형 실리콘 반도체층을 증착한 상태를 도시하는 단면도이다.Figure 3 is a cross-sectional view showing a state in which a p-type silicon semiconductor layer is deposited around the load of the cathode material shown in Figure 2.

전기화학적 에칭을 통하여 형성된 로드(11)를 확대하여 살펴보면, 로드(11)의 외부 표면이 일정한 평면이 아니라 불규칙한 직선과 곡선의 연속으로 이루어진 데미지(11a)를 확인할 수 있다.When the rod (11) formed through electrochemical etching is enlarged and examined, damage (11a) can be confirmed in which the outer surface of the rod (11) is not a flat plane but is a series of irregular straight lines and curves.

이러한 데미지(11a)는 실란(또는, 실레인)(silane, 화학식: SiH4) 가스를 화학기상증착(chemical vapor deposition; CVD)을 통하여 로드(11) 표면에 실리콘(Si) 층을 증착함으로써 형성된 실란 증착영역으로 인해 로드(11)의 기계적 및 전기적 특성을 증대시킬 수 있다.This damage (11a) can increase the mechanical and electrical properties of the rod ( 11 ) due to the silane deposition area formed by depositing a silicon (Si) layer on the surface of the rod (11) through chemical vapor deposition (CVD) using silane (or silane) (chemical formula: SiH 4 ) gas.

또한, 로드(11) 표면에 포스핀(phosphine, 화학식: PH3) 가스를 화학기상증착을 통하여 로드(11) 표면에 도핑 함으로써 전도성을 증대시킬 수 있다. 포스핀 가스는 도핑 농도 레벨에 대응하도록 증착할 수 있다. 실리콘은 4족이고 포스핀은 5족이기 때문에 포스핀이 하나의 전자를 더 가지고 있어 전자의 이동을 촉진할 수 있고, 이에 따른 전도도를 증대시킬 수 있다.In addition, conductivity can be increased by doping phosphine (chemical formula: PH3) gas on the surface of the rod (11) through chemical vapor deposition. The phosphine gas can be deposited to correspond to the doping concentration level. Since silicon is in group 4 and phosphine is in group 5, phosphine has one more electron, which can promote electron movement and thus increase conductivity.

예컨대, 화학기상증착법으로 실리콘 웨이퍼(10)의 일면 상에 p형 실리콘 반도체층(20)을 형성하면, 로드(11) 표면의 데미지(11a)를 적어도 일부 회복 또는 보호할 수 있고, 또한 전기 전도도를 증대시킬 수 있는 효과가 있다.For example, when a p-type silicon semiconductor layer (20) is formed on one surface of a silicon wafer (10) by a chemical vapor deposition method, it is possible to at least partially recover or protect damage (11a) on the surface of a rod (11) and also has the effect of increasing electrical conductivity.

이때, 소스 가스를 공급하는 실란 가스 공급 과정과 도핑 가스를 공급하는 포스핀 가스를 공급하는 과정은 서로 다른 공정으로 수행될 수 있고, 또는 동일 공정에서 수행될 수도 있다.At this time, the process of supplying the silane gas that supplies the source gas and the process of supplying the phosphine gas that supplies the doping gas may be performed as different processes, or may be performed in the same process.

그리고, p형 실리콘 반도체층(20)은 로드(11)의 표면에서 도핑 농도에 대응하도록 아주 얇은 또는 좁은 면적에 걸쳐서 p형 실리콘 도핑 영역으로 형성될 수 있고, 또는 도 3과 같이 로드(11)의 표면 전체에 걸쳐서 하나의 레이어를 이루도록 p형 실리콘 반도체층으로 형성될 수 있다. p형 실리콘 반도체층(20)의 증착과 p형 실리콘 도핑 영역 형성은 이 중 어느 하나를 선택적으로 구현할 수 있다.And, the p-type silicon semiconductor layer (20) can be formed as a p-type silicon doping region over a very thin or narrow area corresponding to the doping concentration on the surface of the rod (11), or can be formed as a p-type silicon semiconductor layer to form a single layer over the entire surface of the rod (11) as shown in Fig. 3. The deposition of the p-type silicon semiconductor layer (20) and the formation of the p-type silicon doping region can be selectively implemented by either of these.

도 4는 도 1에 나타낸 음극재의 일부분을 확대하여 도시하는 참고도이다.Figure 4 is a reference drawing showing an enlarged portion of a portion of the negative electrode material shown in Figure 1.

도 4를 참조하면, 음극재는 p형 실리콘 도핑 영역이 형성될 수 있다. 이때, 로드(11)의 상단부(S1)는 로드(11)와 로드(11) 사이에 형성된 리세스부(S2)의 상면에 비하여 p형 실리콘 도핑 영역의 도핑 농도가 상대적으로 높게 나타날 수 있다. 물론, p형 실리콘 도핑 영역의 실리콘 도핑 농도는 실리콘 웨이퍼의 표면 위치(A1)로부터 멀어질수록 또는 내부 위치(A2)로 들어갈수록 점차 감소할 수 있다.Referring to Fig. 4, a p-type silicon doping region may be formed in the cathode material. At this time, the doping concentration of the p-type silicon doping region may be relatively high at the upper end (S1) of the rod (11) compared to the upper surface of the recess (S2) formed between the rods (11). Of course, the silicon doping concentration of the p-type silicon doping region may gradually decrease as it moves away from the surface position (A1) of the silicon wafer or as it moves toward the inner position (A2).

도 5는 도 3에 나타낸 음극재의 로드 주변에 카본을 증착한 상태를 도시하는 단면도이다.Figure 5 is a cross-sectional view showing a state in which carbon is deposited around the rod of the negative electrode material shown in Figure 3.

로드(11) 표면에 카본 코팅층(30)을 추가적으로 형성할 수 있다. 이는 실리콘의 팽창 문제 때문에 로드(11)가 팽창되는 것을 추가적으로 억제시킬 수 있다.A carbon coating layer (30) can be additionally formed on the surface of the rod (11). This can further suppress expansion of the rod (11) due to the expansion problem of silicon.

카본 코팅층(30)을 증착하는 과정은 원자층 증착(Atomic Layer Deposition; ALD)을 통해서 이루어지는 것이 보다 바람직하다.It is more preferable that the process of depositing the carbon coating layer (30) be performed through atomic layer deposition (ALD).

카본 코팅층(30)은 상술한 실리콘 웨이퍼의 일 면에 p형 실리콘 도핑 영역이 형성된 경우, 실리콘 웨이퍼의 일 면 상에서 p형 실리콘 도핑 영역을 커버하도록 형성될 수 있다. 또한, 카본 코팅층(30)은 실리콘 웨이퍼의 일 면에 p형 실리콘 반도체층이 형성된 경우, p형 실리콘 반도체층(20) 상에 형성될 수 있다. 도 5에서는 후자인 실리콘 웨이퍼의 일 면에 p형 실리콘 반도체층(20)이 형성되고, p형 실리콘 반도체층 상에 카본 코팅층(30)이 형성된 것을 일 예로써 나타낸다.The carbon coating layer (30) may be formed to cover the p-type silicon doping region on one side of the silicon wafer when a p-type silicon doping region is formed on one side of the silicon wafer described above. In addition, the carbon coating layer (30) may be formed on the p-type silicon semiconductor layer (20) when a p-type silicon semiconductor layer is formed on one side of the silicon wafer. FIG. 5 illustrates, as an example, a case where a p-type silicon semiconductor layer (20) is formed on one side of the latter silicon wafer and a carbon coating layer (30) is formed on the p-type silicon semiconductor layer.

도 6은 본 발명의 실시예에 따른 음극재의 제조방법을 도시하는 블록도이다.Figure 6 is a block diagram illustrating a method for manufacturing a negative electrode material according to an embodiment of the present invention.

도 6을 참조하면, 음극재의 제조방법(S100)은 로드를 형성하는 단계(S110)와, 메탈층을 증착하는 단계(S120)를 포함할 수 있다.Referring to FIG. 6, the method for manufacturing a cathode material (S100) may include a step of forming a load (S110) and a step of depositing a metal layer (S120).

로드를 형성하는 단계(S110)는 상술한 실리콘 웨이퍼 일 측면에 로드(11)를 형성하는 단계일 수 있다. 상기 단계(S110)에서 복수의 로드(11)는 실리콘 웨이퍼(10) 높이의 약 35% 내지 약 65%의 높이로 형성될 수 있다. 자세하게, 실리콘 웨이퍼(10) 높이의 약 40% 내지 약 60%의 높이로 형성될 수 있다. 일례로, 실리콘 웨이퍼(10)의 높이는 약 150㎛ 내지 약 300㎛의 두께를 가질 수 있고, 로드(11)의 높이는 약 60㎛ 내지 약 180㎛의 두께를 가질 수 있다. 바람직하게 상술한 실리콘 웨이퍼 일 측면에 약 50% 높이를 전기화학적 에칭을 통해 포로스 구조를 형성하면서 복수의 로드를 형성할 수 있다.The step (S110) of forming a rod may be a step of forming a rod (11) on one side of the silicon wafer described above. In the step (S110), a plurality of rods (11) may be formed to a height of about 35% to about 65% of the height of the silicon wafer (10). Specifically, the rods may be formed to a height of about 40% to about 60% of the height of the silicon wafer (10). For example, the silicon wafer (10) may have a thickness of about 150 μm to about 300 μm, and the rods (11) may have a thickness of about 60 μm to about 180 μm. Preferably, the plurality of rods may be formed by forming a porous structure through electrochemical etching to a height of about 50% of the height of one side of the silicon wafer described above.

물론, 이때 로드의 직경은 적어도 150nm 이하로 형성될 수 있다.Of course, at this time, the diameter of the rod can be formed to be at least 150 nm or less.

로드를 형성하는 단계(S110)는 설정된 에칭 파라미터를 조절하는 단계를 더 포함할 수 있다.The step of forming a load (S110) may further include a step of adjusting the set etching parameters.

또한, 메탈층을 증착하는 단계(S140)는 물리적 기상증착(Physical Vapor Deposition; PVD) 중 방향성이 상대적으로 우수한 스퍼터링 방식을 통해서 진공 상태에서 이루어지는 것이 바람직하다. 메탈층으로는 전도성이 우수한 구리, 알루미늄, 금, 은 등의 고체 입자가 재료로 사용될 수 있다.In addition, the step (S140) of depositing the metal layer is preferably performed in a vacuum using a sputtering method, which has relatively excellent directionality among physical vapor deposition (PVD). Solid particles such as copper, aluminum, gold, and silver with excellent conductivity can be used as materials for the metal layer.

또한, 음극재의 제조방법(S100)은 p형 실리콘 반도체층을 형성하는 단계(S130)를 더 포함할 수 있다.Additionally, the method for manufacturing a cathode material (S100) may further include a step (S130) of forming a p-type silicon semiconductor layer.

p형 실리콘 반도체층을 형성하는 단계(S130)는 소스 가스 및 도핑 가스를 이용하여 p형 실리콘 반도체층을 형성하는 단계일 수 있다. 예를 들어 상기 단계(S130)는 소스 가스로 실란 가스 및 도핑 가스로 포스핀 가스를 화학기상증착법(CVD)을 이용하여 기체 형태의 입자를 로드 표면에 얇게 하나의 레이어 형태로 증착할 수 있다. 화학기상증착법은 접합성 및 치밀성이 우수하고, 상대적으로 3D 공간과 같은 복잡한 공간에서 공정 진행이 유리한 이점이 있다.The step (S130) of forming a p-type silicon semiconductor layer may be a step of forming a p-type silicon semiconductor layer using a source gas and a doping gas. For example, the step (S130) may use chemical vapor deposition (CVD) to deposit gaseous particles in a thin, single layer form on the rod surface using silane gas as a source gas and phosphine gas as a doping gas. The chemical vapor deposition method has the advantage of excellent bonding and density, and is relatively advantageous in proceeding the process in complex spaces such as 3D spaces.

이렇게 실란 가스와 포스핀 가스를 이용해 로드 표면에 도핑된 실리콘층을 증착하면, 로드를 형성하는 단계(S110)에서 전기화학적 에칭이 수행되는 과정에서 로드 표면에 데미지가 형성된 것을 리커버리(recovery) 할 수 있고, 또한 전기 전도성을 향상시킬 수 있게 된다.By depositing a doped silicon layer on the rod surface using silane gas and phosphine gas in this way, damage formed on the rod surface during the electrochemical etching process in the rod forming step (S110) can be recovered, and electrical conductivity can also be improved.

또한, 음극재의 제조방법(S100)은 p형 실리콘 도핑 영역을 형성하는 단계(S140)를 더 포함할 수 있다. 이렇게 실란 가스와 포스핀 가스를 p형 실리콘 도핑 영역으로 형성하면, 로드 표면에서 육안으로 확인하기 어려울 수 있지만, 예컨대 원소의 농도를 분석하는 장치를 이용하여 도핑 농도를 측정함으로써 실란 가스와 포스핀 가스가 도핑된 상태를 확인할 수 있다.In addition, the method for manufacturing a cathode material (S100) may further include a step (S140) of forming a p-type silicon doping region. When silane gas and phosphine gas are formed into a p-type silicon doping region in this way, it may be difficult to visually confirm the presence of silane gas and phosphine gas on the rod surface. However, the doping concentration can be measured using a device for analyzing element concentration, for example, to confirm the state in which the silane gas and phosphine gas are doped.

p형 실리콘 반도체층을 형성하는 단계(S130)와 p형 실리콘 도핑 영역을 형성하는 단계(S140)는 선택적으로 구현될 수 있다.The step of forming a p-type silicon semiconductor layer (S130) and the step of forming a p-type silicon doping region (S140) can be implemented selectively.

그리고, 음극재의 제조방법(S100)은 추가적으로 카본 코팅층을 증착하는 단계(S150)를 포함할 수 있다.In addition, the method for manufacturing a cathode material (S100) may additionally include a step (S150) of depositing a carbon coating layer.

카본 코팅층을 증착하는 단계(S150)는 경우에 따라서 선택적으로 수행될 수 있다.The step of depositing a carbon coating layer (S150) may be optionally performed depending on the case.

예컨대, 실란 가스와 포스핀 가스를 이용하여 p형 실리콘 반도체층을 증착한 포로스 구조만를 통해서도 실리콘에 리튬이 접촉하면서 팽창하는 이슈에 대응할 수 있지만, 추가적으로 카본 코팅층을 로드 표면에 코팅함으로써 실리콘의 팽창 이슈를 보다 효과적으로 해결할 수 있다.For example, the issue of lithium swelling when it comes into contact with silicon can be addressed only through a porous structure in which a p-type silicon semiconductor layer is deposited using silane gas and phosphine gas, but the issue of silicon swelling can be more effectively resolved by additionally coating a carbon coating layer on the rod surface.

이러한 카본 코팅층은 로드의 입체적인 구조에 대응이 용이하도록 원자층 증착법(ALD)을 통해서 증착이 이루어질 수 있다.This carbon coating layer can be deposited using atomic layer deposition (ALD) to easily adapt to the three-dimensional structure of the rod.

이를 통하여, 본 발명의 음극재는 포로스 구조에 있어 리튬 반응 사이클 동안 모양과 크기가 변화할 수 있는데, 리튬 반응 과정에서 로드가 약 4배 정도 팽창할 수 있다. 이때, 복수의 로드들은 상대적으로 큰 표면적을 제공하기 때문에 더 많은 리튬 이온을 수용할 수 있고, 이에 따른 배터리 용량을 증대시킬 수 있다.Through this, the negative electrode material of the present invention can change shape and size during the lithium reaction cycle in its porous structure, and the rods can expand approximately four times during the lithium reaction process. At this time, since the multiple rods provide a relatively large surface area, they can accommodate more lithium ions, thereby increasing battery capacity.

또한, 복수의 로드 표면에 p형 실리콘 반도체층을 형성함으로써 부피 팽창에 따른 손상을 줄일 수 있어 안전성을 보장할 수 있으며, 결과적으로 배터리의 가용 수명을 현저히 증대시킬 수 있는 효과가 있다.In addition, by forming a p-type silicon semiconductor layer on multiple load surfaces, damage due to volume expansion can be reduced, ensuring safety, and consequently, significantly increasing the usable life of the battery.

물론, 카본 코팅층을 증착하는 단계(S150)는 p형 실리콘 반도체층을 형성하지 않고, p형 실리콘 도핑 영역을 형성한 경우, 실리콘 웨이퍼의 일 면과 p형 실리콘 도핑 영역을 함께 감싸도록 형성될 수도 있다.Of course, the step (S150) of depositing a carbon coating layer may be formed to surround one side of the silicon wafer and the p-type silicon doping region together, if a p-type silicon semiconductor layer is not formed and a p-type silicon doping region is formed.

본 발명의 실시예에 따른 음극재는 리튬이온 이차전지에 포함될 수 있다.The negative electrode material according to an embodiment of the present invention can be included in a lithium ion secondary battery.

본 발명의 실시예에 따르면, 리튬이온 이차전지는 음극, 양극, 전해질, 양음극 사이에 배치된 분리막을 포함할 수 있다. 또한, 리튬이온 이차전지는 양극, 음극, 전해질 및 분리막을 수용하는 커버 케이스를 포함할 수 있다.According to an embodiment of the present invention, a lithium ion secondary battery may include a negative electrode, a positive electrode, an electrolyte, and a separator disposed between the positive and negative electrodes. In addition, the lithium ion secondary battery may include a cover case that accommodates the positive electrode, the negative electrode, the electrolyte, and the separator.

양극은 양극 집전체 및 양극 활물질을 포함할 수 있다. The positive electrode may include a positive electrode current collector and a positive electrode active material.

양극 집전체는 전도성이 우수한 재질을 포함할 수 있다. 양극 집전체는 금속 재질을 포함할 수 있다. 양극 집전체는 구리, 알루미늄, 니켈, 탄소, 스테인리스, 은, 카드뮴, 스테인리스 스틸, 티타늄 중 적어도 하나를 포함할 수 있다. 양극 집전체는 시트, 필름 등의 다양한 형상으로 제공될 수 있으며 양극 활물질을 효과적으로 결합시키기 위해 표면에 요철, 표면 거칠기 등이 추가될 수 있다.The positive electrode current collector may include a material with excellent conductivity. The positive electrode current collector may include a metallic material. The positive electrode current collector may include at least one of copper, aluminum, nickel, carbon, stainless steel, silver, cadmium, stainless steel, and titanium. The positive electrode current collector may be provided in various shapes, such as sheets or films, and may have unevenness or roughness added to its surface to effectively bind the positive electrode active material.

양극 활물질은 리튬을 포함할 수 있다. 자세하게, 양극 활물질은 리튬 화합물을 포함할 수 있다. 예를 들어, 양극 활물질은 리튬 코발트 화합물, 리튬 망간 화합물, 리튬 철 화합물, 리튬 구리 화합물 등 금속을 포함하는 리튬 화합물을 포함할 수 있으며, 이들로 한정되는 것은 아니다.The cathode active material may include lithium. Specifically, the cathode active material may include a lithium compound. For example, the cathode active material may include a lithium compound that includes a metal, such as a lithium cobalt compound, a lithium manganese compound, a lithium iron compound, or a lithium copper compound, but is not limited thereto.

분리막은 음극과 양극을 분리시킴과 동시에 리튬 이온의 이동 통도를 제공할 수 있다. 분리막은 전해질의 이온 이동 특성이 우수한 다공성 고분자, 유리 섬유, PET 섬유 등을 포함할 수 있으며, 이들로 한정되는 것은 아니다.The separator can separate the negative and positive electrodes while simultaneously providing a means for lithium ion transport. The separator may include, but is not limited to, porous polymers, glass fibers, PET fibers, and the like, which have excellent electrolyte ion transport properties.

전해질은 유기 또는 무기계 액체 전해질, 고체형 전해질, 겔형 전해질 등을 포함할 수 있으며, 이들로 한정되는 것은 아니다. 또한, 전해질 내에는 전지의 용량 감소를 억제하거나, 수명 특성을 개선할 수 있는 등 전지의 특성을 개선할 수 있는 적어도 하나의 물질이 첨가될 수 있다.The electrolyte may include, but is not limited to, an organic or inorganic liquid electrolyte, a solid electrolyte, a gel electrolyte, etc. In addition, at least one substance that can improve the characteristics of the battery, such as suppressing the decrease in battery capacity or improving the life characteristics, may be added to the electrolyte.

음극은 상술한 음극재를 포함할 수 있다. 또한, 상술한 음극재는 리튬이온 이차전지에서 음극으로 제공될 수 있다.The negative electrode may include the above-described negative electrode material. In addition, the above-described negative electrode material may be provided as a negative electrode in a lithium-ion secondary battery.

이에 따라 실시예에 따른 이차전지는 복수의 로드들이 상대적으로 큰 표면적을 제공하기 때문에 더 많은 리튬 이온을 수용할 수 있어 배터리 용량을 증대시킬 수 있다. 또한, 음극재의 부피 팽창에 따른 손상을 줄일 수 있어 배터리의 안전성을 보장할 수 있으며, 결과적으로 배터리의 가용 수명을 현저히 증대시킬 수 있다.Accordingly, the secondary battery according to the embodiment can accommodate more lithium ions because the multiple rods provide a relatively large surface area, thereby increasing battery capacity. Furthermore, damage caused by volume expansion of the negative electrode material can be reduced, ensuring battery safety and, consequently, significantly increasing the battery's usable lifespan.

이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시예와 동일한 구성 및 작용에만 국한되지 않고, 여러 가지 변형이 본 발명의 범위를 벗어나지 않는 한도 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 청구범위에 의해 결정되어야 한다.While specific embodiments have been illustrated and described above to illustrate the technical concepts of the present invention, the present invention is not limited to the configuration and operation of the specific embodiments described above, and various modifications may be implemented without departing from the scope of the present invention. Therefore, such modifications should be considered within the scope of the present invention, and the scope of the present invention should be determined by the claims set forth below.

10: 실리콘 웨이퍼
11: 로드
12: 메탈층10: Silicon wafer
11: Road
12: Metal layer

Claims (16)

일 면에 에칭을 통해서 설정된 범위의 직경 및 간격을 가지는 복수의 로드가 형성되는 실리콘 웨이퍼;
상기 실리콘 웨이퍼의 일 면 상에 배치되는 p형 실리콘 반도체층;
상기 p형 실리콘 반도체층 상에 배치되는 카본 코팅층; 및
상기 실리콘 웨이퍼의 타 면에 배치되는 메탈층; 을 포함하고,
상기 실리콘 웨이퍼는 상기 복수의 로드들 사이에 형성된 리세스부를 포함하고,
상기 로드의 상면의 p형 실리콘 도핑 농도는 상기 리세스부의 상면의 p형 실리콘 도핑 농도보다 높고,
상기 복수의 로드 각각은, 상기 로드 표면에 불규칙한 직선 및 곡선의 연속으로 이루어진 데미지부를 포함하고,
상기 데미지부는 상기 로드의 표면에 형성되는 적어도 하나의 홈을 포함하고,
상기 p형 실리콘 반도체층의 일부는 상기 데미지부의 홈 내에 배치되고,
상기 카본 코팅층의 일부는 상기 홈 내에 배치된 상기 p형 실리콘 반도체층 상에 배치되고,
상기 복수의 로드의 높이는 상기 실리콘 웨이퍼 두께의 35% 내지 65%이고,
상기 로드의 일 단면 직경은 150nm 이하인 음극재.A silicon wafer having a plurality of rods formed on one side by etching having a diameter and spacing within a set range;
A p-type silicon semiconductor layer disposed on one surface of the above silicon wafer;
A carbon coating layer disposed on the p-type silicon semiconductor layer; and
A metal layer disposed on the other surface of the silicon wafer;
The silicon wafer includes a recess formed between the plurality of rods,
The p-type silicon doping concentration of the upper surface of the above load is higher than the p-type silicon doping concentration of the upper surface of the recess portion,
Each of the plurality of loads includes a damage portion formed by a series of irregular straight and curved lines on the load surface,
The above damage portion includes at least one groove formed on the surface of the load,
A portion of the above p-type silicon semiconductor layer is placed within the groove of the above damaged portion,
A portion of the carbon coating layer is disposed on the p-type silicon semiconductor layer disposed within the groove,
The height of the plurality of rods is 35% to 65% of the thickness of the silicon wafer,
A cathode material having a cross-sectional diameter of the above load of 150 nm or less. 제1항에 있어서,
상기 복수의 로드의 높이는 상기 실리콘 웨이퍼 높이의 40% 내지 60%인 음극재.In the first paragraph,
A cathode material in which the height of the plurality of rods is 40% to 60% of the height of the silicon wafer. 제1항에 있어서,
상기 실리콘 웨이퍼의 두께는 150㎛ 내지 300㎛이고,
상기 로드의 높이는 60㎛ 내지 180㎛인 음극재.In the first paragraph,
The thickness of the above silicon wafer is 150㎛ to 300㎛,
A cathode material having a height of 60 μm to 180 μm. 제1항에 있어서,
상기 에칭은 전기화학적 에칭을 포함하고,
상기 로드의 일 단면 직경은, 상기 전기화학적 에칭에 제공되는 전류의 크기, 에칭 시간 및 전해질의 온도를 조절하여 제어하고,
상기 데미지부는 상기 전기화학적 에칭 과정에 형성되는 음극재.In the first paragraph,
The above etching includes electrochemical etching,
The cross-sectional diameter of the above load is controlled by adjusting the size of the current provided to the electrochemical etching, the etching time, and the temperature of the electrolyte.
The above damage portion is a cathode material formed during the electrochemical etching process. 삭제delete 삭제delete 삭제delete 삭제delete 실리콘 웨이퍼의 일 면에 에칭을 통해서 설정된 범위의 직경 및 간격을 가지는 복수의 로드를 형성하는 단계;
상기 실리콘 웨이퍼 일 면 상에 p형 실리콘 반도체층을 형성하는 단계;
상기 p형 실리콘 반도체층 상에 카본 코팅층을 형성하는 단계; 및
실리콘 웨이퍼의 타 면에 메탈층을 증착하는 단계; 를 포함하고,
상기 복수의 로드를 형성하는 단계에서의 에칭은 전기화학적 에칭을 포함하고,
상기 복수의 로드를 형성하는 단계에서, 상기 로드의 표면에는 불규칙한 직선 및 곡선의 연속으로 이루어진 데미지부가 형성되고,
상기 데미지부는 상기 로드의 표면에 형성되는 적어도 하나의 홈을 포함하고,
상기 실리콘 웨이퍼는 상기 복수의 로드들 사이에 형성된 리세스부를 포함하고,
상기 로드의 상면의 p형 실리콘 도핑 농도는 상기 리세스부의 상면의 p형 실리콘 도핑 농도보다 높고,
상기 p형 실리콘 반도체층을 형성하는 단계에서, 상기 p형 실리콘 반도체층 일부는 상기 데미지부의 홈 내에 배치되고,
상기 카본 코팅층을 형성하는 단계에서, 상기 카본 코팅층의 일부는 상기 홈 내에 배치된 상기 p형 실리콘 반도체층 상에 배치되고,
상기 복수의 로드의 높이는 상기 실리콘 웨이퍼 두께의 35% 내지 65%이고,
상기 로드의 일 단면 직경은 150nm 이하인 음극재의 제조방법.A step of forming a plurality of rods having a set range of diameters and spacings through etching on one side of a silicon wafer;
A step of forming a p-type silicon semiconductor layer on one surface of the silicon wafer;
A step of forming a carbon coating layer on the p-type silicon semiconductor layer; and
A step of depositing a metal layer on the other side of a silicon wafer;
The etching in the step of forming the plurality of loads includes electrochemical etching,
In the step of forming the plurality of loads, a damage portion consisting of a series of irregular straight lines and curves is formed on the surface of the load.
The above damage portion includes at least one groove formed on the surface of the load,
The silicon wafer includes a recess formed between the plurality of rods,
The p-type silicon doping concentration of the upper surface of the above load is higher than the p-type silicon doping concentration of the upper surface of the recess portion,
In the step of forming the p-type silicon semiconductor layer, a portion of the p-type silicon semiconductor layer is placed within the groove of the damaged portion,
In the step of forming the carbon coating layer, a part of the carbon coating layer is disposed on the p-type silicon semiconductor layer disposed within the groove,
The height of the plurality of rods is 35% to 65% of the thickness of the silicon wafer,
A method for manufacturing a cathode material having a cross-sectional diameter of the above rod of 150 nm or less. 제9항에 있어서,
상기 p형 실리콘 반도체층을 형성하는 단계에서 상기 p형 실리콘 반도체층은 화학기상증착법을 통해 형성되고,
상기 메탈층을 증착하는 단계에서 상기 메탈층은 스퍼터링(Sputtering)을 통해 증착되는 음극재의 제조방법.In paragraph 9,
In the step of forming the p-type silicon semiconductor layer, the p-type silicon semiconductor layer is formed through a chemical vapor deposition method,
A method for manufacturing a cathode material in which the metal layer is deposited through sputtering in the step of depositing the metal layer. 제10항에 있어서,
상기 카본 코팅층을 형성하는 단계에서 상기 카본 코팅층은 원자층 증착(ALD)을 통해 형성되는 음극재의 제조방법.In Article 10,
A method for manufacturing a cathode material, wherein in the step of forming the carbon coating layer, the carbon coating layer is formed through atomic layer deposition (ALD). 제9항에 있어서,
상기 실리콘 웨이퍼의 두께는 150㎛ 내지 300㎛이고,
상기 로드의 높이는 60㎛ 내지 180㎛인 음극재의 제조방법.In paragraph 9,
The thickness of the above silicon wafer is 150㎛ to 300㎛,
A method for manufacturing a cathode material wherein the height of the above load is 60㎛ to 180㎛. 삭제delete 삭제delete 삭제delete 양극 및 음극;
상기 양극 및 음극 사이에 배치되는 분리막; 및
상기 양극, 상기 음극 및 상기 분리막을 수용하는 커버 케이스;
를 포함하고,
상기 음극은 제1항 내지 제4항 중 어느 한 항에 따른 음극재를 포함하는 리튬이온 이차전지.positive and negative poles;
A separator disposed between the positive and negative electrodes; and
A cover case accommodating the positive electrode, the negative electrode, and the separator;
Including,
A lithium ion secondary battery comprising a negative electrode material according to any one of claims 1 to 4.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110123578A (en) * 2010-05-07 2011-11-15 국립대학법인 울산과학기술대학교 산학협력단 Method of manufacturing silicon nanowires and method of manufacturing lithium secondary battery using same
KR20120094249A (en) * 2011-02-16 2012-08-24 서울대학교산학협력단 Anode of lithium secondary battery and manufacturing method thereof
KR20140083006A (en) * 2011-10-06 2014-07-03 넥세온 엘티디 Etched silicon structures, method of forming etched silicon structures and uses thereof
KR20180112101A (en) * 2010-03-03 2018-10-11 암프리우스, 인코포레이티드 Template electrode structures for depositing active materials
KR102433738B1 (en) 2020-06-05 2022-08-19 주식회사 한솔케미칼 Negative active material for lithium secondary battery, preparing method for the same and lithium secondary battery comprising the same
KR20220141330A (en) * 2020-02-11 2022-10-19 레나 테크놀로지스 게엠베하 Electrodes, uses of electrodes, battery and electrode production methods

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180112101A (en) * 2010-03-03 2018-10-11 암프리우스, 인코포레이티드 Template electrode structures for depositing active materials
KR20110123578A (en) * 2010-05-07 2011-11-15 국립대학법인 울산과학기술대학교 산학협력단 Method of manufacturing silicon nanowires and method of manufacturing lithium secondary battery using same
KR20120094249A (en) * 2011-02-16 2012-08-24 서울대학교산학협력단 Anode of lithium secondary battery and manufacturing method thereof
KR20140083006A (en) * 2011-10-06 2014-07-03 넥세온 엘티디 Etched silicon structures, method of forming etched silicon structures and uses thereof
KR20220141330A (en) * 2020-02-11 2022-10-19 레나 테크놀로지스 게엠베하 Electrodes, uses of electrodes, battery and electrode production methods
KR102433738B1 (en) 2020-06-05 2022-08-19 주식회사 한솔케미칼 Negative active material for lithium secondary battery, preparing method for the same and lithium secondary battery comprising the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
C(Journal of Carbon Research), Vol.7, art.#67(2021)* *

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