KR102835255B1 - 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치

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KR102835255B1
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Abstract

본 발명의 일 실시예는, 액티브층, 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극 및 상기 액티브층과 상기 게이트 전극 사이의 게이트 절연막을 포함하고, 상기 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 게이트 전극과 중첩하지 않는 도체화부 및 상기 채널부와 상기 도체화부 사이의 구배형성부(gradient portion)를 포함하며, 상기 구배형성부는 상기 게이트 전극과 중첩하지 않으며, 상기 도체화부 및 상기 구배형성부(gradient portion)는 도펀트에 의해 도핑되어 있으며, 상기 구배형성부(gradient portion)에서 상기 도펀트의 농도는 상기 채널부로부터 상기 도체화부를 향하는 방향을 따라 증가하는 박막 트랜지스터 및 그 제조방법을 제공한다. 또한, 본 발명의 일 실시예는 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE THIN FILM TRANSISTOR AND DISPLAY DEVICE COMPRISING THE THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치에 관한 것으로, 보다 구체적으로, 구배형성부(gradient portion)를 가져 짧은 채널(short channel)에 의해서도 구동이 가능한 박막 트랜지스터, 이러한 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 바텀 게이트 형태(Bottom Gate Type)인 백 채널 에치(Back Channel Etch, BCE) 구조 또는 에치 스토퍼(Etch Stopper, ES) 구조로 제조될 수도 있고, 탑 게이트 형태(Top Gate Type)인 코플라나(Coplanar) 구조로 제조될 수도 있다. 코플라나(Coplanar) 구조의 산화물 반도체 박막 트랜지스터의 경우, 채널 길이 확보를 위해 도체화 영역에 대한 제어가 중요하며, 도체화 영역 형성을 위한 공정 조건에 대한 관리가 필요하다.
본 발명의 다른 일 실시예는, 액티브층이 구배형성부(gradient portion)를 가지며, 구배형성부가 제1 영역과 제2 영역을 가져, 채널부와 도체화부 사이의 전기적 안정성이 우수하고, 짧은 채널(short channel)에 의해서도 구동이 가능한 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 제1 영역과 제2 영역을 포함하는 구배형성부(gradient portion)로 인하여, 효율적인 유효 채널 길이 확보가 가능한, 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 게이트 절연막에 대한 패터닝 없이, 도핑에 의해 형성된 도체화부를 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예는, 액티브층, 상기 액티브층과 이격되어, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극 및 상기 액티브층과 상기 게이트 전극 사이의 게이트 절연막을 포함하고, 상기 게이트 절연막은 상기 게이트 전극을 향하는 상기 액티브층의 상면 전체를 커버하며, 상기 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 게이트 전극과 중첩하지 않는 도체화부 및 상기 채널부와 상기 도체화부 사이의 구배형성부(gradient portion)를 포함하며, 상기 구배형성부(gradient portion)는 상기 게이트 전극과 중첩하지 않으며, 상기 도체화부 및 상기 구배형성부는 도펀트에 의해 도핑되어 있으며, 상기 구배형성부에서 상기 도펀트의 농도는 상기 채널부로부터 상기 도체화부를 향하는 방향을 따라 증가하는, 박막 트랜지스터를 제공한다.
상기 구배형성부는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 채널부와 접하고, 상기 제2 영역은 상기 도체화부와 접하며, 상기 제1 영역 중 상기 채널부와 접하는 부분의 상기 도펀트의 농도 기울기는 상기 제2 영역의 상기 도펀트의 농도 기울기보다 크며, 상기 제1 영역 중 상기 채널부와 접하는 부분 이외의 부분의 도펀트의 농도 기울기는 상기 제2 영역의 상기 도펀트의 농도 기울기보다 작을 수 있다.
상기 제1 영역은 계단 형상의 농도 프로파일을 가질 수 있다. 예를 들어, 상기 제1 영역 중 상기 채널부와 접하는 부분에서 도펀트의 농도가 계단식으로 변할 수 있다.
상기 제1 영역 중 상기 채널부와 접하는 부분 이외의 부분은 도펀트의 농도 기울기를 갖지 않을 수 있다.
상기 제2 영역에서 상기 도펀트의 농도 기울기가 일정할 수 있다.
상기 도펀트는 제1 도펀트 및 제2 도펀트를 포함하며, 상기 제2 도펀트의 농도는 상기 도체화부와 상기 구배형성부에서 일정할 수 있다.
상기 제1 도펀트는 상기 구배형성부에서 농도 기울기를 가질 수 있다.
상기 구배형성부는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 채널부와 접하고, 상기 제2 영역은 상기 도체화부와 접하며, 상기 제1 영역은 상기 제1 도펀트를 포함하지 않을 수 있다.
상기 제1 영역 및 상기 제2 영역에서, 상기 제2 도펀트의 농도가 일정할 수 있다.
상기 구배형성부의 비저항은 상기 채널부의 비저항보다 낮고 상기 도체화부의 비저항보다 높을 수 있다.
상기 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
상기 박막 트랜지스터는, 기판 및 상기 기판과 상기 액티브층 사이에 배치된 버퍼층을 더 포함하고, 상기 버퍼층은 상기 도펀트를 포함할 수 있다.
상기 도체화부와 중첩되는 영역에서, 상기 버퍼층에서 도펀트의 최대 농도는, 상기 도체화부의 도펀트 농도 및 상기 게이트 절연막의 도펀트 농도보다 높을 수 있다.
상기 도체화부와 중첩되는 영역에서, 상기 도체화부의 도펀트 농도는, 상기 게이트 절연막의 도펀트 농도 및 상기 버퍼층의 도펀트 농도보다 높을 수 있다.
상기 액티브층은 산화물 반도체 물질을 포함한다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 박막 트랜지스터는 서로 이격되어 상기 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 동일한 층에 배치되며, 상기 게이트 전극과 동일한 물질로 만들어질 수 있다.
본 발명의 다른 일 실시예는, 액티브층을 형성하는 단계, 상기 액티브층 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계 및 상기 액티브층에 도펀트를 도핑하는 단계를 포함하며, 상기 게이트 절연막은 상기 게이트 전극을 향하는 상기 액티브층의 상면 전체를 커버하며, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연막 상에 게이트 전극용 물질층을 형성하는 단계, 상기 게이트 전극용 물질층 상에 포토 레지스트 패턴을 형성하는 단계 및 상기 포토 레지스트 패턴을 마스크로 하여 게이트 전극용 물질층을 식각하는 단계를 포함하며, 상기 포토 레지스트 패턴의 면적은 평면상으로 상기 게이트 전극의 면적보다 크며, 상기 게이트 전극은 평면 상으로 상기 포토 레지스트 패턴에 의해 정의되는 영역 내에 배치되고, 상기 액티브층에 도펀트를 도핑하는 단계는 상기 포토 레지스트 패턴을 마스크로 사용하는 제1 도핑 및 상기 포토 레지스트 패턴 제거 후 상기 게이트 전극을 마스크로 사용하는 제2 도핑을 포함하는, 박막 트랜지스터의 제조방법을 제공한다.
상기 포토레지스트 패턴은 상기 게이트 전극에 의하여 정의되는 영역 밖으로돌출되도록 형성되며, 상기 게이트 전극의 양측에서 상기 게이트 전극으로부터 돌출된 상기 레지스트 패턴의 길이의 합은 1.5㎛ 내지 2.5㎛의 범위일 수 있다.
상기 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
상기 제1 도핑에서 사용되는 도펀트와 상기 제2 도핑에서 사용되는 도펀트가 동일할 수 있다.
상기 제1 도핑에서 사용되는 도펀트와 상기 제2 도핑에서 사용되는 도펀트가 서로 다를 수 있다.
상기 제2 도핑의 도핑 농도는 상기 제1 도핑의 도핑 농도보다 낮다.
상기 제2 도핑은 상기 채널부를 도체화시키지 않는다.
본 발명의 또 다른 일 실시예는, 상기의 박막 트랜지스터를 포함하는 표시장치를 제공한다.
본 발명의 일 실시예에 따르면, 포토레지스터 패턴을 마스크로 사용하는 제1 도핑 및 게이트 전극을 마스크로 사용하는 제2 도핑에 의하여, 액티브층의 채널부와 도체화부 사이에 구배형성부(gradient portion)가 형성될 수 있으며, 구배형성부로 인하여, 짧은 채널(short channel)을 갖는 박막 트랜지스터를 설계하는 것이 가능하다.
본 발명의 다른 일 실시예는, 박막 트랜지스터의 액티브층이 구배형성부를 가져, 채널부의 안정성 및 박막 트랜지스터의 구동 안정성이 확보된다.
본 발명의 또 다른 일 실시예에 따르면, 채널의 길이를 줄일 수 있기 때문에 박막 트랜지스터가 소형으로 제조될 수 있다. 이러한 박막 트랜지스터는 다양한 전자제품에 집적되어 배치될 수 있으며, 이러한 박막 트랜지스터가 사용되는 경우, 고해상도의 표시장치가 제조될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 액티브층의 각 영역별 도펀트 농도를 비교하는 개략도이다.
도 3은 제1 도핑을 설명하는 개략도이다.
도 4는 제2 도핑을 설명하는 개략도이다.
도 5는 액티브층의 각 영역별 제1 도펀트의 농도, 제2 도펀트의 농도 및 전체 도펀트 농도를 비교하는 개략도이다.
도 6은 액티브층의 각 영역별 비저항을 비교하는 개략도이다.
도 7a, 7b 및 7c는 각각 박막 트랜지스터의 두께별 도펀트의 농도를 비교하는 개략도이다.
도 8은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 12a는 비교예에 따른 도체화 방법에 대한 개략도이고, 도 12b는 도체화 침투 깊이(ΔL)을 설명하는 개략도이다.
도 13은 채널부의 길이에 따른 박막 트랜지스터의 문턱전압 값을 나타낸다.
도 14a 내지 14h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법에 대한 공정도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 16 도 15의 어느 한 화소에 대한 회로도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 18은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 19는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 액티브층(130), 액티브층(130)과 이격되어 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(140) 및 액티브층(130)과 게이트 전극(140) 사이의 게이트 절연막(150)을 포함한다. 게이트 절연막(150)은 게이트 전극(140)을 향하는 액티브층(130)의 상면 전체를 커버한다.
액티브층(130)은, 게이트 전극(140)과 중첩하는 채널부(131), 게이트 전극(140)과 중첩하지 않는 도체화부(133a, 133b), 및 채널부(131)와 도체화부(133a, 133b) 사이의 구배형성부(gradient portion)(132a, 132b)를 포함한다. 구배형성부(gradient portion)(132a, 132b)는 게이트 전극(140)과 중첩하지 않으며, 도체화부(133a, 133b) 및 구배형성부 (132a, 132b)는 도펀트에 의해 도핑되어 있다.
본 발명의 일 실시예에 따르면, 구배형성부(132a, 132b)에서 도펀트의 농도는 채널부(131)로부터 도체화부(133a, 133b)를 향하는 방향을 따라 증가한다.
도 1을 참조하면 구배형성부(gradient portion)(132a, 132b)는 제1 구배형성부(132a) 및 제2 구배형성부(132b)를 포함한다.
이하, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)를 보다 상세히 설명한다.
도 1 및 도 2를 참조하면, 액티브층(130)은 기판(110) 상에 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 액티브층(130)을 보호하며, 평탄화 특성을 가져 기판(110)의 상부를 평탄화할 수 있다. 버퍼층(120)은 생략될 수도 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함한다. 액티브층(130)은 산화물 반도체층일 수 있다.
액티브층(130)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 액티브층(130)이 만들어질 수도 있다.
액티브층(130)은 채널부(131), 도체화부(133a, 133b), 및 채널부(131)와 도체화부(133a, 133b) 사이에 위치하는 구배형성부(gradient portion)(132a, 132b)를 포함한다.
액티브층(130) 상에 게이트 절연막(150)이 배치된다. 게이트 절연막(150)은 절연성을 가지며, 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(150)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(150)은 액티브층(130)의 상면 전체를 커버할 수 있다. 도 1에서, 액티브층(130)의 표면 중 게이트 전극(140) 방향에 위치하는 면을 상면이라 한다. 본 발명의 일 실시예에 따르면, 도 1 및 도 2에 도시된 바와 같이, 게이트 절연막(150)은 패턴화되지 않고, 액티브층(130)을 포함하는 기판(110) 상의 전체 면을 커버하도록 형성될 수도 있다.
그러나, 본 발명의 일 실시예가 도 1 및 도 2로 한정되는 것은 아니며, 게이트 절연막(150)에 콘택홀이 형성될 수 있다. 게이트 절연막(150)에 콘택홀이 형성되는 경우, 액티브층(130)의 일부가 콘택홀에 의하여 게이트 절연막(150)으로부터 노출될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 절연막(150)은 콘택홀 영역을 제외하고, 액티브층(130)의 상면 전체를 커버할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 게이트 절연막(150)은, 액티브층(130) 중 도전재와 접촉하는 영역을 제외하고 액티브층(130)의 상면 전체를 커버할 수 있다. 여기서, 도전재는 액티브층(130)과 접촉 또는 연결되는, 도전성 재료로 이루어진 요소들을 의미하며, 배선, 전극, 패드, 단자 등을 포함한다. 도전재로, 예를 들어, 액티브층(130)과 연결된 소스 전극(161) 및 드레인 전극(162)이 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막(150)은 적어도 액티브층(130)의 채널부(131)의 상면 및 구배형성부(gradient portion)(132a, 132b)의 상면을 커버하도록 배치될 수 있다.
본 발명의 일 실시예에 따르면, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 도펀트는 게이트 절연막(150)을 통과하여 액티브층(130)으로 도핑될 수 있다. 따라서, 액티브층(130)이 게이트 절연막(150)으로부터 노출되지 않아도 액티브층(130)에 대한 도핑이 가능하다. 따라서, 본 발명의 일 실시예에 따르면, 게이트 절연막(150)은 패턴화되지 않아도 된다.
게이트 절연막(150) 상에 게이트 전극(140)이 배치된다. 게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(140)은 액티브층(130)의 채널부(131)와 중첩한다. 액티브층(130) 중 게이트 전극(140)과 중첩하는 부분은 채널부(131)가 될 수 있다. 본 발명의 일 실시에에 따르면, 액티브층(130) 중 게이트 전극(140)과 중첩하는 부분은 채널부(131)라 한다.
도체화부(133a, 133b)는 게이트 전극(140)과 중첩하지 않는다. 도 1 및 도 2를 참조하면, 도체화부(133a, 133b)는 서로 이격된 제1 도체화부(133a) 및 제2 도체화부(133b)를 포함할 수 있다. 도체화부(133a, 133b) 중 어느 하나인 제1 도체화부(133a)는 소스 영역이 되고, 다른 하나인 제2 도체화부(133b)는 드레인 영역이 될 수 있다. 경우에 따라, 소스 영역이 소스 전극 역할을 할 수도 있고, 드레인 영역(133b)이 드레인 전극 역할을 할 수도 있다. 도체화부(133a, 133b)는 배선 역할을 할 수도 있다.
본 발명의 일 실시예에 따르면, 도체화부(133a, 133b)는 액티브층(130)에 대한 선택적 도체화에 의하여 형성될 수 있다. 예를 들어, 도펀트를 이용한 도핑에 의해 도체화부(133a, 133b)가 형성될 수 있다. 본 발명의 일 실시예에 따르면, 도체화부(133a, 133b)는 도펀트에 의해 도핑된 상태이다.
도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다. 도핑을 위하여, 붕소(B) 이온, 인(P) 이온 및 불소(F) 이온 중 적어도 하나가 사용될 수 있다. 도핑을 위하여, 수소(H) 이온이 사용될 수도 있다.
도체화부(133a, 133b)는 채널부(131)보다 높은 도펀트 농도를 가지며, 채널부(131)보다 낮은 비저항을 갖는다. 도체화부(133a, 133b)는 채널부(131) 및 구배형성부(gradient portion)(132a, 132b)보다 높은 전기 전도성을 가지며, 도체와 유사한 전기 전도성을 가질 수도 있다.
본 발명의 일 실시예에 따르면, 구배형성부(gradient portion)(132a, 132b)는 채널부(131)와 도체화부(133a, 133b) 사이에 배치되며, 게이트 전극(140)과 중첩하지 않는다. 구배형성부(gradient portion)(132a, 132b)는 채널부(131)로부터 도체화부(133a, 133b)를 향하는 방향을 따라 증가되는 도펀트의 농도를 갖는다.
도 2에, 채널부(131)에서 도체화부(133a, 133b)를 향하는 방향에 따른, 액티브층의 각 영역별 도펀트 농도가 예시적으로 도시되어 있다. 구체적으로, 도 2는, 제1 도체화부(133a), 채널부(131) 및 제2 도체화부(133b)를 순차적으로 연결하는 라인(line)을 따른, 도펀트의 농도를 표시한다. 도 2에 도시된 도펀트의 농도는, 편의상, "평면 방향의 농도"라고도 한다. 또한, 도 2와 같이 그래프로 표시되는 위치별 농도 분포 상태를 "농도 프로파일"이라고도 한다.
본 발명의 일 실시예에 따르면, 구배형성부(132a, 132b)는 제1 영역(132a1, 132b1) 및 제2 영역(132a2, 132b2)을 포함한다. 제1 영역(132a1, 132b1)은 채널부(131)와 접하고, 제2 영역(132a2, 132b2)은 도체화부(133a, 133b)와 접할 수 있다. 구체적으로, 제1 구배형성부(132a)는 제1 영역(132a1) 및 제2 영역(132a2)을 포함하고, 제2 구배형성부(132b)도 제1 영역(132b1) 및 제2 영역(132b2)을 포함한다.
도 2를 참조하면, 제1 영역(132a1, 132b1)의 각 부분들 중 채널부(131)와 접하는 부분(Sa1, Sb1)에서 도펀트의 농도가 급격히 변한다. 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1)의 도펀트 농도 변화는 제2 영역(132a2, 132b2)에서의 도펀트 농도 변화보다 크다. 본 발명의 일 실시예에 따르면, 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1)의 도펀트의 농도 기울는 제2 영역(132a2, 132b2)의 도펀트의 농도 기울기보다 크다. 본 발명의 일 실시예에 따르면, 도펀트의 농도 변화 정도는 도펀트의 농도 기울기로 설명될 수 있다. 도펀트의 농도 기울기는, 채널부(131)로부터 도체화부(133a, 133b)를 향하는 방향을 따른 거리의 변화에 대한 농도의 변화(Δ농도/Δ거리)로 정의될 수 있다.
제1 영역(132a1, 132b1)의 각 부분들 중 채널부(131)와 접하는 부분(Sa1, Sb1)이외의 부분에서는 도펀트의 농도가 거의 변하지 않는다. 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1)이외의 부분의 도펀트 농도 변화는 제2 영역(132a2, 132b2)에서의 도펀트 농도 변화보다 작다. 본 발명의 일 실시예에 따르면, 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1) 이외의 부분의 도펀트의 농도 기울기는 제2 영역(132a2, 132b2)의 도펀트의 농도 기울기보다 작다.
도 2를 참조하면, 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1)에서 도펀트 농도가 계단식으로 변한다. 보다 구체적으로, 제1 영역(132a1, 132b1)은 계단 형상의 농도 프로파일을 가질 수 있다. 도 2를 참조하면, 채널부(131)와 접하는 부분(Sa1, Sb1)에서 거의 수직으로 변하는 도펀트 농도 및 채널부(131)와 접하는 부분(Sa1, Sb1)에 거의 변하지 않는 도펀트의 농도에 의해, 도 2에 도시된 바와 같이, 제1 영역(132a1, 132b1)은 계단 형상의 농도 프로파일을 가질 수 있다.
본 발명의 일 실시예에 따르면, 도 2에 도시된 바와 같이, 제1 영역(132a1, 132b1)은 도펀트의 농도 기울기를 갖지 않는 영역을 포함한다. 구체적으로, 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1) 이외의 부분에서는 도펀트의 농도 변화가 없다. 따라서, 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1) 이외의 부분은 도펀트의 농도 기울기를 갖지 않는다.
도 2를 참조하면, 제2 영역(132a2, 132b2)에서는, 채널부(131)에서 도체화부(133a, 133b)를 향하는 방향을 따라 도펀트의 농도가 일정하게 증가하는 것을 확인할 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제2 영역(132a2, 132b2)에서 도펀트의 농도 기울기가 일정할 수 있다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 제조 과정에서, 액티브층(130)에 대한 도핑이 2회 이상 이루어질 수 있다.
도 3은 제1 도핑을 설명하는 개략도이다. 도 3을 참조하면, 게이트 전극(140)의 형성에 사용된 포토 레지스트 패턴(40)을 마스크로 사용하여, 액티브층(130)에 대한 제1 도핑(first doping)이 이루어질 수 있다.
제1 도핑을 위해 도펀트가 사용된다. 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다. 예를 들어, 도펀트로 붕소(B), 인(P) 및 불소(F) 중 적어도 하나가 사용될 수 있으며, 수소(H)가 사용될 수도 있다. 도펀트는 이온 상태로 도핑될 수 있다. 본 발명의 일 실시예에 따르면, 이온 주입(ion implantation)을 통한 이온 도핑에 의해 제1 도핑이 이루어질 수 있다.
도핑 공정에서, 게이트 전극(140) 상에 잔존하는 포토 레지스트 패턴(40)이 채널부(131)를 보호하는 마스크 역할을 할 수 있다.
도 3을 참조하면, 단면도를 기준으로, 포토 레지스트 패턴(40)은 게이트 전극(140)보다 큰 길이를 가질 수 있다. 평면도를 기준으로, 포토 레지스트 패턴(40)은 게이트 전극(140)보다 큰 면적을 가질 수 있다. 예를 들어, 평면 상으로 게이트 전극(140)은 포토 레지스트 패턴(40)에 의해 정의되는 영역 내에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막(150) 상에 게이트 전극용 물질층을 형성하고, 포토 레지스트 패턴(40)을 마스크로 하여 게이트 전극용 물질층을 식각함으로써 게이트 전극(140)이 만들어질 수 있다. 이 때, 게이트 전극용 물질층이 포토 레지스트 패턴(40)의 가장자리 안쪽까지 식각되도록 함으로써, 포토 레지스트 패턴(40)보다 작은 면적을 갖는 게이트 전극(140)이 만들어질 수 있다.
도 3에 도시된 바와 같이, 포토 레지스트 패턴(40)을 마스크로 하는 도핑에 의해, 포토 레지스트 패턴(40)과 중첩하지 않는 액티브층(130) 영역이 도펀트로 도핑된다. 그 결과, 도체화부(133a, 133b)가 형성된다.
포토 레지스트 패턴(40)에 의하여 보호된 채널부(131)에는, 도펀트가 도핑되지 않는다. 그 결과, 채널부(131)는 반도체 특성을 유지할 수 있다.
도 3을 참조하면, 구배형성부(gradient portion)(132a, 132b)는 포토 레지스트 패턴(40)에 의하여 보호된다. 따라서, 구배형성부(gradient portion)(132a, 132b)에 직접적으로 도펀트가 주입되는 것이 방지된다. 그러나, 도체화부(133a, 133b)에 도핑된 도펀트들이 구배형성부(gradient portion)(132a, 132b)로 확산될 수 있다. 그에 따라, 구배형성부(gradient portion)(132a, 132b)에도 도펀트가 일부 도핑된 것과 같은 효과가 발생될 수 있다.
그 결과, 도 3의 하단부에 도시된 바와 같이, 제1 도핑에 의한 도펀트의 농도 프로파일이 형성될 수 있다. 이하, 제1 도핑에 사용된 도펀트를 "제1 도펀트"라 한다.
본 발명의 일 실시예에 따르면, 제1 구배형성부(gradient portion)(132a) 및 제2 구배형성부(gradient portion)(132b)는 각각, 포토 레지스트 패턴(40)이 게이트 전극(140)으로부터 돌출된 길이에 대응하는 길이를 가질 수 있다.
다음, 액티브층(130)에 대한 제2 도핑(second doping)이 이루어질 수 있다.
도 4는 제2 도핑을 설명하는 개략도이다. 도 4에 도시된 바와 같이, 제2 도핑(second doping)은, 포토 레지스트 패턴(40)이 제거된 후 이루어진다. 제2 도핑에서는 게이트 전극(140)이 마스크 역할을 한다.
제2 도핑에서는 제1 도핑보다 낮은 이온 농도로 도핑이 이루어진다. 제2 도핑의 도핑 농도는 제1 도핑의 도핑 농도보다 낮다. 또한, 제2 도핑을 위한 이온 가속 에너지는 제1 도핑을 위한 이온 가속 에너지보다 낮게 설정될 수 있다.
제2 도핑을 위해 도펀트가 사용된다. 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다. 예를 들어, 도펀트로 붕소(B), 인(P) 및 불소(F) 중 적어도 하나가 사용될 수 있으며, 수소(H)가 사용될 수도 있다. 도펀트는 이온 상태로 도핑될 수 있다. 본 발명의 일 실시예에 따르면, 이온 주입(ion implantation)을 통한 이온 도핑에 의해 제2 도핑이 이루어질 수 있다.
제2 도핑 단계어서는 구배형성부(132a, 132b)에 직접적으로 도펀트가 도핑될 수 있다. 그에 따라, 구배형성부(132a, 132b)에도 도펀트가 도핑된다(도 12h 참조). 그러나, 제2 도핑의 이온 농도가 낮기 때문에, 제2 도핑에 적용된 도펀트는 채널부(131)로 확산되지 않거나 거의 확산되지 않는다. 제2 도핑에 의한 도펀트의 농도는, 채널부(131)를 제외하고, 전체 도핑 영역에서 동일할 수 있다. 본 발명의 일 실시예에 따르면, 제2 도핑은 채널부(131)를 도체화시키지 않는다.
그 결과, 도 4의 하단부에 도시된 바와 같이, 제2 도핑에 의한 도펀트의 농도 프로파일이 형성될 수 있다. 이하, 제2 도핑에 사용된 도펀트를 "제2 도펀트"라 한다.
도 5는 액티브층의 각 영역별 제1 도펀트(first dopant)의 농도, 제2 도펀트(second dopant)의 농도 및 전체 도펀트(total dopant)의 농도를 비교하는 개략도이다.
본 발명의 일 실시예에 따르면, 도펀트는 제1 도펀트 및 제2 도펀트를 포함할 수 있으며, 제2 도펀트의 농도는 도체화부(133a, 133b)와 구배형성부(132a, 132b)에서 일정할 수 있다.
반면, 제1 도펀트는 구배형성부(132a, 132b)에서 농도 기울기를 가질 수 있다. 도 3 및 도 5를 참조하면, 구배형성부(132a, 132b)는 제1 영역(132a1, 132b1) 및 제2 영역(132a2, 132b2)을 포함한다. 제1 영역(132a1, 132b1)은 채널부(131)와 접하고, 제2 영역(132a2, 132b2)은 도체화부(133a, 133b)와 접하며, 제1 영역 (132a1, 132b1)은 제1 도펀트를 포함하지 않을 수 있다. 제1 도펀트는, 구배형성부(132a, 132b)의 제2 영역(132a2, 132b2)에서 농도 구배를 가질 수 있다. 본 발명의 일 실시예에 따르면, 구배형성부(132a, 132b) 중 제1 도펀트를 포함하지 않는 영역을 제1 영역 (132a1, 132b1)으로 정의할 수 있다.
또한, 제1 영역(132a1, 132b1) 및 제2 영역 (132a2, 132b2)에서, 제2 도펀트의 농도는 일정할 수 있다.
도 6은 액티브층(130)의 각 영역별 비저항을 비교하는 개략도이다.
본 발명의 일 실시예에 따르면, 구배형성부(132a, 132b)의 비저항은 채널부(131)의 비저항보다 낮고, 도체화부(133a, 133b)의 비저항보다 높다.
도 6을 참조하면, 제1 영역(132a1, 132b1)의 각 부분들 중 채널부(131)와 접하는 부분(Sa1, Sb1)에서 비저항이 급격히 변한다. 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1)의 비저항의 변화는 제2 영역(132a2, 132b2)에서의 비저항의 변화보다 크다. 반면, 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1)이외의 부분의 비저항의 제2 영역(132a2, 132b2)에서의 비저항의 변화보다 작다.
도 6을 참조하면, 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1)에서 비저항이 계단식으로 변한다.
본 발명의 일 실시예에 따르면, 도 6에 도시된 바와 같이, 제1 영역(132a1, 132b1)은 비저항의 변화가 없는 영역을 포함할 수 있다. 예를 들어, 제1 영역(132a1, 132b1) 중 채널부(131)와 접하는 부분(Sa1, Sb1) 이외의 부분에서는 비저항의 없다.
도 6을 참조하면, 제2 영역(132a2, 132b2)에서는, 채널부(131)에서 도체화부(133a, 133b)를 향하는 방향을 따라 비저항이 일정하게 감소하는 것을 확인할 수 있다.
본 발명의 일 실시예에 따르면, 제2 도핑의 이온 농도가 낮기 때문에 채널부(131)에 도펀트 확산이 되지 않는다.. 이 때 제2 영역(132a2, 132b2)은 도펀트의 확산을 제어 또는 완충하는 역할을 할 수 있다. 그에 따라, 도펀트의 확산 때문에 설정하여야 하는 채널부(131)의 공정 마진(process margin)을 최소화할 수 있으며, 안정적인 유효 채널 길이를 확보할 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 채널 길이를 짧게 설계하더라도, 박막 트랜지스터(100)가 안정적으로 구동할 수 있다.
반면, 구배형성부(gradient portion)(132a, 132b)가 짧고, 제1 도핑만 실시하는 경우, 제2 영역(132a2, 132b2)이 형성되지 않아 도체화 과정에서 게이트 적극(140)과 중첩하는 채널부(131)의 가장자리가 부분적으로 도체화되어 유효 채널 길이가 짧아진다. 따라서, 안정적인 유효 채널 길이 확보를 위해 채널부(131)의 길이(L1)를 길게 설계하여야만 하기 때문에, 짧은 채널(short channel)을 구현하기 어렵다. 또한, 구배형성부(132a, 132b) 없이 채널부(131)가 도체화부(133a, 133b)와 직접 연결되는 경우에도, 도체화부(133a, 133b)에 대한 도체화 과정에서 게이트 전극(140)과 중첩하는 채널부(131)의 가장자리가 부분적으로 도체화되어 유효 채널 길이가 짧아진다. 따라서, 안정적인 유효 채널 길이 확보를 위해 채널부(131)의 길이(L1)를 길게 설계하여야만 하기 때문에, 짧은 채널(short channel)을 구현하기 어렵다.
본 발명의 일 실시예에 따르면, 구배형성부(gradient portion)(132a, 132b)의 길이(L2)는 채널부(131)의 가장자리가 도체화되는 것을 방지하면서, 박막 트랜지스터(100)의 구동을 방해하지 않도록 설계된다.
본 발명의 일 실시예에 따르면, 제1 구배형성부(gradient portion)(132a)와 제2 구배형성부(gradient portion)(132b)의 길이는 서로 동일할 수도 있고 다를 수도 있다. 본 발명의 일 실시예들에 있어서, 편의를 위해, 제1 구배형성부(gradient portion)(132a)의 길이와 제2 구배형성부(gradient portion)(132b)의 길이를 구별하지 않고 모두 L2로 표시한다.
본 발명의 일 실시예에 따르면, 채널부(131)의 양측에 형성되어 있는 구배형성부(gradient portion)(132a, 132b)의 길이(L2)의 합은 1.5㎛ 이상일 수 있다. 구배형성부(gradient portion)(132a, 132b)의 길이(L2)의 합이 1.5㎛ 미만인 경우, 채널부(131)의 가장자리가 부분적으로 도체화될 수 있다. 여기서, "양측"은 도 1 내지 도 6에 도시된 도면에서, 채널부(131)를 중심으로 좌측과 우측을 함께 지칭하는 것이다. 예를 들어, 채널부(131)를 중심으로 소스 전극(161) 방향과 드레인 전극(162) 방향을 채널부(131)의 양측이라고 할 수 있다. 본 발명의 일 실시예에 따르면, 구배형성부(gradient portion)(132a, 132b) 중 어느 하나의 길이(L2)는 0.7㎛ 이상일 수 있다.
본 발명의 일 실시예에 따르면, 구배형성부(gradient portion)(132a, 132b)의 길이(L2)는 2.5㎛ 이하로 설계될 수 있다. 구배형성부(gradient portion)(132a, 132b)의 길이(L2)가 2.5㎛를 초과하는 경우, 박막 트랜지스터(100)의 온(ON) 전류 특성이 저하될 수 있으며, 박막 트랜지스터(100)의 소형화에 불리하다.
본 발명의 일 실시예에 따르면, 채널부(131)와 도체화부(133a, 133b) 사이에 구배형성부(gradient portion)(132a, 132b)가 배치되기 때문에, 특히, 제1 영역(132a1, 132b1)으로 인해, 게이트 전극(140)과 중첩되는 채널부(131)의 전체가 유효 채널의 기능을 할 수 있다. 따라서, 채널부(131)의 길이(L1)가 짧게 설계되더라도 박막 트랜지스터(100)가 유효하게 구동할 수 있으며, 박막 트랜지스터(100)의 소형화가 가능하다.
또한, 구배형성부(132a, 132b)는 도체화부(133a, 133b)와 채널부(131) 사이에서 전기적 완충 역할을 할 수 있다. 구체적으로, 채널부(131)와 도체화부(133a, 133b) 사이에 비교적 높은 비저항을 갖는 제1 영역(132a1, 132b1)이 위치하기 때문에, 박막 트랜지스터(100)의 오프(OFF) 상태에서 채널부(131)와 도체화부(133a, 133b) 사이에 누설 전류가 흐르는 것이 방지될 수 있다.
본 발명의 일 실시예에 따르면, 채널부(131)의 길이는 1㎛ 이상일 수 있다. 또한, 본 발명의 일 실시예에 따르면, 채널부(131)의 길이는 2㎛ 이상일 수도 있다. 본 발명의 일 실시예에 따르면, 채널부(131)와 도체화부(133a, 133b) 사이에 구배형성부(gradient portion)(132a, 132b)가 배치되기 때문에, 채널부(131)의 길이(L1)가 2㎛ 정도인 경우에도, 박막 트랜지스터(100)가 유효하게 스위칭 기능을 할 수 있다. 특히, 구배형성부(132a, 132b)의 제1 영역(132a1, 132b1)으로 인해, 채널부(131)의 길이(L1)가 1㎛ 정도인 경우에도, 박막 트랜지스터(100)가 유효하게 스위칭 기능을 할 수 있다. 예를 들어, 채널부(131)는 1㎛ 내지 10㎛의 길이를 가질 수도 있고, 2㎛ 내지 10㎛의 길이를 가질 수도 있고, 1㎛ 내지 6㎛의 길이를 가질 수도 있고, 2㎛ 내지 6㎛의 길이를 가질 수도 있고, 1㎛ 내지 4㎛의 길이를 가질 수 있고, 2㎛ 내지 4㎛의 길이를 가질 수 있고, 3㎛ 내지 10㎛의 길이를 가질 수도 있고, 3㎛ 내지 8㎛의 길이를 가질 수 있고, 3㎛ 내지 6㎛의 길이를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 기판(110)과 액티브층(130) 사이에 버퍼층(120)이 배치되며, 버퍼층(120)에도 도펀트가 도핑될 수 있다.
도핑 과정에서 도펀트에 가해지는 가속 전압을 조정함으로써, 도체화부(133a, 133b)의 도펀트 농도, 게이트 절연막(150)의 도펀트 농도 및 버퍼층(120)의 도펀트 농도를 조절할 수 있다.
도펀트가 도체화부(133a, 133b)에 충분히 도핑되도록 하기 위해 도펀트에 가해지는 가속 전압을 증가시킬 수 있다. 이 경우, 도펀트는 도체화부(133a, 133b)를 지나 버퍼층(120)에 도핑될 수 있다. 버퍼층(120)에 도핑되는 도펀트의 농도가 증가하는 경우, 버퍼층(120)의 도펀트 농도가 도체화부(133a, 133b)의 도펀트 농도보다 높을 수 있다.
그런데, 도핑을 위한 가속 전압을 필요이상의 증가시키는 경우, 액티브층(130)이 손상될 수 있다, 따라서, 본 발명의 일 실시에예 따르면, 도체화부(133a, 133b)에서 도펀트 농도가 최대이거나 버퍼층(120)의 상부에서 도펀트 농도가 최대가 되도록 가속 전압이 조정된다.
본 발명의 일 실시예에 따르면, 도체화부(133a, 133b)와 중첩되는 영역에서, 버퍼층(120)의 도펀트 농도의 최대값은 도체화부(133a, 133b)의 도펀트 농도의 최대값 및 게이트 절연막(150)의 도펀트 농도의 최대값보다 높을 수 있다.
본 발명의 일 실시예에 따르면, 도체화부(133a, 133b)와 중첩되는 영역에서, 도체화부(133a, 133b)의 도펀트 농도는 게이트 절연막(150)의 도펀트 농도 및 버퍼층(120)의 도펀트 농도보다 높을 수 있다.
본 발명의 일 실시예에 따르면, 도체화부(133a, 133b)에서 도펀트 농도가 최대이거나 버퍼층(120)에서 도펀트 농도가 최대인 경우, 도체화부(133a, 133b)에 대한 효율적인 도핑이 이루어졌다고 할 수 있다. 또한, 도체화부(133a, 133b)에서 도펀트 농도가 최대이거나 버퍼층(120)에서 도펀트 농도가 최대인 경우, 박막 트랜지스터(100)가 효율적으로 동작할 수 있다.
도 7a, 7b 및 7c는 각각 박막 트랜지스터의 두께별 도펀트의 농도를 비교하는 개략도이다.
도 7a는 제1 도체화부(133a)와 중첩되는 영역에서, 깊이에 따른 도펀트의 농도 변화를 표시한다. 도 7a에서, 깊이는 게이트 절연막(150)의 상부 표면으로부터 기판(110)을 향하는 방향의 수직 거리로 표시된다. 구체적으로, 도 7a에서, 게이트 절연막(150)의 상부 표면의 깊이는 "0"으로 정의되며, 기판(110)쪽으로 갈수록 깊이가 커진다.
깊이에 따른 원소의 농도는 D-SIMS Ion Profile에 의하여 확인될 수 있다.
도 7a를 참조하면, 제1 도체화부(133a)와 중첩되는 영역에서, 제1 도체화부(133a)의 도펀트 농도는 게이트 절연막(150)의 도펀트 농도보다 높다. 또한, 제1 도체화부(133a)와 중첩되는 영역에서, 버퍼층(120)의 도펀트 농도는 제1 도체화부(133a)의 도펀트 농도 및 게이트 절연막(150)의 도펀트 농도보다 높을 수 있다. 제1 도체화부(133a)와 중첩되는 영역에서, 버퍼층(120)의 상부에서 도펀트 농도가 최대가 될 수 있다.
도 7b는, 제1 구배형성부(gradient portion)(132a)의 제2 영역(132a2)과 중첩되는 영역에서, 깊이에 따른 도펀트의 농도 변화를 표시한다. 제1 구배형성부(gradient portion)(132a)의 제2 영역(132a2)과 중첩되는 영역에 있어서, 버퍼층(120)의 상부에서 도펀트 농도가 최대가 될 수 있다.
도 7c는, 제1 구배형성부(gradient portion)(132a)의 제1 영역(132a1)과 중첩되는 영역에서, 깊이에 따른 도펀트의 농도 변화를 표시한다. 제1 구배형성부(gradient portion)(132a)의 제1 영역(132a1)과 중첩되는 영역에 있어서, 버퍼층(120)의 상부에서 도펀트 농도가 최대가 될 수 있다.
도 8은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다.
도 8에 도시된 박막 트랜지스터(200)는 도 1에 도시된 박막 트랜지스터(100)와 비교하여, 층간 절연막(155), 소스 전극(161) 및 드레인 전극(162)을 더 포함한다. 층간 절연막(155)은 게이트 전극(140) 및 게이트 절연막(150) 상에 배치되며, 절연물질로 이루어질 수 있다.
층간 절연막(155) 상에 소스 전극(161) 및 드레인 전극(162)이 배치된다. 소스 전극(161) 및 드레인 전극(162)은 서로 이격되어, 액티브층(130)과 연결된다.
도 8을 참조하면, 소스 전극(161)은 콘택홀(H1)을 통해 제1 도체화부(133a)와 연결되고, 드레인 전극(162)은 콘택홀(H2)을 통해 제2 도체화부(133b)와 연결된다. 소스 전극(161)과 연결된 제1 도체화부(133a)를 소스 연결부라 할 수 있고, 드레인 전극(162)과 연결된 제2 도체화부(133b)를 드레인 연결부라 할 수 있다.
도 8을 참조하면, 콘택홀(H1, H2)은 층간 절연막(155) 및 게이트 절연막(150)를 관통한다. 콘택홀(H1, H2)에 의해, 액티브층(130)의 일부가 게이트 절연막(150)으로부터 노출될 수 있다. 구체적으로, 콘택홀(H1, H2)에 의해, 제1 도체화부(133a)의 일부 및 제2 도체화부(133b)의 일부가 게이트 절연막(150)으로부터 노출될 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)는 기판(110) 상에 배치된 광차단층(121)을 포함한다. 광차단층(121)은 액티브층(130)과 중첩하도록 배치되어, 기판(110)을 통해 액티브층(230)으로 입사되는 광을 차단함으로써 액티브층(230)을 보호할 수 있다. 특히, 광차단층(121)은 액티브층(130)의 채널부(131)와 중첩하여 배치된다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 10을 참조하면, 액티브층(130)이 다층 구조를 갖는다. 도 4에 따른 박막 트랜지스터(140)의 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)은 각각 산화물 반도체 물질을 포함한다. 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)은 동일한 산화물 반도체 물질을 포함할 수도 서로 다른 산화물 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(130a)은 기판(110) 상에 배치되며 제2 산화물 반도체층(130b)을 지지한다. 따라서, 제1 산화물 반도체층(130a)을 "지지층"이라고도 한다. 메인 채널은 제2 산화물 반도체층(130b)에 형성된다. 따라서, 제2 산화물 반도체층(130b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널이 제1 산화물 반도체층(130a)에 형성될 수도 있다.
도 10에 도시된 바와 같이, 제1 산화물 반도체층(130a) 및 제2 산화물 반도체층(130b)을 포함하는 액티브층(130)의 구조를 바이 레이어(bi-layer) 구조 라고도 한다.
지지층 역할을 하는 제1 산화물 반도체층(130a)은 우수한 막 안정성 및 기계적 특성을 갖는다. 막 안정성을 위해 제1 산화물 반도체층(130a)은 갈륨(Ga)를 포함할 수 있다. 갈륨(Ga)은 산소와 안정적인 결합을 형성하며, 갈륨 산화물은 우수한 막 안정성을 갖는다.
제1 산화물 반도체층(130a)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
채널층 역할을 하는 제2 산화물 반도체층(130b)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO (GaZnSnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(130b)이 만들어질 수도 있다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 11에 도시된 박막 트랜지스터(500)는 액티브층(130), 액티브층(130)과 이격되어 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(140), 액티브층(130)과 게이트 전극(140) 사이의 게이트 절연막(150), 게이트 절연막(150) 상의 소스 전극(161) 및 소스 전극(161)과 이격되어 게이트 절연막(150) 상에 배치된 드레인 전극(162)을 포함한다.
도 11을 참조하면, 게이트 절연막(150)은 액티브층(130)의 상면 전체를 전체 면을 커버하도록 형성된다. 소스 전극(161)과 드레인 전극(162)은 게이트 전극(140)과 동일한 층에 배치되며, 게이트 전극(140)과 동일한 물질로 만들어질 수 있다. 게이트 절연막(150)에 형성된 콘택홀에 의하여 소스 전극(161)과 드레인 전극(162)은 각각 액티브층(130)과 연결된다.
도 12a는 비교예에 따른 도체화 방법에 대한 개략도이다.
도 12a를 참조하면, 게이트 전극(140) 상에 포토레지스트 패턴(45)이 잔존하는 상태에서, 포토레지스트 패턴(45)을 마스크로 하여 도체화가 이루어진다. 도 12a를 참조하면, 포토레지스트 패턴(45)의 일부가 게이트 전극(140)의 영역 밖으로 돌출된다.
비교예에 따르면, 1회의 도핑에 의하여 액티브층(130)에 대한 도핑이 이루어진다. 도 12a를 참조하면, 게이트 전극(140) 형성 후, 포토레지스트 패턴(45)을 마스크로 하는 제1 도핑에 의하여 도체화가 이루어진다.
한편, 박막 트랜지스터가 온(ON) 상태에서 유효하게 구동하도록 하기 위해, 도체화부(133a, 133b)가 채널부(131)과 접촉하여야 한다. 도체화부(133a, 133b)와 채널부(131)의 안정적인 접촉을 위해, 게이트 전극(140)의 영역 밖으로 돌출되는 포토레지스트 패턴(45)의 길이가 한정된다.
만약, 게이트 전극(140)의 영역 밖으로 돌출된 포토레지스트 패턴(45)의 길이가 큰 경우, 채널부(131)와 도체화부(133a, 133b) 사이에 비도체화 영역이 생길 수 있다. 이 경우, 박막 트랜지스터의 온(ON) 상태에서 박막 트랜지스터를 통하여 전류가 흐르지 못할 수 있다. 이를 방지하기 위해, 예를 들어, 게이트 전극(140)의 양측에서 각각, 포토레지스트 패턴(45) 중 1㎛ 정도가 게이트 전극(140)의 영역 밖으로 돌출되도록 할 수 있다.
도체화부(133a, 133b)와 채널부(131)가 안정적인 접촉을 하도록 포토레지스트 패턴(45)의 길이가 설계되기 때문에, 도체화 과정에서 채널부(131)의 가장자리 일부가 도체화될 수도 있다.
도체화 과정에서 채널부(131)가 도체화된 거리를 도체화 침투 깊이(ΔL)라고 한다.
도 12b는 도체화 침투 깊이(ΔL)을 설명하는 개략도이다.
도 12b를 참조하면, 액티브층(130) 중 게이트 전극(140)과 중첩하는 채널부(131)의 길이는 "Lideal"로 표시된다. 도 12b의 "Lideal"은 이상적인 채널부의 길이라고 할 수 있다.
액티브층(130)에 대한 선택적 도체화 과정에서 채널부(131)의 일부가 도체화되며, 도체화된 영역은 채널의 역할을 하지 못한다. 채널부(131) 중 도체화된 부분의 길이를 도체화 침투 깊이(ΔL)라고 한다. 또한, 채널부(131) 중 도체화되지 않고 유효하게 채널 역할을 할 수 있는 영역의 길이를 유효 채널 길이(Leff)라고 한다. 도체화 침투 깊이(ΔL)가 커지면 유효 채널 길이(Leff)가 감소된다.
박막 트랜지스터가 스위칭 역할을 하기 위해서는, 유효 채널 길이(Leff)가 소정의 값 이상으로 유지되어야 한다. 따라서, 도체화 침투 깊이(ΔL)를 고려할 때, 소정의 유효 채널 길이(Leff)를 확보하기 위해, 채널부(131)의 길이를 넓게 설계하여야 한다. 이 경우, 박막 트랜지스터의 크기가 커질 수 있으며, 소자의 소형화 및 집적화에 어려움이 발행할 수 있다.
본 발명의 일 실시예에 따르면, 채널부(131)와 도체화부(133a, 133b) 사이에 구배형성부(gradient portion)(132a, 132b)가 배치되어, 구배형성부(gradient portion)(132a, 132b)는 채널부(131)와 도체화부(133a, 133b) 사이에서 완충 역할을 하기 때문에, 채널부(131)의 대부분이 유효하게 채널 역할을 할 수 있다. 이와 같이, 본 발명의 일 실시예에 따르면, 유효 채널 길이(Leff)가 효과적으로 확보되기 때문에 채널부(131)의 길이를 결정하고 설계하는 것이 용이하다. 또한, 본 발명의 일 실시예에 따르면, 게이트 전극(140)의 길이에 의하여 특정되는 채널부(131)의 길이를 작게 설계하더라도, 박막 트랜지스터의 구동에 필요한 유효 채널 길이(Leff)가 확보될 수 있다.
도 13은 채널부(131)의 길이에 따른 박막 트랜지스터의 문턱전압 값을 나타낸다.
구체적으로, 도 13의 비교예 1은 도 12a에 도시된 바와 같은 포토 레지스트 패턴(45)을 이용하여 제조된 박막 트랜지스터에 있어서, 채널부(131) 길이에 따라 특정에 문턱전압을 나타낸다. 구체적으로, 비교예 1에서, 게이트 전극(140)의 밖으로 돌출된 포토레지스트 패턴(45)의 길이는 좌측과 우측에서 각각 1㎛이고, 채널부(131)의 길이가 3㎛ 내지 20㎛(3㎛, 4㎛, 6㎛, 10㎛, 12㎛, 20㎛)인 박막 트랜지스터들이 제조되어 이들에 대한 문턱전압이 측정되었다. 도체화를 위해 붕소(B)가 도핑되었으며, 붕소(B)에 의한 제1 도핑만이 이루어졌다. 도핑을 위한 붕소(B)의 가속 전압은 40kV이고, 도핑 농도는 1 x 1015 atom/cm3이다.
도 13의 실시예 1은 도 3에 도시된 바와 같은 포토 레지스트 패턴(40)을 이용한 제1 도핑 및 도 4에 도시된 바와 같은 제2 도핑을 거친 박막 트랜지스터에 있어서, 채널부(131) 길이에 따라 특정에 문턱전압을 나타낸다. 구체적으로, 실시예 1에서, 게이트 전극(140)의 밖으로 돌출된 포토레지스트 패턴(45)의 길이는 좌측과 우측에서 각각 2.0㎛이고, 채널부(131)의 길이가 2.5㎛ 내지 20㎛(2.5㎛, 3㎛, 4㎛, 8㎛, 10㎛, 12㎛, 19㎛)인 박막 트랜지스터들이 제조되어 이들에 대한 문턱전압이 측정되었다. 도체화를 위해 붕소(B)에 의한 2회의 도핑이 이루어졌다. 제1 도핑을 위한 붕소(B)의 가속 전압은 40kV이고, 도핑 농도는 1 x 1015 atom/cm3이다. 제2 도핑을 위한 붕소(B)의 가속 전압은 40kV이고, 도핑 농도는 3 x 1014 atom/cm3이다.
도 13의 실시예 2는 도 3에 도시된 바와 같은 포토 레지스트 패턴(40)을 이용한 제1 도핑 및 도 4에 도시된 바와 같은 제2 도핑을 거친 박막 트랜지스터에 있어서, 채널부(131) 길이에 따라 특정에 문턱전압을 나타낸다. 구체적으로, 실시예 2에서, 게이트 전극(140)의 밖으로 돌출된 포토레지스트 패턴(45)의 길이는 좌측과 우측에서 각각 2.0㎛이고, 채널부(131)의 길이가 2.5㎛ 내지 20㎛(2.5㎛, 3㎛, 4㎛, 8㎛, 10㎛, 12㎛, 19㎛)인 박막 트랜지스터들이 제조되어 이들에 대한 문턱전압이 측정되었다. 도체화를 위해 붕소(B)에 의한 2회의 도핑이 이루어졌다. 제1 도핑을 위한 붕소(B)의 가속 전압은 40kV이고, 도핑 농도는 1 x 1015 atom/cm3이다. 제2 도핑을 위한 붕소(B)의 가속 전압은 40kV이고, 도핑 농도는 4 x 1014 atom/cm3이다.
도 13의 실시예 3은 도 3에 도시된 바와 같은 포토 레지스트 패턴(40)을 이용한 제1 도핑 및 도 4에 도시된 바와 같은 제2 도핑을 거친 박막 트랜지스터에 있어서, 채널부(131) 길이에 따라 특정에 문턱전압을 나타낸다. 구체적으로, 실시예 1에서, 게이트 전극(140)의 밖으로 돌출된 포토레지스트 패턴(45)의 길이는 좌측과 우측에서 각각 2.8㎛이고, 채널부(131)의 길이가 2.5㎛ 내지 20㎛(2.5㎛, 3㎛, 4㎛, 8㎛, 10㎛, 12㎛, 18㎛)인 박막 트랜지스터들이 제조되어 이들에 대한 문턱전압이 측정되었다. 도체화를 위해 붕소(B)에 의한 2회의 도핑이 이루어졌다. 제1 도핑을 위한 붕소(B)의 가속 전압은 40kV이고, 도핑 농도는 1 x 1015 atom/cm3이다. 제2 도핑을 위한 붕소(B)의 가속 전압은 40kV이고, 도핑 농도는 4 x 1014 atom/cm3이다.
도 13을 참조하면, 비교예 1의 경우, 채널부(131)의 길이가 3㎛일 때 박막 트랜지스터에 문턱전압이 형성되지 않고, 박막 트랜지스터가 통전(도체화)되는 것을 확인할 수 있다. 따라서, 비교예 1에 있어서, 채널부(131)의 길이가 3㎛인 경우에는 박막 트랜지스터가 유효하게 스위칭 기능을 할 수 없다.
반면, 본 발명에 따른 실시예 1, 2 및 3의 경우, 채널부(131)의 길이가 2.5㎛인 경우에도 유효한 문턱전압을 가질 수 있다는 것을 확인할 수 있다. 실시예 1, 2 및 3의 경우, 채널부(131)의 길이가 길어질수록 문턱전압이 증가하는 경향을 보이기는 하지만, 어느 경우든 특정의 문턱전압을 가져, 박막 트랜지스터가 유효하게 스위칭 기능을 할 수 있다.
이하, 도 14a 내지 14h를 참조하며, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명한다.
도 14a 내지 14h는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법에 대한 공정도이다.
도 14a를 참조하면, 기판(110) 상에 버퍼층(140)이 형성되고, 버퍼층(120) 상에 액티브층(130)이 형성된다. 액티브층(130)은 산화물 반도체 물질을 포함한다. 보다 구체적으로, 액티브층(130)은 산화물 반도체층일 수 있다.
도 14b를 참조하면, 액티브층(130) 상에 게이트 절연막(150)이 형성된다. 게이트 절연막(150)은 액티브층(130)의 상면 전체를 커버한다.
또한, 도 14b를 참조하면, 게이트 절연막(150) 상에 게이트 전극용 물질층(145)이 형성된다. 게이트 전극용 물질층(145)은 금속을 포함할 수 있다.
도 14c를 게이트 전극용 물질층(145) 상에 포토 레지스트 패턴(40)이 형성된다. 포토 레지스트 패턴(40)은, 포토 레지스트의 노광 및 현상에 의하여 만들어질 수 있다.
도 14d를 참조하면, 포토 레지스트 패턴(40)을 마스크로 하여 게이트 전극용 물질층(145)이 식각된다. 그 결과, 게이트 전극(140)이 형성된다.
도 14d에 도시된 바와 같이, 포토 레지스트 패턴(40)의 면적은, 평면상으로 게이트 전극(140)의 면적보다 크다. 게이트 전극용 물질층(145)에 대한 과식각에 의해 포토 레지스트 패턴(40)의 면적보다 작은 면적을 갖는 게이트 전극(140)이 만들어질 수 있다. 게이트 전극(140)은, 평면상으로 포토 레지스트 패턴(40)에 의해 정의되는 영역 내에 배치될 수 있다.
도 14d에 도시된 단면도에서, 포토 레지스트 패턴(40)은 게이트 전극(140)으로부터 돌출된다. 구체적으로, 포토 레지스트 패턴(40)은 게이트 전극(140)에 의하여 정의되는 영역 밖으로 돌출되도록 형성된다. 예를 들어, 레지스트 패턴(40)은, 차후 형성될 제1 도체화부(133a), 채널부(131) 및 제2 도체화부(133b)를 순차적으로 연결하는 라인(line)을 따라, 게이트 전극(140)의 가장자리로부터 돌출된다.
게이트 전극(140)의 양측에서 게이트 전극(140)으로부터 돌출된 레지스트 패턴(40)의 길이는 차후 형성될 제1 구배형성부(132a) 및 제2 구배형성부(132b)의 길이를 정의한다. 본 발명의 일 실시예에 따르면, 게이트 전극(140)의 양측에서 게이트 전극(140)으로부터 돌출된 레지스트 패턴(40)의 길이의 합은 1.5㎛ 내지 2.5㎛의 범위가 되도록 할 수 있다. 본 발명의 일 실시예에 따르면, "양측"은 도 14d에 도시된 도면에서, 게이트 전극(140)를 중심으로 좌측과 우측을 함께 지칭하는 것이다. 본 발명의 일 실시예에 따르면, 게이트 전극(140)으로부터 돌출된 레지스트 패턴(40) 중 어느 한 쪽의 길이(L2)는 0.7㎛ 이상일 수 있다
본 발명의 일 실시예에 따르면, 게이트 전극(140) 형성 과정에서 게이트 절연막(150)이 패터닝되지 않을 수 있다. 그에 따라, 게이트 절연막(150)은 액티브층(130)의 상면 전체를 커버할 수 있다.
다음, 액티브층(130)이 도펀트에 의해 도핑된다. 도핑은 적어도 2단계에 걸쳐 이루어질 수 있다.
구체적으로, 도 14e를 참조하면, 액티브층(130)에 도펀트가 도핑된다. 도 14e에 도시된 도핑을 제1 도핑이라 한다.
도 14e를 참조하면, 제1 도핑에서 포토 레지스트 패턴(40)이 마스크로 사용된다. 액티브층(130) 중 포토 레지스트 패턴(40)에 의해 보호되지 않는 영역이 선택적으로 도핑된다.
도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다. 제1 도핑에 사용되는 도펀트를 1차 도펀트라고도 한다. 1차 도펀트로, 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나가 사용될 수 있다. 도펀트는 이온 상태로 도핑될 수 있다. 본 발명의 일 실시예에 따르면, 이온 주입(ion implantation)을 통한 이온 도핑에 의하여 제1 도핑이 이루어질 수 있다.
도 14f를 참조하면, 제1 도핑에 의하여 액티브층(130)에 대한 선택적 도체화가 이루어지며, 도체화부(133a, 133b)가 형성된다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 채널부(131)에는 도핑이 이루어지지 않는다. 도 12e에 도시된 바와 같이, 제1 도핑 공정에서, 게이트 전극(140) 상에 잔존하는 포토 레지스트 패턴(40)이 채널부(131)를 보호하는 마스크 역할을 할 수 있다.
도 14e 및 도 14f을 참조하면, 단면도를 기준으로, 포토 레지스트 패턴(40)은 게이트 전극(140)보다 큰 길이를 가져, 게이트 전극(140)의 전체가 포토 레지스트 패턴(40)과 중첩될 수 있다. 그에 따라, 채널부(131)가 도펀트로부터 효율적으로 보호된다.
포토 레지스트 패턴(40)에 의하여 보호된 채널부(131)에는 도펀트가 도핑되지 않는다. 그 결과, 채널부(131)는 반도체 특성을 유지할 수 있다.
도 14f를 참조하면, 구배형성부(gradient portion)(132a, 132b)는 포토 레지스트 패턴(40)에 의하여 보호된 영역에 형성된다. 제1 도핑에 의해 구배형성부(132a, 132b)에 직접적으로 도펀트가 주입되는 것은 아니다. 그러나, 도체화부(133a, 133b)에 도핑된 도펀트들이 구배형성부(132a, 132b)로 확산될 수 있다. 그에 따라, 구배형성부(132a, 132b)에도 도펀트가 일부 도핑된 것과 같은 효과가 발생될 수 있다.
제1 구배형성부(132a) 및 제2 구배형성부(132b) 각각의 길이는 포토 레지스트 패턴(40)이 게이트 전극(140)으로부터 돌출된 길이에 대응된다. 본 발명의 일 실시예에 따르면, 제1 구배형성부(132a) 및 제2 구배형성부(132b)의 길이의 합은 1.5㎛ 내지 2.5㎛의 범위일 수 있다.
도 14f를 참조하면, 제1 도펀트는 구배형성부(132a, 132b)에서 농도 구배를 가질 수 있다. 구체적으로, 구배형성부(132a, 132b)는, 채널부(131)와 접하는 제1 영역(132a1, 132b1) 및 도체화부(133a, 133b)와 접하는 제2 영역(132a2, 132b2)을 포함할 수 있다. 제1 도펀트는, 구배형성부(132a, 132b)의 제2 영역(132a2, 132b2)에서 농도 구배를 가질수 있다. 구배형성부(132a, 132b)의 제1 영역 (132a1, 132b1)은 제1 도펀트를 포함하지 않을 수 있다. 본 발명의 일 실시예에 따르면, 구배형성부(132a, 132b) 중 제1 도펀트를 포함하지 않는 영역이 제1 영역 (132a1, 132b1)으로 정의된다.
도 14g를 참조하면, 제1 도핑 후 포토 레지스트 패턴(40)이 제거되고, 게이트 전극(140)을 마스크로 사용하는 제2 도핑이 이루어진다. 제2 도핑에서는 제1 도핑보다 낮은 이온 농도로 도핑이 이루어진다. 제2 도핑의 도핑 농도는 제1 도핑의 도핑 농도보다 낮다.
제2 도핑을 위한 제2 도펀트로, 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나가 사용될 수 있다. 본 발명의 일 실시예에 따르면, 이온 주입(ion implantation)을 통한 이온 도핑에 의해 제2 도핑이 이루어질 수 있다. 본 발명의 일 실시예에 따르면, 제2 도핑에서 사용되는 제2 도턴트는 제1 도핑에서 사용되는 제1 도펀트와 동일할 수도 있고 다를 수도 있다.
제2 도핑은, 게이트 전극(140)에 의하여 보호되는 영역을 제외한 액티브층(130)의 전 영역에 대하여 이루어질 수 있다. 그에 따라, 제2 도핑 단계어서는 구배형성부(132a, 132b)에 직접적으로 도펀트가 도핑될 수 있다. 그러나, 제2 도핑의 이온 농도가 낮기 때문에, 제2 도펀트는 채널부(131)로 확산되지 않거나 거의 확산되지 않는다. 도 14g에 도시된 바와 같이, 제2 도펀트의 농도는, 채널부(131)를 제외하고, 전체 도핑 영역에서 동일할 수 있다. 본 발명의 일 실시예에 따르면, 제2 도핑은 채널부(131)를 도체화시키지 않는다.
도 14h를 참조하면, 이러한 도핑의 결과, 도체화부(133a, 133b)가 형성된다.
본 발명의 일 실시예에 따르면, 도핑 과정에서 버퍼층(120)도 도펀트에 의해 도핑될 수 있다.
액티브층(130)의 도펀트 농도는 게이트 절연막(150)의 도펀트 농도 및 버퍼층(120)의 도펀트 농도보다 높을 수 있다. 또한, 버퍼층(120)의 도펀트 농도는 액티브층(130)의 도펀트 농도 및 게이트 절연막(150)의 도펀트 농도보다 높을 수 있다.
제1 도핑 및 제2 도핑에 의해, 도 14h에 도시된 바와 같은 박막 트랜지스터(100)가 형성된다. 박막 트랜지스터(100)의 전체 도펀트 농도는 도 12h에 도시된 바와 같다. 박막 트랜지스터(100)의 전체 도펀트 농도를 박막 트랜지스터(100)의 도펀트 농도라고도 한다. 박막 트랜지스터(100)의 도펀트 농도는 이미 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)는, 도 15에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된 화소(P)를 포함한다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하기 화소 구동 회로(PDC)를 포함한다. 화소(P)의 구동에 의해 표시패널(310)에 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS)와 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터(350)를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)에 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함한다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 표시패널(310)에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 표시패널(310)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 게이트 드라이버(320)는 도 1 및 도 8 내지 도 11에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500) 중 적어도 하나를 포함할 수 있다.
도 16는 도 15의 어느 한 화소(P)에 대한 회로도이다.
도 16의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(600)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 16의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1) 또는 제2 박막 트랜지스터(TR2)로, 도 1 및 도 8 내지 도 11에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500)이 각각 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(220)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 어느 한 화소(P)에 대한 회로도이다.
도 17에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 17을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 17의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR2) 중 적어도 하나는 도 1 및 도 8 내지 도 11에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500) 중 어느 하나와 동일한 구조를 가질 수 있다.
도 18은 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 어느 한 화소(P)에 대한 회로도이다.
도 18에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 18의 화소(P)는 도 17의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 18의 화소 구동부(PDC)는 도 17의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 18을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
도 18의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3) 및 제4 박막 트랜지스터(TR4) 중 적어도 하나는 도 1 및 도 8 내지 도 11에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500) 중 어느 하나와 동일한 구조를 가질 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
도 19는 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 어느 한 화소(P)에 대한 회로도이다.
도 19의 표시장치(900)는 액정 표시장치이다.
도 19에 도시된 표시장치(900)의 화소(P)는, 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 액정 커패시터(Clc)를 포함한다. 액정 커패시터(Clc)는 표시 소자에 해당된다.
화소 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TR), 박막 트랜지스터(TR)와 공통 전극(372) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc)는 박막 트랜지스터(TR)와 공통 전극(372) 사이에서, 스토리지 커패시터(Cst)와 병렬로 접속된다.
액정 커패시터(Clc)는 박막 트랜지스터(TR)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극(372)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고, 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
도 19의 박막 트랜지스터(TR)는 도 1 및 도 8 내지 도 11에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500) 중 어느 하나와 동일한 구조를 가질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500: 박막 트랜지스터
110: 기판 120: 버퍼층
130: 액티브층 131: 채널부
132a: 제1 구배형성부 132b: 제2 구배형성부
132a1, 132b1: 제1 영역 132a2, 132b2: 제2 영역
133a: 제1 도체화부 133b: 제2 도체화부
140: 게이트 전극 150: 게이트 절연막
310: 표시패널 320: 게이트 드라이버
330: 데이터 드라이버 340: 제어부

Claims (26)

  1. 액티브층;
    상기 액티브층과 이격되어, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극; 및
    상기 액티브층과 상기 게이트 전극 사이의 게이트 절연막;을 포함하고,
    상기 게이트 절연막은 상기 게이트 전극을 향하는 상기 액티브층의 상면 전체를 커버하며,
    상기 액티브층은,
    상기 게이트 전극과 중첩하는 채널부;
    상기 게이트 전극과 중첩하지 않는 도체화부; 및
    상기 채널부와 상기 도체화부 사이의 구배형성부(gradient portion);를 포함하며,
    상기 구배형성부(gradient portion)는 상기 게이트 전극과 중첩하지 않으며,
    상기 도체화부 및 상기 구배형성부는 도펀트에 의해 도핑되어 있으며,
    상기 구배형성부에서, 상기 도펀트의 농도는 상기 채널부로부터 상기 도체화부를 향하는 방향을 따라 증가하며,
    상기 액티브층은 산화물 반도체 물질을 포함하며,
    상기 구배형성부는 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역은 상기 채널부와 접하고, 상기 제2 영역은 상기 도체화부와 접하며,
    상기 제1 영역 중 상기 채널부와 접하는 부분의 상기 도펀트의 농도 기울기는 상기 제2 영역의 상기 도펀트의 농도 기울기보다 크며,
    상기 제1 영역 중 상기 채널부와 접하는 부분 이외의 부분의 상기 도펀트의 농도 기울기는 상기 제2 영역의 상기 도펀트의 농도 기울기보다 작은, 박막 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 영역은 계단 형상의 농도 프로파일을 갖는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 영역 중 상기 채널부와 접하는 부분 이외의 부분은 도펀트의 농도 기울기를 갖지 않는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 제2 영역에서 상기 도펀트의 농도 기울기가 일정한, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 도펀트는 제1 도펀트 및 제2 도펀트를 포함하며,
    상기 제2 도펀트의 농도는 상기 도체화부와 상기 구배형성부에서 일정한, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 제1 도펀트는 상기 구배형성부에서 농도 기울기를 갖는, 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 제1 영역은 상기 제1 도펀트를 포함하지 않는, 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 제1 영역 및 상기 제2 영역에서, 상기 제2 도펀트의 농도가 일정한, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 구배형성부(gradient portion)의 비저항은 상기 채널부의 비저항보다 낮고 상기 도체화부의 비저항보다 높은, 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함하는, 박막 트랜지스터.
  12. 제1항에 있어서,
    기판 및 상기 기판과 상기 액티브층 사이에 배치된 버퍼층을 더 포함하고,
    상기 버퍼층은 상기 도펀트를 포함하는, 박막 트랜지스터.
  13. 제12항에 있어서, 상기 도체화부와 중첩되는 영역에서,
    상기 버퍼층에서 도펀트의 최대 농도는, 상기 도체화부의 도펀트 농도 및 상기 게이트 절연막의 도펀트 농도보다 높은, 박막 트랜지스터.
  14. 제12항에 있어서, 상기 도체화부와 중첩되는 영역에서,
    상기 도체화부의 도펀트 농도는, 상기 게이트 절연막의 도펀트 농도 및 상기 버퍼층의 도펀트 농도보다 높은, 박막 트랜지스터.
  15. 삭제
  16. 제1항에 있어서, 상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 박막 트랜지스터.
  17. 제1항에 있어서,
    서로 이격되어 상기 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 더 포함하는, 박막 트랜지스터.
  18. 제17항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 동일한 층에 배치되며, 상기 게이트 전극과 동일한 물질로 만들어진, 박막 트랜지스터.
  19. 액티브층을 형성하는 단계;
    상기 액티브층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계; 및
    상기 액티브층에 도펀트를 도핑하는 단계;를 포함하며,
    상기 게이트 절연막은 상기 게이트 전극을 향하는 상기 액티브층의 상면 전체를 커버하며,
    상기 게이트 전극을 형성하는 단계는,
    상기 게이트 절연막 상에 게이트 전극용 물질층을 형성하는 단계;
    상기 게이트 전극용 물질층 상에 포토 레지스트 패턴을 형성하는 단계; 및
    상기 포토 레지스트 패턴을 마스크로 하여 게이트 전극용 물질층을 식각하는 단계;를 포함하며,
    상기 포토 레지스트 패턴의 면적은, 평면상으로, 상기 게이트 전극의 면적보다 크며,
    상기 게이트 전극은, 평면 상으로, 상기 포토 레지스트 패턴에 의해 정의되는 영역 내에 배치되고,
    상기 액티브층에 도펀트를 도핑하는 단계는,
    상기 포토 레지스트 패턴을 마스크로 사용하는 제1 도핑; 및
    상기 포토 레지스트 패턴 제거 후 상기 게이트 전극을 마스크로 사용하는 제2 도핑;을 포함하며,
    상기 액티브층은 산화물 반도체 물질을 포함하며, 또한,
    상기 액티브층은,
    상기 게이트 전극과 중첩하는 채널부;
    상기 게이트 전극과 중첩하지 않는 도체화부; 및
    상기 채널부와 상기 도체화부 사이의 구배형성부;를 포함하고,
    상기 구배형성부는 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역은 상기 채널부와 접하고, 상기 제2 영역은 상기 도체화부와 접하며,
    상기 제1 영역 중 상기 채널부와 접하는 부분의 상기 도펀트의 농도 기울기는 상기 제2 영역의 상기 도펀트의 농도 기울기보다 크며,
    상기 제1 영역 중 상기 채널부와 접하는 부분 이외의 부분의 상기 도펀트의 농도 기울기는 상기 제2 영역의 상기 도펀트의 농도 기울기보다 작은, 박막 트랜지스터의 제조방법.
  20. 제19항에 있어서,
    상기 포토레지스트 패턴은 상기 게이트 전극에 의하여 정의되는 영역 밖으로돌출되도록 형성되며,
    상기 게이트 전극의 양측에서 상기 게이트 전극으로부터 돌출된 상기 레지스트 패턴의 길이의 합은 1.5㎛ 내지 2.5㎛의 범위인, 박막 트랜지스터의 제조방법.
  21. 제19항에 있어서,
    상기 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함하는, 박막 트랜지스터의 제조방법.
  22. 제19항에 있어서,
    상기 제1 도핑에서 사용되는 도펀트와 상기 제2 도핑에서 사용되는 도펀트의 종류가 동일한, 박막 트랜지스터의 제조방법.
  23. 제19항에 있어서,
    상기 제1 도핑에서 사용되는 도펀트와 상기 제2 도핑에서 사용되는 도펀트의 종류가 서로 다른, 박막 트랜지스터의 제조방법.
  24. 제19항에 있어서,
    상기 제2 도핑의 도핑 농도는 상기 제1 도핑의 도핑 농도보다 낮은, 박막 트랜지스터의 제조방법.
  25. 제19항에 있어서,
    상기 제2 도핑은 상기 채널부를 도체화시키지 않는, 박막 트랜지스터의 제조방법.
  26. 제1항, 제3항 내지 제14항 및 제16항 내지 제18항 중 어느 한 항의 박막 트랜지스터를 포함하는 표시장치.
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