KR102392451B1 - 시냅틱 트랜지스터 및 이의 제조 방법 - Google Patents

시냅틱 트랜지스터 및 이의 제조 방법 Download PDF

Info

Publication number
KR102392451B1
KR102392451B1 KR1020200114326A KR20200114326A KR102392451B1 KR 102392451 B1 KR102392451 B1 KR 102392451B1 KR 1020200114326 A KR1020200114326 A KR 1020200114326A KR 20200114326 A KR20200114326 A KR 20200114326A KR 102392451 B1 KR102392451 B1 KR 102392451B1
Authority
KR
South Korea
Prior art keywords
gate electrode
insulating layer
gate insulating
bottom gate
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020200114326A
Other languages
English (en)
Other versions
KR102392451B9 (ko
KR20220032688A (ko
Inventor
김대환
강동연
장준태
최성진
김동명
Original Assignee
국민대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 국민대학교산학협력단 filed Critical 국민대학교산학협력단
Priority to KR1020200114326A priority Critical patent/KR102392451B1/ko
Priority to US17/462,554 priority patent/US12132110B2/en
Publication of KR20220032688A publication Critical patent/KR20220032688A/ko
Application granted granted Critical
Publication of KR102392451B1 publication Critical patent/KR102392451B1/ko
Publication of KR102392451B9 publication Critical patent/KR102392451B9/ko
Priority to US18/928,394 priority patent/US20250056845A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L29/408—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • H01L29/24—
    • H01L29/4908—
    • H01L29/66969—
    • H01L29/78645—
    • H01L29/7869—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은, 장기 및 단기 기억 특성을 갖는 시냅틱 트랜지스터로서, 기판과, 기판 상부에 배치되는 바텀 게이트 전극과, 이온을 포함하며, 바텀 게이트 전극을 덮으며 기판 상부에 배치되는 제1 게이트 절연층과, 바텀 게이트 전극에 대응하여 제1 게이트 절연층 상부에 배치되는 부동 게이트 전극과, 이온을 포함하며, 부동 게이트 전극을 덮으며 제1 게이트 절연층 상부에 배치되는 제2 게이트 절연층과, 부동 게이트 전극에 대응하여 제2 게이트 절연층 상부에 배치되는 채널층과, 서로 이격하며, 채널층 양단을 덮으며 제2 게이트 절연층 상부에 배치되는 소스 및 드레인 전극을 포함하는 시냅틱 트랜지스터를 제공한다.

Description

시냅틱 트랜지스터 및 이의 제조 방법{SYNAPTIC TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 시냅틱 트랜지스터 및 이의 제조 방법에 관한 것으로 더욱 상세하게는 단기 기억 특성 및 장기 기억 특성을 모두 제공할 수 있는 시냅틱 트랜지스터에 관한 것이다.
최근 들어, 멤리스터를 이용하여 신경 시스템의 시냅스를 모사하는 뉴로모픽 시스템을 구현하려는 시도가 많이 이루어지고 있다.
멤리스터는 전극, 저항 변화층 및 전극으로 이루어진 2단자 소자로서, 인가된 전압에 의해 저항 변화층의 저항이 변하는 과정으로 소자 동작이 이루어진다. 이와 같은 멤리스터는 신경 시스템의 뉴런, 시냅스 및 뉴런의 구조와 유사하다.
즉, 신경 시스템은 뉴런을 통하여 시냅스에 신호가 인가되면 시냅스에서의 이온 분포가 변하면서 신경 전달 물질(neurotransmitter)이 다음 뉴런으로 전달되는 방식으로 신호를 전달하는데, 이 과정에서 시냅스 내부의 이온과 수용체(neuroacceptor)의 농도와 분포가 달라지면서 신호 전달 능력, 소위 시냅스 강도(synaptic strength)가 변하게 된다. 이는 시냅스가 신호를 전달하는 역할과 이로 인해 시냅스의 전달 능력이 변하는 역할을 동시에 수행한다. 즉, 신호 처리와 기억 과정이 동시에 일어나며 학습 능력을 갖게 된다. 이러한 과정이 멤리스터 소자에서의 저항 변화층의 저항값이 인가된 전압 또는 전류 이력에 따라 변하는 과정과 유사하여, 멤리스터를 이용하여 시냅스를 모사하는 소자를 구현하려는 연구가 활발히 시도되고 있다.
한편, 멤리스터는 학습 과정 시 STDP(spike-timing-dependent-plasticity)을 많이 활용하고 있다. 여기서, STDP는 전뉴런(pre-neuron)과 후뉴런(post-neuron) 사이에 인가되는 전압의 시간차에 따라 시냅스 강도가 변하는 정도를 제어하는 방법이다. STDP를 이용한 학습 과정에서 양쪽의 뉴런에 서로 다른 방향으로 학습을 위한 신호가 인가되어야 하기 때문에, 어느 한 방향으로 신호가 인가되는 동안에는 다른 방향으로 신호가 인가되는 것을 멈추어야 한다. 이에 따라, 멤리스터는 "신호처리(signal processing)"와 "학습(learning)" 과정을 동시에 수행하는데 어려움이 있다.
이러한 이유로 인해, 멤리스터와 같은 2단자 소자가 아닌 3단자 또는 4단자 소자인 트랜지스터를 이용하여 시냅스의 거동을 모사하려는 시도가 이루어지고 있다.
기존의 2단자 소자에 비해, 3단자 이상의 트랜지스터 소자를 이용하면, 트랜지스터의 소스(pre-neuron)와 드레인(post-neuron) 사이의 전압에 의해 신호 처리를 함과 동시에 게이트 전압을 인가하여 시냅스 강도를 조절하는 학습을 동시에 수행하는 것이 가능하다.
이와 같이, 소스-드레인 사이의 전압에 의한 신호 처리 도중에 게이트 전압에 의해 학습 과정이 동시에 수행될 수 있으므로 시냅스 거동을 보다 유연하고 다양하게 구현할 수 있다.
한국 공개 특허 공보 제10-2017-0080433호
본 발명은, 단기 기억 특성 및 장기 기억 특성을 모두 제공할 수 있는 시냅틱 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위하여, 본 발명은, 장기 및 단기 기억 특성을 갖는 시냅틱 트랜지스터로서, 기판과, 기판 상부에 배치되는 바텀 게이트 전극과, 이온을 포함하며, 바텀 게이트 전극을 덮으며 기판 상부에 배치되는 제1 게이트 절연층과, 바텀 게이트 전극에 대응하여 제1 게이트 절연층 상부에 배치되는 부동 게이트 전극과, 이온을 포함하며, 부동 게이트 전극을 덮으며 제1 게이트 절연층 상부에 배치되는 제2 게이트 절연층과, 부동 게이트 전극에 대응하여 제2 게이트 절연층 상부에 배치되는 채널층과, 서로 이격하며, 채널층 양단을 덮으며 제2 게이트 절연층 상부에 배치되는 소스 및 드레인 전극을 포함하는 시냅틱 트랜지스터를 제공한다.
본 발명의 시냅틱 트랜지스터가 단기 기억 특성의 동작을 수행함에 있어서, 이온은 바텀 게이트 전극에 기준 전압 미만의 포지티브 바이어스가 인가되면, 바텀 게이트 전극 측에서 채널층 측으로 이동할 수 있다.
또한, 본 발명의 시냅틱 트랜지스터가 단기 기억 특성의 동작을 수행함에 있어서, 이온은 바텀 게이트 전극에 기준 전압 미만의 네거티브 바이어스가 인가되면, 채널층 측에서 바텀 게이트 전극 측으로 이동할 수 있다.
또한, 본 발명의 시냅틱 트랜지스터가 장기 기억 특성의 동작을 수행함에 있어서, 부동 게이트 전극에 포함되는 전자는 바텀 게이트 전극에 기준 전압 이상의 포지티브 바이어스가 인가되면, 제1 게이트 절연막을 넘어 바텀 게이트 전극으로 이동할 수 있다.
또한, 본 발명의 시냅틱 트랜지스터가 장기 기억 특성의 동작을 수행함에 있어서, 바텀 게이트 전극에 포함되는 전자는 바텀 게이트 전극에 기준 전압 이상의 네거티브 바이어스가 인가되면, 제1 게이트 절연층을 넘어 부동 게이트 전극으로 이동할 수 있다.
또한, 제1 및 제2 게이트 절연층은 원자층 증착 기법으로 적층되는 Al2O3로 이루어질 수 있다.
또한, 채널층은 비정질 구조인 IGZO(Indium gallium zinc oxide)로 이루어질 수 있다.
또한, 본 발명은, 장기 및 단기 기억 특성을 갖는 시냅틱 트랜지스터의 제조 방법으로서, 기판 상부에 바텀 게이트 전극을 형성하는 단계와, 기판 상부에 이온이 포함되며 바텀 게이트 전극을 덮도록 제1 게이트 절연층을 형성하는 단계와, 바텀 게이트 전극에 대응하여 제1 게이트 절연층 상부에 부동 게이트 전극을 형성하는 단계와, 제1 게이트 절연층 상부에 이온이 포함되며 부동 게이트 전극을 덮도록 제2 게이트 절연층을 형성하는 단계와, 부동 게이트 전극에 대응하여 제2 게이트 절연층 상부에 채널층을 형성하는 단계와, 제2 게이트 절연층 상부에 서로 이격하며 채널층 양단을 덮도록 소스 및 드레인 전극을 형성하는 단계를 포함하는 시냅틱 트랜지스터의 제조 방법을 제공한다.
여기서, 제1 및 제2 게이트 절연층을 형성하는 단계는, 원자층 증착 기법으로 Al2O3를 적층하는 단계일 수 있다.
또한, 제1 및 제2 게이트 절연층을 형성하는 단계는, 원자층 증착 공정 시 사용되는 H20에 의해 AlO-H의 약한 이온 결합이 형성되는 단계일 수 있다.
본 발명에 따르면, 단기 기억 특성 및 장기 기억 특성을 모두 제공할 수 있는 시냅틱 트랜지스터를 제공할 수 있다. 즉, 게이트 절연막 내부에 존재하는 수소 이온의 이동에 의해 단기 메모리 특성을 제공하고, 바텀 게이트 또는 부동 게이트 내부의 전하 트랩에 의해 장기 메모리 특성을 제공할 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당해 기술분야에 있어서의 통상의 지식을 가진 자가 명확하게 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 시냅틱 트랜지스터의 평면도이다.
도 2는 도 1의 절단선 Ⅱ-Ⅱ를 따라 절단한 단면도이다.
도 3은 도 1의 절단선 Ⅲ-Ⅲ을 따라 절단한 단면도이다.
도 4는 본 발명의 실시예에 따른 시냅틱 트랜지스터의 단기 기억 특성 동작 원리를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 시냅틱 트랜지스터의 장기 기억 특성의 쓰기 동작 원리를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 시냅틱 트랜지스터의 장기 기억 특성의 소거 동작 원리를 설명하기 위한 도면이다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 시냅틱 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
도 1은 본 발명의 실시예에 따른 시냅틱 트랜지스터의 평면도이고, 도 2는 도 1의 절단선 Ⅱ-Ⅱ를 따라 절단한 단면도이고, 도 3은 도 1의 절단선 Ⅲ-Ⅲ을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 시냅틱 트랜지스터는, 장기 및 단기 기억 특성을 갖는 시냅틱 트랜지스터로서, 기판(100), 바텀 게이트 전극(110), 제1 게이트 절연층(120), 부동 게이트 전극(130), 제2 게이트 절연층(140), 채널층(150), 소스 및 드레인 전극(161, 162)을 포함하여 구성될 수 있다.
바텀 게이트 전극(110)은 기판(100) 상부에 일 방향으로 연장 배치되고, 제1 게이트 절연층(120)은 바텀 게이트 전극(110)을 덮으며 기판(100) 상부에 배치된다.
부동 게이트 전극(130)은 바텀 게이트 전극(110)에 대응하여 제1 게이트 절연층(120) 상부에 배치되고, 제2 게이트 절연층(140)은 부동 게이트 전극(130)을 덮으며 제1 게이트 절연층(120) 상부에 배치된다.
채널층(150)은 부동 게이트 전극(130)에 대응하여 제2 게이트 절연층(140) 상부에 배치되고, 소스 전극(161) 및 드레인 전극(162)은, 서로 이격하며, 채널층(150) 양단을 덮으며 제2 게이트 절연층(140) 상부에 배치된다. 여기서, 채널층(150)은 비정질 구조인 IGZO(Indium gallium zinc oxide)로 이루어질 수 있고, 바텀 게이트 전극(110), 부동 게이트 전극(130), 소스 전극(161) 및 드레인 전극(162)은 도전성 물질인 Cu로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제1 게이트 절연층(120) 및 제2 게이트 절연층(140)은 이온을 포함하며, 이 이온은 수소 이온일 수 있다.
이를 위해, 제1 및 제2 게이트 절연층(120, 140)은 저온 원자층 증착 기법(Atomic Layer Deposition; ALD)으로 적층되는 Al2O3로 이루어질 수 있다. 이 때, 제1 및 제2 게이트 절연층(120, 140)은 저온 원자층 증착 공정 시 사용되는 H20에 의해 AlO-H의 약한 이온 결합이 형성된다. 이와 같은 이온 결합은 게이트 바이어스에 의해 AlO-와 H+로 분리되어 제1 및 제2 게이트 절연층(120, 140) 내에 다수의 수소 이온이 포함되게 된다.
제1 및 제2 게이트 절연층(120, 140)에 포함된 수소 이온은 바텀 게이트 전극(110)에 인가되는 게이트 바이어스에 따라 제1 및 제2 게이트 절연층(120, 140) 내부에서 이동하는데, 채널층(150) 측으로 이동된 수소 이온의 수를 조절함으로써 게이팅 효과를 유발함과 동시에 히스테리시스(hysteresis)를 유발하게 된다.
제1 및 제2 게이트 절연층(120, 140)에는 채널층(150)과 일정 거리 이격된 위치에 바텀 게이트 전극(120)의 일부를 노출하는 콘택홀(CH)이 형성된다.
도 4는 본 발명의 실시예에 따른 시냅틱 트랜지스터의 단기 기억 특성 동작 원리를 설명하기 위한 도면이다.
도 4 (a)에 도시한 바와 같이, 콘택홀(CH)에 의해 노출된 바텀 게이트 전극(110)에 기준 전압 미만의 포지티브 바이어스(Positive bias)가 인가되면, 수소 이온(H+)은 바텀 게이트 전극(110) 측에서 채널층(150) 측으로 이동한다. 즉, 바텀 게이트 전극(110)에 포지티브 바이어스가 인가되면, 바텀 게이트 전극(110) 상부에 위치한 제1 게이트 절연층(120) 내부의 수소 이온(H+)은 그 척력에 의해 상부로 이동하고, 부동 게이트 전극(130) 상부에 위치한 제2 게이트 절연층(140) 내부의 수소 이온(H+)은 그 척력에 의해 상부로 이동된다. 이에 따라, 채널층(150)과 인접한 수소 이온(H+)의 수가 증가함에 따라 문턱 전압이 낮아져 전기 전도도가 높아진다.
여기서, 기준 전압은 부동 게이트 전극(130)에 포함되는 전자가 제1 게이트 절연층(120)을 넘어 바텀 게이트 전극(110)으로 이동될 수 있는 전압을 의미한다.
이와 달리, 도 4 (b)에 도시한 바와 같이, 콘택홀(CH)에 의해 노출된 바텀 게이트 전극(110)에 네거티브 바이어스(Negative bias)가 인가되면, 수소 이온(H+)은 채널층(150) 측에서 바텀 게이트 전극(110) 측으로 이동한다. 즉, 바텀 게이트 전극(110)에 네거티브 바이어스가 인가되면, 부동 게이트 전극(130) 하부에 위치한 제1 게이트 절연층(120) 내부의 수소 이온(H+)은 그 인력에 의해 하부로 이동되고, 채널층(150) 하부에 위치한 제2 게이트 절연층(140) 내부의 수소 이온(H+)은 그 인력에 의해 하부로 이동한다. 이에 따라, 채널층(150)과 인접한 수소 이온(H+)의 수가 감소함에 따라 문턱 전압이 높아져 전기 전도도가 낮아진다.
여기서, 기준 전압은 바텀 게이트 전극(110)에 포함되는 전자가 제1 게이트 절연층(120)을 넘어 부동 게이트 전극(130)으로 이동될 수 있는 전압을 의미한다.
이와 같은 동작 원리에 따라, 본 발명의 실시예에 따른 시냅틱 트랜지스터는 단기 기억 특성 동작을 수행할 수 있다.
도 5는 본 발명의 실시예에 따른 시냅틱 트랜지스터의 장기 기억 특성의 쓰기 동작 원리를 설명하기 위한 도면이고, 도 6은 본 발명의 실시예에 따른 시냅틱 트랜지스터의 장기 기억 특성의 소거 동작 원리를 설명하기 위한 도면이다.
본 발명의 실시예에 따른 시냅틱 트랜지스터는 FN 터널링 메커니즘(Fowler Nordheim Tunneling Mechanism)을 이용하여 장기 기억 특성을 발휘하게 된다.
구체적으로, 도 5에 도시한 바와 같이, 바텀 게이트 전극(110)에 기준 전압 이상의 포지티브 바이어스(Positive bias)가 인가되면, 부동 게이트 전극(Floating gate)(130)에 포함된 전자(e)는 제1 게이트 절연층(Tunneling oxide)(120)을 넘어 바텀 게이트 전극(Bottom gate)(110)으로 이동한다. 그리고, 이동된 전자(e)는 바텀 게이트 전극(110)에 트랩핑(Trapping)되어 채널층(150)의 문턱 전압이 낮아져 전기 전도도가 높아진다.
여기서, 기준 전압은 부동 게이트 전극(130)에 포함되는 전자가 제1 게이트 절연층(120)을 넘어 바텀 게이트 전극(110)으로 이동될 수 있는 전압을 의미한다.
이와 같은 동작 원리에 따라, 본 발명의 실시예에 따른 시냅틱 트랜지스터는 장기 기억 특성의 쓰기 동작을 수행할 수 있다.
이와 달리, 도 6에 도시한 바와 같이, 바텀 게이트 전극(110)에 기준 전압 이상의 포지티브 바이어스(Negative bias)가 인가되면, 바텀 게이트 전극(Bottom gate)(110)에 포함된 전자(e)는 제1 게이트 절연층(Tunneling oxide)(120)을 넘어 부동 게이트 전극(Floating gate)(130)으로 이동한다. 그리고, 이동된 전자(e)는 부동 게이트 전극(130)에 트랩핑(Trapping)되어 채널층(150)의 문턱 전압이 높아져 전기 전도도가 낮아진다.
여기서, 기준 전압은 바텀 게이트 전극(110)에 포함되는 전자가 제1 게이트 절연층(120)을 넘어 부동 게이트 전극(130)으로 이동될 수 있는 전압을 의미한다.
이와 같은 동작 원리에 따라, 본 발명의 실시예에 따른 시냅틱 트랜지스터는 장기 기억 특성의 소거 동작을 수행할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 시냅틱 트랜지스터는, 단기 기억 특성 및 장기 기억 특성을 모두 제공할 수 있는 시냅틱 트랜지스터를 제공할 수 있다. 즉, 제1 및 제2 게이트 절연막(120, 140) 내부에 존재하는 수소 이온의 이동에 의해 단기 메모리 특성을 제공하고, 바텀 게이트(110) 또는 부동 게이트(130) 내부의 전하 트랩에 의해 장기 메모리 특성을 제공할 수 있다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 시냅틱 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 7a를 참조하면, 기판(100) 상부에 바텀 게이트 전극(110)을 형성한다. 예를 들어, 전자 빔 진공 증착법(E-Beam Evaporator)을 이용해 Cu를 용융시켜 기판(100) 상부에 약 20㎚ 두께의 바텀 게이트 전극(110)을 형성할 수 있다.
다음, 도 7b를 참조하면, 기판(100) 상부에 바텀 게이트 전극(110)을 덮도록 제1 게이트 절연층(120)을 형성한다. 이 때, 제1 게이트 절연층(120)은 수소 이온을 포함할 수 있다.
예를 들어, 저온 원자층 증착 기법(Atomic Layer Deposition; ALD)을 이용해 Al2O3를 약 10㎚의 두께로 비교적 얇게 증착하여 제1 게이트 절연층(120)을 형성할 수 있다. 이 때, 제1 게이트 절연층(120)은 원자층 증착 공정 시 사용되는 H20에 의해 AlO-H의 약한 이온 결합이 형성된다. 이와 같은 이온 결합은 게이트 바이어스에 의해 AlO-와 H+로 분리되어 제1 게이트 절연층(120) 내에 다수의 수소 이온이 포함되게 된다.
다음, 도 7c를 참조하면, 바텀 게이트 전극(110)에 대응하여 제1 게이트 절연층(120) 상부에 부동 게이트 전극(130)을 형성한다. 예를 들어, 전자 빔 진공 증착법(E-Beam Evaporator)을 이용해 Cu를 용융시켜 제1 게이트 절연층(120) 상부에 부동 게이트 전극(130)을 형성할 수 있다. 이 때, 부동 게이트 전극(130)에 전자(e)가 트랩핑(Trapping)될 때 그 상부에 위치한 채널층(150)과의 간섭을 피하기 위해, 부동 게이트 전극(130)은 약 30㎚ 두께로 비교적 두껍게 형성되는 것이 바람직하다.
다음, 도 7d를 참조하면, 제1 게이트 절연층(120) 상부에 부동 게이트 전극(130)을 덮도록 제2 게이트 절연층(140)을 형성한다. 이 때, 제2 게이트 절연층(140)은 수소 이온을 포함할 수 있다.
예를 들어, 저온 원자층 증착 기법(Atomic Layer Deposition; ALD)을 이용해 Al2O3를 증착하여 제2 게이트 절연층(140)을 형성할 수 있다. 이 때, 채널층(150)의 전자(e)가 부동 게이트 전극(130)으로 넘어오지 못하도록 제2 게이트 절연층(140)은 약 40㎚의 두께로 비교적 두껍게 형성되는 것이 바람직하다. 또한, 제2 게이트 절연층(140)은 원자층 증착 공정 시 사용되는 H20에 의해 AlO-H의 약한 이온 결합이 형성된다. 이와 같은 이온 결합은 게이트 바이어스에 의해 AlO-와 H+로 분리되어 제2 게이트 절연층(140) 내에 다수의 수소 이온이 포함되게 된다.
다음, 도 7e를 참조하면, 부동 게이트 전극(130)에 대응하여 제2 게이트 절연층(140) 상부에 채널층(150)을 형성한다. 예를 들어, 스퍼터링(Sputtering) 기법을 이용해 IGZO를 약 35㎚의 두께로 증착하여 채널층(150)을 형성할 수 있다.
다음, 도 7f를 참조하면, 제2 게이트 절연층(140) 상부에 서로 이격하며 채널층(150) 양단을 덮도록 소스 전극(161) 및 드레인 전극(162)을 형성한다. 예를 들어, 전자 빔 진공 증착법(E-Beam Evaporator)을 이용해 Cu를 용융시켜 제2 게이트 절연층(140) 상부에 약 30㎚ 두께로 소스 및 드레인 전극(141, 142)을 각각 형성할 수 있다.
다음, 도 3을 참조하면, BOE(Buffered Oxide Etch) 공정을 이용해 채널층(150)과 일정 거리 이격된 위치의 제1 및 제2 게이트 절연층(120, 140)을 약 50nm 깊이로 에칭(etching)하여 바텀 게이트 전극(110)의 일부를 외부로 노출한다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서 본 명세서에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것이 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당해 기술분야에 있어서의 통상의 지식을 가진 자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판
110: 바텀 게이트 전극
120: 제1 게이트 절연층
130: 부동 게이트 전극
140: 제2 게이트 절연층
150: 채널층
161, 162: 소스 및 드레인 전극

Claims (11)

  1. 장기 및 단기 기억 특성을 갖는 시냅틱 트랜지스터로서,
    기판;
    상기 기판 상부에 배치되는 바텀 게이트 전극;
    이온을 포함하며, 상기 바텀 게이트 전극을 덮으며 상기 기판 상부에 배치되는 제1 게이트 절연층;
    상기 바텀 게이트 전극에 대응하여 상기 제1 게이트 절연층 상부에 배치되는 부동 게이트 전극;
    이온을 포함하며, 상기 부동 게이트 전극을 덮으며 상기 제1 게이트 절연층 상부에 배치되는 제2 게이트 절연층;
    상기 부동 게이트 전극에 대응하여 상기 제2 게이트 절연층 상부에 배치되는 채널층; 및
    서로 이격하며, 상기 채널층 양단을 덮으며 상기 제2 게이트 절연층 상부에 배치되는 소스 및 드레인 전극을 포함하고,
    상기 장기 기억 특성의 동작을 수행함에 있어서,
    상기 부동 게이트 전극에 포함되는 전자는
    상기 바텀 게이트 전극에 기준 전압 이상의 포지티브 바이어스가 인가되면, 상기 제1 게이트 절연막을 넘어 상기 바텀 게이트 전극으로 이동하는
    시냅틱 트랜지스터.
  2. 제 1 항에 있어서,
    상기 이온은 수소 이온인
    시냅틱 트랜지스터.
  3. 제 1 항에 있어서,
    상기 단기 기억 특성의 동작을 수행함에 있어서,
    상기 이온은
    상기 바텀 게이트 전극에 기준 전압 미만의 포지티브 바이어스가 인가되면, 상기 바텀 게이트 전극 측에서 상기 채널층 측으로 이동하는
    시냅틱 트랜지스터.
  4. 제 1 항에 있어서,
    상기 단기 기억 특성의 동작을 수행함에 있어서,
    상기 이온은
    상기 바텀 게이트 전극에 기준 전압 미만의 네거티브 바이어스가 인가되면, 상기 채널층 측에서 상기 바텀 게이트 전극 측으로 이동하는
    시냅틱 트랜지스터.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 장기 기억 특성의 동작을 수행함에 있어서,
    상기 바텀 게이트 전극에 포함되는 전자는
    상기 바텀 게이트 전극에 기준 전압 이상의 네거티브 바이어스가 인가되면, 상기 제1 게이트 절연층을 넘어 상기 부동 게이트 전극으로 이동하는
    시냅틱 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 절연층은
    원자층 증착 기법으로 적층되는 Al2O3로 이루어지는
    시냅틱 트랜지스터.
  8. 제 1 항에 있어서,
    상기 채널층은
    비정질 구조인 IGZO(Indium gallium zinc oxide)로 이루어지는
    시냅틱 트랜지스터.
  9. 삭제
  10. 삭제
  11. 삭제
KR1020200114326A 2020-09-08 2020-09-08 시냅틱 트랜지스터 및 이의 제조 방법 Active KR102392451B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200114326A KR102392451B1 (ko) 2020-09-08 2020-09-08 시냅틱 트랜지스터 및 이의 제조 방법
US17/462,554 US12132110B2 (en) 2020-09-08 2021-08-31 Synaptic transistor with long-term and short-term memory
US18/928,394 US20250056845A1 (en) 2020-09-08 2024-10-28 Synaptic transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200114326A KR102392451B1 (ko) 2020-09-08 2020-09-08 시냅틱 트랜지스터 및 이의 제조 방법

Publications (3)

Publication Number Publication Date
KR20220032688A KR20220032688A (ko) 2022-03-15
KR102392451B1 true KR102392451B1 (ko) 2022-04-29
KR102392451B9 KR102392451B9 (ko) 2022-09-30

Family

ID=80816925

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200114326A Active KR102392451B1 (ko) 2020-09-08 2020-09-08 시냅틱 트랜지스터 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR102392451B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240061917A (ko) 2022-11-01 2024-05-08 부산대학교 산학협력단 박막 트랜지스터 기반 snn의 회로적 구조

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117897044B (zh) * 2024-01-15 2025-11-25 上海大学 一种多离子调控的突触晶体管及其制备方法和应用
CN119312856B (zh) * 2024-10-17 2025-06-13 东南大学 记忆神经电路、神经电路阵列及记忆神经网络

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI121341B (fi) * 2006-02-02 2010-10-15 Beneq Oy Hopean suojapinnoitus
KR101425857B1 (ko) * 2012-09-06 2014-07-31 서울대학교산학협력단 시냅스 모방 반도체 소자 및 그 동작방법
KR102668199B1 (ko) 2015-12-30 2024-05-23 에스케이하이닉스 주식회사 뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240061917A (ko) 2022-11-01 2024-05-08 부산대학교 산학협력단 박막 트랜지스터 기반 snn의 회로적 구조
KR20250099061A (ko) 2022-11-01 2025-07-01 부산대학교 산학협력단 박막 트랜지스터 기반 snn의 회로적 구조

Also Published As

Publication number Publication date
KR102392451B9 (ko) 2022-09-30
KR20220032688A (ko) 2022-03-15

Similar Documents

Publication Publication Date Title
KR102392451B1 (ko) 시냅틱 트랜지스터 및 이의 제조 방법
KR102170605B1 (ko) 시냅스 트랜지스터 및 이의 제조방법
KR102767984B1 (ko) 저항 변화 구조물을 구비하는 비휘발성 메모리 장치
US20180248117A1 (en) Memristor and method of production thereof
KR20150047930A (ko) 3단자 시냅스 소자 및 그 동작방법
CN1041666C (zh) 电可擦可编程序只读存储器及其制造方法
KR20180029559A (ko) 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법
KR20120068598A (ko) 멤리스터 장치 및 그 제조 방법
CN115668226A (zh) 神经元和具有铁电调制金属半导体肖特基二极管的突触及方法
US10038140B2 (en) ReRAM using stack of iron oxide and graphene oxide films
KR20180115995A (ko) 멤캐패시터를 이용한 트랜지스터 소자 및 그 제조방법
KR20230112866A (ko) 균일한 이온 이동이 가능한 3단자 시냅스 소자
KR102392450B1 (ko) 시냅틱 트랜지스터 및 이의 제조 방법
KR102619267B1 (ko) 3단자 뉴로모픽 시냅스 소자 및 그 제조 방법
US4969021A (en) Porous floating gate vertical mosfet device with programmable analog memory
KR102330851B1 (ko) 시냅틱 트랜지스터 및 이의 제조 방법
US12132110B2 (en) Synaptic transistor with long-term and short-term memory
KR102493039B1 (ko) 3단자 시냅스 소자 및 그 제조 방법
US12284923B2 (en) Three terminal neuromorphic synaptic device and method for manufacturing the same
KR102111526B1 (ko) 셀렉터 포함 메모리 소자
KR102497052B1 (ko) 할라이드 페로브스카이트를 포함하는 저항 스위칭 메모리 소자 및 그 제조 방법
KR102499815B1 (ko) 시냅스 소자
KR102813035B1 (ko) 차지트랩 기반 시냅스 트랜지스터 및 그 제조 방법
KR102907982B1 (ko) 비채널층 3단자 시냅스 소자 및 그 동작 방법
KR102869465B1 (ko) 2단자 메모리 소자, 그것의 제조 방법 및 2단자 메모리 소자를 포함하는 반도체 소자

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction

St.27 status event code: A-5-5-P10-P19-oth-PG1701

Patent document republication publication date: 20220930

Republication note text: Request for Correction Notice (Document Request)

Gazette number: 1023924510000

Gazette reference publication date: 20220429

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

R18 Changes to party contact information recorded

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R18-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000