KR101745728B1 - Method for three dimensional stacking of semiconductor chip - Google Patents

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Abstract

본 발명은, TSV(Through Silicon Via)를 이용한 칩 적층 방법에 있어서,
TSV 및 범프가 형성된 제1 웨이퍼의 상단에 에폭시 수지의 폴리머 접합물질을 도포시키는 단계, 상기 제1 웨이퍼를 칩 단위로 절단하는 단계, 및 상기 칩을 전극이 구비된 제2 웨이퍼 상단에 일방향으로 반복 적층하는 단계를, 포함하는, 반도체칩의 삼차원 적층 방법을 제공한다.The present invention relates to a chip stacking method using a through silicon via (TSV)
Applying a polymeric bonding material of epoxy resin to the top of a first wafer on which TSV and bumps have been formed; cutting the first wafer in chip units; and repeating the chip in one direction on top of a second wafer provided with electrodes And laminating the semiconductor chip.

Description

반도체칩의 삼차원 적층 방법{METHOD FOR THREE DIMENSIONAL STACKING OF SEMICONDUCTOR CHIP}[0001] METHOD FOR THREE DIMENSIONAL STACKING OF SEMICONDUCTOR CHIP [0002]

본 발명은, 반도체칩을 삼차원으로 적층하는 방법에 관한 것으로서, 구체적으로는 TSV(Through Silicon Via)를 이용한 반도체칩을 전도성 폴리머 접합물질로 접합시켜 적층하는 방법에 관한 것이다.
The present invention relates to a method of stacking semiconductor chips in a three-dimensional manner, and more particularly, to a method of stacking semiconductor chips using TSV (Through Silicon Via) with a conductive polymer bonding material.

현재, 최첨단 나노기술을 이용하는 반도체 분야에서는 소자의 미세화에 대한 한계로부터, strained Silicon, SiGe 과 같은 반도체 재료들의 연구 개발, 소자크기의 감소 등을 통한 2차원 방향으로의 트랜지스터 특성의 향상과 집적도를 높이려는 노력들이 있으나, 많은 비용이 들고, 특성을 검증하는 데 많은 시간이 소요될 뿐만 아니라 대량생산으로 가기까지에는 많은 투자가 필요로 하는 등의 어려움이 있다. 따라서, 3차원 접속 기술을 통해 칩의 집적도를 높이기 위한 연구가 진행되고 있으며, 현재 MCM(multi-chip-module)과 적층패키지 등은 휴대용 전자제품과 고성능제품 등에 적용되고 있다. Currently, in the field of semiconductors using state-of-the-art nanotechnology, from the limit of device miniaturization, research and development of semiconductor materials such as strained silicon and SiGe, improvement of transistor characteristics in two- There are many efforts, but it is costly, time-consuming to verify the characteristics, and requires a lot of investment until mass production. Accordingly, studies are being conducted to increase the degree of integration of chips through a three-dimensional connection technology, and currently multi-chip-module (MCM) and stacked packages are being applied to portable electronic products and high performance products.

이러한 3차원 접속 기술은 아직까지 고속, 고용량, 제조 공정, 및 저가격 등의 요구를 충족시키는데 한계점이 있다. 또한 소자의 집적도를 높이는 요구와 함께 다양한 디바이스들, 메모리, LIS 로직, RF, MEMS 또는 Sensor, 그리고 optical device등과 서로 다른 특성과 기능의 칩들을 하나의 마이크로시스템으로 제조하는 기술들도 요구되고 있으며, SoC(System on chip), SiP(System in Package)와 함께 3차원으로 칩 또는 웨이퍼를 적층하는 방법들도 기술적인 연구개발이 활발하게 진행되고 있다.Such a three-dimensional connection technology still has limitations in meeting high speed, high capacity, manufacturing process, and low cost. There is also a demand for technologies to manufacture chips with different characteristics and functions, such as various devices, memories, LIS logic, RF, MEMS or sensors, and optical devices, into a single micro system, Technological researches and developments have been actively carried out on methods of stacking chips or wafers in three dimensions with a system on chip (SoC) and a system in package (SiP).

3차원으로 칩 또는 웨이퍼를 적층하는 방법에 있어서, 실리콘 비아 관통기판(TSV)을 사용할 경우, 배선 거리를 크게 단축시킬 수 있기 때문에 소자의 고속화, 저소비전력화, 소형화 등의 측면에서 매우 큰 장점을 가진다. 또한, 매우 미세한 금속배선과 또한 다수의 금속 및 유전체 층을 형성할 수 있고, 기존의 반도체 공정장비를 그대로 사용할 수 있을 뿐만 아니라, 실리콘 자체의 열전도도 특성이 매우 우수하므로 이를 이용하여 마이크로 시스템의 열적인 특성도 향상시킬 수 있는 장점이 있어, TSV를 이용한 3차원 LSI 시장은 앞으로도 크게 확대될 전망이다. In the case of using a silicon via penetration substrate (TSV) in a method of laminating chips or wafers in three dimensions, since the wiring distance can be greatly shortened, it has a great advantage in terms of speeding up of devices, lower power consumption, . In addition, it is possible to form a very fine metal wiring and also a large number of metal and dielectric layers, and to use existing semiconductor processing equipment as it is, and to have excellent thermal conductivity characteristics of silicon itself, As a result, the 3D LSI market using TSV is expected to greatly expand in the future.

TSV의 적층 시, 칩 또는 웨이퍼의 전극 연결 부분이 온도 또는 시간의 경과에 따라 이종 물질 간의 팽창정도의 차이에 의하여 휘어져 접속 불량을 일으키는 원인이 되므로, 칩 또는 웨이퍼 전극 간의 신뢰성 있는 접속을 위한 노력이 이루어져왔다. When stacking the TSVs, the electrode connecting portions of the chips or wafers are bent due to the difference in degree of expansion between the different materials depending on the temperature or the elapse of time, thereby causing connection failure. Therefore, efforts for reliable connection between the chips or wafer electrodes .

이러한 문제점을 해결하기 위한 방법으로, 금속 솔더(Solder)를 사용하여 전극을 접합시키고 칩 또는 웨이퍼 간에 BCB 또는 SU-8등의 유전성 폴리머 물질을 채워 연결시키는데, 이는 유전성 폴리머 물질을 채우기 위한 부가적인 공정이 요구되며, 상기된 유전성 폴리머 물질의 특성상 도포시에 퍼짐성이 낮은 단점이 있다.
In order to solve this problem, a metal solder is used to bond the electrodes and a chip or a wafer is filled with a dielectric polymer material such as BCB or SU-8, which is an additional process for filling the dielectric polymer material And there is a disadvantage that the spreadability is low at the time of application due to the characteristics of the dielectric polymer material described above.

본 발명의 목적은, 반도체칩을 적층시키는 공정에 있어서, 폴리머 접합물질을 이용하여 TSV(Through Silicon Via)가 형성된 반도체칩을 언더필 충진 공정없이 적층시킬 수 있도록 하고, 적층 시 기계적·전기적으로 신뢰할 수 있는 접합 상태를 보장함과, 동시에 낮은 비용으로 양산 가능한 반도체칩의 삼차원 적층방법을 제공하는 것이다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device which can stack a semiconductor chip on which a TSV (Through Silicon Via) is formed by using a polymer bonding material without an underfill filling process in a process of laminating semiconductor chips, And to provide a three-dimensional stacking method of a semiconductor chip capable of mass production at low cost.

상기한 과제를 실현하기 위한 본 발명의 일 실시예와 관련된 반도체칩의 삼차원 적층 방법은, TSV(Through Silicon Via)를 이용한 칩 적층 방법에 있어서,A three-dimensional stacking method of a semiconductor chip according to an embodiment of the present invention for realizing the above-mentioned problems is a chip stacking method using a through silicon via (TSV)

TSV, 범프, 및 솔더가 형성된 제1 웨이퍼의 상단에 에폭시 수지의 폴리머 접합물질을 도포시키는 단계, 상기 제1 웨이퍼를 칩 단위로 절단하는 단계, 및 상기 칩을 전극이 구비된 제2 웨이퍼 상단에 일방향으로 반복 적층하는 단계를, 포함할 수 있다.Applying a polymeric bonding material of an epoxy resin to the top of a first wafer on which TSV, bumps, and solder are formed; cutting the first wafer in a chip unit; And repeating lamination in one direction.

상기 도포시키는 단계는, 열경화성수지, 열가소성수지, 및 경화제를 포함하는 상기 폴리머 접합물질을 반고체 겔 형태로 제조하는 단계, 및 상기 반고체 겔 형태의 폴리머 접합물질을 상기 제1 웨이퍼의 상단에 펼쳐 바르는 단계를, 포함할 수 있다.Wherein the step of applying comprises the steps of: preparing the polymeric bonding material comprising a thermosetting resin, a thermoplastic resin and a curing agent in the form of a semi-solid gel; and spreading the polymeric bonding material in the form of a semi-solid gel on top of the first wafer , ≪ / RTI >

상기 도포시키는 단계는, 열경화성수지, 열가소성수지, 및 경화제를 포함하는 상기 폴리머 접합물질을 반고체 필름 형태로 제조하는 단계, 및 상기 반고체 필름 형태의 폴리머 접합물질을 상기 제1 웨이퍼의 상단에 씌우는 단계를, 포함할 수 있다.Wherein the step of applying comprises the steps of making the polymeric bonding material comprising a thermosetting resin, a thermoplastic resin and a curing agent in the form of a semi-solid film, and covering the polymeric bonding material in the form of a semi-solid film onto the top of the first wafer , ≪ / RTI >

상기 적층하는 단계는, 상기 제2 웨이퍼의 전극에 상기 칩의 범프 및 솔더를 대향시키는 단계, 상기 제2 웨이퍼 및 상기 칩으로, 제1 온도와 압력을 가하여 상기 솔더를 녹여 상기 전극과 범프를 융착시키는 단계, 및 상기 전극과 범프를 융착시킨 후, 제2 온도와 압력을 가하여 폴리머 접합물질을 경화시키는 단계를, 포함할 수 있다.
Wherein the step of laminating includes the steps of: opposing the bumps and the solder of the chip to the electrode of the second wafer; melting the solder by applying a first temperature and pressure to the second wafer and the chip, And fusing the electrode and the bump, followed by applying a second temperature and pressure to cure the polymeric bonding material.

상기와 같이 구성되는 본 발명에 관련된 반도체칩의 삼차원 적층 방법에 따르면, 반도체칩을 적층시키는 공정에 있어서, 폴리머 접합물질을 이용하여 TSV(Through Silicon Via)가 형성된 반도체칩을 언더필 충진 공정없이 적층시킬 수 있도록 하고, 적층 시 기계적·전기적으로 신뢰할 수 있는 접합 상태를 보장함과, 동시에 낮은 비용으로 양산할 수 있게 한다.
According to the three-dimensional stacking method of a semiconductor chip according to the present invention having the above structure, in a process of stacking semiconductor chips, a semiconductor chip on which TSV (Through Silicon Via) is formed using a polymer bonding material is laminated without an underfill filling process Thereby ensuring a mechanically and electrically reliable bonding state at the time of lamination, and at the same time enabling mass production at low cost.

도 1은 본 발명의 반도체칩의 삼차원 적층 방법을 순서에 따라 그림으로 보여주기 위한 도면이다.
도 2는 도 1의 A 부분의 확대도이다.
도 3은 도 2의 B 부분이 형성되는 단계를 보여주기 위한 도면이다.
도 4는 칩과 웨이퍼의 전기적 연결을 확인하기 위하여, 반도체칩의 데이지체인 저항값 및 열류를 측정하여 나타낸 그래프이다.
도 5는 도 4의 각 시점에서 실제 접합 모습을 보여주기 위한 TEM 사진이다.
도 6은 온도에 따른 폴리머 접합물질의 점도값 및 반도체칩 열류의 변화를 나타낸 그래프이다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram illustrating a three-dimensional stacking method of a semiconductor chip according to the present invention in order. FIG.
2 is an enlarged view of a portion A in Fig.
FIG. 3 is a view showing a step in which part B of FIG. 2 is formed.
FIG. 4 is a graph showing the measurement of the daisy-chain resistance value and the heat flow of the semiconductor chip in order to confirm the electrical connection between the chip and the wafer.
FIG. 5 is a TEM photograph showing an actual bonding state at each point in FIG.
FIG. 6 is a graph showing a viscosity value of the polymer bonding material and a change in the semiconductor chip flow according to temperature.

이하, 본 발명의 바람직한 실시예에 따른 반도체칩의 삼차원 적층 방법에 대하여 첨부한 도면 및 사진을 참조하여 상세히 설명한다. 본 명세서에서는 서로 다른 실시예라도 동일·유사한 구성에 대해서는 동일·유사한 참조번호를 부여하고, 그 설명은 처음 설명으로 갈음한다.Hereinafter, a three-dimensional stacking method of a semiconductor chip according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings and photographs. In the present specification, the same or similar reference numerals are given to different embodiments in the same or similar configurations.

도 1은 본 발명의 반도체칩의 삼차원 적층 방법을 순서에 따라 그림으로 보여주기 위한 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram illustrating a three-dimensional stacking method of a semiconductor chip according to the present invention in order. FIG.

본 도면을 참조하면, TSV(Through Silicon Via; 웨이퍼 관통 비아; 111)를 이용한 칩 적층 방법에 있어서, 본 발명의 반도체칩의 삼차원 적층 방법은, TSV(111), 범프(112), 및 솔더(120)가 형성된 제1 웨이퍼(110)의 상단에 에폭시 수지의 폴리머 접합물질(10)을 도포시키는 단계, 상기 제1 웨이퍼(110)를 칩(100) 단위로 절단하는 단계, 및 상기 칩(100)을 전극(201)이 구비된 제2 웨이퍼(200) 상단에 일방향으로 반복 적층하는 단계를, 포함할 수 있다.3, the three-dimensional stacking method of a semiconductor chip of the present invention is a method of stacking a semiconductor chip using TSV (111), bump (112), and solder (111) Applying a polymeric bonding material 10 of an epoxy resin to the top of a first wafer 110 on which the first wafer 110 is formed, cutting the first wafer 110 into chips 100, ) May be repeatedly laminated on the upper end of the second wafer 200 provided with the electrode 201 in one direction.

제1 웨이퍼(110)는 전자회로 및 다수의 TSV(111)와 범프(112)가 형성되어 일정 간격으로 정렬되어 있다. 상기 범프(112)의 상단에는 금속물질의 솔더(120)가 더 형성된다. TSV(Through Silicon Via; 웨이퍼 관통 비아; 111)는 제1 웨이퍼(110)를 수직방향으로 관통시키는 홀에 구리, 은, 니켈 등의 금속 또는 탄소 성분의 전도성물질을 충진시켜, 제1 웨이퍼(110)의 상부와 하부를 전기적으로 직접 연결한다. 범프(112)는 제1 웨이퍼(110)의 상부 또는 하부에서 TSV(111)가 외부로 노출된 부분 중 적어도 한 부분에 연접형성되는데, 구체적으로는 범프(112)의 재질이 TSV(111)의 재질과 동종인 경우 TSV(111)를 외부로 돌출되도록 연장형성시고, 범프(112)의 재질이 TSV(111)의 재질과 이종인 경우 TSV(111)의 노출 부위에 외부로 돌출되도록 전도성 금속물질을 융착시켜 형성시킨다. 또한, 솔더(120)는 주석, 납 등을 포함하는 금속 또는 금속합금을 범프(112)의 상단에 형성시킨 것으로서, 일정 온도이상의 조건하에서 녹아 범프(112)를 주변의 전극(201)과 융착시킨다.The first wafer 110 has electronic circuits and a plurality of TSVs 111 and bumps 112 formed thereon and arranged at regular intervals. A solder 120 of a metal material is further formed on the upper surface of the bump 112. The TSV (Through Silicon Via) 111 is formed by filling a hole for vertically penetrating the first wafer 110 with a conductive material such as copper, silver, nickel, or a carbon material to form a first wafer 110 ) Are electrically connected directly to each other. The bump 112 is formed at least in part of at least one portion of the upper or lower portion of the first wafer 110 exposed to the outside of the TSV 111. Specifically, If the material of the bump 112 is different from that of the material of the TSV 111, the conductive metal material is fused so as to protrude to the exposed portion of the TSV 111, . The solder 120 is formed by forming a metal or a metal alloy including tin, lead, or the like on the upper surface of the bump 112, melting under a condition of a predetermined temperature or higher and fusing the bump 112 with the surrounding electrode 201 .

제1 웨이퍼(110)의 상단에는 에폭시 수지의 폴리머 접합물질(10)을 도포시킨다.(S10) 폴리머 접합물질(10)은 TSV(111)가 형성된 제1 웨이퍼(110)의 적층을 위한 전도성 접합물질(TCA; TSV Conductive Adhesive)로서, TSV(111), 범프(112), 및 솔더(120)를 포함하는 제1 웨이퍼(110) 상단 전면에 도포된다. 또한, 폴리머 접합물질(10)은 열경화성수지, 열가소성수지, 및 경화제를 포함하도록 제조되는데, 반고체 겔 형태 또는 반고체 필름 형태로 제조되는 것이 모두 가능하다.The polymer bonding material 10 of the epoxy resin is applied to the upper end of the first wafer 110. S10 The polymer bonding material 10 is a conductive bonding material for laminating the first wafer 110 on which the TSV 111 is formed Is applied over the entire top surface of the first wafer 110 including the TSV 111, the bump 112 and the solder 120 as a material (TCA; TSV Conductive Adhesive). In addition, the polymeric bonding material 10 is made to include a thermosetting resin, a thermoplastic resin, and a curing agent, both of which are manufactured in the form of a semi-solid gel or a semi-solid film.

반고체 형태의 폴리머 접합물질(10)은 제1 웨이퍼(110) 상단에 펼쳐 발림으로서, 제1 웨이퍼(110)를 도포시키게 된다. 또는, 필름 형태의 폴리머 접합물질(10)은 제1 웨이퍼(110) 상단에 덮여 씌워짐으로서, 제1 웨이퍼(110)를 도포시키게 된다. 특징적으로는, 필름 형태의 폴리머 접합물질(10)이 반도체칩을 제조 공정에 적용하거나 보관하기에 용이한 장점이 있다. The polymeric bonding material 10 in a semi-solid form spreads on the top of the first wafer 110 to apply the first wafer 110 as a spread. Alternatively, the polymeric bonding material 10 in the form of a film is covered on the top of the first wafer 110 to apply the first wafer 110. Characteristically, there is an advantage that the polymeric bonding material 10 in the form of a film is easy to apply or store the semiconductor chip in the manufacturing process.

제1 웨이퍼(110)는 칩(100) 단위로 절단된다.(S20) 칩(100)은 상기 제1 웨이퍼(110)를 적어도 하나 이상의 TSV(111) 및 범프(112)를 포함하는 일정 크기 및 패턴으로 절단한 것으로서, 반도체칩의 기본 구성요소라 할 수 있다.The first wafer 110 is cut in units of chips 100. S20 The chip 100 has a predetermined size including at least one TSV 111 and bumps 112, Pattern, which is a basic constituent element of a semiconductor chip.

전술된 폴리머 접합물질(10)을 도포하는 단계(S10)와 제1 웨이퍼(110)를 칩(100) 단위로 절단하는 단계(S20)는 경우에 따라, 역순으로 진행될 수도 있다.The step S10 of applying the polymeric bonding material 10 and the step S20 of cutting the first wafer 110 in units of chips 100 may be performed in the reverse order.

제1 웨이퍼(110)를 절단하여 만든 칩(100)은 전극(201)이 구비된 제2 웨이퍼(200) 상단에 적층시키는데, 적층은 일단으로만 이루어지는 것이 아니라 일방향으로 반복 적층되어 삼차원 적층이 이루어진다.(S30) 구체적으로는, 도 2에 도시된 바와 같이, 제2 웨이퍼(200)의 전극(201)과 칩(100)의 범프(112)를 솔더(120)로 접합시켜 제2 웨이퍼(200)와 칩(100)을 전기적으로 연결시키고, 그 사이의 공간에 충진된 폴리머 접합물질(10)은 제2 웨이퍼(200)와 칩(100)을 물리적으로 연결시킨다. 폴리머 접합물질(10)은 칩(100)을 적층하는 공정의 최종단계에서 반고체 또는 필름 형태에서 고체 상태로 경화되는데, 이 때 경화된 폴리머 접합물질(10)에는 탄력성이 있어서 제2 웨이퍼(200)와 칩(100)이 외부의 스트레스에 의하여 어느 정도의 뒤틀림 등의 발생되더라도 서로 어긋나는 것을 방지하여 신뢰성 있는 기계적인 접합을 확보할 수 있도록 한다.The chip 100 formed by cutting the first wafer 110 is laminated on the upper side of the second wafer 200 provided with the electrode 201. The lamination is not made only one step but is repeatedly laminated in one direction to form a three- 2, the electrodes 201 of the second wafer 200 and the bumps 112 of the chip 100 are bonded by the solder 120 to form the second wafer 200 ) And the chip 100 are electrically connected to each other, and the polymer bonding material 10 filled in the space between them electrically connects the second wafer 200 and the chip 100. The polymeric bonding material 10 is cured to a solid state in a semi-solid or film form at the final stage of the process of laminating the chip 100, wherein the cured polymeric bonding material 10 has elasticity, And the chip 100 are prevented from deviating from each other even if some degree of distortion occurs due to external stress, thereby ensuring reliable mechanical bonding.

도 3은 제2 웨이퍼(200)에 칩(100)을 적층시키는 단계(S30)를 보여주기 위한 도면이다.3 is a view showing a step (S30) of laminating a chip 100 on a second wafer 200. As shown in FIG.

본 도면을 참조하면, 적층하는 단계(S30)는 제2 웨이퍼(200)에 형성된 전극(201)에 칩(100)의 범프(112) 및 솔더(120)를 대향시키는 단계(도 3(a)), 제2 웨이퍼(200) 및 칩(100)으로 제1 온도와 압력을 가하여 솔더(120)를 녹여 전극(201)과 범프(112)를 융착시키는 단계(도 3(b)), 및 전극(201)과 범프(112)를 융착시킨 후, 제2 온도와 압력을 가하여 폴리머 접합물질(10)을 경화시키는 단계(도 3(c))를, 포함할 수 있다. 상기 제1 온도와 압력 및 상기 제2 온도와 압력은 같은 조건으로 설정되는 것이 일반적이나, 경우에 따라, 상기 제1 온도와 압력 및 상기 제2 온도와 압력이 서로 달리 설정되는 것 또한 가능하다. 또는, 상기 제1 온도와 압력 및 상기 제2 온도와 압력의 설정이 순차적으로 이루어지는 것이 아니라, 온도와 압력을 공정 초기에 설정하고 상기 제1 온도와 압력 및 상기 제2 온도와 압력이 같도록 유지하여 원스텝 공정으로 제조하는 것 또한 가능하다.3 (a)), the step (S30) of stacking is performed by opposing the bumps 112 of the chip 100 and the solder 120 to the electrode 201 formed on the second wafer 200 (FIG. 3 (b)) of melting the solder 120 by applying a first temperature and pressure to the first wafer 200, the second wafer 200 and the chip 100 to fuse the electrode 201 and the bump 112, (Fig. 3 (c)) of fusing the polymer bonding material 10 by applying a second temperature and pressure after fusing the first electrode 201 and the bump 112. It is common that the first temperature and the pressure and the second temperature and the pressure are set to the same conditions, but it is also possible that the first temperature and the pressure and the second temperature and the pressure are set to be different from each other in some cases. Alternatively, the setting of the first temperature and the pressure, and the setting of the second temperature and the pressure are not sequentially performed, but the temperature and the pressure are set at the beginning of the process, and the first temperature and the pressure and the second temperature and the pressure are kept the same It is also possible to produce by a one-step process.

제2 웨이퍼(200)에 칩(100)을 대향 시킬 때, 전극(201), 솔더(120), 및 범프(112)가 정렬되도록 한다. 또한, 솔더(120) 및 범프(112)를 포함하는 칩(100)의 전면에는 폴리머 접합물질(10)이 전체적으로 도포 되어있다. The electrode 201, the solder 120, and the bump 112 are aligned when the chip 100 is opposed to the second wafer 200. The polymer bonding material 10 is entirely coated on the front surface of the chip 100 including the solder 120 and the bumps 112.

이후, 제2 웨이퍼(200) 및 칩(100)으로, 제1 온도와 압력이 가하여질 때, 폴리머 접합물질(10)은 점도가 낮아져, 전극(201)과 범프(112) 및 솔더(120)가 점차 가까워지면서 그 사이의 폴리머 접합물질(10)이 주변으로 유동되어 흘러나오고, 솔더(120)는 가열되어 전극(201)과 범프(112)를 융착시키게 된다. 제1 온도와 압력은 솔더(120)의 종류 또는 폴리머 접합물질(10)의 조성 상태에 따라 다르게 설정되는데, 특징적으로는 솔더(120)를 충분히 가열시키고 폴리머 접합물질(10)의 점도를 낮추는 시점의 온도 및 압력을 기준으로 하며, 도 6의 실험값을 참조한다.The polymeric bonding material 10 is then lowered in viscosity to the electrode 201 and the bump 112 and the solder 120 when the first temperature and pressure are applied to the second wafer 200 and the chip 100, And the solder 120 is heated to fuse the electrode 201 and the bump 112. In this case, the electrode 201 and the bump 112 are melted. The first temperature and pressure are set differently depending on the kind of the solder 120 or the composition state of the polymer bonding material 10 and is characterized in that the solder 120 is sufficiently heated and the viscosity of the polymer bonding material 10 is lowered , And reference is made to the experimental value of FIG.

이후, 제2 온도 및 압력이 가하여지면, 점도가 낮아져 있던 폴리머 접합물질(10)이 고온 하에서 점차 경화되면서 점도가 다시 높아져, 제2 웨이퍼(200)와 칩(100)의 연결을 위한 접합력이 확보된다. 또한, 폴리머 접합물질(10)은 경화 후에도 어느 정도의 탄력성이 있어 제2 웨이퍼(200)와 칩(100)의 신뢰성 있는 기계적인 접합을 유지할 수 있다. Thereafter, when the second temperature and pressure are applied, the polymer bonding material 10 having a lower viscosity is gradually cured at a high temperature, and the viscosity of the polymer bonding material 10 is increased again to secure a bonding force for connection between the second wafer 200 and the chip 100 do. In addition, the polymeric bonding material 10 can maintain a certain degree of elasticity even after curing, thereby maintaining a reliable mechanical bonding between the second wafer 200 and the chip 100.

제2 웨이퍼(200)와 칩(100)의 적층 및 접합 모습에 대하여 구체적으로 전술된 내용은, 웨이퍼(200)와 칩(100)의 연결 뿐만아니라 칩(100)과 칩(100)의 연결에도 적용될 수 있으며, 이 때의 전극은 칩(100)의 일면에 형성시키고 또 다른 칩(100)의 범프(112) 및 솔더(120)가 형성된 면을 대응시켜 칩(100)과 칩(100)을 폴리머 접합물질(10)로 접합시키는 것이 가능하다. The details of the lamination and bonding of the second wafer 200 and the chip 100 are not limited to the connection between the wafer 200 and the chip 100 as well as the connection between the chip 100 and the chip 100 The electrode at this time is formed on one side of the chip 100 and the bumps 112 of the another chip 100 and the side on which the solder 120 is formed are made to correspond to each other so that the chip 100 and the chip 100 It is possible to bond with the polymer bonding material 10.

도 4는 칩(100)과 제2 웨이퍼(200)의 전기적 연결을 확인하기 위하여, 반도체칩의 데이지체인 저항값 및 열류를 측정하여 나타낸 그래프이고, 도 5는 도 4의 각 시점에서 실제 접합 모습을 보여주기 위한 SEM 사진이다. 데이지체인 저항값은 16.32MPa의 압력 조건에서 40~250℃의 온도범위에 걸쳐 측정하였다. 열류는 시차주사열량계(Differential Scanning Calorimetry,DSC)의 승온 시 열류를 측정한 값이다.4 is a graph showing the measurement of the daisy-chain resistance value and the heat flow of the semiconductor chip in order to confirm the electrical connection between the chip 100 and the second wafer 200. FIG. 5 is a graph showing the actual bonding state SEM photographs are shown. Daisy chain resistance values were measured over a temperature range of 40 ~ 250 ℃ under a pressure of 16.32MPa. The heat flow is a value obtained by measuring the heat flow of the differential scanning calorimetry (DSC) at the time of heating.

도 4 및 도 5를 참조하면, 저항값은 제2 웨이퍼(200)의 전극(201)과 칩(100)의 솔더(120)가 접촉되기 전(도 5-a)에는 측정되지 않다가, 전극(201)과 솔더(120)가 접촉되는 순간(도 5-b) 측정되기 시작하고, 이후 솔더(120)가 녹고(도 5-c), 전극(201)과 범프(112)가 융착되는 시점(도 5-d)까지 큰 폭의 변화가 발생되지 않음을 확인할 수 있다. 열류는 급감 후 회복되는 시점(P)이 있는데, 이 시점(P)에서 열류가 급감되는 것은 제2 웨이퍼(200)와 칩(100) 사이에 충진된 폴리머 접합물질(10)의 경화가 일어나면서 열을 방출하기 때문이고, 다시 열류가 회복되는 것은 폴리머 접합물질(10)의 경화가 완료되면서 더이상의 열이 방출되지 않아 열류가 일정해진 것으로 해석할 수 있다.4 and 5, the resistance value is not measured before the electrode 201 of the second wafer 200 and the solder 120 of the chip 100 are in contact (FIG. 5-a) The solder 120 is melted (FIG. 5C), and the electrode 201 and the bump 112 are fused to each other at a point of time when the electrode 201 and the solder 120 contact each other (Fig. 5-d). The heat flow is rapidly reduced at the point P when the polymer bonding material 10 filled in the gap between the second wafer 200 and the chip 100 is hardened The reason for the recovery of the heat flow is that the heat of the polymer bonding material 10 is not released any more as the curing of the polymer bonding material 10 is completed.

도 6은 온도에 따른 폴리머 접합물질(10)의 점도값 및 반도체칩 열류의 변화를 나타낸 그래프이다. 점도값 및 열류는 40~250℃의 온도범위에 걸쳐 측정하였으며, 열류는 시차주사열량계(Differential Scanning Calorimetry,DSC)의 승온 시 열류를 측정한 값이다.FIG. 6 is a graph showing the viscosity value of the polymer bonding material 10 and the change of the semiconductor chip flow according to the temperature. The viscosity and the heat flow were measured over a temperature range of 40 to 250 ° C, and the heat flow was a measure of the heat flow during the heating of the differential scanning calorimetry (DSC).

본 그래프를 참조하면, 온도가 상승되면서 열류가 급감하는 것은 폴리머 접합물질(10)이 경화되면서 나오는 발열에 의한 것이며, 열류가 급감하는 시점(P)에서 폴리머 접합물질(10)의 경화(Area 1)가 이루어진다.Referring to the graph of FIG. 1, it is seen that the heat flow is reduced rapidly as the temperature rises due to the heat generated when the polymer bonding material 10 is cured and the curing of the polymer bonding material 10 ).

상기와 같이 구성되는 본 발명에 관련된 반도체칩의 삼차원 적층 방법에 따르면, 반도체칩을 적층시키는 공정에 있어서, 폴리머 접합물질을 이용하여 TSV(Through Silicon Via)가 형성된 반도체칩을 언더필 충진 공정없이 적층시킬 수 있도록 하고, 적층 시 기계적·전기적으로 신뢰할 수 있는 접합 상태를 보장함과, 동시에 낮은 비용으로 양산할 수 있게 한다.According to the three-dimensional stacking method of a semiconductor chip according to the present invention having the above structure, in a process of stacking semiconductor chips, a semiconductor chip on which TSV (Through Silicon Via) is formed using a polymer bonding material is laminated without an underfill filling process Thereby ensuring a mechanically and electrically reliable bonding state at the time of lamination, and at the same time enabling mass production at low cost.

상기와 같은 반도체칩의 삼차원 적층 방법은 위에서 설명된 실시예들의 구성과 작동 방식에 한정되는 것이 아니다. 상기 실시예들은 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 다양한 변형이 이루어질 수 있도록 구성될 수도 있다.
The above-described three-dimensional stacking method of the semiconductor chip is not limited to the configuration and the operation method of the embodiments described above. The embodiments may be configured so that all or some of the embodiments may be selectively combined so that various modifications may be made.

10: 폴리머 접합물질 100: 칩
110: 제1 웨이퍼 111: TSV
112: 범프 120: 솔더
200: 제2 웨이퍼 201: 전극10: Polymer bonding material 100: Chip
110: first wafer 111: TSV
112: Bump 120: Solder
200: second wafer 201: electrode

Claims (4)

TSV(Through Silicon Via)를 이용한 칩 적층 방법에 있어서,
TSV, 범프, 및 솔더가 형성된 제1 웨이퍼의 상단에 에폭시 수지의 폴리머 접합물질을 도포시키는 단계;
상기 제1 웨이퍼를 칩 단위로 절단하는 단계; 및
상기 칩을 전극이 구비된 제2 웨이퍼 상단에 일방향으로 반복 적층하는 단계;를 포함하며,
상기 솔더는, 상기 TSV의 재질과 동종인 경우 상기 TSV를 외부로 돌출되도록 연장형성시키고, 상기 TSV의 재질과 이종인 경우 상기 TSV의 노출 부위에 외부로 돌출되도록 전도성 금속물질을 융착시켜 형성하며,
상기 적층하는 단계는,
상기 제2 웨이퍼의 전극에 상기 칩의 범프 및 솔더를 정렬되도록 대향시키는 단계;
상기 제2 웨이퍼 및 상기 칩으로, 제1 온도와 압력을 가하여 상기 솔더를 녹여 상기 전극과 범프를 융착시키되, 상기 제1온도 및 압력이 가하여질 때 상기 폴리머 접합물질의 점도를 낮아져, 상기 전극, 범프 및 솔더가 점차 가까워지면서 그 사이의 상기 폴리머 접합물질이 주변으로 유동되어 흘러나오고 상기 솔더는 가열되어 상기 전극 및 범프를 융착시키는 단계; 및
상기 전극 및 범프를 융착시킨 후, 제2 온도와 압력을 가하여 상기 폴리머 접합물질을 경화시키는 단계;를 포함하는, 반도체칩의 삼차원 적층 방법.
In a chip stacking method using a through silicon via (TSV)
Applying a polymeric bonding material of epoxy resin to the top of the first wafer on which TSV, bumps, and solder are formed;
Cutting the first wafer into chips; And
And repeatedly stacking the chip in one direction on an upper end of a second wafer having electrodes,
The solder is formed by extending the TSV so as to protrude outward when the material is the same as the material of the TSV, and when the material is different from the material of the TSV, the solder is formed by fusing a conductive metal material so as to protrude to the exposed portion of the TSV,
Wherein the step of stacking comprises:
Facing the electrodes of the second wafer so that the bumps and solder of the chips are aligned;
Applying a first temperature and a pressure to the second wafer and the chip to melt the solder to fuse the electrode and the bump, and lowering the viscosity of the polymer bonding material when the first temperature and the pressure are applied, The bump and the solder gradually approach each other so that the polymeric bonding material flows between and flows around and the solder is heated to fuse the electrode and the bump; And
And fusing the electrode and the bump, and then applying a second temperature and pressure to cure the polymer bonding material.
청구항 1에 있어서,
상기 도포시키는 단계는,
열경화성수지, 열가소성수지, 및 경화제를 포함하는 상기 폴리머 접합물질을 반고체 겔 형태로 제조하는 단계; 및
상기 반고체 겔 형태의 폴리머 접합물질을 상기 제1 웨이퍼의 상단에 펼쳐 바르는 단계;를 포함하는, 반도체칩의 삼차원 적층 방법.
The method according to claim 1,
Wherein the applying step comprises:
Preparing a polymeric bonding material comprising a thermosetting resin, a thermoplastic resin, and a curing agent in the form of a semi-solid gel; And
And spreading the polymeric bonding material in the form of a semi-solid gel onto the top of the first wafer.
청구항 1에 있어서,
상기 도포시키는 단계는,
열경화성수지, 열가소성수지, 및 경화제를 포함하는 상기 폴리머 접합물질을 반고체 필름 형태로 제조하는 단계; 및
상기 반고체 필름 형태의 폴리머 접합물질을 상기 제1 웨이퍼의 상단에 씌우는 단계;를 포함하는, 반도체칩의 삼차원 적층 방법.
The method according to claim 1,
Wherein the applying step comprises:
Preparing a polymeric bonding material comprising a thermosetting resin, a thermoplastic resin, and a curing agent in the form of a semi-solid film; And
And placing a polymeric bonding material in the form of a semi-solid film over the top of the first wafer.
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