KR101623546B1 - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 복수의 도전 패턴들을 포함하는 적층 구조체, 적층 구조체를 관통하는 활성 기둥 및 활성 기둥과 도전 패턴들 사이에 개재되는 정보 저장 패턴들을 포함하되, 활성 기둥은 적층 구조체를 관통하는 수직 반도체 패턴 및 수직 반도체 패턴과 다른 결정 구조를 가지면서 수직 반도체 패턴과 정보저장 패턴들 사이에 개재되는 돌출 반도체 패턴들을 포함한다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three dimensional semiconductor device and method for manufacturing the same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성이 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 복수의 도전 패턴들을 포함하는 적층 구조체, 적층 구조체를 관통하는 활성 기둥 및 활성 기둥과 도전 패턴들 사이에 개재되는 정보 저장 패턴들을 포함하되, 활성 기둥은 적층 구조체를 관통하는 수직 반도체 패턴 및 수직 반도체 패턴과 다른 결정 구조를 가지면서 수직 반도체 패턴과 정보저장 패턴들 사이에 개재되는 돌출 반도체 패턴들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 번갈아 적층된 복수 개의 제 1 및 제 2 물질막들을 포함하는 박막 구조체를 형성하고, 박막 구조체를 관통하여 기판을 노출시키는 제 1 관통 영역을 형성하고, 제 1 관통 영역에 노출된 제 1 물질막들의 측벽들을 리세스시켜 제 2 물질막들 사이에 리세스 영역들을 형성하고, 리세스 영역들에 예비 반도체 패턴들을 각각 국소적으로 형성하고, 제 1 관통 영역에 노출된 예비 반도체 패턴들을 재결정화하여 제 1 반도체 패턴들을 형성하고, 제 1 관통 영역 내에 제 1 반도체 패턴들과 접촉하면서 기판에 접속되는 제 2 반도체 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따르면, 3차원 구조의 반도체 메모리 장치에서, 모오스 트랜지스터들의 채널 영역으로 이용되는 반도체 패턴의 일 부분들의 결정성이 향상될 수 있다. 구체적으로, 적층된 도전 패턴들과 인접하는 반도체 패턴의 일부분들에 직접 레이저를 조사하여 재결정화함으로써, 채널 영역이 형성되는 반도체 패턴의 일부부들에서 그레인 크기가 증가될 수 있다. 이에 따라, 채널 영역에서 그레인 바운더리가 감소되어, 3차원 반도체 메모리 장치의 동작시 전하 이동도가 향상될 수 있다.
따라서, 3차원 반도체 메모리 장치에서, 메모리 셀들로부터 데이터의 읽기 또는 쓰기 동작시 동작 속도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 3 내지 도 6은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 2의 A 부분을 확대한 도면이다.
도 7 내지 도 13은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14 및 도 17은 도 6에 도시된 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 19 내지 도 24는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 18의 A 부분을 확대한 도면이다.
도 25 내지 도 35는 본 발명의 제 2 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 36내지 도 43은 도 24 도시된 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 44는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 45는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 46은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다. 도 2는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 3 내지 도 6은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 2의 A 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL0-GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL0-GSL2)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 기판으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 활성 기둥(AP)을 포함할 수 있다. 반도체 패턴(200)은 접지 선택 라인(GSL0-GSL2) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 반도체 패턴 사이에는 정보 저장막이 배치될 수 있다. 일 실시예에 따르면, 정보 저장막은 전하저장막일 수 있다. 예를 들면, 정보 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인(GSL0-GSL2)과 반도체 패턴 사이 또는 스트링 선택 라인들(SSL)과 반도체 패턴(200) 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 반도체 패턴을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 패턴은, 접지 선택 라인(GSL0-GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)는 접지 선택 라인(GSL0-GSL2), 워드라인들 및 스트링 선택 라인들(SSL)으로부터의 프린징 전계(fringing field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2 및 도 3 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 구조에 대해 보다 상세히 설명한다.
도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 기판(100) 상에 층간 절연 패턴들(111~119) 및 게이트 도전 패턴들(121~128)이 교대로 반복되어 적층된 박막 구조체(130)와, 박막 구조체(130)를 관통하여 기판(100)에 접속되는 활성 기둥(AP; active pillar)을 포함한다. 또한, 활성 기둥(AP)과 게이트 도전 패턴들(121~128) 사이에는 정보저장패턴(150)이 개재될 수 있다. 또한, 복수 개의 활성 기둥(AP)들 상에는 비트 라인들(185)이 배치된다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 일 실시예에 따르면, 기판(100)은 단결정 구조의 반도체막일 수 있으며, 공통 소오스 라인으로서 불순물 영역을 포함할 수 있다. 이 경우, 기판(100)과 공통 소오스 라인으로 사용되는 불순물 영역은 서로 다른 도전형을 가질 수 있다.
박막 구조체(130)에서, 최상층 및 최하층의 게이트 도전 패턴들(121, 122, 127, 128)은 도 1에서 설명한 스트링 및 접지 선택 라인들(SSL, GSL)로 이용되며, 나머지 게이트 도전 패턴들(123~126)은 도 1에서 설명한 워드 라인들(WL0~WL3)로 이용된다. 다른 실시예에 따르면, 박막 구조체(130)를 구성하는 모든 게이트 도전 패턴들(121~128)은 메모리 셀들의 게이트 전극들로 이용될 수도 있다.
하부에 위치하는 게이트 도전 패턴들(121, 122)은 평판(plate) 형태 또는 서로 분리된 라인 형태로 형성될 수 있다. 상부에 위치하는 게이트 도전 패턴들(127, 128)은 서로 분리된 라인 형태로 형성될 수 있으며, 비트 라인(185)을 가로지를 수 있다. 또한, 메모리 셀의 게이트 전극들로 이용되는 게이트 도전 패턴들(123~126)은 평판(plate) 형태 또는 서로 분리된 라인 형태로 형성될 수 있다. 또한, 동일한 층에 배치된 워드 라인들에는 동일한 전압이 인가될 수 있으며, 다른 층에 배치된 워드 라인들은 전기적으로 분리될 수 있다. 한편, 접지 또는 스트링 선택 라인(GSL 또는 SSL)으로 사용되는 도전 패턴들(121, 122, 127, 128)은 연속적으로 적층된 2개 이상의 도전 라인들로 구성될 수도 있다. 또한, 접지 또는 스트링 선택 라인(GSL 또는 SSL)으로 사용되는 게이트 도전 패턴들은, 워드 라인들(WL0~WL3)로 사용되는 게이트 도전 패턴들(123~126)보다 두꺼울 수 있다.
게이트 도전 패턴들(121~128)은 도전성 물질들 중의 적어도 하나일 수 있다. 예를 들면, 게이트 도전 패턴들(121~128)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
도 3 내지 도 6을 참조하면, 박막 구조체(130)에서 수평적으로 이격된 게이트 도전 패턴들(121~128) 사이에는 리세스 영역들(a)이 정의될 수 있다. 리세스 영역(a)은 수직적으로 인접한 층간 절연 패턴들(111~119)과 이들 사이의 게이트 도전 패턴들(121~128)에 의해 정의될 수 있다. 또한, 박막 구조체(130)에는 수평적으로 이격된 층간 절연 패턴들(111~119) 사이에 관통 영역(b)이 정의될 수 있다.
활성 기둥(AP)은 박막 구조체(130)를 관통하여 기판(100)에 접속될 수 있다. 활성 기둥(AP)은 기판(100)의 상부에 삽입된 구조를 갖거나, 기판(100)의 상면과 직접 접촉될 수 있다. 활성 기둥(AP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 활성 기둥(AP)은 비정질 반도체, 단결정 반도체 및 다결정 반도체 중 적어도 어느 하나를 포함할 수 있다. 일 실시예에 따르면, 활성 기둥(AP)은 도핑되지 않은 상태의 반도체(intrinsic semiconductor)일 수도 있다. 다른 실시예에 따르면, 활성 기둥(AP)은 그것이 접촉하는 기판(100)과 동일한 도전형을 갖도록 형성됨으로써, 활성 기둥(AP)과 기판(100)은 전기적으로 연결될 수 있다.
일 실시예에 따르면, 활성 기둥(AP)은, 층간 절연 패턴들(111~119) 사이에 국소적으로 형성되어 게이트 도전 패턴들(121~128)의 측벽들과 인접한 복수의 제 1 반도체 패턴(162)들과, 복수의 제 1 반도체 패턴들(162)과 접촉하면서 박막 구조체(130)를 관통하는 제 2 반도체 패턴(165)을 포함한다. 활성 기둥(AP)의 제 1 반도체 패턴(162)은 박막 구조체(130)에 정의된 리세스 영역(a) 내에 형성되며, 반도체막의 제 2 반도체 패턴(165)은 박막 구조체(130)에 정의된 관통 영역(b) 내에 형성될 수 있다.
구체적으로, 제 1 반도체 패턴(162)들은 제 2 반도체 패턴(165)의 일 측벽으로부터 제 2 반도체 패턴(165)의 길이 방향에 대해 수직한 방향으로 연장될 수 있다. 그리고, 제 1 반도체 패턴(162)들은 수직적으로 인접한 층간 절연 패턴들(111~119) 사이에 형성되며, 각각의 제 1 반도체 패턴(162)들은 제 2 반도체 패턴(165)의 둘레를 감싸는 링(ring) 형태를 가질 수 있다. 이에 따라, 게이트 도전 패턴과 인접한 활성 기둥(AP)에서의 수평적 폭은, 층간 절연 패턴과 인접한 활성 기둥(AP)에서의 수평적 폭보다 넓을 수 있다.
또한, 제 2 반도체 패턴(165)은 기판(100)에 대해 수직한 기둥 모양, 중공의 실린더 모양(hollow cylindrical shape) 또는 컵(cup) 모양일 수 있으며, 중공의 실린더 모양을 갖는 제 2 반도체 패턴(165)의 내부에는 매립 절연 패턴(170)이 채워질 수 있다. 또한, 활성 기둥(AP)의 제 2 반도체 패턴(165)은 비트 라인(185)과 연결되는 영역에서, 활성 기둥(AP)의 도전형과 다른 도전형을 갖는 불순물 영역(D)을 더 포함할 수 있다.
활성 기둥(AP)에서 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165)은 결정 구조가 서로 다를 수 있다. 예를 들어, 제 1 반도체 패턴(162)은 단결정 구조를 가질 수 있으며, 제 2 반도체 패턴(165)은 다결정 구조를 가질 수 있다. 또한, 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165)이 다결정 구조를 가지되, 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165)에서 평균 그레인 크기가 서로 다를 수 있다. 예를 들어, 제 2 반도체 패턴(165)에서 보다 제 1 반도체 패턴(162)에서 평균 그레인 크기가 더 클 수 있다.
이와 같은 구조의 활성 기둥(AP)은, 게이트 도전 패턴(121~128)과 용량적으로 결합(capacitively coupled)함으로써, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 게이트 도전 패턴(121~128)에 인가되는 전압은 이에 인접하는 활성 기둥(AP)의 전위를 가변적으로 제어할 수 있으며, 활성 기둥(AP)은 게이트 도전 패턴(121~128)에 인가되는 전압에 따라 반전(inversion)될 수 있다. 따라서, 비트 라인(185)과 공통 소오스 라인(도1의 CSL) 사이의 전기적 연결은 게이트 도전 패턴들(121~128)에 인가되는 전압에 의해 제어될 수 있다.
상세하게, 도 3을 참조하면, 게이트 도전 패턴(121~128)에 소정 전압이 인가될 때, 게이트 도전 패턴(121~128)과 인접한 활성 기둥(AP)의 제 1 반도체 패턴(162)에 반전 영역이 형성될 수 있으며, 반전 영역은 게이트 도전 패턴으로부터의 프린징 전계(fringing field)에 의해 게이트 도전 패턴들(121~128) 사이의 제 2 반도체 패턴(165) 표면으로 연장될 수 있다. 즉, 적층된 게이트 도전 패턴들(121~128)에 소정 전압이 인가되면, 각각의 게이트 도전 패턴들(121~128)로부터의 프린징 전계에 의해 형성되는 반전 영역들이 중첩되어 활성 기둥(AP)의 표면 부분을 따라 반전 영역들이 형성될 수 있다. 또한, 활성 기둥(AP)은 제 2 반도체 패턴(165)으로부터 돌출된 제 1 반도체 패턴(162)들을 가지므로, 반도체 메모리 장치의 동작시 반전 영역들은 제 1 반도체 패턴(162)의 표면 부분과, 제 1 반도체 패턴(162)들 사이의 제 2 반도체 패턴(165) 표면에 형성될 수 있다. 이에 따라, 공통 소오스 라인에서 비트 라인(185)으로 전하들이 이동할 때 전하들은 제 1 반도체 패턴(162) 표면 부분으로 우회하여 제 2 반도체 패턴(165)을 이동할 수 있다.
이 실시예에 따른 메모리 반도체 장치의 셀 스트링은, 도 1에 도시된 것처럼, 직렬로 연결된 메모리 셀 트랜지스터들로 구성된 것으로 이해될 수도 있다. 이때, 게이트 도전 패턴들(121~128)은 메모리 셀 트랜지스터의 게이트 전극으로 기능하고, 프린징 전계에 의해 중첩되는 반전 영역들은 소오스 및 드레인 전극으로 기능한다. 또한, 게이트 도전 패턴들(121~128)과 인접하게 형성되는 반전 영역은 메모리 셀 트랜지스터의 채널 영역으로 기능한다. 활성 기둥(AP)의 표면 부분에 반전 영역이 형성됨에 따라, 공통 소오스 라인(도 1의 CSL)에서 비트 라인(185)으로 전하들이 이동할 수 있다. 이를 위해, 적층된 게이트 도전 패턴들(121~128) 간의 간격은 게이트 도전 패턴(121~128)에 인가되는 전압에 의해 형성된 반전 영역의 최대 길이보다 짧을 수 있다. 제 2 반도체 패턴(165)의 일측벽으로부터 돌출된 제 1 반도체 패턴(162)의 두께는, 메모리 셀들의 전기적 연결을 위해, 제 1 반도체 패턴(162)에 생성될 채널 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 사이즈보다 작을 수 있다. 또한, 제 1 반도체 패턴(162)의 두께는, 적어도 정보 저장 패턴(150)의 두께보다 클 수 있다. 또한, 제 1 반도체 패턴(162)의 두께는, 게이트 도전 패턴들(121~128)에 소정 전압이 인가될 때 발생하는 프린징 전계에 의해 반전 영역이 층간 절연 패턴들(111~119)과 인접한 제 2 반도체 패턴(165)의 표면 부분으로 연장될 수 있도록 조절된다.
제 2 반도체 패턴(165)의 두께는, 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 제 2 반도체 패턴(165)의 두께가 제 2 반도체 패턴(165) 에 생성될 공핍 영역의 폭과 실질적으로 동일한 경우, 3차원 반도체 메모리 장치의 동작시 제 2 반도체 패턴(165)이 완전 공핍될 수 있다.
한편, 반전 영역이 형성되는 활성 기둥(AP)은 다결정(polycrystalline) 구조의 반도체 물질로 형성될 수 있으며, 활성 기둥(AP)이 다결정 구조를 갖는 경우 활성 기둥(AP) 내에 다수의 그레인들(grains)이 존재할 수 있다. 그리고, 다수의 그레인들에 의해 많은 그레인 바운더리(grain boundary)가 활성 기둥(AP) 내에 존재할 수 있으며, 그레인 바운더리는 반도체 메모리 장치의 동작시 전하들의 이동을 방해할 수 있다. 따라서, 활성 기둥 내 그레인 바운더리를 감소시켜, 전하의 이동도를 향상시킨다.
또한, 활성 기둥(AP)이 화학기상증착 기술을 사용하여 형성된 폴리실리콘막으로 형성되는 경우, 그레인들의 크기가 불균일하여 활성 기둥(AP) 내에서 전하들의 이동도가 저하될 수 있다. 즉, 활성 기둥(AP)을 이루는 반도체 물질의 결정성이 3차원 반도체 메모리 장치의 동작 특성에 영향을 줄 수 있다. 따라서, 활성 기둥(AP)에서의 전하 이동도를 향상시키기 위해, 활성 기둥(AP)을 이루는 반도체 물질의 결정성을 향상시키는 것이 필요하다. 특히, 트랜지스터들의 채널 영역이 형성되는 부분에서 반도체 물질의 결정성이 향상되어야 한다.
구체적으로, 전하 이동도를 향상시키기 위해서, 활성 기둥(AP) 내에서 그레인 바운더리들을 줄이는 것이 바람직하다. 다시 말해, 활성 기둥(AP) 내 그레인들의 평균 크기가 큰 것이 바람직하다. 나아가, 트랜지스터들의 채널 영역이 형성되는 부분(즉, 반도체 패턴의 제 1 반도체 패턴(162))에서의 그레인 크기가 큰 것이 바람직하다. 이를 위해 본 발명의 실시예들에서, 게이트 도전 패턴들(121~128)과 인접한 제 1 반도체 패턴(162)은 레이저 어닐링 처리하여 재결정화(recrystallization)된 반도체 물질로 형성된다. 후술할 것처럼, 다결정 구조의 반도체 물질을 레이저 어닐링 처리하면, 반도체 물질이 재결정화 되어 그레인 크기가 증가될 수 있다. 본 발명에 따르면, 게이트 도전 패턴(121~128)과 인접한 제 1 반도체 패턴(162)들이 선택적으로 레이저 어닐링되므로, 제 1 반도체 패턴(162)들에서 평균 그레인 크기(mean grains size)가 제 2 반도체 패턴(165)에서의 평균 그레인 크기보다 클 수 있다.
상세하게, 도 3 내지 도 7을 참조하면, 게이트 도전 패턴들(121~128)과 인접한 제 1 반도체 패턴(162)들은 레이저 어닐링 처리된 다결정 또는 단결정 반도체 물질일 수 있으며, 제 2 반도체 패턴(165)들은 증착 방법에 의해 형성된 다결정 반도체 물질일 수 있다. 따라서, 제 1 반도체 패턴(162)에서의 평균 그레인 크기가 제 2 반도체 패턴(165)에서의 평균 그레인 크기보다 클 수 있다. 이에 따라 제 1 반도체 패턴(162) 내에 존재하는 그레인 바운더리들이 제 2 반도체 패턴(165)에 비해 감소될 수 있다. 또한, 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165)에서 평균 그레인 크기가 서로 다르므로, 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165) 사이에 불연속적인 경계면이 형성될 수 있다.
이와 같은 구조에서, 반전 영역은 앞서 설명한 것처럼, 반전 영역들은 제 1 반도체 패턴(162)의 표면 부분과, 제 1 반도체 패턴(162)들 사이의 제 2 반도체 패턴(165) 표면에 형성될 수 있다. 그리고, 공통 소오스 라인에서 비트 라인으로 전하들이 이동할 때 전하들은 제 1 반도체 패턴(162) 표면 부분으로 우회하여 제 2 반도체 패턴(165)을 이동할 수 있다. 여기서, 전하들이 제 1 반도체 패턴(162)으로 우회하여 공통 소오스 라인(도 1의 CSL)에서 비트 라인(도 1의 BL)으로 이동하더라도, 제 1 활성 기둥(AP)이 제 2 활성 기둥(AP)보다 결정성이 우수하므로, 즉, 평균 그레인 사이즈가 크기 때문에, 제 1 활성 기둥(AP)에서 전하 이동도가 제 2 활성 기둥(AP)에서 보다 높을 수 있다.
또한, 제 2 반도체 패턴(165)에서 평균 그레인 크기가 작더라도, 제 2 반도체 패턴(165)의 두께가 제 2 반도체 패턴(165)에서의 평균 그레인 크기보다 작으면 그레인 바운더리는 감소되므로, 얇은 두께의 제 2 반도체 패턴(165)에서의 전하 이동도 또한 향상될 수 있다.
한편, 다른 실시예에 따르면, 도 4에 도시된 바와 같이, 활성 기둥(AP)은 제 1 반도체 패턴(162)들과 제 2 반도체 패턴(165)을 포함하되, 레이저 어닐링 처리된 제 1 반도체 패턴(162)은 박막 구조체(130)의 리세스 영역(a)의 일부분에 국소적으로 형성될 수 있다. 그리고, 증착 공정에 의해 형성된 제 2 반도체 패턴(165)은 제 1 반도체 패턴(162)이 형성된 리세스 영역(a)의 나머지 부분과 박막 구조체(130)의 관통 영역(b) 내에 형성될 수 있다. 즉, 제 2 반도체 패턴(165)은 제 1 반도체 패턴(162)과 인접한 부분에서 제 1 반도체 패턴(162)으로 돌출된 부분을 가질 수 있다. 다시 말해, 제 2 반도체 패턴(165)은 층간 절연 패턴(111~119)과 인접한 부분에서 제 1 두께를 가질 수 있으며, 제 1 반도체 패턴(162)과 인접한 부분에서 제 1 두께보다 큰 제 2 두께를 가질 수 있다. 이와 같은 구조에서, 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165)이 접하는 경계면은 박막 구조체(130)의 리세스 영역(a) 내에 위치할 수 있다.
또 다른 실시예에 따르면, 도 5에 도시된 바와 같이, 제 1 반도체 패턴(162)이 리세스 영역(a)에서 관통 영역(b)으로 돌출될 수 있다. 그리고, 제 2 반도체 패턴(165)은 박막 구조체(130)의 관통 영역(b)에서 제 1 반도체 패턴(162)들을 컨포말하게 덮을 수 있다. 제 1 반도체 패턴(162)들이 관통 영역(b)으로 돌출되므로, 제 1 반도체 패턴(162)과 접하는 부분에서 제 2 반도체 패턴(165)의 두께가 층간 절연 패턴(111~119)과 인접한 부분에서의 두께보다 클 수도 있다.
또한, 일 실시예에 따르면, 활성 기둥(AP)에서 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165)은 동일한 화학 조성을 가질 수 있다. 또한, 다른 실시예에 따르면, 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165)은 서로 다른 화학 조성을 갖는 반도체 물질로 형성될 수 있다. 예를 들어, 제 1 반도체 패턴(162)은 실리콘(Si)으로 이루어지고, 제 2 반도체 패턴(165)은 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)으로 이루어질 수도 있다.
또한, 활성 기둥(AP)은 불순물이 도핑되어 도전형을 가질 수 있으며, 이 때, 제 1 반도체 패턴(162)과 제 2 반도체 패턴(165)에서 불순물의 농도가 다를 수 있다.
한편, 도 2 및 도 3 내지 도 7을 참조하면, 게이트 도전 패턴들(121~128)과 활성 기둥(AP) 사이에는 정보 저장 패턴(150)이 개재될 수 있다. 정보 저장 패턴(150)은 전하 저장막일 수 있으며, 전하 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 또한, 전하 저장막은 차례로 적층되는 블록킹 절연막, 전하트랩막 및 터널 절연막을 포함할 수 있다. 정보 저장 패턴(150)이 전하 저장막인 경우, 정보 저장 패턴(150)에 저장되는 정보는 활성 기둥(AP)과 게이트 도전 패턴들(121~128) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 정보 저장 패턴(150)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 정보 저장 패턴(150)은 전하 트랩 절연막일 수 있으며, 전하 트랩 절연막은 도 2 내지 도 4에 도시된 바와 같이, 제 1 반도체 패턴(162)과 게이트 도전 패턴(121~128) 사이에서 제 1 반도체 패턴(162)의 상부면 및 하부면으로 연장될 수 있다. 또한, 전하 트랩 절연막은 활성 기둥(AP)과 층간 절연 패턴(111~119) 사이로 연장될 수 있다. 즉, 활성 기둥(AP)의 제 2 반도체 패턴(165)이 전하 트랩 절연막과 직접 접촉될 수 있다.
또한, 다른 실시예에 따르면, 도 5에 도시된 것처럼, 정보 저장 패턴(152)은 층간 절연 패턴들(111~119) 사이에 국소적으로 형성되어, 수직적으로 인접하는 다른 정보 저장 패턴(152)과 서로 분리될 수 있다. 이러한 경우, 활성 기둥(AP)의 제 2 반도체 패턴(165)이 층간 절연 패턴들(111~119)과 직접 접촉될 수 있다. 이와 같이 정보 저장 패턴들(152)이 서로 분리된 경우 정보 저장 패턴들(152)에 트랩된 전하들이 인접한 다른 정보 저장 패턴들(150)로 이동(spreading)하는 것을 방지할 수 있다.
또 다른 실시예에 따르면, 도 6에 도시된 것처럼, 정보 저장 패턴(150)은 플로팅 게이트 전극(150b)을 포함한다. 플로팅 게이트 전극 (150b)은 게이트 도전 패턴(121~128)과 활성 기둥(AP)의 제 1 반도체 패턴(162) 사이에 국소적으로 배치될 수 있다. 또한, 게이트 도전 패턴(121~128)과 플로팅 게이트 전극(150b) 사이에는 게이트간 절연막(150a)이 개재되며, 활성 기둥(AP)과 플로팅 게이트 패턴(150b) 사이에는 게이트 절연막(150c)이 개재된다. 게이트 절연막(150c)은 활성 기둥(AP)과 플로팅 게이트 전극(150b) 사이에서 활성 기둥(AP)의 제 1 반도체 패턴(162)의 상부면 및 하부면으로 연장될 수 있다. 게이트간 절연막(150a)은 ONO막(Oxide-Nitride-Oxide layer)으로 형성할 수 있다. 이와는 달리, 게이트간 절연막(150a)은 게이트 절연막(150c)에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄산화막 또는 알루미늄 산화막등과 같은 절연성 금속산화막)을 포함할 수 있다. 또한, 게이트 절연막(150c)은 층간 절연 패턴들(111~119) 사이에 국소적으로 형성되어, 수직적으로 인접한 게이트 절연막들(150c)은 서로 분리될 수도 있다. 게이트 절연막(150c)은 실리콘 산화막으로 형성할 수 있다. 구체적으로, 게이트 절연막(150c)은 열산화막일 수 있다.
이하, 도 2 및 도 7 내지 도 13을 참조하여, 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 설명한다.
도 7을 참조하면, 기판(100) 상의 하부 층간 절연막(111) 상에, 박막 구조체(130)를 형성한다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
박막 구조체(130)는 복수의 층간 절연막들(112~119) 및 복수의 게이트 도전막들(121~128)을 포함할 수 있다. 층간 절연막들(112~119) 및 게이트 도전막들(121~128)은, 교대로 반복하여 적층될 수 있다. 예를 들어, 층간 절연막들(112~119)은 열산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중의 적어도 하나일 수 있다. 게이트 도전막들(121~228)은 게이트 전극으로 사용될 수 있도록 도전성 물질들 중의 적어도 한가지로 형성된다. 예를 들어, 게이트 도전막들(121~128)은 도핑된 실리콘, 금속막, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
이 실시예에 따르면, 박막 구조체(130)는 층간 절연막들(112~119)을 개재하여, 하부 게이트막(121, 122), 중간 게이트막들(123~126) 및 상부 게이트막(127, 128)을 적층하여 형성될 수 있다. 하부 게이트막(121, 122)은 도 1을 참조하여 설명된 접지 선택 라인(GSL)으로 사용될 수 있다. 중간 게이트막들(123~126)은 도 1을 참조하여 설명된 워드라인들(WL)로 사용될 수 있으며, 상부 게이트막(127, 128)은 스트링 선택 라인들(SSL)로 사용될 수 있다.
중간 게이트막들(123~126)은 본 발명에 따른 메모리 셀 트랜지스터의 게이트로 사용되기 때문에, 이들의 두께는 메모리 셀 트랜지스터의 채널 길이를 결정한다. 중간 게이트막들(123~126)은 증착 공정을 통해 형성되므로, 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다. 또한, 메모리 셀 트랜지스터들의 채널의 길이 방향이 기판(100)에 수직하기 때문에, 본 발명에 따른 반도체 메모리 장치의 집적도는 중간 게이트막들(123~126)의 두께에 독립적이다. 또한, 앞에서 설명한 것처럼, 중간 게이트막들(123~126) 사이의 간격(즉, 게이트 층간 절연막들의 두께)은 후속하여 형성되는 반도체 패턴에 생성되는 반전 영역의 최대 폭보다 작은 범위를 갖도록 형성될 수 있다.
한편, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL) 각각은 수직적으로 인접한 복수의 게이트 도전막들(121, 122 또는 127, 128)로 이루어질 수도 있다. 또한, 다른 실시예에 따르면, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)으로 사용되는 하부 및 상부 게이트막들(121, 122 또는 127, 128)은 중간 게이트막들(123~126)에 비해 보다 두껍게 형성될 수 있다.
이와 같은 박막 구조체(130)를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
도 8을 참조하면, 박막 구조체(130)를 패터닝하여, 기판(100)의 상부면을 노출시키는 제 1 관통 영역들(140)을 형성한다.
구체적으로, 제 1 관통 영역들(140)을 형성하는 단계는, 박막 구조체(130) 상에 제 1 관통 영역들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(130)를 이방성 식각하는 단계를 포함할 수 있다. 제 1 관통 영역들(140)은 2차원적으로 그리고 규칙적으로 형성될 수 있다. 일 실시예에 따르면, 제 1 관통 영역들(140) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있다. 다른 실시예에 따르면, 제 1 관통 영역들(140)은 홀 형태 대신에 라인 또는 스트라이프 형태로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 제 1 관통 영역(140)은 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 또한, 제 1 관통 영역들(140)을 형성하는 동안 오버 식각(over etch)에 의해 제 1 관통 영역(140)에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수 있다.
도 9을 참조하면, 제 1 관통 영역들(140)에 노출된 게이트 도전막들(121~128)을 리세스하여, 적층된 층간 절연막들(111~119) 사이에 리세스 영역들(142)을 형성한다.
리세스 영역들(142)을 형성하는 단계는 게이트 도전막들(121~128)을 선택적으로 식각하는 이방성 또는 등방성 식각 공정을 포함한다. 예를 들어, 게이트 도전막들(121~128)에 대한 식각 선택비가 높은 식각액을 제 1 관통 영역(140)으로 공급하면, 게이트 도전막들(121~128)의 일부분들이 선택적으로 제거될 수 있다. 이와 같이 형성된 리세스 영역들(142)은 제 1 관통 영역(140)으로부터 제 1 관통 영역(140)의 길이 방향과 수직하게 연장될 수 있다. 여기서, 리세스 영역(142)의 폭(제 1 관통 영역(140)으로부터 수직한 방향으로 연장된 길이)은 반도체 메모리 장치의 셀 트랜지스터들에 요구되는 채널 두께에 따라 결정될 수 있다.
도 10을 참조하면, 제 1 관통 영역들(140) 및 리세스 영역들(142)의 표면을 따라 컨포말하게 정보 저장막(150)을 형성한다. 즉, 리세스 영역(142)에 노출된 게이트 도전막들(121~128)의 측벽에 정보 저장막(150)이 형성될 수 있으며, 제 1 관통 영역(140) 및 리세스 영역들(142)에 노출된 층간 절연막들(111~119)의 표면에 정보 저장막(150)이 형성될 수 있다.
정보저장막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 리세스 영역들(142)의 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 정보저장막(150)은 리세스 영역들(142)이 형성된 결과물을 실질적으로 컨포말하게 덮도록 형성될 수 있다. 또한, 정보저장막(150)이 증착 공정을 이용하여 형성되기 때문에 제 1 관통 영역(140)에 의해 노출된 기판(100)의 상부면에도 정보저장막(150)이 컨포말하게 증착될 수 있다.
플래시 메모리를 위한 본 발명의 일 실시예에 따르면, 정보저장막(150)은 전하저장막을 포함할 수 있으며, 예를 들어, 전하 저장막은 전하 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다.
또한, 일 실시예에 따르면, 전하 저장막은 차례로 적층되는 블록킹 절연막, 전하트랩막 및 터널 절연막을 포함할 수 있다. 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 터널 절연막은 블록킹 절연막보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 전하 트랩막은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막은 실리콘 산화막이고, 전하 트랩막은 실리콘 질화막이고, 블록킹 절연막은 알루미늄 산화막을 포함하는 절연막일 수 있다.
이어서, 도 10에 도시된 것처럼, 정보 저장막(150)이 형성된 리세스 영역들(142) 및 제 1 관통 영역들(140) 내에 제 1 반도체막(160)을 형성한다.
일 실시예에 따르면, 제 1 반도체막(160)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 이에 따라, 제 1 반도체막(160)은 리세스 영역들(142)을 채우면서 제 1 관통 영역(140) 내에 컨포말하게 형성될 수 있다. 구체적으로, 제 1 반도체막(160)은 리세스 영역(142)의 두께의 절반 이상의 두께로 증착될 수 있다. 또한, 제 1 관통 영역(140)의 평면적 폭이 리세스 영역(142)의 두께보다 클 수 있으며, 이러한 경우, 제 1 반도체막(160)은 제 1 관통 영역(140)의 일부를 채우고 제 1 관통 영역(140)의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방(opened)될 수 있다.
제 1 반도체막(160)은 비정질(amorphous) 반도체막 또는 다결정(polycrystalline) 반도체막을 증착하여 형성될 수 있으며, 이러한 제 1 반도체막(160)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다.
한편, 다른 실시예에 다르면, 제 1 반도체막(160)은 증착 공정에 의해 제 1 관통 영역(140) 내에 완전히 채워질 수도 있다. 이러한 경우, 제 1 반도체막(160)을 증착한 후에 제 1 반도체막(160)에 대한 평탄화 공정이 수행될 수 있다. 또 다른 실시예에 따르면, 제 1 관통 영역들(140)에 의해 노출된 기판(100)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 제 1 관통 영역들(140) 내에 제 1 반도체막(160)을 형성할 수도 있다.
도 11을 참조하면, 제 1 관통 영역(140) 내에 채워진 제 1 반도체막(160)을 식각하여, 리세스 영역들(142) 내에 각각 제 1 반도체 패턴들(161)을 국소적으로 형성한다.
일 실시예에 따르면, 제 1 반도체 패턴들(161)은, 빈 영역을 갖는 제 1 반도체막(160)에 등방성 식각 공정을 수행하여 형성될 수 있다. 등방성 식각 공정은 제 1 반도체 패턴들(161)이 서로 분리될 때까지 수행될 수 있다. 즉, 등방성 식각 공정에 의해 층간 절연막들(111~119) 측벽 및 기판(100) 상면의 정보 저장막(150)이 노출되는 제 2 관통 영역(144)이 형성될 수 있다. 여기서, 빈 영역을 통해 등방성 식각 공정이 수행됨에 따라 빈 영역의 측벽 및 바닥 부분의 제 1 반도체막(160)이 실질적으로 동시에 식각될 수 있다. 빈 영역을 통해 등방성 식각 공정을 수행함에 따라 박막 구조체(130)의 상부와 박막 구조체(130)의 하부에서 제 1 반도체막(160)이 균일하게 식각 될 수 있다. 이에 따라, 제 1 반도체 패턴들(161)의 수평적 두께가 균일할 수 있다. 또한, 등방성 식각 공정시 공정 시간에 따라, 제 1 반도체 패턴들(161)의 수평적 두께가 달라질 수 있다. 예를 들어, 제 1 반도체 패턴들(161)은 도 4에 도시된 것처럼, 리세스 영역(142)의 일부분을 채우도록 형성될 수 있다.
제 1 반도체 패턴들(161)을 형성한 후에는, 기판(100)의 상부면에 형성된 정보저장막(150)을 제거하여 기판(100)의 상부면을 노출시킨다. 이 때, 정보 저장막(150)은 이방성 식각 공정에 의해 제거될 수 있으며, 이방성 식각 공정시 층간 절연막들(111~119)의 측벽들에 형성된 정보 저장막(150)이 함께 제거될 수 있다. 이러한 경우, 도 5에 도시된 바와 같이, 리세스 영역들(142) 각각에 정보 저장 패턴(152)이 국소적으로 형성될 수 있다. 즉, 서로 분리된 정보 저장 패턴들(152)이 형성될 수 있다. 다시 말해, 층간 절연막들(111~119)의 측벽들과 기판(100)의 상면이 제 2 관통 영역(144)에 노출될 수 있다.
다른 실시예에 따르면, 제 1 반도체 패턴(161)들을 형성하는 것은 제 1 관통 영역(140) 내에 채워진 제 1 반도체막(160)을 이방성 식각하여 제 2 관통 영역(144)을 형성하는 것을 포함한다. 구체적으로, 제 1 반도체 패턴(161)을 형성하는 것은, 박막 구조체(130) 상에 제 2 관통 영역(144)을 형성하기 위한 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 제 1 반도체막(160)을 이방성 식각하는 것을 포함한다. 마스크 패턴은 제 1 관통 영역(140)에 채워진 제 1 반도체막(160)의 상면을 노출시키는 개구부들을 가질 수 있다.
일 실시예에 따르면, 제 2 관통 영역(144)을 형성하는 이방성 식각 공정은 층간 절연막들(111~119) 측벽 상의 정보 저장막(150)을 노출시킬 수 있다. 또한, 제 2 관통 영역(144)을 형성하는 이방성 식각 공정은 기판(100) 상면에 증착된 정보 저장막(150)을 국소적으로 제거할 수 있다. 이에 따라, 제 2 관통 영역(144)은 기판(100)의 상면을 국소적으로 노출시킬 수 있다.
다른 실시예에 따르면, 제 2 관통 영역(144)은 층간 절연막들(111~119)의 측벽들과 기판(100)의 상면을 노출시킬 수 있다. 상세하게, 제 2 관통 영역(144)을 형성하는 이방성 식각 공정시 사용되는 마스크 패턴은, 제 1 관통 영역(140)의 폭보다 크고 리세스 영역(142)의 폭보다 작은 폭을 갖는 개구부들을 가질 수 있다. 이와 같은 마스크 패턴을 이용하여 제 1 반도체막(160)을 이방성 식각하면, 층간 절연막들(111~119) 측벽들에 형성된 정보 저장막(150)이 제거될 수 있다. 따라서, 제 2 관통 영역(144)은 층간 절연막들(111~119)의 측벽들과 기판(100)의 상면을 노출시킬 수 있다. 또한, 제 2 관통 영역(144)을 형성함에 따라 도 5에 도시된 것처럼, 리세스 영역(142) 내에 정보 저장 패턴(152)이 국소적으로 형성될 수 있다. 즉, 정보 저장 패턴(152)은 게이트 도전막과 제 1 반도체 패턴(161) 사이에 개재되며, 제 1 반도체 패턴(161)의 상부면 및 하부면으로 연장될 수 있다.
이와 같이, 리세스 영역(142) 내에 형성된 제 1 반도체 패턴(161)들은 비정질, 단결정 및/또는 다결정의 결정 구조를 가질 수 있다. 여기서, 제 1 반도체 패턴(161)이 다결정 구조인 경우, 제 1 반도체 패턴(161)은 다수의 그레인들로 이루어질 수 있으며, 제 1 반도체 패턴(161) 내에 많은 그레인 바운더리(grain boundary)가 존재할 수 있다. 그레인 바운더리들은 그레인들의 크기가 감소할수록 증가될 수 있으며, 그레인 바운더리들이 증가될수록, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작시 전하들의 이동도가 저하될 수 있다. 즉, 본 발명에 따른 반도체 메모리 장치의 동작시 채널 영역이 형성되는 제 1 반도체 패턴(161)에서 전하들의 이동도가 저하될 수 있다. 그러므로, 제 1 반도체 패턴(161) 내에서 전하들의 이동도를 향상시키기 위해, 제 1 반도체 패턴(161) 내의 그레인들의 크기를 증가시키는 것이 요구된다. 또한, 제 1 반도체 패턴(161)이 화학기상증착 기술을 사용하여 형성되는 경우, 그레인들의 크기가 불균일하여 반도체 메모리 장치의 전기적 특성이 저하될 수 있다. 이에 따라, 균일한 크기의 그레인들로 이루어진 제 1 반도체 패턴(161)이 요구된다.
이에 따라, 본 발명의 실시예들에서는 제 1 반도체 패턴(161) 내의 그레인들의 사이즈를 증가시켜(즉, 제 1 반도체 패턴(161)을 재결정화하여), 그레인 바운더리들을 감소시킨다. 따라서, 제 1 반도체 패턴(161) 내에서 전하 이동도가 증가될 수 있다. 구체적으로, 도 11에 도시된 바와 같이, 리세스 영역들(142)에 국소적으로 형성된 제 1 반도체 패턴(161)들을 레이저 어닐링하여, 제 1 반도체 패턴(161)들을 재결정화할 수 있다. 다결정 구조의 제 1 반도체 패턴(161)은 레이저 어닐링 공정에 의해 그레인들의 사이즈가 증가될 수 있으며, 비정질 구조의 제 1 반도체 패턴(161)은 레이저 어닐링 공정에 의해 단결정 구조로 변화될 수 있다.
또한, 제 1 반도체 패턴(161)을 재결정화하는 방법으로는, SPC(Solid phase crystallization) 방법, MIC(Metal induced crystallization) 방법 또는 RTA(Rapid thermal annealing) 방법 등이 이용될 수도 있다.
한편, 제 1 반도체 패턴(161)을 재결정화하기 위한 레이저 어닐링 공정은 도 10에 도시된 바와 같이, 리세스 영역들(142) 및 제 1 관통 영역(140) 내에 제 1 반도체막(160)을 형성한 후에 수행될 수도 있다. 또한, 리세스 영역들(142)을 형성하지 않고, 제 1 관통 영역(140) 내에 형성된 제 1 반도체막(160)을 레이저 어닐링 할 수도 있다.
그러나, 제 1 관통 영역(140) 내에 형성된 제 1 반도체막(160)의 높이가 박막 구조체(130)의 높이와 실질적으로 동일하기 때문에, 제 1 반도체막(160)의 상부에서 제공되는 레이저의 에너지가 제 1 반도체막(160)의 상부에서 하부까지 균일한 에너지 밀도(energy density)로 제공되는 것이 어려울 수 있다. 다시 말해, 제 1 관통 영역(140)에 채워진 제 1 반도체막(160)을 레이저 어닐링할 때, 제 1 반도체막(160)에 제공되는 레이저 에너지의 밀도가 제 1 반도체막(160)의 상부에서 하부로 갈수록 감소될 수 있다. 이에 따라, 제 1 반도체막(160)이 균일하게 레이저 어닐링되기 어렵다. 따라서, 리세스 영역들(142) 및 제 1 관통 영역(140)에 채워진 제 1 반도체막(160)의 결정성을 균일하게 향상시키는 것이 어려울 수 있다.
이에 따라, 본 발명의 실시예들에서는 도 12에 도시된 바와 같이, 리세스 영역(142)에 제 1 반도체 패턴(161)을 국소적으로 형성한 후에, (즉, 제 2 관통 영역(144)을 형성한 후에,) 제 1 반도체 패턴들(161)을 레이저 어닐링하여 재결정화된 제 1 반도체 패턴들 (162)을 형성한다.
제 1 반도체 패턴(161)을 재결정화하는 레이저 어닐링 공정에서, 제 1 반도체 패턴(161)에 소정 에너지를 갖는 레이저를 조사하면, 제 1 반도체 패턴(161)이 액체로 상전이된 후 급속히 냉각되면서 재결정화되는 연속적인 상태 변화가 일어날 수 있다.
구체적으로, 레이저 어닐링 공정은 제 1 반도체 패턴(161)이 충분히 녹을 수 있을 정도의 에너지 밀도(energy density)를 갖는 레이저 빔을 제 1 반도체 패턴(161)으로 직접 조사하여 수행될 수 있다. 또한, 레이저 빔의 에너지 밀도(laser energy density), 빔의 프로파일(beam profile), 레이저 빔 펄스 수, 기판(100) 온도, 제 1 반도체막의 증착 조건 및 방법은 제 1 반도체 패턴(161)의 결정성에 영향을 줄 수 있다. 예를 들어, 레이저 어닐링시, 레이저 빔으로는 기체 레이저의 일종인 엑시머(excimer) 레이저 또는 아르곤(Ar) 레이저가 이용될 수 있다. 그리고, 레이저 어닐링 공정은 30~200 나노 초(nano second)의 단시간 내에 수행될 수 있다. 또한, 레이저 빔의 에너지 밀도는 제 1 반도체 패턴(161)의 두께, 레이저 빔의 주파수, 레이저 빔 어닐링 시간, 제 1 반도체 패턴(161)의 증착 조건 및 방법, 및 기판(100)의 온도에 따라 달라질 수 있다.
이어서, 액상으로 상전이된 제 1 반도체 패턴(161)은 과냉각(supercooling) 과정을 통해 그 내부에 그레인 핵들(nucleation)이 생성될 수 있으며, 그레인 핵들이 수직 및 수평적으로 성장될 수 있다. 그리고, 액상의 제 1 반도체 패턴(161)은 예비 반도체막의 녹는점보다 낮은 온도에서 과냉각될 수 있다. 액상의 제 1 반도체 패턴(161)이 냉각되어 고상화(solidification)가 시작되면 그레인 핵을 중심으로 그레인의 성장이 이루어져 재결정화된다. 재결정화된 제 1 반도체 패턴(161)에서 그레인들의 크기는 레이저 어닐링시 레이저의 에너지 밀도 및 냉각 속도에 따라 달라질 수 있다.
본 발명의 실시예들에 따르면, 이와 같은 레이저 어닐링 공정시 레이저 빔은 제 1 반도체 패턴(161)들을 노출시키는 제 2 관통영역(144)으로 조사될 수 있다. 그러므로, 레이저 어닐링 공정시 레이저 빔이 제 1 반도체 패턴(161)들에 균일하게 직접 제공될 수 있다. 따라서, 박막 구조체(130)의 하부에 위치하는 제 1 반도체 패턴(161)과, 박막 구조체(130)의 상부에 위치하는 제 1 반도체 패턴(161)의 결정성이 균일하게 개선될 수 있다. 즉, 박막 구조체(130)의 하부에 위치하는 재결정화된 제 1 반도체 패턴(162)에서의 평균 그레인 크기는, 박막 구조체(130)의 상부에 위치하는 재결정화된 제 1 반도체 패턴(162)의 평균 그레인 크기와 유사할 수 있다. 또한, 레이저 어닐링 공정을 수행함에 따라, 제 1 반도체 패턴(162)에서 그레인들의 사이즈가, 레이저 어닐링 공정을 수행하기 전보다 레이저 어닐링 공정을 실시한 후에 증가될 수 있으며, 그레인들의 수는 감소될 수 있다. 다시 말해, 레이저 어닐링 후 제 1 반도체 패턴(162)에서 평균 그레인 크기는, 레이저 어닐링 전 제 1 반도체 패턴(161)에서의 평균 그레인 크기보다 클 수 있다. 따라서, 제 1 반도체 패턴(162) 내의 그레인들의 사이즈가 증가되어, 그레인 바운더리들이 감소되므로 제 1 반도체 패턴(162) 내에서 전하 이동도가 증가될 수 있다.
도 13을 참조하면, 제 1 반도체 패턴들(162) 및 기판(100)과 접촉하는 제 2 반도체 패턴(165)을 제 2 관통 영역(144) 내에 형성한다.
상세하게, 제 2 반도체 패턴(165)은 증착 기술들 중의 한가지를 사용하여 제 2 관통 영역(144) 내에 콘포말하게 형성될 수 있다. 제 2 반도체 패턴(165)은 중공의 실린더 형태(hollow cylindrical type) 또는 쉘(cylindrical shell) 모양으로 형성될 수 있으며, 그 내부 공간은 절연성 물질로 채워질 수 있다. 제 2 반도체 패턴(165)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 제 2 반도체 패턴(165)은 제 1 반도체막(160)과 동일한 물질로 형성되거나, 제 1 반도체막(160)과 다른 물질로 형성될 수 있다.
한편, 제 2 반도체 패턴(165)의 두께(즉, 쉘의 두께)는 거기에 생성될 반전 영역(inversion region)의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 제 2 반도체 패턴(165)의 두께가 반도체막에 생성될 반전 영역의 폭과 실질적으로 동일한 경우, 3차원 반도체 메모리 장치의 동작시 제 2 반도체 패턴(165) 측벽 부분 전체가 완전히 반전될 수 있다.
또한, 제 2 반도체 패턴(165)은 그것들이 접촉하는 기판과 동일한 도전형을 갖도록 형성된다. 그 결과, 제 2 반도체 패턴(165)은 기판과 다이오드를 구성하지 않기 때문에, 제 2 반도체 패턴(165)은 기판과 등전위를 가질 수 있다.
일 실시예에 따르면, 중공 실린더 형태의 제 2 반도체 패턴(165)을 형성한 후에는, 제 2 반도체 패턴(165)에 대한 표면 처리 공정이 수행될 수 있다. 표면 처리 공정으로서 열산화(thermal oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정이 수행될 수 있다. 표면 처리 공정을 통해, 제 2 반도체 패턴(165)의 내측면(즉, 채널의 후면)에는 산화 패시베이션막이 형성될 수 있다. 표면 처리 공정을 통해 형성된 산화 패시베이션막은 제 2 반도체 패턴(165)의 표면에 존재하는 결함들을 줄이거나 제거할 수 있다.
이어서, 제 2 반도체 패턴(165)이 형성된 제 2 관통 영역(144) 내에 절연 물질로 이루어진 매립 절연 패턴(170)을 형성한다. 매립 절연 패턴(170)은 제 2 반도체 패턴(165)이 형성된 제 2 관통 영역(144)을 채우도록 형성될 수 있으며, 절연성 물질들 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 매립 절연 패턴(170)은 실리콘 산화막 또는 SOG(Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들일 수 있다. 즉, 매립 절연 패턴(170)은 CVD-산화막, PE-산화막, HDP 산화막 또는 SOG막일 수 있다.
이후, 매립 절연 패턴(170) 및 제 2 반도체 패턴(165)의 상부 부분에는 불순물 영역(D)이 형성될 수 있다. 또한, 박막 구조체(130)의 상부에는 제 2 반도체 패턴(165)들을 전기적으로 연결하는 비트라인들(180)이 형성될 수 있다. 비트라인들(180)은 도시된 것처럼 제 2 관통 영역(144) 또는 라인 형태로 패터닝된 스트링 선택 라인를 가로지르는 방향을 따라 형성될 수 있다. 한편, 비트라인들(BL)은 콘택 플러그(미도시)에 의해 제 2 반도체 패턴(165)들과 연결될 수도 있다.
이하, 도 14 내지 도 17을 참조하여 도 6에 도시된 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다. 이 실시예에 따르면 정보 저장 패턴들을 형성하는 방법에서의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 7 내지 9를 참조하여 설명한 것처럼, 기판(100) 상의 하부 층간 절연막(111) 상에, 박막 구조체(130)를 형성하고, 박막 구조체(130)를 관통하여 기판(100)을 노출시키는 제 1 관통 영역들(140)을 형성한다.
이어서, 제 1 관통 영역(140)에 노출된 게이트 도전막들(121~128)을 리세스하여, 적층된 층간 절연막들(111~119) 사이에 제 1 리세스 영역들(141a)을 형성한다. 여기서, 제 1 리세스 영역들(141a)의 폭은, 도 9를 참조하여 설명된 리세스 영역(142)의 폭보다 클 수 있다. 또한, 제 1 리세스 영역들(141a)을 형성하는 것은, 도 9를 참조하여 설명한 것처럼, 게이트 도전막들(121~128)을 선택적으로 식각하는 이방성 또는 등방성 식각 공정이 수행될 수 있다.
도 15를 참조하면, 제 1 리세스 영역(141a)에 노출된 게이트 도전막들(121~128)의 측벽들에 선택적으로 게이트간 절연막(150a)을 형성한다. 게이트간 절연막(150a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 일 실시예에 따르면, 게이트간 절연막(150a)은 ONO막(Oxide-Nitride-Oxide layer)으로 형성할 수 있다. 이와는 달리, 게이트간 절연막(150a)은 게이트 절연막(150c)에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄산화막 또는 알루미늄 산화막등과 같은 절연성 금속산화막)을 포함할 수 있다. 다른 실시예에 따르면, 게이트간 절연막(150a)은 제 1 리세스 영역(141a)에 노출된 게이트 도전막들(121~128)의 측벽을 열산화시켜 형성될 수 있다. 예를 들어, 게이트간 절연막(150a)은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다. 또한, 게이트간 절연막(150a)은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수도 있다.
이어서, 게이트간 절연막(150a)이 형성된 제 1 리세스 영역들(141a) 및 제 1 관통 영역(140) 내에 플로팅 게이트 도전막(155)을 형성한다. 플로팅 게이트 도전막(155)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 일 실시예에 따르면, 플로팅 게이트 도전막(155)은 제 1 리세스 영역들(141a)을 채우면서 제 1 관통 영역(140)의 내벽에 컨포말하게 형성될 수 있다. 즉, 플로팅 게이트 도전막(155)은 제 1 관통 영역(140)의 측벽 및 바닥 부분을 덮으면서 빈 영역을 정의할 수 있다. 이러한 플로팅 게이트 도전막(155)은 게이트 전극으로 사용될 수 있도록 도전성 물질들 중의 적어도 한가지로 형성된다. 예를 들어, 플로팅 게이트 도전막(155)은 도핑된 다결정 실리콘 또는 금속 물질과 같은 도전성 물질로 형성될 수 있다.
도 16을 참조하면, 제 1 관통 영역(140)에 채워진 플로팅 게이트 도전막(155)을 제거하고, 층간 절연막들(111~119) 사이에 제 2 리세스 영역들(141b)을 형성하여, 플로팅 게이트 전극(150b)을 형성한다.
상세하게, 플로팅 게이트 전극(150b)을 형성하는 것은, 제 1 관통 영역(140)에 채워진 플로팅 게이트 도전막(155)을 패터닝하여, 층간 절연막들(111~119)의 측벽들 및 기판(100)의 상면을 노출시키는 제 1 관통 영역(140)을 재형성하는 것을 포함한다. 또한, 플로팅 게이트 전극(150b)을 형성하는 것은, 제 1 관통 영역(140)에 노출된 플로팅 게이트 도전막(155)을 리세스하여, 적층된 층간 절연막들(111~119) 사이에 제 2 리세스 영역들(141b)을 형성하는 것을 포함한다. 여기서, 제 2 리세스 영역들(141b)을 형성하는 단계는, 플로팅 게이트 도전막(155)을 선택적으로 식각하는 이방성 또는 등방성 식각 공정이 수행될 수 있다. 예를 들어, 플로팅 게이트 도전막(155)에 대한 식각 선택비가 높은 식각액을 제 1 관통 영역(140)으로 공급하면, 플로팅 게이트 도전막(155)의 일부가 선택적으로 제거될 수 있다. 이 때, 제 2 리세스 영역(141b)의 리세스 깊이는 등방성 식각 공정의 레시피를 적절히 조절함으로써 제어될 수 있다. 이와 같이 형성된 제 2 리세스 영역들(141b)은 제 1 관통 영역(140)으로부터 제 1 관통 영역(140)의 길이 방향과 수직하게 연장될 수 있다. 여기서, 제 2 리세스 영역(141b)의 깊이(제 1 관통 영역(140)으로부터 수직한 방향으로 연장된 길이)는 트랜지스터들의 채널 두께에 따라 조절될 수 있으며, 도 9를 참조하여 설명된 리세스 영역(141)의 깊이와 실질적으로 동일할 수 있다.
도 17을 참조하면, 제 1 관통 영역(140)들 및 제 2 리세스 영역들(141b)의 표면을 따라 컨포말하게 게이트 절연막(150c)을 형성하고, 게이트 절연막(150c) 상에 제 1 반도체막(160)을 형성한다.
즉, 제 2 리세스 영역(141b)에 노출된 플로팅 게이트 전극(160b)의 측벽에 게이트 절연막(150c)이 형성될 수 있다. 또한, 게이트 절연막(150c)은 제 1 관통 영역(140) 및 제 2 리세스 영역들(141b) 내에 컨포말하게 형성될 수 있다. 또한, 제 1 반도체막(160)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 제 2 리세스 영역들(141b) 및 제 1 관통 영역(140)들 내에 형성 수 있다. 여기서, 제 1 반도체막(160)은 도 10을 참조하여 설명한 것처럼, 제 2 리세스 영역들(141b)을 채우면서 제 1 관통 영역(140)에 컨포말하게 형성되어 빈 영역이 정의될 수 있다.
이후, 도 11 내지 도 13을 참조하여 설명한 것처럼, 재결정화된 제 1 반도체 패턴들(162) 및 제 2 반도체 패턴(165)을 형성하는 후속 공정들이 수행될 수 있다.
이하, 도 18 내지 도 24를 참조하여 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치에 대해 상세히 설명한다. 설명의 간결함을 위해 도 2를 참조하여 설명된 제 1 실시예와 중복되는 기술적 특징들에 대한 설명은 생략하기로 한다.
도 18을 참조하면, 3차원 반도체 메모리 장치는 기판(200) 상에 층간 절연막들(211~219) 및 게이트 도전 패턴들(271~278)이 교대로 반복되어 적층된 박막 구조체와, 박막 구조체를 관통하여 기판(200)에 접속되는 활성 기둥(AP)을 포함한다. 일 실시예에 따르면 게이트 도전 패턴들(271~278)은 라인 형태를 가질 수 있다.
박막 구조체에서 수평적으로 이격된 게이트 도전 패턴들(271~278) 사이에는 리세스 영역(a)들이 정의될 수 있다. 리세스 영역(a)은 수직적으로 인접한 층간 절연막들과 이들 사이의 게이트 도전 패턴에 의해 정의될 수 있다. 또한, 박막 구조체에는 수평적으로 이격된 층간 절연 패턴들 사이에 관통 영역(b)이 정의될 수 있다.
활성 기둥(AP)은, 앞에서 설명한 것처럼, 층간 절연막들(211~219) 사이에 국소적으로 형성되어 게이트 도전 패턴들(271~278)의 측벽과 인접한 복수의 제 1 반도체 패턴(252)들과, 복수의 제 1 반도체 패턴(252)들과 접촉하면서 박막 구조체를 관통하는 제 2 반도체 패턴(255)을 포함한다. 그리고, 이 실시예에서 활성 기둥(AP)의 제 2 반도체 패턴(255)은 층간 절연막들(211~219)의 측벽과 직접 접촉될 수 있다. 또한, 반도체 메모리 장치의 동작시 활성 기둥(AP)에서의 전하 이동도를 향상시키기 위해, 활성 기둥(AP)의 제 1 반도체 패턴(252)들은 레이저 어닐링되어 재결정화된 반도체 물질로 형성된다. 재결정화된 반도체 물질에서 그레인 사이즈는 도 2 및 도 3을 참조하여 설명한 것처럼, 재결정화되기 전보다 증가될 수 있다. 따라서, 제 1 반도체 패턴(252)에서의 평균 그레인 크기가 제 2 반도체 패턴(255)에서의 평균 그레인 크기보다 클 수 있다. 이에 따라, 활성 기둥(AP)은 제 1 반도체 패턴(252)과 제 2 반도체 패턴(255) 사이에는 불연속적인 경계면을 가질 수 있다.
실시예들에 따르면, 활성 기둥(AP)에서 제 1 반도체 패턴(252)의 수평적 폭은 도 19 및 도 20에 도시된 것처럼, 박막 구조체의 리세스 영역(a)의 깊이보다 작거나 실질적으로 동일할 수도 있다. 여기서, 리세스 영역(a)의 깊이는 수직적으로 인접한 층간 절연막과 게이트 도전 패턴의 일측벽들 간의 거리일 수 있다. 또한, 제 1 반도체 패턴(252)의 수평적 폭은 리세스 영역(a)의 깊이보다 클 수도 있다.
또한, 활성 기둥(AP)과 게이트 도전 패턴들(271~278) 사이에는 정보 저장 패턴(260)이 개재될 수 있다. 구체적으로, 활성 기둥(AP)의 제 1 반도체 패턴(252)과 게이트 도전 패턴(271~278) 사이에 정보 저장 패턴(260)이 개재될 수 있다. 정보 저장 패턴(260)은 전하 저장막일 수 있으며, 전하 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 또한, 전하 저장막은 차례로 적층되는 블록킹 절연막, 전하 트랩막 및 터널 절연막을 포함할 수 있다. 정보 저장 패턴(260)이 전하 저장막인 경우, 정보 저장 패턴(260)에 저장되는 정보는 활성 기둥(AP)과 게이트 도전 패턴들(271~278) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 정보 저장 패턴(260)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 정보 저장 패턴(260)은 전하 트랩 절연막일 수 있으며, 전하 트랩 절연막은 도 19 및 도 20에 도시된 바와 같이, 활성 기둥(AP)과 게이트 도전 패턴(271~278) 사이에서 게이트 도전 패턴(271~278)의 상부면 및 하부면으로 연장될 수 있다. 또한, 전하 트랩 절연막은 층간 절연막(211~219)의 측벽으로 연장될 수 있다.
다른 실시예에 따르면, 정보 저장 패턴(262)은 도 21에 도시된 바와 같이, 층간 절연막들(211~219) 사이에 국소적으로 형성되어, 수직적으로 인접하는 다른 정보 저장 패턴들(262)과 서로 분리될 수 있다. 층간 절연막들(211~219) 사이에 국소적으로 형성된 정보 저장 패턴들(262) 각각은 활성 기둥(AP)과 게이트 도전 패턴(271~278) 사이에서 게이트 도전 패턴(271~278)의 상부면 및 하부면으로 연장될 수 있다. 이와 같이 정보 저장 패턴들(262)이 서로 분리된 경우 정보 저장 패턴(262)에 트랩된 전하들이 인접한 다른 정보 저장 패턴(262)으로 이동(spreading)하는 것을 방지할 수 있다. 이와 같이, 정보 저장 패턴들(262)이 수직적으로 분리되는 경우, 도시된 것처럼, 게이트 도전 패턴(271~278(은 정보 저장 패턴(262)보다 넓은 수평적 폭을 가질 수 있다.
또한, 도 19 내지 도 21에 도시된 정보 저장 패턴은, 도 22에 도시된 것처럼, 차례로 적층되는 블록킹 절연막(262a), 전하 트랩막(262b) 및 터널 절연막(262c)을 포함할 수 있다. 이때, 블록킹 절연막(262a)은 게이트 도전 패턴(271~278(과 접촉되며, 터널 절연막(262c)은 제 1 반도체 패턴(252)과 접촉될 수 있다.
또 다른 실시예에 따르면, 블록킹 절연막(262a), 전하 트랩막(262b) 및 터널 절연막(262c)은 도 23에 도시된 것처럼 형성될 수 있다. 즉, 게이트 도전 패턴(271~278)과 제 1 반도체 패턴(252) 사이에 블록킹 절연막(262a), 전하 트랩막(262b) 및 터널 절연막(262c)이 순서대로 개재되되, 블록킹 절연막(262a) 및 전하 트랩막(262b)은 게이트 도전 패턴(271~278)의 상부면 및 하부면으로 연장될 수 있으며, 터널 절연막(262c)은 제 1 반도체 패턴(252)의 상부면 및 하부면으로 연장될 수 있다.
또 다른 실시예에 따르면, 정보 저장 패턴(260)은 도 24에 도시된 바와 같이, 플로팅 게이트 전극(260b)을 포함한다. 플로팅 게이트 전극(260b)은 게이트 도전 패턴(271~278)과 활성 기둥(AP)의 제 1 반도체 패턴(252) 사이에 국소적으로 배치될 수 있다. 또한, 게이트 도전 패턴(271~278)과 플로팅 게이트 전극(260b) 사이에는 게이트간 절연막(260a)이 개재되며, 활성 기둥(AP)과 플로팅 게이트 전극(260b) 사이에는 게이트 절연막(260c)이 개재된다. 여기서, 게이트간 절연막(260a)은 플로팅 게이트 전극(260b)과 게이트 도전 패턴(271~278) 사이에서 게이트 도전 패턴(271~278)의 상부면 및 하부면으로 연장될 수도 있다. 게이트간 절연막(150a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 일 실시예에 따르면, 게이트간 절연막(150a)은 ONO막(Oxide-Nitride-Oxide layer)으로 형성할 수 있다. 이와는 달리, 게이트간 절연막(150a)은 게이트 절연막(150c)에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄산화막 또는 알루미늄 산화막등과 같은 절연성 금속산화막)을 포함할 수 있다. 한편, 정보 저장 패턴(260)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수 있다.
이하, 도 25 내지 도 35를 참조하여, 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 설명한다.
도 25를 참조하면, 기판(200) 상에 박막 구조체(230)를 형성한다.
기판(200)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
박막 구조체(230)는 복수의 층간 절연막들(211~219) 및 복수의 희생막들(221~228) 을 포함할 수 있다. 층간 절연막들(211~219) 및 희생막들(221~228)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 층간 절연막들(211~219) 및 희생막들(221~228)은 식각 선택성을 가질 수 있도록 선택된 물질들로 형성될 수 있다. 예를 들어, 층간 절연막들(211~219)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나일 수 있으며, 희생막들(221~228)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막과 다른 물질일 수 있다.
도 26을 참조하면, 박막 구조체(230)를 패터닝하여, 기판(200)의 상부면을 노출시키는 복수의 제 1 관통 영역들(240)을 형성한다.
일 실시예에 따르면, 제 1 관통 영역(240)들 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있다. 다른 실시예에 따르면, 제 1 관통 영역(240)은 홀 형태가 아니라 라인 또는 스트라이프 형태로 형성될 수도 있다.
구체적으로, 제 1 관통 영역(240)들을 형성하는 단계는, 박막 구조체(230) 상에 개구부들의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(230)를 이방성 식각하는 단계를 포함할 수 있다.
도 27을 참조하면, 제 1 관통 영역(240)에 노출된 희생막들(221~228)을 리세스하여, 적층된 층간 절연막들(211~219) 사이에 제 1 리세스 영역(241)들을 형성한다. 여기서, 제 1 리세스 영역들(241)을 형성하는 것은 층간 절연막들(211~219) 사이에 희생막들(221~228)을 잔류시킨다. 제 1 리세스 영역(241)들을 형성하는 단계는 희생막들(221~228)을 선택적으로 식각하는 이방성 또는 등방성 식각 공정을 포함한다. 예를 들어, 제 1 리세스 영역(241)들을 형성하는 단계는, 층간 절연막들(211~219)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(221~228)을 등방적으로 식각하는 단계를 포함할 수 있다. 예를 들어, 희생막들(221~228)이 실리콘 질화막이고, 절연막들(210)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
이와 같이 형성된 제 1 리세스 영역들(241)은 제 1 관통 영역(240)으로부터 제 1 관통 영역(240)의 길이 방향과 수직하게 연장될 수 있다. 제 1 리세스 영역(241)의 깊이(제 1 관통 영역(240)으로부터 수직한 방향으로 연장된 길이)는 트랜지스터들의 채널 두께에 따라 조절될 수 있다.
도 28을 참조하면, 제 1 관통 영역들(240) 및 제 1 리세스 영역(241)들 내에 제 1 반도체막(250)을 형성한다.
제 1 반도체막(250)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 제1 리세스 영역들(241) 및 제 1 관통 영역(240)들 내에 채워질 수 있다. 제 1 리세스 영역(241)들에 채워진 제 1 반도체막(250)은 희생막들(221~228)의 측벽들과 직접 접촉될 수 있다. 또한, 제 1 반도체막(250)은 비정질(amorphous) 반도체막 또는 다결정(polycrystalline) 반도체막으로 형성될 수 있으며, 이러한 제 1 반도체막(250)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다.
일 실시예에 따르면, 제 1 반도체막(250)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 이에 따라, 제 1 반도체막(250)은 제 1 리세스 영역들(241)을 채우면서 제 1 관통 영역(240) 내에 컨포말하게 형성될 수 있다. 구체적으로, 제 1 반도체막(250)은 제 1 리세스 영역(241)의 두께의 절반 이상의 두께로 증착될 수 있다. 또한, 제 1 관통 영역(240)의 평면적 폭이 리세스 영역(241)의 두께보다 클 수 있으며, 이러한 경우, 제 1 반도체막(250)은 제 1 관통 영역(240)의 일부를 채우고 제 1 관통 영역(240)의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방(opened)될 수 있다.
한편, 다른 실시예에 따르면, 제 1 반도체막(250)은 증착 공정에 의해 제 1 관통 영역(240) 내에 완전히 채워질 수도 있다. 이러한 경우, 제 1 반도체막(250)을 증착한 후에 제 1 반도체막(250)에 대한 평탄화 공정이 수행될 수 있다. 또 다른 실시예에 따르면, 제 1 관통 영역(240)들에 의해 노출된 기판(200)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 제 1 관통 영역(240)들 내에 제 1 반도체막(250)을 형성할 수도 있다.
도 29를 참조하면, 제 1 관통 영역(240) 내에 채워진 제 1 반도체막(250)을 식각하여, 제 1 리세스 영역(241) 내에 국소적으로 제 1 반도체 패턴(251)을 형성한다.
일 실시예에 따르면, 제 1 반도체 패턴(251)을 형성하는 것은 앞에서 형성된 제 1 관통 영역(240)과 실질적으로 동일한 제 2 관통 영역(242)을 형성하는 것을 포함한다. 즉, 제 2 관통 영역(242)은 층간 절연막들(211~219)의 일측벽들 및 기판(200)의 상부면을 노출시킬 수 있다.
일 실시예에 따르면, 제 1 반도체 패턴들(251)은, 빈 영역을 갖는 제 1 반도체막(250)에 등방성 식각 공정을 수행하여 형성될 수 있다. 등방성 식각 공정은 제 1 반도체 패턴들(251)이 서로 분리될 때까지 수행될 수 있다. 즉, 등방성 식각 공정에 의해 층간 절연막들(211~219) 측벽들 및 기판(200)의 상면이 노출되는 제 2 관통 영역(242)이 형성될 수 있다. 여기서, 빈 영역을 통해 등방성 식각 공정이 수행됨에 따라 빈 영역의 측벽 및 바닥 부분의 제 1 반도체막(250)이 실질적으로 동시에 식각될 수 있다. 빈 영역을 통해 등방성 식각 공정을 수행함에 따라 박막 구조체(230)의 상부와 박막 구조체(230)의 하부에서 제 1 반도체막(250)이 균일하게 식각 될 수 있다. 이에 따라, 제 1 반도체 패턴들(251)의 수평적 두께가 균일할 수 있다. 또한, 등방성 식각 공정시 공정 시간에 따라, 제 1 반도체 패턴들(251)의 수평적 두께가 달라질 수 있다. 예를 들어, 제 1 반도체 패턴들(251)은 도 20에 도시된 것처럼, 제 1 리세스 영역(241)의 일부분을 채우도록 형성될 수 있다.
다른 실시예에 따르면, 제 2 관통 영역(242)을 형성하는 것은, 박막 구조체(230) 상에 개구부들의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(230)를 이방성 식각하는 단계를 포함할 수 있다. 이와 같이 형성되는 제 2 관통 영역(242)은 층간 절연막들(211~219)의 측벽들과 기판의 상면을 노출시킬 수 있다. 여기서, 제 2 관통영역(242)을 형성할 때 사용되는 마스크 패턴은 제 1 관통 영역(240)의 폭보다 크고 제 1 리세스 영역(241)의 폭보다 작은 폭을 가질 수 있다.
이와 같이, 제 1 리세스 영역(241) 내에 형성된 제 1 반도체 패턴(251)들은 비정질, 단결정 및/또는 다결정의 결정 구조를 가질 수 있다. 여기서, 다결정 구조의 제 1 반도체 패턴(251)들은 다수의 그레인들로 이루어질 수 있으며, 많은 그레인 바운더리들을 가질 수 있다. 이에 따라, 도 30에 도시된 바와 같이, 제 1 리세스 영역(241)들에 국소적으로 형성된 제 1 반도체 패턴(251)들을 레이저 어닐링하여, 제 1 반도체 패턴(251)을 재결정화할 수 있다. 다결정 구조의 제 1 반도체 패턴(251)은 재결정화되기 전보다 그레인들의 크기가 커질 수 있다. 즉, 재결정화된 제 1 반도체 패턴(252)은 레이저 어닐링 전의 제 1 반도체 패턴(251)에서보다 그레인들의 평균 크기가 클 수 있다. 그리고, 비정질 구조의 제 1 반도체 패턴(251)은 레이저 어닐링 공정에 의해 단결정 구조로 변화될 수 있다.
제 1 반도체 패턴(251)들을 레이저 어닐링하는 것은 도 12를 참조하여 설명한 것처럼, 제 1 반도체 패턴(251)들의 측벽이 노출된 제 2 관통 영역(242)으로 레이저를 조사하는 것을 포함한다. 이에 따라 제 1 반도체 패턴(251)들에 레이저가 직접 조사될 수 있다. 또한, 제 1 반도체 패턴들(251)에 레이저가 조사되면, 제 1 반도체 패턴(251)이 액체로 상전이된 후 급속히 냉각되면서 재결정화되는 연속적인 상태 변화가 일어날 수 있다. 이에 따라, 제 1 반도체 패턴(252)에서 그레인들의 사이즈가, 레이저 어닐링 공정을 수행하기 전보다 레이저 어닐링 공정을 실시한 후에 커질 수 있으며, 제 1 반도체 패턴(252) 내에서 그레인들의 수는 감소될 수 있다. 다시 말해, 레이저 어닐링 후 제 1 반도체 패턴(252)에서 평균 그레인 크기는, 레이저 어닐링 전 제 1 반도체 패턴(251)에서의 평균 그레인 크기보다 클 수 있다. 즉, 제 1 반도체 패턴(252) 내에서 그레인 바운더리들이 레이저 어닐링하기 전보다 감소될 수 있다.
도 31을 참조하면, 재결정화된 제 1 반도체 패턴들(252) 및 기판(200)과 접촉하는 제 2 반도체 패턴(255)을 제 2 관통 영역(242) 내에 형성한다. 도 13을 참조하여 설명한 것처럼, 제 2 반도체 패턴(255)은 증착 기술들 중의 한가지를 사용하여 제 2 관통 영역(242) 내에 콘포말하게 형성될 수 있다. 제 2 반도체 패턴(255)은 중공의 실린더 형태(hollow cylindrical type) 또는 쉘(shell) 모양으로 형성될 수 있으며, 제 2 반도체 패턴(255) 내에는 매립 절연 패턴(258)이 채워질 수 있다. 또한, 제 2 반도체 패턴(255)은 그것들이 접촉하는 기판과 동일한 도전형을 갖도록 형성된다. 또한, 중공 실린더 형태의 제 2 반도체 패턴(255)을 형성한 후에는, 제 2 반도체 패턴(255)에 대한 표면 처리 공정이 수행될 수 있다.
이어서, 제 2 반도체 패턴(255)들 사이에 박막 구조체(230)를 관통하는 제 3 관통 영역(243)을 형성한다.
제 3 관통 영역(243)은 제 2 반도체 패턴(255)들로부터 이격되어, 희생막들(221~228) 및 층간 절연막들(211~219)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 제 3 관통 영역(243)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 제 3 관통 영역(243)은 기판(200)의 상부면을 노출시키도록 형성될 수 있다. 제 3 관통 영역(243)을 형성하는 이방성 식각 공정에 의해 제 3 관통 영역(243)에 노출된 기판(200)의 상부면이 리세스될 수도 있다.
일 실시예에 따르면, 제 3 관통 영역(243)을 형성한 후에, 공통 소오스 라인으로 사용될 수 있는 불순물 영역(도전 영역; 202)이 기판(200) 내에 국소적으로 형성될 수 있다. 불순물 영역(202)은 제 3 관통 영역(243)이 형성된 박막 구조체(230)를 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
도 32를 참조하면, 제 3 관통 영역(243)에 노출된 희생막들(221~228)을 선택적으로 제거하여 층간 절연막들(211~219) 사이에 제 2 리세스 영역(244)들을 형성한다.
제 2 리세스 영역(244)들은 제 3 관통 영역(243)으로부터 층간 절연막들(211~219) 사이로 수평적으로 연장될 수 있으며, 재결정화된 제 1 반도체 패턴(252)들의 측벽들을 노출시킬 수 있다. 제 2 리세스 영역(244)들을 형성하는 단계는 층간 절연막들(211~219)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(221~228)을 등방적으로 식각하는 단계를 포함할 수 있다. 여기서, 희생막들(221~228)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들면, 희생막들(221~228)이 실리콘 질화막이고, 층간 절연막들(211~219)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
도 33을 참조하면, 제 3 관통 영역(243)들 및 제 2 리세스 영역(244)들의 표면을 따라 컨포말하게 정보 저장막(260)을 형성한다. 여기서, 정보 저장막(260)은 전하 트랩 절연막일 수 있다.
상세하게, 정보 저장막(260)은 도 10을 참조하여 설명한 것처럼, 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 제 2 리세스 영역(244)들의 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 정보 저장막(260)은 제 2 리세스 영역들(244)이 형성된 박막 구조체(230)를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 즉, 제 2 리세스 영역(244)에 노출된 제 1 반도체 패턴들(252)의 측벽들에 정보 저장막(260)이 형성될 수 있으며, 제 3 관통 영역(243) 및 제 2 리세스 영역(244)들에 노출된 층간 절연막들(211~219)의 표면에 정보 저장막(260)이 컨포말하게 형성될 수 있다.
이어서, 정보 저장막(260)이 형성된 제 3 관통 영역(243) 및 제 2 리세스 영역들(244) 내에 게이트 도전막(270)을 형성한다.
일 실시예에 따르면, 게이트 도전막(270)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 이에 따라, 게이트 도전막(270)은 제 2 리세스 영역들(244)을 채우면서 제 3 관통 영역(243) 내에 컨포말하게 형성될 수 있다. 구체적으로, 게이트 도전막(270)은 제 2 리세스 영역(244)의 두께의 절반 이상의 두께로 증착될 수 있다. 또한, 제 3 관통 영역(243)의 평면적 폭이 제 2 리세스 영역(244)의 두께보다 클 수 있으며, 이러한 경우, 게이트 도전막(270)은 제 3 관통 영역(243)의 일부를 채우고 제 3 관통 영역(243)의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방(opened)될 수 있다.
게이트 도전막(270)은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것이 아니므로, 게이트 도전막(270)은 물질 및 구조 등에서 다양하게 변형될 수 있다.
도 34를 참조하면, 제 3 관통 영역(243)내에 형성된 게이트 도전막(270)을 제거하여 제 2 리세스 영역들(244) 각각에 게이트 도전 패턴들(271~278)을 국소적으로 형성한다.
일 실시예에 따르면, 게이트 도전 패턴들(271~278)은, 빈 영역을 갖는 게이트 도전막(270)에 등방성 식각 공정을 수행하여 형성될 수 있다. 등방성 식각 공정은 게이트 도전 패턴들(271~278)이 서로 분리될 때까지 수행될 수 있다. 즉, 등방성 식각 공정에 의해 층간 절연막들(211~219)의 측벽들 및 기판(200) 상면의 정보 저장막(260)이 노출될 수 있다. 여기서, 빈 영역을 통해 등방성 식각 공정이 수행됨에 따라 빈 영역의 측벽 및 바닥 부분의 게이트 도전막(270)이 실질적으로 동시에 식각될 수 있다. 빈 영역을 통해 등방성 식각 공정을 수행함에 따라 박막 구조체(230)의 상부와 박막 구조체(230)의 하부에서 게이트 도전막(270)이 균일하게 식각 될 수 있다. 이에 따라, 게이트 도전 패턴들(271~278)의 수평적 두께가 균일할 수 있다. 또한, 등방성 식각 공정시 공정 시간에 따라, 게이트 도전 패턴들(271~278)의 수평적 두께가 달라질 수 있다. 예를 들어, 게이트 도전 패턴들(271~278)은 도 19 내지 20에 도시된 것처럼, 제 2 리세스 영역(244)의 일부분을 채우도록 형성될 수 있다.
게이트 도전 패턴들(271~278)을 형성한 후에는, 기판(200)의 상부면에 형성된 정보 저장막(260)을 제거하여 기판(200)의 상부면을 노출시킨다. 이 때, 정보 저장막(260)은 이방성 식각 공정에 의해 제거될 수 있으며, 이방성 식각 공정시 층간 절연막들(211~219)의 측벽들에 형성된 정보 저장막(260)이 함께 제거될 수 있다. 이러한 경우, 도 21 및 도 22에 도시된 바와 같이, 리세스 영역들(142) 각각에 정보 저장 패턴이 국소적으로 형성될 수 있다. 즉, 서로 분리된 정보 저장 패턴들이 형성될 수 있다.
다른 실시예에 따르면, 게이트 도전 패턴들(271~278)을 형성하는 것은, 제 3 관통 영역(243) 내에 채워진 게이트 도전막(270)을 이방성 식각하여 제 4 관통 영역(245)을 형성하는 것을 포함한다. 구체적으로, 제 4 관통 영역(245)을 형성하는 것은, 박막 구조체(230)를 구성하는 최상부의 절연막 상부에 추가적으로 형성되는 마스크 패턴을 식각 마스크로 사용하여, 게이트 도전막을 이방성 식각하는 단계를 포함할 수 있다. 여기서 마스크 패턴은 제 3 관통 영역(243)에 채워진 게이트 도전막(270)의 상면을 노출시키는 개구부들을 가질 수 있다.
일 실시예에 따르면, 제 4 관통 영역(245)은 층간 절연막들(211~219) 측벽들에 형성된 정보 저장막(260) 표면과, 기판(200)의 상면을 노출시킬 수 있다. 이러한 경우, 정보 저장막(260) 및 기판(200)의 상면을 노출시키는 제 4 관통 영역(245)을 형성한 후, 층간 절연막들(211~219)의 측벽에 형성된 정보 저장막(260)을 선택적으로 제거하는 공정이 더 수행될 수 있다. 정보 저장막(260)을 제거하는 공정은, 게이트 도전막에 대해 식각 선택비를 갖는 식각 가스 또는 식각 용액을 이용할 수 있다. 예를 들어, 등방성 식각 공정을 통해, 층간 절연막들(211~219) 측벽의 정보 저장막(260)을 제거하는 경우, HF, O3/HF, 인산, 황산 및 LAL과 같은 식각 용액이 이용될 수 있다. 또한, 정보 저장막(260)을 제거하기 위해, 불화물(fluoride) 계열의 식각 용액과, 인산 또는 황산 용액이 순차적으로 이용될 수도 있다.
또 다른 실시예에 따르면, 제 4 관통 영역(245)은 층간 절연막들(211~219)의 측벽들과 기판(200)의 상면을 노출시킬 수 있다. 이와 같은 제 4 관통 영역(245)을 형성하는 것은, 박막 구조체(230) 상에 제 3 관통 영역의 폭보다 크고 제 2 리세스 영역의 폭보다 작은 폭의 개구부를 갖는 마스크 패턴을 형성하고, 이러한 마스크 패턴을 이용하여 게이트 도전막을 이방성 식각함으로써 형성될 수 있다. 이 때, 마스크 패턴에 의해 층간 절연막들(211~219) 측벽의 정보 저장막(260)이 노출되므로, 이방성 식각 공정 동안 층간 절연막들(211~219) 측벽의 정보 저장막(260)이 제거될 수 있다.
이와 같이 게이트 도전 패턴들(271~278) 및 정보 저장 패턴들을 형성함에 따라, 게이트 도전 패턴들(271~278)은 기판(200) 상에 3차원적으로 배열 될 수 있으며, 게이트 도전 패턴들(271~278) 각각에 정보 저장 패턴이 형성될 수 있다. 정보 저장 패턴들은 수직적으로 및 수평적으로 서로 분리되므로, 정보 저장 패턴들에 트랩된 전하들이 인접한 셀로 확산되어 손실되는 것을 방지할 수 있다.
이어서, 도 35에 도시된 것처럼, 제 4 관통 영역(245) 내에 절연성 물질을 채워 전극 분리 패턴(280)을 형성한다. 전극 분리 패턴은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다.
이후, 제 2 반도체 패턴(255)의 상부 부분에는 불순물 영역(D)이 형성될 수 있다. 또한, 박막 구조체(230)의 상부에는 제 2 반도체 패턴(255)들을 전기적으로 연결하는 비트 라인들(285)이 형성될 수 있다. 비트 라인들(285)은 도시된 것처럼 라인 형태로 패터닝된 스트링 선택 라인을 가로지르는 방향을 따라 형성될 수 있다. 한편, 비트 라인들(285)은 콘택 플러그(미도시)에 의해 제 2 반도체 패턴(255)들과 연결될 수도 있다.
이하, 도 36 내지 도 43을 참조하여 도 24에 도시된 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다. 이 실시예에 따르면 정보 저장 패턴들은 플로팅 게이트 전극을 포함하며, 플로팅 게이트 전극을 형성하는 방법에서의 차이를 제외하면 이 실시예는 앞서 제 2 실시예의 제조 방법과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 25 및 도 26을 참조하여 설명한 것처럼, 기판(200) 상에 층간 절연막들(211~219) 및 희생막들(221~228)이 번갈아 적층된 박막 구조체(230)를 형성하고, 박막 구조체(230)를 관통하여 기판(200)을 노출시키는 제 1 관통 영역들(240)을 형성한다.
이어서, 도 36에 도시된 바와 같이, 제 1 관통 영역(240)에 노출된 희생막들(221~228)을 리세스하여, 적층된 층간 절연막들(211~219) 사이에 제 1 리세스 영역들(241a)을 형성한다. 여기서, 제 1 리세스 영역들(241a)의 폭은, 도 27을 참조하여 설명된 제 1 리세스 영역(241)의 폭보다 클 수 있다. 또한, 제 1 리세스 영역들(241a)을 형성하는 것은, 도 27을 참조하여 설명한 것처럼, 희생막들(221~228)을 선택적으로 식각하는 이방성 또는 등방성 식각 공정을 포함한다.
도 37을 참조하면, 제 1 리세스 영역들(241a) 각각에 플로팅 게이트 전극(260b)을 국소적으로 형성한다.
플로팅 게이트 전극(260b)을 형성하는 것은, 제 1 리세스 영역들(241a) 및 제 1 관통 영역(240) 내에 플로팅 게이트 도전막(265)을 형성하고, 플로팅 게이트 도전막(265)을 식각하여 층간 절연막들(211~219) 사이에 제 2 리세스 영역들(241b)을 형성하는 것을 포함한다.
상세하게, 제 1 리세스 영역들(241a) 및 제 1 관통 영역(240) 내의 플로팅 게이트 도전막(265)은, 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 플로팅 게이트 도전막은 예를 들어, 도핑된 다결정 실리콘 또는 금속 물질과 같은 도전성 물질로 형성될 수 있다. 일 실시예에 따르면, 플로팅 게이트 도전막은 도 15를 참조하여 설명한 것처럼, 제 2 리세스 영역들(241b)을 채우면서 제 1 관통 영역(240) 내에 컨포말하게 형성될 수 있다. 플로팅 게이트 도전막은 제 1 관통 영역(240)의 일부를 채우고 제 1 관통 영역(240)의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방(opened)될 수 있다.
또한, 제 2 리세스 영역들(241b)을 형성하는 단계는, 플로팅 게이트 도전막을 선택적으로 식각하는 이방성 또는 등방성 식각 공정이 수행될 수 있다. 예를 들어, 플로팅 게이트 도전막에 대한 식각 선택비가 높은 식각액이 플로팅 게이트 도전막에 정의된 빈 영역으로 공급되면, 플로팅 게이트 도전막의 일부가 선택적으로 제거될 수 있다. 이 때, 제 2 리세스 영역(241b)의 깊이는 등방성 식각 공정의 레시피를 적절히 조절함으로써 제어될 수 있다. 이와 같이 형성된 제 2 리세스 영역들(241b)은 제 1 관통 영역(240)으로부터 제 1 관통 영역(240)의 길이 방향과 수직하게 연장될 수 있다. 제 2 리세스 영역들(241b)을 형성함에 따라 층간 절연막들(211~219) 사이에 수직적으로 서로 분리된 플로팅 게이트 전극들(260b)이 형성될 수 있다.
도 38을 참조하면, 제 2 리세스 영역(241b)에 노출된 플로팅 게이트 전극(260b)의 측벽에 게이트 절연막(260c)을 선택적으로 형성한다. 게이트 절연막(260c)은 플로팅 게이트 전극(260b)의 측벽을 열산화시켜 형성될 수 있다.
이어서, 게이트 절연막(260c)이 형성된 제 2 리세스 영역들(241b) 각각에 제 1 반도체 패턴(251)을 형성한다. 제 1 반도체 패턴(251)을 형성하는 것은, 도 29를 참조하여 설명한 것처럼, 제 2 리세스 영역(241b) 및 제 1 관통 영역(240) 내에 제 1 반도체막을 형성하고, 제 1 반도체막을 패터닝하여 제 2 리세스 영역들(241b) 각각에 제 1 반도체 패턴들(251)을 국소적으로 형성하는 것을 포함한다. 제 1 반도체막은 도 29를 참조하여 설명한 것처럼, 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 형성되며, 제 2 리세스 영역들(241b)을 채우면서 제 1 관통 영역(240) 내에 컨포말하게 형성될 수 있다. 제 2 리세스 영역들(241b) 내에 형성된 제 1 반도체막은 게이트 절연막(260c)과 직접 접촉될 수 있다.
제 1 반도체 패턴들(251)을 국소적으로 형성하는 것은, 도 29를 참조하여 설명한 것처럼, 제 1 반도체막(250)에 등방성 식각 공정을 수행하여 형성될 수 있다. 제 1 반도체막(250)을 등방성 식각함에 따라, 층간 절연막들(211~219) 측벽들 및 기판(200)의 상면이 노출되는 제 2 관통 영역(242)이 형성될 수 있다. 이후, 도 30을 참조하여 설명한 것처럼, 제 2 관통 영역(242)에 노출된 제 1 반도체 패턴들(251)을 레이저 어닐링하여, 제 1 반도체 패턴들(251)을 재결정화한다.
이어서, 도 39를 참조하면, 제 2 관통 영역(242) 내에 재결정화된 제 1 반도체 패턴들(252) 및 기판(200)과 접촉하는 제 2 반도체 패턴(255)을 형성한다. 제 2 반도체 패턴(255)을 형성하는 것은 도 31을 참조하여 설명한 방법과 유사한다.
도 40을 참조하면, 제 2 반도체 패턴들(255) 사이에 박막 구조체(230)를 관통하는 제 3 관통 영역(243)을 형성한다.
도 41을 참조하면, 제 3 관통 영역(243)에 노출된 희생막들(221~228)을 선택적으로 제거하여 층간 절연막들(211~219) 사이에 제 3 리세스 영역들(244)을 형성한다. 제 3 리세스 영역들(244)을 형성하는 것은 도 32를 참조하여 설명한 것처럼, 층간 절연막들(211~219)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(221~228)을 등방적으로 식각하는 단계를 포함할 수 있다. 여기서, 제 3 리세스 영역들(244)은 플로팅 게이트 전극(260b)의 측벽을 노출시킬 수 있다.
도 42를 참조하면, 제 3 리세스 영역들(244) 및 제 3 관통 영역(243) 내에 게이트간 절연막(260a) 및 게이트 도전막(270)을 순서대로 형성한다. 게이트간 절연막(260a) 및 게이트 도전막(270)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다.
게이트간 절연막(260a)은 제 3 리세스 영역들의 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라 게이트간 절연막(260a)은 제 3 리세스 영역들(244) 및 제 3 관통 영역(243)이 형성된 박막 구조체(230)를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 게이트간 절연막은(260a) 예를 들어, 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다. 또한, 게이트간 절연막은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수도 있다.
게이트 도전막(270)은 게이트간 절연막(260a)이 형성된 제 3 리세스 영역들(244)을 채우며, 제 3 관통 영역(243) 내에 컨포말하게 형성될 수 있다. 게이트 도전막(270)은 예를 들어, 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
이어서, 도 43을 참조하면, 제 3 관통 영역(243)에 채워진 게이트 도전막을 제거하여 제 3 리세스 영역들(244) 각각에 게이트 도전 패턴들(271~278)을 국소적으로 형성한다. 게이트 도전 패턴들(271~278)을 형성하는 것은 도 34를 참조하여 설명한 것처럼, 제 3 관통 영역(243) 내에 채워진 게이트 도전막(270)을 등방성 식각하여 제 4 관통 영역(245)을 형성하는 것을 포함한다. 일 실시예에 따르면, 제 4 관통 영역(245)은 층간 절연막들(211~219) 측벽들에 형성된 게이트 절연막(260c)의 표면과, 기판(200)의 상면을 노출시킬 수 있다. 이후, 제 4 관통 영역(245) 내에 절연성 물질을 채워 전극 분리 패턴(280)을 형성하고, 박막 구조체(230)의 상부에 제 2 반도체 패턴들(255)을 전기적으로 연결하는 비트라인들(285)을 형성한다.
도 44는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 44를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 45는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 45를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 46은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 46을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 복수의 도전 패턴들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 활성 기둥; 및
    상기 활성 기둥과 상기 도전 패턴들 사이에 개재되는 정보 저장 패턴들을 포함하되,
    상기 활성 기둥은 상기 적층 구조체를 관통하는 수직 반도체 패턴 및 상기 수직 반도체 패턴과 다른 결정 구조를 가지면서 상기 수직 반도체 패턴과 상기 정보저장 패턴들 사이에 개재되는 돌출 반도체 패턴들을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 활성 기둥은 상기 수직 반도체 패턴과 상기 돌출 반도체 패턴 사이에 불연속적인 경계면을 갖는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 돌출 반도체 패턴에서의 평균 그레인 크기가 상기 수직 반도체 패턴에서의 평균 그레인 크기보다 큰 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 적층 구조체는 상기 도전 패턴들 사이에 개재된 절연 패턴들을 포함하며,
    상기 수직 반도체 패턴은 상기 절연 패턴과 인접한 부분에서 제 1 두께를 가지며, 상기 도전 패턴과 인접한 부분에서 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 돌출 반도체 패턴은 상기 수직 반도체 패턴에 의해 관통된 링 형상인 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 수직 반도체 패턴은 중공의 실린더 형태 및 기둥 형태 중 어느 하나인 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 정보 저장 패턴은 수직적으로 인접한 다른 정보 저장 패턴들과 분리된 3차원 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 정보 저장 패턴은 상기 돌출 반도체 패턴과 접하는 게이트 절연막, 상기 도전 패턴과 접하는 게이트간 절연막 및 상기 게이트 절연막과 상기 게이트간 절연막 사이의 플로팅 게이트 전극을 포함하는 3차원 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 정보 저장 패턴은 상기 돌출 반도체 패턴의 상부면 및 하부면으로 연장되는 3차원 반도체 메모리 장치
  10. 제 7 항에 있어서,
    상기 정보 저장 패턴은 상기 도전 패턴의 상부면 및 하부면으로 연장되는 3차원 반도체 메모리 장치.
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Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101486984B1 (ko) * 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
US9397093B2 (en) * 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
KR20120069034A (ko) * 2010-12-20 2012-06-28 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20130037063A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2013084715A (ja) * 2011-10-07 2013-05-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR20130070923A (ko) * 2011-12-20 2013-06-28 에스케이하이닉스 주식회사 반도체 장치 제조 방법
US8797804B2 (en) 2012-07-30 2014-08-05 Micron Technology, Inc. Vertical memory with body connection
JP6095951B2 (ja) 2012-11-09 2017-03-15 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
US8946807B2 (en) * 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
KR20140109741A (ko) * 2013-03-06 2014-09-16 에스케이하이닉스 주식회사 수직형 반도체 장치 및 제조 방법과 그 동작 방법
KR20140113024A (ko) * 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
JP6178651B2 (ja) * 2013-07-19 2017-08-09 株式会社東芝 パターン転写用モールド及びパターン形成方法
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9230980B2 (en) * 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US10141322B2 (en) 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
US9478643B2 (en) * 2013-12-24 2016-10-25 Intel Corporation Memory structure with self-aligned floating and control gates and associated methods
CN105185748B (zh) * 2014-06-10 2018-05-08 旺宏电子股份有限公司 多层存储器阵列及其制作方法
US9397107B2 (en) 2014-06-30 2016-07-19 Sandisk Technologies Llc Methods of making three dimensional NAND devices
KR102240024B1 (ko) * 2014-08-22 2021-04-15 삼성전자주식회사 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법
KR20160060850A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
US9754956B2 (en) * 2014-12-04 2017-09-05 Sandisk Technologies Llc Uniform thickness blocking dielectric portions in a three-dimensional memory structure
CN107548520B (zh) * 2015-02-24 2021-05-25 东芝存储器株式会社 半导体存储装置及其制造方法
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material
CN106409837B (zh) * 2015-07-27 2020-03-17 旺宏电子股份有限公司 存储器及其制作方法
US9761599B2 (en) * 2015-08-17 2017-09-12 Micron Technology, Inc. Integrated structures containing vertically-stacked memory cells
US9842907B2 (en) * 2015-09-29 2017-12-12 Sandisk Technologies Llc Memory device containing cobalt silicide control gate electrodes and method of making thereof
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) * 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
KR102609301B1 (ko) * 2015-12-30 2023-12-05 에스케이하이닉스 주식회사 서로 다른 폭들을 갖는 게이팅 라인들을 포함하는 뉴로모픽 소자
KR102577145B1 (ko) 2016-01-25 2023-09-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
US9831118B1 (en) * 2016-05-24 2017-11-28 Sandisk Technologies Llc Reducing neighboring word line in interference using low-k oxide
KR102563924B1 (ko) * 2016-08-05 2023-08-04 삼성전자 주식회사 수직형 메모리 소자
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
CN107731730B (zh) * 2016-08-12 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US9960180B1 (en) * 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
JP6842386B2 (ja) * 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
KR102559237B1 (ko) * 2018-03-12 2023-07-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102542624B1 (ko) * 2018-07-17 2023-06-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102549172B1 (ko) 2018-10-29 2023-07-03 삼성전자주식회사 반도체 소자의 제조 방법
KR102130057B1 (ko) * 2019-01-16 2020-07-06 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US11126775B2 (en) * 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
DE102020109326B4 (de) * 2019-04-12 2024-07-25 Taiwan Semiconductor Manufacturing Co. Ltd. Ic-vorrichtung, verfahren zum herstellen und verfahren zum herstellen eines layout-diagramms
US10957775B2 (en) * 2019-07-01 2021-03-23 Micron Technology, Inc. Assemblies having conductive structures with three or more different materials
KR102740372B1 (ko) 2019-09-03 2024-12-12 삼성전자주식회사 반도체 장치
JP2021048214A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 記憶装置
US11569390B2 (en) * 2019-12-23 2023-01-31 Micron Technology, Inc. Memory cells and integrated assemblies having charge-trapping-material with trap-enhancing-additive
JP2021145014A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 半導体記憶装置
TW202145441A (zh) * 2020-05-29 2021-12-01 台灣積體電路製造股份有限公司 三維記憶體元件及其製造方法
US11672126B2 (en) 2020-06-18 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
US11587950B2 (en) * 2020-07-01 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11532630B2 (en) * 2020-08-27 2022-12-20 Micron Technology, Inc. Channel formation for vertical three dimensional (3D) memory
KR102843330B1 (ko) 2020-09-04 2025-08-06 삼성전자주식회사 메모리 소자 및 그 제조방법
KR102927537B1 (ko) 2020-12-22 2026-02-12 삼성전자 주식회사 반도체 메모리 소자
KR102556380B1 (ko) * 2021-02-02 2023-07-17 한양대학교 산학협력단 메모리 셀 영역을 넓힌 구조의 3차원 플래시 메모리
CN113838856B (zh) * 2021-09-23 2024-08-20 长江存储科技有限责任公司 半导体器件的制备方法以及半导体器件
US20230164987A1 (en) * 2021-11-22 2023-05-25 Intel Corporation 3d nand memory cell with flat trap base profile
CN118524703A (zh) * 2024-04-25 2024-08-20 长鑫科技集团股份有限公司 一种半导体结构的制备方法及其半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060128096A1 (en) 2003-02-10 2006-06-15 Arup Bhattacharyya Methods of forming semiconductor devices
JP2008034456A (ja) 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
JP2009277770A (ja) 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7383476B2 (en) * 2003-02-11 2008-06-03 Sandisk 3D Llc System architecture and method for three-dimensional memory
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR100855990B1 (ko) 2007-03-27 2008-09-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7514321B2 (en) * 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101486797B1 (ko) * 2008-06-04 2015-01-28 삼성전자주식회사 수직형 반도체 소자, 이를 제조하는 방법 및 이의 동작방법.
KR101551901B1 (ko) * 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060128096A1 (en) 2003-02-10 2006-06-15 Arup Bhattacharyya Methods of forming semiconductor devices
JP2008034456A (ja) 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
JP2009277770A (ja) 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

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KR20110130916A (ko) 2011-12-06

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