KR101620701B1 - 세그먼트화된 접합 패드 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따라, 반도체 디바이스는 기판의 제1 측면에 배치된 제1 접합 패드를 포함한다. 제1 접합 패드는 제1의 복수의 패드 세그먼트를 포함한다. 제1의 복수의 패드 세그먼트 중 적어도 하나의 패드는 제1의 복수의 패드 세그먼트 중 나머지 패드 세그먼트와 전기적으로 분리된다.

Description

세그먼트화된 접합 패드 및 그 제조 방법{SEGMENTED BOND PADS AND METHODS OF FABRICATION THEREOF}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는, 세그먼트화된 접합 패드 및 그의 제조 방법에 관한 것이다.
반도체 디바이스는 다양한 전자 및 다른 애플리케이션들에서 사용된다. 반도체 디바이스는, 특히, 반도체 웨이퍼 위에 하나 이상의 유형의 박막 재료를 증착시키고 그 박막 재료를 패터닝하여 집적회로를 형성함으로써 반도체 웨이퍼 상에 형성되는 집적 회로 또는 이산 디바이스를 포함한다.
반도체 디바이스는 전형적으로 물리적 손상 또는 부식으로부터 반도체 디바이스를 보호하기 위한 세라믹 또는 플라스틱 보디 내에 패키징된다. 패키징은 또한 다이 또는 칩으로도 지칭되는 반도체 디바이스를 패키징 외부의 다른 디바이스들에 접속시키는데 필요한 전기적 콘택트를 지원한다. 반도체 디바이스의 유형 및 패키징되는 반도체 디바이스의 의도된 용도에 따라 많은 다양한 유형의 패키징이 이용가능하다.
반도체 디바이스와 다른 디바이스들 간의 전기적 접속은 하나 이상의 콘택트 패드, 즉, 접합 패드를 이용하여 이루어진다. 이들 접합 패드는 반도체 디바이스 상에 정렬된다. 배선 접합은 반도체 디바이스의 접합 패드를 칩 외부의 컴포넌트에 전기적으로 접속시키는데 사용될 수 있다. 예를 들면, 몇몇 애플리케이션에서, 배선 접합은 반도체 디바이스의 접합 패드를, 특히, 리드 프레임 또는 기판에 접속시키는데 사용될 수 있다.
구현되는 반도체 디바이스의 유형에 따라, 컴포넌트들간의 전기적 접속을 구축하기 위해 많은 상이한 유형의 배선 접합 기술이 사용될 수 있다. 볼 접합, 초음파 접합(예를 들면, 웨지 접합(wedge bonding)), 또는 다른 유형의 배선 접합이 사용될 수 있다.
본 발명의 실시예에 따라, 반도체 디바이스는 기판의 제1 측면에 배치된 제1 접합 패드를 포함한다. 제1 접합 패드는 제1의 복수의 패드 세그먼트를 포함한다. 제1의 복수의 패드 세그먼트 중 적어도 하나의 패드 세그먼트는 제1의 복수의 패드 세그먼트 중 나머지 패드 세그먼트와 전기적으로 분리된다.
본 발명의 대체 실시예에 따라, 반도체 디바이스는 기판의 제1 측면에 배치된 제1 접합 패드를 포함한다. 제1 접합 패드는 제1 부분 및 제2 부분을 포함한다. 제1 접합 패드의 제1 부분은 기판에 전기적으로 결합되고, 제1 접합 패드의 제2 부분은 기판과 전기적으로 분리된다.
본 발명의 또 다른 대체 실시예에 따라, 반도체 디바이스는 제1 측면을 갖는 반도체 칩, 및 반도체 칩의 제1 측면에 배치된 제1 접합 패드를 포함한다. 제1 접합 패드는 제1 복수의 패드 세그먼트를 포함하는 제1 부분 및 제2 부분을 포함한다. 제1의 복수의 패드 세그먼트 중 한 패드 세그먼트는 제1의 복수의 패드 세그먼트 중 나머지 패드 세그먼트와 전기적으로 분리된다. 제1 외부 상호접속부는 제1 접합 패드의 제1 부분과 접촉한다.
본 발명의 또 다른 대체 실시예에 따라, 반도체 디바이스는 제1 측면을 갖는 반도체 칩, 및 반도체 칩의 제1 측면에 배치된 제1 접합 패드를 갖는 반도체 칩을 포함한다. 제1 접합 패드는 제1 부분 및 제1 부분과 분리된 제2 부분을 포함한다. 제1 접합 패드의 제1 부분은 기판에 전기적으로 결합되고, 제1 접합 패드의 제2 부분은 기판과 전기적으로 분리된다. 제1 외부 상호접속부는 제1 부분과 접촉한다.
본 발명의 또 다른 대체 실시예에 따라, 반도체 디바이스를 형성하는 방법은, 기판 위에 분리층을 형성하는 단계, 분리층을 패터닝하여 제1의 복수의 개구를형성하는 단계, 및 제1의 복수의 개구를 도전성 재료로 적어도 부분적으로 채움으로써 복수의 접합 패드 세그먼트를 포함하는 접합 패드를 형성하는 단계를 포함한다.
본 발명의 보다 완전한 이해 및 이점을 위해, 이제 첨부 도면과 결합하여 다음의 설명이 참조된다.
도 1은 도 1a 및 도 1b를 포함하고, 여기서, 도 1a는 본 발명의 실시예에 따른 반도체 디바이스를 도시하고 도 1b는 반도체 디바이스의 성능 향상을 도시한다.
도 2a 및 도 2b를 포함하는 도 2는 본 발명의 실시예에 따른 반도체 디바이스를 도시하고, 여기서, 도 2a는 접합 패드를 구비한 반도체 칩의 상면도를 도시하는 한편, 도 2b는 접합 패드의 활성 영역 및 비활성 영역을 갖는 상면도를 도시한다.
도 3은 본 발명의 실시예에 따른 또 다른 반도체 디바이스를 도시한다.
도 4a 내지 도 4c를 포함하는 도 4는 본 발명의 실시예에 따른 반도체 디바이스를 도시한다. 도 4a 및 도 4b는 반도체 칩의 단면도를 도시하고, 도 4c는 반도체 칩의 상면도를 도시한다.
도 5는 본 발명의 대체 실시예에 따른 또 다른 반도체 디바이스를 도시한다.
도 6은 본 발명의 대체 실시예에 따른 또 다른 반도체 디바이스를 도시한다.
도 7은 본 발명의 대체 실시예에 따른 또 다른 반도체 디바이스를 도시한다.
도 8a 내지 도 8f를 포함하는 도 8은 본 발명의 실시예에 따른 반도체 구조를 형성하기 위한 하나의 프로세스를 도시한다.
도 9a 내지 도 9d를 포함하는 도 9는 본 발명의 실시예에 따른 반도체 구조를 형성하기 위한 또 다른 프로세스를 도시한다.
도 10a 내지 도 10d를 포함하는 도 10은 본 발명의 실시예에 따른 반도체 디바이스의 접합 패드의 상이한 구성을 도시한다.
도 11a 및 도 11b를 포함하는 도 11은 본 발명의 실시예에 따른 클립 상호접속부를 도시하는 반도체 디바이스를 도시한다.
도 12는 본 발명의 대체 실시예에 따른 웨이퍼 레벨 반도체 패키지를 도시한다.
도 13a 내지 도 13d를 포함하는 도 13은 본 발명의 실시예에 따라 반도체 디바이스의 땜납 패드로서 사용하기 위한 접합 패드의 대체 구성을 도시한다.
상이한 도면들에서의 대응하는 참조번호 및 기호들은 다른 지시가 없는 한 대응하는 부분들을 지칭한다. 도면들은 실시예들의 관련 양태들을 명확히 설명하기 위해 도시되어 있는 것으로 반드시 축척을 맞춰 도시할 필요는 없다.
다양한 실시예들을 구성하고 이용하는 것에 대해 이하에 상세히 논의된다. 그러나, 본 발명은 폭넓은 다양한 특정 맥락에서 구체화될 수 있는 많은 적용가능한 진보적인 개념을 제공한다는 것이 이해되어야 한다. 논의되는 특정 실시예들은 단순히 본 발명을 구성하고 이용하기 위한 특정 방식들을 예시한 것으로, 본 발명의 범위를 제한하는 것은 아니다.
반도체 디바이스 기술에서, 기생 효과(parasitic effects)는 반도체 칩들의 전기적 성능의 저하를 초래할 수 있다. 그러한 기생 효과는 반도체 칩의 컴포넌트들 내부뿐만 아니라 패키징으로부터 기인할 수 있다. 그러한 한가지 기생 효과는 반도체 칩을 외부 회로에 결합하기 위해 사용되는 접합 패드로부터 발생한다. 예로서, 고성능 디바이스들의 전기적 성능은 접합 패드로부터 발생하는 기생 용량에 의해 영향을 받을 수 있다. 예를 들면, 고주파 트랜지스터들의 특성은 드레인-소스 또는 출력 대 접지 커패시턴스가 증가함에 따라 강하게 저하된다. 유사하게, 전기적 성능은 게이트 커패시턴스가 증가함에 따라 또한 저하될 수 있다. 이러한 문제를 해결하기 위해, 몇몇 애플리케이션에서, 이러한 커패시턴스 값에 대한 접합 패드의 기여도를 낮게 한다. 특히, 접합 패드 커패시턴스는 하부의 유전체 스택의 두께를 최대화함으로써, 또는 낮은-k 재료를 사용하여 재료의 유전 상수를 최소화함으로써 낮아진다. 그러나, 중요한 단점이 남게 된다. 예를 들면, 유전 상수가 3.0에 접근하거나 그 아래가 됨에 따라, 배선 접합의 기계적 안정성이 관심사가 된다. 더욱이, 유전체 층의 두께는 단지 백엔드-오브-라인(backend-of-line) 금속화 스택에 의해 결정되는 임의의 범위 내에서만 변경될 수 있다.
본 발명의 다양한 실시예는 반도체 디바이스에, 접합 패드의 전기적 활성 영역을 제한하는 세그먼트화된 접합 패드를 제공한다. 접합 패드의 제1 부분은 연속적인 방식으로 전기적으로 활성인 반면, 접합 패드의 제2 부분은 기계적 지지는 제공하지만 배선 접합과는 분리되도록 제조되어 접합 패드 커패시턴스에 기여하는 패드의 영역을 감소시킨다. 따라서, 유전체 스택의 두께 또는 유전 상수를 반드시 변경하지 않으면서, 접합 패드에 기인하는 기생 커패시턴스가 감소될 수 있다.
도 1을 이용하여 본 발명의 구조적 실시예가 설명될 것이다. 본 발명의 대체의 구조적 실시예는 도 2 내지 도 5, 도 9 및 도 10을 이용하여 설명될 것이다. 반도체 디바이스를 제조하는 방법은 도 6을 이용하여 설명될 것이다. 반도체 디바이스를 제조하는 대체 실시예는 도 7 및 도 8을 이용하여 설명될 것이다.
도 1a 및 도 1b를 포함하는 도 1은 본 발명의 실시예를 도시한다. 도 1a는 본 발명의 실시예에 따른 반도체 디바이스를 도시하고, 도 1b는 반도체 디바이스의 성능에 있어서의 대응하는 향상을 도시한다.
도 1a를 참조하면, 반도체 칩(10)이 기판(20) 상에 정렬되어 있다. 다양한 실시예에서, 반도체 칩(10)은 집적 회로 칩 또는 개별 디바이스를 포함할 수 있다. 하나 이상의 실시예에서, 반도체 칩(10)은 로직 칩, 메모리 칩, 아날로그 칩, 혼합 신호 칩, 개별 디바이스, 및 시스템 온 칩과 같은 그들의 조합체, 또는 다른 적절한 유형의 디바이스를 포함할 수 있다. 반도체 칩(10)은 다이오드, 트랜지스터, 사이리스터(thyristors), 커패시터, 인덕터, 저항, 광전자 디바이스, 센서, 마이크로-전자-기계 시스템 등과 같은 다양한 유형의 능동 및 수동 디바이스를 포함할 수 있다.
본 예시적인 예에서, 반도체 칩(10)은 기판(20)에 부착된다. 기판(20)은 몇몇 예에서 도전성 기판일 수 있다. 예를 들면, 기판(20)은 일 실시예에서 구리를 포함할 수 있다. 다른 실시예에서, 기판(20)은 도전성 금속 및 그들의 합금을 포함할 수 있는 금속성 재료를 포함한다. 기판(20)은 또한 금속간 재료(intermetallic material)를 포함할 수 있다.
기판(20)은 일 실시예에서 리드 프레임을 포함할 수 있다. 예를 들면, 기판(20)은 반도체 칩(10)이 부착될 수 있는 다이 패들을 포함할 수 있다. 제1 및 제2 리드(30 및 35) 또한 이 예에서 제공될 수 있다. 이 예에서, 소스 리드(30A) 및 드레인 리드(30B)를 포함하는 제1 리드(30)는 소스 접속 및/또는 드레인 접속을 제공할 수 있고, 제2 리드(35)는 게이트 접속을 제공할 수 있다. 추가의 실시예에서, 기판(20)은 하나 이상의 칩이 부착될 수 있는 하나 이상의 다이 패들을 포함할 수 있다.
또 다른 대체 실시예에서, 기판(20)은 도전성이 아닐 수 있다. 또 다른 실시예에서, 몇 개의 상이한 또는 동일한 반도체 칩(10)이 상이한 기술에 의해 기판(20)에 부착될 수 있다.
다양한 실시예는 실리콘 기판 상에 반도체 칩(10)을 형성한다. 대안으로, 다른 실시예에서, 반도체 칩(10)은 SiC(silicon carbide) 상에 형성될 수 있거나 GaN(gallium nitride) 같은 화합물 반도체 상에 적어도 부분적으로 형성될 수 있다.
몇몇의 예시적인 실시예에서, 반도체 칩(10)은 일 실시예에서 개별 디바이스일 수 있는 전력 반도체 디바이스를 포함할 수 있다. 일 예에서, 반도체 칩(10)은 PIN 다이오드 또는 쇼트키 다이오드와 같은 2 단자 디바이스이다. 다른 예에서, 반도체 칩(10)은 전력 MISFET(metal insulator semiconductor field effect transistor), JFET(junction field effect transistor), BJT(bipolar junction transistor), IGBT(insulated gate bipolar transistor), 또는 사이리스터와 같은 3 단자 디바이스이다. 또 다른 예에서, 반도체 칩(10)은 LDMOS(laterally diffused metal oxide semiconductor)일 수 있다.
도시된 바와 같이, 반도체 칩(10)은 접합 패드(40)(또한 콘택트 패드 또는 간단히 패드로도 지칭됨)를 포함한다. 이 예시적인 예에서, 접합 패드(40)는 반도체 칩(10)의 상부 표면상에 증착된다. 다른 예에서, 반도체 칩(10)은 하나 이상의 다른 표면상에 부가의 접합 패드를 포함할 수 있다. 예를 들면, 반도체 칩(10)은 자신의 하부 표면상에 접합 패드를 포함할 수 있다.
반도체 칩(10) 상의 접합 패드(40) 각각은 이 실시예에서 제2 부분(60)과 분리된 제1 부분(50)을 구비한다. 복수의 배선(70)은 접합 패드(40)의 제1 부분(50)을 제1 및 제2 리드(30 및 35)에 전기적으로 접속시킨다. 접합 패드(40)의 하나 이상의 제1 부분(50) 및 제2 부분(60)은, 도 2 내지 도 5를 참조하여 상세히 도시되는 바와 같이, 세그먼트화될 수 있다. 몇몇 실시예에서, 반도체 칩(10) 상의 단지 몇몇의 접합 패드(40)만이 제1 부분(50) 및 제2 부분(60)을 구비한다. 예를 들면, 접합 패드(40)는 몇몇 실시예에서 제1 접합 패드(40A), 제2 접합 패드(40B), 및 제3 접합 패드(40C)를 포함할 수 있다.
일 실시예에서, 배선(70)은 웨지 접합으로서 형성된다. 웨지 접합 동안, 배선에 압력 및 초음파 힘이 가해져 반도체 칩(10)의 접합 패드(40) 상에 웨지 접합을 형성한다. 배선은 접합 패드와 리드 핑거 간에 점진적인 배선 아크를 형성하는, 제1 리드(30)와 같은 외부 콘택트까지 뻗어 있다. 배선에 압력 및 초음파 힘이 다시 가해져 리드 핑거 상에 웨지 접합을 형성하고 후속하여 배선은 클램핑 디바이스를 이용하여 절단된다. 이러한 기술은 도 1에 도시된 웨지 접합을 형성하는데 사용될 수 있다. 다양한 실시예에서, 각각의 배선(70)의 웨지 부분은 접합 풋(bond foot)으로서 알려져 있다. 예를 들면, 이 실시예에서, 접합 풋(75)이 도시되어 있다. 물론, 배선(70)을 증착하는데 다른 기술이 사용될 수 있다.
대체 실시예에서, 배선(70)을 위해 볼 접합이 사용될 수 있다. 볼 접합 시에, 배선의 단부를 용융함으로써 금속 볼이 우선 형성된다. 볼은 접합 패드 상에 위치되고 볼에 특정 시간 양 동안 압력, 열, 및 초음파 힘이 가해진다. 결과적으로, 볼과 접합 사이에 금속 용접점이 형성된다. 웨지 접합과 유사하게, 배선은 또 다른 배선이 형성되는 외부 콘택트까지 뻗어있고, 배선이 절단되고, 반도체 디바이스에 대한 추가의 배선 접합을 위해 프로세스 자체가 반복된다. 제2 접합은 웨지 접합, 스티치 접합, 또는 일부 다른 유형의 접합일 수 있다.
하나 이상의 실시예에서, 배선(70)에 대한 배선 접합 재료는 특히 구리, 알루미늄, 및 금을 포함할 수 있다. 다른 실시예에서, 배선 접합 재료는 텅스텐, 티타늄, 루테늄, 니켈, 코발트, 백금, 은, 및 그러한 다른 재료를 포함할 수 있다. 다양한 실시예에서, 접합 패드(40)는 전술한 재료 중 하나 이상을 포함할 수 있다. 이 예에서, 접합 패드(40)는 금을 포함한다.
반도체 칩(10), 기판(20), 및 배선(70), 및 상호접속부(71)는 모두 인캡슐런트(encapsulant; 25) 내에 내장될 수 있다. 다양한 실시예에서, 인캡슐런트(25)는 유전체 재료를 포함하고 일 실시예에서 몰드 화합물을 포함할 수 있다. 하나 이상의 실시예에서, 인캡슐런트(25)는 중합체, 공중합체, 생물 중합체, 섬유 침지 중합체(예를 들면, 수지 내의 유리 섬유 또는 탄소), 입자 충진 중합체, 및 다른 유기 재료를 포함할 수 있다. 또 다른 예시적인 예에서, 인캡슐런트(25)는 몰드 화합물, 및 에폭시 수지 및/또는 실리콘과 같은 재료를 이용하여 형성되지 않은 실란트를 포함할 수 있다. 다양한 실시예에서, 인캡슐런트(25)는 임의의 적절한 듀로플라스틱(duroplastic), 서모플라스틱(thermoplastic), 서모셋(thermosetting) 재료, 또는 라미네이트(laminate)로 이루어질 수 있고, 일부 실시예에서 필러 재료를 포함할 수 있다. 또 다른 실시예에서, 인캡슐런트(25)는 에폭시 재료, 및 작은 유리 입자를 포함하는 충진 재료 또는 알루미나 또는 유기 충진 재료같은 다른 전기적 절연 미네랄 필러를 포함하는 충진 재료를 포함할 수 있다.
접합 풋(75)은 일 실시예에서, 예를 들면, 약 0.5 Lbp인 접합 패드(40)의 길이(Lbp)의 약 0.2 내지 0.7배인 길이(Lbp)를 가질 수 있다. 다양한 실시예에서, 접합 풋(75)은 가능한 작게, 즉, 기술적으로 최소 배선폭이 되도록 형성된다. 다양한 실시예에서, 제1 부분(50)과 제2 부분(60)의 영역의 비율은 반도체 칩(10)의 성능을 최대화하도록 선택된다. 이것은 도 1b를 이용하여 더 설명된다.
도 1b를 참조하면, 그래프는 제1 부분(50)의 영역 및 제2 부분(60)의 영역을 변경시킬 때의 효과를 개략적으로 도시한다. 제1 부분(50)의 영역이 하부 컴포넌트에 전기적으로 직접 접속됨에 따라, 제1 부분(50)의 영역이 증가할수록 배선(70)과 접합 패드(40) 사이의 계면에서의 저항이 감소하게 된다. 그러나, 이러한 저항은 오히려 급격히 줄어든다. 이 효과를 설명하기 위해, 접합 패드(40)의 길이(Lbp)에 대한 제1 부분(50)의 폭(W)의 비율이 도 1b에 도시되어 있다. 그러나, 제1 부분(50)이 증가하면 접합 패드(40)의 기생 커패시턴스도 증가한다. 따라서, 저항과 커패시턴스가 최소가 되는 최적 동작 범위가 존재한다. 따라서, 다양한 실시예에서, 비율 W:Lbp는 저항을 최소화하기 위해 적어도 0.1:1이다. 그러나, 다양한 실시예에서, 비율 W:Lbp는 기생 커패시턴스를 최소화하기 위해 0.7:1보다 크지는 않다. 다양한 실시예에서, 패드 커패시턴스는 콘택트 저항을 희생하지 않고 낮아진다.
도 2a 및 도 2b를 포함하는 도 2는 본 발명의 실시예에 따른 반도체 디바이스를 도시한다. 특히, 도 2a는 접합 패드를 구비한 반도체 칩의 확대 상면도를 도시하는 한편, 도 2b는 접합 패드의 활성 및 비활성 영역을 강조하는 상면도를 도시한다. 일 실시예에서, 도 2는 도 1에 도시된 반도체 칩(10)의 확대도를 도시한다.
도 2a를 참조하면, 접합 패드(40)를 구비한 반도체 칩(10)의 상면도가 도시되어 있다. 이 실시예에서 도시된 바와 같이, 접합 패드(40)는 제1 부분(50) 및 제2 부분(60)을 포함한다. 다양한 실시예에서, 접합 패드(40)는 반도체 칩(10)용으로 사용되는 배선 접합의 유형에 따라 직경이 50 - 250 ㎛일 수 있다. 일부 실시예에서, 접합 패드 대 기판 커패시턴스를 추가로 감소시키기 위해 접합 패드의 크기를 최소화하는 것이 바람직할 수 있다. 접합 패드(40)의 크기는, 특히, 배선 접합 피치 및 배선 접합 풋 폭과 같은 다양한 인자에 의존할 수 있다.
이들 예에서, 제1 부분(50)은 연속적인 부분일 수 있는 반면, 제2 부분(60)은 복수의 패드 세그먼트(80)로 세그먼트화된다. 패드 세그먼트(80) 각각 사이에 트렌치(90)가 제공된다. 접합 패드(40)의 제2 부분(60)에서의 트렌치(90)는 이들 예시적인 예에서 패드 세그먼트(80)를 분리시키고 분리된 패드 세그먼트(80)를 비활성으로 만드는 한편 여전히 기계적으로 제공된다. 다양한 실시예에서, 트렌치(90)는 폭이 0.2 - 5 ㎛일 수 있다. 특히, 트렌치(90)는 몇몇 실시예에서 접합 패드(40)의 크기를 추가로 최소화하기 위해 폭이 2 -3 ㎛일 수 있다. 다양한 실시예에서, 트렌치(90)의 폭 대 복수의 패드 세그먼트(80) 각각의 길이(또는 폭)의 비율은 일 실시예에서 약 1:2 내지 약 1:50, 및 1:10이다.
이 예시적인 실시예에서 볼 수 있는 바와 같이, 몇몇 실시예에서, 트렌치(90)는 패드 세그먼트(80)가 배선의 방향(D1)으로부터 45도 회전된 것으로 나타나도록 형성되어 있다. 이 구성에서, 패드 세그먼트(80)는 배선 접합 프로세스 동안 전단 응력에 대한 더 큰 내성을 가질 수 있다. 대체 실시예에서, 트렌치(90)는 접합 패드(40)의 제2 부분(60)의 전단 강도를 증가시키는데 도움을 주기 위해 상이하게 구성될 수 있다.
다양한 실시예에서, 하나 이상의 트렌치(90)는 유전체 재료와 같은 절연 재료로 채워질 수 있다. 유전체 재료는 하나 이상의 실시예에서 질화물을 포함할 수 있다. 다른 실시예에서, 유전체 재료는 산화물, 실리콘 카바이드, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 다른 유전 상수 재료, 폴리이미드, 및 다른 유기 재료를 포함할 수 있다. 또 다른 예시적인 실시예에서, 유전체 재료는 공기로 채워질 수 있는 갭을 포함할 수 있다.
도시된 바와 같이, 접합 패드(40)의 제1 부분(50)은 방향(D1)을 따라 80㎛의 폭(W)을 가질 수 있다. 다른 실시예에서, 접합 패드(40)의 제1 부분(50)은 60㎛, 100㎛, 120㎛와 같은 다른 폭, 및 다른 적절한 폭을 가질 수 있다.
제1 접합 풋(100)을 갖는 제1 배선 접합이 접합 패드(40) 위에 배치된다. 특히, 제1 접합 풋(100)의 한 부분은 제1 부분(50) 상에 배치되고 제1 접합 풋(100)의 또 다른 부분은 접합 패드(40)의 제2 부분(60) 상에 배치된다. 제1 접합 풋(100)은 도 1에 도시된 웨지 배선 접합의 접합 풋(75)의 일 예이다. 볼 접합이 이용되는 대체 실시예에서, 제1 접합 풋(100)의 형상은 원형일 수 있거나, 또는 접합 패드(40)까지 금속 배선이 녹는 방식에 따라 다양한 형상을 가질 수 있다.
다양한 실시예에서, 제1 접합 풋(100)은 다수의 정렬 툴을 이용하여 접합 패드(40) 상에 정렬될 수 있다. 일 실시예에서, 제1 접합 풋(100)은 길이가 약 60㎛로 40㎛가 접합 패드(40)의 제1 부분(50) 상에 정렬되어 있다.
제2 접합 풋(105)을 갖는 제2 배선 접합은 제1 접합 풋(100)과 이격되어 있다. 제2 접합 풋(105) 또한 길이가 약 60㎛로 약 40㎛가 접합 패드(40)의 제1 부분(50) 상에 정렬되어 있다. 다양한 실시예에서, 추가의 배선 접합 또한 접합 패드(40) 상에 정렬될 수 있다. 다양한 실시예에서, 제1 접합 풋(100) 및 제2 접합 풋(105)은 금, 구리, 또는 알루미늄으로 이루어진다. 일 실시예에서, 제1 접합 풋(100) 및 제2 접합 풋(105)은 금으로 이루어지고 120㎛의 배선 피치를 가지며, 이 피치는 제1 접합 풋(100)과 제2 접합 풋(105)의 중심 간의 거리이다.
단지 설명을 위해, 제1 접합 풋(100) 또는 제2 접합 풋(105) 바로 아래 또는 그와 중첩되는 패드 세그먼트는 도시되어 있지 않다.
대체 실시예에서, 접합 패드(40)를 갖는 반도체 칩(10)은 구리를 포함하는 제1 접합 풋(100) 및 제2 접합 풋(105)을 포함한다. 그러한 대체 실시예에서, 제1 접합 풋(100) 및 제2 접합 풋(105)은 160㎛의 최소 피치를 가질 수 있다. 다양한 실시예에서, 더 두꺼운 배선 때문에, 구리 배선 접합의 크기가 금 배선 접합보다 더 크다. 따라서, 제1 부분(50)의 크기 및/또는 배선과 제1 부분(50) 간의 중첩이 변경될 수 있다. 이 예에서, 상부, 가령, 제1 부분(50)은 80㎛의 폭을 갖는다. 제1 부분(50)을 갖는 배선의 중첩이 이전 실시예에서와 같이 유지된다면(예를 들면, 약 40㎛), 제2 부분(60)과의 중첩은 더 두꺼운 배선과 연관된 긴 접합 풋에 기인하여 증가한다. 따라서, 다양한 실시예에서, 제1 부분(50)을 오버랩하는 접합 풋의 길이 대 제2 부분(60)을 오버랩하는 접합 풋의 길이의 비율은 약 5:1 내지 약 1:5이고, 일 실시예에서 2:3이다.
또 다른 실시예에서, 제1 접합 풋(100)과 제2 접합 풋(105)은, 예를 들면, 160㎛의 최소 피치를 갖는 구리를 포함한다. 도시된 바와 같이, 제1 부분(50)은 약 100㎛의 폭(W)을 갖고, 따라서, 이전 실시예에서 보다 활성 영역(110)에 더 많은 접합 패드(40)가 포함된다. 따라서, 다양한 실시예에서, 제1 부분(50)을 오버랩하는 접합 풋의 길이 대 제2 부분(60)을 오버랩하는 접합 풋의 길이의 비율은 도시된 실시예에서는 약 3:2이다.
도 2b는 활성 영역(110) 및 비활성 영역(120)d을 갖는 반도체 칩(10)을 도시한다. 일 실시예에서, 활성 영역(110)은 전기적으로 활성인 접합 패드(40)의 영역에 대응한다.
도시된 바와 같이, 활성 영역(110)은 제1 부분(50), 및 제1 접합 풋(100)과 제2 접합 풋(105)에 직접 연결되는 패드 세그먼트(80)를 포함한다. 제1 및 제2 접합 풋(100 및 105) 바로 아래에 있는 패드 세그먼트(80)는 활성 영역(110)의 일부이다. 제1 및 제2 접합 풋(100 및 105)에 직접 연결되지 않는 패드 세그먼트(80)는 비활성 영역(120)을 형성하고, 도시된 이 실시예에서 활성 패드 세그먼트(80)와 전기적으로 분리된다.
패드 세그먼트(80) 사이의 트렌치(90)는 비활성 세그먼트를 활성 세그먼트와 분리하는 역할을 한다. 따라서, 트렌치(90)는 각각의 세그먼트를 분리하는데 충분한 폭을 갖는다. 이 폭은 사용되는 반도체 칩의 유형에 따라 변할 수 있다.
다양한 실시예에서, 제1 부분(50)을 오버랩하는 접합 풋의 길이 대 제2 부분(60)을 오버랩하는 접합 풋의 길이의 비율은 약 5:1 내지 약 1:5, 예를 들면, 1:1이다. 다른 예에서, 이 비율은 2:1 내지 약 1:2, 또는 일부 다른 적절한 비율일 수 있다.
비활성 패드 세그먼트(80)를 포함하는 도시된 실시예를 사용하게 되면, 접합 패드(40)의 활성 영역(110)을 줄임으로써 기생 접합 패드 커패시턴스가 감소될 수 있다. 결과적으로, 반도체 칩(10)은 보다 효율적이고 유효하게 동작할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 디바이스를 도시한다. 이 예에서, 제1 접합 풋(100) 및 제2 접합 풋(105)은 금과 같은 도전성 재료를 포함할 수 있고 120㎛의 최소 배선 피치를 갖는다. 제1 접합 풋(100) 및 제2 접합 풋(105)은, 약 60㎛가 접합 패드(40)의 제1 부분(50)에 연결되는 한편, 약 20㎛가 접합 패드(40)의 제2 부분(60)에 있는 패드 세그먼트(80)에 연결되도록 배치된다. 따라서, 이 실시예에서, 제1 부분(50)에 오버랩하는 접합 풋의 길이 대 제2 부분(60)에 오버랩하는 접합풋의 길이의 비율은 약 3:1이다.
이 실시예에서, 접합 패드(40)의 활성 영역(110)이 도시되어 있다. 활성 영역(110)은 제1 부분(50)뿐만 아니라, 제1 접합 풋(100) 및 제2 접합 풋(105)에 직접 연결되는 패드 세그먼트(980)를 포함한다.
도 2b에 도시된 실시예와 유사하게, 이 실시예에서의 트렌치(90)는 접합 패드(40)의 활성 영역(110)으로부터 제1 및 제2 접합 풋(100 및 105)에 직접 접촉하지 않는 패드 세그먼트(80)를 전기적으로 분리한다. 결과적으로, 비활성 영역(120)이 형성된다. 따라서, 도시된 이 실시예에서 활성 영역(110)만이 기생 접합 패드 커패시턴스에 기여한다. 부가적으로, 영역(120)에 포함되지 않는 영역, 가령, 제2 영역(60)의 부분은 기계적 지지를 제공하고 배선 접합의 전단 응력을 증가시킨다.
도 4a 내지 도 4c를 포함하는 도 4는 본 발명의 실시예에 따른 반도체 디바이스를 도시한다. 도 4a는 도 4c에서 라인 4A-4A를 따라 취해진 반도체 칩(10)의 단면도를 도시하고, 도 4b는 도 4c에서 라인 4B-4B를 따라 취해진 반도체 칩(10)의 단면도를 도시하며, 도 4c는 반도체 칩(10)의 상면도를 도시한다.
도 4a 및 도 4b를 참조하면, 기판(20) 위에 접합 패드(40)가 형성된다. 기판(20)은 내부에 형성된 활성 디바이스를 포함할 수 있다. 금속층(130)의 세트는 기판(20) 위에 배치되고, 이 금속층은 다양한 실시예에서 하나 이상의 레벨의 금속 라인 및 비아를 포함할 수 있다. 예를 들면, 금속층(130)은 일 실시예에서 10개 이상의 금속 레벨을 포함할 수 있다. 또 다른 실시예에서, 금속층(130)은 3개의 금속층을 포함할 수 있다. 또 다른 실시예에서, 금속층(130)은 2개의 층을 포함할 수 있다.
금속층(130)은 일 실시예에서 반도체 칩(10) 내의 다양한 디바이스들을 결합할 수 있다. 또 다른 실시예에서, 금속층(130)은 개별 반도체 디바이스의 상이한 영역들로의 콘택트를 형성한다.
다양한 실시예에서, 접합 패드(40)는 제1 디바이스(140)와 같은 기판(20) 내의 활성 디바이스들에 결합된다. 제1 디바이스(140)는 다양한 실시예에서 트랜지스터, 커패시터, 다이오드, 사이리스터, 및 다른 디바이스일 수 있다. 접합 패드(40)는 일 실시예에서 멀티레벨 금속화의 상부 금속층일 수 있다. 금속층(130) 내에 배치된 복수의 금속 라인 및 비아는 기판(20) 내의 활성 디바이스들을 접합 패드(40)와 결합할 수 있다.
간략화를 위해, 도 4a 및 도 4b는 2층의 금속화를 도시한다. 금속층(130)은 제1 비아 레벨(V1), 제1 금속 레벨(M1), 및 접합 패드(40)에 결합된 제2 비아 레벨(V2)을 구비한다. 일 실시예에서, 접합 패드(40)는 반도체 칩(10)의 최상위 금속 레벨 상에 형성된 금속 레벨이다.
금속 레벨 각각은 레벨간 유전체층을 포함할 수 있다. 예를 들면, 제1 레벨간 유전체층(150)은 기판(20) 위에 증착된다. 제2 레벨간 유전체층(155)은 제1 레벨간 유전체층(150) 위에 증착된다.
레벨간 유전체층들은 에칭 스톱 라이너(etch stop liner)에 의해 분리될 수 있다. 예를 들면, 제1 에칭 스톱 라이너(160)는 제1 레벨간 유전체층(150)과 제2 레벨간 유전체층(155) 사이에 증착된다. 제2 에칭 스톱 라이너(165)는 제2 레벨간 유전체층(155)과 접합 패드(40) 사이에 증착된다.
도시된 실시예에서, 금속 라인 및 비아(예를 들면, M1, V1, V2)를 형성하는 도전성 피처(feture)는 듀얼 다마신 프로세스(a dual damascene process)를 이용하여 형성된다. 대체 실시예에서, 도전성 피처는 다마싱 프로세스 또는 단일 및 듀얼 다마신 프로세스의 결합을 이용하여 형성될 수 있다.
각각의 도전성 피처는 다수의 층을 포함할 수 있는 금속 라이너를 포함할 수 있다. 예를 들면, 금속 라이너는 몇몇 실시예에서 제1 금속 라이너(170) 및 제2 금속 라이너(175)를 포함할 수 있다. 제1 금속 라이너(170)는 확산 장벽일 수 있지만, 제2 금속 라이너(175)는 시드층(seed layer)일 수 있다. 도 4a에 도시된 바와 같이, 접합 패드(40)는 복수의 트렌치(90)를 포함한다.
도 4a 및 도 4에서, 필러 재료(180)는 트렌치(90)를 적어도 부분적으로 채울 수 있다. 필러 재료(180)는 산화물과 같은 유전체 재료 또는 도 2와 관련하여 논의된 다른 재료일 수 있다.
다른 예에서, 필러 재료(180)는 인캡슐런트를 포함할 수 있다. 다양한 실시예에서, 인캡슐런트는 전술한 바와 같이 유전체 재료를 포함한다.
도시된 바와 같이, 제1 접합 풋(100)은 패드 세그먼트(80) 중 2개에 전기적 접속을 이룬다. 다른 패드 세그먼트(80)는 필러 재료(180)를 포함하는 트렌치(90)에 의해 제1 접합 풋(100)으로부터 전기적으로 분리된다. 이 방식에서, 접합 패드(40)의 전기적 활성 영역들만이 기생 접합 패드 커패시턴스에 기여하지만, 나머지 패드 세그먼트(80)는 전기적으로 비활성으로 남아있으면서 배선 접합의 기계적 안전성에 기여한다. 결과적으로, 기생 접합 패드 커패시턴스는, 예를 들면, 40-60%만큼 감소될 수 있다. 예를 위해 접합 패드(40)의 단지 일부만이 도시되어 있다. 따라서, 도 4에 도시된 패드 세그먼트(80)의 수는 실제 단면을 나타내지 않을 수 있다.
도 4c는 상면도로서 트렌치(90)가 접합 패드(40) 내에 분산되어 있는 것을 도시한다. 각각의 접합 패드(40)는 도 1 내지 도 5에 도시된 패드 세그먼트(80)를 형성하는 트렌치(90)의 어레이를 포함할 수 있다. 도 4c는 단지 예시로서 5개의 행 및 6개의 열을 도시한다.
도 5는 본 발명의 대체 실시예에 따른 또 다른 반도체 디바이스를 도시한다. 도 5는 도 4a와 유사한 단면도이다. 이 실시예에서, 필러 재료(180)는 단지 접합 패드(40)의 패드 세그먼트(80) 사이의 트렌치(90)의 일부만을 채운다. 예를 들면, 필러 재료(180)는 트렌치(90)의 50%를 채울 수 있다. 대안으로, 필러 재료(180)는 관여하는 기능에 따라 다소의 트렌치(90)를 채울 수 있다. 또 다른 실시예에서, 트렌치(90)의 일부는 필러 재료(180)를 포함할 수 있지만, 다른 트렌치(90)는 다소의 필러 재료(180)를 거의 포함하지 않는다.
도 6은 본 발명의 대체 실시예에 따른 또 다른 반도체 디바이스를 도시한다. 도 6은 도 4a와 유사한 단면도이다. 이 실시예에서, 접합 패드(40)의 패드 세그먼트(80) 사이의 트렌치(90)는 절연 재료로 채워지지 않는다.
도 7은 본 발명의 대체 실시예에 따른 또 다른 반도체 디바이스를 도시한다. 도 7은 도 4b와 유사한 단면도이다. 도 7은 다마신 프로세스를 이용하지 않고 형성된 접합 패드를 도시한다. 따라서, 도 7의 접합 패드(40)는 도 4 내지 도 6에 도시된 바와 같이 연속적인 충진 재료를 갖지 않을 수 있다. 일 실시예에서, 도 7의 접합 패드(40)는 티타늄 질화물 또는 텅스텐 질화물과 같은 장벽 라이너를 이용하여 보호될 수 있는 알루미늄 패드를 포함한다. 대안으로, 또 다른 실시예에서, 접합 패드(40)는 금 패드를 포함할 수 있고 추가의 장벽 또는 보호 라이너를 포함하지 않을 수 있다.
도 8a 내지 도 8f를 포함하는 도 8은 본 발명의 실시예에 따른 반도체 구조를 제조하기 위한 하나의 프로세스를 도시한다. 도 8a는 세그먼트화된 접합 패드를 형성하기 전에 도 4 내지 도 6의 반도체 디바이스를 도시한다. 이 실시예에서, 제2 에칭 스톱 라이너(165) 위에 제3 레벨간 유전체층(150)이 형성된다. 제3 레벨간 유전체층(157) 위에 제1 마스킹층(190)이 형성된다. 제1 마스킹층(190)은, 예를 들면, 포토레지스트층일 수 있다. 일 실시예에서, 제3 레벨간 유전체층(157)을 노출하기 위해 제1 마스킹층(190)을 관통하여 개구(195)가 형성된다.
도 8b에서, 제3 레벨간 유전체층(157)을 관통하여 연장되고 제2 에칭 스톱 라이너(165)에서 정지한다. 제1 마스킹층(190)은 이 실시예에서 제거되었다.
도 8c에서, 개구(195)는 제2 에칭 스톱 라이너(165)를 관통하여 제2 레벨간 유전체층(155)으로 더 연장된다. 개구(195)는 이 실시예에서 후속하여 제2 마스킹층(200)으로 채워진다.
제2 마스킹층(200)은 도 8d에 도시된 바와 같이 패터닝된다. 제2 마스킹층(200)은 하나 이상의 개구(202)가 형성될 수 있도록 패터닝된다.
도 8e에서, 개구(202)가 제3 레벨간 유전체층(157)을 관통하여 연장된다. 개구(202)는 이 예에서 패드 세그먼트(80)가 될 것이다.
도시된 바와 같이, 패터닝된 제2 마스킹층(200)은 제3 레벨간 유전체층(157)을 에칭하기 위한 에칭 프로세스와 결합하여 마스크로서 사용된다. 다양한 실시예에서의 에칭은 원하는 기하구조를 형성하면 완료된다. 예를 들면, 에칭은 패드 세그먼트(80)를 위해 제2 개구(202)를 삼각형, 사각형, 원형, 육각형, 또는, 예를 들면, 도 9에 도시된 바와 같이 몇몇 다른 구성을 형성하면 완료될 수 있다. 몇몇 실시예에서, 하나 이상의 제2 에칭 스톱 라이너(165), 제2 레벨간 유전체층(155), 및 제1 에칭 스톱 라이너(160) 또한 에칭될 수 있다.
도 8f는 반도체 칩(10) 위에 장벽층 및/또는 시드층이 형성되고 개구(202) 각각에 도전성 재료가 증착된 후의 반도체 칩(10)을 도시한다. 도전성 재료로 채워진 개구(202)는 접합 패드(40)를 위한 패드 세그먼트(80)를 형성한다. 도전성 재료는 도 1과 관련하여 논의된 바와 같이 금속 또는 금속 합금을 포함할 수 있다.
대체 실시예에서, 에칭 프로세스는 트렌치(90)에서 유전체 재료를 제거할 수 있다. 다음에, 트렌치(90)는 필러 재료(180)로 부분적으로 또는 완전히 채워질 수 있다. 즉, 패드 세그먼트(80)는 시드층을 성장시키거나 및/또는 개구(202)에 도전성 재료를 증착시킴으로써 형성될 수 있다. 대안으로, 트렌치(90)가 형성되도록 연속적인 금속층이 증착되고 에칭될 수 있다. 다음에, 트렌치(90)는 필러 재료(180)로 채워질 수 있다.
트렌치(90) 및 패드 세그먼트(80)가 원하는 대로 형성된 후, 접합 패드(40)의 표면상에 하나 이상의 배선 접합이 증착될 수 있다. 배선 접합과 직접 접촉하는 패드 세그먼트(80)는 전기적으로 활성이지만, 배선 접합과 직접 접촉하지 않는 패드 세그먼트(80)는 비활성으로 남아 있는다.
도 9a 내지 도 9d를 포함하는 도 9는 본 발명의 실시예에 따른 반도체 구조를 제조하기 위한 또 다른 프로세스를 도시한다. 도 9a는 세그먼트화된 접합 패드를 형성하기 전의 도 7의 반도체 디바이스를 도시한다.
도 9a를 참조하면, 금속층(130)의 금속 라인 및 비아를 형성한 후, 도전층(310)이 증착된다. 도전층(310)은 다양한 실시예에서 감법 에칭 기술을 이용항여 패터닝이 가능한 금속을 포함한다. 예를 들면, 일 실시예에서, 티타늄 질화물과 같은 제1 보호 라이너를 포함하는 층 스택이 증착된 다음 알루미늄층이 증착될 수 있다. 알루미늄층 위에 추가의 티타늄 질화물층이 증착될 수 있다. 도전층(310)은 기판(20) 위에 블랭킷층으로서 증착된다. 다양한 실시예에서, 도전층(310)은 스퍼터링, 기상 증착 등과 같은 임의의 적절한 증착 프로세스를 이용하여 증착될 수 있다.
도 9b를 참조하면, 비구조적 도전층(310) 위에 레지스트층(320)이 형성되고 패터닝된다. 레지스트층(320)은 일 실시예에서 하드 마스크층을 포함할 수 있다. 레지스트층(320)은 일 실시예에서 종래의 리소그래피 기술을 이용하여 패터닝될 수 있다. 다른 실시예에서, 구조적 레지스트층(320)을 형성하기 위해, 예를 들면, 스텐실 프린팅, 스탬핑, 프린팅 등의 다른 방법이 이용될 수 있다.
다음에, 도 9c에 도시된 바와 같이, 에칭 마스크로서 레지스트층(320)을 이용하여, 도전층(310)이 패터닝된다. 도전층(310)은 일 실시예에서 반응성 이온 에칭을 이용하여 패터닝될 수 있다. 추가의 실시예에서, 다른 유형의 에칭 또는 리프트-오프(lift-off) 프로세스가 이용될 수 있다.
다음에, 도 9d를 참조하면, 몇몇 실시예에서, 필러 재료(180)와 같은 추가의 유전체층이 패드 세그먼트(80) 사이의 트렌치(90)에 선택적으로 도입될 수 있다. 필요하면 전술한 바와 같이 추가의 프로세싱이 진행될 수 있다.
도 10a 내지 도 10d를 포함하는 도 10은 본 발명의 실시예에 따른 반도체 디바이스의 접합 패드의 상이한 구성을 도시한다. 도 10a는 사각형 패드 세그먼트 디자인을 도시하지만, 도 10b는 벌집형 패드 세그먼트 디자인을 도시한다. 도 10c는 제1 행의 패드 세그먼트가 접합 패드의 비구조적 부분과 병합된 벌집형 패드 세그먼트를 도시한다. 도 10d는 볼 접합을 위해 사용된 패드 세그먼트 구성을 도시한다.
도 10a를 참조하면, 패드 세그먼트(80)의 섹션(204)는 사각 형상을 갖는다. 몇몇 실시예에서, 패드 세그먼트의 각 측면의 길이는 약 20㎛일 수 있다. 이 예에서 각각의 패드 세그먼트(80) 사이의 트렌치(90)의 폭은 약 3㎛일 수 있다. 다른 실시예에서, 패드 세그먼트(80)의 사이드의 길이 및/또는 트렌치(90)의 폭은 구현에 따라 상이한 크기일 수 있다. 예를 들면, 트렌치(90) 간의 공간은 2㎛, 4㎛, 5㎛, 또는 몇몇의 다른 적절한 거리일 수 있다.
예시적인 이 예에서 볼 수 있는 바와 같이, 패드 세그먼트(80)는 수평에서 45도 회전되어 있다. 즉, 트렌치(90)는, 패드 세그먼트(80)가, 예를 들면, 웨지 접합동안 수평 전단 응력에 민감하지 않을 수 있도록 접합 패드(40) 상에 대각선으로 형성된다. 따라서, 이 실시예에서의 패드 세그먼트(80)는 접합동안 전단 응력에 견디고 배선 접합에 강한 기계적 연결을 제공한다.
도 10b에서, 접합 패드(40)의 제2 부분(60)의 섹션(204)은 벌집형 구성으로 도시되어 있다. 이 구성에서, 각각의 패드 세그먼트(80)는, 예를 들면, 20㎛의 직경을 갖는 육각 형상을 포함할 수 있다.
도시된 바와 같이, 트렌치(90)는 각각의 패드 세그먼트(80)의 모든 6개 측면 주위에 형성된다. 이 실시예에서의 트렌치(90)는 도 10a의 트렌치보다 작거나, 크거나, 또는 동일한 크기일 수 있다. 도 10a에서의 사각 형상과 유사하게, 도 10b의 패드 세그먼트(80)의 육각 형상은 기계적 안정성을 제공하고 배선 접합동안 측면 전단 응력의 영향을 제한한다.
도 10c를 참조하면, 하나 이상의 실시예에서, 제1 부분(50)은 또한 제2 부분(60)의 패턴과 정렬되는 에지(edge) 및 측벽을 포함하도록 패터닝될 수 있다. 따라서, 이 실시예에서, 육각 형상의 부분은 제1 부분(50)으로부터 다른 패드 세그먼트(80)를 향하여 연장된다.
대체 실시예에서, 도 10d에 패드 세그먼트(80)의 볼 접합 구성이 도시되어 있다. 이 구성은 로직 칩 또는 몇몇의 다른 저전력 디바이스의 접합 패드(40)를 볼 접합하는데 사용될 수 있다. 이 실시예에서, 패드 세그먼트(80)는 제1 부분(50) 주위에 정렬된, 섹션(204) 내의 원형 세그먼트로 분리된다.
이 예에서, 볼 접합의 활성 영역(110)은 접합 패드(40)의 중심 원형 부분으로 제1 부분(50)에 대응한다. 비활성 영역(120)은 이 예시적인 실시예에서 실질적으로 모든 패드 세그먼트(80)를 포함한다. 즉, 볼 접합은 다양한 실시예에서 접합 패드(40)의 제1 부분(50)만을 전기적으로 접속하도록 정렬될 수 있다.
트렌치(90)는 패드 세그먼트(80) 각각을 둘러싸고 활성 영역(110) 주위를 계속해서 진행하여 활성 영역(110)으로부터 패드 세그먼트(80)의 전기적 분리를 제공한다. 이 패드 세그먼트(80)의 실시예는 또한 원하는 전단 강도를 제공하는 한편, 디바이스의 기생 접합 패드 커패시턴스를 제한할 수 있다.
다른 예시적인 실시예를 참조하여 패드 세그먼트(80)의 다른 변형 및 구성이 실현될 수 있다. 예를 들면, 패드 세그먼트(80)는 원통형, 팔각형, 원형, 삼각형일 수 있거나 또는 몇몇 다른 구성으로 정렬될 수 있다. 더욱이, 몇몇 실시예에서, 패드 세그먼트(80)의 직격은 20㎛보다 크거나 작을 수 있다. 또 다른 실시예에서, 몇몇의 패드 세그먼트(80)는 서로 상이한 직경을 가질 수 있거나, 또는 서로 상이하게 이격될 수 있다. 물론, 본 개시의 이점을 갖는 당업자는 그러한 패드 세그먼트(80)를 특정 구현예에 따라 원하는 스펙에 맞도록 디자인할 수 있다.
도 11a 및 도 11b를 포함하는 도 11은 본 발명의 실시예에 따른 클립 상호접속부를 도시하는 반도체 디바이스를 도시한다. 도 11a는 상면도를 도시하는 반면 도 11b는 단면도를 도시한다.
이 실시예에서, 예를 들면, 소스 노드에 결합된 제1 접합 패드(40A)는 이 실시예에서 클립인 상호접속부(71)를 관통하여 제1 리드(30)에 결합될 수 있다. 또 다른 실시예에서, 상호접속부(71)는 리본 또는 플레이트일 수 있다. 상호접속부(71)는 배선 접합보다 낮은 저항을 갖는 플레이트형 구조일 수 있다. 따라서, 몇몇 실시예에서, 고전류 경로는 클립 상호접속부를 이용할 수 있는 한편, 저전류 경로는 배선 접합을 이용할 수 있다. 예를 들면, 게이트 노드에 결합된 제2 접합 패드(40b)와 같은 다른 접합 패드는 제2 리드(35)에 결합될 수 있다. 또한, 도시된 바와 같이, 드레인 리드(30B)는 기판(20)의 다이 패들을 직접 관통하여 반도체 칩(10) 상의 드레인 접합 패드에 결합될 수 있는데, 예를 들면, 드레인 접합 패드는 다이 패들과 대면하는 반도체 칩(10)의 대향 측면에 배치될 수 있다.
이전 실시예에서와 같이, 상호접속부(71)는 제1 부분(50) 및 패드 세그먼트(80)를 포함하는 제2 부분(60)과 오버랩하도록 제1 접합 패드(40A)에 결합된다. 접합 풋(75) 아래에 있는 이 오버랩 영역은 전기적으로 결합되고 활성이지만, 제1 접합 패드(40A)의 다른 패드 세그먼트(80)와는 분리된다. 이전 실시예에서와 같이, 반도체 칩(10), 기판(20), 및 배선(70), 및 상호접속부(71)는 모두 인캡슐런트(25)에 내장될 수 있다.
도 12는 본 발명의 대체 실시예에 따른 웨이퍼 레벨 반도체 패키지를 도시한다.
본 발명의 실시예는 또한 WLP(wafer level processing) 패키지와 같은 반도체 패키지 내의 접합 패드에도 적용될 수 있다. 예를 들면, 도 12는 복수의 접합 패드를 포함하는 팬-아웃(fan-out) 반도체 패키지를 도시한다. 반도체 패키지의 복수의 접합 패드(40) 중 하나 이상은 본 발명에 따른 다양한 실시예에서 설명된 바와 같은 패드 세그먼트(80)를 포함할 수 있다. 접합 패드(40)는 인캡슐런트(25)에 배치될 수 있고 재분배 라인을 통해 기판(10)에 결합될 수 있다.
도 13a 내지 도 13d를 포함하는 도 13은 본 발명의 실시예에 따른 반도체 디바이스의 땜납 패드로서 사용하기 위한 접합 패드의 대체 구성을 도시한다.
이전 실시예와 달리, 이 실시예에서, 세그먼트화된 접합 패드가 납땜된다. 따라서, 이 실시예에서, 접합 패드의 많은 영역에 걸쳐 고체 부분이 나누어진다. 도 13a는 이전에 설명된 바와 같이 선택적 필러 재료(180)에 의해 둘러싸인 접합 패드(40)의 상면도를 도시한다. 그러나, 이 실시예에서, 패드 세그먼트(40)의 활성 패드 세그먼트(81)인 영역은 기판(20) 아래에 결합된다. 패드 세그먼트(40)의 분리된 패드 세그먼트(82)인 나머지 영역은 활성 패드 세그먼트(81)와 분리된다. 따라서, 접합 패드(40) 위에 하나 이상의 땜납 볼 접합(290)이 형성될 수 있다. 활성 패드 세그먼트(81)의 디자인 및 패턴을 변경함으로써, 적절한 콘택트가 이루어질 수 있고, 즉, 접합 패드의 콘택트 저항은 허용가능한 제한 내에 있도록 제어될 수 있다. 도 13a는 활성 패드 세그먼트(81)가 분리된 패드 세그먼트(82)에 의해 분리되는 패턴을 도시한다. 다양한 실시예에서, 땜납 볼 이격 거리의 피치에 대한 활성 패드 세그먼트의 상대 피치는 활성 패드 세그먼트의 밀도(크기)에 따라 변경될 수 있다. 하나 이상의 실시예에서, 활성 패드 세그먼트의 피치 Ap는 땜납 볼 접합의 피치 Sp보다 더 작을 수 있다. 이것은 각각의 땜납 접합 패드(290)가 아래에 적어도 하나의 활성 패드 세그먼트(81)를 갖는다는 것을 보장한다. 다양한 실시예에서, 하나 이상의 패드 세그먼트(81)는 각각의 땜납 볼 아래에 존재할 수 있다. 땜납 볼 접합(290)이 형성된 후, 땜납 볼 접합(290) 아래의 분리된 패드 세그먼트(82) 중 일부를 포함하는 모든 패드 세그먼트(80)는 전기적으로 결합된다. 도 13b에서, 활성 패드 세그먼트(81)는 신장된 세그먼트로서 형성된다. 상이한 대체 실시예에서, 각각의 활성 패드 세그먼트(81)는 하나의 땜납 볼 접합(290)을 갖는다. 예를 들면, 이 실시예는 각각의 땜납 볼이 동일한 콘택트 저항으로 결합된다는 것을 보장하는데 사용될 수 있다.
본 발명의 실시예는 또한 활성 패드 세그먼트를 위한 다른 디자인을 포함한다. 예를 들면, 또 다른 실시예에서, 도 13d에서, 콘택트 저항을 향상시키기 위해 별형 구성이 사용된다. 이 실시예에서, 네 개의 활성 패드 세그먼트(81)가 각각의 땜납 볼 접합(290) 아래에 배치된다.
부가적으로, 패드 세그먼트(80)는 다양한 실시예에서 다양한 형상 및 패턴으로 형성될 수 있다. 하나 이상의 실시예에서, 패드 세그먼트980)는 사각 형상, 육각 형상, 임의 형상, 예를 들면, 도 10d에서와 같이, 땜납 패드 세그먼트(80)가 접합 패드(40)로의 땜납 볼의 콘택트 포인트의 중심 주위에 있는 동심적 배열일 수 있다. 다양한 실시예에서, 도 10의 디자인은 도 13과 결합될 수 있다.
본 발명의 다양한 실시예는 접합 패드의 일부를 세그먼트화함으로써 접합 패드 대 기판 커패시턴스를 상당히 줄이는 반도체 칩을 제조하는 방법 및 접합 패드를 제공한다. 예시적인 이 실시예는 다양한 애플리케이션에서 접합 패드와 사용될 수 있다. 예를 들면, 세그먼트화된 접합 패드는 반도체 산업에서 고주파(예를 들면, 0.1-100 GHz 이상) 저전력 및 고전력 제품에서 사용될 수 있다.
예시적인 실시예는, 특히, 하나 이상의 소스, 드레인, 또는 개별 칩 상의 게이트 전극 및 로직 칩 상의 접합 대 기판 커패시턴스에 이점을 제공한다. 낮은 전력의 애플리케이션일수록, 예시적인 실시예는 신호 성능을 증가시킨다. 높은 전력의 애플리케이션일수록, 예시적인 실시예는 전력 효율을 도모한다.
부가적으로, 예시적인 실시예는 다양한 유형의 접합으로 사용될 수 있다. 예를 들면, 전력이 높은 애플리케이션일수록, 초음파 접합, 즉, 웨지 접합이 사용된다. 예를 들면, 로직 칩을 갖는 저전력 애플리케이션에서는 볼 접합이 사용될 수 있다. 다양한 실시예는 볼 접합, 웨지 접합, 및 다른 적절한 배선 접합 기술을 위해 전기적으로 그리고 기계적으로 적절한 접속을 유지하면서 접합 패드 대 기판 커패시턴스를 감소시키는 이점을 제공한다.
다양한 실시예에서 설명된 바와 같이, 금속을 포함하는 재료는, 예를 들면, 순수 금속, 금속 합금, 금속 화합물, 금속간 및 다른 것들, 즉, 금속 원자를 포함하는 임의의 재료일 수 있다. 예를 들면, 구리는 순수 구리이거나, 제한되는 것은 아니지만, 구리 합금, 구리 화합물, 또는 구리 금속간과 같은 구리를 포함하는 임의의 재료일 수 있다.
본 발명이 설명된 실시예를 참조하여 설명되었지만, 본 설명은 제한적인 의미로 해석되는 것을 의도하는 것이 아니다. 예시적인 실시예의 다양한 수정 및 조합뿐만 아니라 본 발명의 다른 실시예는 설명을 참조할 때 당업자에게는 자명할 것이다. 설명된 바와 같이, 도 1 내지 도 13에 설명된 실시예는 대체 실시예에서 서로 결합될 수 있다. 따라서, 첨부된 청구범위는 임의의 그러한 수정예 또는 실시예를 포함하는 것을 의도한다.
본 발명 및 그의 이점이 상세히 설명되었지만, 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 수정이 이루어질 수 있다는 것이 이해되어야 한다. 예를 들면, 여기서 설명된 많은 특징, 기능, 프로세스 및 재료는 본 발명의 범위 내에 있으면서 변경될 수 있다는 것을 당업자는 용이하게 이해할 수 있을 것이다.

Claims (31)

  1. 반도체 디바이스로서,
    기판의 제1 측면에 배치된 제1 접합 패드를 포함하되,
    상기 제1 접합 패드는 제1의 복수의 패드 세그먼트를 포함하고, 상기 제1의 복수의 패드 세그먼트의 각각은 도전성 패드 세그먼트를 포함하고, 상기 제1의 복수의 패드 세그먼트 중 적어도 하나의 패드 세그먼트는 상기 제1의 복수의 패드 세그먼트 중 나머지 패드 세그먼트와 전기적으로 분리되고,
    상기 제1의 복수의 패드 세그먼트가 상기 제1 접합 패드의 에지(edge)에 대하여 기울어진 방향으로 배열된 사각형 형상의 패드 세그먼트들을 포함하거나, 또는, 상기 제1의 복수의 패드 세그먼트가 육각형 형상의 패드 세그먼트들을 포함하거나, 또는, 상기 제1의 복수의 패드 세그먼트가 중심 영역 주위의 동심적 세그먼트들을 갖는 볼 접합 구성을 포함하는
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 측면에 배치된 상기 제1 접합 패드로부터 이격되어 있는 제2 접합 패드를 더 포함하고, 상기 제2 접합 패드는 제2의 복수의 패드 세그먼트를 포함하고, 상기 제2의 복수의 패드 세그먼트 중 적어도 하나의 패드 세그먼트는 상기 제2의 복수의 패드 세그먼트 중 나머지 패드 세그먼트와 전기적으로 분리되는
    반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 접합 패드는 트랜지스터의 소스 노드에 결합되고, 상기 제2 접합 패드는 상기 트랜지스터의 게이트 노드에 결합되는
    반도체 디바이스.
  4. 제2항에 있어서,
    상기 제1 접합 패드는 트랜지스터의 드레인 노드에 결합되고, 상기 제2 접합 패드는 상기 트랜지스터의 게이트 노드에 결합되는
    반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1의 복수의 패드 세그먼트 각각은 복수의 개구에 의해 상기 제1의 복수의 패드 세그먼트 중 인접한 패드 세그먼트와 분리되는
    반도체 디바이스.
  6. 제5항에 있어서,
    상기 복수의 개구는 유전체 재료를 포함하는
    반도체 디바이스.
  7. 제1항에 있어서,
    상기 반도체 디바이스는 개별 반도체 디바이스를 포함하는
    반도체 디바이스.
  8. 제1항에 있어서,
    상기 반도체 디바이스는 집적 회로를 포함하는
    반도체 디바이스.
  9. 제1항에 있어서,
    상기 제1 접합 패드는 땜납 패드(a solder pad)인
    반도체 디바이스.
  10. 반도체 디바이스로서,
    기판의 제1 측면에 배치된 제1 접합 패드를 포함하고,
    상기 제1 접합 패드는 제1의 복수의 도전성 패드 세그먼트를 포함하는 제1 부분 및 제2 부분을 포함하고, 상기 접합 패드의 제1 부분은 상기 기판과 전기적으로 결합되고, 상기 제1 접합 패드의 제2 부분은 상기 기판과 전기적으로 분리되고,
    상기 제1의 복수의 도전성 패드 세그먼트가 상기 제1 접합 패드의 에지(edge)에 대하여 기울어진 방향으로 배열된 사각형 형상의 패드 세그먼트들을 포함하거나, 또는, 상기 제1의 복수의 도전성 패드 세그먼트가 육각형 형상의 패드 세그먼트들을 포함하거나, 또는, 상기 제1 부분이 육각형 형상의 패드 세그먼트들에 정렬된 형상을 가진 에지들 및 측벽들을 포함하거나, 또는, 상기 복수의 패드 세그먼트가 상기 제1 부분을 포함하는 중심 영역 주위에 배열된 동심적 세그먼트들을 갖는 볼 접합 구성을 포함하는
    반도체 디바이스.
  11. 제10항에 있어서,
    상기 제1 접합 패드의 제1 부분과 제2 부분은 제1의 공통 외부 상호접속부(a first common external interconnect)와 결합되도록 구성되는
    반도체 디바이스.
  12. 제10항에 있어서,
    상기 제1의 복수의 도전성 패드 세그먼트 중 적어도 하나의 패드 세그먼트는 상기 제1의 복수의 도전성 패드 세그먼트 중 나머지 패드 세그먼트와 전기적으로 분리되는
    반도체 디바이스.
  13. 제12항에 있어서,
    상기 제1의 복수의 도전성 패드 세그먼트 각각은 복수의 개구에 의해 상기 제1의 복수의 도전성 패드 세그먼트 중 인접한 패드 세그먼트와 분리되는
    반도체 디바이스.
  14. 제13항에 있어서,
    상기 복수의 개구는 유전체 재료를 포함하는
    반도체 디바이스.
  15. 제10항에 있어서,
    상기 제1 측면에 배치된 상기 제1 접합 패드와 이격된 제2 접합 패드를 더 포함하고, 상기 제2 접합 패드는 제1 부분 및 제2 부분을 포함하고, 상기 제2 접합 패드의 제1 부분은 상기 기판에 전기적으로 결합되고, 상기 제2 접합 패드의 제2 부분은 상기 기판과 전기적으로 분리되는
    반도체 디바이스.
  16. 제15항에 있어서,
    상기 제1의 복수의 도전성 패드 세그먼트 중 적어도 하나의 패드 세그먼트는 상기 제1의 복수의 도전성 패드 세그먼트 중 나머지 패드 세그먼트와 전기적으로 분리되고, 상기 제2 접합 패드의 제2 부분은 제2의 복수의 도전성 패드 세그먼트를 포함하고, 상기 제2의 복수의 도전성 패드 세그먼트 중 적어도 하나의 패드 세그먼트는 상기 제2의 복수의 도전성 패드 세그먼트 중 나머지 패드 세그먼트와 전기적으로 분리되는
    반도체 디바이스.
  17. 반도체 디바이스로서,
    제1 측면을 갖는 반도체 칩과,
    상기 반도체 칩의 상기 제1 측면에 배치된 제1 접합 패드 - 상기 제1 접합 패드는 제1 부분 및 제2 부분을 포함하고, 상기 제2 부분은 제1의 복수의 도전성 패드 세그먼트를 포함하며, 상기 제1의 복수의 도전성 패드 세그먼트 중 한 패드 세그먼트는 상기 제1의 복수의 접합 패드 중 나머지 패드 세그먼트와 전기적으로 분리됨 - 와,
    상기 제1 접합 패드의 제1 부분과 접촉하는 제1 외부 상호접속부를 포함하고,
    상기 제1의 복수의 도전성 패드 세그먼트가 상기 제1 접합 패드의 에지(edge)에 대하여 기울어진 방향으로 배열된 사각형 형상의 패드 세그먼트들을 포함하거나, 또는, 상기 제1의 복수의 도전성 패드 세그먼트가 육각형 형상의 패드 세그먼트들을 포함하거나, 또는, 상기 제1 부분이 육각형 형상의 패드 세그먼트들에 정렬된 형상을 가진 에지들 및 측벽들을 포함하거나, 또는, 상기 복수의 패드 세그먼트들이 상기 제1 부분을 포함하는 중심 영역 주위에 배열된 동심적 세그먼트들을 갖는 볼 접합 구성을 포함하는
    반도체 디바이스.
  18. 제17항에 있어서,
    상기 제1 외부 상호접속부는 상기 제1의 복수의 도전성 패드 세그먼트 중 상기 패드 세그먼트와 접속하는
    반도체 디바이스.
  19. 제17항에 있어서,
    상기 제1의 외부 상호접속부는 배선 접합(a wire bond), 클립(a clip), 또는 리본(a ribbone)을 포함하는
    반도체 디바이스.
  20. 제17항에 있어서,
    상기 제1 측면에 배치된 상기 제1 접합 패드와 이격된 제2 접합 패드 - 상기 제2 접합 패드는 제2의 복수의 도전성 패드 세그먼트를 포함하는 제1 부분 및 제2 부분을 포함하고, 상기 제2의 복수의 도전성 패드 세그먼트 중 적어도 하나의 패드 세그먼트는 상기 제2의 복수의 도전성 패드 세그먼트 중 나머지 세그먼트와 전기적으로 분리됨 - 와,
    상기 제2 접합 패드의 제1 부분과 접촉하는 제2 외부 상호접속부를 더 포함하는
    반도체 디바이스.
  21. 제20항에 있어서,
    상기 제1 외부 상호접속부는 배선 접합을 포함하고, 상기 제2 외부 상호접속부는 클립을 포함하는
    반도체 디바이스.
  22. 반도체 디바이스로서,
    기판을 포함하고 제1 측면을 구비한 반도체 칩과,
    상기 반도체 칩의 상기 제1 측면에 배치된 제1 접합 패드 - 상기 제1 접합 패드는 제1 부분 및 상기 제1 부분과 분리된 제2 부분을 포함하고, 상기 제1 부분은 제1의 복수의 도전성 패드 세그먼트를 포함하고, 상기 제2 부분은 제2의 복수의 도전성 패드 세그먼트를 포함하고, 상기 제1 접합 패드의 상기 제1의 복수의 도전성 패드 세그먼트의 각각은 상기 기판에 전기적으로 결합되고, 상기 제1 접합 패드의 상기 제2의 복수의 도전성 패드 세그먼트의 각각은 상기 기판과 전기적으로 분리됨 - 와,
    상기 제1 부분과 접촉하는 제1 상호접속부를 포함하는
    반도체 디바이스.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 제22항에 있어서,
    상기 제1의 복수의 도전성 패드 세그먼트의 각각은 상기 제2의 복수의 도전성 패드 세그먼트의 패드 세그먼트들에 둘러 싸이는
    반도체 디바이스.
  29. 제22항에 있어서,
    상기 제1의 복수의 도전성 패드 세그먼트의 각각은 상기 제2의 복수의 도전성 패드 세그먼트의 각각과 동일한 크기인
    반도체 디바이스.
  30. 제22항에 있어서,
    상기 제1의 복수의 도전성 패드 세그먼트는 신장된 세그먼트들을 포함하고, 상기 제1의 복수의 도전성 패드 세그먼트는 상기 제2의 복수의 도전성 패드 세그먼트보다 더 신장된
    반도체 디바이스.
  31. 제22항에 있어서,
    상기 제1의 복수의 도전성 패드 세그먼트는 별형 구성으로 배열되고, 상기 제2의 복수의 도전성 패드 세그먼트의 패드 세그먼트들은 상기 제1의 복수의 도전성 패드 세그먼트의 패드 세그먼트들의 각각을 둘러 싸는
    반도체 디바이스.
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