KR101594335B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

트랜지스터 등의 반도체 소자를 통해 상층과 하층에 형성된 배선 층간의 양호한 접속을 가능하게 하고, 배선의 자유도를 향상시킨 반도체 장치 및 그 제조 방법을 제공하는 것을 목적의 하나로 한다. 절연체로 된 기판 위에 제1 절연층과, 제1 절연층 위에 형성된 제1배선층과, 제1 절연층 위에 제1 배선층이 형성된 영역이 외의 영역에 형성된 제2의 절연층과, 제1 배선층 및 제2 절연층 위에 형성되어, 채널 형성 영역과 불순물 영역을 갖는 단결정 반도체층과, 단결정 반도체층의 채널 형성 영역 위에 게이트 절연층을 사이에 두고 형성된 게이트 전극과, 제1 배선층, 제2 절연층, 단결정 반도체층 및 게이트 전극을 덮도록 형성된 제3 절연층과, 제3 절연층 위에 형성된 제2 배선층을 설치하며, 제1 배선층과 단결정 반도체층의 불순물 영역이 접속하고, 제1 배선층과 제2 배선층이 전기적으로 접속한다.
절연층, 단결정 반도체층, 배선, 반도체 소자

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 벌크 실리콘 웨이퍼 대신에, SOI(Silicon On Insulator)기판을 사용한 집적회로가 개발되고 있다. 절연층 위에 형성된 얇은 단결정 실리콘층의 특징을 살리는 것으로, 집적회로 안의 트랜지스터끼리를 완전히 분리하여 형성할 수 있고, 또 트랜지스터를 완전 공핍형으로 할 수 있기 때문에, 고집적, 고속 구동, 저소비 전력 등 부가가치가 높은 반도체 집적회로가 실현된다. 이러한, SOI기판을 사용한 LSI의 개발에 있어서는, 다층 배선기술을 사용하여 칩의 면적을 축소함으로써, 동작 주파수를 향상하고, 처리 능력의 향상이 실현되고 있다.
또한 최근, 스마트 커트법(등록상표)을 사용하여 단결정 실리콘층을 유리로 이루어지는 지지 기판 위에 형성하는 방법이 제안되고 있다(예를 들면 특허문헌 1참조). 유리 기판은 실리콘 웨이퍼보다도 대면적화가 가능하고, 또한 저렴한 기판이기 때문에, 유리 기판을 베이스 기판으로 사용함으로써, 넓은 면적으로 저렴한 SOI기판을 제작하는 것이 가능하게 된다.
그러나, 유리 등의 절연체로 된 기판 위에 단결정 실리콘층을 사용하여 트랜지스터를 형성한 후, 이 트랜지스터 위에 층간 절연층을 그 사이에 끼워 배선층을 설치할 경우, 기판의 왜곡 등에 의해 이 층간 절연층의 평탄성이 충분하지 않기 때문에, 배선층의 미세화가 곤란하게 된다.
이러한 배선의 미세화의 문제에 관해서, SOI트랜지스터의 형성에 앞서 다층배선을 제작함으로써, 미세화된 다층배선을 SOI트랜지스터의 아래쪽에 제작하는 기술이 제안되고 있다(예를 들면 특허문헌 2).
[특허문헌 1] 일본국 공개특허공보 특개평 11-163363호
[특허문헌 2] 일본국 공개특허공보 특개 2003-110108호
상기한 바와 같이, 평탄성을 갖는 기판 위에 미리 미세한 배선층(하층 배선)을 형성하고, 용도에 따라 트랜지스터의 하층과 상층에 배선층을 나누어 만드는 것은 유효하다. 그러나, 트랜지스터의 상층의 배선과 하층의 배선을 각각 독립하여 설치했을 경우에는, 배선의 자유도가 제한된다. 또한 평탄성을 가지는 기판 위에 미리 미세한 배선(하층 배선)을 형성하고, 트랜지스터의 아래쪽에 미세화된 배선층을 설치하는 것만으로는 소자의 미세화에 한계가 있다.
전술한 문제를 감안하여, 본 발명은, 트랜지스터 등의 반도체 소자를 통해 상층과 하층에 형성된 배선 층간의 양호한 접속을 가능하게 하고, 배선의 자유도를 향상시킨 반도체 장치 및 그 제조 방법을 제공하는 것을 목적의 하나로 한다. 또한 미세화된 반도체 장치 및 그 제조 방법을 제공하는 것을 목적의 하나로 한다.
본 발명의 반도체 장치의 하나는, 절연체로 된 기판 위에 제1 절연층과, 제1 절연층 위에 선택적으로 형성된 제1 배선층과, 제1 절연층 위에, 제1 배선층이 형성된 영역 이외의 영역에 형성된 제2 절연층과, 제1 배선층 및 제2 절연층 위에 형성되어, 채널 형성 영역과 불순물 영역을 갖는 단결정 반도체층과, 단결정 반도체층의 채널 형성 영역 위에 게이트 절연층을 사이에 두고 형성된 게이트 전극과, 제1 배선층, 제2 절연층, 단결정 반도체층 및 게이트 전극을 덮도록 형성된 제3 절연층과, 제3 절연층 위에 형성된 제2 배선층을 가지며, 제1 배선층과 단결정 반도체 층의 불순물 영역이 전기적으로 접속되어 있고, 제1 배선층과 제2 배선층이 전기적으로 접속되어 있는 것을 특징으로 하고 있다.
또한 본 발명의 반도체 장치의 다른 하나는, 절연체로 된 기판 위에 제1 절연층과, 제1절연층 위에 선택적으로 형성된 제1 배선층 및 제1 전극과, 제1 절연층 위에 제1 배선층 및 제1 전극이 형성된 영역 이외의 영역에 형성된 제2 절연층과, 제1 배선층 및 제2 절연층 위에 형성되어, 채널 형성 영역과 불순물 영역을 갖는 단결정 반도체층과, 단결정 반도체층의 채널 형성 영역 위에 게이트 절연층을 사이에 두고 형성된 게이트 전극과, 제1 전극 위에 게이트 절연층을 통해 형성된 제2 전극과, 제1 배선층, 제2 절연층, 단결정 반도체층, 제1 전극 및 제2 전극, 게이트 전극을 덮도록 형성된 제3 절연층과, 제3 절연층 위에 설치된 제2 배선층을 갖고, 제1 배선층과 단결정 반도체층의 불순물 영역이 전기적으로 접속되어 있고, 제1 배선층과 제2 배선층이 전기적으로 접속되어 있는 것을 특징으로 하고 있다.
상기에 있어서, 제2 배선층은, 제3 절연층에 접촉하여 형성되고, 제3 절연층에 설치된 개구부를 통해, 단결정 반도체층과 다른 단결정 반도체층의 불순물 영역에 전기적으로 접속되어 있다. 또한 제1 절연층은, 산화 규소, 질화 규소, 산화 질화 규소, 또는 질화 산화 규소를 포함하는 층의 적층구조를 가지는 것이 바람직하다.
본 발명의 반도체 장치의 제조 방법의 하나는, 단결정 반도체 기판에 이온을 조사함으로써, 단결정 반도체 기판에 손상 영역을 형성하고, 단결정 반도체 기판의 표면에 선택적으로 제1 배선층을 형성하고, 단결정 반도체 기판의 표면에 제1 배선 층이 형성된 영역 이외의 영역에 제1 절연층을 형성하고, 제1 배선층 및 제1 절연층과 접촉하도록 제2 절연층을 형성하고, 제2 절연층의 표면을, 절연체로 된 기판의 표면과 접촉시킴으로써, 제2 절연층과 절연체로 된 기판을 접합시키고, 단결정 반도체 기판을 손상 영역에서 분리시킴으로써, 절연체로 된 기판의 표면에 제1 배선층과 단결정 반도체층의 적층체를 형성하고, 단결정 반도체층을 패터닝 함으로써, 제1 배선층의 일부를 노출시킨 후, 게이트 절연층, 게이트 전극, 제3 절연층을 순서대로 형성하고, 제3 절연층에 개구부를 형성함으로써 제1 배선층의 일부를 노출시키고, 제 3 절연층 위에, 제1 배선층과 전기적으로 접속하는 제2 배선층을 형성하는 것을 특징으로 한다.
또한 본 발명의 반도체 장치의 제조 방법의 다른 하나는, 단결정 반도체 기판에 이온을 조사함으로써, 단결정 반도체 기판에 손상 영역을 형성하고, 단결정 반도체 기판의 표면에 선택적으로 제1 배선층 및 제1 전극을 형성하고, 단결정 반도체 기판의 표면에, 제1 배선층 및 제1 전극이 형성된 영역 이외의 영역에 제1 절연층을 형성하고, 제1 배선층, 제1 전극 및 제1 절연층과 접촉하도록 제2 절연층을 형성하고, 제2 절연층의 표면을, 절연체로 된 기판의 표면과 접촉시킴으로써, 제2 절연층과 절연체로 된 기판을 접합시키고, 단결정 반도체 기판을 손상 영역에서 분리시킴으로써, 절연체로 된 기판의 표면에 제1 배선층 및 제1 전극과 단결정 반도체층의 적층체를 형성하고, 단결정 반도체층을 패터닝함으로써, 제1 배선층의 일부와 제1 전극을 노출시키고, 패터닝 된 단결정 반도체층, 노출한 제1 배선층의 일부 및 제1 전극 위에 게이트 절연층을 형성하고, 단결정 반도체층 위에 게이트 절연층 을 통해 게이트 전극을 형성하고, 제1 전극 위에 게이트 절연층을 통해 제2 전극을 형성하고, 단결정 반도체층, 제1 배선층 및 제2 전극을 덮도록 제3 절연층을 형성하고, 제3 절연층에 개구부를 형성함으로써 제1 배선층의 일부를 노출시키고, 제3 절연층 위에, 제1 배선층과 전기적으로 접속하는 제2 배선층을 형성하는 것을 특징으로 한다.
상기에 있어서, 절연체로 된 기판의 표면에 형성된 단결정 반도체층의 패터닝 전에, 단결정 반도체층에 레이저광을 조사하는 것이 바람직하다. 또한 제1 배선층을 형성하기 전에, 단결정 반도체 기판에 대하여 임계값 전압을 제어하기 위한 불순물을 선택적으로 첨가해도 된다.
전술한 바와 같이, 본 발명에서는, 트랜지스터 등의 반도체 소자를 통해 상층과 하층에 형성된 배선층 간의 양호한 접속을 가능하게 할 수 있다.
본 발명의 실시예에 대해, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은 이하에 나타내는 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 나타내는 부호는 다른 도면 간에서 공통으로 사용하기로 한다. 또한 본 명세서 중에 있어서 반도체 장치는, 반도체 특성을 이용하는 것으로 기능 할 수 있는 장치 전반을 가리키는 것으로 한다.
(실시예 1)
본 실시예에서는, 본 발명의 반도체 장치의 제조 방법의 일례에 대해서, 도 1 내지 5를 참조하여 설명한다. 보다 구체적으로는, 도 1을 사용하여 SOI기판의 제조 방법에 대하여 설명하고, 도 2 내지 도 4를 사용하여 반도체 장치의 제조 방법에 대하여 설명하고, 도 5를 사용하여 상기 SOI기판에 사용하는 기판의 가공 방법에 대하여 설명한다.
우선, SOI기판의 제조 방법에 대해서 도 1을 참조하여 설명한다.
처음에, 베이스 기판(100)을 준비한다(도 1a 참조). 베이스 기판(100)에는, 액정표시장치 등에 사용되고 있는 투광성을 가지는 유리 기판을 사용할 수 있다. 유리 기판으로서는, 왜곡점이 580℃이상 680℃이하(바람직하게는, 600℃이상 680℃이하)인 것을 사용하면 좋다. 또한 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판에는, 예를 들면 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용되고 있다.
또한, 베이스 기판(100)으로서는, 유리 기판 외에, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 된 기판, 규소 등의 반도체로 된 기판, 금속이나 스테인레스 등의 도전체로 된 기판 등을 사용할 수도 있다.
본 실시예에 있어서는 도시하지 않지만, 베이스 기판(100)의 표면에 절연층을 형성해도 된다. 상기 절연층을 설치함으로써, 베이스 기판(100)에 불순물(알칼리 금속이나 알칼리토류 금속 등)이 포함되어 있을 경우에는, 이 불순물이 반도체 층으로 확산하는 것을 방지할 수 있다. 절연층은 단층 구조라도 되고, 적층구조라도 된다. 절연층을 구성하는 재료로서는, 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소 등을 들 수 있다.
또한, 본 명세서에 있어서, 산화 질화물은, 그 조성에 있어서, 질소보다도 산소의 함유량(원자수)이 많은 것을 나타내고, 예를 들어, 산화 질화 규소는, 산소가 50원자%이상 70원자%이하, 질소가 0.5원자%이상 15원자%이하, 규소가 25원자%이상 35원자%이하, 수소가 0.1원자%이상 10원자%이하의 범위로 포함되는 것을 말한다. 또 질화 산화물은, 그 조성에 있어서, 산소보다도 질소의 함유량(원자수)이 많은 것을 나타내며, 예를 들어 질화 산화 규소는, 산소가 5원자% 이상 30원자%이하, 질소가 20원자%이상 55원자%이하, 규소가 25원자%이상 35원자%이하, 수소가 10원자%이상 25원자%이하의 범위로 포함되는 것을 말한다. 단, 상기 범위는 러더퍼드 후방 산란법(RBS : Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS : Hydrogen Forward Scattering)을 사용하여 측정한 경우를 말한다. 또 구성 원소의 함유 비율의 합계는 100원자%를 넘지 않는다.
다음에 단결정 반도체 기판(110)을 준비한다. 단결정 반도체 기판(110)으로서는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 등의 4족 원소로 된 반도체 기판을 사용할 수 있다. 물론, 갈륨 비소, 인듐 인 등의 화합물 반도체로 된 기판을 사용해도 된다. 본 실시예에 있어서는, 단결정 반도체 기판(110)으로서, 단결정 실리콘 기판을 사용하기로 한다. 단결정 반도체 기판(110)의 사이즈에 제한은 없지만, 예를 들면 8인치(200mm), 12인치(300mm), 18인치(450mm)와 같은 원형의 반도체 기판을, 사각형으로 가공하여 사용할 수 있다. 또한, 본 명세서에 있어서, 단결정은, 결정구조가 일정한 규칙성을 갖고 형성되어 있으며, 어느 부분에 있어서도 결정 축이 같은 방향을 향하고 있는 것을 말한다. 즉, 결함의 다소에 대해서는 상관없는 것으로 한다.
상기의 단결정 반도체 기판(110)에 대하여 각종 처리를 실시하여, 손상 영역(114), 배선층(118), 절연층(122), 절연층(124), 절연층(126)을 형성한다(도 1b 참조). 각종 처리의 상세에 대해서는 뒤에 설명한다. 또한, 손상 영역(114)은 이온이 조사됨으로써 형성된 영역이며, 상기 영역에서 단결정 반도체 기판(110)을 분리하는 것이 가능하게 된다. 이 때문에, 손상 영역(114)이 형성되는 깊이에 따라, 단결정 반도체 기판(110)으로부터 분리되는 단결정 반도체층의 두께가 결정되게 된다.
또한 절연층(126)은, 접합 단계에서 접합면을 형성하는 층이기 때문에, 그 표면은, 높은 평탄성을 가지는 것이 바람직하다. 이러한 절연층(126)으로서는, 예를 들면 유기실란 가스를 사용하여 화학기상 성장법에 의해 형성되는 산화 규소막을 사용할 수 있다.
그 후에 상기의 베이스 기판(100)과 단결정 반도체 기판(110)을 서로 붙인다(도 1c 참조). 구체적으로는, 베이스 기판(100) 및 절연층(126)의 표면을 초음파 세정 등의 방법으로 세정한 후, 베이스 기판(100)의 표면과 절연층(126)의 표면이 접촉하도록 배치한다. 그리고, 베이스 기판(100)의 표면과 절연층(126)의 표면에서 접합이 형성되도록, 가압 처리를 실시한다. 접합의 메커니즘으로서는, 반 데르 발 스 힘(van der Waals' force)에 관련되는 메커니즘이나, 수소결합에 관련되는 메커니즘 등을 생각할 수 있다.
또한, 접합을 형성하기 전에, 베이스 기판(100) 또는 절연층(126)의 표면을 산소 플라즈마 처리 또는 오존처리 하여, 그 표면을 친수성으로 해도 된다. 이 처리에 의해, 베이스 기판(100) 또는 절연층(126)의 표면에 수산기가 부가되므로, 접합 계면에 수소결합을 형성할 수 있다.
다음에 접합된 베이스 기판(100) 및 단결정 반도체 기판(110)에 대하여 가열처리를 실시하여, 접합을 강고한 것으로 한다. 이 때의 가열온도는, 손상 영역(114)에서 분리가 진행되지 않는 온도로 할 필요가 있다. 예를 들면 400℃미만, 바람직하게는 300℃이하로 할 수 있다. 가열처리 시간에 대해서는 특별히 한정되지 않고, 처리 속도와 접합 강도의 관계로부터 최적의 조건을 적절히 설정하면 된다. 본 실시예에 있어서는, 200℃, 2시간의 가열 처리를 실시하기로 한다. 여기에서, 접합에 관련되는 영역에 마이크로파를 조사하여, 접합에 관련되는 영역만을 국소적으로 가열하는 것도 가능하다. 또한, 접합 강도에 문제가 없는 경우에는, 상기 가열처리를 생략해도 된다.
다음에 단결정 반도체 기판(110)을 손상 영역(114)에서 단결정 반도체층(128)과 단결정 반도체 기판(130)으로 분리한다(도 1d 참조). 단결정 반도체 기판(110)의 분리는, 가열처리에 의해 행한다. 상기 가열처리의 온도는, 베이스 기판(100)의 내열온도를 고려하여 결정할 수 있다. 예를 들면 베이스 기판(100)으로서 유리 기판을 사용할 경우에는, 가열온도는 400℃이상 베이스 기판(100)의 내열 온도 이하로 하는 것이 바람직하다. 또한, 본 실시예에 있어서는 600℃, 2시간의 가열 처리를 실시하는 것으로 한다.
상기와 같은 가열 처리를 실시함으로써, 손상 영역(114)에 형성된 미세 구멍의 체적 변화가 일어나, 손상 영역(114)에 균열이 발생한다. 그 결과, 손상 영역(114)을 따라 단결정 반도체 기판(110)이 분리된다. 절연층(126)은 베이스 기판(100)과 접합하고 있기 때문에, 베이스 기판(100) 위에는 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체층(128)이 잔존하게 된다. 또 이 가열 처리로 베이스 기판(100)과 절연층(126)의 접합 게면이 가열되므로, 접합 계면에 공유 결합이 형성되어, 베이스 기판(100)과 절연층(126)의 결합력이 더욱 향상된다.
전술한 바와 같이 하여 형성된 반도체 기판에 있어서, 단결정 반도체층(128)의 표면에는, 분리 공정이나 이온 조사 공정에 의한 결함이 존재하고, 또한 그 평탄성은 손상되고 있다. 이러한 요철이 있는 단결정 반도체층(128)의 표면에, 얇고, 높은 절연 내압의 게이트 절연층을 형성하는 것은 곤란하다. 그러므로 단결정 반도체층(128)의 평탄화 처리를 행한다. 또한 단결정 반도체층(128)에 결함이 존재할 경우에는, 게이트 절연층과의 계면에서의 국재준위밀도가 높아지는 등, 트랜지스터의 성능 및 신뢰성에 악영향을 주므로, 단결정 반도체층(128)의 결함을 감소시키는 처리를 행한다.
본 실시예에 있어서, 단결정 반도체층(128)의 평탄성 향상 및 결함의 저감은, 단결정 반도체층(128)에 레이저광(142)을 조사하는 것으로 실현된다(도 1e 참조). 레이저광(142)을 단결정 반도체층(128)의 윗면측에서 조사하는 것으로, 단결 정 반도체층(128) 윗면을 용융시킨다. 용융한 후, 단결정 반도체층(128)이 냉각, 고화하는 것으로, 그 윗면의 평탄성이 향상된 단결정 반도체층이 얻어진다. 본 실시예에 있어서는, 레이저광(142)을 사용하고 있기 때문에, 베이스 기판(100)이 직접 가열되지 않는다. 즉, 베이스 기판(100)의 온도상승을 억제할 수 있다. 이 때문에, 유리 기판과 같은 내열성이 낮은 기판을 베이스 기판(100)에 사용하는 것이 가능하다. 물론, 베이스 기판의 내열 온도의 범위 내에 있어서의 가열을 행하는 구성으로 해도 된다. 베이스 기판을 가열함으로써, 비교적 낮은 에너지밀도의 레이저광을 사용하는 경우라도, 결함의 저감을 효과적으로 진행할 수 있다.
또한, 레이저광(142)의 조사에 의한 단결정 반도체층(128)의 용융은, 부분 용융으로 하는 것이 바람직하다. 완전 용융시켰을 경우에는, 액상으로 된 후의 무질서한 핵 발생에 의해 미결정화하여, 결정성이 저하할 가능성이 높기 때문이다. 한편, 부분 용융시킴으로써, 용융되지 않은 고상부분으로부터 결정성장이 진행한다. 이에 따라 반도체층 안의 결함을 감소시킬 수 있다. 여기에서, 완전 용융이라 함은, 단결정 반도체층(128)이 하부 계면 부근까지 용융되어, 액체상태가 되는 것을 말한다. 한편 부분 용융이라 함은, 이 경우, 단결정 반도체층(128)의 상부는 용융하여 액상이 되지만, 하부는 용융하지 않고 고상(solid phase) 그대로인 것을 말한다.
상기 레이저광의 조사에는, 펄스 발진 레이저를 사용하는 것이 바람직하다. 이것은, 순간적으로 고에너지의 펄스 레이저광을 발진할 수 있고, 부분 용융 상태를 만들어 내는 것이 용이하게 되기 때문이다. 발진 주파수는, 1Hz이상 10MHz이하 정도로 하는 것이 바람직하다. 더 바람직하게는, 10Hz이상 1MHz이하이다. 상기의 펄스 발진 레이저로서는, Ar레이저, Kr레이저, 엑시머(ArF, KrF, XeCl)레이저, CO2레이저, YAG레이저, YVO4레이저, YLF레이저, YAlO3레이저, GdVO4레이저, Y2O3레이저, 루비레이저, 알렉산드라이트 레이저, Ti : 사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 등을 사용할 수 있다. 또한 부분 용융시키기 위해서는 펄스 발진 레이저를 사용하는 것이 바람직하지만, 이것에 한정하여 해석되는 것은 아니다. 즉, 연속 발진 레이저의 사용을 제외하는 것은 아니다. 또한 연속 발진 레이저로서는, Ar레이저, Kr레이저, CO2레이저, YAG레이저, YVO4레이저, YLF레이저, YAlO3레이저, GdVO4레이저, Y2O3레이저, 루비레이저, 알렉산드라이트 레이저, Ti : 사파이어 레이저, 헬륨 카드뮴 레이저 등이 있다.
레이저광(142)의 파장은, 단결정 반도체층(128)에 흡수되는 파장으로 할 필요가 있다. 그 파장은, 레이저광의 표피 깊이(skin depth) 등을 고려하여 결정하면 된다. 예를 들면 250nm이상 700nm이하의 범위로 할 수 있다. 또한 레이저광(142)의 에너지 밀도는, 레이저광(142)의 파장, 레이저광의 표피 깊이, 단결정 반도체층(128)의 막 두께 등을 고려하여 결정할 수 있다. 레이저광(142)의 에너지 밀도는, 예를 들면 300ｍJ/cm2이상 800ｍJ/cm2이하의 범위로 하면 된다. 또한, 상기 에너지밀도의 범위는, 펄스 발진 레이저로서 XeCl엑시머 레이저(파장:308nm)를 사용했을 경우의 일례다.
레이저광(142)의 조사는, 대기 분위기와 같은 산소를 포함하는 분위기 또는 질소 분위기와 같은 불활성 분위기에서 행할 수 있다. 불활성 분위기 중에서 레이저광(142)을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저광(142)을 조사하고, 이 챔버 내의 분위기를 제어하면 된다. 챔버를 사용하지 않는 경우에는, 레이저광(142)의 피조사면에 질소 가스 등의 불활성 가스를 뿜어내는 것으로, 질소 분위기를 형성할 수도 있다.
또한, 질소 등의 불활성 분위기에서 행하는 쪽이, 대기 분위기보다도 단결정 반도체층(128)의 평탄성을 향상시키는 효과는 높다. 또한 대기 분위기보다도 불활성 분위기의 쪽이 크랙이나 릿지의 발생을 억제하는 효과가 높으며, 레이저광(142)의 사용가능한 에너지 밀도의 범위가 넓어진다. 또한, 레이저광(142)의 조사는, 진공 중에서 행해도 된다. 진공 중에서 레이저광(142)을 조사했을 경우에는, 불활성 분위기에서의 조사와 동등한 효과를 얻을 수 있다.
전술한 바와 같이 레이저광(142)을 조사한 후에는, 단결정 반도체층(128)의 막두께를 작게 하는 박막화 공정을 행해도 된다. 단결정 반도체층(128)의 박막화에는, 드라이 에칭 또는 웨트 웨칭의 한쪽, 또는 양쪽을 조합한 에칭(에치백 처리)을 적용하면 된다. 예를 들어, 예를 들면 단결정 반도체층(128)이 실리콘 재료로 이루어지는 층일 경우, SF6과 02를 프로세스 가스에 사용한 드라이 에칭 처리로, 단결정 반도체층(128)을 얇게 할 수 있다.
또한, 본 실시예에 있어서는, 레이저광의 조사에 의해 평탄화한 후 에칭 처 리를 행해도 된다, 고하고 있지만, 본 발명은 이것에 한정하여 해석되는 것은 아니다. 예를 들면 레이저광의 조사 전에 에칭 처리를 행해도 된다. 이 경우에는, 에칭 처리에 의해 반도체층 표면의 요철이나 결함을 어느 정도 저감 할 수 있다. 또한 레이저광의 조사 전 및 조사 후의 양쪽에 상기 처리를 적용해도 된다. 또한 레이저광의 조사와 상기 처리를 교대로 반복해도 된다. 이와 같이, 레이저광의 조사와 에칭 처리를 조합하여 사용함으로써, 반도체층 표면의 요철, 결함 등을 현저히 저감할 수 있다. 물론, 상기의 에칭 처리나 가열 처리 등을 항상 사용할 필요는 없다.
이상에 의해, 표면의 평탄성이 향상하고, 결함이 저감된 단결정 반도체층(132)을 갖는 SOI기판을 제작할 수 있다(도 1f 참조).
다음에 상기 SOI기판을 사용한 반도체 장치의 제조 방법에 대해, 도 2 내지도 4를 참조하여 설명한다. 여기에서는, 일례로서 복수의 트랜지스터로 이루어지는 반도체 장치의 제조 방법에 대하여 설명하기로 한다.
도 2a에, 상기의 SOI기판의 일부를 확대한 단면도를 나타낸다. 도 2a로부터 알 수 있는 바와 같이, 배선층(118a) 및 배선층(118b)이 단결정 반도체층(132)의 하부에 설치되어 있고, 배선층(118a) 또는 배선층(118b)과, 단결정 반도체층(132)은 접촉하고 있다.
단결정 반도체층(132)에는, 트랜지스터의 임계값 전압을 제어하기 위해, 붕소, 알루미늄, 갈륨 등의 p형을 부여하는 불순물 또는, 인, 비소 등의 n형을 부여하는 불순물을 첨가해도 된다. 불순물을 첨가하는 영역 및 첨가하는 불순물의 종류는, 적절히 변경할 수 있다. 예를 들면 n채널형 트랜지스터의 형성 영역에는 p형을 부여하는 불순물을 첨가하고, p채널형 트랜지스터의 형성 영역에는 n형을 부여하는 불순물을 첨가할 수 있다.
상기 단결정 반도체층(132)에 대하여 에칭 처리를 실시함으로써, 단결정 반도체층(132)을 섬 형상으로 분리하여 단결정 반도체층(200) 및 단결정 반도체층(202)을 형성한다(도 2b 참조). 여기에서, 배선층 위에 존재하는 단결정 반도체층의 일부를 제거함으로써, 배선층의 표면의 일부를 노출시킨다. 노출시킨 영역 이외에 있어서는, 배선층과 단결정 반도체층과의 접속이 유지되고 있다. 본 실시예에 있어서는, 배선층(118a) 및 배선층(118b)는 단결정 반도체층(202)와 접촉하고 있고, 또한 일부의 영역에 있어서 그 표면이 노출한 구성으로 되어 있지만, 본 발명이 이것에 한정되는 것은 아니다.
또한, 도 2b에서는 단결정 반도체층(200)과 단결정 반도체층(202)을 같은 크기로 나타내고 있지만, 이것은 모식도에 지나지 않고, 단결정 반도체층(200)과 단결정 반도체층(202)을 같은 크기로 하는 것에 한정되지 않는다. 목적으로 하는 반도체 소자의 특성에 맞추어, 적절히 크기를 변경할 수 있다.
다음에 단결정 반도체층(200)과 단결정 반도체층(202)을 덮도록, 게이트 절연층(204)을 형성한다(도 2c 참조). 여기에서는, 플라즈마 CVD법을 사용하여, 산화 규소막을 단층으로 형성하기로 한다. 그 밖에도, 산화 질화 규소, 질화 산화 규소, 질화 규소, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등을 포함하는 막을, 단층 구조 또는 적층구조로 형성함으로써 게이트 절연층(204)으로 해도 된다.
플라즈마 CVD법 이외의 제조 방법으로서는, 스퍼터링법이나, 고밀도 플라즈 마처리에 의한 산화 또는 질화에 의한 방법을 들 수 있다. 고밀도 플라즈마처리는, 예를 들면 헬륨, 아르곤, 크립톤, 크세논 등의 희가스와, 산소, 산화질소, 암모니아, 질소, 수소 등 가스의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이와 같은 고밀도의 플라즈마로 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있다)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있다)에 의해, 반도체층의 표면을 산화 또는 질화함으로써, 1nm이상 20nm이하, 바람직하게는 2nm이상 10nm이하의 절연층을 형성할 수 있다. 또한, 전술한 고밀도 플라즈마 처리에 의한 반도체층의 산화 또는 질화는 고상 반응이기 때문에, 계면준위밀도를 매우 낮게 할 수 있다는 특징을 갖고 있다.
또는, 단결정 반도체층(200)과 단결정 반도체층(202)을 열산화 시키는 것으로, 게이트 절연층(204)을 형성하도록 해도 좋다. 이러한 열산화를 사용할 경우에는, 내열성이 비교적 높은 베이스 기판을 사용하는 것이 바람직하다.
다음에 게이트 절연층(204) 위에 도전층을 형성한 후, 상기 도전층을 소정의 형상으로 가공(패터닝)하는 것으로, 단결정 반도체층(200)과 단결정 반도체층(202)의 위쪽에 게이트 전극(206) 및 게이트 전극(208)을 형성한다(도 4d 참조). 도전층의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전층은, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 니오브 등의 재료를 사용하여 형성할 수 있다. 또한 상기 금속을 주성분으로 하는 합금재료를 사용해도 되고, 상기 금속을 포함하는 화합물을 사용해도 된다. 또는, 반도체층에 도전성을 부여하는 불순물 원 소를 도핑한 다결정 규소 등을 사용하여 형성해도 된다.
본 실시예에서는 게이트 전극(206) 및 게이트 전극(208)을 단층의 도전층으로 형성하고 있지만, 본 발명의 반도체 장치는 상기 구성에 한정되지 않는다. 게이트 전극(206) 및 게이트 전극(208)을 2층 구조로 할 경우에는, 예를 들면 몰리브덴, 티타늄, 질화 티타늄 등을 하층에 사용하고, 상층에는 알루미늄 등을 사용하면 된다. 3층 구조의 경우에는, 몰리브덴과 알루미늄과 몰리브덴의 적층구조나, 티타늄과 알루미늄과 티타늄의 적층구조 등을 채용하면 된다.
다음에 게이트 전극(206) 및 게이트 전극(208)을 마스크로 하여, 일 도전형을 부여하는 불순물 원소를 단결정 반도체층(200) 및 단결정 반도체층(202)에 첨가한다(도 3a 참조). 본 실시예에서는, 단결정 반도체층(200)에 n형을 부여하는 불순물 원소(예를 들면 인이나 비소 등)를 첨가하고, 단결정 반도체층(202)에 p형을 부여하는 불순물 원소(예를 들면 붕소 등)를 첨가하는 경우에 대하여 설명하지만, 본 발명은 이것에 한정되지 않는다. 또한, n형을 부여하는 불순물 원소와 p형을 부여하는 불순물 원소의 첨가를 선택적으로 행하기 위해서는, n형의 불순물을 첨가할 때에는 p형의 불순물이 첨가되는 단결정 반도체층을 마스크 등으로 덮고, p형의 불순물을 첨가할 때에는 n형의 불순물이 첨가되는 단결정 반도체층을 마스크 등으로 덮는다. 또는, 모든 반도체층에, 먼저 p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 한쪽을 첨가한 후, 일부의 반도체층에 대하여, 보다 높은 농도로 p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 다른 쪽을 첨가하도록 해도 된다. 상기 불순물의 첨가에 의해, 단결정 반도체층(200)에 불순 물 영역, 단결정 반도체층(202)에 불순물 영역(212)이 형성된다.
다음에 게이트 전극(206)의 측면에 사이드월(214)를, 게이트 전극(208)의 측면에 사이드월(216)을 형성한다(도 3b 참조). 사이드월(214) 및 사이드월(216)은, 예를 들면 게이트 절연층(204), 게이트 전극(206) 및 게이트 전극(208)을 덮도록 새롭게 절연층을 형성하고, 상기 절연층에 대하여 수직방향을 주체로 한 이방성 에칭 처리를 실시함으로써 형성할 수 있다. 또한, 상기의 이방성 에칭에 의해, 게이트 절연층(204)를 부분적으로 제거해도 된다. 예를 들면 게이트 전극 및 사이드월의 하부에 존재하는 게이트 절연층 이외에 대해서는 제거하는 구성으로 할 수도 있다. 사이드월(214) 및 사이드월(216)을 형성하기 위한 절연층으로서는, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소, 유기재료 등을 포함하는 막을, 단층 구조 또는 적층 구조로 형성하면 된다. 본 실시예에서는, 막 두께 100nm의 산화 규소막을 플라즈마 CVD법에 의해 형성한다. 또한, 에칭 가스로서는, CHF3과 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드월(214) 및 사이드월(216)을 형성하는 공정은, 이들에 한정되는 것은 아니다.
다음에 게이트 전극(206) 및 사이드월(214) 및 게이트 전극(208) 및 사이드월(216)을 마스크로 하여, 단결정 반도체층(200) 및 단결정 반도체층(202)에 일 도전형을 부여하는 불순물 원소를 첨가한다(도 3c 참조). 또한, 단결정 반도체층(200) 및 단결정 반도체층(202)에는, 각각 앞의 공정에서 첨가한 불순물 원소와 같은 도전형의 불순물 원소를 보다 높은 농도로 첨가한다. 이에 따라 단결정 반도체층(200)에, 한 쌍의 고농도 불순물 영역(218)과, 한 쌍의 저농도 불순물 영역(220)과, 채널 형성 영역(222)가 형성되고, 단결정 반도체층(202)에, 한 쌍의 고농도 불순물 영역(224)와, 한 쌍의 저농도 불순물 영역(226)과, 채널 형성 영역(228)이 형성된다. 고농도 불순물 영역(218) 및 고농도 불순물 영역(224)는 소스 영역 또는 드레인 영역으로서 기능하고, 저농도 불순물 영역(220) 및 저농도 불순물 영역(226)은 LDD(Lightly Doped Drain)영역으로서 기능한다. 또한 배선층(118a, 118b)은 고농도 불순물 영역(224)와 접촉하게 된다. 물론, 배선층(118a, 118b)과 저농도 불순물 영역(226)이 접촉하도록 설치해도 된다.
또한, 도 3b 내지 도 3d에 있어서는, 단결정 반도체층(200) 위에 형성된 사이드월(214)와, 단결정 반도체층(202) 위에 형성된 사이드월(216)을 같은 크기로 나타내고 있지만, 이것은 모식도에 지나지 않고, 본 발명이 이것에 한정하여 해석되는 것은 아니다. 사이드월의 크기에 따라 LDD영역의 크기도 변화되므로, 트랜지스터가 요구되는 특성에 따라 사이드월(214)과 사이드월(216)의 크기를 설정하면 된다.
소스 영역 및 드레인 영역을 더욱더 저저항화하기 위해, 단결정 반도체층(200) 및 단결정 반도체층(202)의 일부를 실리사이드화한 실리사이드층을 형성해도 된다. 실리사이드화는, 반도체층에 금속을 접촉시키고, 가열(예를 들면 GRTA법, LRTA법 등을 사용한 가열)에 의해, 반도체층 안의 규소와 금속을 반응시켜서 행한다. 본 실시예에 있어서는, 단결정 반도체층(202)에 접촉하여 배선층(118a) 및 배 선층(118b)가 설치되고 있기 때문에, 이것을 사용하여 단결정 반도체층(202)의 일부를 실리사이드화해도 된다. 또한 레이저광의 조사 등에 의해서도 실리사이드층을 형성할 수 있다. 실리사이드화에 사용할 수 있는 금속재료로서는, 티타늄, 니켈, 텅스텐, 몰리브덴, 코발트, 지르코늄, 하프늄, 탄탈, 바나듐, 네오디뮴, 크롬, 백금, 팔라듐 등을 들 수 있다.
상기의 공정에 의해, 단결정 반도체를 사용한 n채널형 트랜지스터(250) 및 p채널형 트랜지스터(252)가 형성된다. 또한, 도 3c에 나타내는 단계에서는, 소스 전극 또는 드레인 전극으로서 기능하는 배선층은 형성되지 않지만, 소스 전극 또는 드레인 전극으로서 기능하는 배선층을 포함하여 트랜지스터라고 불러도 좋다.
다음에 n채널형 트랜지스터(250), p채널형 트랜지스터(252)를 덮도록 절연층(230)을 형성한다(도 3d 참조). 절연층(230)은, 예를 들면 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소, 질화 알루미늄, 산화알류미늄 등의 재료를 사용하여 형성할 수 있다. 또한 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용하여 형성해도 된다.
다음에 단결정 반도체층(200)의 표면이 일부 노출하도록 절연층(230)에 콘택홀을 형성한다. 또한 동시에, 배선층(118a)의 표면이 일부 노출하도록 절연층(230)에 콘택홀을 형성한다. 그리고, 상기 콘택홀을 통해 단결정 반도체층(200) 또는 배선층(118a)에 접촉하는 배선층(232), 배선층(234)를 형성한다(도 4a 참조). 또한, 본 실시예에 있어서는, 콘택홀을 형성시에 에칭에 사용하는 가스로서 CHF3과 He의 혼합 가스를 사용했지만, 이것에 한정되는 것은 아니다. 또한, 본 실시예에 있어서는 나타내지 않지만, 필요하면, 배선층(118b)의 표면이 노출하도록 콘택홀을 형성해도 된다.
배선층(232), 배선층(234)는, CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로는, 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 백금, 구리, 금, 은, 망간, 네오디뮴, 탄소, 규소 등의 재료를 사용할 수 있다. 또한 상기 재료를 주성분으로 하는 합금을 사용해도 되고, 상기 재료를 포함하는 화합물을 사용해도 된다. 또한 배선층(232), 배선층(234)는, 단층 구조로 해도 되고, 적층 구조로 해도 된다.
알루미늄을 주성분으로 하는 합금의 예로서는, 알루미늄을 주성분으로 하고, 니켈을 포함하는 것을 들 수 있다. 또한 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 규소의 한쪽 또는 양쪽을 포함하는 것을 들 수 있다. 알루미늄이나 알루미늄 실리콘(Al-Si)은 저항값이 낮고, 저렴하기 때문에, 배선층(232), 배선층(234)를 형성하는 재료로서 적합하다. 특히, 알루미늄 실리콘은, 히록의 발생을 억제할 수 있기 때문에 바람직하다. 또한 규소 대신에, 알루미늄에 0.5% 정도의 Cu를 혼입시킨 재료를 사용해도 된다.
배선층(232), 배선층(234)를 적층구조로 할 경우에는, 예를 들면 배리어 막과 알루미늄 실리콘 막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘 막과 질화 티타늄 막과 배리어 막의 적층구조 등을 채용하면 된다. 또한, 배리어 막이라 함은, 티타늄 혹은 티타늄의 질화물 또는 몰리브덴 혹은 몰리브덴의 질화물 등을 사용하여 형성된 막이다. 배리어 막의 사이에 알루미늄 실리콘 막을 끼우도록 하면, 히록의 발생을 한층 억제할 수 있다. 또한 환원성이 높은 원소인 티타늄을 사용하여 배리어 막을 형성하면, 단결정 반도체층(200)위 또는 배선층(118a) 위에 얇은 산화막이 형성되어 있다고 해도, 배리어 막에 포함되는 티타늄이 상기 산화막을 환원하여, 배선층(232)과 단결정 반도체층(200) 및 배선층(234)와 단결정 반도체층(200) 또는 배선층(118a)의 콘택을 양호한 것으로 할 수 있다. 또한 배리어 막을 복수 적층 하도록 하여 사용해도 된다. 그 경우, 예를 들면 배선층(232), 배선층(234)를, 하층으로부터 티타늄, 질화 티타늄, 알루미늄 실리콘, 티타늄, 질화 티타늄과 같이, 5층 구조 또는 그 이상의 적층 구조로 할 수도 있다.
또한, 배선층(232)는 n채널형 트랜지스터(250)의 고농도 불순물 영역(218)에 접속되어 있다. 또한 배선층(234)는 n채널형 트랜지스터(250)의 고농도 불순물 영역(218) 및 배선층(118a)에 접속되어 있다.
도 4a에 나타낸 n채널형 트랜지스터(250) 및 p채널형 트랜지스터 252의 평면도를, 도 4b에 나타낸다. 여기에서, 도 4b의 A-B에 있어서의 단면이 도 4a에 대응하고 있다. 단, 도 4b에 있어서는, 간단히 하기 위해, 게이트 절연층(204), 절연층(230)등의 구성요소의 일부를 생략하고 있다.
또한, 본 실시예에 있어서는, n채널형 트랜지스터(250)와 p채널형 트랜지스터(252)가, 각각 게이트 전극으로서 기능하는 전극을 1개씩 갖는 경우를 예시하고 있지만, 본 발명은 상기 구성에 한정되지 않는다. 본 발명에서 제작되는 트랜지스터는, 게이트 전극으로서 기능하는 전극을 복수 갖고, 또한 상기 복수의 전극이 전 기적으로 접속되어 있는 멀티 게이트 구조를 갖고 있어도 된다.
이상에 의해, 복수의 트랜지스터를 갖는 반도체 장치를 제작할 수 있다.
다음에 도 5를 사용하여 SOI기판의 제조에 사용하는 단결정 반도체 기판의 가공 방법에 대해서 설명한다.
우선, 단결정 반도체 기판(110)을 준비한다(도 5a 참조). 단결정 반도체 기판(110)의 상세에 대해서는, 반도체 기판의 제조 방법의 설명(도 1의 설명)을 참조할 수 있기 때문에, 여기에서는 생략한다.
단결정 반도체 기판(110)을 세정한 후, 단결정 반도체 기판(110)의 표면에 절연층(112)을 형성한다. 절연층(112)을 설치하지 않는 구성으로 할 수도 있지만, 나중의 이온 조사 시의 단결정 반도체 기판(110)의 오염 및 표면의 손상을 막기 위해서는, 절연층(112)을 설치하는 것이 바람직하다. 절연층(112)의 두께는 10nm이상 400nm이하로 하면 된다.
절연층(112)을 구성하는 재료로서는, 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소 등을 들 수 있다. 절연층(112)의 형성 방법으로서는, CVD법, 스퍼터법, 단결정 반도체 기판(110)의 산화(또는 질화)에 의한 방법 등이 있다.
다음에 절연층(112)을 통해, 전계로 가속된 이온으로 된 이온빔(140)을 단결정 반도체 기판(110)에 조사하고, 단결정 반도체 기판(110)의 표면으로부터 소정 깊이의 영역에 손상 영역(114)을 형성한다(도 5b 참조). 손상 영역(114)이 형성되는 영역의 깊이는, 이온빔(140)의 가속 에너지와 이온빔(140)의 입사각에 의해 제어할 수 있다. 또한, 손상 영역(114)은, 이온의 평균 침입 깊이와 같은 정도의 깊 이의 영역에 형성되게 된다.
상기의 손상 영역(114)이 형성되는 깊이에 의해, 단결정 반도체 기판(110)으로부터 분리되는 단결정 반도체층의 두께가 결정된다. 손상 영역(114)이 형성되는 깊이는, 단결정 반도체 기판(110)의 표면으로부터 50nm이상 500nm이하이며, 바람직하게는 50nm이상 200nm이하다.
이온을 단결정 반도체 기판(110)에 조사할 때에는, 이온주입장치 또는 이온도핑장치를 이용할 수 있다. 이온주입 장치로는, 소스 가스를 여기하여 이온종을 생성하고, 생성된 이온종을 질량분리하여, 소정의 질량을 갖는 이온종을 피처리물에 주입한다. 이온 도핑 장치는, 프로세스 가스를 여기하여 이온종을 생성하고, 생성된 이온종을 질량분리하지 않고 피처리물에 조사한다. 또한, 질량분리장치를 구비하고 있는 이온 도핑 장치로는, 이온주입장치와 마찬가지로, 질량분리를 수반하는 이온의 주입을 행할 수도 있다. 본 명세서에 있어서, 이온주입장치 또는 이온 도핑 장치 중 어느 한쪽을 특별히 사용할 필요가 있는 경우에만 그것을 명기하고, 특별히 명기하지 않을 때는, 어느 장치를 사용하여 이온의 조사를 행해도 되는 것으로 한다.
이온 도핑 장치를 사용할 경우의 이온의 조사 공정은, 예를 들면 이하의 조건으로 행할 수 있다.
·가속 전압 10kV이상 100kV이하(바람직하게는 30kV이상 80kV이하)
·도즈량 1×1016/cm2이상 4×1016/cm2이하
·빔 전류밀도 2μA/cm2이상 (바람직하게는 5μA/cm2이상, 보다 바람직하게 는 10μA/cm2이상)
이온 도핑 장치를 사용할 경우, 이온의 조사 공정의 소스 가스에는 수소를 함하는 가스를 사용할 수 있다. 상기 가스를 사용함으로써 이온종으로서 H+, H2 +, H3 +를 생성할 수 있다. 수소 가스를 소스 가스로서 사용할 경우에는, 많은 양의 H3 +로 조사하는 것이 바람직하다. 구체적으로는, 이온빔(140)에, H+, H2 +, H3 +의 총량에 대하여 H3 +이온이 70%이상 포함되도록 하는 것이 바람직하다. 또한 H3 +이온의 비율을 80%이상으로 하는 것이 보다 바람직하다. 이와 같이 H3 +의 비율을 높게 하는 것으로, 손상 영역(114)에 1×1020atoms/cm3이상의 농도로 수소를 포함시키는 것이 가능하다. 이에 따라 손상 영역(114)으로부터의 분리가 용이하게 된다. 또, 많은 양의 H3 +이온을 조사하는 것으로, H+, H2 +를 조사하는 것보다도 이온의 조사 효율이 향상된다. 즉, 이온 조사에 걸리는 시간을 단축할 수 있다. 또한 H3 +를 사용하는 것으로, 이온의 평균 침입 깊이를 얕게 할 수 있기 때문에, 손상 영역(114)을 얕은 영역으로 형성하는 것이 가능하게 된다.
이온주입장치를 사용할 경우에는, 질량분리에 의해, H3 +이온이 조사되도록 하는 것이 바람직하다. 물론, H+나 H2 +를 조사해도 된다. 단, 이온주입장치를 사용할 경우에는, 이온종을 선택하여 조사하므로, 이온 도핑 장치를 사용하는 경우와 비교하여, 이온조사의 효율이 저하할 경우가 있다.
이온조사 공정의 소스 가스에는 수소를 포함하는 가스 외에, 헬륨이나 아르곤 등의 희가스, 불소 가스나 염소 가스로 대표되는 할로겐 가스, 불소 화합물 가스(예를 들면, BF3) 등의 할로겐화합물 가스로부터 선택된 1종 또는 복수 종류의 가스를 사용할 수 있다. 소스 가스에 헬륨을 사용할 경우에는, 질량분리를 행하지 않는 것으로, He+이온의 비율이 높은 이온빔(140)을 만들어 낼 수 있다. 이러한 이온빔(140)을 사용하는 것으로, 손상 영역(114)을 효율적으로 형성할 수 있다.
또한 여러 번의 이온조사 공정을 행하는 것으로, 손상 영역(114)을 형성할 수도 있다. 이 경우, 이온조사 공정마다 소스 가스를 다르게 해도 되고, 같은 소스 가스를 사용해도 된다. 예를 들면 소스 가스로서 희가스를 사용하여 이온조사를 행한 후, 수소를 포함하는 가스를 소스 가스로서 사용하여 이온조사를 행할 수 있다. 또한, 처음에 할로겐 가스 또는 할로겐화합물 가스를 사용하여 이온조사를 행하고,다음에 수소 가스를 포함하는 가스를 사용하여 이온조사를 행할 수도 있다.
상기의 손상 영역(114)을 형성한 후, 절연층(112)을 제거하고, 나중에 배선층이 되는 도전층(116)을 형성한다(도 5c 참조). 도전층(116)은, CVD법이나 스퍼터 링법 등에 의해 형성할 수 있다. 구체적으로는, 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 크롬, 니오브, 백금, 구리, 금, 은, 망간, 네오디뮴, 탄소, 규소 등의 재료를 사용할 수 있다. 또한 상기 재료를 주성분으로 하는 합금을 사용해도 되고, 상기 재료를 포함하는 화합물을 사용해도 된다. 도전층(116)은, 단층 구조로해도 되고, 적층구조로 해도 된다.
그 후에 도전층(116)을 소정의 형상으로 가공(패터닝)하는 것으로, 배선층(118)을 형성한다(도 5d 참조). 또한, 도전층(116) 및 배선층(118)의 제작 공정에 대해서는, 게이트 전극(206) 및 게이트 전극(208) 및 배선층(232) 및 배선층(234)의 제작 공정을 참조해도 된다.
다음에 배선층(118)을 덮도록 절연층(120)을 형성한다(도 5e 참조). 절연층(120)을 구성하는 재료로서는, 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소, 산화 게르마늄, 질화 게르마늄, 산화 질화 게르마늄, 질화 산화 게르마늄 등의 규소 또는 게르마늄을 조성에 포함하는 절연 재료를 들 수 있다. 또 산화 알루미늄, 산화 탄탈, 산화 하프늄 등의 금속의 산화물, 질화 알루미늄 등의 금속의 질화물, 산화 질화 알루미늄 등의 금속의 산화 질화물, 질화 산화 알루미늄 등의 금속의 질화 산화물을 들 수 있다. 절연층(120)의 형성 방법으로서는, CVD법, 스퍼터법 등이 있다.
그 후에 절연층(120)의 표면을 평탄화한 절연층(122)를 형성한다(도 5f 참조).나중의 접합에 관련되는 층을 평탄하게 형성하기 위해서는, 절연층(120)의 평탄화를 행하는 것이 바람직하다. 평탄화 방법의 일례로서는, 에칭 처리(에치백 처 리)를 들 수 있다. 상기 에칭 처리는, 드라이 에칭 또는 웨트 에칭의 어느 한쪽을 사용하여 행해도 되고, 쌍방을 조합하여 사용해도 된다. 또한 상기의 에칭 처리에 덧붙여, 연마(CMP 등)에 의한 평탄화를 실시할 수도 있다. 물론, 연마만을 단독으로 사용해도 된다. 또한, 본 실시예에 있어서는, 배선층(118)의 표면과 절연층(122)의 표면이 동일 평면 위에 존재하는 구성을 나타내고 있지만, 본 발명이 이것에 한정되는 것은 아니다. 예를 들면 배선층(118)이 절연층(122)에 피복되는 구성이어도 된다.
다음에 절연층(122) 위에, 절연층(124) 및 절연층(126)을 형성한다(도 5g 참조). 절연층(124)는, 불순물 원소의 반도체층으로의 침입을 억제할 수 있는 재료로 형성하는 것이 바람직하다. 이러한 재료로서는, 예를 들면 질화 규소, 질화 산화 규소, 질화 알루미늄, 질화 산화 알루미늄 등을 들 수 있다. 물론, 산화 규소, 산화 질화 규소, 그 밖의 절연재료를 사용해도 된다.
절연층(126)은, 서로 붙이는 데 있어 접합을 형성하는 층이기 때문에, 그 표면은, 높은 평탄성을 가지는 것이 바람직하다. 이러한 절연층(126)으로서는, 예를 들면 유기실란 가스를 사용하여 화학기상성장법에 의해 형성되는 산화 규소막을 사용할 수 있다. 또한 질화 규소막을 사용해도 된다.
또한, 본 실시예에 있어서는, 절연층(122) 위의 절연층을 2층 구조로 했지만, 본 발명은 이것에 한정되지 않는다. 단층 구조로 해도 되고, 3층 이상의 적층구조로 해도 된다.
이상에 의해, 반도체 기판의 제조에 사용되는 단결정 반도체 기판이 얻어진 다.
(실시예 2)
본 실시예에서는, 단결정 반도체 기판의 가공 방법의 다른 일례에 대하여 설명한다. 또한, 본 실시예에 있어서의 단결정 반도체 기판의 가공 방법은, 실시예 1에 있어서 도 5를 참조하여 설명한 단결정 반도체 기판의 가공 방법과 공통되는 부분이 많다. 이 때문에, 본 실시예에 있어서는, 실시예 1과 서로 다른 부분에 대해서만 설명하기로 한다.
단결정 반도체 기판(110)에 손상 영역(114)을 형성할 때까지의 공정(도 6a, 도 6b)은 실시예 1과 같기 때문에, 여기에서는 생략하기로 한다.
손상 영역(114)을 형성한 후, 절연층(112)을 제거하고, 새롭게 절연층(120)을 형성한다(도 6c 참조). 여기에서, 절연층(112)을 제거하는 것은, 이온 조사시에 절연층(112)이 손상될 가능성이 높기 때문이다. 또한, 절연층(112)의 손상이 문제가 되지 않는 경우에는 절연층(112)을 제거할 필요는 없다. 이 경우, 절연층(112) 위에 새롭게 절연층(120)을 형성해도 되고, 절연층(120)을 형성하지 않고 절연층(112)만을 사용하는 구성으로 해도 된다.
절연층(120)을 구성하는 재료로서는, 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소, 산화 게르마늄, 질화 게르마늄, 산화 질화 게르마늄, 질화 산화 게르마늄 등의, 규소 또는 게르마늄을 조성에 포함하는 절연재료를 들 수 있다. 또한, 산화 알루미늄, 산화 탄탈, 산화 하프늄 등의 금속의 산화물, 질화 알루미늄 등의 금속의 질화물, 산화 질화 알루미늄 등의 금속의 산화 질화물, 질화 산화 알 루미늄 등의 금속의 질화 산화물을 사용해도 된다. 절연층(120)의 형성 방법으로서는, CVD법, 스퍼터법 등이 있다.
다음에 절연층(120)을 원하는 형상으로 패터닝 하고, 홈(개구)이 형성된 절연층(122)를 형성한다(도 6d 참조). 상기 홈은, 나중에 배선층이 형성되는 영역이 되므로, 그 깊이는, 적어도 일부의 영역에서 단결정 반도체 기판에까지 도달하는 깊이일 필요가 있다.
그 후에 배선층이 되는 도전층(116)을 형성한다(도 6e 참조). 도전층(116)은, CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로는, 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 크롬, 니오브, 백금, 구리, 금, 은, 망간, 네오디뮴, 탄소, 규소 등의 재료를 사용할 수 있다. 또한 상기 재료를 주성분으로 하는 합금을 사용해도 되고, 상기 재료를 포함하는 화합물을 사용해도 된다. 도전층(116)은, 단층 구조로 해도 되고, 적층구조로 해도 된다.
그 후에 도전층(116)의 표면을 평탄화하는 동시에, 도전층(116)을 분리하여, 배선층(118)을 형성한다(도 6f 참조). 구체적으로는, 절연층(122)의 표면이 노출할 때까지 도전층(116)을 연마한다. 이에 따라 도전층(116)을 분리하여, 절연층(122)의 홈에 배선층(118)을 형성할 수 있다. 평탄화 공정의 다른 일례로서는, 에칭 처리(에치백 처리)를 들 수 있다. 상기 에칭 처리는, 드라이 에칭 또는 웨트 에칭 중 어느 한쪽을 행해도 되고, 쌍방을 조합하여 사용해도 된다. 또한 상기의 에칭 처리와 함께, CMP에 의한 평탄화를 실시할 수 있다.
절연층(124) 및 절연층(126)을 형성하는 공정(도 6g 참조)에 대해서는, 실시 예와 동일하기 때문에 여기에서는 생략한다. 이상에 의해, SOI기판의 제조에 이용되는 단결정 반도체 기판이 얻어진다.
또한, 본 실시예는 상기 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 3)
본 실시예에서는, 상기 실시예와 다른 반도체 장치 및 그 제조 방법에 관해서 도 7을 참조하여 설명한다.
우선, 상기 도 1에 나타나 있는 바와 같이 반도체 기판을 제작한다(도 7a 참조). 여기에서는, 배선층(118a, 118b)과 제1 전극(118c)이 단결정 반도체층(132)의 하부에 설치되어 있다. 배선층(118a, 118b)과 제1 전극(118c)은 동일한 공정으로 설치할 수 있다.
다음에 단결정 반도체층(132)에 에칭 처리를 실시함으로써, 단결정 반도체층(132)을 섬 형상으로 분리하여 단결정 반도체층(200) 및 단결정 반도체층(202)을 형성한다(도 7b 참조).
여기에서는, 배선층(118a, 118b) 위에 존재하는 단결정 반도체층(132)의 일부를 제거함으로써 배선층(118a, 118b)의 표면의 일부를 노출시키고, 제1 전극(118c) 위에 존재하는 단결정 반도체층(132)를 제거함으로써 제1 전극(118c)을 노출시킨다. 또한, 배선층(118a, 118b)은, 노출시킨 영역 이외에 있어서는, 단결정 반도체층과의 접속이 유지되고 있다. 본 실시예에 있어서는, 배선층(118a) 및 배선층(118b)는 단결정 반도체층(202)와 접촉하고 있고, 또한 일부의 영역에 있어서 그 표면이 노출된 구성으로 되어 있지만, 본 발명이 이것에 한정되는 것은 아니다.
다음에 단결정 반도체층(200)과 단결정 반도체층(202)을 덮도록, 게이트 절연층(204)을 형성한다(도 7c 참조). 또한, 제1 전극(118c) 위에도 게이트 절연층(204)이 형성된다. 여기에서는, 플라즈마 CVD법을 사용하여, 산화 규소막을 단층으로 형성한다. 그 밖에도, 산화 질화 규소, 질화 산화 규소, 질화 규소, 산화하프늄, 산화 알루미늄, 산화 탄탈 등을 포함하는 막을, 단층 구조 또는 적층 구조로 형성함으로써 게이트 절연층(204)으로 해도 된다.
다음에 게이트 절연층(204) 위에 도전층을 형성한 후, 상기 도전층을 소정의 형상으로 가공(패터닝)함으로써, 단결정 반도체층(200)과 단결정 반도체층(202)의 위쪽에 게이트 절연층(204)을 통해 게이트 전극(206) 및 게이트 전극(208)을 형성하고, 제1 전극(118c) 위에 게이트 절연층(204)를 통해 제2 전극(209)을 형성한다(도 7d 참조).
또한 제1 전극(118c), 게이트 절연층(204) 및 제2 전극(209)의 적층구조에 의해 용량소자(211)를 설치할 수 있다. 용량소자(211)는, 용량소자를 구성하는 절연층으로서 막두께가 얇은 게이트 절연층(204)을 사용할 수 있기 때문에, 트랜지스터 위에 형성되는 절연층을 사용할 경우와 비교하여, 사이즈를 작게 해도 동일한 용량을 형성할 수 있다.
도전층의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전층은, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 니오브 등의 재료를 사용하여 형성할 수 있다. 또한 상기 금속을 주성분으로 하는 합금재료를 사용해도 되고, 상기 금속을 포함하는 화합물을 사용해도 된다. 또는, 반도체층에 도전성을 부여하 는 불순물 원소를 도핑한 다결정 규소 등을 사용하여 형성해도 된다.
그 후에 도 3 및 4와 동일한 공정을 행함으로써, 복수의 트랜지스터(n채널형 트랜지스터(250) 및 p채널형 트랜지스터(252)) 및 용량소자(211)를 갖는 반도체 장치를 제작할 수 있다(도 7e 참조). 또한, 본 실시예에서는, 사이드월을 설치하지 않는 구성을 나타냈지만, 상기 실시예 1에서 나타낸 바와 같이 사이드월을 설치한 구성으로 해도 된다.
본 실시예에서는, 트랜지스터의 하층에 배선층 뿐만 아니라 용량소자를 구성하는 제1 전극을 설치하고, 이 제1 전극 위에 형성되는 막두께가 작은 게이트 절연층을 용량소자를 구성하는 절연막으로 함으로써, 용량소자의 사이즈를 축소하고, 반도체 장치를 보다 미세화할 수 있다.
또한, 본 실시예는 상기 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 4)
본 실시예에서는, 상기 실시예와 다른 반도체 장치 및 그 제조 방법에 관해서 도 8을 참조하여 설명한다.
처음에, 도 5(또는 도 6)에 나타나 있는 바와 같이 단결정 반도체 기판을 가공하지만, 본 실시예에서는, 도 5(또는 도 6)에 있어서의 도전층(116)을 형성하기 전에, 뒤의 트랜지스터의 임계값 전압을 제어하기 위한 불순물을 첨가한다. 본 실시예에서는, n채널형 트랜지스터의 형성 영역에는 선택적으로 p형을 부여하는 불순물을 첨가하고, p채널형 트랜지스터의 형성 영역에는 선택적으로 n형을 부여하는 불순물을 첨가하기로 한다. 이에 따라 단결정 반도체 기판(110)에는 불순물이 저농 도로 첨가되지만, 그 농도는 단결정 반도체 기판(110)의 표면 부근에서 높아지도록 한다. 즉, 단결정 반도체 기판(110)의 표면 부근에 불순물 농도가 상대적으로 높은 영역(134)(p형 불순물 영역) 및 영역(136)(n형 불순물 영역)이 형성되도록 불순물을 첨가한다(도 8a 참조). 또한, 영역(134) 및 영역(136)은 어디까지나 모식도이며, 실제의 불순물 농도는 연속적으로 변화되고 있음은 물론이다.
또한, 상기의 불순물의 첨가는, 손상 영역(114)의 형성 전에 행해도 되고, 손상 영역(114)의 형성 후에 행해도 된다. 또한 상기 불순물로서는, 붕소, 알루미늄, 갈륨 등의 p형을 부여하는 불순물 또는, 인, 비소 등의 n형을 부여하는 불순물을 사용하면 된다.
다음에 도 5(또는 도 6) 및 도 1에 나타내는 방법을 사용하여, 베이스 기판(100) 위에 단결정 반도체층(132)을 갖는 구성의 SOI기판을 제작한다(도 8b 참조). 이에 따라 영역(134) 및 영역(136)이 절연층(122), 배선층(118a) 또는 배선층(118b)와 접촉하는 구성의 SOI기판이 형성된다.
그 후에 도 2 내지 4에 나타내는 방법을 사용하여 트랜지스터를 형성한다(도 8c, 도 8d, 도 8e 참조). 이와 같이 하여 형성된 n채널형 트랜지스터(250) 및 p채널형 트랜지스터(252)는, 그 채널 형성 영역(222) 및 채널 형성 영역(228)의 게이트 절연층(204)측에는, 임계값 제어용의 불순물이 저농도로 첨가되어 있고, 채널 형성 영역(222) 및 채널 형성 영역(228)의 절연층(122)측에는, 상대적으로 고농도로 불순물이 첨가된 영역(240) 및 영역(242)을 갖는다.
이상에 의해, 본 실시예의 반도체 장치를 제작할 수 있다. 본 실시예에 있어 서는, 트랜지스터의 채널 형성 영역의 게이트 절연층측에는, 트랜지스터의 캐리어와는 반대의 극성을 주는 불순물이 저농도로 첨가되어, 트랜지스터의 임계값을 제어하고 있다. 또한 채널 형성 영역의 절연층(122)측에는, 트랜지스터의 캐리어와는 반대의 극성을 주는 불순물이 상대적으로 고농도로 첨가되어 있다. 이에 따라 게이트 절연층(204)측에 채널이 형성되기 쉬워지고, 절연층(122)측에는 채널이 형성되기 어려워지게 되므로, 백 채널의 발생을 억제하여, 오프 전류(리크 전류라고도 한다)를 저감하는 것이 가능하다. 특히, 트랜지스터의 미세화가 진행함에 따라, 소위 단채널(short channel) 효과에 의해 오프 전류의 문제가 심각해지지만, 본 실시예와 같은 구성을 채용함으로써, 미세화가 진행되어도, 오프 전류를 저감하는 것이 가능하기 때문에, 뛰어난 특성의 반도체 장치를 제공할 수 있다.
또한, 본 실시예는 상기 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 5)
본 실시예에서는, 본 발명의 반도체 장치, 특히 표시장치를 사용한 전자기기에 대해, 도 9 및 도 10을 참조하여 설명한다.
본 발명의 반도체 장치(특히 표시장치)를 사용하여 제작되는 전자기기로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 네비게이션, 음향재생장치(카오디오 컴포넌트 등), 컴퓨터, 게임기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다.
도 9a는 텔레비전 수상기 또는 PC의 모니터다. 하우징(901), 지지대(902), 표시부(903), 스피커부(904), 비디오 입력 단자(905) 등을 포함한다. 표시부(903)에는, 본 발명의 반도체 장치가 이용되고 있다. 본 발명에 의해, 배선의 자유도를 향상시키고, 집적도를 향상시킨 반도체 장치를 제조할 수 있기 때문에, 고성능의 텔레비전 수상기 또는 PC의 모니터를 제공할 수 있다.
도 9b는 디지털 카메라다. 본체(911)의 정면 부분에는 수상부(913)가 설치되어 있고, 본체(911)의 윗면부분에는 셔터 버튼(916)이 설치된다. 또한 본체(911)의 배면부분에는, 표시부(912), 조작 키(914) 및 외부접속 포트(915)가 설치된다. 표시부(912)에는, 본 발명의 반도체 장치가 이용되고 있다. 본 발명에 의해, 고성능의 디지털 카메라를 제공할 수 있다.
도 9c는 노트형 PC이다. 본체(921)에는, 키보드(924), 외부접속 포트(925), 포인팅 디바이스(926)가 설치된다. 또한 본체(921)에는, 표시부(923)를 갖는 하우징(922)이 부착되어 있다. 표시부(923)에는, 본 발명의 반도체 장치가 이용되고 있다. 본 발명에 의해, 고성능의 노트형 PC를 제공할 수 있다.
도 9d는 모바일 컴퓨터이며, 본체(931), 표시부(932), 스위치(933), 조작 키(934), 적외선 포트(935) 등을 포함한다. 표시부 932에는 액티브 매트릭스 표시장치가 설치된다. 표시부(932)에는, 본 발명의 반도체 장치가 이용되고 있다. 본 발명에 의해, 고성능의 모바일 컴퓨터를 제공할 수 있다.
도 9e는 화상재생장치다. 본체(941)에는, 표시부(944), 기록매체 리더부(945) 및 조작키(946)가 설치되어 있다. 또 본체(941)에는, 스피커부(947) 및 표 시부(943) 각각을 갖는 하우징(942)이 부착되어 있다. 표시부(943) 및 표시부(944) 각각에는, 본 발명의 반도체 장치가 이용되고 있다. 본 발명에 의해, 고성능의 화상재생장치를 제공할 수 있다.
도 9f는 전자서적이다. 본체(951)에는 조작 키(953)가 설치된다. 또한, 본체(951)에는 복수의 표시부(952)가 부착되어 있다. 표시부(952)에는, 본 발명의 반도체 장치가 이용되고 있다. 본 발명에 의해, 고성능의 전자서적을 제공할 수 있다.
도 9g는 비디오카메라이며, 본체(961)에는 외부접속 포트(964), 리모컨 수신부(965), 수상부(966), 배터리(967), 음성 입력부(968), 조작 키(969)가 설치되어 있다. 또한 본체(961)에는, 표시부(962)를 갖는 하우징(963)이 부착되어 있다. 표시부(962)에는, 본 발명의 반도체 장치가 이용되고 있다. 본 발명에 의해, 고성능의 비디오 카메라를 제공할 수 있다.
도 9h는 휴대전화이며, 본체(971), 하우징(972), 표시부(973), 음성 입력부(974), 음성 출력부(975), 조작 키(976), 외부접속 포트(977), 안테나(978) 등을 포함한다. 표시부(973)에는, 본 발명의 반도체 장치가 이용되고 있다. 본 발명에 의해, 고성능의 휴대전화를 제공할 수 있다.
도 10은, 전화로서의 기능과, 정보단말로서의 기능을 겸비한 휴대 전자기기(1000)의 구성의 일례다. 여기에서, 도 10a는 정면도, 도 10b는 배면도, 도 10c는 전개도다. 휴대 전자기기(1000)는, 전화와 정보단말의 쌍방의 기능을 구비하고 있어, 음성통화 이외에도 여러 가지 데이터 처리가 가능한, 소위 스마트 폰이라고 부르는 전자기기다.
휴대 전자기기(1000)는, 하우징(1001) 및 하우징(1002)으로 구성되어 있다. 하우징(1001)은, 표시부(1011), 스피커(1012), 마이크로폰(1013), 조작 키(1014), 포인팅 디바이스(1015), 카메라용 렌즈(1016), 외부접속 단자(1017) 등을 구비하고, 하우징(1002)은, 키보드(1021), 외부 메모리 슬롯(1022), 카메라용 렌즈(1023), 라이트(1024), 이어폰 단자(1025) 등을 구비하고 있다. 또한 안테나는 하우징(1001) 내부에 내장되어 있다. 상기 구성에 더하여, 비접촉 IC칩, 소형기록 장치 등을 내장하고 있어도 된다.
표시부(1011)에는, 본 발명의 반도체 장치가 조립되어 있다. 또한, 표시부(1011)에 표시되는 영상(및 그 표시 방향)은, 휴대 전자기기(1000)의 사용 형태에 따라 여러 가지로 변화된다. 또한 표시부(1011)와 동일면에 카메라용 렌즈(1016)를 구비하고 있기 때문에, 영상을 동반하는 음성통화(소위 영상 전화)가 가능하다. 또한, 스피커(1012) 및 마이크로폰(1013)은 음성통화에 한정되지 않고, 녹음, 재생 등에 사용하는 것이 가능하다. 카메라용 렌즈(1023)(및 라이트(1024))를 사용하여 정지 화상 및 동영상의 촬영을 행할 경우에는, 표시부(1011)는 파인더로서 이용되게 된다. 조작 키(1014)는, 전화의 발신·착신, 전자우편 등의 간단한 정보입력, 화면의 스크롤, 커서 이동 등에 이용된다.
서로 겹쳐진 하우징(1001)과 하우징(1002)은, 슬라이드 하여, 도 10c와 같이 전개하여, 정보단말로서 사용할 수 있다. 이 경우에는, 키보드(1021), 포인팅 디바이스(1015)를 사용한 원활한 조작이 가능하다. 외부접속 단자(1017)는 AC어댑터나 USB케이블 등의 각종 케이블과 접속가능하여, 충전이나 컴퓨터 등과의 데이터 통신을 가능하게 하고 있다. 또한 외부 메모리 슬롯(1022)에 기록 매체를 삽입하여, 보다 대용량의 데이터의 보존 및 이동에 대응할 수 있다. 상기 기능에 더하여, 적외선 등의 전자파를 사용한 무선통신기능이나, 텔레비전 수신 기능 등을 갖고 있어도 된다. 본 발명에 의해, 고성능의 휴대전자기기를 제공할 수 있다.
이상과 같이, 본 발명의 적용 범위는 매우 넓으며, 모든 분야의 전자기기에 사용하는 것이 가능하다. 또한, 본 실시예는, 상기 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 6)
본 실시예에서는, 내압을 고려한 트랜지스터의 구성에 대해 도 11과 도 12를 사용하여 설명한다. 처음에, 도 1, 5, 6 등에 나타내는 방법을 사용하여 SOI기판을 제작한다(도 11a 참조). 상기 SOI기판은, 베이스 기판(100) 위에 절연층(126), 절연층(124), 절연층(122) 및 배선층(118), 단결정 반도체층(132)을 순서대로 적층한 구조를 가지고 있다. 또한, 본 실시예에 있어서는, 배선층(118)을 부분적으로 설치하는 구성으로 했지만, 본 발명은 이것에 한정되지 않고, 절연층(124) 위의 전체면에 배선층(118)을 갖는 구성으로 해도 된다. 본 실시예에 나타내는 트랜지스터에 있어서, 배선층(118)은 드레인 배선(또는 소스 배선)으로서 기능한다.
다음에 단결정 반도체층(132)에 일 도전형을 부여하는 불순물 원소를 첨가하여 나중의 드레인 영역(또는 소스 영역)이 되는 반도체층(260)을 형성한다. 본 실시예에서는, n형을 부여하는 불순물 원소(예를 들면 인이나 비소 등)를 고농도로 첨가한다. 그 후에 반도체층(260)을 시드층으로 사용하는 에피택셜성장을 이용함으로써, 이 반도체층(260) 위에 반도체층(262)을 형성한다. 반도체층(262)은, 예를 들면 CVD법에 의해 기상 성장시키면서 성막함으로써 형성할 수 있다. 또한 단결정 반도체층(132) 위에 비정질 반도체층을 형성한 후, 열처리(예를 들면 RTA(Rapid Thermal Anneal)법에 의한 500℃ 내지 800℃, 3초 내지 180초의 열처리)을 행하여 고상(固相) 성장에 의해 결정화시켜서 형성해도 된다(도 11b 참조).
반도체층(262)은 반도체층(260)과 같은 재료를 사용하여 형성할 수 있고, 예를 들면 단결정 실리콘으로 된 반도체층(260) 위에, 에피택셜성장에 의해 단결정 실리콘으로 된 반도체층(262)을 형성할 수 있다. 또한, 반도체층(262)의 결정성에 대해서는, 제작의 조건에 의해 여러 가지로 다르게 할 수 있다. 이 때문에, 반도체층(262)의 결정성에 대해서는, 특별히 한정되지 않는 것으로 한다. 또한 반도체층(262)의 두께는 예를 들면 1μｍ이상으로 할 수 있지만, 이 값은 요구되는 내압에 따라 적절히 변경할 수 있다. 또한 반도체층(262)은 저농도의 n형 불순물이 함유되도록 형성한다.
또한, 본 실시예에 있어서는, SOI기판을 제작한 후에 n형을 부여하는 불순물 원소를 첨가하는 구성으로 했지만, 본 발명은 이것에 한정되지 않는다. 예를 들면 n형의 단결정 반도체 기판을 사용하여 SOI기판을 제작하는 것으로, 불순물 원소를 첨가하는 공정을 생략할 수도 있다. 또한 반도체층(260)위에 에피택셜성장에 의해 반도체층(262)을 형성하는 구성으로 했지만, 단결정 반도체층(132)을 두껍게 형성함으로써, 반도체층(262)의 형성을 생략하는 구성으로 해도 된다. 이 경우에는, 단 결정 반도체층(132)의 하부가 고농도가 되도록, 또한 단결정 반도체층(132)의 상부가 저농도가 되도록 n형을 부여하는 불순물 원소를 첨가하면 좋다.
그 후에 반도체층(262)에 p형을 부여하는 불순물 원소(예를 들면 붕소 등) 및 n형을 부여하는 불순물 원소를 선택적으로 첨가하여, p형 영역(264) 및 n형 영역(266)을 형성한다(도 11c 참조). 여기에서, p형 영역(264)의 일부는 나중에 채널 형성 영역이 되는 영역이고, n형 영역(266)은 나중에 소스 영역(또는 드레인 영역)이 되는 영역이다.
p형 영역(264) 및 n형 영역(266)을 형성한 후에, 반도체층(262) 위에 게이트 절연층(268)을 형성하고, 이 게이트 절연층(268) 위에 게이트 전극(270)을 선택적으로 형성한다. 여기에서, 게이트 전극(270)은, 적어도 그 일부가 n형 영역(266)과 겹침을 갖는 구성으로 하는 것이 바람직하다. 이에 따라 전계의 집중이 완화되므로, 내압을 더욱 향상시킬 수 있다. 계속해서, 게이트 전극(270)을 덮도록 절연층(272)을 형성한 후에, 이 절연층(272) 및 게이트 절연층(268)에 개구를 형성하고, n형 영역(266)과 전기적으로 접속된 배선층(274)을 형성한다(도 11d 참조). 또한, 배선층(274)은 소스 배선(또는 드레인 배선)으로서 기능한다.
이상에 의해, 내압이 높은 트랜지스터를 얻을 수 있다. 도 12에, 본 실시예에 있어서의 트랜지스터의 평면도와 단면도의 관계를 나타낸다. 도 12a는 본 실시예에 있어서의 트랜지스터의 단면도이며, 도 12b는 평면도다. 여기에서, 도 12a는, 도 12b의 C-D에 있어서의 단면에 대응하고 있다. 또한, 도 12b에서는 간단히 하기 위해, 반도체층(262), 게이트 절연층(268), 게이트 전극(270), 절연층(272), 배선 층(274) 등, 구성요소의 일부를 생략하고 있다. 예를 들면 트랜지스터의 아래쪽에 설치된 배선층(118)이, 트랜지스터의 위쪽에 설치된 배선층과 전기적으로 접속하는 구성으로 할 수 있다.
본 실시예에 있어서는, p형 영역(264) 및 n형 영역(266)을 원형으로 하고 있지만(도 12b 참조), 본 발명은 이것에 한정되지 않는다. 사각형으로 해도 되고, 그 밖의 형상이어도 된다. 또한, 본 실시예에서 나타내는 바와 같이, p형 영역(264) 및 n형 영역(266)을 원형으로 하는 것으로, 채널길이 L을 일정하게 할 수 있다. 이에 따라 채널 형성 영역에 있어서의 전계의 집중을 완화할 수 있기 때문에, 트랜지스터의 내압 향상에 연결된다. 또한, 본 실시예에 있어서는 반도체층(260)과 접촉하는 배선층(118)을 갖고 있기 때문에, 대전류를 수반하는 트랜지스터의 폐열의 효율을 향상할 수 있는 효과도 얻어진다.
본 실시예는, 상기 실시예와 적절히 조합하여 사용할 수 있다.
도 1은 반도체 기판의 제조 방법에 대해서 도시한 도면이다.
도 2는 반도체 장치의 제조 방법에 대해서 도시한 도면이다.
도 3은 반도체 장치의 제조 방법에 대해서 도시한 도면이다.
도 4는 반도체 장치의 제조 방법에 대해서 도시한 도면이다.
도 5는 반도체 기판의 가공 방법에 대해서 도시한 도면이다.
도 6은 반도체 기판의 가공 방법에 대해서 도시한 도면이다.
도 7은 반도체 장치의 제조 방법에 대해서 도시한 도면이다.
도 8은 반도체 장치의 제조 방법에 대해서 도시한 도면이다.
도 9는 반도체 장치를 사용한 전자기기를 도시한 도면이다.
도 10은 반도체 장치를 사용한 전자기기를 도시한 도면이다.
도 11은 반도체 장치의 제조 방법에 대해서 도시한 도면이다.
도 12는 반도체 장치의 단면도 및 평면도다.

Claims (20)

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  6. 절연체 기판 위에 제1 절연층과,
    상기 제1 절연층의 표면에 제1 배선층과,
    상기 제1 절연층의 표면에 제1 전극과,
    상기 제1 절연층의 표면에 제2 절연층과,
    상기 제1 배선층 및 상기 제2 절연층 위에, 채널 영역과 불순물 영역을 갖는 제1 단결정 반도체층과,
    상기 채널 영역 위에 게이트 절연층을 사이에 두고 형성된 게이트 전극과,
    상기 제1 전극 위에 상기 게이트 절연층을 사이에 두고 형성된 제2 전극과,
    상기 제1 배선층, 상기 제1 단결정 반도체층, 상기 게이트 절연층, 상기 제2 전극, 및 상기 게이트 전극을 덮도록 형성된 제3 절연층과,
    상기 제3 절연층 위에 제2 배선층을 구비하고,
    상기 제1 배선층의 일부가 상기 불순물 영역과 접촉되어 있고,
    상기 제1 배선층과 상기 제2 배선층이 상기 제3 절연층의 개구부를 통해 서로 전기적으로 접속되어 있고,
    상기 제2 배선층과 상기 불순물 영역이 서로 전기적으로 접속되어 있는, 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 배선층과 상기 제1 전극은 상기 제1 절연층의 표면에 선택적으로 형성되고, 상기 제2 절연층은 상기 제1 절연층의 표면에, 상기 제1 배선층과 상기 제1 전극이 형성된 영역 이외의 영역에 형성된, 반도체 장치.
  8. 제 6항에 있어서,
    상기 제1 배선층은 상기 불순물 영역과 접촉하는 제1 부분과, 상기 제3 절연층의 개구부를 통해 상기 제2 배선층에 전기적으로 접속하는 제2 부분을 갖는, 반도체 장치.
  9. 제 6항에 있어서,
    상기 반도체 장치는 상기 절연체 기판 위에 형성된 제2 단결정 반도체층을 더 구비하고, 상기 제2 배선층은 상기 제3 절연층에 형성된 개구부를 통해 상기 제2 단결정 반도체층의 불순물 영역에 전기적으로 접속된, 반도체 장치.
  10. 제 6항에 있어서,
    상기 제1 절연층은, 산화 규소, 질화 규소, 산화 질화 규소, 또는 질화 산화 규소를 포함하는 층을 포함한 적층구조를 갖는, 반도체 장치.
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  16. 단결정 반도체 기판에 이온을 조사함으로써, 상기 단결정 반도체 기판에 손상 영역을 형성하는 단계와,
    상기 단결정 반도체 기판의 표면에 제1 배선층을 형성하는 단계와,
    상기 단결정 반도체 기판의 표면에 제1 전극을 형성하는 단계와,
    상기 단결정 반도체 기판의 표면에 제1 절연층을 형성하는 단계와,
    상기 제1 배선층, 상기 제1 전극, 및 상기 제1 절연층 위에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층과 절연체 기판을 서로 접합하는 단계와,
    상기 단결정 반도체 기판의 일부를 상기 손상 영역에서 분리시킴으로써, 상기 절연체 기판 위에 상기 제1 배선층과 단결정 반도체층의 적층체를 형성하는 단계와,
    상기 단결정 반도체층을 패터닝함으로써, 상기 제1 전극과 상기 제1 배선층의 일부를 노출하는 단계와,
    상기 패터닝된 단결정 반도체층 위에 게이트 절연층을 사이에 두고 게이트 전극을 형성하는 단계와,
    상기 제1 전극 위에 상기 게이트 절연층을 사이에 두고 제2 전극을 형성하는 단계와,
    상기 제1 배선층, 상기 게이트 절연층, 상기 패터닝된 단결정 반도체층, 상기 게이트 전극, 및 상기 제2 전극을 덮도록 제3 절연층을 형성하는 단계와,
    상기 제1 배선층의 일부를 노출하도록 상기 제3 절연층에 개구부를 형성하는 단계와,
    상기 제3 절연층 위에, 상기 개구부를 통해 상기 제1 배선층에 전기적으로 접속하는 제2 배선층을 형성하는 단계를 구비하는, 반도체 장치의 제조 방법.
  17. 삭제
  18. 제 16항에 있어서,
    상기 패터닝된 단결정 반도체층은 불순물 영역을 포함하고, 상기 제1 배선층의 일부는 상기 불순물 영역에 접촉하고, 상기 제2 배선층과 상기 불순물 영역은 서로 전기적으로 접속하는, 반도체 장치의 제조 방법.
  19. 제 16항에 있어서,
    상기 방법은, 상기 패터닝 단계 전에, 상기 단결정 반도체층에 레이저광을 조사하는 단계를 더 구비하는, 반도체 장치의 제조 방법.
  20. 제 16항에 있어서,
    상기 방법은, 상기 제1 배선층의 형성 단계 전에, 상기 단결정 반도체 기판에 불순물 원소를 선택적으로 첨가하는 단계를 더 구비하는, 반도체 장치의 제조 방법.
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