KR101364721B1 - Light emitting diode chip having electrode pad - Google Patents

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Abstract

전극 패드를 갖는 발광 다이오드 칩이 개시된다. 이 발광 다이오드 칩은, 기판과, 상기 기판의 일면 상에 위치하고, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 위치하는 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 반도체 적층 구조체와, 상기 기판의 다른 면에 위치하는 분포 브래그 반사층과, 상기 제2 도전형 반도체층 상에 위치하는 반사 절연층과, 상기 반사 절연층 상의 일부 영역 상에 위치하는 제2 전극 패드와, 상기 반사 절연층과 상기 제2 전극 패드 사이에 위치함과 아울러, 상기 반사 절연층과 상기 제2 전극 패드 사이에서 연장하여 상기 제2 도전형 반도체층에 접속된 투명 도전층과, 상기 제2 전극 패드로부터 연장하고, 상기 투명 도전층 상에 위치하는 제2 전극 연장부를 포함한다. 여기서, 상기 투명 도전층은 돌출부와 오목부를 갖는다.A light emitting diode chip having electrode pads is disclosed. The light emitting diode chip includes a substrate, a first conductivity type semiconductor layer, a second conductivity type semiconductor layer located on the first surface of the substrate, and a first conductivity type semiconductor layer located on the first conductivity type semiconductor layer; A semiconductor stacked structure comprising an active layer interposed between the second conductive semiconductor layer, a distributed Bragg reflective layer located on another surface of the substrate, a reflective insulating layer located on the second conductive semiconductor layer, and A second electrode pad positioned on a portion of the reflective insulating layer and between the reflective insulating layer and the second electrode pad, and extending between the reflective insulating layer and the second electrode pad to extend the second electrode pad; A transparent conductive layer connected to the conductive semiconductor layer, and a second electrode extension portion extending from the second electrode pad and positioned on the transparent conductive layer. Here, the transparent conductive layer has a protrusion and a recess.

Description

전극 패드를 갖는 발광 다이오드 칩{LIGHT EMITTING DIODE CHIP HAVING ELECTRODE PAD}LIGHT EMITTING DIODE CHIP HAVING ELECTRODE PAD}

본 발명은 발광 다이오드 칩에 관한 것으로, 더욱 상세하게는 전극 패드를 갖는 발광 다이오드 칩에 관한 것이다.The present invention relates to a light emitting diode chip, and more particularly to a light emitting diode chip having an electrode pad.

GaN 계열의 LED는 현재 천연색 LED 표시소자, LED 교통 신호기, 백색 LED 등 다양한 응용에 사용되고 있다. 최근, 고효율 백색 LED는 형광 램프를 대체할 것으로 기대되고 있으며, 특히 백색 LED의 효율(efficiency)은 통상의 형광램프의 효율에 유사한 수준에 도달하고 있다.GaN-based LEDs are currently used in various applications such as color LED display devices, LED traffic signals, and white LEDs. In recent years, high efficiency white LEDs are expected to replace fluorescent lamps. In particular, the efficiency of white LEDs has reached a level similar to that of ordinary fluorescent lamps.

질화갈륨 계열의 발광 다이오드는 일반적으로 사파이어와 같은 기판 상에 에피층들을 성장시키어 형성되며, n형 반도체층, p형 반도체층 및 이들 사이에 개재된 활성층을 포함한다. 한편, 상기 n형 반도체층 상에 n-전극 패드가 형성되고, 상기 p형 반도체층 상에 p-전극 패드가 형성된다. 상기 발광 다이오드는 상기 전극패드들을 통해 외부 전원에 전기적으로 연결되어 구동된다. 이때, 전류는 p-전극 패드에서 상기 반도체층들을 거쳐 n-전극 패드로 흐른다.The gallium nitride series light emitting diode is generally formed by growing epitaxial layers on a substrate such as sapphire, and includes an n-type semiconductor layer, a p-type semiconductor layer, and an active layer interposed therebetween. Meanwhile, an n-electrode pad is formed on the n-type semiconductor layer, and a p-electrode pad is formed on the p-type semiconductor layer. The light emitting diode is electrically connected to and driven by an external power source through the electrode pads. At this time, current flows from the p-electrode pad to the n-electrode pad via the semiconductor layers.

한편, 발광 다이오드 내의 전류 분산을 돕기 위해 전극 패드들로부터 연장된 연장부들이 사용되고 있다. 예컨대, 미국특허공보 제6,650,018호에는 전극 접촉부들, 즉 전극 패드들로부터 다수의 연장부들이 서로 반대 방향으로 연장하여 전류 분산을 강화하는 기술을 개시하고 있다. 전극 패드로부터 연장된 연장부를 이용함으로써, 전류를 분산시켜 발광다이오드의 효율을 높일 수 있다.On the other hand, extensions extending from the electrode pads are used to help distribute current in the light emitting diode. For example, US Pat. No. 6,650,018 discloses a technique in which a plurality of extensions from electrode contacts, i.e., electrode pads, extend in opposite directions to enhance current dissipation. By using an extension part extending from the electrode pad, current can be dispersed to increase the efficiency of the light emitting diode.

그러나, n-전극 패드 및 n-전극 연장부는 통상 p형 반도체층 및 활성층을 식각함으로써 노출된 n형 반도체층 상에 형성된다. 따라서, n-전극 패드 및 n-전극 연장부를 형성함에 따라 발광 면적이 감소되고, 이는 발광 효율의 감소를 초래한다.However, the n-electrode pad and the n-electrode extension are usually formed on the exposed n-type semiconductor layer by etching the p-type semiconductor layer and the active layer. Therefore, the light emitting area is reduced by forming the n-electrode pad and the n-electrode extension, which leads to a decrease in the light emitting efficiency.

한편, 전극 패드들 및 전극 연장부들은 금속으로 형성되기 때문에, 활성층에서 생성된 광이 전극 패드들 및 전극 연장부들에 흡수되어 손실된다. 더욱이, 전극 연장부들을 채택하여 전류를 분산시키더라도, 전극 연장부들에 인접한 영역에 주로 전류가 집중되기 때문에 전극 연장부들에 의한 광 손실이 증폭된다. 나아가, 전극 패드와 전극 연장부는 예컨대, Cr과 같이 반사 특성이 좋지 않은 재료를 하부층으로 사용하기 때문에, 전극 패드 및/또는 전극 연장부의 하부에서 광 흡수로 인한 광 손실이 크다. On the other hand, since the electrode pads and the electrode extensions are made of metal, the light generated in the active layer is absorbed and lost by the electrode pads and the electrode extensions. Moreover, even when the electrode extensions are adopted to distribute the current, the light loss by the electrode extensions is amplified because the current is mainly concentrated in the region adjacent to the electrode extensions. Furthermore, since the electrode pad and the electrode extension use a material having poor reflection properties, such as Cr, as the lower layer, the light loss due to light absorption at the lower part of the electrode pad and / or the electrode extension is large.

미국특허공보 제6,650,018호U.S. Patent No. 6,650,018

본 발명이 해결하려는 과제는, 전극 패드 및/또는 전극 연장부 형성에 따른 발광 면적 감소를 방지할 수 있는 발광 다이오드 칩을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a light emitting diode chip capable of preventing a reduction in light emitting area caused by formation of electrode pads and / or electrode extensions.

본 발명이 해결하려는 또 다른 과제는, 전극 패드 및 전극 연장부 주위에서 발생되는 전류집중을 완화하여 발광 다이오드 칩의 넓은 영역에 걸쳐 전류를 분산시킬 수 있는 발광 다이오드 칩을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode chip capable of distributing current over a large area of the light emitting diode chip by alleviating current concentration generated around the electrode pad and the electrode extension.

본 발명이 해결하려는 또 다른 과제는, 전극 패드 및 전극 연장부에 의한 광 손실을 방지할 수 있는 발광 다이오드 칩을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode chip capable of preventing light loss caused by the electrode pad and the electrode extension.

본 발명의 일 실시예에 따른 발광 다이오드 칩은, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 위치하는 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 반도체 적층 구조체; 상기 제1 도전형 반도체층에 대향하여 상기 제2 도전형 반도체층 상에 위치하는 제1 전극 패드; 상기 제1 전극 패드로부터 연장하여 상기 제1 도전형 반도체층에 접속된 제1 전극 연장부; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극 패드; 상기 제1 전극 패드와 상기 제2 도전형 반도체층 사이에 개재된 절연층을 포함한다. 상기 제1 전극 패드가 제2 도전형 반도체층 상에 위치하므로, 제1 전극 패드 형성에 따른 발광 면적 감소를 방지할 수 있다.In one embodiment, a light emitting diode chip includes a first conductive semiconductor layer, a second conductive semiconductor layer positioned on the first conductive semiconductor layer, and the first conductive semiconductor layer and the second conductive layer. A semiconductor laminated structure including an active layer interposed between the type semiconductor layers; A first electrode pad disposed on the second conductive semiconductor layer opposite to the first conductive semiconductor layer; A first electrode extension part extending from the first electrode pad and connected to the first conductivity type semiconductor layer; A second electrode pad electrically connected to the second conductive semiconductor layer; An insulating layer is interposed between the first electrode pad and the second conductive semiconductor layer. Since the first electrode pad is positioned on the second conductive semiconductor layer, it is possible to prevent the emission area of the first electrode pad from being reduced.

상기 발광 다이오드 칩은 기판을 더 포함할 수 있으며, 상기 반도체 적층 구조체는 상기 기판 상에 위치할 수 있다. 이 경우, 상기 제1 도전형 반도체층이 상기 제2 도전형 반도체층보다 상기 기판에 더 가깝게 위치한다. 나아가, 상기 제2 전극 패드 또한, 상기 제2 도전형 반도체층 상에 위치할 수 있다.The light emitting diode chip may further include a substrate, and the semiconductor stack structure may be positioned on the substrate. In this case, the first conductivity type semiconductor layer is located closer to the substrate than the second conductivity type semiconductor layer. Further, the second electrode pad may also be located on the second conductivity type semiconductor layer.

한편, 상기 절연층은 분포 브래그 반사기를 포함할 수 있다. 또한, 상기 절연층과 상기 제2 도전형 반도체층 사이에 반사기가 개재될 수 있다. 상기 반사기는 분포 브래그 반사기 또는 금속 반사기일 수 있다.The insulating layer may include a distributed Bragg reflector. In addition, a reflector may be interposed between the insulating layer and the second conductive semiconductor layer. The reflector may be a distributed Bragg reflector or a metal reflector.

몇몇 실시예들에 있어서, 상기 절연층과 상기 제2 도전형 반도체층 사이에 투명 도전층이 개재될 수 있다. 상기 절연층 아래의 투명 도전층은 상기 절연층 아래 영역의 활성층으로 전류를 공급하는 것을 돕는다. 이와 달리, 상기 제1 전극 패드 아래 영역에서 반사기가 직접 제2 도전형 반도체층에 접할 수 있으며, 따라서 투명 도전층에 의한 광 손실을 줄일 수 있다.In some embodiments, a transparent conductive layer may be interposed between the insulating layer and the second conductive semiconductor layer. The transparent conductive layer below the insulating layer helps to supply current to the active layer in the region below the insulating layer. In contrast, the reflector may directly contact the second conductive semiconductor layer in the region under the first electrode pad, thereby reducing light loss caused by the transparent conductive layer.

몇몇 실시예들에 있어서, 상기 발광 다이오드 칩은, 상기 제1 전극 연장부를 따라 상기 제1 전극 연장부와 상기 제1 도전형 반도체층 사이에 개재되어 상기 제1 전극 연장부를 상기 제1 도전형 반도체층으로부터 부분적으로 이격시키는 도트 패턴을 더 포함할 수 있다. 상기 도트 패턴에 의해 상기 제1 전극 연장부 주위에 전류가 집중되는 것을 완화할 수 있으며, 전류를 더 넓게 분산시킬 수 있다.In some embodiments, the light emitting diode chip may be interposed between the first electrode extension part and the first conductive type semiconductor layer along the first electrode extension part, and the first electrode extension part may be disposed in the first conductive type semiconductor. It may further include a dot pattern partially spaced from the layer. The dot pattern can alleviate the concentration of current around the first electrode extension, and can spread the current more widely.

상기 도트 패턴은 절연물질로 형성될 수 있다. 한편, 상기 도트 패턴은 반사기, 예컨대 금속 반사기 또는 분포 브래그 반사기를 포함할 수 있다.The dot pattern may be formed of an insulating material. Meanwhile, the dot pattern may include a reflector such as a metal reflector or a distributed Bragg reflector.

몇몇 실시예들에 있어서, 상기 반도체 적층 구조체는 상기 제2 도전형 반도체층 및 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 복수의 관통홀들을 더 포함할 수 있다. 상기 복수의 관통홀들은 상기 제1 전극 연장부를 따라 배열되고, 상기 제1 전극 연장부는 상기 관통홀들을 통해 상기 제1 도전형 반도체층에 접속할 수 있다.In some embodiments, the semiconductor stack structure may further include a plurality of through holes that expose the first conductive semiconductor layer through the second conductive semiconductor layer and the active layer. The plurality of through holes may be arranged along the first electrode extension, and the first electrode extension may be connected to the first conductive semiconductor layer through the through holes.

제1 전극 연장부가 상기 관통홀들을 통해 제1 도전형 반도체층에 접속하기 때문에, 상기 제1 전극 연장부 주위에 전류가 집중되는 것을 완화하여 전류를 더 넓게 분산시킬 수 있다.Since the first electrode extension part is connected to the first conductivity type semiconductor layer through the through holes, the current can be distributed more widely by alleviating the concentration of current around the first electrode extension part.

절연층이 상기 제1 전극 연장부와 상기 제2 도전형 반도체층 사이에 개재될 수 있으며, 따라서 제1 전극 연장부는 상기 제2 도전형 반도체층으로부터 상기 절연층에 의해 절연될 수 있다.An insulating layer may be interposed between the first electrode extension and the second conductive semiconductor layer, and thus the first electrode extension may be insulated from the second conductive semiconductor layer by the insulating layer.

나아가, 상기 제1 전극 연장부 아래의 절연층은 상기 관통홀들의 측벽으로 연장하여 상기 제1 전극 연장부를 상기 관통홀의 측벽으로부터 절연시킬 수 있다.In addition, the insulating layer under the first electrode extension may extend to the sidewalls of the through holes to insulate the first electrode extension from the sidewalls of the through holes.

한편, 상기 제1 전극 연장부 아래의 절연층은 분포 브래그 반사기를 포함할 수 있다. 나아가, 상기 제1 전극 연장부 아래의 분포 브래그 반사기는 상기 관통홀들의 측벽으로 연장하여 상기 제1 전극 연장부를 상기 관통홀의 측벽으로부터 절연시킬 수 있다.Meanwhile, the insulating layer under the first electrode extension may include a distributed Bragg reflector. Furthermore, the distribution Bragg reflector under the first electrode extension may extend to the sidewalls of the through holes to insulate the first electrode extension from the sidewalls of the through holes.

몇몇 실시예들에 있어서, 상기 발광 다이오드 칩은 상기 제1 전극 연장부 아래의 절연층과 상기 제2 도전형 반도체층 사이에 개재된 투명 도전층을 더 포함할 수 있다. 투명 도전층에 의해 상기 제1 전극 연장부 아래의 활성층으로 전류를 공급할 수 있다.In some embodiments, the light emitting diode chip may further include a transparent conductive layer interposed between the insulating layer under the first electrode extension and the second conductive semiconductor layer. A current may be supplied to the active layer under the first electrode extension by the transparent conductive layer.

다른 실시예들에 있어서, 상기 제1 전극 연장부 아래에서 상기 절연층이 직접 제2 도전형 반도체층에 접할 수 있다. 즉, 제1 전극 연장부 아래에서 투명 도전층은 배제되며, 따라서, 투명 도전층에 의한 광 손실을 방지할 수 있다.In other embodiments, the insulating layer may directly contact the second conductivity type semiconductor layer under the first electrode extension. That is, the transparent conductive layer is excluded under the first electrode extension, and thus light loss by the transparent conductive layer can be prevented.

한편, 상기 발광 다이오드 칩은 상기 제2 전극 패드에서 연장하는 제2 전극 연장부; 및 상기 제2 도전형 반도체층 상에 위치하는 투명 도전층을 더 포함할 수 있다. 상기 제2 전극 패드 및 상기 제2 전극 연장부는 상기 투명 도전층을 통해 상기 제2 도전형 반도체층에 전기적으로 접속할 수 있다.On the other hand, the light emitting diode chip includes a second electrode extension extending from the second electrode pad; And a transparent conductive layer on the second conductive semiconductor layer. The second electrode pad and the second electrode extension part may be electrically connected to the second conductive semiconductor layer through the transparent conductive layer.

몇몇 실시예들에 있어서, 전류블록층이 상기 제2 전극 연장부를 따라 상기 투명 도전층과 상기 제2 도전형 반도체층 사이에 개재될 수 있다. 상기 전류블록층은 라인 형상 또는 도트 패턴으로 배치될 수 있다. 이에 따라, 상기 제2 전극 연장부 주위에 전류가 집중되는 것을 완화할 수 있다. 이 전류블록층은 또한 상기 제2 전극 패드 아래에도 배치될 수 있다.In some embodiments, a current block layer may be interposed between the transparent conductive layer and the second conductive semiconductor layer along the second electrode extension. The current block layer may be arranged in a line shape or a dot pattern. Accordingly, concentration of current around the second electrode extension part can be alleviated. This current block layer may also be disposed below the second electrode pad.

나아가, 상기 전류블록층은 반사기를 포함할 수 있다. 따라서, 상기 제2 전극 연장부로 향하는 광이 제2 전극 연장부에 흡수되어 손실되는 것을 방지할 수 있다.Further, the current block layer may include a reflector. Therefore, the light directed to the second electrode extension can be prevented from being absorbed and lost by the second electrode extension.

다른 실시예들에 있어서, 전류블록층이 상기 제2 전극 연장부를 따라 상기 투명 도전층과 상기 제2 전극 연장부 사이에 도트 패턴으로 배열될 수 있다. 상기 제2 전극 연장부는 상기 도트 패턴들 사이의 영역들에서 상기 투명 도전층을 통해 상기 제2 도전형 반도체층에 접속한다.In other embodiments, the current block layer may be arranged in a dot pattern between the transparent conductive layer and the second electrode extension along the second electrode extension. The second electrode extension part is connected to the second conductive semiconductor layer through the transparent conductive layer in regions between the dot patterns.

본 발명은 또한 제1 전극 연장부 및/또는 제2 전극 연장부가 반도체 적층 구조체에 전기적으로 접속하는 접속 영역들을 도트 형태로 제공함으로써 발광 다이오드 칩의 넓은 면적에 걸쳐 고르게 전류를 분산시키는 기술을 제공한다.The present invention also provides a technique for evenly distributing current over a large area of a light emitting diode chip by providing connection regions in the form of dots in which the first electrode extension and / or the second electrode extension are electrically connected to the semiconductor laminate. .

예컨대, 상기 제1 전극 연장부는 복수의 도트 영역들에서 상기 제1 도전형 반도체층에 접속할 수 있으며, 상기 복수의 도트 영역들은 제2 전극 패드에 비해 제1 전극 패드에 상대적으로 더 가까운 제1 도트 영역들 및 상기 제1 전극 패드에 비해 상기 제2 전극 패드에 상대적으로 더 가까운 제2 도트 영역들을 포함할 수 있다. 나아가, 상기 제1 도트 영역들은 제1 전극 패드로부터의 거리가 증가함에 따라 크기가 증가할 수 있다. 또한, 상기 제2 도트 영역들은 상기 제1 전극 패드로부터 거리가 증가함에 따라 크기가 감소할 수 있다.For example, the first electrode extension may be connected to the first conductivity type semiconductor layer in a plurality of dot regions, and the plurality of dot regions may be a first dot relatively closer to the first electrode pad than the second electrode pad. It may include regions and second dot regions relatively closer to the second electrode pad than the first electrode pad. Furthermore, the first dot areas may increase in size as the distance from the first electrode pad increases. In addition, the size of the second dot regions may decrease as the distance from the first electrode pad increases.

한편, 상기 발광 다이오드 칩은 상기 제2 전극 패드에 연장된 제2 전극 연장부; 및 상기 제2 전극 연장부와 상기 제2 도전형 반도체층 사이에 개재된 투명 도전층을 더 포함할 수 있다. 나아가, 상기 제2 전극 연장부는 복수의 도트 영역들에서 상기 투명 도전층을 통해 제2 도전형 반도체층에 접속할 수 있으며, 상기 제2 전극 연장부를 따라 배열된 상기 복수의 도트 영역들은 제1 전극 패드에 비해 제2 전극 패드에 상대적으로 더 가까운 제3 도트 영역들 및 상기 제2 전극 패드에 비해 상기 제1 전극 패드에 상대적으로 더 가까운 제4 도트 영역들을 포함할 수 있다. 상기 제3 도트 영역들은 상기 제2 전극 패드로부터의 거리가 증가함에 따라 크기가 증가할 수 있다. 또한, 상기 제4 도트 영역들은 상기 제2 전극 패드로부터 거리가 증가함에 따라 크기가 감소할 수 있다.On the other hand, the light emitting diode chip includes a second electrode extension extending to the second electrode pad; And a transparent conductive layer interposed between the second electrode extension part and the second conductive semiconductor layer. Further, the second electrode extension may be connected to the second conductive semiconductor layer through the transparent conductive layer in a plurality of dot regions, and the plurality of dot regions arranged along the second electrode extension may be a first electrode pad. 3 may include third dot regions relatively closer to the second electrode pad than the second electrode pad, and fourth dot regions relatively closer to the first electrode pad than the second electrode pad. The third dot regions may increase in size as the distance from the second electrode pad increases. In addition, the fourth dot areas may decrease in size as the distance from the second electrode pad increases.

나아가, 상기 제1 내지 제4 도트 영역들은 상기 제1 전극 패드와 상기 제2 전극 패드를 가로지르는 선으로부터 멀어 질수록 크기가 증가할 수 있다.In addition, the first to fourth dot areas may increase in size as they move away from a line crossing the first electrode pad and the second electrode pad.

본 발명에 따르면, 반도체 적층 구조체 상에 전극 패드를 형성함으로써 종래의 전극 패드 형성에 따른 발광 면적 감소를 방지할 수 있는 발광 다이오드 칩을 제공할 수 있다. 나아가, 관통홀들을 통해 전극 연장부를 반도체층에 접속함으로써 전극 연장부 형성에 따른 발광 면적 감소를 방지할 수 있다.According to the present invention, it is possible to provide a light emitting diode chip capable of preventing a reduction in light emitting area caused by conventional electrode pad formation by forming electrode pads on a semiconductor laminate. Furthermore, by reducing the light emitting area due to the formation of the electrode extension part by connecting the electrode extension part to the semiconductor layer through the through holes.

또한, 제1 전극 연장부 전체를 반도체층에 접속시키는 대신 도트 영역들에서 접속시킴으로써 전극 연장부 주위에 전류가 집중되는 것을 완화하고 넓은 영역에 걸쳐 전류를 분산시킬 수 있으며, 제2 전극 패드 및 제2 전극 연장부 아래에 전류 블록층을 배치하여 제2 전극 패드 및 제2 전극 연장부 주위에 전류가 집중되는 것을 완화할 수 있다. 더욱이, 전극 패드 및 전극 연장부와 반도체 적층 구조체 사이에 반사기를 배치함으로써 전극 패드 및 전극 연장부에 의한 광 손실을 방지할 수 있다.In addition, instead of connecting the entire first electrode extension to the semiconductor layer, it is possible to mitigate the concentration of current around the electrode extension and to disperse the current over a wide area by connecting in the dot regions. The current block layer may be disposed below the second electrode extension to mitigate the concentration of current around the second electrode pad and the second electrode extension. Further, by disposing a reflector between the electrode pad and the electrode extension and the semiconductor laminate structure, light loss by the electrode pad and the electrode extension can be prevented.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 2a, 2b 및 2c는 각각 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 4a, 4b 및 4c는 각각 도 3의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도들이다.
도 5a, 5b 및 5c는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도들이다.
도 6a, 6b 및 6c는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 평면도이다.1 is a schematic plan view illustrating a light emitting diode chip according to an embodiment of the present invention.
2A, 2B and 2C are cross-sectional views taken along the cut lines AA, BB and CC of FIG. 1, respectively.
3 is a schematic plan view illustrating a light emitting diode chip according to another embodiment of the present invention.
4A, 4B and 4C are cross-sectional views taken along the cut lines AA, BB and CC of FIG. 3, respectively.
5A, 5B, and 5C are cross-sectional views illustrating a light emitting diode chip according to another embodiment of the present invention.
6A, 6B, and 6C are cross-sectional views illustrating a light emitting diode chip according to another embodiment of the present invention.
7 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
8 is a cross-sectional view illustrating a light emitting diode chip according to another embodiment of the present invention.
9 is a cross-sectional view for describing a light emitting diode chip according to still another embodiment of the present invention.
10 is a plan view illustrating a light emitting diode chip according to still another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the width, length, thickness, and the like of the components may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이고, 도 2a, 2b 및 2c는 각각 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도들이다.1 is a schematic plan view illustrating a light emitting diode chip according to an embodiment of the present invention, and FIGS. 2A, 2B, and 2C are cross-sectional views taken along the cutting lines A-A, B-B, and C-C of FIG. 1, respectively.

도 1, 도 2a, 2b 및 2c를 참조하면, 상기 발광 다이오드 칩은 반도체 적층 구조체(30), 제1 전극 패드(37), 제2 전극 패드(39), 제1 전극 연장부(37a), 제2 전극 연장부(39a), 보호 절연층(35)을 포함할 수 있다. 또한, 상기 발광 다이오드 칩은, 기판(21), 버퍼층(23), 제1 기능층(31a), 제2 기능층(31b), 투명 도전층(33), 하부 반사기(45) 및 금속층(47)을 포함할 수 있다. 한편, 상기 반도체 적층 구조체(30)는 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함한다.1, 2A, 2B, and 2C, the light emitting diode chip includes a semiconductor stacked structure 30, a first electrode pad 37, a second electrode pad 39, a first electrode extension 37a, The second electrode extension 39a and the protective insulating layer 35 may be included. In addition, the LED chip may include a substrate 21, a buffer layer 23, a first functional layer 31a, a second functional layer 31b, a transparent conductive layer 33, a lower reflector 45, and a metal layer 47. ) May be included. The semiconductor stacked structure 30 may include a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29.

상기 기판(21)은, 예컨대 사파이어 기판, 탄화실리콘 기판 또는 실리콘 기판일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(21)은 질화갈륨계 화합물 반도체층을 성장시키기 위한 성장기판일 수 있다.The substrate 21 may be, for example, a sapphire substrate, a silicon carbide substrate, or a silicon substrate, but is not limited thereto. The substrate 21 may be a growth substrate for growing a gallium nitride compound semiconductor layer.

제1 도전형 반도체층(25)이 상기 기판(21) 상에 위치하고, 상기 1 도전형 반도체층(25) 상에 제2 도전형 반도체층(29)이 위치하고, 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 활성층(27)이 개재된다. 상기 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)은 질화갈륨 계열의 화합물 반도체 물질 즉, (Al, In, Ga)N으로 형성될 수 있다. 상기 활성층(27)은 요구되는 파장의 광, 예컨대 자외선 또는 가시광을 방출하도록 조성 원소 및 조성비가 결정된다.A first conductive semiconductor layer 25 is positioned on the substrate 21, a second conductive semiconductor layer 29 is positioned on the first conductive semiconductor layer 25, and a first conductive semiconductor layer and a first conductive semiconductor layer 25 are formed on the substrate 21. The active layer 27 is interposed between the two conductive semiconductor layers. The first conductive semiconductor layer 25, the active layer 27, and the second conductive semiconductor layer 29 may be formed of a gallium nitride-based compound semiconductor material, that is, (Al, In, Ga) N. The active layer 27 has a composition element and composition ratio determined so as to emit light of a desired wavelength such as ultraviolet light or visible light.

상기 제1 도전형 반도체층(25)은 n형 질화물 반도체층일 수 있으며, 제2 도전형 반도체층(29)은 p형 질화물 반도체층일 수 있으며, 그 반대일 수도 있다.The first conductivity-type semiconductor layer 25 may be an n-type nitride semiconductor layer, and the second conductivity-type semiconductor layer 29 may be a p-type nitride semiconductor layer or vice versa.

상기 제1 도전형 반도체층(25) 및/또는 제2 도전형 반도체층(29)은, 도시한 바와 같이, 단일층으로 형성될 수 있으나, 다층 구조로 형성될 수도 있다. 또한, 활성층(27)은 단일 양자웰 또는 다중 양자웰 구조를 가질 수 있다. 또한, 상기 기판(21)과 제1 도전형 반도체층(25) 사이에 GaN 또는 AlN와 같은 버퍼층(23)이 개재될 수 있다. 상기 반도체층들(25, 27, 29)은 MOCVD 또는 MBE 기술을 사용하여 형성될 수 있다.The first conductive semiconductor layer 25 and / or the second conductive semiconductor layer 29 may be formed as a single layer, as shown, but may be formed in a multilayer structure. In addition, the active layer 27 may have a single quantum well or multiple quantum well structures. In addition, a buffer layer 23 such as GaN or AlN may be interposed between the substrate 21 and the first conductivity-type semiconductor layer 25. The semiconductor layers 25, 27, 29 may be formed using MOCVD or MBE technology.

한편, 상기 반도체 적층 구조체(30)는 제2 도전형 반도체층(29) 및 활성층(27)을 관통하여 제1 도전형 반도체층(25)을 노출시키는 복수의 관통홀들(30a)을 갖는다. 상기 복수의 관통홀들(30a)은, 도 1에 도시한 바와 같이 제1 전극 연장부들(37a)을 따라 선형으로 배열된다.Meanwhile, the semiconductor stacked structure 30 has a plurality of through holes 30a through the second conductive semiconductor layer 29 and the active layer 27 to expose the first conductive semiconductor layer 25. The plurality of through holes 30a are linearly arranged along the first electrode extensions 37a as shown in FIG. 1.

한편, 상기 제2 도전형 반도체층(29) 상에 투명 도전층(33)이 위치할 수 있다. 투명도전층(33)은, ITO와 같은 투명 산화물 또는 Ni/Au로 형성될 수 있으며, 제2 도전형 반도체층(29)에 오믹콘택된다.The transparent conductive layer 33 may be positioned on the second conductive semiconductor layer 29. The transparent conductive layer 33 may be formed of a transparent oxide such as ITO or Ni / Au, and is ohmic contacted to the second conductive semiconductor layer 29.

한편, 도 2a에 잘 도시된 바와 같이, 제1 전극 패드(37)는 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 상에 위치한다. 상기 제1 전극 패드(37)로부터 제1 전극 연장부들(37a)이 연장한다. 상기 제1 전극 패드(37)는 반도체 적층 구조체(30)로부터 절연되며, 제1 전극 연장부들(37a)을 통해 제1 도전형 반도체층(25)에 전기적으로 접속한다. 상기 제1 전극 연장부들(37a)은 복수의 관통홀들(30a)을 통해 노출된 제1 도전형 반도체층(25)에 접속된다.Meanwhile, as illustrated in FIG. 2A, the first electrode pad 37 is positioned on the second conductivity type semiconductor layer 29 of the semiconductor stack 30. First electrode extensions 37a extend from the first electrode pad 37. The first electrode pad 37 is insulated from the semiconductor stacked structure 30 and electrically connected to the first conductive semiconductor layer 25 through the first electrode extensions 37a. The first electrode extensions 37a are connected to the first conductive semiconductor layer 25 exposed through the plurality of through holes 30a.

제2 전극 패드(39)는 투명 도전층(33) 상에 위치할 수 있으며, 제2 전극 패드(39)로부터 제2 전극 연장부들(39a)이 연장할 수 있다. 제2 전극 패드(39) 및 제2 전극 연장부들(39a)은 투명 도전층(33)에 접속될 수 있다.The second electrode pad 39 may be positioned on the transparent conductive layer 33, and the second electrode extensions 39a may extend from the second electrode pad 39. The second electrode pad 39 and the second electrode extensions 39a may be connected to the transparent conductive layer 33.

한편, 보호 절연층(35)이 반도체 적층 구조체(30) 상부에 위치하여 반도체 적층 구조체(30)를 덮는다. 상기 보호 절연층(35)은 투명 도전층(33)을 덮을 수 있다. 나아가, 상기 보호 절연층(35)은 제1 전극 패드(37)와 제2 도전형 반도체층(29) 사이에 개재되어 제1 전극 패드(37)를 제2 도전형 반도체층(29)으로부터 이격시킬 수 있으며, 또한, 제1 전극 연장부들(37a)과 제2 도전형 반도체층(29) 사이에 개재되어 제1 전극 연장부들(37a)을 제2 도전형 반도체층(29)으로부터 이격시킬 수 있다. 또한, 상기 보호 절연층(35)은 상기 복수의 관통홀들(30a)의 측벽을 덮어 상기 측벽으로부터 제1 전극 연장부들(37a)을 절연시킨다.Meanwhile, the protective insulating layer 35 is positioned on the semiconductor stacked structure 30 to cover the semiconductor stacked structure 30. The protective insulating layer 35 may cover the transparent conductive layer 33. Furthermore, the protective insulating layer 35 is interposed between the first electrode pad 37 and the second conductive semiconductor layer 29 to separate the first electrode pad 37 from the second conductive semiconductor layer 29. In addition, the first electrode extensions 37a may be interposed between the first electrode extensions 37a and the second conductive semiconductor layer 29 to separate the first electrode extensions 37a from the second conductive semiconductor layer 29. have. In addition, the protective insulating layer 35 covers sidewalls of the plurality of through holes 30a to insulate the first electrode extensions 37a from the sidewalls.

한편, 제1 기능층(31a)이 도트 패턴 형태로 상기 제1 전극 패드(37) 및 제1 전극 연장부들(37a) 아래에서 상기 보호 절연층(35)과 제2 도전형 반도체층(29) 사이에 개재될 수 있다. 상기 제1 기능층(31a)은 50% 이상의 반사율을 갖는 반사기일 수 있으며, 예컨대 분포 브래그 반사기일 수 있다. 상기 분포 브래그 반사기는 굴절률이 서로 다른 절연층들 예컨대, SiO2/TiO2 또는 SiO2/Nb2O5를 교대로 적층하여 형성될 수 있다. 상기 제1 기능층(31a)을 50% 이상의 반사율을 갖는 반사기로 형성함으로써 제1 전극 패드(37) 및 제1 전극 연장부들(37a)로 향하는 광을 반사시킬 수 있어 광 손실을 줄일 수 있다. 더욱이, 상기 제1 기능층(31a)을 분포 브래그 반사기로 형성함으로써, 상기 보호절연층(35)과 함께 상기 제1 기능층(31a)이 상기 제1 전극 패드(37)를 반도체 적층 구조체(30)로부터 절연시키는 기능을 수행할 수 있다.Meanwhile, the first insulating layer 35 and the second conductive semiconductor layer 29 are formed under the first electrode pad 37 and the first electrode extensions 37a in the form of a dot pattern. It can be intervened in between. The first functional layer 31a may be a reflector having a reflectance of 50% or more, for example, a distributed Bragg reflector. The distributed Bragg reflector may be formed by alternately stacking insulating layers having different refractive indices, for example, SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5. By forming the first functional layer 31a as a reflector having a reflectance of 50% or more, light directed to the first electrode pad 37 and the first electrode extensions 37a may be reflected, thereby reducing light loss. Furthermore, by forming the first functional layer 31a as a distributed Bragg reflector, the first functional layer 31a together with the protective insulating layer 35 forms the first electrode pad 37 in the semiconductor laminate structure 30. Can be insulated from

또한, 제2 기능층(31b)이 투명 도전층(33)과 제2 도전형 반도체층(29) 사이에 위치할 수 있다. 제2 기능층(31b)은 제2 전극 패드(39) 및 제2 전극 연장부들(39a) 아래에 제한적으로 위치하며, 투명 도전층(33)은 제2 기능층(31b)을 덮으면서 제2 도전형 반도체층(29)에 접속한다.In addition, the second functional layer 31b may be positioned between the transparent conductive layer 33 and the second conductive semiconductor layer 29. The second functional layer 31b is limitedly positioned under the second electrode pad 39 and the second electrode extensions 39a, and the transparent conductive layer 33 covers the second functional layer 31b while covering the second functional layer 31b. It is connected to the conductive semiconductor layer 29.

제2 기능층(31b)은 전류 블록층 및/또는 반사기로서 기능할 수 있다. 예컨대, 상기 제2 기능층(31b)은 절연물질로 형성되어, 제2 전극 패드(39) 및 제2 전극 연장부들(39a)로부터 투명 도전층(33)을 통해 바로 아래의 제2 도전형 반도체층(29)으로 전류가 흐르는 것을 차단할 수 있다. 이에 따라, 제2 전극 패드(39) 및 제2 전극 연장부들(39a) 주위에서 전류가 집중되는 것을 완화하여 전류 분산 성능을 강화할 수 있다. 상기 제2 기능층(31b)은 또한 50% 이상의 반사율을 갖는 반사기로 형성될 수 있으며, 상기 반사기는 금속 반사기 또는 분포 브래그 반사기를 포함할 수 있다. 특히, 상기 제2 기능층(31b)이 굴절률이 서로 다른 절연층들을 교대로 적층한 분포 브래그 반사기인 경우, 전류 블록층으로서의 기능과 함께 반사기로서의 기능을 동시에 수행할 수 있다. 나아가, 상기 제2 기능층(31b)은 제1 기능층(31a)과 동일한 물질로 형성될 수 있다.The second functional layer 31b can function as a current block layer and / or a reflector. For example, the second functional layer 31b is formed of an insulating material, and is directly below the second conductive type semiconductor through the transparent conductive layer 33 from the second electrode pad 39 and the second electrode extensions 39a. It is possible to block the flow of current to layer 29. As a result, current concentration may be reduced by enhancing current concentration around the second electrode pad 39 and the second electrode extensions 39a. The second functional layer 31b may also be formed with a reflector having a reflectance of at least 50% and the reflector may comprise a metal reflector or a distributed Bragg reflector. In particular, when the second functional layer 31b is a distributed Bragg reflector in which insulating layers having different refractive indices are alternately stacked, the second functional layer 31b may simultaneously function as a reflector together with a function as a current block layer. In addition, the second functional layer 31b may be formed of the same material as the first functional layer 31a.

한편, 상기 하부 반사기(45)는 분포 브래그 반사기일 수 있다. 상기 하부 분포 브래그 반사기(45)는 굴절률이 서로 다른 절연층들을 교대로 적층함으로써 형성되며, 청색 파장 영역의 광, 예컨대 활성층(27)에서 생성된 광뿐만 아니라, 황색 파장 영역의 광 혹은 녹색 및/또는 적색 파장 영역의 광에 대해서도 상대적으로 높은, 바람직하게 90% 이상의 반사율을 갖는다. 나아가, 상기 하부 분포 브래그 반사기(45)는 예컨대 400~700nm의 파장 범위에 걸쳐 전체적으로 90% 이상의 반사율을 가질 수도 있다.The lower reflector 45 may be a distributed Bragg reflector. The lower distribution Bragg reflector 45 is formed by alternately stacking insulating layers having different refractive indices, and is not only light generated in a blue wavelength region, for example, light generated in the active layer 27, but also light or green and / or in a yellow wavelength region. Or relatively high, preferably 90% or more, of light in the red wavelength region. Further, the lower distribution Bragg reflector 45 may have a reflectivity of 90% or more as a whole over a wavelength range of, for example, 400 to 700 nm.

넓은 파장 영역에 걸쳐 상대적으로 높은 반사율을 갖는 하부 분포 브래그 반사기(45)는 반복 적층되는 재료층들의 각 광학 두께를 제어함으로써 형성된다. 상기 하부 분포 브래그 반사기(45)는 예컨대, SiO2의 제1층과 TiO2의 제2층을 교대로 적층하여 형성되거나, SiO2의 제1층과 Nb2O5의 제2층을 교대로 적층하여 형성될 수 있다. TiO2에 비해 Nb2O5의 광 흡수율이 상대적으로 작기 때문에, SiO2의 제1층과 Nb2O5의 제2층을 교대로 적층하는 것이 더 바람직하다. 제1층과 제2층의 적층수가 증가할수록 분포 브래그 반사기(45)의 반사율이 더욱 안정적이며, 예컨대, 분포 브래그 반사기(40)의 적층수는 50층 이상, 즉 25쌍 이상일 수 있다.The lower distribution Bragg reflector 45, which has a relatively high reflectance over a wide wavelength region, is formed by controlling the respective optical thicknesses of the layers of material that are repeatedly stacked. The lower distribution Bragg reflector 45 is formed by alternately stacking, for example, a first layer of SiO 2 and a second layer of TiO 2 , or alternately between a first layer of SiO 2 and a second layer of Nb 2 O 5 . It can be formed by laminating. Since the light absorption of Nb 2 O 5 is relatively smaller than that of TiO 2 , it is more preferable to alternately stack the first layer of SiO 2 and the second layer of Nb 2 O 5 . As the number of stacked layers of the first and second layers increases, the reflectance of the distributed Bragg reflector 45 is more stable. For example, the number of stacked Bragg reflectors 40 may be 50 or more, that is, 25 pairs or more.

교대로 적층되는 제1층들 또는 제2층들이 모두 동일한 두께를 가질 필요는 없으며, 활성층(27)에서 생성된 광의 파장뿐만 아니라 가시영역의 다른 파장에 대해서도 상대적으로 높은 반사율을 갖도록 제1층들 및 제2층들의 두께가 선택된다. 또한, 특정 파장 대역에 대해 반사율이 높은 복수의 분포 브래그 반사기들을 적층하여 상기 하부 분포 브래그 반사기(45)를 형성할 수도 있다.The first or second layers stacked alternately do not have to have the same thickness, and the first layers and the first layers and the first layers and the second layers do not have to have the same thickness, but have relatively high reflectance not only for the wavelength of the light generated in the active layer 27 but also for other wavelengths in the visible region. The thickness of the two layers is chosen. In addition, the lower distribution Bragg reflector 45 may be formed by stacking a plurality of distribution Bragg reflectors having a high reflectance for a specific wavelength band.

상기 하부 분포 브래그 반사기(45)를 채택함으로써, 활성층(27)에서 생성된 광뿐만 아니라 외부에서 다시 기판(21)쪽으로 입사된 광을 다시 반사시켜 외부로 방출할 수 있다.By adopting the lower distribution Bragg reflector 45, not only the light generated in the active layer 27 but also the light incident from the outside back to the substrate 21 can be reflected again and emitted to the outside.

또한, 금속층(47)이 상기 하부 분포 브래그 반사기(45)의 하부에 위치할 수 있다. 상기 금속층(47)은 하부 분포 브래그 반사기(45)를 투과한 광을 반사시키기 위해 알루미늄과 같은 반사 금속으로 형성될 수 있으나, 반사 금속 이외의 금속으로 형성될 수도 있다. 더욱이, 금속층(47)은 적층 구조체(30)에서 생성된 열을 외부로 방출하는 것을 도와, 발광 다이오드 칩(102)의 열 방출 성능을 향상시킨다.In addition, the metal layer 47 may be positioned under the lower distribution Bragg reflector 45. The metal layer 47 may be formed of a reflective metal such as aluminum to reflect light transmitted through the lower distribution Bragg reflector 45, but may be formed of a metal other than the reflective metal. Furthermore, the metal layer 47 helps to release heat generated in the stacked structure 30 to the outside, thereby improving the heat dissipation performance of the light emitting diode chip 102.

본 실시예에 따르면, 제1 전극 패드(37)가 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 상부에 위치한다. 따라서, 제1 전극 패드(37)를 형성하기 위해 제2 도전형 반도체층(29) 및 활성층(27)을 식각하여 제거할 필요가 없으며, 이에 따라 발광 면적 감소를 방지할 수 있다. 나아가, 제1 전극 연장부들(37a)이 복수의 관통홀들(30a)을 통해 제1 도전형 반도체층(25)에 접속하므로, 제1 전극 연장부들(37a) 형성에 따른 발광 면적 감소를 완화할 수 있다. 더욱이, 제1 전극 연장부들(37a)이 연속적으로 제1 도전형 반도체층(25)에 접속하지 않고 도트 패턴으로 접속하기 때문에, 제1 전극 연장부들(37a) 주위에 전류가 집중되는 것을 완화할 수 있다.According to the present exemplary embodiment, the first electrode pad 37 is positioned on the second conductive semiconductor layer 29 of the semiconductor stacked structure 30. Therefore, the second conductive semiconductor layer 29 and the active layer 27 do not need to be etched and removed to form the first electrode pad 37, thereby reducing the emission area. Furthermore, since the first electrode extensions 37a are connected to the first conductive semiconductor layer 25 through the plurality of through holes 30a, the reduction in the emission area due to the formation of the first electrode extensions 37a is alleviated. can do. Furthermore, since the first electrode extensions 37a are connected in a dot pattern without being continuously connected to the first conductivity type semiconductor layer 25, it is possible to alleviate the concentration of current around the first electrode extensions 37a. Can be.

이하, 상기 발광 다이오드 칩을 제조하는 방법을 설명한다.Hereinafter, a method of manufacturing the light emitting diode chip will be described.

우선, 기판(21) 상에 에피층들(25, 27, 29)이 성장된다. 에피층들을 성장하기 전에 버퍼층(23)이 형성될 수 있다. 이어서, 제2 도전형 반도체층(29) 및 활성층(27)을 패터닝하여 메사 구조의 반도체 적층 구조체(30)를 형성한다. 이때, 상기 복수의 관통홀들(30a)이 함께 형성된다. First, epitaxial layers 25, 27, 29 are grown on the substrate 21. The buffer layer 23 may be formed before growing the epi layers. Subsequently, the second conductive semiconductor layer 29 and the active layer 27 are patterned to form a mesa semiconductor stacked structure 30. In this case, the plurality of through holes 30a are formed together.

그 후, 상기 제2 도전형 반도체층(29) 상에 제1 기능층(31a) 및 제2 기능층(31b)을 형성한다. 상기 제1 기능층(31a)은 도트 패턴으로 형성될 수 있으며, 제1 전극 패드(37)가 형성될 영역과, 복수의 관통홀들(30a) 사이 영역들의 제2 도전형 반도체층 상에 형성된다. 제2 기능층(31b)은 제2 전극 패드(39) 및 제2 전극 연장부들(39a)이 형성될 영역을 따라 형성된다. 상기 제1 기능층(31a) 및 제2 기능층(31b)은 절연물질 또는 반사물질로 함께 형성될 수 있으며 또한 분포 브래그 반사기로 형성될 수 있다. 제1 및 제2 기능층들(31a, 31b)은 상기 메사 구조의 반도체 적층 구조체(30)를 형성하기 전에 미리 형성될 수도 있다.Thereafter, a first functional layer 31a and a second functional layer 31b are formed on the second conductive semiconductor layer 29. The first functional layer 31a may be formed in a dot pattern, and is formed on the second conductive semiconductor layer in the region where the first electrode pad 37 is to be formed and the region between the plurality of through holes 30a. do. The second functional layer 31b is formed along the region where the second electrode pad 39 and the second electrode extensions 39a are to be formed. The first functional layer 31a and the second functional layer 31b may be formed of an insulating material or a reflecting material together and may be formed of a distributed Bragg reflector. The first and second functional layers 31a and 31b may be formed in advance before forming the semiconductor stacked structure 30 having the mesa structure.

그 후, 상기 제2 기능층(31b)을 덮고 상기 제2 도전형 반도체층(29)에 접속하는 투명 도전층(33)이 형성된다. 이때, 상기 제1 기능층(31a)은 투명 도전층(33)으로 덮이지 않고 노출된다.Thereafter, a transparent conductive layer 33 is formed which covers the second functional layer 31b and connects to the second conductive semiconductor layer 29. In this case, the first functional layer 31a is exposed without being covered with the transparent conductive layer 33.

그 후, 상기 투명 도전층(33), 제1 기능층(31a) 및 복수의 관통홀들(30a)을 덮는 보호 절연층(35)이 형성된다. 한편, 복수의 관통홀들(30a) 내의 보호 절연층(35)이 식각되어 제1 도전형 반도체층(25)이 노출된다. 아울러, 상기 제2 기능층(31b) 상부의 보호 절연층(35)이 식각되어 투명 도전층(33)이 노출된다.Thereafter, a protective insulating layer 35 covering the transparent conductive layer 33, the first functional layer 31a and the plurality of through holes 30a is formed. Meanwhile, the protective insulating layer 35 in the plurality of through holes 30a is etched to expose the first conductive semiconductor layer 25. In addition, the protective insulating layer 35 on the second functional layer 31b is etched to expose the transparent conductive layer 33.

이어서, 제1 전극 패드(37), 제2 전극 패드(39), 제1 전극 연장부들(37a) 및 제2 전극 연장부들(39a)이 형성된다. 제1 전극 패드(37)는 보호 절연층(35) 상에 형성되며, 제1 기능층(31a) 상부에 형성될 수 있다. 한편, 제1 전극 연장부들(37a)은 라인 형상으로 배열된 복수의 관통홀들(30a)을 덮어 제1 도전형 반도체층(25)에 접속한다. 또한, 제2 전극 패드(39) 및 제2 전극 연장부들(39a)은 투명 도전층(33) 상에 형성되며, 제2 기능층(31b) 상부에 형성된다.Subsequently, the first electrode pad 37, the second electrode pad 39, the first electrode extensions 37a and the second electrode extensions 39a are formed. The first electrode pad 37 may be formed on the protective insulating layer 35 and may be formed on the first functional layer 31a. Meanwhile, the first electrode extensions 37a cover the plurality of through holes 30a arranged in a line shape and are connected to the first conductive semiconductor layer 25. In addition, the second electrode pad 39 and the second electrode extensions 39a are formed on the transparent conductive layer 33 and are formed on the second functional layer 31b.

그 후, 상기 기판(21) 하부에 하부 반사기(45) 및 금속층(47)을 형성한 후 개별 발광 다이오드 칩들로 분할함으로써 발광 다이오드 칩이 완성된다.Thereafter, the lower reflector 45 and the metal layer 47 are formed under the substrate 21 and then divided into individual LED chips to complete the LED chip.

도 3은 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이고, 도 4a, 4b 및 4c는 각각 도 3의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도들이다.3 is a schematic plan view illustrating a light emitting diode chip according to another embodiment of the present invention, and FIGS. 4A, 4B, and 4C are cross-sectional views taken along the cutting lines A-A, B-B, and C-C of FIG. 3, respectively.

도 3, 도 4a, 4b 및 4c를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞서 설명한 발광 다이오드 칩과 대체로 유사하므로 동일한 사항에 대해서는 중복을 피하기 위해 상세한 설명을 생략하고 차이점에 대해서 상세히 설명한다.3, 4A, 4B, and 4C, the LED chip according to the present embodiment is substantially similar to the LED chip described above, and thus, the same details will be omitted in order to avoid duplication, and the differences will be described in detail. .

우선, 도 4a에 도시된 바와 같이, 제1 전극 패드(37)는 제1 기능층(51a) 상에 위치한다. 즉, 제1 전극 패드(37)와 제1 기능층(51a) 사이의 보호 절연층(35)은 제거된다. 또한, 제1 전극 연장부들(37a)과 반도체 적층 구조체(30) 사이의 보호 절연층(35)도 제거된다. 여기서, 상기 제1 기능층(51a)은 절연물질로 형성되며, 나아가 분포 브래그 반사기로 형성될 수 있다. 제2 기능층(31b) 또한 제1 기능층(51a)과 동일한 물질로 동일 공정에 의해 형성될 수 있다.First, as shown in FIG. 4A, the first electrode pad 37 is positioned on the first functional layer 51a. That is, the protective insulating layer 35 between the first electrode pad 37 and the first functional layer 51a is removed. In addition, the protective insulating layer 35 between the first electrode extensions 37a and the semiconductor stacked structure 30 is also removed. Here, the first functional layer 51a may be formed of an insulating material, and further, may be formed of a distributed Bragg reflector. The second functional layer 31b may also be formed of the same material as the first functional layer 51a by the same process.

한편, 복수의 관통홀들(30a) 내에서 상기 제1 전극 연장부들(37a)은 상기 제1 기능층(51a)에 의해 관통홀들(30a) 내의 측벽으로부터 이격된다. 즉, 복수의 관통홀들(30a) 사이 영역들의 제2 도전형 반도체층(29) 상에 위치하는 제1 기능층(51a)이 복수의 관통홀들(30a) 내로 연장되어 측벽을 덮는다. 한편, 상기 측벽 중 일부, 즉, 복수의 관통홀들(30a) 내에서 상기 제1 전극 연장부(37a)의 양측에 위치하는 측벽들은 보호 절연층(35)으로 덮일 수 있다.Meanwhile, in the plurality of through holes 30a, the first electrode extensions 37a are spaced apart from sidewalls in the through holes 30a by the first functional layer 51a. That is, the first functional layer 51a positioned on the second conductive semiconductor layer 29 in the regions between the plurality of through holes 30a extends into the plurality of through holes 30a to cover sidewalls. Meanwhile, some of the sidewalls, that is, sidewalls positioned at both sides of the first electrode extension part 37a in the plurality of through holes 30a may be covered with the protective insulating layer 35.

앞의 실시예에서는, 보호 절연층(35)에 형성되는 개구부들이 투명 도전층(33)을 노출시키는 영역과 복수의 관통홀들(30a) 내의 제1 도전형 반도체층을 노출시키는 영역들을 포함한다. 이들 중, 투명 도전층(33)을 노출시키는 영역은 제2 전극 패드(39) 및 제2 전극 연장부들(39a)이 형성되는 영역과 대응하지만, 제1 도전형 반도체층을 노출시키는 영역들은 제1 전극 패드(37) 및 제1 전극 연장부들(37a)과 대응하지 않는다. 따라서, 제1 및 제2 전극 패드(37, 39)와 제1 및 제2 전극 연장부들(37a, 39a)을 리프트 오프 기술을 사용하여 동시에 형성할 경우, 보호 절연층(35)을 포토마스크를 사용하여 개구부 패턴을 먼저 형성한 후, 다른 포토 마스크를 이용하여 제1 및 제2 전극 패드들(37, 39)과 제1 및 제2 전극 연장부들(37a, 39a)을 형성하게 된다.In the above embodiment, the openings formed in the protective insulating layer 35 include regions exposing the transparent conductive layer 33 and regions exposing the first conductive semiconductor layer in the plurality of through holes 30a. . Among them, the region exposing the transparent conductive layer 33 corresponds to the region in which the second electrode pad 39 and the second electrode extensions 39a are formed, but the regions exposing the first conductive semiconductor layer may be formed. It does not correspond to the first electrode pad 37 and the first electrode extensions 37a. Therefore, when the first and second electrode pads 37 and 39 and the first and second electrode extensions 37a and 39a are simultaneously formed using a lift-off technique, the protective insulating layer 35 may be formed using a photomask. After the opening pattern is first formed, the first and second electrode pads 37 and 39 and the first and second electrode extensions 37a and 39a are formed using another photo mask.

그러나, 본 실시예에 따르면, 제1 및 제2 전극 패드들(37, 39)과 제1 및 제2 전극 연장부들(37a, 39a)의 형상이 보호 절연층(35)에 형성되는 개구부 패턴에 대응하기 때문에, 보호 절연층(35)을 패터닝하기 위한 포토마스크와 동일한 포토마스크를 이용하여 제1 및 제2 전극 패드들(37, 39)과 제1 및 제2 전극 연장부들(37a, 39a)을 형성할 수 있다. 나아가, 보호 절연층(35)에 포토 레지스트를 사용하여 개구부 패턴을 형성한 후, 연속적으로 상기 포토 레지스트를 이용하여 제1 및 제2 전극 패드들(37, 39)과 제1 및 제2 전극 연장부들(37a, 39a)을 형성할 수도 있다. 이에 따라, 발광 다이오드 칩 제조에 필요한 포토 마스크 수를 줄일 수 있으며, 더욱이, 포토레지스트 패턴을 형성하기 위한 사진 및 현상 공정 수를 줄일 수 있다.However, according to the present embodiment, the shape of the first and second electrode pads 37 and 39 and the first and second electrode extensions 37a and 39a may be formed in the opening pattern formed in the protective insulating layer 35. Correspondingly, the first and second electrode pads 37 and 39 and the first and second electrode extensions 37a and 39a using the same photomask as the pattern for patterning the protective insulating layer 35. Can be formed. Further, after the opening pattern is formed on the protective insulating layer 35 using photoresist, the first and second electrode pads 37 and 39 and the first and second electrodes are continuously extended using the photoresist. The parts 37a and 39a may be formed. Accordingly, the number of photo masks required for manufacturing a light emitting diode chip can be reduced, and further, the number of photographic and developing processes for forming a photoresist pattern can be reduced.

도 5a, 5b 및 5c는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도들이다. 여기서, 각 도면들은 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도에 대응한다.5A, 5B, and 5C are cross-sectional views illustrating a light emitting diode chip according to another embodiment of the present invention. Here, each of the figures corresponds to a cross sectional view taken along the cut lines A-A, B-B and C-C of FIG.

도 5a, 5b 및 5c를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞서 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 투명 도전층(33)이 제1 전극 패드(37)와 제2 도전형 반도체층(29) 사이의 영역 및 제1 전극 연장부(37a)와 제2 도전형 반도체층(29) 사이의 영역으로 연장되어 있는 것에 차이가 있다.5A, 5B, and 5C, the light emitting diode chip according to the present embodiment is generally similar to the light emitting diode chip described above with reference to FIGS. 1 and 2, but the transparent conductive layer 33 has a first electrode pad 37. ) And a region extending between the second conductive semiconductor layer 29 and the region between the first electrode extension 37a and the second conductive semiconductor layer 29.

즉, 앞의 실시예들에서는, 제1 전극 패드(37)와 제1 전극 연장부들(37a) 아래의 제2 도전형 반도체층(29) 영역 상에는 투명 도전층(33)이 형성되지 않지만, 본 실시예에서는 이 영역에도 투명 도전층(33)이 위치한다. 투명 도전층(33)이 제1 전극 패드(37)와 제1 전극 연장부들(37a) 아래의 제2 도전형 반도체층(29)에 접속하므로, 이 영역에서도 전류가 반도체 적층 구조체(30) 내로 공급될 수 있다.That is, in the above embodiments, the transparent conductive layer 33 is not formed on the region of the second conductive semiconductor layer 29 under the first electrode pad 37 and the first electrode extensions 37a. In this embodiment, the transparent conductive layer 33 is located in this region. Since the transparent conductive layer 33 is connected to the first electrode pad 37 and the second conductive semiconductor layer 29 under the first electrode extensions 37a, the current flows into the semiconductor stacked structure 30 even in this region. Can be supplied.

상기 제1 전극 패드(37) 및 제1 전극 연장부들(37a)은 보호 절연층(35)에 의해 투명 도전층(33)으로부터 절연되며, 나아가, 상기 보호 절연층(35)과 투명 도전층(33) 사이에 제1 기능층(61a)이 위치할 수 있다.The first electrode pad 37 and the first electrode extensions 37a are insulated from the transparent conductive layer 33 by the protective insulating layer 35, and further, the protective insulating layer 35 and the transparent conductive layer ( The first functional layer 61a may be positioned between 33.

본 실시예에 있어서, 제1 기능층(61a)과 제2 기능층(31b)은 별개의 공정에 의해 형성된다. 즉, 제2 기능층(31b)을 덮도록 투명 도전층(33)이 형성된 후, 상기 투명 도전층(33) 상에 다시 제1 기능층(61a)이 형성된다.In the present embodiment, the first functional layer 61a and the second functional layer 31b are formed by separate processes. That is, after the transparent conductive layer 33 is formed to cover the second functional layer 31b, the first functional layer 61a is formed again on the transparent conductive layer 33.

도 6a, 6b 및 6c는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도들이다. 여기서, 각 도면들은 도 3의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도에 대응한다.6A, 6B, and 6C are cross-sectional views illustrating a light emitting diode chip according to another embodiment of the present invention. Here, each of the figures corresponds to a cross sectional view taken along the cut lines A-A, B-B and C-C of FIG.

도 6a, 6b 및 6c를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞서 도 3 및 도 4를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 투명 도전층(33)이 제1 전극 패드(37)와 제2 도전형 반도체층(29) 사이의 영역 및 제1 전극 연장부(37a)와 제2 도전형 반도체층(29) 사이의 영역으로 연장되어 있는 것에 차이가 있다.6A, 6B, and 6C, the light emitting diode chip according to the present embodiment is generally similar to the light emitting diode chip described above with reference to FIGS. 3 and 4, but the transparent conductive layer 33 has the first electrode pad 37. ) And a region extending between the second conductive semiconductor layer 29 and the region between the first electrode extension 37a and the second conductive semiconductor layer 29.

즉, 도 3의 실시예에서는, 제1 전극 패드(37)와 제1 전극 연장부들(37a) 아래의 제2 도전형 반도체층(29) 영역 상에는 투명 도전층(33)이 형성되지 않지만, 본 실시예에서는 이 영역에도 투명 도전층(33)이 위치한다. 투명 도전층(33)이 제1 전극 패드(37)와 제1 전극 연장부들(37a) 아래의 제2 도전형 반도체층(29)에 접속하므로, 이 영역에서도 전류가 반도체 적층 구조체(30) 내로 공급될 수 있다.That is, in the embodiment of FIG. 3, the transparent conductive layer 33 is not formed on the region of the second conductive semiconductor layer 29 under the first electrode pad 37 and the first electrode extensions 37a. In this embodiment, the transparent conductive layer 33 is located in this region. Since the transparent conductive layer 33 is connected to the first electrode pad 37 and the second conductive semiconductor layer 29 under the first electrode extensions 37a, the current flows into the semiconductor stacked structure 30 even in this region. Can be supplied.

상기 제1 전극 패드(37) 및 제1 전극 연장부들(37a)은 제1 기능층(71a)에 의해 투명 도전층(33)으로부터 절연된다.The first electrode pad 37 and the first electrode extensions 37a are insulated from the transparent conductive layer 33 by the first functional layer 71a.

본 실시예에 있어서, 제1 기능층(61a)과 제2 기능층(31b)은 별개의 공정에 의해 형성된다. 즉, 제2 기능층(31b)을 덮도록 투명 도전층(33)이 형성된 후, 상기 투명 도전층(33) 상에 다시 제1 기능층(71a)이 형성된다.In the present embodiment, the first functional layer 61a and the second functional layer 31b are formed by separate processes. That is, after the transparent conductive layer 33 is formed to cover the second functional layer 31b, the first functional layer 71a is formed again on the transparent conductive layer 33.

도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.7 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.

도 7을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 제2 기능층(71b)이 제2 전극 패드(39)와 제2 전극 연장부(39a)를 따라 도트 패턴으로 배열된 것에 차이가 있다.Referring to FIG. 7, the light emitting diode chip according to the present embodiment is generally similar to the light emitting diode chip described with reference to FIGS. 1 and 2, but the second functional layer 71b includes the second electrode pad 39 and the second. There is a difference in that arranged in a dot pattern along the electrode extension 39a.

즉, 제2 기능층(71b)은 연속적인 라인 형상이 아니라 도트 패턴으로 배열되어 있다. 한편, 투명 도전층(33)이 상기 제2 기능층(71b)을 덮으며, 도트들 사이의 영역에서도 제2 도전형 반도체층(29)에 접속된다.In other words, the second functional layers 71b are arranged in a dot pattern rather than in a continuous line shape. On the other hand, the transparent conductive layer 33 covers the said 2nd functional layer 71b, and is connected to the 2nd conductivity type semiconductor layer 29 also in the area | region between dots.

제2 기능층(71b)을 도트 패턴으로 배열한 것은 도 1 및 도 2의 실시예에 한정되는 것은 아니며, 도 3 및 도 4의 실시예, 도 5의 실시예 및 도 6의 실시예에도 적용될 수 있다.The arrangement of the second functional layer 71b in the dot pattern is not limited to the embodiment of FIGS. 1 and 2, but may also be applied to the embodiment of FIGS. 3 and 4, the embodiment of FIG. 5, and the embodiment of FIG. 6. Can be.

도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.8 is a cross-sectional view illustrating a light emitting diode chip according to another embodiment of the present invention.

도 8을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 제2 기능층(81b)이 투명 도전층(33) 상에 제2 전극 패드(39)와 제2 전극 연장부(39a)를 따라 도트 패턴으로 배열된 것에 차이가 있다.Referring to FIG. 8, the light emitting diode chip according to the present embodiment is generally similar to the light emitting diode chip described with reference to FIGS. 1 and 2, but the second functional layer 81b is disposed on the transparent conductive layer 33. There is a difference in that arranged in a dot pattern along the electrode pad 39 and the second electrode extension 39a.

즉, 제2 기능층(81b)은 투명 도전층(33)과 제2 전극 패드(30) 사이 및 투명 도전층(33)과 제2 전극 연장부들(39a) 사이에서 도트 패턴으로 배열되어 있다. 상기 제2 전극 연장부들(39a)은 도트들 사이의 영역에서 투명 도전층(33)에 접속한다.That is, the second functional layer 81b is arranged in a dot pattern between the transparent conductive layer 33 and the second electrode pad 30 and between the transparent conductive layer 33 and the second electrode extensions 39a. The second electrode extensions 39a are connected to the transparent conductive layer 33 in the region between the dots.

본 실시예에 따른 제2 기능층(81b)은 도 1 및 도 2의 실시예에 한정되는 것은 아니며, 도 3 및 도 4의 실시예, 도 5의 실시예 및 도 6의 실시예에도 적용될 수 있다. 더욱이, 도 5 및 도 6의 실시예들에 적용될 경우, 제1 기능층(61a, 71a)과 제2 기능층(81b)을 투명 도전층(33) 상에 동일 공정으로 형성할 수 있다.The second functional layer 81b according to the present embodiment is not limited to the embodiment of FIGS. 1 and 2, but may also be applied to the embodiment of FIGS. 3 and 4, the embodiment of FIG. 5, and the embodiment of FIG. 6. have. Furthermore, when applied to the embodiments of FIGS. 5 and 6, the first functional layers 61a and 71a and the second functional layer 81b may be formed on the transparent conductive layer 33 in the same process.

도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다. 여기서, 도 9는 도 1의 절취선 C-C에 대응하는 단면도이다.9 is a cross-sectional view for describing a light emitting diode chip according to still another embodiment of the present invention. Here, FIG. 9 is sectional drawing corresponding to the piercing line C-C of FIG.

도 9를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞서 설명한 발광 다이오드 칩들과 대체로 유사하나, 반도체 적층 구조체(30)에 복수의 관통홀들(30a)이 형성되는 것이 아니라, 라인 형상의 그루브들이 형성되는 것에 차이가 있다. 상기 그루브들은 제1 도전형 반도체층(25)을 노출시키며, 제1 전극 연장부들(37a)은 상기 그루브들 내에서 제1 도전형 반도체층(25)에 접속한다. 한편, 절연물질로 형성된 도트 패턴이 상기 제1 도전형 반도체층(25)과 제1 전극 연장부(37a) 사이에 위치하여 제1 전극 연장부들(37a)을 부분적으로 제1 도전형 반도체층(25)으로부터 이격시킨다.Referring to FIG. 9, the light emitting diode chip according to the present exemplary embodiment is generally similar to the light emitting diode chips described above, but a plurality of through holes 30a are not formed in the semiconductor stacked structure 30. There is a difference in their formation. The grooves expose the first conductivity type semiconductor layer 25, and the first electrode extensions 37a connect to the first conductivity type semiconductor layer 25 in the grooves. Meanwhile, a dot pattern formed of an insulating material is positioned between the first conductivity type semiconductor layer 25 and the first electrode extension part 37a to partially cover the first electrode extension parts 37a with the first conductivity type semiconductor layer ( 25).

상기 도트 패턴에 의해 제1 전극 연장부들(37a)이 제1 도전형 반도체층(25)에 연속적으로 접속하지 않고, 서로 이격된 복수의 도트 영역들에서 접속하므로, 제1 전극 연장부들(37a) 주위에 전류가 집중되는 것을 완화할 수 있다.The first electrode extensions 37a are connected to the plurality of dot regions spaced apart from each other by the first electrode extension portions 37a without being continuously connected to the first conductivity type semiconductor layer 25 by the dot pattern. The concentration of current around can be alleviated.

도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.10 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.

도 10을 참조하면, 제1 전극 연장부들(37a)은 복수의 도트 영역들(37b)에서 제1 도전형 반도체층(25)에 접속한다. 상기 복수의 도트 영역들(37b)은 예컨대, 도 1 및 2를 참조하여 설명한 발광 다이오드 칩에서, 제1 전극 연장부들(37a)이 복수의 관통홀들(30a) 내에서 제1 도전형 반도체층(25)에 접속하는 영역들에 대응하거나, 또는 도 9를 참조하여 설명한 발광 다이오드 칩에서, 제1 전극 연장부들(37a)이 그루브들 내에서 제1 도전형 반도체층(25)에 접속하는 영역들에 대응할 수 있다.Referring to FIG. 10, the first electrode extensions 37a are connected to the first conductive semiconductor layer 25 in the plurality of dot regions 37b. For example, in the light emitting diode chip described with reference to FIGS. 1 and 2, the plurality of dot regions 37b may include a first conductive semiconductor layer in which first electrode extensions 37a are formed in the plurality of through holes 30a. In the light emitting diode chip corresponding to the regions connected to (25) or described with reference to FIG. 9, the region where the first electrode extensions 37a are connected to the first conductivity-type semiconductor layer 25 in the grooves. It can correspond to these.

또한, 제2 전극 연장부들(39a)이 복수의 도트 영역들(39b)에서 투명 도전층(33)을 통해 제2 도전형 반도체층(29)에 접속한다. 상기 복수의 도트 영역들(39b)은 예컨대, 도 7을 참조하여 설명한 발광 다이오드 칩에서, 제2 전극 연장부들(39a)이 제2 기능층(71b)의 도트들 사이의 투명 도전층(33)에 접속하는 영역들에 대응하거나, 또는 도 8을 참조하여 설명한 발광 다이오드 칩에서, 제2 전극 연장부들(39a)이 제2 기능층(81b)의 도트들 사이의 투명 도전층(33)에 접속하는 영역들에 대응할 수 있다.In addition, the second electrode extensions 39a are connected to the second conductivity-type semiconductor layer 29 through the transparent conductive layer 33 in the plurality of dot regions 39b. For example, in the LED chip described with reference to FIG. 7, the plurality of dot regions 39b may include a transparent conductive layer 33 between the dots of the second functional layer 71b. In the light emitting diode chip corresponding to the regions connected to or described with reference to FIG. 8, the second electrode extensions 39a are connected to the transparent conductive layer 33 between the dots of the second functional layer 81b. It may correspond to the areas to be.

상기 도트 영역들(37b, 39b)의 크기는 서로 다를 수 있으며, 이들의 크기를 조절함으로써 발광 다이오드 칩의 전류 분산 특성을 개선할 수 있다. 도트 영역들(37b)의 크기는 관통홀들(30a)의 크기 또는 도트 패턴(도 9의 91a)의 크기를 조절하여 제어할 수 있으며, 도트 영역들(39b)의 크기는 제2 기능층(71b 또는 81b)의 크기를 조절하여 제어할 수 있다.The size of the dot areas 37b and 39b may be different from each other, and the current dispersion characteristics of the LED chip may be improved by adjusting the size of the dot areas 37b and 39b. The size of the dot areas 37b may be controlled by adjusting the size of the through holes 30a or the size of the dot pattern (91a of FIG. 9), and the size of the dot areas 39b may be controlled by the second functional layer ( 71b or 81b) to control the size.

예컨대, 제1 전극 연장부들(37a) 내의 도트 영역들(37b)은 제2 전극 패드(39)에 비해 제1 전극 패드(37)에 더 가까운 제1 도트 영역들과 제1 전극 패드에 비해 제2 전극 패드에 더 가까운 제2 도트 영역들로 구분될 수 있다. 상기 제1 도트 영역들은 제1 전극 패드(37)에서 멀어질수록 크기가 증가할 수 있으며, 제2 도트 영역들은 제1 전극 패드(37)에서 멀어질수록 크기가 감소할 수 있다.For example, the dot regions 37b in the first electrode extensions 37a may have first dot regions closer to the first electrode pad 37 than the second electrode pad 39 and first dot regions 37b. It may be divided into second dot areas closer to the second electrode pad. The first dot areas may increase in size as they move away from the first electrode pad 37, and the second dot areas may decrease in size as they move away from the first electrode pad 37.

또한, 제2 전극 연장부들(39a) 내의 도트 영역들(39b)은 제1 전극 패드(37)에 비해 제2 전극 패드(39)에 더 가까운 제3 도트 영역들과 제2 전극 패드에 비해 제1 전극 패드에 더 가까운 제4 도트 영역들로 구분될 수 있다. 상기 제3 도트 영역들은 제2 전극 패드(39)에서 멀어질수록 크기가 증가할 수 있으며, 제4 도트 영역들은 제2 전극 패드(39)에서 멀어질수록 크기가 감소할 수 있다.In addition, the dot regions 39b in the second electrode extensions 39a may be formed in the third dot regions closer to the second electrode pad 39 than in the first electrode pad 37 and in comparison with the second electrode pad. It may be divided into fourth dot areas closer to the first electrode pad. The third dot areas may increase in size as they move away from the second electrode pad 39, and the fourth dot areas may decrease in size as they move away from the second electrode pad 39.

일반적으로, 제1 전극 패드(37) 또는 제2 전극 패드(39) 주위에서 전류가 집중되기 쉬우므로, 이들 전극 패드들(37, 39)에 가까운 영역에서는 작은 도트 영역들이 형성되도록 하고, 전극 패드들에서 먼 영역에서는 상대적으로 큰 도트 영역들을 형성함으로써 전류 분산 성능을 강화할 수 있다.In general, since current is easily concentrated around the first electrode pad 37 or the second electrode pad 39, small dot regions are formed in the regions close to the electrode pads 37 and 39, and the electrode pads are formed. In the area far from the field, the current dispersion performance can be enhanced by forming relatively large dot areas.

나아가, 제1 전극 패드(37)와 제2 전극 패드(39)를 가로지르는 선으로부터 멀리 떨어질수록 도트 영역들의 크기를 증가시킴으로써 발광 다이오드 칩의 중심 영역에 전류가 집중되는 것을 방지할 수 있다.Furthermore, by increasing the size of the dot regions as the distance from the line crossing the first electrode pad 37 and the second electrode pad 39 increases, it is possible to prevent the current from being concentrated in the center region of the LED chip.

21: 기판, 23: 버퍼층, 25: 제1 도전형 반도체층,
27: 활성층, 29: 제2 도전형 반도체층, 30: 반도체 적층 구조체,
30a: 관통홀, 31a, 51a, 61a, 71a: 제1 기능층,
31b, 71b, 81b: 제2 기능층, 33: 투명 도전층, 35: 보호 절연층,
37: 제1 전극 패드, 37a: 제1 전극 연장부, 37b, 39b: 도트 영역,
39: 제2 전극 패드, 39a: 제2 전극 연장부, 45: 하부 반사기,
47: 금속층21 is a substrate, 23 is a buffer layer, 25 is a first conductivity type semiconductor layer,
27: active layer, 29: second conductive semiconductor layer, 30: semiconductor laminate structure,
30a: through hole, 31a, 51a, 61a, 71a: first functional layer,
31b, 71b, 81b: second functional layer, 33: transparent conductive layer, 35: protective insulating layer,
37: first electrode pad, 37a: first electrode extension, 37b, 39b: dot region,
39: second electrode pad, 39a: second electrode extension, 45: lower reflector,
47: metal layer

Claims (13)

기판;
상기 기판의 일면에 위치하며, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 위치하는 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 반도체 적층 구조체;
상기 기판의 다른 면에 위치하는 분포 브래그 반사층;
상기 제2 도전형 반도체층 상에 위치하는 반사 절연층;
상기 반사 절연층 상의 일부 영역 상에 위치하는 제2 전극 패드;
상기 반사 절연층과 상기 제2 전극 패드 사이에 위치함과 아울러, 상기 반사 절연층과 상기 제2 전극 패드 사이에서 연장하여 상기 제2 도전형 반도체층에 접속된 투명 도전층; 및
상기 제2 전극 패드로부터 연장하고, 상기 투명 도전층 상에 위치하는 제2 전극 연장부를 포함하고,
상기 투명 도전층은 돌출부와 오목부를 갖는 발광 다이오드 칩.Board;
Located on one surface of the substrate, a first conductive semiconductor layer, a second conductive semiconductor layer located on the first conductive semiconductor layer, and between the first conductive semiconductor layer and the second conductive semiconductor layer. A semiconductor laminate including an intervening active layer;
A distributed Bragg reflective layer on the other side of the substrate;
A reflective insulating layer on the second conductive semiconductor layer;
A second electrode pad on a portion of the reflective insulating layer;
A transparent conductive layer positioned between the reflective insulating layer and the second electrode pad and extending between the reflective insulating layer and the second electrode pad and connected to the second conductive semiconductor layer; And
A second electrode extension extending from the second electrode pad and positioned on the transparent conductive layer;
The transparent conductive layer is a light emitting diode chip having a protrusion and a recess. 청구항 1에 있어서,
상기 반사 절연층은 분포 브래그 반사기를 포함하는 발광 다이오드 칩.The method according to claim 1,
The reflective insulating layer includes a distributed Bragg reflector. 청구항 1에 있어서,
상기 제1 도전형 반도체층에 대향하여 상기 제2 도전형 반도체층 상에 위치하는 제1 전극 패드 및 상기 제1 전극 패드로부터 연장하여 상기 제1 도전형 반도체층에 접속된 제1 전극 연장부를 포함하는 발광 다이오드 칩.The method according to claim 1,
A first electrode pad positioned on the second conductive semiconductor layer opposite the first conductive semiconductor layer and a first electrode extension extending from the first electrode pad and connected to the first conductive semiconductor layer Light emitting diode chip. 청구항 1에 있어서,
상기 제2 전극 연장부를 따라 상기 제2 전극 연장부와 상기 제2 도전형 반도체층 사이에 개재되어 상기 제2 전극 연장부를 상기 제2 도전형 반도체층으로부터 부분적으로 이격시키는 도트 패턴을 더 포함하는 발광 다이오드 칩.The method according to claim 1,
The light emitting device may further include a dot pattern interposed between the second electrode extension part and the second conductivity type semiconductor layer along the second electrode extension part to partially separate the second electrode extension part from the second conductivity type semiconductor layer. Diode chip. 청구항 4에 있어서,
상기 도트 패턴은 절연물질로 형성된 발광 다이오드 칩.The method of claim 4,
The dot pattern is a light emitting diode chip formed of an insulating material. 청구항 5에 있어서,
상기 도트 패턴은 반사기를 포함하는 발광 다이오드 칩. The method according to claim 5,
The dot pattern includes a light emitting diode chip. 청구항 6에 있어서,
상기 반사기는 분포 브래그 반사기인 발광 다이오드 칩.The method of claim 6,
Wherein the reflector is a distributed Bragg reflector. 청구항 3에 있어서,
상기 반도체 적층 구조체는 상기 제2 도전형 반도체층 및 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 복수의 관통홀들을 더 포함하되,
상기 복수의 관통홀들은 상기 제1 전극 연장부를 따라 배열되고,
상기 제1 전극 연장부는 상기 관통홀들을 통해 상기 제1 도전형 반도체층에 접속하는 발광 다이오드 칩.The method according to claim 3,
The semiconductor laminate structure may further include a plurality of through holes through the second conductive semiconductor layer and the active layer to expose the first conductive semiconductor layer.
The plurality of through holes are arranged along the first electrode extension,
The first electrode extension part is connected to the first conductivity type semiconductor layer through the through holes. 청구항 8에 있어서,
상기 제1 전극 연장부와 상기 제2 도전형 반도체층 사이에 개재된 절연층을 더 포함하는 발광 다이오드 칩.The method according to claim 8,
The light emitting diode chip further comprises an insulating layer interposed between the first electrode extension and the second conductivity type semiconductor layer. 청구항 9에 있어서,
상기 제1 전극 연장부 아래의 절연층은 상기 관통홀들의 측벽으로 연장하여 상기 제1 전극 연장부를 상기 관통홀의 측벽으로부터 절연시키는 발광 다이오드 칩.The method of claim 9,
The insulating layer under the first electrode extension extends to the sidewalls of the through holes to insulate the first electrode extension from the sidewalls of the through holes. 청구항 8에 있어서,
상기 제1 전극 연장부 아래의 절연층은 분포 브래그 반사기를 포함하는 발광 다이오드 칩.The method according to claim 8,
The insulating layer under the first electrode extension includes a distributed Bragg reflector. 청구항 11에 있어서,
상기 제1 전극 연장부 아래의 분포 브래그 반사기는 상기 관통홀들의 측벽으로 연장하여 상기 제1 전극 연장부를 상기 관통홀의 측벽으로부터 절연시키는 발광 다이오드 칩.The method of claim 11,
The distribution Bragg reflector under the first electrode extension extends into sidewalls of the through holes to insulate the first electrode extension from sidewalls of the through holes. 청구항 8에 있어서,
상기 제1 전극 연장부 아래의 절연층과 상기 제2 도전형 반도체층 사이에 개재된 투명 도전층을 더 포함하는 발광 다이오드 칩.The method according to claim 8,
And a transparent conductive layer interposed between the insulating layer under the first electrode extension and the second conductive semiconductor layer.
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