KR100607119B1 - Multilayer Ceramic Components - Google Patents
Multilayer Ceramic Components Download PDFInfo
- Publication number
- KR100607119B1 KR100607119B1 KR1020030026057A KR20030026057A KR100607119B1 KR 100607119 B1 KR100607119 B1 KR 100607119B1 KR 1020030026057 A KR1020030026057 A KR 1020030026057A KR 20030026057 A KR20030026057 A KR 20030026057A KR 100607119 B1 KR100607119 B1 KR 100607119B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- dielectric material
- dielectric
- multilayer ceramic
- shrinkage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
- H05K1/185—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC] associated with components encapsulated in the insulating substrate of the PCBs; associated with components incorporated in internal layers of multilayer circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
- H05K3/1283—After-treatment of the printed patterns, e.g. sintering or curing methods
- H05K3/1291—Firing or sintering at relative high temperatures for patterns on inorganic boards, e.g. co-firing of circuits on green ceramic sheets
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
본 발명은 적어도 하나의 유전 물질 M1층; 및 적어도 하나의 유전 물질 M2층을 포함하며, 유전물질 M1과 M2의 층 모두에 수동 소자가 매립되어 있고, 유전 물질 M1층 과 유전 물질 M2층은 각각 소결 중 X와 Y 축에서 수축을 방지하는 다층 세라믹 구성물을 제공한다. 본 발명에 따르는 다층 세라믹 구성물의 각 층은 수동 소자를 매립하는 기질로 이용할 수 있고, 다른 유전 상수를 가진 다른 층이 수축하는 것을 방지할 수 있다. 따라서, 다층 세라믹 구성물은 더욱 크기를 줄이면서 더욱 우수한 회로 정확성을 제공한다고 하는 이점을 가진다. The present invention comprises at least one dielectric material M 1 layer; And at least one dielectric material M 2 layer, in which passive elements are embedded in both layers of dielectric material M 1 and M 2 , the dielectric material M 1 layer and dielectric material M 2 layer respectively being the X and Y axis during sintering. To provide a multilayer ceramic construction that prevents shrinkage. Each layer of the multilayer ceramic construction according to the present invention can be used as a substrate for embedding passive elements and can prevent other layers with different dielectric constants from shrinking. Thus, multilayer ceramic constructions have the advantage of providing smaller circuits while providing better circuit accuracy.
유전상수, 다층 세라믹, 수축 방지, 동시 소결, 회로, 소결 온도 Dielectric Constant, Multilayer Ceramic, Shrink-Resistant, Co-Sintering, Circuit, Sintering Temperature
Description
도 1은 본 발명에 따르는 다층 세라믹 구성물의 일 실시형태를 나타내는 간략도이다.1 is a simplified diagram showing one embodiment of a multilayer ceramic construction according to the present invention.
도 2는 여러 가지 M1층과 M2층의 두께 비율로 M1층과 M2층을 동시 소결한 경우 측정한 수축율을 나타내는 도면이다. M1은 실시예 1에 따르는 유전 물질을 의미하는 것이고, M2는 낮은 온도로 동시 소성된 종래의 세라믹(제품명 Du Pont 951 PT®)을 의미하는 것이다.FIG. 2 is a diagram showing shrinkage rate measured when sintering M 1 and M 2 layers at the same thickness ratio of various M 1 and M 2 layers. FIG. M 1 means the dielectric material according to Example 1, and M 2 means a conventional ceramic (product name Du Pont 951 PT®) co-fired at low temperature.
본 발명은 세라믹 구성물, 특히 전자 마이크로파 시스템 실행을 위한 다층 세라믹 구성물에 관한 것이다. The present invention relates to ceramic constructions, in particular multilayer ceramic constructions for the implementation of electronic microwave systems.
현대의 전자 제품에서 상호접속 회로 기판은 경량, 박형 및 소형이라고 하는 요구 조건을 충족시키는 데 필수적인 것이다. 상호접속 회로 기판에는 서로를 전기적으로 또는 기계적으로 상호연결하는 전자 회로 또는 배열(arrangement)에 결합 된 다수의 극소형의 수동 소자 및 금속화 패턴과 같은 하부 시스템들이 있다. 이러한 수동 소자와 금속화 패턴은 단일 상호접속 회로 기판에서 서로 물리적으로 분리되고 인접하게 매립되어 있어서, 서로 전기적으로 연결되거나 및/또는 그로 인해, 상호접속 회로 기판으로부터 연장할 수도 있다. 최근, 이러한 상호접속 회로 기판에 세라믹 구성물이 통상 적용되고 있다.In modern electronics, interconnect circuit boards are essential to meet the requirements of lightweight, thin and small. Interconnect circuit boards have a number of micro systems, such as passive elements and metallization patterns, coupled to electronic circuits or arrangements that electrically or mechanically interconnect each other. Such passive elements and metallization patterns may be physically separated from one another and buried adjacent to each other in a single interconnect circuit board, thereby electrically connecting to and / or extending from the interconnect circuit board. Recently, ceramic constructions are commonly applied to such interconnect circuit boards.
이러한 세라믹 구성물에서, 복합 전자 회로는 도전층을 분리시키기 위해서 일반적으로 여러 개의 절연 유전층을 필요로 한다. 수동 소자와 금속화 패턴을 조립(fabricated)하거나 매립하기에 적합한 상이한 유전 상수(K)에 대한 요건을 만족시키기 위해, 상이한 유전 상수를 가진 일련의 유전 물질들이 필요하다. 예를 들면, 신호 처리부의 세라믹 구성물에서 빠른 처리를 위해 내부의 신호를 전달하는 속도를 향상시키기 위해서는, 낮은 유전 상수의 물질이 바람직하고; 매립된 수동 소자로서 커패시터를 조립하는 데에는 높은 유전 상수의 물질이 바람직하다. 유전층을 관통하여 수동 소자와 금속화 패턴을 상호연결하는 전기 전도성 경로를 바이어스(vias)라 칭한다. 이러한 다층 구조에 의해 회로는 더욱 조밀해지고 작은 공간을 점유하게 된다. In such ceramic constructions, composite electronic circuits generally require several insulating dielectric layers to separate the conductive layers. In order to meet the requirements for different dielectric constants (K) suitable for fabricating or embedding passive devices and metallization patterns, a series of dielectric materials with different dielectric constants is needed. For example, low dielectric constant materials are preferred to improve the speed at which internal signals are delivered for fast processing in ceramic components of the signal processing section; High dielectric constant materials are desirable for assembling capacitors as embedded passive devices. Electrically conductive paths through the dielectric layer and interconnecting the passive device and the metallization pattern are called vias. This multilayer structure makes the circuit more compact and occupies a small space.
다양한 수동 소자와 금속화 패턴을 상호연결하기 위해 레지스터, 커패시터 또는 컨덕터와 같은 수동 소자와 금속화 패턴이 유전층을 관통하여 연장하는 금속화 바이어스로 인쇄된 다층 세라믹 구성물을 동시-소결하는 방법은 본 명세서에서 인용되고 있는 미국 특허 제4,654,095호에 기재되어 있다. 세라믹 분말은 금, 은, 및 동과 같은 높은 전도성의 금속을 사용하여, 혼화할 수 있는 온도에서 밀도를 높 일 수가 있다. 구체적으로, 금의 녹는점인 1060℃에서 오차 범위를 제공하기에 충분히 떨어진 1000℃ 이하에서 고밀도화(densificatiron)가 달성된다. 유전층은 레지스트리에 축적되고 적절한 온도와 압력하에서 압력이 가해져서, 바인더와 가소제와 같은 유기물질을 그린 세라믹체(green ceramic body)에서 제거(drive off)시키기 위해서 소성시킨다. 모든 세라믹과 이질의 물질을 소결시키고 그에 의해 고밀도화시킨다. 이 방법은 한번에 소성만으로 실행하여, 제조 시간과 노동력을 절약할 수 있고 이동성 금속의 확산을 제한하여 도전층 사이의 쇼트를 방지한다는 이점이 있다.A method of co-sintering a multilayer ceramic component printed with a metallization bias in which the metallization pattern extends through the dielectric layer and a passive element such as a resistor, capacitor or conductor to interconnect various passive elements and the metallization pattern is described herein. US Pat. No. 4,654,095, which is incorporated herein by reference. The ceramic powder may be made of high conductivity metals such as gold, silver, and copper to increase the density at temperatures that can be mixed. Specifically, densificatirons are achieved at 1000 ° C. or less, sufficiently separated to provide an error range at 1060 ° C., the melting point of gold. The dielectric layer builds up in the registry and is pressurized under appropriate temperatures and pressures, firing organic materials such as binders and plasticizers to drive off the green ceramic body. All ceramic and heterogeneous materials are sintered and thereby densified. This method is advantageously performed by firing at a time, saving manufacturing time and labor, and limiting the diffusion of mobile metal to prevent shorting between conductive layers.
그러나, 높은 K의 유전체와 낮은 K의 유전체를 가진 일체형 구조를 동시 소성하는 것은 문제를 야기시킨다. 이러한 문제 중 하나는 전기적 특성을 변화시킨 다는 것이고, 다른 문제는 소성 중에 발생하는 수축의 부정합이 생긴다는 것이다. However, co-firing a monolithic structure with a high K dielectric and a low K dielectric causes problems. One of these problems is changing the electrical properties, and the other is that shrinkage mismatch occurs during firing.
전기적 특성의 변화로는, 종래의 많은 어셈블리는 낮은 유전 상수를 가진 물질과 높은 유전 상수를 가진 물질을 사용하였는 데, 유리를 함유한 낮은 유전 상수를 가진 물질은 유전 상수의 증가와 손실율을 증가시키게 되었으며, 높은 유전 상수를 가진 물질은 납, 마그네슘 및 니오븀을 함유하고 있다. 그러나, 낮은 유전 상수를 가진 물질과 높은 유전 상수를 가진 물질이 동시 소성 중 800℃ 이상의 온도에서 서로 접촉하게 되면 계면 확산으로 인해 화학반응이 일어난다. 이러한 이유로, 낮은 유전 상수를 가진 물질과 높은 유전 상수를 가진 물질 모두의 유전 상수가 변하게 된다. 통상, 높은 유전 상수를 가진 물질의 유전 상수가 크게 떨어지게 된다. As electrical properties change, many conventional assemblies use materials with low and high dielectric constants, while materials with glass containing low dielectric constants increase the dielectric constant and increase the loss rate. The materials with high dielectric constants contain lead, magnesium and niobium. However, when a material having a low dielectric constant and a material having a high dielectric constant come into contact with each other at a temperature of 800 ° C. or higher during co-firing, a chemical reaction occurs due to interfacial diffusion. For this reason, the dielectric constants of both low and high dielectric constant materials change. In general, the dielectric constant of a material having a high dielectric constant is greatly reduced.
여러 개의 버퍼층이 낮은 유전 상수를 가진 물질과 높은 유전 상수를 가진 물질 사이에 삽입되어 있는 전자 패키지가 미국 특허 제5,757,611호에 개시되어 있다. 25 내지 100%의 바륨 화합물을 함유한 버퍼층이 화학적 확산을 위한 더욱 다양한 경로를 만들어서 초기의 고밀도화 공정 동안 추가의 물리적 배리어를 제공한다. 또한, 수동 소자부와 신호처리부를 전기 전도시키기 위해 버퍼층을 통해 바이어스를 형성할 수도 있다. 첨가제 및 무기 충전제를 형성하는 유리는 수동 소자부의 높은 K를 가진 유전층 또는 신호처리부의 낮은 K를 가진 유전층 중 하나와 접촉되어 있는 버퍼층의 수축율, 열팽창 및 화학적 상용성을 조절한다. 그러나, 다른 한편으로, 버퍼층은 전자 패키지의 두께를 증가시켜, 수동 소자를 매립하기 위한 우수한 기질로서 작용할 수 없게 된다. An electronic package in which several buffer layers are interposed between a material having a low dielectric constant and a material having a high dielectric constant is disclosed in US Pat. No. 5,757,611. Buffer layers containing between 25 and 100% barium compounds create more diverse pathways for chemical diffusion, providing additional physical barriers during the initial densification process. In addition, a bias may be formed through the buffer layer to electrically conduct the passive element portion and the signal processing portion. The glass forming additive and inorganic filler controls the shrinkage, thermal expansion and chemical compatibility of the buffer layer in contact with either the high K dielectric layer of the passive element portion or the low K dielectric layer of the signal processing portion. On the other hand, however, the buffer layer increases the thickness of the electronic package, making it unable to serve as an excellent substrate for embedding passive devices.
미국 특허 제6,055,151호에는 상이한 K를 가진 다른 종류의 다층 세라믹 그린 테이프 구조가 개시되어 있다. 이 특허는 높은 위치 정확도로, 기밀 내성(tight tolerance)을 가진 커패시터와 같은 매립된 소자를 형성하기 위해 낮은 소성 온도의 그린 테이프에 스크린 인쇄된 잉크에 초점을 맞춘 것이다. 이 캐퍼시터 층은 그린 테이프가 낮은 소성 온도 유리로 확산을 방지하기에 충분한 두께를 가진 2개의 바륨 티타네이트 배리어층 사이에 샌드위치된다. 또한, 다층 세라믹의 그린테이프 구조는 수축을 방지하기 위해 결합 유리에 의해 금속 지지판 상에 결합된다. 그러나, 낮은 소성 온도의 그린 테이프와 금속 지지판의 수축율이 다르므로, 소성 중에 파열이 발생하지 않도록 잘 조절해야만 한다. 한편, 다층 세라믹 그린 테이프 구조의 두께는 더 이상 감소시킬 수가 없다. U. S. Patent No. 6,055, 151 discloses a different kind of multilayer ceramic green tape structure with different K's. This patent focuses on screen-printed inks on low firing temperature green tape to form embedded devices such as capacitors with tight tolerances with high positional accuracy. This capacitor layer is sandwiched between two barium titanate barrier layers with a thickness sufficient to prevent diffusion of the green tape into the low firing temperature glass. In addition, the green tape structure of the multilayer ceramic is bonded onto the metal support plate by bonding glass to prevent shrinkage. However, since the shrinkage ratio of the green tape and the metal support plate of the low firing temperature is different, it must be well controlled so that no rupture occurs during firing. On the other hand, the thickness of the multilayer ceramic green tape structure can no longer be reduced.
소결하는 경우, 소자의 수축율이 동일하지 않기 때문에, 이것을 조정하기 위해 소성 조건은 달라져야 한다. 또한, X와 Y 치수의 불확실성으로 대형의 복합 회로의 어셈블리 동안 바람직하지 않은 부정합(misregistration)이 발생할 수 있다. 그린 세라믹체의 소성 중 수축을 방지하기 위한 방법은 미국 특허 제5,085,720호에서 개시되어 있다. 그린 세라믹체의 상부와 저부 각각에는 박리층이 적용되어 "샌드위치" 구조가 형성된다. 소성 및 소결 동안, 한 방향의 압력이 박리층의 표면에 적용된다. 박리층에 다공이 형성되어 그린 세라믹체의 휘발성 성분의 탈출 경로가 된다. 박리층은 소성 중에 수축하지 않기 때문에, 그린 세라믹체의 X와 Y 축의 수축은 감소된다. 그러나, 그린 세라믹체의 상부와 저부 표면 모두를 덮는 박리층의 제거는 상부에 존재하는 컨덕터, 레지스터, 및 캐퍼시터의 소결 및 소성 후에 제거해야만 한다. 따라서, 이 방법은 비용이 상승하게 된다. 다수의 세라믹 층(예를 들면, 6 이상의 층)의 조립 시에, 그린 세라믹체의 중간층은 그린체의 상부와 저부의 박리층을 적용함으로써 힘이 균등하게 분산되지 않아서 여전히 수축하게 된다(즉, 그린체의 상부와 저부의 힘과 중간층의 힘은 상당히 차이가 있다).In the case of sintering, since the shrinkage ratio of the elements is not the same, the firing conditions must be changed to adjust this. Uncertainties in X and Y dimensions can also cause undesirable misregistration during assembly of large complex circuits. A method for preventing shrinkage during firing of a green ceramic body is disclosed in US Pat. No. 5,085,720. A peeling layer is applied to each of the top and bottom of the green ceramic body to form a "sandwich" structure. During firing and sintering, pressure in one direction is applied to the surface of the release layer. Pores are formed in the release layer to become escape routes of the volatile components of the green ceramic body. Since the release layer does not shrink during firing, shrinkage of the X and Y axes of the green ceramic body is reduced. However, the removal of the release layer covering both the top and bottom surfaces of the green ceramic body must be removed after sintering and firing of the conductors, resistors, and capacitors present thereon. Thus, this method is expensive. In assembling a large number of ceramic layers (e.g., six or more layers), the middle layer of the green ceramic body is still shrinking (i.e., the force is not evenly distributed by applying a release layer at the top and bottom of the green body) The force between the top and bottom of the green body and that of the middle layer is quite different).
미국 특허 제5,085,720호에 개시된 그린 세라믹체를 일부 수정하여, 수축을 방지하는 억제층을 그린 세라믹체의 층들 사이에 설치하였다. 이 억제층은 제거에 의한 불이익을 없애기 위해 완성품에 잔존하게 된다. 그러나, 억제층은 적합한 유전 물질이 될 수 없으므로, 제품의 두께가 두꺼워 질뿐이다.Some modifications of the green ceramic body disclosed in US Pat. No. 5,085,720 were made to provide a suppression layer between the layers of the green ceramic body to prevent shrinkage. This suppression layer remains in the finished product in order to eliminate the disadvantages caused by the removal. However, the suppression layer cannot be a suitable dielectric material, which only thickens the product.
상기 언급한 문제점을 해결하기 위해서, 본 발명은 상이한 유전상수를 가진 2개의 유전 물질을 동시 소성하는 경우, X와 Y의 축의 수축을 감소시켜 크기는 줄 어들고 회로 정확도는 더 우수한 이점이 있는 새로운 다층 세라믹 구성물 및 그 속에 매립된 수동 소자를 개발하게 된다. In order to solve the above-mentioned problems, the present invention provides a novel method of reducing the shrinkage of the X and Y axes by reducing the shrinkage of the X and Y axes when simultaneously firing two dielectric materials having different dielectric constants. Multilayer ceramic components and passive devices embedded therein will be developed.
본 발명은 적어도 하나의 유전 물질 M1 및 적어도 하나의 유전 물질 M2를 포함하는 다층 세라믹 구성물을 제공한다. 상기 유전 물질 M1과 M2층은 소성 중에 서로 X와 Y 축의 수축을 방지하며, 이들 층 모두에 수동 소자가 매립되어 있다. 본 발명에 따르면, 다층 세라믹 구성물의 각 층은 수동 소자를 매립하기 위한 기질로 활용될 수 있고, 상이한 유전상수를 가진 다른 층이 수축하는 것을 방지할 수 있다. 따라서, 본 발명의 다층 세라믹 구성물은 크기를 줄일 수가 있고 회로의 정확도가 우수해진다는 이점이 있다.The present invention provides a multilayer ceramic construction comprising at least one dielectric material M 1 and at least one dielectric material M 2 . The dielectric materials M 1 and M 2 layers prevent shrinkage of the X and Y axes from each other during firing, with passive elements embedded in both of these layers. According to the present invention, each layer of the multilayer ceramic constituent can be utilized as a substrate for embedding passive elements and can prevent other layers with different dielectric constants from shrinking. Thus, the multilayer ceramic construction of the present invention has the advantage that the size can be reduced and the circuit accuracy is excellent.
본 발명의 목적은 The object of the present invention
내부에 적어도 하나의 수동 소자가 매립된 유전 상수가 K1인 적어도 하나의 유전 물질 M1층; 및 At least one dielectric material M 1 layer having a dielectric constant K 1 with at least one passive element embedded therein; And
상기 유전 물질 M1층의 하부에 존재하는 내부에 적어도 하나의 수동 소자가 매립된 유전 상수가 K2인 적어도 하나의 유전 물질 M2층을 포함하며,The dielectric material M, at least one passive component is a buried dielectric constant therein present in the lower portion of the first layer comprises a K 2 of at least one dielectric material layer M 2,
상기 K1은 상기 K2와는 다르고, 상기 유전 물질 M1층과 유전 물질 M 2층은 각 소성 중 X와 Y 축에서 수축을 방지하는 K 1 is different from K 2 , and the dielectric material M 1 layer and the dielectric material M 2 layer prevent shrinkage in the X and Y axes during each firing.
다층 세라믹 구성물을 제공하고자 하는 것이다. It is an object to provide a multilayer ceramic construction.
본 발명은 내부에 적어도 하나의 수동 소자가 매립된 유전 상수가 K1인 적어도 하나의 유전 물질 M1층; 및 The present invention includes at least one dielectric material M 1 layer having a dielectric constant K 1 with at least one passive element embedded therein; And
상기 유전 물질 M1층의 하부에 존재하는 내부에 적어도 하나의 수동 소자가 매립된 유전 상수가 K2인 적어도 하나의 유전 물질 M2층을 포함하며,The dielectric material M, at least one passive component is a buried dielectric constant therein present in the lower portion of the first layer comprises a K 2 of at least one dielectric material layer M 2,
상기 K1은 상기 K2와는 다르고, 상기 유전 물질 M1층과 상기 유전 물질 M2층은 각각 소성 중 X와 Y 축에서 수축을 방지하는 The K 1 is different from the K 2 , and the dielectric material M 1 layer and the dielectric material M 2 layer respectively prevent shrinkage in the X and Y axes during firing.
다층 세라믹 구성물을 제공한다. Provide a multilayer ceramic construction.
도 1에 나타난 바와 같이, 본 발명의 다층 세라믹 구성물(1)의 실시 형태는 K1의 유전 상수를 가진 복수의 유전 물질 M1층(11) 및 K2의 유전 상수를 가진 복수의 유전 물질 M2층(12)을 포함한다. K1은 K2와는 다르고, 유전 물질 M
1층(11) 및 유전 물질 M2층(12) 모두는 수동 소자(15)를 매립하는 기질로 이용할 수 있다. 바람직하게, 소정량의 도전 물질을 유전 물질 M1층(11)과 유전 물질 M2층(12)에 소정의 패턴으로 적용하여 금속화 패턴(16)을 만든다. 또한, 다수의 바이어스는 층(11)(12)을 통과하는 구멍이 되도록 층(11)(12)을 관통하여 구멍을 뚫을 수도 있다. 이 바이아스 내에 비아 컨덕터(13)를 배치하여 수동 소자(15)와 금속화 패턴(16)을 전기적으로 연결시킬 수도 있다. As shown in FIG. 1, an embodiment of the multilayer
본 발명의 바람직한 실시 형태에 따르는 세라믹 구성물은 상부에 수동 소자 또는 금속화 패턴이 인쇄되지 않은 상부(overlying)에 유전층을 포함한다. The ceramic construction according to a preferred embodiment of the present invention comprises a dielectric layer on top of which the passive element or metallization pattern is not printed on top.
본 명세서에서는 "매립된 수동 소자(buried passive component)"라는 용어는 유전층 및 금속화 패턴 및/또는 비아 컨덕터로 이루어진 전기 소자 및 매립된 조립된 수동 소자를 의미한다. 예를 들면, 제조된 수동 소자는 커패시터, 레지스터, 및 인덕터를 포함한다. 구체적으로, 층(11)(12)내의 금속화 패턴(16)은 층(11)(12)과 함께 다중의 마주하는 방향의 전극(14)을 포함하여, 카패시터를 형성할 수 있다. 층(11)(12) 사이의 금속화 패턴(16)은 전달/수용(T/R) 모듈 등과 같은 다양한 신호처리 장치를 형성한다. The term " buried passive component " as used herein refers to an electrical component consisting of a dielectric layer and a metallization pattern and / or via conductor and an embedded assembled passive component. For example, manufactured passive devices include capacitors, resistors, and inductors. Specifically, the
금속화 패턴(16) 및 비아 컨덕터(13)는 금, 은, 구리 및 그의 합금과 같은 고전도성 물질을 포함하는 것이 바람직하고, 960℃의 녹는점을 가진 은을 포함하는 것이 더욱 바람직하다. 따라서, 다층 세라믹 구성물(1)의 고밀도화는 금속화 패턴(16)을 형성하는 특정 전도물질의 녹는점 이하의 온도에서 달성되어야만 한다. 또한, 회로의 디자인이 달라지면 다른 유전 상수를 가진 물질이 필요하게 된다.The
본 발명에 따르는 유전층을 제조하는 데 사용될 수 있는 유전 물질은 M1 및 M2로 사용하는 데 적합하다. 본 발명의 바람직한 실시 형태에 따르면, 유전 물질 M1 및 M2 중 적어도 하나는 세라믹 고체 및 무기 유리를 포함하여 적절한 전기적 특성을 제공한다. Dielectric materials that can be used to prepare the dielectric layer according to the invention are suitable for use as M 1 and M 2 . According to a preferred embodiment of the present invention, at least one of the dielectric materials M 1 and M 2 comprises ceramic solids and inorganic glass to provide suitable electrical properties.
본 명세서에서 "세라믹 고체(ceramic solids)"라는 용어는 고체가 시스템에서 다른 물질에 대해 화학적으로 불활성이고 유전 물질 시스템의 다른 성분에 대해 다음과 같은 물리적 특성을 가진다면, 직접적으로 결정적인 것은 아닌 구성물을 의미한다. (1) 무기 유리의 소결 온도 이상의 소결 온도를 가질 것; 및 (2) 본 발명의 소성 시 소결에 견디지 않을 것. 세라믹 고체의 예로는 무기 금속, 고융점의 무기 고체 및 높은 연화점의 유리를 포함한다. 본 발명의 보다 바람직한 실시형태에서, 세라믹은 바륨 티타늄 옥사이드, 바륨 사마륨 네오디뮴 티타늄 옥사이드, 실리콘 옥사이드, 알루미늄 옥사이드, 마그네슘 알루미늄 실리콘 옥사이드 및 이들의 혼합물을 포함한다. 또한, 세라믹 고체는 이의 유전 특성 및 열팽창 특성을 고려하여 선택할 수 있다. 따라서, 이러한 물질의 혼합물은 이들이 적용하는 임의의 기질의 열팽창 특성에 맞추기 위해 선택할 수 있다.As used herein, the term "ceramic solids" refers to a composition that is not directly critical if the solids are chemically inert to other materials in the system and have the following physical properties for other components of the dielectric material system: it means. (1) have a sintering temperature of at least the sintering temperature of the inorganic glass; And (2) not to withstand sintering during firing of the present invention. Examples of ceramic solids include inorganic metals, high melting point inorganic solids and high softening point glass. In a more preferred embodiment of the invention, the ceramic comprises barium titanium oxide, barium samarium neodymium titanium oxide, silicon oxide, aluminum oxide, magnesium aluminum silicon oxide and mixtures thereof. In addition, the ceramic solid may be selected in consideration of its dielectric properties and thermal expansion properties. Thus, mixtures of these materials can be selected to suit the thermal expansion properties of any substrate they apply.
본 명세서에서 "무기 유리(inorganic glass)"라는 용어는 시스템에서 다른 원료에 대해 화학적으로 불활성이고 다음과 같은 물리적 특성에 적합한 무기질 물질을 의미한다. (1) 세라믹의 소결 온도 이하의 소결 온도를 가질 것; 및 (2) 사용된 소성 온도에서 점성 유동 소결(viscous flow sintering)을 견딜 것. 본 발명에 적합한 무기 유리는 통상적인 유리이고, 특히 소성시에 결정질 또는 비결정질의 유리이다. 더욱 바람직한 실시형태에서 무기 유리는 약 0.5 내지 약 98 중량%의 함량 범위로, 비스무스 옥사이드, 텔루륨 옥사이드, 보론 옥사이드, 이의 전구체 및 이들의 혼합물로 이루어진 군에서 선택된다. The term " inorganic glass " as used herein means an inorganic material that is chemically inert to other raw materials in the system and suitable for the following physical properties. (1) have a sintering temperature of less than or equal to the sintering temperature of the ceramic; And (2) withstand viscous flow sintering at the firing temperature used. Inorganic glasses suitable for the present invention are conventional glasses, in particular crystalline or amorphous glass upon firing. In a more preferred embodiment the inorganic glass is selected from the group consisting of bismuth oxide, tellurium oxide, boron oxide, precursors thereof and mixtures thereof in a content range of about 0.5 to about 98% by weight.
세라믹 고체 및 무기 유리는 폴리머 바인더에 분산된다. 폴리머 바인더는 내부에 선택적으로 가소제, 이형제, 분산제, 스트리핑제, 소포제 및 습윤제와 같은 기타 물질이 용해되어 있다. 저온의 동시 소성 세라믹을 제조하는 데 유용한 것으 로 본 기술 분야에 알려져 있는 모든 폴리머 바인더는 본 발명에 적합하게 이용할 수 있다.Ceramic solids and inorganic glass are dispersed in a polymeric binder. The polymeric binder is optionally dissolved therein with other materials such as plasticizers, release agents, dispersants, stripping agents, antifoaming agents, and wetting agents. All polymer binders known in the art as being useful for producing low temperature cofired ceramics can be suitably used in the present invention.
세라믹 고체와 무기 유리를 결합하면, 다른 유전 상수 및 소결 온도를 가진 일련의 물질이 얻어진다. 바람직하게, 본 발명에 따르는 유전 물질의 유전상수는 약 4 내지 약 2000이다. 다른 특징에서, 본 발명에 따르는 유전 물질의 소결 온도는 약 450℃ 내지 약 1200℃이고, 더욱 바람직하게는 세라믹 구성물에서 은과 동시 소성하기 위한 소결 온도는 약 960℃이하이다. Combining ceramic solids with inorganic glass yields a series of materials with different dielectric constants and sintering temperatures. Preferably, the dielectric constant of the dielectric material according to the invention is about 4 to about 2000. In another feature, the sintering temperature of the dielectric material according to the invention is from about 450 ° C. to about 1200 ° C., and more preferably, the sintering temperature for co-firing with silver in ceramic constituents is about 960 ° C. or less.
본 발명에 따르면, 유전 물질 M1 및 M2층을 X와 Y 축의 수축을 방지하기 위해 서로 인접하게 위치시킨다. 따라서, 모든 수축은 Z 방향에서 일어난다. 수축을 억제하는 기전은 유전 물질 M1과 M2의 소결 온도의 차이에 따라 달라진다. 예를 들면, 유전 물질 M1의 소결 온도는 T1이고, 유전 물질 M2의 소결 온도는 T 2라 하면, T1은 T2 보다 높다. 유전 물질 M2층은 T2에서 소결을 시작하나, T 2에서 여전히 수축하지 않은 유전 물질 M1층에 의해 X와 Y 축의 수축은 억제되고 감소된다. 이 때에, 유전 물질 M1층은 유전 물질 M2층의 수축을 억제하기 위한 억제층의 역할을 한다. 온도가 T1으로 상승하면, 유전 물질 M2층은 소결이 완결되고 더 이상 수축하지 않는다. 따라서 유전 물질 M1층의 X와 Y 축의 수축은 유전 물질 M2층에 의해 억제되고 감소된다. 수축을 방지하는 효과를 달성하기 위해 T1은 T2+50℃이상인 것이 바람직 하다. According to the invention, the dielectric material M 1 and M 2 layers are placed adjacent to each other to prevent shrinkage of the X and Y axes. Thus, all contractions occur in the Z direction. The mechanism of inhibiting shrinkage depends on the difference in the sintering temperatures of the dielectric materials M 1 and M 2 . For example, if the sintering temperature of dielectric material M 1 is T 1 and the sintering temperature of dielectric material M 2 is T 2 , then T 1 is higher than T 2 . A dielectric material layer M 2 is started sintered at T 2, by a dielectric material layer M 1 is not still shrink in 2 X T and Y-axis shrinkage is suppressed is reduced. At this time, the dielectric material M 1 layer serves as a suppression layer for suppressing shrinkage of the dielectric material M 2 layer. When the temperature rises to T 1 , the dielectric material M 2 layer completes sintering and no longer shrinks. Thus genetic material M X and Y axis contraction of the first layer is decreased is suppressed by the dielectric material layer M 2. In order to achieve the effect of preventing shrinkage, T 1 is preferably at least T 2 + 50 ° C.
본 발명에 따르면, 결합 유리(bonding glass)가 유전 물질 M1층과 유전 물질 M2층 사이에 선택적으로 첨가될 수 있다. 결합 유리는 소성 중 Z 방향으로 힘이 가해지는 지 또는 가해지지 않는 지에 따라 이용할 수 있다. 힘은 다작용성 세라믹 구성물의 층이 서로 접하기에 충분한 것으로, 세라믹 구성물에 수직한 Z 방향에서 모든 수축이 일어나기에 실질적으로 충분한 것이다. 즉, 세라믹 구성물의 X 및 Y 축은 소성 중에 수축하지 않는다. 압력이 적용되지 않는 경우, 결합 유리가 사용되어야 한다. 결합 유리는 M1 및/또는 M2 물질에 바로 첨가되거나, 유전 물질 M 1층과 유전 물질 M2층 사이에 결합 유리층의 형태로 존재할 수도 있다. 결합 유리층은 유리 입자를 잉크와 같은 적절한 용매에 용해시켜 제조하고, 유전 물질 M1층 및/또는 유전 물질 M2층 상에 직접 코팅, 스포터 분산 또는 증착에 의해 인쇄한다. According to the invention, bonding glass can be optionally added between the dielectric material M 1 layer and the dielectric material M 2 layer. Bonded glass can be used depending on whether or not a force is applied in the Z direction during firing. The force is sufficient to bring the layers of the multifunctional ceramic component into contact with each other and substantially enough for all shrinkage to occur in the Z direction perpendicular to the ceramic component. That is, the X and Y axes of the ceramic construction do not shrink during firing. If no pressure is applied, a combined glass should be used. The bonded glass may be added directly to the M 1 and / or M 2 material or may be present in the form of a bonded glass layer between the dielectric material M 1 layer and the dielectric material M 2 layer. The bonded glass layer is prepared by dissolving the glass particles in a suitable solvent such as an ink and printing by coating, spotter dispersion or deposition directly on the dielectric material M 1 layer and / or dielectric material M 2 layer.
본 발명은 (1) 다층 세라믹 구성물의 모든 층이 종래의 버퍼층 및/또는 배리어층의 필요 없이 수동 소자를 매립하기 위한 기질로 작용할 수 있기 때문에, 세라믹 구성물의 총 사이즈는 크기 감소하여 현대 전자 제품에 요구되는 경량, 박형, 및 소형의 조건을 만족시킬 수 있다. (2) 서로의 수축을 방지하는 M1 및 M2의 2개 물질층의 설계에 의해, 본 발명에 따르는 세라믹 구성물의 X 및 Y 축의 수축은 일어나지 않는다. 따라서, 그 위에 설계된 회로의 정확도는 크게 향상되고 따라서 수율은 상승된다. (3) 버퍼층, 배리어층 및/또는 금속 서포터가 없는 점에서 비용 이 절감된다. (4) 세라믹 고체와 무기 유리를 결합하여, 다양한 유전 상수와 품질 계수를 가진 일련의 물질이 제조되어, 상이한 목적의 전기적 특성을 제공할 수 있다.The present invention provides that (1) all layers of the multilayer ceramic construction can serve as a substrate for embedding passive devices without the need for conventional buffer and / or barrier layers, so that the total size of the ceramic construction is reduced in size to modern electronic products. It can satisfy the requirements of light weight, thinness and small size required. (2) By designing two material layers, M 1 and M 2 , which prevent each other from shrinking, shrinkage of the X and Y axes of the ceramic construction according to the invention does not occur. Thus, the accuracy of the circuit designed thereon is greatly improved and thus the yield is increased. (3) Cost savings in the absence of a buffer layer, barrier layer and / or metal supporter. (4) By combining ceramic solid and inorganic glass, a series of materials with various dielectric constants and quality factors can be produced, providing different purpose electrical properties.
다음의 실시예는 본 발명을 단지 설명하고자 하는 것으로 본 발명의 범위를 한정하고자 하는 것은 아니다. The following examples are merely intended to illustrate the invention and are not intended to limit the scope of the invention.
(실시예 1 내지 15)(Examples 1 to 15)
유전 물질의 층Layer of dielectric material
표 1에 도시된 바와 같이 세라믹 고체와 무기 유리의 원료 성분을 혼합하고, 폴리머 바인더와 가소제를 첨가하여 세라믹 슬립을 제조하였다. 세라믹 슬립을 약 50㎛의 두께를 가진 칼날에서 캐스트 슬러리를 통과시켜 제조하였다. 소결점(Ts), 유전 상수(K), 및 품질 계수(Q)도 표 1에 나타나 있다.As shown in Table 1, the raw material components of the ceramic solid and the inorganic glass were mixed, and the polymer slip and the plasticizer were added to prepare a ceramic slip. Ceramic slip was prepared by passing a cast slurry on a blade with a thickness of about 50 μm. The sinter point (T s ), dielectric constant (K), and quality factor (Q) are also shown in Table 1.
(실시예 16)(Example 16)
다층 세라믹 구성물의 수축율Shrinkage of Multilayer Ceramic Components
실시예 1에 따르는 유전층 및 Du Pont 951 PT®층에 비아 구멍을 뚫고 비아 충전을 하고 회로를 스크린 인쇄하였다. 이들 층을 4000 psi 및 60℃에서 10분간 쌓아서 적층하고, 소성하였다. 실시예 1에 따르는 유전층 및 및 Du Pont 951 PT® 층을 다양한 비율로 제작한 세라믹 구성물의 X 및 Y 축의 수축율을 측정하여 도 2에 나타내었다. Via layers were drilled and via filled in the dielectric layer according to Example 1 and the Du Pont 951 PT® layer and screen printed. These layers were stacked for 10 minutes at 4000 psi and 60 ° C., and fired. The shrinkage ratios of the X and Y axes of the ceramic component fabricated at various ratios of the dielectric layer according to Example 1 and the Du Pont 951 PT® layer were measured and shown in FIG. 2.
도 2에 도시된 바와 같이, 본 발명에 따르는 다층 세라믹 구성물의 X 및 Y 축의 수축율은 상당히 낮아서, 2개의 물질층은 각각 서로의 수축을 효과적으로 방지할 수 있다.As shown in Figure 2, the shrinkage of the X and Y axes of the multilayer ceramic construction according to the present invention is significantly low, so that the two layers of material can each effectively prevent shrinkage from each other.
본 발명의 실시형태가 도시되고 설명되었지만, 당업자는 다양한 변형 및 개선을 이룰 수 있을 것이다. 본 발명을 도시된 특정 형태로 제한하고자 하는 것은 아니며, 모든 본 발명의 사상 및 범 주에서 이탈되지 않는 모든 변형은 첨부된 특허청구범위에 정의된 범주 내에 있는 것으로 간주한다.While embodiments of the invention have been shown and described, those skilled in the art will be able to make various modifications and improvements. It is not intended to be exhaustive or to limit the invention to the precise forms shown, and all modifications that do not depart from the spirit and scope of the invention are considered to be within the scope defined in the appended claims.
본 발명은 (1) 다층 세라믹 구성물의 모든 층이 종래의 버퍼층 및/또는 배리어층의 필요 없이 수동 소자를 매립하기 위한 기질로 작용할 수 있기 때문에, 세라믹 구성물의 총 사이즈는 크기 감소하여 현대 전자 제품에 요구되는 경량, 박형, 및 소형의 조건을 만족시킬 수 있다. (2) 서로의 수축을 방지하는 M1 및 M2의 2개 물질층의 설계에 의해, 본 발명에 따르는 세라믹 구성물의 X 및 Y 축의 수축은 일어나지 않는다. 따라서, 그 위에 설계된 회로의 정확도는 크게 향상되고 따라서 수율은 상승된다. (3) 버퍼층, 배리어층 및/또는 금속 서포터가 없는 점에서 비용이 절감된다. (4) 세라믹 고체와 무기 유리를 결합하여, 다양한 유전 상수와 품질 계수를 가진 일련의 물질이 제조되어, 상이한 전기적 특성을 위해 제공될 수 있다.The present invention provides that (1) all layers of the multilayer ceramic construction can serve as a substrate for embedding passive devices without the need for conventional buffer and / or barrier layers, so that the total size of the ceramic construction is reduced in size to modern electronic products. It can satisfy the requirements of light weight, thinness and small size required. (2) By designing two material layers, M 1 and M 2 , which prevent each other from shrinking, shrinkage of the X and Y axes of the ceramic construction according to the invention does not occur. Thus, the accuracy of the circuit designed thereon is greatly improved and thus the yield is increased. (3) The cost is reduced in that there is no buffer layer, barrier layer and / or metal supporter. (4) By combining ceramic solid and inorganic glass, a series of materials with various dielectric constants and quality factors can be produced and provided for different electrical properties.
Claims (18)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030026057A KR100607119B1 (en) | 2003-04-24 | 2003-04-24 | Multilayer Ceramic Components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030026057A KR100607119B1 (en) | 2003-04-24 | 2003-04-24 | Multilayer Ceramic Components |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040092574A KR20040092574A (en) | 2004-11-04 |
| KR100607119B1 true KR100607119B1 (en) | 2006-08-01 |
Family
ID=37372940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030026057A Expired - Fee Related KR100607119B1 (en) | 2003-04-24 | 2003-04-24 | Multilayer Ceramic Components |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100607119B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100978651B1 (en) | 2007-11-06 | 2010-08-30 | 삼성전기주식회사 | Low Temperature Simultaneous Ceramic Substrate with Buffer Layer and Its Manufacturing Method |
-
2003
- 2003-04-24 KR KR1020030026057A patent/KR100607119B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100978651B1 (en) | 2007-11-06 | 2010-08-30 | 삼성전기주식회사 | Low Temperature Simultaneous Ceramic Substrate with Buffer Layer and Its Manufacturing Method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040092574A (en) | 2004-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100307078B1 (en) | Glass bonding layer for ceramic circuit board supporting substrate | |
| US6337123B1 (en) | Multilayered ceramic substrate and method of producing the same | |
| KR100356678B1 (en) | Method of producing a multi-layer ceramic substrate | |
| KR100383378B1 (en) | Monolithic ceramic substrate, manufacturing and designing methods therefor, and electronic device | |
| US5757611A (en) | Electronic package having buried passive components | |
| US7072167B2 (en) | Co-fired ceramic capacitor and method for forming ceramic capacitors for use in printed wiring boards | |
| EP0331161B1 (en) | Method for fabricating multilayer circuits | |
| KR100352780B1 (en) | Multi-layer ceramic substrate and method for producing the same | |
| US5814366A (en) | Method of manufacturing multilayered ceramic substrate | |
| EP0570855A2 (en) | Method for producing multilayered ceramic substrate | |
| JP2001060767A (en) | Method of manufacturing ceramic substrate and unfired ceramic substrate | |
| CA2345764C (en) | Capacitance-coupled high dielectric constant embedded capacitors | |
| US6893710B2 (en) | Multilayer ceramic composition | |
| US6891109B2 (en) | Monolithic ceramic substrate and method for making the same | |
| EP0535711A2 (en) | Method for producing multilayered ceramic substrate | |
| JP2006253117A (en) | Multi-component LTCC substrate having a core of high dielectric constant ceramic material and method for its development | |
| JP5032772B2 (en) | Low temperature co-fired ceramic structure and manufacturing method thereof | |
| KR100607119B1 (en) | Multilayer Ceramic Components | |
| US6846375B2 (en) | Method of manufacturing multilayer ceramic wiring board and conductive paste for use | |
| KR100289959B1 (en) | Manufacturing method of embedded capacitor of low temperature simultaneous firing ceramic | |
| KR100790695B1 (en) | Manufacturing Method of Ceramic Substrate for Electronic Component Package | |
| JPH11354924A (en) | Manufacture of multilayer ceramic substrate | |
| EP1471041A1 (en) | Multilayer ceramic composition | |
| KR100611763B1 (en) | Non-condensation multilayer ceramic substrate and its manufacturing method | |
| TWI229351B (en) | Multilayer ceramic composition |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20110614 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20120725 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20120725 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
