KR100209760B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로 공정을 간략화하고 유용성 및 소자의 신뢰성을 향상시키는데 적당하도록 한 반도체 패키지 및 이의 제조방법을 제공하기 위한 것이다.
이를위한 본 발명의 반도체 패키지는 일정간격을 갖고 상, 하부가 관통되는 홀내에 전도체가 매립된 구조물과, 고정물에 부착되어 사방으로 리드선이 형성되고 그 리드선이 상기 전도체 각각에 전기적으로 연결되는 TAB을 포함하여 구성되고 본 발명의 반도체 패키지 제조방법은 패키지 외형에 따른 구조물을 준비하는 스텝과, 고정물에 리드선을 사방으로 부착하여 TAB을 형성하는 스텝과, 상기 구조물에 일정간격을 갖는 홀을 형성하는 스텝과, 상기 홀내에 전도체를 매립하는 스텝과, 상기 TAB의 리드선이 각 전도체와 전기적으로 연결되도록 리플로우시켜 구조물에 부착하는 스텝을 포함하여 이루어진다.

Description

반도체 패키지 및 이의 제조방법
본 발명은 반도체 패키지에 관한 것으로 특히, 공정을 간략화하고 유용성 및 소자의 신뢰성을 향상시키는데 적당하도록 한 반도체 패키지 및 이의 제조방법에 관한 것이다.
일반적으로, 반도체 패키지 제조시에는 웨이퍼에 집적회로를 형성하는 FAB공정을 완료한 후 웨이퍼상에 만들어진 각 칩을 서로 분리시키는 다이싱(Dicing), 분리된 각 칩을 리드 프레임(Lead Frame)의 패들(Paddle)에 안착시키는 칩 본딩, 칩 위의 본딩패드와 리드 프레임의 인너 리드(Inner Lead)를 전기적으로 접속시키는 와이어 본딩을 순차적으로 수행한 후 회로를 보호하기 위해 몰딩을 수행한다.
이하 종래의 반도체 패키지를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래 와이어본딩 반도체 패키지의 구조단면도이다.
제1도에 도시한 바와같이 종래의 반도체 패키지는 반도체회로를 내장하고 있는 칩(11)과 상기 칩(11)과 접속되어 칩(11)을 지탱시켜주는 리드프레임(12)과, 상기 칩(11)과 리드프레임(12)을 고정시켜주는 양면테이프(13)와, 상기 리드프레임(12)의 하단에 형성되어 피시비(PCB)기판(14)과 리드프레임(12)을 전기적으로 연결시켜주는 하부패드(15)와, 상기 칩(11)의 상단에 위치하여 전극역할을 하는 본딩패드(16)와, 상기 본딩패드(16)와 상기 리드프레임(12)을 전기적으로 연결시켜주는 와이어(17) 그리고 외부환경으로부터 소자를 보호하기 위해 EMC(Epoxy Mold Compound)로 몰딩한 몸체(18)로 이루어진다.
이와같은 반도체 패키지 제조방법은 다음과 같은 문제점이 있었다.
첫째, 칩과 리드프레임을 전기적으로 연결시키기 위하여 와이어본딩 공정을 수행하여야 하므로 공정이 복잡하고 칩의 적층에 따른 솔더링공정이 복잡하다.
둘째, 소자동작시 열을 방출하기 위한 히트씽크가 없었다.
셋째, 패키지 적층시에는 패키지 자체가 여러개의 층으로 겹쳐져 있는 것처럼 보여 미관상 좋지 않다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 공정을 간략화하고 적층이 용이하여 유용성을 향상시키는데 적당한 반도체 패키지 제조방법을 제공하는데 그 목적이 있다.
또 다른 목적으로서는 히트씽크를 부착하여 열방출을 용이하게 하므로서 소자의 신뢰성을 향상시키는데 있다.
제1도는 종래 와이어본딩 패키지의 단면도.
제2도는 본 발명에 따른 반도체 패키지 구조에 따른 사시도.
제3a도 내지 제3d도는 본 발명의 반도체 패키지 제조방법을 나타낸 사시도.
제4a도 내지 제4d도는 제3d도의 I-I'선에 따른 반도체 패키지의 단면도.
제5a도 내지 제5b도는 제3d도의 II-II'선에 따른 반도체 패키지의 단면도.
제6도는 PCB기판에 실장한 본 발명의 반도체 패키지의 단면도.
제7도는 본 발명에 따른 적층된 반도체 패키지의 단면도.
제8도는 본 발명에 따른 히트씽크를 부착한 반도체 패키지의 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 전도체 22 : 구조물
23 : 리드선 24 : 에폭시수지
25 : 웨이퍼 칩 26 : PCB기판
27 : 솔더 볼 28 : 범프
29 : 히트씽크
상기의 목적을 달성하기 위한 본 발명의 반도체 패키지는 일정간격을 갖고 상, 하부가 관통되는 홀내에 전도체가 매립된 구조물과, 고정물에 부착되어 사방으로 리드선이 형성되고 그 리드선이 상기 전도체 각각에 전기적으로 연결되는 TAB을 포함하여 구성되고 본 발명의 반도체 패키지 제조방법은 패키지 외형에 따른 구조물을 준비하는 스텝과, 고정물에 리드선을 사방으로 부착하여 TAB을 형성하는 스텝과, 상기 구조물에 일정간격을 갖는 홀을 형성하는 스텝과, 상기 홀내에 전도체를 매립하는 스텝과, 상기 TAB의 리드선이 각 전도체와 전기적으로 연결되도록 리플로우시켜 구조물에 부착하는 스텝을 포함하여 이루어진다.
이하 본 발명의 반도체 패키지 및 이의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도는 본 발명의 반도체 패키지 구조에 따른 사시도이다.
제2도에 도시한 바와같이 본 발명의 반도체 패키지는 일정간격을 갖고 상, 하부가 관통되는 홀내에 전도체(21)가 매립된 구조물(22)과, 고정물에 부착되어 사방으로 리드선(23)이 형성되고 그 리드선(23)이 상기 전도체(21) 각각에 전기적으로 연결되는 TAB(24)을 포함하여 구성된다.
여기서 상기 구조물(22)은 칩을 실장하기 위한 버텀 플레이트(bottom plate)가 형성되며 상기 버텀 플레이트의 형성방법으로서는 먼저, 전도체(21) 매립을 위한 홀만 형성된 컬럼 타입(Column type) 기판을 만든다음, 얇게 잘라서 단품을 형성하고 그라인딩하는 방법과 전도체(21) 매립을 위한 홀과 칩실장용 관통홀이 형성된 컬럼 타입 기판을 형성한 후 얇게 자른다음, 패들(paddle)을 접착하는 방법을 포함한다.
여기서 상기 고정물은 상기 리드선(23)을 고정시키기 위한 테이프이다.
그리고 상기 리드선(23)과 구조물(22)에 형성된 전도체(21)는 범프에 의해 전기적으로 연결된다.
제3a도 내지 제3d도는 본 발명의 반도체 패키지 제조방법을 사시도로 나타내었다.
먼저, 제3a도는 본 발명에 따른 TAB을 도시한 것으로서 복수개의 리드선(23)이 사방으로 부착되어 있음을 보여준다.
여기서 상기 리드선(23)은 후공정에서 형성되는 전도체(21)와 범프를 통해서 전기적으로 연결된다.
그리고 제3b도는 패키지 외형에 따른 구조물을 도시한 사시도로서 웨이퍼 칩을 실장하기 위해 중앙에 홈이 형성되고 상기 홈 주위의 구조물(22)내에 일정간격을 두고 복수개의 홀이 형성되고 그 홀에 전도체(21)가 매립되어 있음을 보여준다.
이와같이 전도체(21)가 매립된 구조물(22)에 웨이퍼 칩과 TAB을 부착하게 되면 완성된 하나의 패키지가 된다.
제3c도는 구조물에 웨이퍼 칩과 TAB을 부착한 패키지를 보여주는 사시도이다.
여기서 상기 TAB에 부착된 각각의 리드선(23)은 상기 구조물(22)내에 형성된 전도체(21)와 전기적으로 연결된다.
제3d도는 완성된 패키지에 몰딩을 실시한 것을 보여주는 사시도로서 몰딩을 실시하지 않으면 신뢰성과 산화의 문제를 유발하게 된다.
이때 몰딩은 구조물의 윗부분만 하는 경우와 실제 PCB기판에 실장한 후 전체를 몰딩하는 경우가 있다.
에폭시 수지를 이용하여 몰딩을 하게되면 내부의 웨이퍼 칩 주위에도 몰딩이 된다.
여기서 열방출을 용이하게 하기 위해서 몰딩 이전에 상기 TAB상에 히트씽(도면에 도시되지 않음)을 부착한다.
이와같은 반도체 패키지 제조방법을 단면도로 설명하면 다음과 같다.
제4a도 내지 제4b도는 제3d도의 I-I'선에 따른 반도체 패키지의 단면도이다.
먼저, 제4a도는 일정간격을 갖고 전도체가 형성된 구조물에 TAB을 부착하여 완성된 패키지를 보여주는 단면도이다.
제4a도에 도시된 바와같이 복수개의 리드선(23)들이 상기 구조물(22)에 형성된 전도체(23)들과 각각 전기적으로 연결되도록 TAB을 부착한다.
이때 상기 각 리드선(23) 사이에는 빈 공간이 형성되는데 이는 후에 이루어지는 몰딩공정시 몰딩된다.
제4b도는 이러한 몰딩공정이 완료된 반도체 패키지의 단면도이다.
제4b도에 도시한 바와같이 에폭시 수지(24)를 이용하여 구조물의 윗부분에만 몰딩을 실시한다.
한편 제5a도 내지 제5b도는 제3d도의 II-II'선에 따른 반도체 패키지의 단면도이다.
먼저, 제5a도는 완성된 패키지를 나타낸 단면도로서 양측에 전도체(21)가 형성되고 중앙부에는 웨이퍼 칩(25)이 형성된 구조물(22)상에 리드선(23)이 부착된 TAB을 접착한다.
이때 상기 리드선(23)은 웨이퍼 칩(25)에서 양측에 형성된 전도체(21)에까지 연장되어 있다.
그리고 상기 전도체(21) 상부에는 범프(도면에 도시하지 않음)가 형성되어 리드선(23)과 전기적으로 연결시켜 준다.
이어 제5b도는 상기와 같이 완성된 패키지에 몰딩을 실시한 것을 나타낸 단면도로서 에폭시수지(24)를 이용하여 구조물(22) 상측에 몰딩을 하게되면 구조물(22) 중앙부에 위치된 웨이퍼 칩(25) 주위에까지 몰딩된다.
이와같이 본 발명에 따른 반도체 패키지는 상기 TAB의 리드선(23)과 연결된 전도체(21)의 상부에 범프가 형성되어 있기 때문에 리플로우(Reflow)만 하더라도 용이하게 전도체(21)와 리드선(23)을 접착할 수 있다.
그리고 이러한 반도체 패키지를 PCB기판에 실장할 경우 전도체의 하부에 솔더 볼 또는 범프를 형성시키면 상기 PCB기판과 패키지를 쉽게 접착할 수 있다.
제6도는 몰딩이 된 패키지와 PCB기판(26)을 접착한 것을 나타낸 단면도로서 단순히 전도체(21) 하부에 형성된 솔더 볼(27)을 이용하여 상기 PCB기판(26)과 그리고 전도체(21)을 전기적으로 연결시킨 것을 나타내었다.
이렇게 패키지와 PCB기판(26)을 접착시킨 후 다시 구조물(22)을 충분히 포함하도록 에폭시수지(24)몰딩을 실시하면 신뢰성은 더욱 향상된다.
이와같은 본 발명에 따른 반도체 패키지 제조방법은 웨이퍼 칩과 전도체를 연결시키기 위한 와이어본딩공정이 필요치 않아 공정이 단순하다.
그리고 적층이 용이하여 유용성을 향상시킬 수 있다.
제7도는 본 발명을 이용한 적층된 반도체 패키지를 나타낸 단면도이다.
제7도에 도시한 바와같이 전도체 하부에 솔더 볼(27) 및 범프(28)를 형성한 후 패키지를 적층한다.
이후 리플로우(Reflow)시키면 두개의 패키지를 간단하게 접착할 수 있다.
그리고 적층된 패키지를 PCB기판(26)에 실장한 후 전체적으로 에폭시수지(24)로 몰딩을 실시하면 두개의 패키지가 하나의 패키지로 보이므로 실제 단위 패키지당 용량을 크게할 수 있다.
여기서 상기 적층된 패키지를 PCB기판에 실장함에 있어서도 솔더 볼(27) 및 범프(28)를 이용하여 리플로우(Reflow)공정만으로 손쉽게 접착할 수 있다.
이어 제8도는 패키지의 열방출을 위해 히트씽크를 부착한 것을 보여주는 단면도이다.
제8도에 도시한 바와같이 본 발명의 반도체 패키지 제조방법에 따르면 패키지의 TAB상에 히트씽크(29)를 부착한 후 에폭시수지(24)를 이용하여 전체적으로 몰딩을 실시한다.
이상 상술한 바와같이 본 발명의 반도체 패키지 제조방법은 다음과 같은 효과가 있다.
첫째, 접착공정만으로 패키지를 구현하므로 와이어본딩 공정이 필요치 않아 공정을 간략화할 수 있다.
둘째, 패키지의 적층을 위해 별도의 공정이 추가되지 않고 간단한 리플로우 공정만으로 실현이 가능하다.
셋째, 열방출을 용이하게 하기 위한 히트씽크의 부착이 간단하므로 신뢰성을 향상시킨다.

Claims (16)

  1. 일정간격을 갖고 상, 하부가 관통되는 홀내에 저도체가 매립된 구조물과, 고정물에 부착되어 사방으로 리드선이 형성되고 그 리드선이 상기 전도체 각각에 전기적으로 연결되는 TAB을 포함하여 구성됨을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 고정물은 리드선은 고정시키기 위한 테이프임을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 전도체 상부에는 범프가 형성되어 리드선과 전기적으로 연결됨을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 구조물은 전도체 매립을 위한 홀만 형성된 칼럼타입 기판인 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 구조물은 전도체 매립을 위한 홀과 칩 실장을 위한 홀이 형성된 칼럼타입 기판인 것을 특징으로 하는 반도체 패키지.
  6. 패키지 외형에 따른 구조물을 준비하는 스텝과, 고정물에 리드선을 사방으로 부착하여 TAB을 형성하는 스텝과, 상기 구조물에 일정간격을 갖는 홀을 형성하는 스텝과, 상기 홀내에 전도체를 매립하는 스텝과, 상기 TAB의 리드선이 각 전도체와 전기적으로 연결되도록 리플로우시켜 구조물에 부착하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체 패키지 제조방법.
  7. 제6항에 있어서, 상기 TAB을 구조물에 부착한 후 몰딩을 실시하는 스텝이 더 구비됨을 특징으로 하는 반도체 패키지 제조방법.
  8. 제7항에 있어서, 상기 몰딩이 완료된 패키지를 PCB기판에 실장하는 스텝이 더 구비됨을 특징으로 하는 반도체 패키지 제조방법.
  9. 제8항에 있어서, 상기 PCB기판상에는 솔더 볼 또는 범프를 형성하여 상기 패키지의 전도체와 전기적으로 연결함을 특징으로 하는 반도체 패키지 제조방법.
  10. 제8항에 있어서, 상기 몰딩이 완료된 패키지를 PCB기판에 실장 후 다시 몰딩하는 스텝이 더 구비됨을 특징으로 하는 반도체 패키지 제조방법.
  11. 제6항에 있어서, 상기 구조물에 TAB을 부착하므로서 완성된 패키지를 적층형성함을 특징으로 하는 반도체 패키지 제조방법.
  12. 제11항에 있어서, 상기 패키지의 적층시 솔더 볼 또는 범프를 이용하여 적층에 따른 패키지를 전기적으로 연결함을 특징으로 하는 반도체 패키지 제조방법.
  13. 제6항에 있어서, 상기 구조물에 TAB을 부착하므로서 완성된 패키지의 열방출을 위해 상기 패키지의 TAB상부에 히트씽크를 부착함을 특징으로 하는 반도체 패키지 제조방법.
  14. 제7항에 있어서, 상기 몰딩은 구조물의 윗부분 또는 구조물 전체에 실시함을 특징으로 하는 반도체 패키지 제조방법.
  15. 제12항에 있어서, 상기 패키지의 적층시 패키지간의 접착은 리플로우에 의해 이루어짐을 특징으로 하는 반도체 패키지 제조방법.
  16. 제13항에 있어서, 상기 히트씽크를 부착한 후 다시 몰딩하는 스텝이 더 구비됨을 특징으로 하는 반도체 패키지 제조방법.
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