JPWO2013124989A1

JPWO2013124989A1 - 半導体装置

Info

Publication number: JPWO2013124989A1
Application number: JP2014500799A
Authority: JP
Inventors: 茂男遠井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-02-22
Filing date: 2012-02-22
Publication date: 2015-05-21
Anticipated expiration: 2032-02-22
Also published as: CN104137244A; US9306046B2; DE112012005921T5; DE112012005921B4; CN104137244B; WO2013124989A1; US20150303287A1; JP5871050B2

Abstract

本願の発明にかかる半導体装置は、平面視で直線的に形成された複数のゲートと、該複数のゲートと絶縁されたエミッタパターンと、該エミッタパターンの上に形成されたエミッタ電極を有し、該エミッタパターンを介して該エミッタ電極へ主電流が流れるように形成された半導体素子と、該エミッタ電極の一部に形成された第１はんだと、該第１はんだと離れて、該エミッタ電極の一部に形成された第２はんだと、該第１はんだ及び該第２はんだにより該エミッタ電極に接続された端子とを備える。該半導体素子は、該第１はんだが形成された第１はんだ領域と、該第２はんだが形成された第２はんだ領域と、該第１はんだ領域と該第２はんだ領域の間の領域である中間領域とを有し、該第１はんだ領域の該ゲートの密度と、該第２はんだ領域の該ゲートの密度と、該中間領域の該ゲートの密度は等しく、該半導体素子は、該中間領域の該主電流の電流密度が、該第１はんだ領域及び該第２はんだ領域の該主電流の電流密度よりも低くなるように形成される。

Description

この発明は、大電流のスイッチングなどに用いられる半導体装置に関するものである。

特許文献１には、半導体素子の上に接触電極が形成された半導体装置が開示されている。半導体素子はその一部に素子が形成されていない非加工部を有する。非加工部は、非通電領域となっているので発熱しない。特許文献１に開示の半導体装置は、半導体素子の一部に発熱しない非加工部を設けることで、半導体装置の最高温度を抑制するものである。

日本特開２００８−２７７５２３号公報

半導体素子の表面電極に端子をはんだ付けする技術はダイレクトリード接合（Direct Lead Bonding）と呼ばれている。１つの大型のはんだを用いて表面電極と端子を接続すると熱収縮時の応力が大きくなるので、複数のはんだを用いて表面電極と端子を接続することがある。この場合、半導体装置の稼動時に、はんだと別のはんだとに挟まれた半導体素子の領域が温度上昇する問題があった。半導体素子の温度上昇を抑えるためには、半導体装置の動作を制限する必要があった。

本発明は上述の問題を解決するためになされたものであり、複数のはんだで表面電極と端子を接続する半導体装置において、半導体素子の温度上昇を抑制できる半導体装置を提供することを目的とする。

本願の発明にかかる半導体装置は、平面視で直線的に形成された複数のゲートと、該複数のゲートと絶縁されたエミッタパターンと、該エミッタパターンの上に形成されたエミッタ電極を有し、該エミッタパターンを介して該エミッタ電極へ主電流が流れるように形成された半導体素子と、該エミッタ電極の一部に形成された第１はんだと、該第１はんだと離れて、該エミッタ電極の一部に形成された第２はんだと、該第１はんだ及び該第２はんだにより該エミッタ電極に接続された端子とを備える。そして、該半導体素子は、該第１はんだが形成された第１はんだ領域と、該第２はんだが形成された第２はんだ領域と、該第１はんだ領域と該第２はんだ領域の間の領域である中間領域とを有し、該第１はんだ領域の該ゲートの密度と、該第２はんだ領域の該ゲートの密度と、該中間領域の該ゲートの密度は等しく、該半導体素子は、該中間領域の該主電流の電流密度が、該第１はんだ領域及び該第２はんだ領域の該主電流の電流密度よりも低くなるように形成されたことを特徴とする。

本発明のその他の特徴は以下に明らかにする。

この発明によれば、半導体素子のうちはんだが形成された領域に挟まれた領域である中間領域の主電流を低減するので、半導体素子の温度上昇を抑制できる。

本発明の実施の形態１に係る半導体装置の斜視図である。図１の半導体装置の第１はんだ及び第２はんだを含む部分における断面図である。図２の半導体素子を詳細に示す断面図である。第１はんだ領域、第２はんだ領域、及び中間領域における、ゲート、エミッタパターン、ベース層の平面図である。本発明の実施の形態２に係る半導体装置の断面図である。本発明の実施の形態３に係る半導体装置の断面図である。本発明の実施の形態４に係る半導体装置の断面図である。本発明の実施の形態５に係る半導体装置の断面図である。本発明の実施の形態６に係る半導体素子の断面図である。

本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の斜視図である。半導体装置１０は、基板１２の上に形成されたベース板１４を有している。ベース板１４には半導体素子１６が固定されている。半導体素子１６は、例えばＳｉで形成された縦型ＩＧＢＴである。半導体素子１６の表面には、分離して設けられた４つのはんだが形成されている。４つのはんだには第１はんだ１８及び第２はんだ２０が含まれる。この４つのはんだにより端子２２と半導体素子１６が接続されている。

図２は、図１の半導体装置１０の第１はんだ１８及び第２はんだ２０を含む部分における断面図である。半導体素子１６は、第１はんだ１６が形成された第１はんだ領域５０と、第２はんだ２０が形成された第２はんだ領域５２と、第１はんだ領域５０と第２はんだ領域５２の間の領域である中間領域５４とを有している。

図３は、図２の半導体素子を詳細に示す断面図である。半導体素子１６は、ｎ−層６０を有している。ｎ−層６０の上には電荷蓄積層６２が形成されている。電荷蓄積層６２の上にはベース層６４が形成されている。

ベース層６４と電荷蓄積層６２を貫通し、ｎ−層６０に至るようにゲート６６が形成されている。ゲート６６はゲート絶縁膜を介してベース層６４と接している。ゲート６６に電圧を印加することでベース層６４の導電型を反転させることができる。ゲート６６を挟むようにエミッタパターン７０ａ、７０ｂが形成されている。ゲート６６とエミッタパターン７０ａ、７０ｂは絶縁されている。ゲート６６の上には絶縁膜７２が形成されている。エミッタパターン７０ａ、７０ｂの上にはエミッタ電極７４が形成されている。

ｎ−層６０の下にはバッファ層８０が形成されている。バッファ層８０の下にコレクタ層８２が形成されている。バッファ層８０は、コレクタ層８２からｎ−層６０への正孔の注入量を調整するために形成されている。コレクタ層８２の下にはコレクタ電極８４が形成されている。上述のとおり、半導体素子１６は、表面にエミッタ電極７４が形成され、裏面にコレクタ電極８４が形成された縦型ＩＧＢＴで形成されている。

第１はんだ１８はエミッタ電極７４の一部に形成されている。第２はんだ２０は第１はんだ１８と離れてエミッタ電極７４の一部に形成されている。そして、端子２２は、第１はんだ１８及び第２はんだ２０によりエミッタ電極７４に接続されている。半導体素子１６の主電流はエミッタパターン７０ａ、７０ｂを介してエミッタ電極７４へ流れる。

図４は、第１はんだ領域、第２はんだ領域、及び中間領域における、ゲート、エミッタパターン、ベース層の平面図である。各領域でゲート６６は複数形成されており、それぞれが平面視で直線的に形成されている。ゲート６６は第１はんだ領域５０、第２はんだ領域５２、及び中間領域５４の全ての領域において等しい間隔で平行に並べられている。そのため、第１はんだ領域５０のゲート６６の密度と、第２はんだ領域５２のゲート６６の密度と、中間領域５４のゲート６６の密度は等しい。

中間領域５４のエミッタパターン７０ａは、第１はんだ領域５０及び第２はんだ領域５２のエミッタパターン７０ｂよりも面積が小さくなるように形成されている。これにより、平面視での単位面積当たりのエミッタパターンとエミッタ電極との接触面積は、第１はんだ領域５０及び第２はんだ領域５２よりも中間領域５４で小さくなる。

本発明の実施の形態１に係る半導体装置によれば、中間領域５４のエミッタパターン７０ａを小さく形成し、中間領域５４において第１はんだ領域５０及び第２はんだ領域５２よりも電流が流れにくくなっているので、はんだ間（中間領域）の温度上昇を抑制できる。ところで、中間領域にゲートを形成しないことや、中間領域のゲートを機能させないことにより中間領域の温度上昇を抑制することもできる。この場合、中間領域は半導体素子の動作に寄与しない無効領域となってしまう。ところが、本発明の実施の形態１に係る半導体装置１０によれば、中間領域５４に電流を流して中間領域５４を半導体素子１６の動作に寄与させ、かつ中間領域５４を流れる電流を低減して中間領域５４の温度上昇を抑制することができる。

本発明の実施の形態１に係る半導体装置１０では中間領域５４におけるエミッタパターン７０ａを第１はんだ領域５０のエミッタパターン７０ｂ及び第２はんだ領域５２のエミッタパターン７０ｂよりも小さく形成したが、本発明はこれに限定されない。すなわち、中間領域５４の主電流の電流密度が第１はんだ領域５０及び第２はんだ領域５２の主電流の電流密度よりも低くなるように半導体素子１６を形成すれば本発明の効果を得られるので、この特徴を失わない範囲において様々な変形が可能である。

本発明の実施の形態１に係る半導体素子１６はＳｉで形成するとしたが、Ｓｉに比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。また、半導体素子１６は縦型ＩＧＢＴに限定されず、例えば、ＭＯＳＦＥＴで形成してもよい。また、半導体素子の各部分の導電型は適宜反転させてもよい。

実施の形態２．
図５は、本発明の実施の形態２に係る半導体装置の断面図である。実施の形態１に係る半導体装置との相違点を中心に説明する。

中間領域５４におけるエミッタパターン７０ｃの不純物密度は、第１はんだ領域５０におけるエミッタパターン７０ｂの不純物密度及び第２はんだ領域５２におけるエミッタパターン７０ｂの不純物密度よりも低い。ここで不純物密度とはドナー密度のことをいう。
なお、ドナー密度は実効ドナー密度としてもよい。

本発明の実施の形態２に係る半導体装置によれば、中間領域５４の主電流の電流密度を第１はんだ領域５０及び第２はんだ領域５２の主電流の電流密度よりも低くできる。よって、はんだ間（中間領域）の温度上昇を抑制できる。

実施の形態３．
図６は、本発明の実施の形態３に係る半導体装置の断面図である。実施の形態１に係る半導体装置との相違点を中心に説明する。

中間領域５４におけるベース層６４ａの不純物密度は、第１はんだ領域５０におけるベース層６４の不純物密度及び第２はんだ領域５２におけるベース層６４の不純物密度よりも高い。ここで不純物密度とはアクセプタ密度のことをいう。なお、アクセプタ密度は実効アクセプタ密度としてもよい。

本発明の実施の形態３に係る半導体装置によれば、中間領域５４のゲート閾値電圧を高め、中間領域５４の主電流の電流密度を第１はんだ領域５０及び第２はんだ領域５２の主電流の電流密度よりも低くできる。よって、はんだ間（中間領域）の温度上昇を抑制できる。

実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置の断面図である。実施の形態１に係る半導体装置との相違点を中心に説明する。

中間領域５４には、電子線などの荷電粒子が照射されたことにより荷電粒子照射領域１００が形成されている。荷電粒子照射領域１００が形成されたため、中間領域５４の主電流の経路は、第１はんだ領域５０及び前記第２はんだ領域５２の主電流の経路よりも格子欠陥が多くなっている。

格子欠陥は半導体物質内での電子−正孔キャリアを再結合する機能を持つため、格子欠陥密度を最適化することでキャリアのライフタイム制御が可能となる。本発明の実施の形態４に係る半導体装置によれば、中間領域５４に格子欠陥を導入し中間領域５４のキャリアのライフタイムコントロールを行うことで中間領域５４のオン電圧を上昇させることができる。よって、中間領域５４の主電流の電流密度を第１はんだ領域５０及び第２はんだ領域５２の主電流の電流密度よりも低くしてはんだ間（中間領域）の温度上昇を抑制できる。

実施の形態５．
図８は、本発明の実施の形態５に係る半導体装置の断面図である。実施の形態１に係る半導体装置との相違点を中心に説明する。

中間領域５４におけるｎ−層１１０の比抵抗は、第１はんだ領域５０及び第２はんだ領域５２におけるｎ−層６０の比抵抗よりも高くなっている。そのため、中間領域５４の主電流経路の比抵抗は、第１はんだ領域５０の主電流経路の比抵抗、及び第２はんだ領域５２の主電流経路の比抵抗よりも高くなっている。

本発明の実施の形態５に係る半導体装置によれば、中間領域５４のオン電圧を上昇させることができる。よって、中間領域５４の主電流の電流密度を第１はんだ領域５０及び第２はんだ領域５２の主電流の電流密度よりも低くしてはんだ間（中間領域）の温度上昇を抑制できる。

実施の形態６．
図９は、本発明の実施の形態６に係る半導体素子の断面図である。実施の形態１に係る半導体装置との相違点を中心に説明する。

中間領域５４の幅（Ｘ１）を、第１はんだ領域５０の幅（Ｘ２）又は第２はんだ領域５２の幅（Ｘ３）の半分以上となるようにした。第１はんだ領域５０と第２はんだ領域５２を十分に離間させることで、第１はんだ領域５０で発生した熱と第２はんだ領域５２で発生した熱が干渉しないようにした。よって、はんだ間（中間領域）の温度上昇を抑制できる。

幅Ｘ１は幅Ｘ２又は幅Ｘ３の半分以上であれば特に限定されない。なお、本発明の実施の形態２乃至６に係る半導体装置は少なくとも実施の形態１と同程度の変形が可能である。また、各実施の形態に係る半導体装置の特徴を適宜組み合わせてもよい。

１０半導体装置、１２基板、１４ベース板、１６半導体素子、２２端子、５０第１はんだ領域、５２第２はんだ領域、５４中間領域、６０ｎ−層、６２電荷蓄積層、６４，６４ａベース層、６６ゲート、７０ａ，７０ｂ，７０ｃエミッタパターン、７２絶縁膜、７４エミッタ電極、８０バッファ層、８２コレクタ層、８４コレクタ電極、１００荷電粒子照射領域、１１０ｎ−層

Claims

平面視で直線的に形成された複数のゲートと、前記複数のゲートと絶縁されたエミッタパターンと、前記エミッタパターンの上に形成されたエミッタ電極を有し、前記エミッタパターンを介して前記エミッタ電極へ主電流が流れるように形成された半導体素子と、
前記エミッタ電極の一部に形成された第１はんだと、
前記第１はんだと離れて、前記エミッタ電極の一部に形成された第２はんだと、
前記第１はんだ及び前記第２はんだにより前記エミッタ電極に接続された端子と、を備え、
前記半導体素子は、前記第１はんだが形成された第１はんだ領域と、前記第２はんだが形成された第２はんだ領域と、前記第１はんだ領域と前記第２はんだ領域の間の領域である中間領域とを有し、
前記第１はんだ領域の前記ゲートの密度と、前記第２はんだ領域の前記ゲートの密度と、前記中間領域の前記ゲートの密度は等しく、
前記半導体素子は、前記中間領域の前記主電流の電流密度が、前記第１はんだ領域及び前記第２はんだ領域の前記主電流の電流密度よりも低くなるように形成されたことを特徴とする半導体装置。
平面視での単位面積当たりの前記エミッタパターンと前記エミッタ電極との接触面積は、前記第１はんだ領域及び前記第２はんだ領域よりも前記中間領域で小さくなることを特徴とする請求項１に記載の半導体装置。
前記中間領域における前記エミッタパターンの不純物密度は、前記第１はんだ領域における前記エミッタパターンの不純物密度、及び前記第２はんだ領域における前記エミッタパターンの不純物密度よりも低いことを特徴とする請求項１に記載の半導体装置。
前記ゲートと接して形成され、前記ゲートに電圧が印加されることで導電型が反転するベース層を備え、
前記中間領域における前記ベース層の不純物密度は、前記第１はんだ領域における前記ベース層の不純物密度、及び前記第２はんだ領域における前記ベース層の不純物密度よりも高いことを特徴とする請求項１に記載の半導体装置。
前記中間領域の前記主電流の経路は、前記第１はんだ領域、及び前記第２はんだ領域の前記主電流の経路よりも格子欠陥が多いことを特徴とする請求項１に記載の半導体装置。
前記中間領域の前記主電流の経路の比抵抗は、前記第１はんだ領域の前記主電流の経路の比抵抗、及び前記第２はんだ領域の前記主電流の経路の比抵抗よりも高いことを特徴とする請求項１に記載の半導体装置。
前記中間領域の幅は、前記第１はんだ領域又は前記第２はんだ領域の幅の半分以上であることを特徴とする請求項１に記載の半導体装置。
前記半導体素子は、表面に前記エミッタ電極が形成され、裏面にコレクタ電極が形成された縦型ＩＧＢＴであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
前記半導体素子は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項９に記載の半導体装置。