JPH11355123A - 動的しきい値ｍｏｓトランジスタを用いたバッファ - Google Patents

動的しきい値ｍｏｓトランジスタを用いたバッファ

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JPH11355123A
JPH11355123A JP10163440A JP16344098A JPH11355123A JP H11355123 A JPH11355123 A JP H11355123A JP 10163440 A JP10163440 A JP 10163440A JP 16344098 A JP16344098 A JP 16344098A JP H11355123 A JPH11355123 A JP H11355123A
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Abstract

(57)【要約】 【課題】 動的しきい値ＭＯＳトランジスタを用いたバ
ッファの消費電力を削減する。 【解決手段】 入力信号Ｓ１の変化とインバータＩ１の
出力信号Ｓ３の変化には遅延があることから、現在、入
力信号Ｓ１がＬｏｗでありＨｉｇｈへと遷移しようとす
る場合を考えると、入力信号Ｓ１のＬｏｗからＨｉｇｈ
への変化がしばらくはボディにも伝わる。するとボディ
電位が高まるのでしきい値は低くなり、トランジスタＮ
１のＯＮするまでの時間が短縮される。その後、出力信
号Ｓ３が完全にＨｉｇｈになるとトランジスタＰ２がＯ
ＦＦし、入力信号Ｓ１はボディには伝わらなくなる。同
時にトランジスタＮ２がＯＮするのでボディ電位は接地
され確実に低電位となるので、トランジスタＮ１のしき
い値は元どおり高くなり、ボディからソースには電流が
流れなくなって消費電力が低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの動作を高速化する動的しきい値ＭＯＳトランジスタ
を用いたバッファに関する。
【０００２】
【従来の技術】動的しきい値ＭＯＳトランジスタ（Dyna
mic Threshold-voltage ＭＯＳトランジスタ、以下ＤＴ
ＭＯＳトランジスタと略称する）とは、ＭＯＳトランジ
スタ構造を改良して、より高速な動作を得られるように
した素子である。この素子の特徴は、ＳＯＩ構造の場合
のボディ（バルク構造の場合はバックゲート）にもゲー
トへの入力信号を与える点にある。図８にＮＭＯＳトラ
ンジスタの、図９にＰＭＯＳトランジスタの構造図を示
す。図８、図９はともにＳＯＩ構造の場合を示してお
り、図８ではp-領域が、図９ではn-領域がボディとなっ
ている。以下、ＳＯＩ構造の場合を中心に話を進める。
図１２、図１３はそれぞれＮＭＯＳトランジスタ、ＰＭ
ＯＳトランジスタのボディ電位としきい値電圧との関係
を示しており、ＳＯＩ構造でもバルク構造でもおおよそ
このような形となる。ＳＯＩ構造の場合のボディ電位と
しきい値電圧との関係については例えば、Jeane Pierre
Colinge“Silicon on Insulator Technology Material
to VLSI”p.118,Kluwer Academic Publishers,1991
に、バルク構造の場合のボディ電位としきい値電圧との
関係については例えば、柳井久義、永田穣 共著“改訂
集積回路工学(１)”p.69,コロナ社,1987に記載されてい
る。ＮＭＯＳトランジスタの場合は図１２のようにボデ
ィへの印加電圧を正方向に増やしていくと、しきい値電
圧は下がって行きやがて０に落ち着く。ＰＭＯＳトラン
ジスタの場合は逆に、ボディへの印加電圧を負方向に増
やすと、しきい値電圧は正方向に増加しやがて０に落ち
着く。
【０００３】このＤＴＭＯＳトランジスタを用いた例と
して、ＣＭＯＳバッファを図１０に示す。図１０におけ
るＮＭＯＳトランジスタＮ１の動作について考えると、
入力信号がＬｏｗレベルからＨｉｇｈレベルへと遷移す
るとき、ボディ電位もＬｏｗレベルからＨｉｇｈレベル
へと遷移し、図１２に示されたグラフからわかるように
ＮＭＯＳトランジスタＮ１のしきい値電圧が０に近づ
く。そのためＮＭＯＳトランジスタＮ１のＯＮするタイ
ミングが早まり、ＣＭＯＳバッファの放電能力が増す。
同様にＰＭＯＳトランジスタＰ１の動作についても、入
力信号がＨｉｇｈレベルからＬｏｗレベルに遷移すると
き、ボディ電位もＨｉｇｈレベルからＬｏｗレベルへと
遷移し、図１３に示されたグラフからＰＭＯＳトランジ
スタＰ１のしきい値電圧が０に近づくのでＰＭＯＳトラ
ンジスタＰ１のＯＮするタイミングが早まり、ＣＭＯＳ
バッファの充電能力が増す。
【０００４】
【発明が解決しようとする課題】しかし、高速性が得ら
れる反面、ＤＴＭＯＳトランジスタには消費電力が大き
いという欠点がある。例えばＮＭＯＳトランジスタにお
いて、入力信号がＨｉｇｈレベルのとき、ボディ電位も
Ｈｉｇｈレベルとなるので、ボディのp-とソースのn+と
が順バイアスのＰＮ接合を形成していることになる。Ｐ
Ｎ接合の電流電圧特性はよく知られているように図１１
のグラフのようになり、ＩpnはＮＭＯＳトランジスタの
場合のボディからソースへと流れる電流を、ＶBNはボデ
ィ電位を示している。また、立ち上がり電圧はおよそ
０．６Ｖである。一般にＨｉｇｈ信号は０．６Ｖよりも
高いので、入力信号がＨｉｇｈの期間中は継続してボデ
ィ−ソース間に電流が流れてしまうことになり、そのた
め消費電力が大きくなるというわけである。ＰＭＯＳト
ランジスタについても同様で、入力信号がＬｏｗレベル
のとき、高電位のソースのp+とボディのn-とが順バイア
スのＰＮ接合を形成するのでソースからボディを通って
入力側へと流れる電流がＬｏｗ期間中存在することにな
る。
【０００５】そこで本発明では、ＤＴＭＯＳトランジス
タの高速性を保ちつつ、そのボディに常時流れる電流を
減少させることを目的とする。この目的を果たすために
は、ＮＭＯＳトランジスタの場合は信号の遷移のときの
みボディに印加する電圧を高くしてしきい値を下げ、遷
移が完了すればボディに印加する電圧を低くしてしきい
値を上げるようにすればよい。ＰＭＯＳトランジスタに
ついても電圧方向を逆にする以外は同様にすればよい。
【０００６】ところで、このような目的は持たないが、
潜在的に以上の課題に効果を与え得る先行技術が存在す
る。一つは特開平９−８３３３８号公報に開示された技
術であり、ＣＭＯＳ構成のバッファ回路において、ＮＭ
ＯＳトランジスタがＯＮしたときの放電電流によってグ
ランドレベルが電位変動を起こすのを抑えることを目的
としたものである。この技術によると、ＮＭＯＳトラン
ジスタの出力端にＣＭＯＳ構成とは別のＰＭＯＳトラン
ジスタのソースを接続し、そのドレインにＮＭＯＳトラ
ンジスタのボディ（このボディは常時、低電圧源に接続
されている）を接続し、ゲートにはＣＭＯＳバッファの
ゲートへの入力信号が遷移するときのみパルスが与えら
れるよう構成されている。これは、入力信号が遷移し始
めるときにのみＰＭＯＳトランジスタをＯＮしてＣＭＯ
Ｓ構成のＮＭＯＳトランジスタのボディに電流が流れる
ようにし、それ以外のときはＮＭＯＳトランジスタに電
流が流れないようにして、電流が流れることによるグラ
ンド電位の変動を防ぐ、というものである。常時ボディ
に接続する電圧源等の設定にもよるが、この構成の下で
は入力信号がＬｏｗからＨｉｇｈに遷移したときにＮＭ
ＯＳトランジスタのボディ電位が一時的に上昇するよう
に設定できるので上記のような効果をもたらし得るとも
考えられる。
【０００７】今一つは、T.W.Houston“A Novel Dynamic
Vt Circuit Configuration”Proceedings 1997 IEEE I
nternational SOI Conference,Oct.1997，pp.154-155に
開示された技術であり、こちらは動作の高速化を目的と
したものである。この技術も先に挙げた特開平９−８３
３３８号公報の技術と同様、ＮＭＯＳトランジスタの出
力端にＣＭＯＳ構成とは別のＰＭＯＳトランジスタのソ
ースを接続し、そのドレインにＮＭＯＳトランジスタの
ボディを接続している。ただし、このＰＭＯＳトランジ
スタのゲートには、着目するＣＭＯＳバッファの一段手
前にあるインバータへの入力信号が入力される。このよ
うな構成にすると、着目するＣＭＯＳバッファへの入力
信号がＬｏｗレベルからＨｉｇｈレベルへと遷移すると
きには、このＰＭＯＳトランジスタがすでにＯＮしてお
り、まだＨｉｇｈ状態にあるＣＭＯＳバッファからの出
力がＮＭＯＳトランジスタのボディに伝わり、しきい値
を下げて遷移時間を短縮するというはたらきを持つの
で、高速化が達成される。そして、次の遷移が訪れるま
ではＣＭＯＳバッファからの出力レベルがＬｏｗに保持
され、ＣＭＯＳ構成とは別のＰＭＯＳトランジスタもＯ
Ｎ状態を維持するのでＮＭＯＳトランジスタのボディ電
位は低く保たれ、ボディからソースには電流がほとんど
流れず消費電力を低く抑えることが可能となる。また、
ＣＭＯＳ構成のＰＭＯＳトランジスタにも同様にＣＭＯ
Ｓ構成とは別のＮＭＯＳトランジスタが接続されている
が同様のことが言えるので、記述は省略する。
【０００８】しかし、前者の技術の場合は、入力信号の
遷移時にパルスを発生させるための回路としてインバー
タとＡＮＤ回路が必要であり、回路規模が増大するとい
う欠点がある。
【０００９】また、後者の技術の場合は、ＣＭＯＳバッ
ファへの入力信号がその後ＨｉｇｈレベルからＬｏｗレ
ベルへと遷移したときに、ＣＭＯＳ構成とは別のＰＭＯ
ＳトランジスタがＯＦＦ状態になっており、ＣＭＯＳバ
ッファを構成するＮＭＯＳトランジスタのボディ電位が
浮く。この浮いた電位がノイズにより高くなってしまう
としきい値電圧が低くなるので、接地電位が変動してし
きい値電圧を上回り、ＮＭＯＳトランジスタをＯＦＦし
てしまうという誤動作のおそれが生じる（ＰＭＯＳトラ
ンジスタでも同様）。
【００１０】本発明は、ＤＴＭＯＳトランジスタの高速
性を保ちつつ、そのボディに常時流れる電流を減少させ
るという所期の目的に加え、これらの問題点をも克服す
る目的を持つ。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第１の論理に対応する第１の電位から
第２の論理に対応する第２の電位へと遷移する入力信号
が入力する入力端子と、出力端子と、前記入力端子に接
続されたゲート電極と、前記第１の論理に対応する第３
の電位が与えられる第１の電流電極と、前記出力端子に
接続された第２の電流電極と、ボディ電極とを有し、前
記第３の電位から第１のしきい値の絶対値だけ前記第２
の電位へと離れた電位が前記ゲート電極に与えられて導
通する第１のトランジスタと、前記第１のトランジスタ
の前記第２の電流電極における電位が前記第２の論理に
対応する場合に、前記入力信号を前記第１のトランジス
タの前記ボディ電極に伝達する伝達回路とを備える動的
しきい値ＭＯＳトランジスタを用いたバッファである。
【００１２】この発明のうち請求項２にかかるものは、
前記伝達回路は、前記第１のトランジスタの前記第２の
電流電極に接続された入力端と、出力端とを有するイン
バータと、前記インバータの前記出力端に接続されたゲ
ート電極と、前記入力端子に接続された第１の電流電極
と、前記第１のトランジスタの前記ボディ電極に接続さ
れた第２の電流電極とを有し、前記第１のトランジスタ
とは導電型が逆の第２のトランジスタとを備える、請求
項１記載の動的しきい値ＭＯＳトランジスタを用いたバ
ッファである。
【００１３】この発明のうち請求項３にかかるものは、
前記第２のトランジスタの前記ゲート電極に接続された
ゲート電極と、前記第２の論理に対応する第４の電位に
接続された第１の電流電極と、前記第１のトランジスタ
の前記ボディ電極に接続された第２の電流電極とを有
し、前記第１のトランジスタと同じ導電型の第３のトラ
ンジスタを更に備える、請求項２記載の動的しきい値Ｍ
ＯＳトランジスタを用いたバッファである。
【００１４】この発明のうち請求項４にかかるものは、
前記入力信号は前記第２の電位から前記第１の電位へも
遷移し、前記入力端子に接続されたゲート電極と、前記
第２の論理に対応する第４の電位が与えられる第１の電
流電極と、前記出力端子に接続された第２の電流電極
と、ボディ電極とを有し、前記第４の電位から第２のし
きい値の絶対値だけ前記第１の電位へと離れた電位が与
えられて導通する第２のトランジスタと、前記第２のト
ランジスタの前記第２の電流電極における電位が前記第
１の論理に対応する場合に、前記入力信号を前記第３の
トランジスタの前記ボディ電極に伝達する第２の伝達回
路とを更に備える、請求項１記載の動的しきい値ＭＯＳ
トランジスタを用いたバッファである。
【００１５】この発明のうち請求項５にかかるものは、
前記第１のトランジスタの前記ボディ電極における電位
と前記第１の電流電極における電位との電位差の絶対値
が、前記ボディ電極と前記第１の電流電極とで形成され
るＰＮ接合の拡散電位を超えない、請求項１記載の動的
しきい値ＭＯＳトランジスタを用いたバッファである。
【００１６】
【発明の実施の形態】実施の形態１．図１に、ＮＭＯＳ
トランジスタを本発明にかかるＤＴＭＯＳトランジスタ
とし、これをＣＭＯＳバッファに応用した回路例を示
す。まずＰＭＯＳトランジスタＰ１とＮＭＯＳトランジ
スタＮ１とがＣＭＯＳバッファを構成しており、ＰＭＯ
ＳトランジスタＰ１のソースには電源電圧ＶDDが与えら
れ、ＮＭＯＳトランジスタＮ１のソースには接地電位Ｇ
ＮＤが与えられる。ＰＭＯＳトランジスタＰ１、ＮＭＯ
ＳトランジスタＮ１のいずれのゲートにも与えられる入
力信号Ｓ１を、ＰＭＯＳトランジスタＰ２のソースにも
与える。ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジ
スタＮ１の両方のドレインは共通してインバータＩ１の
入力端に接続される。ＰＭＯＳトランジスタＰ２のゲー
トはＮＭＯＳトランジスタＮ２のゲートと共通してお
り、そこにはＣＭＯＳバッファの直後のインバータＩ１
からの出力信号Ｓ３が与えられる。そして、ＰＭＯＳト
ランジスタＰ２のソースはＮＭＯＳトランジスタＮ２の
ドレインと共通してＮＭＯＳトランジスタＮ１のボディ
へと接続されている。ＮＭＯＳトランジスタＮ２のソー
スは接地されている。
【００１７】このような構成の回路の動作を示したのが
図２である。例として、まず入力信号Ｓ１がＬｏｗから
Ｈｉｇｈへと遷移する時刻ｔ１付近での各素子の動作を
考える。時刻ｔ１ではインバータＩ１の出力信号Ｓ３は
未だＬｏｗレベルの状態にあるのでＰＭＯＳトランジス
タＰ２はＯＮの状態であり、ＮＭＯＳトランジスタＮ１
のボディへの信号ＳＢ１の論理値は入力信号Ｓ１に等し
くＬｏｗレベルの状態であるので低電位であり、ボディ
への印加電圧が低いことからＮＭＯＳトランジスタＮ１
のしきい値電圧ＶTHNは高い（図１２参照）。しかしそ
の後、入力信号Ｓ１が立ち上がり始めるとＮＭＯＳトラ
ンジスタＮ１のボディへの信号ＳＢ１も高電位へと遷移
するためＮＭＯＳトランジスタＮ１のしきい値電圧Ｖ
THNが下がり始める。立ち上がりつつある入力信号Ｓ１
と、下がり始めたしきい値電圧ＶTHNとが同じ値となっ
たときにＮＭＯＳトランジスタＮ１がＯＮ状態になるの
で、ＮＭＯＳトランジスタＮ１はボディに電圧が印加さ
れなかったときに比してすばやくＯＮすることになる。
さて、その後入力信号Ｓ１の遷移がインバータＩ１に伝
わり、その出力信号Ｓ３にも入力信号Ｓ１の遷移の影響
が及ぶようになる。出力信号Ｓ３が立ち上がり始めると
ＰＭＯＳトランジスタＰ２のゲート電位がＬｏｗレベル
からＨｉｇｈレベルへと遷移してしまうのでＰＭＯＳト
ランジスタＰ２は出力信号Ｓ３の遷移途中でＯＦＦにな
る。そのかわりにＮＭＯＳトランジスタＮ２がＯＮする
ので、ＮＭＯＳトランジスタＮ１のボディへの信号ＳＢ
１は入力信号Ｓ１から接地電位ＧＮＤへと変わってしま
う。すると、図１２からＮＭＯＳトランジスタＮ１のし
きい値電圧ＶTHNは再び高くなり、ノイズにより変動し
た接地電位がしきい値電圧を上回りＯＦＦしてしまうこ
となく、ＮＭＯＳトランジスタＮ１のＯＮ状態を維持す
る。
【００１８】次に、出力信号Ｓ３の電位が安定した後に
入力信号Ｓ１が時刻ｔ２でＨｉｇｈレベルからＬｏｗレ
ベルへと遷移し始めるときについて考える。時刻ｔ２で
はまだ出力信号Ｓ３がＨｉｇｈレベルの状態なので、Ｎ
ＭＯＳトランジスタＮ１のボディはＮＭＯＳトランジス
タＮ２を介して接地されており、ＮＭＯＳトランジスタ
Ｎ１のしきい値電圧ＶTHNは高い。その後入力信号Ｓ１
が低下し、しきい値電圧ＶTHNよりも小さくなるとＮＭ
ＯＳトランジスタＮ１はＯＦＦし始め、出力信号Ｓ３が
低下し始めるとＰＭＯＳトランジスタＰ２がＮＭＯＳト
ランジスタＮ２に代わってＯＮし始め、再び入力信号Ｓ
１がＮＭＯＳトランジスタＮ１のボディへと伝わること
になる。しかしこのときには、入力信号Ｓ１がＨｉｇｈ
からＬｏｗへの遷移途中であり、ＮＭＯＳトランジスタ
Ｎ１のボディにはソース電位よりも充分高い電圧は印加
されないことになり、ＮＭＯＳトランジスタＮ１のしき
い値電圧ＶTHNはそれほど下がらないことからＮＭＯＳ
トランジスタＮ１がＯＦＦ状態に遷移することが妨げら
れにくい。そして、ＮＭＯＳトランジスタＮ１のボディ
電位は次の遷移までＬｏｗレベルのままであるので、し
きい値電圧は絶対値が大きく維持されＮＭＯＳトランジ
スタＮ１を確実にＯＦＦの状態に保つ。つまり、インバ
ータＩ１の入力信号Ｓ２はＮＭＯＳトランジスタＮ１が
ＯＦＦ状態であるのでＬｏｗレベルにはならずにＰＭＯ
ＳトランジスタＰ１が導通することでＨｉｇｈレベルと
なり、適正なＣＭＯＳバッファ動作を行なえることがわ
かる。
【００１９】以下、同様の動作が続くが、こうすること
で入力信号のＬｏｗレベルからＨｉｇｈレベルへの遷移
のわずかな期間のみボディ電圧を高い状態にしてＤＴＭ
ＯＳトランジスタのしきい値電圧を低くし、それ以外の
ときはしきい値電圧を高くするので、ＤＴＭＯＳトラン
ジスタの高速性を保ちつつボディとソースとの間に流れ
る電流を減らし、消費電力を削減できることになる。
【００２０】また、ＰＭＯＳトランジスタＰ２への信号
には、ＣＭＯＳバッファに続くインバータＩ１からの出
力信号Ｓ３を用いるが、このインバータＩ１にＣＭＯＳ
インバータを採用すれば、ＤＴＭＯＳトランジスタに素
子を２個増やすだけで済み、回路規模は増大しない。
【００２１】また、ＮＭＯＳトランジスタＮ２の存在に
よって遷移期間以外のときは、確実にボディを低電位に
保つことができ、ノイズの影響による誤動作を防ぐ。
【００２２】また、ＰＭＯＳトランジスタＰ２およびＮ
ＭＯＳトランジスタＮ２は、大きな負荷を駆動するので
はなく単に電圧信号を伝えるだけなので、ＣＭＯＳバッ
ファを構成するＮＭＯＳトランジスタＮ１およびＰＭＯ
ＳトランジスタＰ１と比べ１／１０〜１／１００程度の
大きさでよいため、チップ面積の増大の問題はない。
【００２３】また、寄生容量が小さいことやリーク電流
の少ないことや低ＶDD化が進んでいることなどからＤＴ
ＭＯＳトランジスタにはＳＯＩ構造を用いることが一般
的だが、本発明では、ボディに電圧を印加することでし
きい値を変化させる、いわゆる基板バイアス効果を用い
ているだけであり、この現象自体はバルク構造でも同様
に起こることなので、本発明にかかる構成の回路をバル
ク構造で実現することも可能である。
【００２４】また、トランジスタＮ１のボディに印加さ
れる電圧が、トランジスタＮ１のソース電位を基準とし
て０〜＋０．６Ｖの範囲内になるよう、ＰＭＯＳトラン
ジスタＰ２のトランジスタサイズを調整しておけば、消
費電力を最小限に抑えることができる。これは図１１に
示したようにｐｎ接合の電流が流れ出すしきい値電圧
が、０．６Ｖ程度であるため、この範囲内にあれば電流
はほとんど流れないという理由による。
【００２５】実施の形態２．図３に、ＰＭＯＳトランジ
スタを本発明にかかるＤＴＭＯＳトランジスタとし、こ
れをＣＭＯＳバッファに応用した回路例を示す。実施の
形態１とは対称的な構成をとる。まずＰＭＯＳトランジ
スタＰ１とＮＭＯＳトランジスタＮ１とからなるＣＭＯ
Ｓバッファの構成は実施の形態１と同様である。ＰＭＯ
ＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１のいず
れのゲートにも与えられる入力信号Ｓ１を、ＮＭＯＳト
ランジスタＮ３のソースにも与える。実施の形態１と同
様、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタ
Ｎ１の両方のドレインは共通してインバータＩ１の入力
端に接続される。ＰＭＯＳトランジスタＰ３のゲートは
ＮＭＯＳトランジスタＮ３のゲートと共通しており、そ
こにはインバータＩ１からの出力信号Ｓ３が与えられ
る。そして、ＮＭＯＳトランジスタＮ３のソースはＰＭ
ＯＳトランジスタＰ３のドレインと共通してＰＭＯＳト
ランジスタＰ１のボディへと接続されている。ＰＭＯＳ
トランジスタＰ３のソースには電源電位ＶDDが与えられ
ている。
【００２６】このような構成の回路の動作を示したのが
図４であり、実施の形態１とは対称的な動作をする。例
として、まず入力信号Ｓ１がＨｉｇｈからＬｏｗへと遷
移する時刻ｔ３付近での各素子の動作を考える。時刻ｔ
３ではインバータＩ１の出力信号Ｓ３は未だＨｉｇｈレ
ベルの状態にあるのでＮＭＯＳトランジスタＮ３はＯＮ
の状態であり、ＰＭＯＳトランジスタＰ１のボディへの
信号ＳＢ２の論理値は入力信号Ｓ１に等しくＨｉｇｈレ
ベルの状態であるので高電位であり、ボディへの印加電
圧が高いことからＰＭＯＳトランジスタＰ１のしきい値
電圧ＶTHPは低い（負方向に高い、図１３参照）。しか
しその後、入力信号Ｓ１が立ち下がり始めるとＰＭＯＳ
トランジスタＰ１のボディへの信号ＳＢ２も低電位へと
遷移するためＰＭＯＳトランジスタＰ１のしきい値電圧
ＶTHPが正方向へと上がり始める。立ち下がりつつある
入力信号Ｓ１と、上がり始めたしきい値電圧ＶTHPとが
同じ値となったときにＰＭＯＳトランジスタＰ１がＯＮ
状態になるので、ＰＭＯＳトランジスタＰ１はボディに
電圧が印加されなかったときに比してすばやくＯＮする
ことになる。さて、その後入力信号Ｓ１の遷移がインバ
ータＩ１に伝わり、その出力信号Ｓ３にも入力信号Ｓ１
の遷移の影響が及ぶようになる。出力信号Ｓ３が立ち下
がり始めるとＮＭＯＳトランジスタＮ３のゲート電位が
ＨｉｇｈレベルからＬｏｗレベルへと遷移してしまうの
で、ＮＭＯＳトランジスタＮ３は出力信号Ｓ３の遷移途
中でＯＦＦになる。そのかわりにＰＭＯＳトランジスタ
Ｐ３がＯＮするので、ＰＭＯＳトランジスタＰ１のボデ
ィへの信号ＳＢ２は入力信号Ｓ１から電源電位ＶDDへと
変わってしまう。すると、図１３からＰＭＯＳトランジ
スタＰ１のしきい値電圧ＶTHPは再び低く（負方向に高
く）なり、ノイズにより変動した電源電位ＶDDがしきい
値電圧を下回りＯＦＦすることなくＰＭＯＳトランジス
タＰ１のＯＮ状態を維持する。
【００２７】次に、出力信号Ｓ３の電位が安定した後に
入力信号Ｓ１が時刻ｔ４でＬｏｗレベルからＨｉｇｈレ
ベルへと遷移し始めるときについて考える。時刻ｔ４で
はまだ出力信号Ｓ３がＬｏｗの状態なので、ＰＭＯＳト
ランジスタＰ１のボディはＰＭＯＳトランジスタＰ３を
介して電源電位ＶDDに接続されており、ＰＭＯＳトラン
ジスタＰ１のしきい値電圧ＶTHPは低い。その後入力信
号Ｓ１が上昇し、電源電位ＶDDからしきい値電圧ＶTHP
分だけ低い電位よりも大きくなるとＰＭＯＳトランジス
タＰ１はＯＦＦし始め、出力信号Ｓ３が上昇し始めると
ＮＭＯＳトランジスタＮ３がＰＭＯＳトランジスタＰ３
に代わってＯＮし始め、再び入力信号Ｓ１がＰＭＯＳト
ランジスタＰ１のボディへと伝わることになる。しかし
このときには、入力信号Ｓ１がＬｏｗからＨｉｇｈへの
遷移途中であり、ＰＭＯＳトランジスタＰ１のボディに
はソース電位より充分低い電圧は印加されないことにな
り、ＰＭＯＳトランジスタＰ１のしきい値電圧ＶTHPは
それほど上がらない（絶対値が０の方向に向かわない）
ことからＰＭＯＳトランジスタＰ１がＯＦＦ状態に遷移
することが妨げられにくい。そして、ＰＭＯＳトランジ
スタＰ１のボディ電位は次の遷移までＨｉｇｈレベルの
ままであるので、しきい値電圧は絶対値が大きく維持さ
れＰＭＯＳトランジスタＰ１を確実にＯＦＦの状態に保
つ。つまり、インバータＩ１の入力信号Ｓ２はＰＭＯＳ
トランジスタＰ１がＯＦＦ状態であるのでＨｉｇｈレベ
ルにはならずにＮＭＯＳトランジスタＮ１が導通するこ
とでＬｏｗレベルとなり、適正なＣＭＯＳバッファ動作
を行なえることがわかる。
【００２８】以下、同様の動作が続くが、実施の形態１
と同様、こうすることで入力信号のＨｉｇｈレベルから
Ｌｏｗレベルへの遷移のわずかな期間のみボディ電圧を
低い状態にしてＤＴＭＯＳトランジスタのしきい値電圧
を０に近い状態にし、それ以外のときはしきい値電圧を
負方向に高くするので、ＤＴＭＯＳトランジスタの高速
性を保ちつつボディとソースとの間に流れる電流を減ら
し、消費電力を削減できることになる。
【００２９】また、ＮＭＯＳトランジスタＮ３への信号
には、ＣＭＯＳバッファに続くインバータＩ１からの出
力信号Ｓ３を用いるが、実施の形態１と同様、このイン
バータＩ１にＣＭＯＳインバータを採用すれば、回路規
模は増大しない。
【００３０】また、実施の形態１と同様、ＰＭＯＳトラ
ンジスタＰ３の存在によって遷移期間以外のときは、確
実にボディを高電位に保つことができ、ノイズの影響に
よる誤動作を防ぐ。
【００３１】また、実施の形態１と同様、ＮＭＯＳトラ
ンジスタＮ３およびＰＭＯＳトランジスタＰ３は、ＮＭ
ＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１
と比べ１／１０〜１／１００程度の大きさでよいため、
チップ面積の増大の問題はない。
【００３２】また、実施の形態１と同様の理由により、
本実施の形態にかかる構成の回路をバルク構造で実現す
ることも可能である。
【００３３】また、実施の形態１と同様、ボディに印加
される電圧が、ソース電位を基準として０〜＋０．６Ｖ
の範囲内になるよう、ＮＭＯＳトランジスタＮ３のトラ
ンジスタサイズを調整しておけば、消費電力を最小限に
抑えることができる。
【００３４】実施の形態３．図５に、ＣＭＯＳバッファ
のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタと
もに本発明にかかるＤＴＭＯＳトランジスタとした回路
を示す。この回路の構成は、実施の形態１と実施の形態
２とをそのまま重ね合わせたものとなっている。また、
動作についても図６に示す通り実施の形態１と実施の形
態２とを重ね合わせたものとなっている。
【００３５】こうすることで、入力信号のＬｏｗレベル
からＨｉｇｈレベルへ、および、ＨｉｇｈレベルからＬ
ｏｗレベルへの両方の遷移のわずかな期間のみボディ電
圧を変化させて、ＤＴＭＯＳトランジスタのしきい値電
圧を変化させＯＮしやすくし、実施の形態１または２を
単独で用いるときよりも一層、ＤＴＭＯＳトランジスタ
の高速性を保ちながら、ボディとソースとの間に流れる
電流を減らし、消費電力を削減できることになる。
【００３６】また、実施の形態１および２で述べたその
他の効果も、本実施の形態は合わせ持つ。
【００３７】実施の形態４．図７に実施の形態１の変形
例を示す。実施の形態１では、着目するＣＭＯＳバッフ
ァの直後に接続されたインバータＩ１からの出力信号Ｓ
３をＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジ
スタＮ２のゲートに与えていたが、本実施の形態では例
えば三段後のインバータＩ３からの出力信号Ｓ５を与え
ている。
【００３８】つまり、図２のグラフ中のＳ３の信号波形
を見ればわかるように、ＣＭＯＳバッファへの入力信号
の変化と同じ論理値の変化をする信号であって、かつ、
いくらか遅延したものであれば、ＣＭＯＳバッファのボ
ディ電圧制御は可能である。結局、ＣＭＯＳバッファの
後に続くインバータのうち奇数段目のどれか一つの出力
をＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジス
タＮ２のゲートに与えればよいということになる。
【００３９】本実施の形態は、ＣＭＯＳバッファの後に
インバータの直列接続で構成される遅延段等が続く場合
に、回路配置上接続しやすい場所から配線できるという
点で有効である。
【００４０】もちろん、この手法は実施の形態２および
３にも用いることができる。
【００４１】
【発明の効果】この発明のうち請求項１にかかる動的し
きい値ＭＯＳトランジスタを用いたバッファによれば、
伝達回路が導通状態にあるときには、第１のトランジス
タのボディ電位はほぼ入力信号の電位と等しく、入力信
号の電位が変化すればボディ電位もそれに伴って変化す
る。ボディ電位と第３の電位との電位差の絶対値が大き
くなると、ボディ電位が第１の電位にあるときに比べ第
１のしきい値は小さくなるので、入力信号が第１の電位
から第２の電位へと遷移する際に、第１のトランジスタ
は導通し易くなる。
【００４２】この発明のうち請求項２にかかる動的しき
い値ＭＯＳトランジスタを用いたバッファによれば、イ
ンバータの出力が第１の論理に対応して第２のトランジ
スタを導通させることにより、第１のトランジスタのボ
ディ電位をほぼ入力信号の電位として請求項１にかかる
発明の効果を得ることができる。
【００４３】この発明のうち請求項３にかかる動的しき
い値ＭＯＳトランジスタを用いたバッファによれば、入
力信号が第２の電位へと遷移すると、インバータの出力
が第２の論理に対応して第２のトランジスタを導通させ
なくする一方、第３のトランジスタを導通させるので、
第１のトランジスタのボディ電位はほぼ第４の電位とな
る。よって、第１のトランジスタのボディとソースとの
間に流れる電流は入力信号が遷移する短期間にとどまり
消費電力が削減できる。また、第１のトランジスタのボ
ディ電位がほぼ第４の電位になり第１のしきい値が大き
くなることから、入力信号が第２の電位にあるときに雑
音による誤動作を抑制することができる。
【００４４】この発明のうち請求項４にかかる動的しき
い値ＭＯＳトランジスタを用いたバッファによれば、伝
達回路が導通状態にあるときには、第２のトランジスタ
のボディ電位はほぼ入力信号の電位と等しく、入力信号
の電位が変化すればボディ電位もそれに伴って変化す
る。ボディ電位と第４の電位との電位差の絶対値が大き
くなると、ボディ電位が第２の電位にあるときに比べ第
２のしきい値は小さくなるので、入力信号が第２の電位
から第１の電位へと遷移する際に、第２のトランジスタ
は導通し易くなる。
【００４５】この発明のうち請求項５にかかる動的しき
い値ＭＯＳトランジスタを用いたバッファによれば、第
１のトランジスタのボディ電極と第１の電流電極とで形
成されるＰＮ接合での順バイアスに起因する、前記ボデ
ィ電極から前記第１の電流電極へと流れる電流が制限さ
れるので、消費電力を最小限にとどめることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の構成を示す回路図で
ある。
【図２】 本発明の実施の形態１の動作を示すタイムチ
ャートである。
【図３】 本発明の実施の形態２の構成を示す回路図で
ある。
【図４】 本発明の実施の形態２の動作を示すタイムチ
ャートである。
【図５】 本発明の実施の形態３の構成を示す回路図で
ある。
【図６】 本発明の実施の形態３の動作を示すタイムチ
ャートである。
【図７】 本発明の実施の形態４の構成を示す回路図で
ある。
【図８】 従来の技術の素子の構造を示す図である。
【図９】 従来の技術の素子の構造を示す図である。
【図１０】 従来の技術の構成を示す回路図である。
【図１１】 従来の技術の動作の特性を示す図である。
【図１２】 従来の技術の動作の特性を示す図である。
【図１３】 従来の技術の動作の特性を示す図である。
【符号の説明】
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ、Ｐ１〜Ｐ３ ＰＭ
ＯＳトランジスタ、Ｉ１〜Ｉ４ インバータ、Ｓ１ 入
力信号、Ｓ２，Ｓ３ 出力信号、ＳＢ１，ＳＢ２ ボデ
ィへの入力信号。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の論理に対応する第１の電位から第
    ２の論理に対応する第２の電位へと遷移する入力信号が
    入力する入力端子と、 出力端子と、 前記入力端子に接続されたゲート電極と、前記第１の論
    理に対応する第３の電位が与えられる第１の電流電極
    と、前記出力端子に接続された第２の電流電極と、ボデ
    ィ電極とを有し、前記第３の電位から第１のしきい値の
    絶対値だけ前記第２の電位へと離れた電位が前記ゲート
    電極に与えられて導通する第１のトランジスタと、 前記第１のトランジスタの前記第２の電流電極における
    電位が前記第２の論理に対応する場合に、前記入力信号
    を前記第１のトランジスタの前記ボディ電極に伝達する
    伝達回路とを備える動的しきい値ＭＯＳトランジスタを
    用いたバッファ。
  2. 【請求項２】 前記伝達回路は、 前記第１のトランジスタの前記第２の電流電極に接続さ
    れた入力端と、出力端とを有するインバータと、 前記インバータの前記出力端に接続されたゲート電極
    と、前記入力端子に接続された第１の電流電極と、前記
    第１のトランジスタの前記ボディ電極に接続された第２
    の電流電極とを有し、前記第１のトランジスタとは導電
    型が逆の第２のトランジスタとを備える、請求項１記載
    の動的しきい値ＭＯＳトランジスタを用いたバッファ。
  3. 【請求項３】 前記第２のトランジスタの前記ゲート電
    極に接続されたゲート電極と、前記第１の論理に対応す
    る第４の電位に接続された第１の電流電極と、前記第１
    のトランジスタの前記ボディ電極に接続された第２の電
    流電極とを有し、前記第１のトランジスタと同じ導電型
    の第３のトランジスタを更に備える、請求項２記載の動
    的しきい値ＭＯＳトランジスタを用いたバッファ。
  4. 【請求項４】 前記入力信号は前記第２の電位から前記
    第１の電位へも遷移し、 前記入力端子に接続されたゲート電極と、前記第２の論
    理に対応する第４の電位が与えられる第１の電流電極
    と、前記出力端子に接続された第２の電流電極と、ボデ
    ィ電極とを有し、前記第４の電位から第２のしきい値の
    絶対値だけ前記第１の電位へと離れた電位が与えられて
    導通する第２のトランジスタと、 前記第２のトランジスタの前記第２の電流電極における
    電位が前記第１の論理に対応する場合に、前記入力信号
    を前記第３のトランジスタの前記ボディ電極に伝達する
    第２の伝達回路とを更に備える、請求項１記載の動的し
    きい値ＭＯＳトランジスタを用いたバッファ。
  5. 【請求項５】 前記第１のトランジスタの前記ボディ電
    極における電位と前記第１の電流電極における電位との
    電位差の絶対値が、 前記ボディ電極と前記第１の電流電極とで形成されるＰ
    Ｎ接合の拡散電位を超えない、請求項１記載の動的しき
    い値ＭＯＳトランジスタを用いたバッファ。
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