JPH11274143A - Dry etching method and manufacture of thin film transistor - Google Patents
Dry etching method and manufacture of thin film transistorInfo
- Publication number
- JPH11274143A JPH11274143A JP7291798A JP7291798A JPH11274143A JP H11274143 A JPH11274143 A JP H11274143A JP 7291798 A JP7291798 A JP 7291798A JP 7291798 A JP7291798 A JP 7291798A JP H11274143 A JPH11274143 A JP H11274143A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- gas
- amorphous silicon
- dry etching
- type amorphous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000001312 dry etching Methods 0.000 title claims abstract description 25
- 239000010409 thin film Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000005530 etching Methods 0.000 claims abstract description 76
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 50
- 239000010408 film Substances 0.000 claims description 60
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 36
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 6
- 238000001039 wet etching Methods 0.000 abstract description 4
- 239000007795 chemical reaction product Substances 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 238000005121 nitriding Methods 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 70
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置に用
いられる薄膜トランジスタ及び半導体装置の製造工程に
おいて、アモルファスシリコン上のシリコン窒化膜を選
択的にエッチングするドライエッチング方法に関するも
のである。[0001] 1. Field of the Invention [0002] The present invention relates to a dry etching method for selectively etching a silicon nitride film on amorphous silicon in a process of manufacturing a thin film transistor and a semiconductor device used for a liquid crystal display device.
【０００２】[0002]
【従来の技術】図６は、液晶表示装置に用いられる薄膜
トランジスタの製造工程の一例を示す断面図である。図
において、１は透明絶縁性基板であるガラス基板、２は
透明導電膜よりなる画素電極、３はゲート電極、４はゲ
ート絶縁膜、５はｉ型アモルファスシリコン、６はシリ
コン窒化膜、７はｎ型アモルファスシリコン、８はソー
ス電極、９はドレイン電極をそれぞれ示している。従来
の薄膜トランジスタの製造方法を図６を用いて説明す
る。まず、ガラス基板１上にＩＴＯ（インジウム錫酸化
膜）等の透明導電膜よりなる画素電極２を形成する。次
に、ゲート電極３を形成する。さらに、ゲート絶縁膜
４、ノンドープのｉ型アモルファスシリコン５、シリコ
ン窒化膜６を連続的に成膜し、レジストパターンを形成
し、ｉ型アモルファスシリコン５上のシリコン窒化膜６
のみをエッチングし、除去する。この時のエッチング方
法としては、例えば、緩衝フッ酸水溶液を用いたウエッ
トエッチングや、ＣＨＦ3 ガスを含むドライエッチング
が用いられていた。その後、ｉ型アモルファスシリコン
５上にリン等をドーピングしたｎ型アモルファスシリコ
ン７を形成し、次に、画素電極２とドレイン電極９を接
続するコンタクトホールを開口する。その後、Ｃｒ、Ａ
ｌ等からなるソース電極８、ドレイン電極９を形成し、
ｎ型及びｉ型アモルファスシリコンをエッチングにより
除去して、薄膜トランジスタが完成する。2. Description of the Related Art FIG. 6 is a sectional view showing an example of a manufacturing process of a thin film transistor used for a liquid crystal display. In the figure, 1 is a glass substrate as a transparent insulating substrate, 2 is a pixel electrode made of a transparent conductive film, 3 is a gate electrode, 4 is a gate insulating film, 5 is i-type amorphous silicon, 6 is a silicon nitride film, 7 is N-type amorphous silicon, 8 indicates a source electrode, and 9 indicates a drain electrode. A conventional method for manufacturing a thin film transistor will be described with reference to FIG. First, a pixel electrode 2 made of a transparent conductive film such as ITO (indium tin oxide film) is formed on a glass substrate 1. Next, the gate electrode 3 is formed. Further, a gate insulating film 4, a non-doped i-type amorphous silicon 5, and a silicon nitride film 6 are successively formed, a resist pattern is formed, and the silicon nitride film 6 on the i-type amorphous silicon 5 is formed.
Only etch and remove. As the etching method at this time, for example, wet etching using a buffered hydrofluoric acid aqueous solution or dry etching containing a CHF 3 gas has been used. Thereafter, an n-type amorphous silicon 7 doped with phosphorus or the like is formed on the i-type amorphous silicon 5, and then a contact hole connecting the pixel electrode 2 and the drain electrode 9 is opened. Then, Cr, A
a source electrode 8 and a drain electrode 9 made of
The n-type and i-type amorphous silicon are removed by etching, and a thin film transistor is completed.
【０００３】[0003]
【発明が解決しようとする課題】上記のように、従来の
薄膜トランジスタの製造工程において、ｉ型アモルファ
スシリコン５上のシリコン窒化膜６のみを選択的にエッ
チングする方法として用いられていた緩衝フッ酸水溶液
を用いたウエットエッチングでは、コンタクトホール部
でシリコン窒化膜６のエッチング残が発生したり、エッ
チング後の水洗、乾燥後に、ｉ型アモルファスシリコン
５表面に染みが発生するという問題があった。このよう
にエッチング残や染みが発生した場合には、ｉ型アモル
ファスシリコン５とその後形成するｎ型アモルファスシ
リコン７との間に電気的コンタクトがとれずにトランジ
スタが正常に動作せず、点欠陥となり、歩留まり低下の
原因となっていた。As described above, a buffered hydrofluoric acid aqueous solution used as a method for selectively etching only the silicon nitride film 6 on the i-type amorphous silicon 5 in the conventional thin film transistor manufacturing process. In the wet etching using the method, there is a problem that an etching residue of the silicon nitride film 6 is generated in a contact hole portion, and a stain is generated on a surface of the i-type amorphous silicon 5 after washing and drying after etching. When etching residue or stains occur in this way, electrical contact cannot be established between the i-type amorphous silicon 5 and the n-type amorphous silicon 7 to be formed thereafter, the transistor does not operate normally, and a point defect occurs. , Causing a reduction in yield.
【０００４】また、ｉ型アモルファスシリコン５上のシ
リコン窒化膜６をＣＨＦ3 ガスを含むドライエッチング
で行う場合には、ｉ型アモルファスシリコン５に対する
シリコン窒化膜６のエッチング速度比（以下、選択比
（ＳｉＮ／ａ−Ｓｉ）と記す）を大きくとることがで
き、ｉ型アモルファスシリコン５上のシリコン窒化膜６
のみを選択的にエッチングすることは可能であった。し
かし、ＣＨＦ3 ガスがプラズマ中で反応した膜がドライ
エッチング装置の処理室内に堆積し、これが剥がれて異
物となりエッチング中の基板に付着し、シリコン窒化膜
６のエッチング残が発生するという問題があった。この
ように、ＣＨＦ3 ガスをエッチングガスとして用いた場
合には、エッチング残による欠陥が多く発生し、歩留ま
りが低いという問題があった。さらに、ＣＨＦ3 ガスを
含むドライエッチングで行う場合には、レジスト及びｉ
型アモルファスシリコン５上にフロロカーボン系の堆積
膜が形成されるため、この膜を除去する工程が必要とな
り、工程数が増えるという問題もあった。例えば、エッ
チング後、レジストをウエット処理で除去する際にカー
ボン系の堆積膜は除去されずに残るため、レジスト除去
前にカーボン系の堆積膜を酸素を含むプラズマ処理で除
去する工程が必要であった。When the silicon nitride film 6 on the i-type amorphous silicon 5 is dry-etched containing CHF 3 gas, an etching rate ratio of the silicon nitride film 6 to the i-type amorphous silicon 5 (hereinafter, selectivity ( SiN / a-Si)), and the silicon nitride film 6 on the i-type amorphous silicon 5
Only the selective etching was possible. However, there is a problem that a film in which the CHF 3 gas has reacted in the plasma is deposited in the processing chamber of the dry etching apparatus, which is peeled off and becomes a foreign substance, adheres to the substrate being etched, and generates an etching residue of the silicon nitride film 6. Was. As described above, when CHF 3 gas is used as an etching gas, many defects due to etching residues are generated, and the yield is low. Further, in the case of performing dry etching containing CHF 3 gas, the resist and i
Since a fluorocarbon-based deposited film is formed on the amorphous silicon 5, a step of removing this film is required, and there is a problem that the number of steps is increased. For example, since the carbon-based deposited film remains without being removed when the resist is removed by wet treatment after etching, a step of removing the carbon-based deposited film by a plasma treatment containing oxygen before removing the resist is required. Was.
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、アモルファスシリコン上のシリ
コン窒化膜を選択的にエッチングでき、かつ工程数を増
加する必要がなく、エッチング残等の不良の発生を低減
可能なドライエッチング方法を提供し、薄膜トランジス
タの製造歩留まりを向上させることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is possible to selectively etch a silicon nitride film on amorphous silicon, and it is not necessary to increase the number of steps. It is an object of the present invention to provide a dry etching method capable of reducing the occurrence of a defect of a thin film transistor and to improve the production yield of a thin film transistor.
【０００６】[0006]
【課題を解決するための手段】本発明に係わるドライエ
ッチング方法は、真空雰囲気中にエッチングガスを導入
し、プラズマ中でアモルファスシリコン上に形成された
シリコン窒化膜を選択的にエッチングするドライエッチ
ング方法であって、エッチングガスとして、少なくとも
ＳＦ6 ガスとＯ2 ガスを含む混合ガスを用いるものであ
る。また、エッチング中に、混合ガス中のＯ2 ガス濃度
を段階的に増加させるものである。また、エッチング中
に、混合ガス中のＯ2 ガス濃度を連続的に増加させるも
のである。さらに、平行平板型プラズマエッチング装置
を用い、ガス圧力１〜５０Ｐａ、高周波出力密度０. ０
１〜１ｗ／ｃｍ2 の範囲でエッチングを行うものであ
る。A dry etching method according to the present invention comprises introducing an etching gas into a vacuum atmosphere and selectively etching a silicon nitride film formed on amorphous silicon in plasma. Wherein a mixed gas containing at least SF 6 gas and O 2 gas is used as an etching gas. During the etching, the concentration of O 2 gas in the mixed gas is increased stepwise. Further, during the etching, the O 2 gas concentration in the mixed gas is continuously increased. Further, using a parallel plate type plasma etching apparatus, a gas pressure of 1 to 50 Pa and a high frequency output density of 0.0
The etching is performed in the range of 1 to 1 w / cm 2 .
【０００７】また、本発明に係わる薄膜トランジスタの
製造方法は、透明絶縁性基板上にゲート電極を形成する
工程と、ゲート絶縁膜、ｉ型アモルファスシリコン及び
シリコン窒化膜を連続的に成膜し、レジストパターンを
形成する工程と、エッチングガスとして、少なくともＳ
Ｆ6 ガスとＯ2 ガスを含む混合ガスを用い、ｉ型アモル
ファスシリコン上のシリコン窒化膜のみを選択的にエッ
チングする工程を含んで製造するようにしたものであ
る。さらに、エッチング中に、混合ガス中のＯ2 ガス濃
度を段階的または連続的に増加させるものである。In a method of manufacturing a thin film transistor according to the present invention, a step of forming a gate electrode on a transparent insulating substrate, a step of continuously forming a gate insulating film, i-type amorphous silicon, and a silicon nitride film are performed. Forming a pattern, and using at least S
The manufacturing method includes a step of selectively etching only the silicon nitride film on the i-type amorphous silicon using a mixed gas containing F 6 gas and O 2 gas. Further, during the etching, the O 2 gas concentration in the mixed gas is increased stepwise or continuously.
【０００８】[0008]
【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図について説明する。図６は、液晶表示装
置に用いられる薄膜トランジスタの製造工程の一例を示
す断面図である。図において、１は透明絶縁性基板であ
るガラス基板、２は透明導電膜よりなる画素電極、３は
ゲート電極、４はゲート絶縁膜、５はｉ型アモルファス
シリコン、６はシリコン窒化膜、７はｎ型アモルファス
シリコン、８はソース電極、９はドレイン電極をそれぞ
れ示している。本実施の形態による薄膜トランジスタの
製造方法を図６を用いて説明する。まず、ガラス基板１
上にＩＴＯ等の透明導電膜よりなる画素電極２を形成す
る。次に、ゲート電極３を形成する。さらに、ゲート絶
縁膜４、ノンドープのｉ型アモルファスシリコン５、シ
リコン窒化膜６を連続的に成膜し、レジストパターンを
形成する。続いて、ｉ型アモルファスシリコン５上のシ
リコン窒化膜６のみを後述の方法で選択的にエッチング
し、除去する。その後、ｉ型アモルファスシリコン５上
にリン等をドーピングしたｎ型アモルファスシリコン７
を形成し、画素電極２とドレイン電極９を接続するコン
タクトホールを開口する。その後、Ｃｒ、Ａｌ等からな
るソース電極８、ドレイン電極９を形成し、ｎ型及びｉ
型アモルファスシリコンをエッチングにより除去して、
薄膜トランジスタが完成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 An embodiment of the present invention will be described below with reference to the drawings. FIG. 6 is a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor used for a liquid crystal display device. In the figure, 1 is a glass substrate as a transparent insulating substrate, 2 is a pixel electrode made of a transparent conductive film, 3 is a gate electrode, 4 is a gate insulating film, 5 is i-type amorphous silicon, 6 is a silicon nitride film, 7 is N-type amorphous silicon, 8 indicates a source electrode, and 9 indicates a drain electrode. A method for manufacturing a thin film transistor according to the present embodiment will be described with reference to FIG. First, the glass substrate 1
A pixel electrode 2 made of a transparent conductive film such as ITO is formed thereon. Next, the gate electrode 3 is formed. Further, a gate insulating film 4, a non-doped i-type amorphous silicon 5, and a silicon nitride film 6 are successively formed to form a resist pattern. Subsequently, only the silicon nitride film 6 on the i-type amorphous silicon 5 is selectively etched and removed by a method described later. Thereafter, n-type amorphous silicon 7 doped with phosphorus or the like is formed on i-type amorphous silicon 5.
Is formed, and a contact hole connecting the pixel electrode 2 and the drain electrode 9 is opened. Thereafter, a source electrode 8 and a drain electrode 9 made of Cr, Al or the like are formed, and the n-type and i-type electrodes are formed.
Type amorphous silicon is removed by etching,
The thin film transistor is completed.
【０００９】本実施の形態では、ｉ型アモルファスシリ
コン５上のシリコン窒化膜６のみを選択的にエッチング
する工程において、少なくともＳＦ6 ガスとＯ2 ガスを
含む混合ガスを用いたドライエッチングを用いて行うも
のである。図１は、平行平板型プラズマエッチング装置
を用い、アノード結合モード、ガス圧力１５Ｐａ、高周
波出力密度０. ２ｗ／ｃｍ2 の時のＳＦ6 とＯ2 ガスを
含む混合ガスによるｉ型アモルファスシリコン５、シリ
コン窒化膜６及びレジストのエッチング速度を示す図で
ある。Ｏ2 ガス濃度の増加とともに、ｉ型アモルファス
シリコン５及びシリコン窒化膜６のエッチング速度は減
少するが、レジストのエッチング速度は増大する。ま
た、図２は、図１より計算した選択比（ＳｉＮ／ａ−Ｓ
ｉ）、レジストに対するシリコン窒化膜のエッチング速
度比（以下、選択比（ＳｉＮ／レジスト）と記す）を示
す図である。Ｏ2 ガス濃度の増加とともに選択比（Ｓｉ
Ｎ／ａ−Ｓｉ）は増大するが、選択比（ＳｉＮ／レジス
ト）は小さくなる。すなわち、Ｏ2 ガス濃度が大きいほ
ど、シリコン窒化膜６の選択的エッチングには好ましい
が、レジストに対するシリコン窒化膜６の膜厚が厚い場
合には、エッチング中にレジストが消失してしまうこと
がある。このため、ｉ型アモルファスシリコン５、レジ
スト、シリコン窒化膜６の膜厚比を考慮し、適当なＯ2
ガス濃度の条件を設定する必要がある。In the present embodiment, in the step of selectively etching only the silicon nitride film 6 on the i-type amorphous silicon 5, dry etching using a mixed gas containing at least SF 6 gas and O 2 gas is used. Is what you do. FIG. 1 shows i-type amorphous silicon 5 using a mixed gas containing SF 6 and O 2 gas at the time of anode coupling mode, gas pressure of 15 Pa, and high frequency output density of 0.2 w / cm 2 using a parallel plate type plasma etching apparatus. FIG. 5 is a diagram showing the etching rates of the silicon nitride film 6 and the resist. As the O 2 gas concentration increases, the etching rate of the i-type amorphous silicon 5 and the silicon nitride film 6 decreases, but the etching rate of the resist increases. FIG. 2 shows the selectivity (SiN / a-S−S) calculated from FIG.
i) is a diagram showing an etching rate ratio of the silicon nitride film to the resist (hereinafter, referred to as a selectivity (SiN / resist)). As the O 2 gas concentration increases, the selectivity (Si
N / a-Si) increases, but the selectivity (SiN / resist) decreases. That is, the higher the O 2 gas concentration is, the better the selective etching of the silicon nitride film 6 is. However, if the thickness of the silicon nitride film 6 with respect to the resist is large, the resist may disappear during the etching. . Therefore, taking into consideration the thickness ratio of the i-type amorphous silicon 5, the resist, and the silicon nitride film 6, an appropriate O 2
It is necessary to set gas concentration conditions.
【００１０】本実施の形態におけるＳＦ6 ガスとＯ2 ガ
スを含む混合ガスを用いたドライエッチング方法によれ
ば、堆積性のエッチング反応生成物の生成量が少なく、
処理室内に付着する堆積膜の量がＣＨＦ3 ガスを用いた
場合に比べて大きく減少した。このため、処理室内の壁
等に付着した堆積膜が剥がれることによって生じる異物
を大幅に低減することができ、エッチング残による欠陥
が大きく減少した。また、従来のウエットエッチングで
発生していたエッチング残や、ｉ型アモルファスシリコ
ン５表面の染みも発生せず、薄膜トランジスタの製造歩
留まりが向上した。さらに、本実施の形態のドライエッ
チング方法では、エッチング後のウエット処理によるレ
ジスト除去の際に、従来のＣＨＦ3 ガスを用いたドライ
エッチングの場合に見られた基板上の堆積膜が形成され
ていなかった。このため、従来行っていた酸素を含むプ
ラズマ処理の工程を省略することができ、工程の簡略化
が可能となった。According to the dry etching method using a mixed gas containing SF 6 gas and O 2 gas in the present embodiment, the amount of deposition-induced etching reaction products is small,
The amount of the deposited film adhering in the processing chamber was greatly reduced as compared with the case where CHF 3 gas was used. As a result, foreign substances generated by peeling of the deposited film adhered to a wall or the like in the processing chamber can be significantly reduced, and defects due to etching residue are greatly reduced. Further, neither the etching residue generated by the conventional wet etching nor the stain on the surface of the i-type amorphous silicon 5 was generated, and the production yield of the thin film transistor was improved. Furthermore, in the dry etching method of the present embodiment, when the resist is removed by wet processing after the etching, the deposited film on the substrate, which is observed in the case of the conventional dry etching using CHF 3 gas, is not formed. Was. For this reason, the step of the plasma treatment containing oxygen, which has been conventionally performed, can be omitted, and the step can be simplified.
【００１１】なお、本実施の形態では、ＳＦ6 ガスとＯ
2 ガスの２種類の混合ガスを用いたが、他にＨｅガス、
Ｎ2 ガスを混合しても良い。また、ガス圧力は１〜５０
Ｐａ、高周波出力密度は０. ０１〜１ｗ／ｃｍ2 の範囲
であればよく、カソード結合モードでもよく、同様の効
果が得られる。In the present embodiment, SF 6 gas and O
Two kinds of mixed gas of two gases were used, but He gas,
N 2 gas may be mixed. The gas pressure is 1 to 50
Pa and the high-frequency output density may be in the range of 0.01 to 1 w / cm 2 , and may be in the cathode coupling mode, and the same effect can be obtained.
【００１２】実施の形態２．上記実施の形態１では、選
択比（ＳｉＮ／ａ−Ｓｉ）と選択比（ＳｉＮ／レジス
ト）は、トレードオフの関係であることを示したが、レ
ジストに対するシリコン窒化膜６の膜厚が大きい場合、
シリコン窒化膜６に対するｉ型アモルファスシリコン５
の膜厚が薄く大きな選択比が必要な場合、あるいは寸法
シフト量を小さく抑える必要がある場合には、選択比
（ＳｉＮ／ａ−Ｓｉ）と選択比（ＳｉＮ／レジスト）の
両方を大きくする必要がある。本実施の形態では、エッ
チング中の混合ガス中のＯ2 濃度を２段階で増加させる
ことにより、上記の条件を達成することができた。Embodiment 2 FIG. In the first embodiment, the selectivity (SiN / a-Si) and the selectivity (SiN / resist) are shown to be in a trade-off relationship. However, when the thickness of the silicon nitride film 6 with respect to the resist is large. ,
I-type amorphous silicon 5 for silicon nitride film 6
When the film thickness is small and a large selection ratio is required, or when the amount of dimensional shift needs to be kept small, it is necessary to increase both the selection ratio (SiN / a-Si) and the selection ratio (SiN / resist). There is. In the present embodiment, the above-described conditions can be achieved by increasing the O 2 concentration in the mixed gas during the etching in two stages.
【００１３】図３は、本発明の実施の形態２におけるＳ
Ｆ6 とＯ2 混合ガス系でのＯ2 ガス濃度の時間変化を示
す図である。図に示すように、エッチング開始後、まず
第１段階では、レジストのエッチングを抑えてエッチン
グするために、Ｏ2 濃度が小さい条件でエッチングす
る。ここでは、シリコン窒化膜６をすべてエッチングし
てしまうと、ｉ型アモルファスシリコン５のエッチング
量が大きくなってしまうため、ｉ型アモルファスシリコ
ン５が表面に現れる前に放電を停止する。次いで、第２
段階では、シリコン窒化膜６の膜厚が薄くなり、ｉ型ア
モルファスシリコン５に対する選択比が必要となるの
で、Ｏ2 濃度が大きい条件でエッチングする。FIG. 3 is a block diagram of a second embodiment of the present invention.
FIG. 4 is a diagram showing a change over time of an O 2 gas concentration in an F 6 and O 2 mixed gas system. As shown in the figure, after the start of the etching, first, in the first stage, the etching is performed under the condition that the O 2 concentration is small in order to suppress the etching of the resist and perform the etching. Here, if the entire silicon nitride film 6 is etched, the amount of etching of the i-type amorphous silicon 5 increases, so that the discharge is stopped before the i-type amorphous silicon 5 appears on the surface. Then the second
In step, the film thickness of the silicon nitride film 6 is thinned, since the selectivity to i-type amorphous silicon 5 is required to etch the condition O 2 concentration is high.
【００１４】本実施の形態によるドライエッチング方法
の一例を説明する。比較例として、選択比（ＳｉＮ／ａ
−Ｓｉ）が４．５、選択比（ＳｉＮ／レジスト）が０.
５の条件で、１段階でエッチングする場合、シリコン窒
化膜の膜厚をｄとし、膜厚に対し２０％のオーバーエッ
チングをするとした時に、レジストの除去量は２．４ｄ
となる。これに対し、第１段階を選択比（ＳｉＮ／ａ−
Ｓｉ）が１．５、選択比（ＳｉＮ／レジスト）が２の条
件で、第２段階を選択比（ＳｉＮ／ａ−Ｓｉ）が４．
５、選択比（ＳｉＮ／レジスト）が０．５でエッチング
する場合について説明する。仮に、第１段階では、シリ
コン窒化膜６の８０％をエッチングし、残りの２０％と
２０％のオーバーエッチングを行う時、エッチング中の
レジスト除去量は１．２ｄとなり、１段階の場合の約半
分となる。このため、１段階エッチングでは、レジスト
が消失する場合でも、２段階エッチングではレジストは
残ることになる。一般に、寸法シフト量はレジスト除去
量にほぼ比例するため、１段階エッチングに比べ２段階
エッチングでは、寸法シフト量もほぼ半分となる。An example of the dry etching method according to the present embodiment will be described. As a comparative example, the selectivity (SiN / a
-Si) is 4.5 and the selectivity (SiN / resist) is 0.5.
In the case of performing etching in one step under the condition of 5, when the thickness of the silicon nitride film is d and over-etching is performed by 20% with respect to the thickness, the removal amount of the resist is 2.4 d.
Becomes On the other hand, the first stage has a selection ratio (SiN / a−
Si) is 1.5 and the selectivity (SiN / resist) is 2, and the selectivity (SiN / a-Si) is 4.
5. A case where etching is performed with a selectivity (SiN / resist) of 0.5 will be described. For example, in the first stage, when 80% of the silicon nitride film 6 is etched and the remaining 20% and 20% are over-etched, the amount of resist removed during the etching is 1.2d, which is about one step. Half. Therefore, even if the resist disappears in the one-step etching, the resist remains in the two-step etching. Generally, the dimension shift amount is almost proportional to the resist removal amount, so that the dimension shift amount is almost halved in the two-step etching compared to the one-step etching.
【００１５】以上のように、本実施の形態によれば、混
合ガス中のＯ2 ガス濃度を２段階で増加させてエッチン
グすることにより、上記実施の形態１と同様の効果が得
られ、さらに、シリコン窒化膜６の膜厚が厚い場合に
も、レジストが消失することなくエッチングすることが
でき、寸法シフト量を小さく抑えることができる。ま
た、第１段階でのエッチング速度は大きく、処理速度が
向上するという効果も得られた。As described above, according to the present embodiment, the same effect as in the first embodiment can be obtained by increasing the O 2 gas concentration in the mixed gas in two stages and performing etching. Even when the silicon nitride film 6 is thick, the etching can be performed without losing the resist, and the dimensional shift amount can be suppressed to a small value. In addition, the etching rate in the first stage was high, and the effect of improving the processing rate was also obtained.
【００１６】実施の形態３．図４は、本発明の実施の形
態３におけるＳＦ6 とＯ2 混合ガス系でのＯ2 ガス濃度
の時間変化を示す図である。上記実施の形態２では、エ
ッチング中のＯ2 ガス濃度を２段階で増加させてエッチ
ングする例について示したが、本実施の形態では、図４
に示すように３段階でＯ2 濃度を増加させてエッチング
を行うものである。本実施の形態によっても、上記実施
の形態２と同様の効果が得られる。なお、３段階以上で
Ｏ2 ガス濃度を増加させても良い。Embodiment 3 FIG. 4 is a diagram showing a time change of the O 2 gas concentration in the SF 6 and O 2 mixed gas system according to the third embodiment of the present invention. In Embodiment 2 described above, an example is described in which etching is performed by increasing the O 2 gas concentration during etching in two stages. In this embodiment, however, FIG.
As shown in the figure, etching is performed by increasing the O 2 concentration in three stages. According to the present embodiment, the same effect as in the second embodiment can be obtained. The O 2 gas concentration may be increased in three or more stages.
【００１７】実施の形態４．図５は、本発明の実施の形
態４におけるＳＦ6 とＯ2 混合ガス系でのＯ2 ガス濃度
の時間変化を示す図である。上記実施の形態２及び３で
は、エッチング中のＯ2 ガス濃度を段階的に増加させて
エッチングする例について示したが、本実施の形態で
は、図５に示すように、放電を止めずに、連続的にＯ2
ガス濃度を増加させてエッチングを行うものである。本
実施の形態によっても、上記実施の形態２及び３と同様
の効果が得られる。Embodiment 4 FIG. 5 is a diagram showing a change over time of the O 2 gas concentration in the SF 6 and O 2 mixed gas system according to the fourth embodiment of the present invention. In the above-described second and third embodiments, the example in which the etching is performed by increasing the O 2 gas concentration in the etching step by step is described. However, in this embodiment, as shown in FIG. O 2 continuously
The etching is performed by increasing the gas concentration. According to this embodiment, the same effects as those of the second and third embodiments can be obtained.
【００１８】[0018]
【発明の効果】以上のように、本発明によれば、アモル
ファスシリコン上に形成されたシリコン窒化膜を選択的
にエッチングするドライエッチング方法において、エッ
チングガスとして、少なくともＳＦ6 ガスとＯ2 ガスを
含む混合ガスを用いたので、堆積性のエッチング反応生
成物の生成量が少なくなり、処理室内の異物を大幅に低
減することができた。その結果、エッチング残による欠
陥を低減することができ、薄膜トランジスタの製造歩留
まりが向上した。また、従来のエッチング方法において
必要であった堆積膜の除去工程が不要となり、製造が簡
略化された。As described above, according to the present invention, in a dry etching method for selectively etching a silicon nitride film formed on amorphous silicon, at least SF 6 gas and O 2 gas are used as etching gases. Since the mixed gas containing was used, the amount of the deposition reaction product produced was reduced, and the foreign matter in the processing chamber could be significantly reduced. As a result, defects due to etching residues can be reduced, and the manufacturing yield of thin film transistors has been improved. Further, the step of removing the deposited film, which is required in the conventional etching method, is not required, and the manufacturing is simplified.
【００１９】さらに、エッチング中にＯ2 ガス濃度を増
加させることにより、処理時間の短縮が図られ、寸法シ
フト量を低減することができた。Further, by increasing the O 2 gas concentration during the etching, the processing time was shortened, and the dimensional shift amount was reduced.
【図１】 本発明の実施の形態１〜４であるドライエッ
チング方法におけるＳＦ6 とＯ2 混合ガス系でのＯ2 ガ
ス濃度とエッチング速度の関係を示す図である。FIG. 1 is a view showing a relationship between an O 2 gas concentration and an etching rate in an SF 6 and O 2 mixed gas system in a dry etching method according to Embodiments 1 to 4 of the present invention.
【図２】 本発明の実施の形態１〜４であるドライエッ
チング方法におけるＳＦ6 とＯ2 混合ガス系でのＯ2 ガ
ス濃度とエッチング選択比の関係を示す図である。FIG. 2 is a diagram showing a relationship between an O 2 gas concentration and an etching selectivity in an SF 6 and O 2 mixed gas system in the dry etching method according to the first to fourth embodiments of the present invention.
【図３】 本発明の実施の形態２であるドライエッチン
グ方法におけるＳＦ6 とＯ2 混合ガス系でのＯ2 ガス濃
度の時間変化を示す図である。FIG. 3 is a diagram showing a change over time of an O 2 gas concentration in an SF 6 and O 2 mixed gas system in a dry etching method according to a second embodiment of the present invention.
【図４】 本発明の実施の形態３であるドライエッチン
グ方法におけるＳＦ6 とＯ2 混合ガス系でのＯ2 ガス濃
度の時間変化を示す図である。FIG. 4 is a diagram showing a time change of an O 2 gas concentration in an SF 6 and O 2 mixed gas system in a dry etching method according to a third embodiment of the present invention.
【図５】 本発明の実施の形態４であるドライエッチン
グ方法におけるＳＦ6 とＯ2 混合ガス系でのＯ2 ガス濃
度の時間変化を示す図である。FIG. 5 is a diagram showing a change over time of an O 2 gas concentration in an SF 6 and O 2 mixed gas system in a dry etching method according to a fourth embodiment of the present invention.
【図６】 液晶表示装置に用いられる薄膜トランジスタ
の製造工程の一例を示す断面図である。FIG. 6 is a cross-sectional view illustrating an example of a manufacturing process of a thin film transistor used for a liquid crystal display device.
１ ガラス基板、２ 画素電極、３ ゲート電極、４
ゲート絶縁膜、５ ｉ型アモルファスシリコン、６ シ
リコン窒化膜、７ ｎ型アモルファスシリコン、８ ソ
ース電極、９ ドレイン電極。1 glass substrate, 2 pixel electrodes, 3 gate electrodes, 4
Gate insulating film, 5 i-type amorphous silicon, 6 silicon nitride film, 7 n-type amorphous silicon, 8 source electrode, 9 drain electrode.
Claims (6)
し、プラズマ中でアモルファスシリコン上に形成された
シリコン窒化膜を選択的にエッチングするドライエッチ
ング方法であって、上記エッチングガスとして、少なく
ともＳＦ6 ガスとＯ2 ガスを含む混合ガスを用いること
を特徴とするドライエッチング方法。1. A dry etching method for introducing an etching gas into a vacuum atmosphere and selectively etching a silicon nitride film formed on amorphous silicon in plasma, wherein at least SF 6 gas is used as the etching gas. A dry etching method characterized by using a mixed gas containing O 2 and O 2 gas.
濃度を段階的に増加させることを特徴とする請求項１記
載のドライエッチング方法。2. The dry etching method according to claim 1, wherein the concentration of O 2 gas in the mixed gas is increased stepwise during the etching.
濃度を連続的に増加させることを特徴とする請求項１記
載のドライエッチング方法。3. The dry etching method according to claim 1, wherein the O 2 gas concentration in the mixed gas is continuously increased during the etching.
い、ガス圧力１〜５０Ｐａ、高周波出力密度０. ０１〜
１ｗ／ｃｍ2 の範囲でエッチングを行うことを特徴とす
る請求項１〜請求項３のいずれか一項に記載のドライエ
ッチング方法。4. Using a parallel plate type plasma etching apparatus, a gas pressure of 1 to 50 Pa, a high frequency output density of 0.01 to
The dry etching method according to claim 1, wherein the etching is performed in a range of 1 w / cm 2 .
る工程、 ゲート絶縁膜、ｉ型アモルファスシリコン及びシリコン
窒化膜を連続的に成膜し、レジストパターンを形成する
工程、 エッチングガスとして、少なくともＳＦ6 ガスとＯ2 ガ
スを含む混合ガスを用い、上記ｉ型アモルファスシリコ
ン上の上記シリコン窒化膜のみを選択的にエッチングす
る工程を含むことを特徴とする薄膜トランジスタの製造
方法。5. A step of forming a gate electrode on a transparent insulating substrate; a step of continuously forming a gate insulating film, an i-type amorphous silicon film and a silicon nitride film to form a resist pattern; A method for manufacturing a thin film transistor, comprising a step of selectively etching only the silicon nitride film on the i-type amorphous silicon using a mixed gas containing SF 6 gas and O 2 gas.
濃度を段階的または連続的に増加させることを特徴とす
る請求項５記載の薄膜トランジスタの製造方法。6. The method according to claim 5, wherein the concentration of O 2 gas in the mixed gas is increased stepwise or continuously during the etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7291798A JPH11274143A (en) | 1998-03-20 | 1998-03-20 | Dry etching method and manufacture of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7291798A JPH11274143A (en) | 1998-03-20 | 1998-03-20 | Dry etching method and manufacture of thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274143A true JPH11274143A (en) | 1999-10-08 |
Family
ID=13503195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7291798A Pending JPH11274143A (en) | 1998-03-20 | 1998-03-20 | Dry etching method and manufacture of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274143A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759315B1 (en) * | 1999-01-04 | 2004-07-06 | International Business Machines Corporation | Method for selective trimming of gate structures and apparatus formed thereby |
| JP2008300478A (en) * | 2007-05-30 | 2008-12-11 | Casio Comput Co Ltd | Silicon nitride film dry etching method |
| JP2010073935A (en) * | 2008-09-19 | 2010-04-02 | Casio Computer Co Ltd | Method of dry etching silicon compound film |
| JP2010177708A (en) * | 2010-05-07 | 2010-08-12 | Casio Computer Co Ltd | Dry etching method of silicon nitride film and method of manufacturing thin-film transistor |
| JP2011054909A (en) * | 2009-09-04 | 2011-03-17 | Tokyo Electron Ltd | Plasma etching method |
| US7928013B1 (en) | 2009-10-15 | 2011-04-19 | Au Optronics Corp. | Display panel and rework method of gate insulating layer of thin film transistor |
-
1998
- 1998-03-20 JP JP7291798A patent/JPH11274143A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759315B1 (en) * | 1999-01-04 | 2004-07-06 | International Business Machines Corporation | Method for selective trimming of gate structures and apparatus formed thereby |
| JP2008300478A (en) * | 2007-05-30 | 2008-12-11 | Casio Comput Co Ltd | Silicon nitride film dry etching method |
| JP2010073935A (en) * | 2008-09-19 | 2010-04-02 | Casio Computer Co Ltd | Method of dry etching silicon compound film |
| CN102129984A (en) * | 2008-09-19 | 2011-07-20 | 卡西欧计算机株式会社 | Dry etching method of silicon compound film |
| KR101153679B1 (en) * | 2008-09-19 | 2012-06-18 | 가시오게산키 가부시키가이샤 | Dry etching method of film containing silicon |
| US8394686B2 (en) | 2008-09-19 | 2013-03-12 | Casio Computer Co., Ltd. | Dry etching method of silicon compound film |
| JP2011054909A (en) * | 2009-09-04 | 2011-03-17 | Tokyo Electron Ltd | Plasma etching method |
| KR101124810B1 (en) * | 2009-09-04 | 2012-03-23 | 도쿄엘렉트론가부시키가이샤 | Plasma etching method |
| US7928013B1 (en) | 2009-10-15 | 2011-04-19 | Au Optronics Corp. | Display panel and rework method of gate insulating layer of thin film transistor |
| TWI426565B (en) * | 2009-10-15 | 2014-02-11 | 友達光電股份有限公司 | Rework method for display panel and gate insulating layer of thin film transistor |
| JP2010177708A (en) * | 2010-05-07 | 2010-08-12 | Casio Computer Co Ltd | Dry etching method of silicon nitride film and method of manufacturing thin-film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110867458B (en) | Metal oxide semiconductor thin film transistor array substrate and manufacturing method | |
| CN107564803B (en) | Etching method, process equipment, thin film transistor device and manufacturing method thereof | |
| JPH11274143A (en) | Dry etching method and manufacture of thin film transistor | |
| US20010046769A1 (en) | Waferless seasoning process | |
| CN101114589B (en) | Semiconductor device manufacturing method and manufacturing device | |
| KR910008983B1 (en) | Removal of Residues Using Anisotropic Etching | |
| JPH05190508A (en) | Thin film etching method and laminated thin film etching method | |
| JPH07106583A (en) | Manufacture of thin film transistor | |
| JP3304263B2 (en) | ITO patterning method | |
| JPH10270703A (en) | Liquid crystal display device and manufacture thereof | |
| CN101692422A (en) | Display panel and reworking method of gate insulating layer of thin film transistor | |
| JPH09270420A (en) | Method for manufacturing semiconductor device | |
| JPH11233782A (en) | Manufacture of tft array | |
| JP3388076B2 (en) | Method for manufacturing staggered thin film transistor | |
| JP3065726B2 (en) | Method for manufacturing semiconductor device | |
| JPH04208535A (en) | Manufacture of semiconductor device | |
| JP3409357B2 (en) | Etching method | |
| JP2005109321A (en) | Manufacturing method of array substrate | |
| KR970004426B1 (en) | Silicon substrate surface treatment after dry etching | |
| JP2643584B2 (en) | Method for manufacturing semiconductor device | |
| KR980011966A (en) | Method for forming spacer of semiconductor device | |
| JPS60145624A (en) | Forming method of pattern | |
| JPH06232162A (en) | Manufacture of thin film transistor | |
| JP2001210826A (en) | Manufacturing method of thin-film transistor | |
| JPH01217919A (en) | Manufacture of thin film semiconductor element |